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特開2024-40845可変抵抗回路、抵抗分圧回路、差動アンプ、およびモータドライバ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024040845
(43)【公開日】2024-03-26
(54)【発明の名称】可変抵抗回路、抵抗分圧回路、差動アンプ、およびモータドライバ
(51)【国際特許分類】
H03H 11/46 20060101AFI20240318BHJP
H01C 10/06 20060101ALI20240318BHJP
H03H 7/25 20060101ALI20240318BHJP
H02P 29/00 20160101ALN20240318BHJP
【ＦＩ】
H03H11/46 A
H01C10/06
H03H7/25
H02P29/00
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2022145467
(22)【出願日】2022-09-13
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】宮下 貴重
【テーマコード（参考）】
5E030
5H501
5J098
【Ｆターム（参考）】
5E030JA01
5H501BB04
5H501DD10
5H501GG05
5H501HA01
5H501JJ24
5H501KK07
5H501LL22
5J098AA03
5J098AA11
5J098AB02
5J098AC06
5J098AC10
5J098AC17
5J098AC20
5J098AD25
5J098EA01
5J098EA08
(57)【要約】
【課題】レイアウト面積を縮小しつつ精度を向上させる可変抵抗回路を提供する。
【解決手段】可変抵抗回路（ＶＲ１００）は、ＭＯＳスイッチ（Ｍ１０１～Ｍ１０７）がオフ状態の場合の抵抗ユニット回路（ＲＵ１～ＲＵ７）の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、第３抵抗（Ｒ１０３）の抵抗値との和をＲＡとして、前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される。
【選択図】図５
【解決手段】可変抵抗回路（ＶＲ１００）は、ＭＯＳスイッチ（Ｍ１０１～Ｍ１０７）がオフ状態の場合の抵抗ユニット回路（ＲＵ１～ＲＵ７）の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、第３抵抗（Ｒ１０３）の抵抗値との和をＲＡとして、前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１抵抗に対して、第２抵抗とＭＯＳスイッチとの直列接続構成が並列に接続されて構成される抵抗ユニット回路を複数備え、
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される、可変抵抗回路。
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される、可変抵抗回路。
【請求項2】
当該可変抵抗回路の抵抗値＝ＲＡ＋（２０×（１ＬＳＢ）×ｂ０＋・・・＋２（ｍ－１）×（１ＬＳＢ）×ｂｍ－１）×ＲＡで表される、請求項１に記載の可変抵抗回路。
ただし、１ＬＳＢは絶対値が最小の前記抵抗変化量比率、ｍは前記抵抗ユニット回路の個数、ｂｎ－１はｎビット目（ｎ＝１～ｍ）の前記抵抗ユニット回路における前記ＭＯＳスイッチのオンオフ状態を示すビット値
ただし、１ＬＳＢは絶対値が最小の前記抵抗変化量比率、ｍは前記抵抗ユニット回路の個数、ｂｎ－１はｎビット目（ｎ＝１～ｍ）の前記抵抗ユニット回路における前記ＭＯＳスイッチのオンオフ状態を示すビット値
【請求項3】
前記第１抵抗、前記第２抵抗および前記第３抵抗は、単体の単位抵抗素子、または複数の前記単位抵抗素子の組み合わせにより構成される、請求項１に記載の可変抵抗回路。
【請求項4】
前記抵抗ユニット回路を前記第２抵抗の抵抗値が小さいものから順に低電位側から高電位側にかけて並べて直列接続している、請求項１に記載の可変抵抗回路。
【請求項5】
前記ＭＯＳスイッチがオン状態である場合の前記複数の抵抗ユニット回路の各合成抵抗値は、いずれも異なっている、請求項１に記載の可変抵抗回路。
【請求項6】
少なくともいずれかの前記抵抗ユニット回路において、前記第１合成抵抗値および前記第２合成抵抗値は、前記抵抗ユニット回路に直列接続される抵抗成分を含んでおり、
前記第３抵抗は、前記抵抗成分を含んでいる、請求項１に記載の可変抵抗回路。
前記第３抵抗は、前記抵抗成分を含んでいる、請求項１に記載の可変抵抗回路。
【請求項7】
高電位側に配置される上側可変抵抗回路と、低電位側に配置される下側可変抵抗回路と、を備え、
前記上側可変抵抗回路および前記下側可変抵抗回路は、請求項１から請求項６のいずれか１項に記載の可変抵抗回路により構成される、抵抗分圧回路。
前記上側可変抵抗回路および前記下側可変抵抗回路は、請求項１から請求項６のいずれか１項に記載の可変抵抗回路により構成される、抵抗分圧回路。
【請求項8】
前記上側可変抵抗回路における少なくともいずれかの前記ＭＯＳスイッチはＰＭＯＳトランジスタにより構成され、前記下側可変抵抗回路における少なくともいずれかの前記ＭＯＳスイッチはＮＭＯＳトランジスタにより構成される、請求項７に記載の抵抗分圧回路。
【請求項9】
前記上側可変抵抗回路における低電位側の前記ＭＯＳスイッチと、前記下側可変抵抗回路における高電位側の前記ＭＯＳスイッチと、の少なくとも一方は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとが並列接続されて構成される、請求項８に記載の抵抗分圧回路。
【請求項10】
オペアンプと、
負入力電圧の印加端に接続される第１端と前記オペアンプの反転入力端に接続される第２端とを有する第１入力抵抗と、
前記オペアンプの出力端に接続される第１端と前記第１入力抵抗の第２端に接続される第２端とを有する帰還抵抗と、
正入力電圧の印加端に接続される第１端と前記オペアンプの非反転入力端に接続される第２端とを有する第２入力抵抗と、
前記第２入力抵抗の第２端に接続される第１端と基準電圧の印加端に接続される第２端とを有する基準抵抗と、
を備え、
前記基準抵抗は、請求項１から請求項６のいずれか１項に記載の可変抵抗回路を有する、差動アンプ。
負入力電圧の印加端に接続される第１端と前記オペアンプの反転入力端に接続される第２端とを有する第１入力抵抗と、
前記オペアンプの出力端に接続される第１端と前記第１入力抵抗の第２端に接続される第２端とを有する帰還抵抗と、
正入力電圧の印加端に接続される第１端と前記オペアンプの非反転入力端に接続される第２端とを有する第２入力抵抗と、
前記第２入力抵抗の第２端に接続される第１端と基準電圧の印加端に接続される第２端とを有する基準抵抗と、
を備え、
前記基準抵抗は、請求項１から請求項６のいずれか１項に記載の可変抵抗回路を有する、差動アンプ。
【請求項11】
前記正入力電圧の印加端は、電流を検出するためのセンス抵抗の第１端に接続可能に構成され、前記負入力電圧の印加端は、前記センス抵抗の第２端に接続可能に構成される、請求項１０に記載の差動アンプ。
【請求項12】
請求項１１に記載の差動アンプを備え、ボイスコイルモータを駆動するように構成されるモータドライバ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、可変抵抗回路に関する。
【背景技術】
【0002】
従来、様々な用途において可変抵抗回路が用いられている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－９６２３３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
可変抵抗回路では、精度（抵抗値変化の分解能）の向上、および回路レイアウト面積の縮小が要求されている。
【0005】
上記状況に鑑み、本開示は、レイアウト面積を縮小しつつ精度を向上させることが可能となる可変抵抗回路を提供することを目的とする。
【課題を解決するための手段】
【0006】
例えば、本開示の可変抵抗回路は、第１抵抗に対して、第２抵抗とＭＯＳスイッチとの直列接続構成が並列に接続されて構成される抵抗ユニット回路を複数備え、
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される。
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される。
【発明の効果】
【0007】
本開示の例示的な可変抵抗回路によれば、レイアウト面積を縮小しつつ精度を向上させることが可能となる。
【図面の簡単な説明】
【0008】
【発明を実施するための形態】
【0009】
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【0010】
＜差動アンプ＞
ここでは、差動アンプについて述べる。図１は、差動アンプＤＡの構成を示す図である。差動アンプＤＡは、オペアンプＯＰと、入力抵抗Ｒ１と、帰還抵抗Ｒ２と、入力抵抗Ｒ３と、基準抵抗Ｒ４と、を備える。入力抵抗Ｒ１の第１端には、負入力電圧Ｖ－の印加端が接続される。入力抵抗Ｒ１の第２端は、オペアンプＯＰの反転入力端（－）に接続される。入力抵抗Ｒ３の第１端には、正入力電圧Ｖ＋の印加端が接続される。入力抵抗Ｒ３の第２端は、オペアンプＯＰの非反転入力端（＋）に接続される。基準抵抗Ｒ４の第１端は、入力抵抗Ｒ３の第２端とともにオペアンプＯＰの非反転入力端（＋）に接続される。基準抵抗Ｒ４の第２端は、基準電圧ＶＲＥＦの印加端に接続される。帰還抵抗Ｒ２の第１端は、オペアンプＯＰの出力端に接続される。帰還抵抗Ｒ２の第２端は、入力抵抗Ｒ１の第２端とともにオペアンプＯＰの反転入力端に接続される。Ｒ１＝Ｒ３、かつＲ２＝Ｒ４として抵抗値が設定される。
ここでは、差動アンプについて述べる。図１は、差動アンプＤＡの構成を示す図である。差動アンプＤＡは、オペアンプＯＰと、入力抵抗Ｒ１と、帰還抵抗Ｒ２と、入力抵抗Ｒ３と、基準抵抗Ｒ４と、を備える。入力抵抗Ｒ１の第１端には、負入力電圧Ｖ－の印加端が接続される。入力抵抗Ｒ１の第２端は、オペアンプＯＰの反転入力端（－）に接続される。入力抵抗Ｒ３の第１端には、正入力電圧Ｖ＋の印加端が接続される。入力抵抗Ｒ３の第２端は、オペアンプＯＰの非反転入力端（＋）に接続される。基準抵抗Ｒ４の第１端は、入力抵抗Ｒ３の第２端とともにオペアンプＯＰの非反転入力端（＋）に接続される。基準抵抗Ｒ４の第２端は、基準電圧ＶＲＥＦの印加端に接続される。帰還抵抗Ｒ２の第１端は、オペアンプＯＰの出力端に接続される。帰還抵抗Ｒ２の第２端は、入力抵抗Ｒ１の第２端とともにオペアンプＯＰの反転入力端に接続される。Ｒ１＝Ｒ３、かつＲ２＝Ｒ４として抵抗値が設定される。
【0011】
差動アンプＤＡは、正入力電圧Ｖ＋と負入力電圧Ｖ－との差分を抵抗Ｒ１～Ｒ４の抵抗値で決定される差動ゲインにより増幅して出力電圧Ｖｏを出力する。ここで、差動アンプＤＡでは、同じ正入力電圧Ｖ＋と負入力電圧Ｖ－を入力した場合に出力電圧Ｖｏが０となることが理想であるが、実際には抵抗Ｒ１～Ｒ４のばらつきなどにより出力電圧Ｖｏが０からずれる。そこで、差動アンプＤＡでは、いわゆるＣＭＲＲ（同相除去比；Common Mode Rejection Ratio）の値を大きくすることが重要となる。ＣＭＲＲ＝差動ゲイン÷同相ゲインである。ＣＭＲＲは、抵抗Ｒ１～Ｒ４の抵抗値により決定される。ＣＭＲＲの値を大きくするには、抵抗の高いマッチングが必要となる。
【0012】
そこで、図１に示す差動アンプＤＡでは、抵抗Ｒ１～Ｒ４のうち基準抵抗Ｒ４を抵抗値が変化可能な可変抵抗とし、基準抵抗Ｒ４の抵抗値を調整することでトリミングを行い、ＣＭＲＲの値を大きくすることができる。例えば、ＣＭＲＲ＞７０ｄＢとすることが実現できる。
【0013】
実際には、図１に示すように、基準抵抗Ｒ４は、抵抗Ｒ４１と可変抵抗回路ＶＲとの直列接続により構成される。例えば、抵抗Ｒ１＝Ｒ２＝Ｒ３＝５ｋΩに対して、Ｒ４１＝４．５ｋΩ、ＶＲ＝０．５ｋΩとしている。差動アンプＤＡではＲ１～Ｒ３およびＲ４１のマッチングが重要でＲ１～Ｒ３およびＲ４１の抵抗素子サイズは可変抵抗回路ＶＲで使用している抵抗素子サイズよりもかなり大きくしている。また、素子サイズを大きくすることで1/fノイズの低減も図っている。
【0014】
＜比較例の可変抵抗＞
図２は、第１比較例に係る可変抵抗回路ＶＲ１の一部構成を示す図である。可変抵抗回路ＶＲ１は、抵抗ユニット回路ＲＵが直列に接続されて構成される。抵抗ユニット回路ＲＵは、それぞれ抵抗Ｒ１０とＭＯＳスイッチＭ１０との並列接続、抵抗Ｒ１１とＭＯＳスイッチＭ１１との並列接続などにより構成される。ＭＯＳスイッチＭ１０，Ｍ１１などは、それぞれＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）により構成される。図２では、ＭＯＳスイッチは、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）としている。
図２は、第１比較例に係る可変抵抗回路ＶＲ１の一部構成を示す図である。可変抵抗回路ＶＲ１は、抵抗ユニット回路ＲＵが直列に接続されて構成される。抵抗ユニット回路ＲＵは、それぞれ抵抗Ｒ１０とＭＯＳスイッチＭ１０との並列接続、抵抗Ｒ１１とＭＯＳスイッチＭ１１との並列接続などにより構成される。ＭＯＳスイッチＭ１０，Ｍ１１などは、それぞれＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）により構成される。図２では、ＭＯＳスイッチは、ＮＭＯＳトランジスタ（Ｎチャネル型ＭＯＳＦＥＴ）としている。
【0015】
これにより、ＭＯＳスイッチＭ１０，Ｍ１１などをそれぞれオン状態することで抵抗Ｒ１０，Ｒ１１などをバイパスする状態とし、オフ状態とすることで抵抗Ｒ１０，Ｒ１１などを有効とする状態とすることができる。このように抵抗ユニット回路ＲＵそれぞれの抵抗値を可変とすることで、可変抵抗回路ＶＲ１の全体の抵抗値を可変とする。
【0016】
可変抵抗回路ＶＲ１の構成では、抵抗Ｒ１０，Ｒ１１などとＭＯＳスイッチＭ１０，Ｍ１１などのオン抵抗の並列接続による合成抵抗値の絶対値を用いる設計としている。しかしながら、Ｍ１０のオン抵抗＜＜Ｒ１０、Ｍ１１のオン抵抗＜＜Ｒ１１などのようにＭＯＳスイッチのオン抵抗を並列接続される抵抗よりも抵抗値を十分に小さくする必要がある。可変抵抗回路ＶＲ１の精度を向上させるためには、抵抗Ｒ１０，Ｒ１１などの抵抗値を小さくする必要があり、ＭＯＳスイッチＭ１０，Ｍ１１などのオン抵抗をより小さくする必要がある。そのため、ＭＯＳスイッチのレイアウト面積が増大する課題がある。
【0017】
図３は、第２比較例に係る可変抵抗回路ＶＲ２の一部構成を示す図である。可変抵抗回路ＶＲ２のＶＲ１との違いは、抵抗ユニット回路ＲＵが、抵抗Ｒ１０，Ｒ１１などに対して、抵抗Ｒ２０，Ｒ２１などとＭＯＳスイッチＭ１０，Ｍ１１などが直列接続された構成が並列接続されて構成されることである。ＭＯＳスイッチＭ１０，Ｍ１１などがそれぞれオン状態／オフ状態を切り替えられることで抵抗ユニット回路ＲＵそれぞれの抵抗値を可変として、可変抵抗回路ＶＲ２全体の抵抗値を可変としている。
【0018】
可変抵抗回路ＶＲ２の構成では、抵抗Ｒ１０，Ｒ１１など、抵抗Ｒ２０，Ｒ２１など、およびＭＯＳスイッチＭ１０，Ｍ１１などのオン抵抗による合成抵抗値の絶対値を用いる設計としている。可変抵抗回路ＶＲ２の精度を向上させるためには、小さい抵抗値の抵抗Ｒ１０，Ｒ１１などに対して小さい抵抗値の抵抗Ｒ２０，Ｒ２１などを並列接続する必要がある。ＭＯＳスイッチＭ１０，Ｍ１１などのオン抵抗は、直列に接続される抵抗Ｒ２０，Ｒ２１などの抵抗値の５％程度であればよいが、上記オン抵抗は小さくする必要がある。そのため、ＭＯＳスイッチのレイアウト面積が増大する課題がある。
【0019】
特に、可変抵抗回路ＶＲ１，ＶＲ２を先述した差動アンプＤＡの基準抵抗Ｒ４に適用する場合、熱雑音低減目的で基準抵抗Ｒ４の値を小さくする必要があり、より上述の課題が顕著となる。
【0020】
＜本開示に係る可変抵抗回路＞
上記のような課題を解決すべく、以下説明する本開示に係る実施形態が実施される。図４は、本開示の例示的な実施形態に係る可変抵抗回路ＶＲ１００の構成を示す図である。可変抵抗回路ＶＲ１００の抵抗値＝ＲＡであり、後述するように単位抵抗＝Ｒａとして、ＲＡ＝１０Ｒａから減少する方向に抵抗値を変化させることができる。
上記のような課題を解決すべく、以下説明する本開示に係る実施形態が実施される。図４は、本開示の例示的な実施形態に係る可変抵抗回路ＶＲ１００の構成を示す図である。可変抵抗回路ＶＲ１００の抵抗値＝ＲＡであり、後述するように単位抵抗＝Ｒａとして、ＲＡ＝１０Ｒａから減少する方向に抵抗値を変化させることができる。
【0021】
図５は、可変抵抗回路ＶＲ１００のより具体的な回路構成を示す図である。図５に示すように、可変抵抗回路ＶＲ１００は、抵抗ユニット回路ＲＵ１～ＲＵ７を備えている。抵抗ユニット回路ＲＵ１～ＲＵ７は、低電位側（ＧＮＤ側）から高電位側（所定電圧Ｖｃｃ側）にかけて順に直列に接続される。すなわち、抵抗ユニット回路ＲＵ１が最も低電位側であり、抵抗ユニット回路ＲＵ７が最も高電位側である。
【0022】
抵抗ユニット回路ＲＵ１～ＲＵ７のそれぞれは、第１抵抗Ｒ１０１に対して、第２抵抗Ｒ１０２とＭＯＳスイッチＭ１０１～Ｍ１０７との直列接続構成が並列接続されて構成される。ＭＯＳスイッチＭ１０１～Ｍ１０７は、ＮＭＯＳトランジスタにより構成される。
【0023】
また、可変抵抗回路ＶＲ１００は、第３抵抗Ｒ１０３を備える。第３抵抗Ｒ１０３は、抵抗ユニット回路ＲＵ７と所定電圧Ｖｃｃの印加端との間に接続される。すなわち、第３抵抗Ｒ１０３は、抵抗ユニット回路ＲＵ７に直列接続される。
【0024】
ＭＯＳスイッチＭ１０１～Ｍ１０７がオフ状態の場合、抵抗ユニット回路ＲＵ１～ＲＵ７それぞれの合成抵抗値＝第１抵抗Ｒ１０１の抵抗値となる。抵抗ユニット回路ＲＵ１～ＲＵ６のそれぞれの第１抵抗Ｒ１０１の抵抗値はＲａであり、抵抗ユニット回路ＲＵ７の第１抵抗Ｒ１０１の抵抗値は２Ｒａである。第３抵抗Ｒ１０３の抵抗値は２Ｒａである。従って、すべての抵抗ユニット回路ＲＵ１～ＲＵ７におけるＭＯＳスイッチＭ１０１～Ｍ１０７がオフ状態の場合、抵抗ユニット回路ＲＵ１～ＲＵ７の第１抵抗Ｒ１０１の抵抗値と第３抵抗Ｒ１０３の抵抗値の総和が可変抵抗回路ＶＲ１００の抵抗値ＲＡとなり、ＲＡ＝６×Ｒａ＋２Ｒａ＋２Ｒａ＝１０Ｒａとなる（図４）。
【0025】
抵抗ユニット回路ＲＵ１においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝３９Ｒａである。これにより、ＭＯＳスイッチＭ１０１がオフ状態の場合、抵抗ユニット回路ＲＵ１の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０１がオン状態の場合、抵抗ユニット回路ＲＵ１の合成抵抗値は０．９７５Ｒａとなる。すなわち、オン状態のオフ状態からの抵抗値変化量Δ＝－０．０２５Ｒａとなる。ＲＡ＝１０Ｒａであるから、Δ＝－０．００２５ＲＡとなり、抵抗変化量比率＝（Δ／ＲＡ）×１００％＝－０．２５％となる。
【0026】
抵抗ユニット回路ＲＵ２においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝１９Ｒａである。これにより、ＭＯＳスイッチＭ１０２がオフ状態の場合、抵抗ユニット回路ＲＵ２の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０２がオン状態の場合、抵抗ユニット回路ＲＵ２の合成抵抗値は０．９５Ｒａとなる。すなわち、抵抗値変化量Δ＝－０．０５Ｒａ＝－０．００５ＲＡとなり、抵抗変化量比率＝－０．５％となる。
【0027】
抵抗ユニット回路ＲＵ３においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝９Ｒａである。これにより、ＭＯＳスイッチＭ１０３がオフ状態の場合、抵抗ユニット回路ＲＵ３の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０３がオン状態の場合、抵抗ユニット回路ＲＵ３の合成抵抗値は０．９Ｒａとなる。すなわち、抵抗値変化量Δ＝－０．１Ｒａ＝－０．０１ＲＡとなり、抵抗変化量比率＝－１％となる。
【0028】
抵抗ユニット回路ＲＵ４においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝４Ｒａである。これにより、ＭＯＳスイッチＭ１０４がオフ状態の場合、抵抗ユニット回路ＲＵ４の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０４がオン状態の場合、抵抗ユニット回路ＲＵ４の合成抵抗値は０．８Ｒａとなる。すなわち、抵抗値変化量Δ＝－０．２Ｒａ＝－０．０２ＲＡとなり、抵抗変化量比率＝－２％となる。
【0029】
抵抗ユニット回路ＲＵ５においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝１．５Ｒａである。これにより、ＭＯＳスイッチＭ１０５がオフ状態の場合、抵抗ユニット回路ＲＵ５の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０５がオン状態の場合、抵抗ユニット回路ＲＵ５の合成抵抗値は０．６Ｒａとなる。すなわち、抵抗値変化量Δ＝－０．４Ｒａ＝－０．０４ＲＡとなり、抵抗変化量比率＝－４％となる。
【0030】
抵抗ユニット回路ＲＵ６においては、Ｒ１０１＝Ｒａ、Ｒ１０２＝０．２５Ｒａである。これにより、ＭＯＳスイッチＭ１０６がオフ状態の場合、抵抗ユニット回路ＲＵ６の合成抵抗値はＲａとなり、ＭＯＳスイッチＭ１０６がオン状態の場合、抵抗ユニット回路ＲＵ６の合成抵抗値は０．２Ｒａとなる。すなわち、抵抗値変化量Δ＝－０．８Ｒａ＝－０．０８ＲＡとなり、抵抗変化量比率＝－８％となる。
【0031】
抵抗ユニット回路ＲＵ７においては、Ｒ１０１＝２Ｒａ、Ｒ１０２＝０．５Ｒａである。これにより、ＭＯＳスイッチＭ１０７がオフ状態の場合、抵抗ユニット回路ＲＵ７の合成抵抗値は２Ｒａとなり、ＭＯＳスイッチＭ１０７がオン状態の場合、抵抗ユニット回路ＲＵ７の合成抵抗値は０．４Ｒａとなる。すなわち、抵抗値変化量Δ＝－１．６Ｒａ＝－０．１６ＲＡとなり、抵抗変化量比率＝－１６％となる。
【0032】
これにより、すべての抵抗ユニット回路ＲＵ１～ＲＵ７のＭＯＳスイッチＭ１０１～Ｍ１０７をオフ状態とした可変抵抗回路ＶＲ１００の抵抗値ＲＡ（＝１０Ｒａ）から、抵抗ユニット回路ＲＵ１～ＲＵ７それぞれのＭＯＳスイッチＭ１０１～Ｍ１０７をオン状態にすることで、１ＬＳＢ（最小分解能）＝－０．２５％として、－０．２５％～－３１．７５％変化させることができる。
【0033】
抵抗ユニット回路ＲＵ１～ＲＵ７をそれぞれ１ビット目から７ビット目に相当するとして、
ＲＡ＝１０Ｒａ＋（２０×（－０．２５％）×ｂ０＋２１×（－０．２５％）×ｂ１＋２２×（－０．２５％）×ｂ２＋２３×（－０．２５％）×ｂ３＋２４×（－０．２５％）×ｂ４＋２５×（－０．２５％）×ｂ５＋２６×（－０．２５％）×ｂ６）×１０Ｒａ
ただし、ｂ０～ｂ６は、それぞれ１ビット目から７ビット目のビット値であり、ＭＯＳスイッチＭ１０１～Ｍ１０７＝オフ状態でビット値＝０であり、Ｍ１０１～Ｍ１０７＝オン状態でビット値＝１である。
ＲＡ＝１０Ｒａ＋（２０×（－０．２５％）×ｂ０＋２１×（－０．２５％）×ｂ１＋２２×（－０．２５％）×ｂ２＋２３×（－０．２５％）×ｂ３＋２４×（－０．２５％）×ｂ４＋２５×（－０．２５％）×ｂ５＋２６×（－０．２５％）×ｂ６）×１０Ｒａ
ただし、ｂ０～ｂ６は、それぞれ１ビット目から７ビット目のビット値であり、ＭＯＳスイッチＭ１０１～Ｍ１０７＝オフ状態でビット値＝０であり、Ｍ１０１～Ｍ１０７＝オン状態でビット値＝１である。
【0034】
従って、７ビットのデジタルデータに応じて可変抵抗回路ＶＲ１００の抵抗値ＲＡを変化させることが可能となり、トリミング用途に特に有効である。
【0035】
このように、本実施形態は、ＭＯＳスイッチＭ１０１～Ｍ１０７をオン状態とすることで抵抗値変化量Δを生成することが特徴であり、先述した比較例のような絶対値設計思想ではなく、相対値設計思想である。大きな抵抗値である第１抵抗Ｒ１０１と、大きな抵抗値である第２抵抗Ｒ１０２とＭＯＳスイッチＭ１０１～Ｍ１０７との直列接続構成とを並列接続することで、小さなΔを実現できる。このとき、ＭＯＳスイッチＭ１０１～Ｍ１０７のオン抵抗は、ＭＯＳスイッチＭ１０１～Ｍ１０７と直列接続される第２抵抗Ｒ１０２の抵抗値の５％程度であればよいため、ＭＯＳスイッチＭ１０１～Ｍ１０７のレイアウト面積の増大を抑制できる。
【0036】
また、絶対値設計思想では、並列接続によってより小さな抵抗値を生成するため、必要な抵抗本数が多くなる。これに対し、本実施形態では、ΔＲの実現を目的としているため、実現のための抵抗本数は少なくて済む。図５に示す可変抵抗回路ＶＲ１００では、必要な基本抵抗Ｒａの本数は９０本である。
【0037】
また、本実施形態では、第１抵抗Ｒ１０１、第２抵抗Ｒ１０２および第３抵抗Ｒ１０３は、単体の単位抵抗Ｒａ、または複数の単位抵抗Ｒａの組み合わせにより構成される。例えば、図５の構成において、抵抗ユニット回路ＲＵ６の第１抵抗Ｒ１０１は抵抗値がＲａであり単体の単位抵抗Ｒａから構成され、抵抗ユニット回路ＲＵ６の第２抵抗Ｒ１０２は抵抗値が０．２５Ｒａであり４つの並列接続される単位抵抗Ｒａから構成される。すなわち、本実施形態では、使用される抵抗素子は、同一抵抗素子のみとすることができる。
【0038】
ここで、図６は、抵抗素子のスライドコンタクトレイアウトの一例を示す概略図である。スライドコンタクトは、抵抗素子（ポリシリコン抵抗体など）が延びる方向に電極をスライドさせることで抵抗値を設定する方法である。図６の例では、抵抗値が同じ抵抗素子Ｒｘと、Ｒｘと抵抗値が異なる抵抗素子Ｒｙが示され、電極Ｅ１～Ｅ３も示される。本実施形態では、使用される抵抗素子を同一抵抗素子のみとすることができるため、スライドコンタクトレイアウトが不要となり、可変抵抗回路における抵抗のペア性が向上し、可変抵抗回路の精度を向上させることができる。
【0039】
図７は、図５で示す可変抵抗回路ＶＲ１００の変形例に係る可変抵抗回路ＶＲ１０１の構成を示す図である。可変抵抗回路ＶＲ１０１では、可変抵抗回路ＶＲ１００との違いとして、抵抗ユニット回路ＲＵ１～ＲＵ７を第２抵抗Ｒ１０２の抵抗値が小さいものから順に低電位側から高電位側にかけて並べて直列接続している。これにより、第２抵抗値Ｒ１０２が０．２５Ｒａで最小の抵抗ユニット回路ＲＵ６を最も低電位側に配置し、第２抵抗値Ｒ１０２が３９Ｒａで最大の抵抗ユニット回路ＲＵ１を最も高電位側に配置している。
【0040】
ＭＯＳスイッチＭ１０１～Ｍ１０７のオン抵抗は、Ｍ１０１～Ｍ１０７に直列接続される第２抵抗Ｒ１０２の抵抗値に応じた抵抗値にする必要があるため、第２抵抗Ｒ１０２が小さいほど、ＭＯＳスイッチＭ１０１～Ｍ１０７のオン抵抗を小さくする必要がある。これにより、すべての抵抗ユニット回路ＲＵ１～ＲＵ７でＭＯＳスイッチＭ１０１～Ｍ１０７のサイズが同じである場合、第２抵抗Ｒ１０２が小さいほど、ＭＯＳスイッチＭ１０１～Ｍ１０７のＶｇｓ（ゲート・ソース間電圧）を大きくする必要がある。ＭＯＳスイッチＭ１０１～Ｍ１０７のゲート電圧が抵抗ユニット回路ＲＵ１～ＲＵ７で同じであるとして、低電位側ほど第２抵抗Ｒ１０２が小さく、ＭＯＳスイッチＭ１０１～Ｍ１０７のＶｇｓを大きくすることができる。低電位側ほどＭＯＳスイッチＭ１０１～Ｍ１０７のソース電圧が小さいためである。
【0041】
【0042】
図８において、抵抗変化量比率＝－４％である抵抗ユニット回路ＲＵ５においては、適切化前には第１抵抗Ｒ１０１＝Ｒａ、第２抵抗Ｒ１０２＝１．５Ｒａとしていたのを、適切化後にはＲ１０１＝０．５Ｒａ、Ｒ１０２＝０．１２５Ｒａとし、抵抗ユニット回路ＲＵ５に抵抗成分Ｒ１０３Ａ（＝０．５Ｒａ）を直列接続している。抵抗成分Ｒ１０３Ａは、第３抵抗Ｒ１０３の一部である。これにより、上位ビットの抵抗ユニット回路ＲＵ６，ＲＵ７におけるＭＯＳスイッチＭ１０６，Ｍ１０７のソース電圧を低くすることができる。図８に示す抵抗変化量比率＝－２％である抵抗ユニット回路ＲＵ４における適切化も上記と同様にソース電圧低下の目的で行っている。
【0043】
図８において、抵抗変化量比率＝－１％である抵抗ユニット回路ＲＵ３においては、適切化前にはＲ１０１＝Ｒａ、Ｒ１０２＝９Ｒａとしていたのを、適切化後にはＲ１０１＝０．５Ｒａ、Ｒ１０２＝２Ｒａとし、抵抗ユニット回路ＲＵ３に抵抗成分Ｒ１０３Ａ（＝０．５Ｒａ）を直列接続している。これにより、必要な単位抵抗Ｒａの本数が１０本から６本へ削減される。抵抗変化量比率＝－０、５％、－０．２５％である抵抗ユニット回路ＲＵ２，ＲＵ１における適切化も上記と同様に単位抵抗本数の削減を目的に行っている。
【0044】
このような適切化の結果を図９に示す。図９の左側は図５に示す構成と同一であり、図９の右側は適切化後の構成を示す。適切化後の構成において、第３抵抗Ｒ１０３は、図８に示す適切化後の抵抗成分Ｒ１０３Ａの総和（＝３Ｒａ）と適切化前のＲ１０３の値（＝２Ｒａ）の合計（＝５Ｒａ）としている。このような適切化により、単位抵抗Ｒａの本数が９０本から４９本へ削減できている。また、上位ビットのＭＯＳスイッチＭ１０６，Ｍ１０７のソース電圧を低く設定できる。
【0045】
＜抵抗分圧回路への適用＞
次に、可変抵抗回路を抵抗分圧回路に適用した例について述べる。図１０は、本開示の例示的な実施形態に係る抵抗分圧回路ＤＶ１００の構成を示す図である。
次に、可変抵抗回路を抵抗分圧回路に適用した例について述べる。図１０は、本開示の例示的な実施形態に係る抵抗分圧回路ＤＶ１００の構成を示す図である。
【0046】
抵抗分圧回路ＤＶ１００は、入力電圧Ｖｉｎの印加端とグランド電位の印加端との間に上側可変抵抗回路ＶＲ２００_Ｕと下側可変抵抗回路ＶＲ２００_Ｌが直列に接続されて構成される。上側可変抵抗回路ＶＲ２００_Ｕが高電位側に配置され、下側可変抵抗回路ＶＲ２００_Ｌが低電位側に配置される。可変抵抗回路ＶＲ２００_Ｕ，ＶＲ２００_Ｌが接続されるノードから出力電圧Ｖｏｕｔが出力される。出力電圧Ｖｏｕｔは、可変抵抗回路ＶＲ２００_Ｕ，ＶＲ２００_Ｌの各抵抗値に応じて入力電圧Ｖｉｎが分圧されて生成される。
【0047】
上側可変抵抗回路ＶＲ２００_Ｕの抵抗値＝ＲＡであり、単位抵抗＝Ｒａとして、ＲＡ＝１０Ｒａから減少する方向に抵抗値を変化させることができる。下側可変抵抗回路ＶＲ２００_Ｌの抵抗値＝ＲＢであり、単位抵抗＝Ｒｂとして、ＲＢ＝１０Ｒｂから減少する方向に抵抗値を変化させることができる。
【0048】
【0049】
図１１に示すように、上側可変抵抗回路ＶＲ２００_Ｕは、上側抵抗ユニット回路ＲＵ_Ｕ１～ＲＵ_Ｕ７が直列に接続されて構成される。上側抵抗ユニット回路ＲＵ_Ｕ１～ＲＵ_Ｕ７のそれぞれは、第１抵抗Ｒ２０１_Ｕに対して、第２抵抗Ｒ２０２_ＵとＭＯＳスイッチＭ２０１_Ｕ～Ｍ２０７_Ｕとの直列接続構成を並列接続して構成される。ＭＯＳスイッチＭ２０１_Ｕ～Ｍ２０７_Ｕは、ＰＭＯＳトランジスタ（Ｐチャネル型ＭＯＳＦＥＴ）により構成される。上側抵抗ユニット回路ＲＵ_Ｕ１～ＲＵ_Ｕ７は、順に高電位側（入力電圧Ｖｉｎ側）から低電位側にかけて配置される。また、上側可変抵抗回路ＶＲ２００_Ｕにおいては、最も低電位側の上側抵抗ユニット回路ＲＵ_Ｕ７の低電位側に第３抵抗Ｒ２０３_Ｕが直列に接続される。
【0050】
すべてのＭＯＳスイッチＭ２０１_Ｕ～Ｍ２０７_Ｕがオフ状態の場合に、上側可変抵抗回路ＶＲ２００_Ｕの抵抗値ＲＡ＝１０Ｒａとなる。上側抵抗ユニット回路ＲＵ_Ｕ１～ＲＵ_Ｕ７のそれぞれの抵抗変化量比率は、－０．２５％、－０．５％、－１％、－２％、－４％、－８％、－１６％である。これにより、１ＬＳＢ＝－０．２５％として、７ビットのデジタルデータに応じて上側可変抵抗回路ＶＲ２００_Ｕの抵抗値ＲＡを変化させることができる。
【0051】
図１１に示すように、下側可変抵抗回路ＶＲ２００_Ｌは、下側抵抗ユニット回路ＲＵ_Ｌ１～ＲＵ_Ｌ７が直列に接続されて構成される。下側抵抗ユニット回路ＲＵ_Ｌ１～ＲＵ_Ｌ７のそれぞれは、第１抵抗Ｒ２０１_Ｌに対して、第２抵抗Ｒ２０２_ＬとＭＯＳスイッチＭ２０１_Ｌ～Ｍ２０７_Ｌとの直列接続構成を並列接続して構成される。ＭＯＳスイッチＭ２０１_Ｌ～Ｍ２０７_Ｌは、ＮＭＯＳトランジスタにより構成される。下側抵抗ユニット回路ＲＵ_Ｌ１～ＲＵ_Ｌ７は、順に低電位側（ＧＮＤ側）から高電位側にかけて配置される。また、下側可変抵抗回路ＶＲ２００_Ｌにおいては、最も高電位側の下側抵抗ユニット回路ＲＵ_Ｌ７の高電位側に第３抵抗Ｒ２０３_Ｌが直列に接続される。
【0052】
すべてのＭＯＳスイッチＭ２０１_Ｌ～Ｍ２０７_Ｌがオフ状態の場合に、下側可変抵抗回路ＶＲ２００_Ｌの抵抗値ＲＢ＝１０Ｒｂとなる。下側抵抗ユニット回路ＲＵ_Ｌ１～ＲＵ_Ｌ７のそれぞれの抵抗変化量比率は、－０．２５％、－０．５％、－１％、－２％、－４％、－８％、－１６％である。これにより、１ＬＳＢ＝－０．２５％として、７ビットのデジタルデータに応じて下側可変抵抗回路ＶＲ２００_Ｌの抵抗値ＲＢを変化させることができる。
【0053】
下側可変抵抗回路ＶＲ２００_Ｌでは、ＭＯＳスイッチＭ２０１_Ｌ～Ｍ２０７_Ｌのソース電圧が低いため、ＭＯＳスイッチＭ２０１_Ｌ～Ｍ２０７_ＬをＮＭＯＳトランジスタとしてもＶｇｓを確保してオン抵抗を低くできるが、上側可変抵抗回路ＶＲ２００_ＵでＭＯＳスイッチＭ２０１_Ｕ～Ｍ２０７_ＵをＮＭＯＳトランジスタとするとＶｇｓが確保しにくい。そこで、ＭＯＳスイッチＭ２０１_Ｕ～Ｍ２０７_Ｕは、ＰＭＯＳトランジスタにより構成している。
【0054】
ただし、上側可変抵抗回路ＶＲ２００_Ｕにおける低電位側の抵抗ユニット回路、および下側可変抵抗回路ＶＲ２００_Ｌにおける高電位側の抵抗ユニット回路では、それぞれＭＯＳスイッチのＶｇｓを十分に確保できずオン抵抗を低くできない場合もある。そこで、図１２に示すように、上側可変抵抗回路ＶＲ２００_Ｕにおける低電位側の抵抗ユニット回路（例えばＲＵ_Ｕ７）において、ＭＯＳスイッチＭ２０７_ＵをＰＭＯＳトランジスタＰＵとＮＭＯＳトランジスタＮＵとの並列接続により構成し、下側可変抵抗回路ＶＲ２００_Ｌにおける高電位側の抵抗ユニット回路（例えばＲＵ_Ｌ７）において、ＭＯＳスイッチＭ２０７_ＬをＮＭＯＳトランジスタＮＬとＰＭＯＳトランジスタＰＬの並列接続により構成し、ＭＯＳスイッチのオン抵抗を低くするようにしてもよい。
【0055】
＜モータドライバへの適用＞
本開示に係る可変抵抗回路は様々なアプリケーションに適用可能であるが、その一例としてモータドライバについて述べる。図１３は、モータ駆動システム１０の構成を示す図である。モータ駆動システム１０は、モータドライバ１０１と、センス抵抗８と、モータ９と、を備える。
本開示に係る可変抵抗回路は様々なアプリケーションに適用可能であるが、その一例としてモータドライバについて述べる。図１３は、モータ駆動システム１０の構成を示す図である。モータ駆動システム１０は、モータドライバ１０１と、センス抵抗８と、モータ９と、を備える。
【0056】
モータ９は、ＨＤＤ（ハードディスクドライブ）に備えられるＶＣＭ（ボイスコイルモータ）である。ＶＣＭは、磁気ヘッドを駆動するために用いられる。センス抵抗８は、モータ９に流れる電流を検出するための抵抗である。
【0057】
モータドライバ１０１は、差動アンプ１と、抵抗２と、可変抵抗３と、ＤＡＣ（ＤＡコンバータ）４と、エラーアンプ５と、ＰＩ制御部６と、ドライバ７と、を有し、モータ９を駆動する。
【0058】
センス抵抗８の第１端は、差動アンプ１の正入力電圧Ｖ＋の入力端に接続される。センス抵抗８の第２端は、差動アンプ１の負入力電圧Ｖ－の入力端に接続される。これにより、差動アンプ１は、センス抵抗８の両端間に発生する電圧が入力され、入力された電圧を増幅する。差動アンプ１の出力端は、抵抗２の第１端に接続される。抵抗２の第２端は、可変抵抗３の第１端に接続されるとともにエラーアンプ５の反転入力端（－）に接続される。可変抵抗３の第２端は、ＤＡＣ４の出力端に接続される。エラーアンプ５の非反転入力端（＋）には、基準電圧Ｒｅｆが印加される。ＤＡＣ４の出力と基準電圧Ｒｅｆによりモータ９に流れる電流の目標値が設定される。エラーアンプ５の出力は、ＰＩ制御部６に入力される。ＰＩ制御部６は、エラーアンプ５からの入力に基づいてＰＩ制御（比例・積分制御）処理を行い、制御信号をドライバ７へ出力する。ドライバ７は、ＰＩ制御部から入力される制御信号に基づいてセンス抵抗８を介してモータ９に電流を流す。これにより、モータ９に流れる電流を目標値に制御することができる。
【0059】
差動アンプ１は、センス抵抗８に流れる電流を検出するための電流センスアンプとして用いられる。差動アンプ１は、先述した図１と同様にオペアンプＯＰ、入力抵抗Ｒ１、帰還抵抗Ｒ２、入力抵抗Ｒ３、および基準抵抗Ｒ４を有する。電流センスアンプの要求性能として、熱雑音低減目的で抵抗Ｒ１～Ｒ４の抵抗値を小さくする必要があり、ＣＭＲＲの値を大きくすることが必要である。基準抵抗Ｒ４に可変抵抗回路を適用することで、抵抗のペア性を改善してＣＭＲＲの値を大きくすることができる。また、基準抵抗Ｒ４の抵抗値を小さくしても、先述したように本実施形態に係る可変抵抗回路はＭＯＳスイッチのレイアウト面積の増大を抑制しつつ、高精度を実現できる。
【0060】
＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味および範囲内に属する全ての変更が含まれると理解されるべきである。
【0061】
＜付記＞
以上のように、本開示の一態様に係る可変抵抗回路（ＶＲ１００）は、
第１抵抗（Ｒ１０１）に対して、第２抵抗（Ｒ１０２）とＭＯＳスイッチ（Ｍ１０１～Ｍ１０７）との直列接続構成が並列に接続されて構成される抵抗ユニット回路（ＲＵ１～ＲＵ７）を複数備え、
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗（Ｒ１０３）を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される（第１の構成、図５）。
以上のように、本開示の一態様に係る可変抵抗回路（ＶＲ１００）は、
第１抵抗（Ｒ１０１）に対して、第２抵抗（Ｒ１０２）とＭＯＳスイッチ（Ｍ１０１～Ｍ１０７）との直列接続構成が並列に接続されて構成される抵抗ユニット回路（ＲＵ１～ＲＵ７）を複数備え、
前記複数の前記抵抗ユニット回路が直列に接続された構成に対して直列に接続される第３抵抗（Ｒ１０３）を備え、
前記ＭＯＳスイッチがオフ状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第１合成抵抗値と、前記ＭＯＳスイッチがオン状態の場合の前記抵抗ユニット回路の抵抗値を少なくとも含む前記抵抗ユニット回路ごとの第２合成抵抗値との間の、前記抵抗ユニット回路ごとの抵抗変化量をΔ、
すべての前記抵抗ユニット回路の前記ＭＯＳスイッチがオフ状態の場合の、前記複数の前記抵抗ユニット回路の各合成抵抗値の総和と、前記第３抵抗の抵抗値との和をＲＡとして、
前記抵抗ユニット回路ごとの抵抗変化量比率＝（Δ／ＲＡ）×１００％によって可変抵抗の抵抗値を変化させるように構成される（第１の構成、図５）。
【0062】
また、上記第１の構成において、当該可変抵抗回路の抵抗値＝ＲＡ＋（２０×（１ＬＳＢ）×ｂ０＋・・・＋２（ｍ－１）×（１ＬＳＢ）×ｂｍ－１）×ＲＡで表される構成としてもよい（第２の構成）。
ただし、１ＬＳＢは絶対値が最小の前記抵抗変化量比率、ｍは前記抵抗ユニット回路の個数、ｂｎ－１はｎビット目（ｎ＝１～ｍ）の前記抵抗ユニット回路における前記ＭＯＳスイッチのオンオフ状態を示すビット値
ただし、１ＬＳＢは絶対値が最小の前記抵抗変化量比率、ｍは前記抵抗ユニット回路の個数、ｂｎ－１はｎビット目（ｎ＝１～ｍ）の前記抵抗ユニット回路における前記ＭＯＳスイッチのオンオフ状態を示すビット値
【0063】
また、上記第１または第２の構成において、前記第１抵抗（Ｒ１０１）、前記第２抵抗（Ｒ１０２）および前記第３抵抗（Ｒ１０３）は、単体の単位抵抗素子（Ｒａ）、または複数の前記単位抵抗素子の組み合わせにより構成されることとしてもよい（第３の構成）。
【0064】
また、上記第１から第３のいずれかの構成において、前記抵抗ユニット回路を前記第２抵抗の抵抗値が小さいものから順に低電位側から高電位側にかけて並べて直列接続している構成としてもよい（第４の構成、図７）。
【0065】
また、上記第１から第４のいずれかの構成において、前記ＭＯＳスイッチがオン状態である場合の前記複数の抵抗ユニット回路の各合成抵抗値は、いずれも異なっている構成としてもよい（第５の構成）。
【0066】
また、上記第１から第５のいずれかの構成において、少なくともいずれかの前記抵抗ユニット回路において、前記第１合成抵抗値および前記第２合成抵抗値は、前記抵抗ユニット回路に直列接続される抵抗成分（Ｒ１０３Ａ）を含んでおり、
前記第３抵抗は、前記抵抗成分を含んでいる構成としてもよい（第６の構成、図８、９）。
前記第３抵抗は、前記抵抗成分を含んでいる構成としてもよい（第６の構成、図８、９）。
【0067】
また、本開示の一態様に係る抵抗分圧回路（ＤＶ１００）は、高電位側に配置される上側可変抵抗回路（ＶＲ２００_Ｕ）と、低電位側に配置される下側可変抵抗回路（ＶＲ２００_Ｌ）と、を備え、
前記上側可変抵抗回路および前記下側可変抵抗回路は、上記第１から第６のいずれかの構成の可変抵抗回路により構成される（第７の構成、図１０、１１）。
前記上側可変抵抗回路および前記下側可変抵抗回路は、上記第１から第６のいずれかの構成の可変抵抗回路により構成される（第７の構成、図１０、１１）。
【0068】
また、上記第７の構成において、前記上側可変抵抗回路における少なくともいずれかの前記ＭＯＳスイッチ（Ｍ２０１_Ｕ～Ｍ２０７_Ｕ）はＰＭＯＳトランジスタにより構成され、前記下側可変抵抗回路における少なくともいずれかの前記ＭＯＳスイッチ（Ｍ２０１_Ｌ～Ｍ２０７_Ｌ）はＮＭＯＳトランジスタにより構成される構成としてもよい（第８の構成）。
【0069】
また、上記第８の構成において、前記上側可変抵抗回路における低電位側の前記ＭＯＳスイッチ（Ｍ２０７_Ｕ）と、前記下側可変抵抗回路における高電位側の前記ＭＯＳスイッチ（Ｍ２０７_Ｌ）と、の少なくとも一方は、ＰＭＯＳトランジスタ（ＰＵ，ＰＬ）とＮＭＯＳトランジスタ（ＮＵ，ＮＬ）とが並列接続されて構成される構成としてもよい（第９の構成、図１２）。
【0070】
また、本開示の一態様に係る差動アンプ（１）は、オペアンプ（ＯＰ）と、
負入力電圧（Ｖ－）の印加端に接続される第１端と前記オペアンプの反転入力端に接続される第２端とを有する第１入力抵抗（Ｒ１）と、
前記オペアンプの出力端に接続される第１端と前記第１入力抵抗の第２端に接続される第２端とを有する帰還抵抗（Ｒ２）と、
正入力電圧（Ｖ＋）の印加端に接続される第１端と前記オペアンプの非反転入力端に接続される第２端とを有する第２入力抵抗（Ｒ３）と、
前記第２入力抵抗の第２端に接続される第１端と基準電圧（ＶＲＥＦ）の印加端に接続される第２端とを有する基準抵抗（Ｒ４）と、
を備え、
前記基準抵抗は、上記第１から第６のいずれかの構成の可変抵抗回路を有する（第１０の構成、図１３）。
負入力電圧（Ｖ－）の印加端に接続される第１端と前記オペアンプの反転入力端に接続される第２端とを有する第１入力抵抗（Ｒ１）と、
前記オペアンプの出力端に接続される第１端と前記第１入力抵抗の第２端に接続される第２端とを有する帰還抵抗（Ｒ２）と、
正入力電圧（Ｖ＋）の印加端に接続される第１端と前記オペアンプの非反転入力端に接続される第２端とを有する第２入力抵抗（Ｒ３）と、
前記第２入力抵抗の第２端に接続される第１端と基準電圧（ＶＲＥＦ）の印加端に接続される第２端とを有する基準抵抗（Ｒ４）と、
を備え、
前記基準抵抗は、上記第１から第６のいずれかの構成の可変抵抗回路を有する（第１０の構成、図１３）。
【0071】
また、上記第１０の構成において、前記正入力電圧の印加端は、電流を検出するためのセンス抵抗（８）の第１端に接続可能に構成され、前記負入力電圧の印加端は、前記センス抵抗の第２端に接続可能に構成される構成としてもよい（第１１の構成）。
【0072】
また、本開示の一態様に係るモータドライバ（１０１）は、上記第１１の構成の差動アンプを備え、ボイスコイルモータ（９）を駆動するように構成される（第１２の構成）。
【産業上の利用可能性】
【0073】
本開示は、例えば、各種用途の可変抵抗回路に利用できる。
【符号の説明】
【0074】
１ 差動アンプ
２ 抵抗
３ 可変抵抗
４ ＤＡＣ
５ エラーアンプ
６ ＰＩ制御部
７ ドライバ
８ センス抵抗
９ モータ
１０ モータ駆動システム
１０１ モータドライバ
ＤＡ 差動アンプ
ＤＶ１００ 抵抗分圧回路
Ｅ１～Ｅ３ 電極
ＲＵ_Ｌ１～ＲＵ_Ｌ７ 下側抵抗ユニット回路
ＲＵ_Ｕ１～ＲＵ_Ｕ７ 上側抵抗ユニット回路
Ｍ１０，Ｍ１１ ＭＯＳスイッチ
Ｍ１０１～Ｍ１０７ ＭＯＳスイッチ
ＮＬ ＮＭＯＳトランジスタ
ＮＵ ＮＭＯＳトランジスタ
ＯＰ オペアンプ
ＰＬ ＰＭＯＳトランジスタ
ＰＵ ＰＭＯＳトランジスタ
Ｒ１ 入力抵抗
Ｒ１０，Ｒ１１ 抵抗
Ｍ１０，Ｍ１１ ＭＯＳスイッチ
Ｍ２０１_Ｕ～Ｍ２０７_Ｕ，Ｍ２０１_Ｌ～Ｍ２０７_Ｌ ＭＯＳスイッチ
Ｒ１０１ 第１抵抗
Ｒ１０２ 第２抵抗
Ｒ１０３ 第３抵抗
Ｒ１０３Ａ 抵抗成分
Ｒ２ 帰還抵抗
Ｒ２０，Ｒ２１ 抵抗
Ｒ２０１_Ｕ 第１抵抗
Ｒ２０２_Ｕ 第２抵抗
Ｒ２０３_Ｕ 第３抵抗
Ｒ２０１_Ｌ 第１抵抗
Ｒ２０２_Ｌ 第２抵抗
Ｒ２０３_Ｌ 第３抵抗
Ｒ３ 入力抵抗
Ｒ４ 基準抵抗
Ｒ４１ 抵抗
ＲＵ 抵抗ユニット回路
ＲＵ_Ｌ１～ＲＵ_Ｌ７ 下側抵抗ユニット回路
ＲＵ_Ｕ１～ＲＵ_Ｕ７ 上側抵抗ユニット回路
ＲＵ１～ＲＵ７ 抵抗ユニット回路
Ｒａ 単位抵抗
Ｒｘ 抵抗素子
Ｒｙ 抵抗素子
ＶＲ 可変抵抗回路
ＶＲ２００_Ｕ 上側可変抵抗回路
ＶＲ２００_Ｌ 下側可変抵抗回路
ＶＲ１，ＶＲ２ 可変抵抗回路
ＶＲ１００ 可変抵抗回路
ＶＲ１０１ 可変抵抗回路
ＶＲ２００_Ｕ 上側可変抵抗回路
ＶＲ２００_Ｌ 下側可変抵抗回路
２ 抵抗
３ 可変抵抗
４ ＤＡＣ
５ エラーアンプ
６ ＰＩ制御部
７ ドライバ
８ センス抵抗
９ モータ
１０ モータ駆動システム
１０１ モータドライバ
ＤＡ 差動アンプ
ＤＶ１００ 抵抗分圧回路
Ｅ１～Ｅ３ 電極
ＲＵ_Ｌ１～ＲＵ_Ｌ７ 下側抵抗ユニット回路
ＲＵ_Ｕ１～ＲＵ_Ｕ７ 上側抵抗ユニット回路
Ｍ１０，Ｍ１１ ＭＯＳスイッチ
Ｍ１０１～Ｍ１０７ ＭＯＳスイッチ
ＮＬ ＮＭＯＳトランジスタ
ＮＵ ＮＭＯＳトランジスタ
ＯＰ オペアンプ
ＰＬ ＰＭＯＳトランジスタ
ＰＵ ＰＭＯＳトランジスタ
Ｒ１ 入力抵抗
Ｒ１０，Ｒ１１ 抵抗
Ｍ１０，Ｍ１１ ＭＯＳスイッチ
Ｍ２０１_Ｕ～Ｍ２０７_Ｕ，Ｍ２０１_Ｌ～Ｍ２０７_Ｌ ＭＯＳスイッチ
Ｒ１０１ 第１抵抗
Ｒ１０２ 第２抵抗
Ｒ１０３ 第３抵抗
Ｒ１０３Ａ 抵抗成分
Ｒ２ 帰還抵抗
Ｒ２０，Ｒ２１ 抵抗
Ｒ２０１_Ｕ 第１抵抗
Ｒ２０２_Ｕ 第２抵抗
Ｒ２０３_Ｕ 第３抵抗
Ｒ２０１_Ｌ 第１抵抗
Ｒ２０２_Ｌ 第２抵抗
Ｒ２０３_Ｌ 第３抵抗
Ｒ３ 入力抵抗
Ｒ４ 基準抵抗
Ｒ４１ 抵抗
ＲＵ 抵抗ユニット回路
ＲＵ_Ｌ１～ＲＵ_Ｌ７ 下側抵抗ユニット回路
ＲＵ_Ｕ１～ＲＵ_Ｕ７ 上側抵抗ユニット回路
ＲＵ１～ＲＵ７ 抵抗ユニット回路
Ｒａ 単位抵抗
Ｒｘ 抵抗素子
Ｒｙ 抵抗素子
ＶＲ 可変抵抗回路
ＶＲ２００_Ｕ 上側可変抵抗回路
ＶＲ２００_Ｌ 下側可変抵抗回路
ＶＲ１，ＶＲ２ 可変抵抗回路
ＶＲ１００ 可変抵抗回路
ＶＲ１０１ 可変抵抗回路
ＶＲ２００_Ｕ 上側可変抵抗回路
ＶＲ２００_Ｌ 下側可変抵抗回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】