知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024040917
(43)【公開日】2024-03-26
(54)【発明の名称】半導体集積回路及び受信装置
(51)【国際特許分類】
H03M 1/08 20060101AFI20240318BHJP
H03M 1/46 20060101ALI20240318BHJP
H03M 1/12 20060101ALI20240318BHJP
【ＦＩ】
H03M1/08 A
H03M1/46
H03M1/12 C
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022145575
(22)【出願日】2022-09-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】ゴー フィクー
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB04
5J022BA02
5J022CB01
5J022CG01
(57)【要約】
【課題】アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路、及び受信装置を提供する。
【解決手段】一実施形態の半導体集積回路は、第１クロック信号に基づいてアナログ信号から第１ビット列を判定する第１コンバータと、第２クロック信号に基づいてアナログ信号から第２ビット列を判定する第２コンバータと、第１コンバータ及び第２コンバータに参照電圧を供給する回路と、を備える。回路は、第１、第２、及び第３キャパシタと、第１及び第２スイッチング素子、第１キャパシタ、第１及び第２スイッチング素子の各々の第１端に接続される出力端を有する第１バッファと、第２キャパシタ、第１スイッチング素子の第２端、及び第１コンバータに接続される出力端を有する第２バッファと、第３キャパシタ、第２スイッチング素子の第２端、及び第２コンバータに接続される出力端を有する第３バッファと、を含む。
【選択図】図６
【解決手段】一実施形態の半導体集積回路は、第１クロック信号に基づいてアナログ信号から第１ビット列を判定する第１コンバータと、第２クロック信号に基づいてアナログ信号から第２ビット列を判定する第２コンバータと、第１コンバータ及び第２コンバータに参照電圧を供給する回路と、を備える。回路は、第１、第２、及び第３キャパシタと、第１及び第２スイッチング素子、第１キャパシタ、第１及び第２スイッチング素子の各々の第１端に接続される出力端を有する第１バッファと、第２キャパシタ、第１スイッチング素子の第２端、及び第１コンバータに接続される出力端を有する第２バッファと、第３キャパシタ、第２スイッチング素子の第２端、及び第２コンバータに接続される出力端を有する第３バッファと、を含む。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１クロック信号に基づいてアナログ信号から第１ビット列を判定する第１コンバータと、
前記第１クロック信号から第１位相だけシフトした第２クロック信号に基づいて前記アナログ信号から第２ビット列を判定する第２コンバータと、
前記第１コンバータ及び前記第２コンバータに参照電圧を供給する回路と、
を備え、
前記回路は、
第１キャパシタと、
第２キャパシタと、
第３キャパシタと、
第１スイッチング素子と、
第２スイッチング素子と、
前記参照電圧に対応する電圧が供給される入力端と、前記第１キャパシタ、前記第１スイッチング素子の第１端、及び前記第２スイッチング素子の第１端に接続される出力端と、を有する第１バッファと、
前記参照電圧に対応する電圧が供給される入力端と、前記第２キャパシタ、前記第１スイッチング素子の第２端、及び前記第１コンバータに接続される出力端と、を有する第２バッファと、
前記参照電圧に対応する電圧が供給される入力端と、前記第３キャパシタ、前記第２スイッチング素子の第２端、及び前記第２コンバータに接続される出力端と、を有する第３バッファと、
を含む、
半導体集積回路。
前記第１クロック信号から第１位相だけシフトした第２クロック信号に基づいて前記アナログ信号から第２ビット列を判定する第２コンバータと、
前記第１コンバータ及び前記第２コンバータに参照電圧を供給する回路と、
を備え、
前記回路は、
第１キャパシタと、
第２キャパシタと、
第３キャパシタと、
第１スイッチング素子と、
第２スイッチング素子と、
前記参照電圧に対応する電圧が供給される入力端と、前記第１キャパシタ、前記第１スイッチング素子の第１端、及び前記第２スイッチング素子の第１端に接続される出力端と、を有する第１バッファと、
前記参照電圧に対応する電圧が供給される入力端と、前記第２キャパシタ、前記第１スイッチング素子の第２端、及び前記第１コンバータに接続される出力端と、を有する第２バッファと、
前記参照電圧に対応する電圧が供給される入力端と、前記第３キャパシタ、前記第２スイッチング素子の第２端、及び前記第２コンバータに接続される出力端と、を有する第３バッファと、
を含む、
半導体集積回路。
【請求項2】
前記第１コンバータ及び前記第２コンバータの各々は、逐次比較型のＡＤコンバータである、
請求項１記載の半導体集積回路。
請求項１記載の半導体集積回路。
【請求項3】
前記第１スイッチング素子は、前記第１コンバータが前記第１ビット列の第１ビットを判定する第１期間でオン状態となるように構成され、
前記第２スイッチング素子は、前記第２コンバータが前記第２ビット列の第２ビットを判定する期間であって前記第１期間と重複しない第２期間でオン状態となるように構成される、
請求項２記載の半導体集積回路。
前記第２スイッチング素子は、前記第２コンバータが前記第２ビット列の第２ビットを判定する期間であって前記第１期間と重複しない第２期間でオン状態となるように構成される、
請求項２記載の半導体集積回路。
【請求項4】
前記第１スイッチング素子は、前記第２クロック信号に基づいてオン状態とオフ状態とが切り替わるように構成される、
請求項３記載の半導体集積回路。
請求項３記載の半導体集積回路。
【請求項5】
前記第１ビットは、前記第１ビット列の最上位ビットであり、
前記第２ビットは、前記第２ビット列の最上位ビットである、
請求項３記載の半導体集積回路。
前記第２ビットは、前記第２ビット列の最上位ビットである、
請求項３記載の半導体集積回路。
【請求項6】
前記回路は、
前記第１バッファの出力端と前記第２バッファの出力端との間で前記第１スイッチング素子と並列に接続される第３スイッチング素子と、
前記第１バッファの出力端と前記第３バッファの出力端との間で前記第２スイッチング素子と並列に接続される第４スイッチング素子と、
を更に含む、
請求項１記載の半導体集積回路。
前記第１バッファの出力端と前記第２バッファの出力端との間で前記第１スイッチング素子と並列に接続される第３スイッチング素子と、
前記第１バッファの出力端と前記第３バッファの出力端との間で前記第２スイッチング素子と並列に接続される第４スイッチング素子と、
を更に含む、
請求項１記載の半導体集積回路。
【請求項7】
前記第１スイッチング素子は、前記第１コンバータが前記第１ビット列の第１ビットを判定する第１期間でオン状態となるように構成され、
前記第２スイッチング素子は、前記第２コンバータが前記第２ビット列の第２ビットを判定する期間であって前記第１期間と重複しない第２期間でオン状態となるように構成され、
前記第３スイッチング素子は、前記第１コンバータが前記第１ビット列の第３ビットを判定する期間であって前記第１期間及び前記第２期間と重複しない第３期間でオン状態となるように構成され、
前記第４スイッチング素子は、前記第２コンバータが前記第２ビット列の第４ビットを判定する期間であって前記第１期間、前記第２期間、及び前記第３期間と重複しない第４期間でオン状態となるように構成される、
請求項６記載の半導体集積回路。
前記第２スイッチング素子は、前記第２コンバータが前記第２ビット列の第２ビットを判定する期間であって前記第１期間と重複しない第２期間でオン状態となるように構成され、
前記第３スイッチング素子は、前記第１コンバータが前記第１ビット列の第３ビットを判定する期間であって前記第１期間及び前記第２期間と重複しない第３期間でオン状態となるように構成され、
前記第４スイッチング素子は、前記第２コンバータが前記第２ビット列の第４ビットを判定する期間であって前記第１期間、前記第２期間、及び前記第３期間と重複しない第４期間でオン状態となるように構成される、
請求項６記載の半導体集積回路。
【請求項8】
前記第１クロック信号から前記第１位相と異なる第２位相だけシフトした第３クロック信号に基づいて前記アナログ信号から第３ビット列を判定する第３コンバータを更に備え、
前記第１スイッチング素子は、前記第２クロック信号に基づいてオン状態とオフ状態とが切り替わるように構成され、
前記第３スイッチング素子は、前記第３クロック信号に基づいてオン状態とオフ状態とが切り替わるように構成される、
請求項７記載の半導体集積回路。
前記第１スイッチング素子は、前記第２クロック信号に基づいてオン状態とオフ状態とが切り替わるように構成され、
前記第３スイッチング素子は、前記第３クロック信号に基づいてオン状態とオフ状態とが切り替わるように構成される、
請求項７記載の半導体集積回路。
【請求項9】
前記第１ビットは、前記第１ビット列の最上位ビットであり、
前記第２ビットは、前記第２ビット列の最上位ビットであり、
前記第３ビットは、前記第１ビット列の２番目に上位のビットであり、
前記第４ビットは、前記第２ビット列の２番目に上位のビットである、
請求項７記載の半導体集積回路。
前記第２ビットは、前記第２ビット列の最上位ビットであり、
前記第３ビットは、前記第１ビット列の２番目に上位のビットであり、
前記第４ビットは、前記第２ビット列の２番目に上位のビットである、
請求項７記載の半導体集積回路。
【請求項10】
請求項１乃至請求項９のいずれか１項に記載の半導体集積回路と、
前記半導体集積回路から出力された信号を処理する処理回路と、
を備える、受信装置。
前記半導体集積回路から出力された信号を処理する処理回路と、
を備える、受信装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体集積回路及び受信装置に関する。
【背景技術】
【0002】
送信装置と受信装置とは伝送路を介して接続される。送信装置は、アナログ信号にデータを重畳する。受信装置は、伝送路を通過したアナログ信号を受信する。受信装置は、アナログ信号を処理する半導体集積回路を備える。受信装置は、アナログ信号に基づき、デジタル信号を生成する。受信装置は、生成されたデジタル信号に基づき、データを再生する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６６９６９５３号公報
【特許文献2】特許第６９４４０４７号公報
【特許文献3】特許第６９７０５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
アナログ信号に基づき好適にデジタル信号を生成する半導体集積回路及び受信装置を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体集積回路は、第１クロック信号に基づいてアナログ信号から第１ビット列を判定する第１コンバータと、上記第１クロック信号から第１位相シフトした第２クロック信号に基づいて上記アナログ信号から第２ビット列を判定する第２コンバータと、上記第１コンバータ及び上記第２コンバータに参照電圧を供給する回路と、を備える。上記回路は、第１キャパシタと、第２キャパシタと、第３キャパシタと、第１スイッチング素子と、第２スイッチング素子と、第１バッファと、第２バッファと、第３バッファと、を含む。上記第１バッファは、上記参照電圧に対応する電圧が供給される入力端と、上記第１キャパシタ、上記第１スイッチング素子の第１端、及び上記第２スイッチング素子の第１端に接続される出力端と、を有する。上記第２バッファは、上記参照電圧に対応する電圧が供給される入力端と、上記第２キャパシタ、上記第１スイッチング素子の第２端、及び上記第１コンバータに接続される出力端と、を有する。上記第３バッファは、上記参照電圧に対応する電圧が供給される入力端と、上記第３キャパシタ、上記第２スイッチング素子の第２端、及び上記第２コンバータに接続される出力端と、を有する。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図。
【図2】実施形態に係る受信装置の受信回路の構成の一例を示すブロック図。
【図3】実施形態に係る受信回路のＡＤコンバータの構成の一例を示すブロック図。
【図4】実施形態に係るＴＩ－ＡＤＣ内の逐次比較型ＡＤコンバータの構成の一例を示すブロック図。
【図5】実施形態に係る受信回路の参照電圧生成回路の構成の一例を示すブロック図。
【図6】実施形態に係る参照電圧生成回路のＶＲＥＦドライバセットの構成の一例を示すブロック図。
【図7】実施形態に係る受信装置におけるクロック信号の一例を示すタイミングチャート。
【図8】実施形態に係る受信装置における判定処理の一例を示すフローチャート。
【図9】実施形態に係る受信装置における判定処理で判定された最上位ビットに基づく電位差変更処理の一例を示す図。
【図10】実施形態に係る受信装置における判定処理で判定された２番目のビットに基づく電位差変更処理の一例を示す図。
【図11】実施形態に係る受信装置における判定処理で判定された３番目のビットに基づく電位差変更処理の一例を示す図。
【図12】実施形態に係る受信装置による判定処理における判定対象となる電位差の遷移の一例を示すタイミングチャート。
【図13】実施形態に係る受信装置における参照電圧の供給処理の一例を示す図。
【図14】実施形態に係る受信装置における参照電圧の供給処理の他の一例を示す図。
【図15】変形例に係る受信回路の参照電圧生成回路の構成の一例を示すブロック図。
【図16】変形例に係る参照電圧生成回路のＶＲＥＦドライバセットの構成の一例を示すブロック図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
１． 構成
実施形態に係る構成について説明する。
実施形態に係る構成について説明する。
【0010】
１．１ 通信システム
まず、実施形態に係る受信装置を含む通信システムの構成について説明する。図１は、実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図である。
まず、実施形態に係る受信装置を含む通信システムの構成について説明する。図１は、実施形態に係る受信装置を含む通信システムの構成の一例を示すブロック図である。
【0011】
通信システム１は、高速シリアル通信により、データを一方の装置又は回路から他方の装置又は回路へ伝送するように構成される。通信システム１は、送信装置２、伝送路３、及び受信装置４を備える。通信システム１は、同じプリント基板上に設けられた複数の装置又は回路により構成されても良いし、互いに異なるプリント基板上に設けられた複数の装置又は回路により構成されても良い。
【0012】
送信装置２は、伝送路３を介して受信装置４に信号ＴＲ及び／ＴＲを送信するように構成される。信号ＴＲ及び／ＴＲは、差動信号である。信号ＴＲ及び／ＴＲは、例えば、複数のパルス信号を含む信号である。信号ＴＲ及び／ＴＲの各パルスには、データが重畳される。信号ＴＲ及び／ＴＲのパルス毎の電圧レベルは、１以上のビットのデータに対応する。当該パルス信号に重畳されたデータが、送信装置２から伝送路３を介して受信装置４に伝達される。
【0013】
伝送路３は、信号ＴＲ及び／ＴＲを受信装置４へ伝送するための物理的又は空間的な伝送媒体である。伝送路３は、例えば、送信装置２と受信装置４との間を接続する配線である。伝送路３は、伝送媒体の物理構造や材質に応じて、様々な伝送特性を有し得る。伝送路３の伝送特性は、例えば、特定の周波数帯域における利得の損失を伴う周波数特性を有する。
【0014】
送信装置２によって送信された信号ＴＲ及び／ＴＲは、伝送路３を通過することによって、伝送路３の伝送特性に応じた損失を受ける。これにより、伝送路３を通過した信号ＴＲ及び／ＴＲには、シンボル間干渉（ＩＳＩ：Inter-Symbol Interference）が発生する。このため、伝送路３を通過した信号ＴＲ及び／ＴＲは、アナログ信号として処理される。以下では、伝送路３を通過して損失を受けた信号ＴＲ及び／ＴＲを、信号ＲＶ及び／ＲＶと呼ぶ。
【0015】
受信装置４は、伝送路３を介して送信装置２から信号ＲＶ及び／ＲＶを受信するように構成される。受信装置４は、信号ＲＶ及び／ＲＶに基づいて、送信装置２によって信号ＴＲ及び／ＴＲに重畳されたデータを復号する。受信装置４は、信号ＴＲ及び／ＴＲに重畳されたデータを正しく復号するための受信回路を有する。受信回路は、半導体集積回路と呼ばれても良い。
【0016】
１．２ 受信回路
図２は、実施形態に係る受信装置の受信回路の構成の一例を示すブロック図である。
図２は、実施形態に係る受信装置の受信回路の構成の一例を示すブロック図である。
【0017】
受信装置４は、受信回路として、例えば、パッドＰ１及びＰ２、ＡＦＥ１０、ＴＩ－ＡＤＣ２０、ＶＲＥＦＧＥＮ３０、ＤＳＰ４０、並びにＣＤＲ５０を含む。
【0018】
パッドＰ１及びＰ２の各々は、伝送路３と接続される端子である。図２の例では、送信装置２から伝送路３を介して、パッドＰ１及びＰ２がそれぞれ信号ＲＶ及び／ＲＶを受信する場合が示される。
【0019】
ＡＦＥ１０は、アナログフロントエンド（Analog Front End）である。ＡＦＥ１０は、例えば、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）及び可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）を含む。ＣＴＬＥは、伝送路３の周波数特性を補償するような周波数特性を備えた増幅回路である。ＶＧＡは、利得（ゲイン）を変更することが可能な増幅回路である。ＡＦＥ１０には、パッドＰ１及びＰ２からそれぞれ信号ＲＶ及び／ＲＶが入力される。ＡＦＥ１０は、ＣＴＬＥ及びＶＧＡを用いて、信号ＲＶ及び／ＲＶに対してアナログ処理を実行する。ＡＦＥ１０は、信号ＲＶ及び／ＲＶに基づき、信号Ｓｉｎ及び／Ｓｉｎを生成する。すなわち、信号Ｓｉｎ及び／Ｓｉｎは、信号ＲＶ及び／ＲＶと同様、アナログ信号である。ＡＦＥ１０は、信号Ｓｉｎ及び／ＳｉｎをＴＩ－ＡＤＣ２０に出力する。
【0020】
ＴＩ－ＡＤＣ２０は、タイム・インタリーブ方式のＡＤコンバータである。すなわち、ＴＩ－ＡＤＣ２０は、アナログ信号をデジタル信号に変換する処理を実行する。ＴＩ－ＡＤＣ２０には、ＡＦＥ１０から信号Ｓｉｎ及び／Ｓｉｎが入力される。ＴＩ－ＡＤＣ２０には、ＶＲＥＦＧＥＮ３０から参照電圧ＶＲｐ及びＶＲｎが入力される。ＴＩ－ＡＤＣ２０には、ＣＤＲ５０から信号ＣＫ１及びＣＫ２が入力される。ＴＩ－ＡＤＣ２０は、参照電圧ＶＲｐ及びＶＲｎ、並びに信号ＣＫ１及びＣＫ２に基づいて、信号Ｓｉｎ及び／Ｓｉｎを信号Ｘ０に変換する。ＴＩ－ＡＤＣ２０は、信号Ｘ０をＤＳＰ４０に出力する。ＴＩ－ＡＤＣ２０の構成については後述する。
【0021】
参照電圧ＶＲｐ及びＶＲｎは、ＴＩ－ＡＤＣ２０において、アナログ信号をデジタル信号に変換する処理で使用される電圧である。ＴＩ－ＡＤＣ２０は、信号Ｓｉｎ及び／Ｓｉｎの電位差と、参照電圧ＶＲｐ及びＶＲｎの電位差（ＶＲｐ－ＶＲｎ）との大小関係に基づいて、信号Ｘ０を生成する。以下では、参照電圧ＶＲｐ及びＶＲｎの電位差（ＶＲｐ－ＶＲｎ）は、参照電圧ＶＲＥＦとも呼ばれる。
【0022】
信号ＣＫ１は、ｎｒ１個のクロック信号を含む。ｎｒ１は、１以上の整数（例えば、８）である。信号ＣＫ１のｎｒ１個のクロック信号は、例えば、少なくとも３６０°／ｎｒ１ずつ位相が異なる。以下では、信号ＣＫ１内のｎｒ１個のクロック信号は、信号ＣＫ１＿０、…、及びＣＫ１＿（ｎｒ１－１）のように区別して示される場合がある。信号ＣＫ１の周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数よりも低い。
【0023】
信号ＣＫ２は、ｎｒ２個のクロック信号を含む。ｎｒ２は、ｎｒ１より大きい整数（例えば、３２）である。信号ＣＫ２のｎｒ２個のクロック信号は、例えば、少なくとも３６０°／ｎｒ２ずつ位相が異なる。以下では、信号ＣＫ２内のｎｒ２個のクロック信号は、信号ＣＫ２＿０、…、及びＣＫ２＿（ｎｒ２－１）のように区別して示される場合がある。信号ＣＫ２の周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数と等しくてもよい。信号ＣＫ２の周波数は、送信装置２によって信号ＴＲ及び／ＴＲに埋め込まれたクロック信号の周波数と異なっていてもよい。
【0024】
ＴＩ－ＡＤＣ２０が出力する信号Ｘ０は、デジタル信号である。信号Ｘ０は、連続する複数のデジタル値を含む。信号Ｘ０に含まれる１個のデジタル値は、信号ＣＫ２の１個のクロック信号に基づいて、信号Ｓｉｎ及び／Ｓｉｎの１個のシンボルからサンプリングされる。１個のデジタル値は、例えば、８ビットデータである。信号Ｘ０に含まれる連続するｎｒ２個のデジタル値の各ビットの値は、信号ＣＫ２のｎｒ２個のクロック信号に基づいて、信号Ｓｉｎ及び／Ｓｉｎの連続するｎｒ２個のシンボルからサンプリングされる。以下では、信号Ｘ０に含まれる連続するｎｒ２個のデジタル値のＴＩ－ＡＤＣ２０による生成周期は、単に「周期」とも呼ぶ。信号Ｘ０に含まれる連続するｎｒ２個のデジタル値は、「１周期分の信号Ｘ０」とも呼ぶ。
【0025】
また、信号Ｘ０に含まれる連続するｎｒ２個のデジタル値は、デジタル値Ｘ０＿０、…、及びＸ０＿（ｎｒ２－１）のように区別して示される場合がある。デジタル値Ｘ０＿ｊに含まれる８ビットデータの列は、ビット列Ｘ０＿ｊ＜７：０＞のように示される場合がある（０≦ｊ≦ｎｒ２－１）。なお、ビット列Ｘ０＿ｊ＜７：０＞は、最上位ビット（ＭＳＢ）Ｘ０＿ｊ＜０＞から最下位ビット（ＬＳＢ）Ｘ０＿ｊ＜７＞までの８個のビットが順に並ぶデータ列を意味する。
【0026】
ＶＲＥＦＧＥＮ３０は、電圧生成回路である。ＶＲＥＦＧＥＮ３０は、参照電圧ＶＲｐ及びＶＲｎを生成するように構成される。ＶＲＥＦＧＥＮ３０の構成の詳細については、後述する。
【0027】
ＤＳＰ４０は、デジタル処理回路（Digital Signal Processor）である。ＤＳＰ４０は、例えば、フィードフォワードイコライザ（ＦＦＥ：Feed Forward Equalizer）、判定帰還型イコライザ（ＤＦＥ：Decision Feedback Equalizer）、及びデータ判定回路を含む。ＤＳＰ４０には、信号Ｘ０が入力される。ＤＳＰ４０は、ＦＦＥ、ＤＦＥ、及びデータ判定回路を用いて、信号Ｘ０に対してデジタル処理を実行する。具体的には、ＤＳＰ４０は、信号Ｘ０に基づき、信号Ｘ及びデータＡを生成する。ＤＳＰ４０は、信号Ｘ及びデータＡを、ＣＤＲ５０に出力する。ＤＳＰ４０は、信号Ｘ及びデータＡを、後続の処理回路（図示せず）に出力する。後続の処理回路では、信号Ｘ及びデータＡが処理される。ＣＤＲ５０に出力される信号Ｘ及びデータＡと、後続の処理回路（図示せず）に出力される信号Ｘ及びデータＡとは、それぞれ同じ信号であってもよいし異なる信号であってもよい。
【0028】
信号Ｘは、信号Ｘ０と同様、デジタル信号である。１周期分の信号Ｘは、ｎｒ２個のデジタル値の集合である。データＡは、信号Ｘに基づいて復号されたデータである。
【0029】
ＣＤＲ５０は、クロックデータリカバリ回路である。ＣＤＲ５０には、周期毎に信号Ｘ及びデータＡが入力される。ＣＤＲ５０には、例えば、送信装置２から、参照クロック信号ＣＫＲＥＦが入力される。参照クロック信号ＣＫＲＥＦは、送信装置２とは独立に、ＣＤＲ５０内又は受信装置４内で生成されてもよい。ＣＤＲ５０は、参照クロック信号ＣＫＲＥＦ、並びに信号Ｘ及びデータＡに基づき、信号ＣＫ１及びＣＫ２の位相の補正量を算出する。ＣＤＲ５０は、算出された位相の補正量に基づき、信号ＣＫ１及びＣＫ２を再生する。ＣＤＲ５０は、再生された信号ＣＫ１及びＣＫ２を周期毎にＴＩ－ＡＤＣ２０に出力する。このように、ＣＤＲ５０は、１周期分の信号Ｘ０から生成される信号Ｘ及びデータＡに基づいて、後続する１周期分の信号Ｘ０のサンプリングタイミングの基準となる信号ＣＫ１及びＣＫ２を再生する。このようなＴＩ－ＡＤＣ２０、ＤＳＰ４０、及びＣＤＲ５０による周期毎の循環処理は、「ＣＤＲループ」とも呼ばれる。
【0030】
以下では、（ｎｒ１，ｎｒ２）の具体的な組み合わせとして、（８，３２）が適用される場合について説明する。
【0031】
１．３ ＡＤコンバータ
次に、実施形態に係る受信回路のＡＤコンバータ（ＴＩ－ＡＤＣ）の内部構成について説明する。図３は、実施形態に係る受信回路のＡＤコンバータの構成の一例を示すブロック図である。
次に、実施形態に係る受信回路のＡＤコンバータ（ＴＩ－ＡＤＣ）の内部構成について説明する。図３は、実施形態に係る受信回路のＡＤコンバータの構成の一例を示すブロック図である。
【0032】
ＴＩ－ＡＤＣ２０は、ＳＦＥ２１ｐ及び２１ｎ、並びに複数のＳＡＲ－ＡＤＣ２２を含む。複数のＳＡＲ－ＡＤＣ２２は、３２個のＳＡＲ－ＡＤＣ２２＿０、…、及び２１＿３１を含む。図３の例では、４個のＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４が、「ＳＡＲ－ＡＤＣ２２＿０＋８ｋ」と示される（０≦ｋ≦３）。同様に、４個のＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５が、「ＳＡＲ－ＡＤＣ２２＿１＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６が、「ＳＡＲ－ＡＤＣ２２＿２＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７が、「ＳＡＲ－ＡＤＣ２２＿３＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８が、「ＳＡＲ－ＡＤＣ２２＿４＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９が、「ＳＡＲ－ＡＤＣ２２＿５＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０が、「ＳＡＲ－ＡＤＣ２２＿６＋８ｋ」と示される。４個のＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１が、「ＳＡＲ－ＡＤＣ２２＿７＋８ｋ」と示される。
【0033】
ＳＦＥ２１ｐ及び２１ｎの各々は、サンプリングフロントエンド（Sampling Front End）である。ＳＦＥ２１ｐには、ＡＦＥ１０から信号Ｓｉｎが入力される。ＳＦＥ２１ｐは、信号Ｓｉｎに基づいて複数の電圧Ｖｉｎｐを生成し、生成した複数の電圧Ｖｉｎｐをそれぞれに対応する複数のＳＡＲ－ＡＤＣ２２に出力する。複数の電圧Ｖｉｎｐは、８個の電圧Ｖｉｎｐ＿０、Ｖｉｎｐ＿１、Ｖｉｎｐ＿２、Ｖｉｎｐ＿３、Ｖｉｎｐ＿４、Ｖｉｎｐ＿５、Ｖｉｎｐ＿６、及びＶｉｎｐ＿７を含む。８個の電圧Ｖｉｎｐ＿０～Ｖｉｎｐ＿７は、等しいことが好ましいが、互いに異なっていてもよい。ＳＦＥ２１ｎには、ＡＦＥ１０から信号／Ｓｉｎが入力される。ＳＦＥ２１ｎは、信号／Ｓｉｎに基づいて複数の電圧Ｖｉｎｎを生成し、生成した複数の電圧Ｖｉｎｎをそれぞれに対応する複数のＳＡＲ－ＡＤＣ２２に出力する。複数の電圧Ｖｉｎｎは、８個の電圧Ｖｉｎｎ＿０、Ｖｉｎｎ＿１、Ｖｉｎｎ＿２、Ｖｉｎｎ＿３、Ｖｉｎｎ＿４、Ｖｉｎｎ＿５、Ｖｉｎｎ＿６、及びＶｉｎｎ＿７を含む。８個の電圧Ｖｉｎｎ＿０～Ｖｉｎｎ＿７は、等しいことが好ましいが、互いに異なっていてもよい。ＳＦＥ２１ｐ及び２１ｎはそれぞれ、同等の構成を有する。以下では、ＳＦＥ２１ｐの構成について主に説明する。
【0034】
ＳＦＥ２１ｐは、複数のバッファ２１１、複数のスイッチング素子２１２、複数のキャパシタ２１３、及び複数のバッファ２１４を含む。複数のバッファ２１１は、４個のバッファ２１１ａ、２１１ｂ、２１１ｃ、及び２１１ｄを含む。複数のスイッチング素子２１２は、８個のスイッチング素子２１２＿０、２１２＿１、２１２＿２、２１２＿３、２１２＿４、２１２＿５、２１２＿６、及び２１２＿７を含む。複数のキャパシタ２１３は、８個のキャパシタ２１３＿０、２１３＿１、２１３＿２、２１３＿３、２１３＿４、２１３＿５、２１３＿６、及び２１３＿７を含む。複数のバッファ２１４は、８個のバッファ２１４＿０、２１４＿１、２１４＿２、２１４＿３、２１４＿４、２１４＿５、２１４＿６、及び２１４＿７を含む。複数のスイッチング素子２１２の各々は、例えば、トランジスタを含んで構成される。
【0035】
ＳＦＥ２１ｐでは、バッファ２１１ａ、２１１ｂ、２１１ｃ、及び２１１ｄの各々の入力端には、信号Ｓｉｎが入力される。ＳＦＥ２１ｎでは、バッファ２１１ａ、２１１ｂ、２１１ｃ、及び２１１ｄの各々の入力端には、信号／Ｓｉｎが入力される。バッファ２１１ａの出力端には、スイッチング素子２１２＿０及び２１２＿４の各々の第１端が接続される。バッファ２１１ｂの出力端には、スイッチング素子２１２＿２及び２１２＿６の各々の第１端が接続される。バッファ２１１ｃの出力端には、スイッチング素子２１２＿１及び２１２＿５の各々の第１端が接続される。バッファ２１１ｄの出力端には、スイッチング素子２１２＿３及び２１２＿７の各々の第１端が接続される。
【0036】
スイッチング素子２１２＿０の第２端には、キャパシタ２１３＿０の第１端及びバッファ２１４＿０の入力端が接続される。キャパシタ２１３＿０の第２端は、接地される。接地されるとは、ＳＦＥ２１ｐが動作する場合の基準電位が印加される配線に接続されることである。信号ＣＫ１＿０が“Ｈ”レベルの場合、スイッチング素子２１２＿０は、オン状態となる。信号ＣＫ１＿０が“Ｌ”レベルの場合、スイッチング素子２１２＿０は、オフ状態となる。
【0037】
スイッチング素子２１２＿１の第２端には、キャパシタ２１３＿１の第１端及びバッファ２１４＿１の入力端が接続される。キャパシタ２１３＿１の第２端は、接地される。信号ＣＫ１＿１が“Ｈ”レベルの場合、スイッチング素子２１２＿１は、オン状態となる。信号ＣＫ１＿１が“Ｌ”レベルの場合、スイッチング素子２１２＿１は、オフ状態となる。
【0038】
スイッチング素子２１２＿２の第２端には、キャパシタ２１３＿２の第１端及びバッファ２１４＿２の入力端が接続される。キャパシタ２１３＿２の第２端は、接地される。信号ＣＫ１＿２が“Ｈ”レベルの場合、スイッチング素子２１２＿２は、オン状態となる。信号ＣＫ１＿２が“Ｌ”レベルの場合、スイッチング素子２１２＿２は、オフ状態となる。
【0039】
スイッチング素子２１２＿３の第２端には、キャパシタ２１３＿３の第１端及びバッファ２１４＿３の入力端が接続される。キャパシタ２１３＿３の第２端は、接地される。信号ＣＫ１＿３が“Ｈ”レベルの場合、スイッチング素子２１２＿３は、オン状態となる。信号ＣＫ１＿３が“Ｌ”レベルの場合、スイッチング素子２１２＿３は、オフ状態となる。
【0040】
スイッチング素子２１２＿４の第２端には、キャパシタ２１３＿４の第１端及びバッファ２１４＿４の入力端が接続される。キャパシタ２１３＿４の第２端は、接地される。信号ＣＫ１＿４が“Ｈ”レベルの場合、スイッチング素子２１２＿４は、オン状態となる。信号ＣＫ１＿４が“Ｌ”レベルの場合、スイッチング素子２１２＿４は、オフ状態となる。
【0041】
スイッチング素子２１２＿５の第２端には、キャパシタ２１３＿５の第１端及びバッファ２１４＿５の入力端が接続される。キャパシタ２１３＿５の第２端は、接地される。信号ＣＫ１＿５が“Ｈ”レベルの場合、スイッチング素子２１２＿５は、オン状態となる。信号ＣＫ１＿５が“Ｌ”レベルの場合、スイッチング素子２１２＿５は、オフ状態となる。
【0042】
スイッチング素子２１２＿６の第２端には、キャパシタ２１３＿６の第１端及びバッファ２１４＿６の入力端が接続される。キャパシタ２１３＿６の第２端は、接地される。信号ＣＫ１＿６が“Ｈ”レベルの場合、スイッチング素子２１２＿６は、オン状態となる。信号ＣＫ１＿６が“Ｌ”レベルの場合、スイッチング素子２１２＿６は、オフ状態となる。
【0043】
スイッチング素子２１２＿７の第２端には、キャパシタ２１３＿７の第１端及びバッファ２１４＿７の入力端が接続される。キャパシタ２１３＿７の第２端は、接地される。信号ＣＫ１＿７が“Ｈ”レベルの場合、スイッチング素子２１２＿７は、オン状態となる。信号ＣＫ１＿７が“Ｌ”レベルの場合、スイッチング素子２１２＿７は、オフ状態となる。
【0044】
以上のような構成により、ＳＦＥ２１ｐでは、信号ＣＫ１＿０～ＣＫ１＿７が“Ｈ”レベルとなるタイミングにおける信号Ｓｉｎに対応する電圧Ｖｉｎｐ＿０～Ｖｉｎｐ＿７がそれぞれ、バッファ２１４＿０～２１４＿７に順次保持される。同様に、ＳＦＥ２１ｎでは、信号ＣＫ１＿０～ＣＫ１＿７が“Ｈ”レベルとなるタイミングにおける信号／Ｓｉｎに対応する電圧Ｖｉｎｎ＿０～Ｖｉｎｎ＿７がそれぞれ、バッファ２１４＿０～２１４＿７に順次保持される。
【0045】
ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿０の出力端は、ＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿１の出力端は、ＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿２の出力端は、ＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿３の出力端は、ＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿４の出力端は、ＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿５の出力端は、ＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿６の出力端は、ＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０に接続される。ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿７の出力端は、ＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１に接続される。
【0046】
ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１の各々は、逐次比較型（Successive Approximation Register）のＡＤコンバータである。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１にはそれぞれ、信号ＣＫ２＿０～ＣＫ２＿３１が入力される。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１の各々には、参照電圧ＶＲｐ及びＶＲｎが異なる配線を介して供給される。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１は、それぞれに対応して入力される信号ＣＫ２＿０～ＣＫ２＿３１、及び参照電圧ＶＲｐ及びＶＲｎに基づいて、信号Ｘ０＿０～Ｘ０＿３１をそれぞれ出力する。ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１はそれぞれ、同等の構成を有する。
【0047】
なお、参照電圧ＶＲｐ及びＶＲｎのレベルは、供給先のＳＡＲ－ＡＤＣ２２＿０～２２＿３１の動作状況に応じて、過渡的に変動し（ripple）得る。上述の通り、ＳＡＲ－ＡＤＣ２２＿０～ＳＡＲ－ＡＤＣ２２＿３１にはそれぞれ、参照電圧ＶＲｐ及びＶＲｎが異なる配線を介して供給されるため、当該過渡的な変動は、ＳＡＲ－ＡＤＣ２２＿０～２２＿３１毎に独立に発生するとみなせる。以下では、互いに独立に発生する変動を考慮する場合、ＳＡＲ－ＡＤＣ２２＿０～２２＿３１に供給される参照電圧ＶＲｐ及びＶＲｎはそれぞれ、参照電圧ＶＲｐ＿０～ＶＲｐ＿３１、及びＶＲｎ＿０～ＶＲ＿３１のように区別して記載する場合がある。
【0048】
１．４ ＳＡＲ－ＡＤＣ
次に、実施形態に係るＴＩ－ＡＤＣ内の逐次比較型ＡＤコンバータ（ＳＡＲ－ＡＤＣ）の内部構成について説明する。図４は、実施形態に係るＴＩ－ＡＤＣ内の逐次比較型ＡＤコンバータの構成の一例を示すブロック図である。図４の例では、３２個のＳＡＲ－ＡＤＣ２２＿０～２２＿３１のうちの任意の１個のＳＡＲ－ＡＤＣ２２＿ｊの構成の一例が示される（０≦ｊ≦ｎｒ２－１＝３１）。
次に、実施形態に係るＴＩ－ＡＤＣ内の逐次比較型ＡＤコンバータ（ＳＡＲ－ＡＤＣ）の内部構成について説明する。図４は、実施形態に係るＴＩ－ＡＤＣ内の逐次比較型ＡＤコンバータの構成の一例を示すブロック図である。図４の例では、３２個のＳＡＲ－ＡＤＣ２２＿０～２２＿３１のうちの任意の１個のＳＡＲ－ＡＤＣ２２＿ｊの構成の一例が示される（０≦ｊ≦ｎｒ２－１＝３１）。
【0049】
ＳＡＲ－ＡＤＣ２２＿ｊは、例えば、８ビットまで判定可能に構成されたＳＡＲ－ＡＤＣである。以下では、一例として、トッププレートサンプリング型の非同期ＳＡＲ－ＡＤＣについて説明する。なお、ＳＡＲ－ＡＤＣ２２＿ｊには、トッププレートサンプリング型の非同期ＳＡＲ－ＡＤＣに限らず、ボトムプレートサンプリング型の非同期ＳＡＲ－ＡＤＣや、同期ＳＡＲ－ＡＤＣを適用してもよい。
【0050】
ＳＡＲ－ＡＤＣ２２＿ｊは、スイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊ、ＣＡＰ－ＣＤＡＣ２２２＿ｊ、比較器２２３＿ｊ、ＮＯＲ２２４＿ｊ、制御回路２２５＿ｊ、並びにＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊを含む。ＣＡＰ－ＣＤＡＣ２２２＿ｊは、複数のキャパシタＣｐ及びＣｎ、並びに複数のスイッチング素子Ｓｐ及びＳｎを含む。スイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊ、並びに複数のスイッチング素子Ｓｐ及びＳｎの各々は、例えば、トランジスタを含んで構成される。
【0051】
複数のキャパシタＣｐは、１４個のキャパシタＣ０ｐｐ、Ｃ０ｐｎ、Ｃ１ｐｐ、Ｃ１ｐｎ、Ｃ２ｐｐ、Ｃ２ｐｎ、Ｃ３ｐｐ、Ｃ３ｐｎ、Ｃ４ｐｐ、Ｃ４ｐｎ、Ｃ５ｐｐ、Ｃ５ｐｎ、Ｃ６ｐ、及びＣ７ｐを含む。複数のキャパシタＣｎは、１４個のキャパシタＣ０ｎｐ、Ｃ０ｎｎ、Ｃ１ｎｐ、Ｃ１ｎｎ、Ｃ２ｎｐ、Ｃ２ｎｎ、Ｃ３ｎｐ、Ｃ３ｎｎ、Ｃ４ｎｐ、Ｃ４ｎｎ、Ｃ５ｎｐ、Ｃ５ｎｎ、Ｃ６ｎ、及びＣ７ｎを含む。キャパシタＣ０ｐｐ、Ｃ０ｐｎ、Ｃ０ｎｐ、及びＣ０ｎｎの容量は、互いに等しい。キャパシタＣ１ｐｐ、Ｃ１ｐｎ、Ｃ１ｎｐ、及びＣ１ｎｎの容量は、互いに等しい。キャパシタＣ２ｐｐ、Ｃ２ｐｎ、Ｃ２ｎｐ、及びＣ２ｎｎの容量は、互いに等しい。キャパシタＣ３ｐｐ、Ｃ３ｐｎ、Ｃ３ｎｐ、及びＣ３ｎｎの容量は、互いに等しい。キャパシタＣ４ｐｐ、Ｃ４ｐｎ、Ｃ４ｎｐ、及びＣ４ｎｎの容量は、互いに等しい。キャパシタＣ５ｐｐ、Ｃ５ｐｎ、Ｃ６ｐ、Ｃ７ｐ、Ｃ５ｎｐ、Ｃ５ｎｎ、Ｃ６ｎ、及びＣ７ｎの容量は、互いに等しい。
【0052】
以下では、キャパシタＣ５ｐｐ、Ｃ５ｐｎ、Ｃ６ｐ、Ｃ７ｐ、Ｃ５ｎｐ、Ｃ５ｎｎ、Ｃ６ｎ、及びＣ７ｎの各々の容量をＣとおく。この場合、キャパシタＣ４ｐｐ、Ｃ４ｐｎ、Ｃ４ｎｐ、及びＣ４ｎｎの各々の容量は、容量Ｃの２倍（２Ｃ）である。キャパシタＣ３ｐｐ、Ｃ３ｐｎ、Ｃ３ｎｐ、及びＣ３ｎｎの各々の容量は、容量Ｃの４倍（４Ｃ）である。キャパシタＣ２ｐｐ、Ｃ２ｐｎ、Ｃ２ｎｐ、及びＣ２ｎｎの各々の容量は、容量Ｃの８倍（８Ｃ）である。キャパシタＣ１ｐｐ、Ｃ１ｐｎ、Ｃ１ｎｐ、及びＣ１ｎｎの各々の容量は、容量Ｃの１６倍（１６Ｃ）である。キャパシタＣ０ｐｐ、Ｃ０ｐｎ、Ｃ０ｎｐ、及びＣ０ｎｎの各々の容量は、容量Ｃの３２倍（３２Ｃ）である。
【0053】
複数のスイッチング素子Ｓｐは、１３個のスイッチング素子Ｓ０ｐｐ、Ｓ０ｐｎ、Ｓ１ｐｐ、Ｓ１ｐｎ、Ｓ２ｐｐ、Ｓ２ｐｎ、Ｓ３ｐｐ、Ｓ３ｐｎ、Ｓ４ｐｐ、Ｓ４ｐｎ、Ｓ５ｐｐ、Ｓ５ｐｎ、及びＳ６ｐを含む。複数のスイッチング素子Ｓｎは、１３個のスイッチング素子Ｓ０ｎｐ、Ｓ０ｎｎ、Ｓ１ｎｐ、Ｓ１ｎｎ、Ｓ２ｎｐ、Ｓ２ｎｎ、Ｓ３ｎｐ、Ｓ３ｎｎ、Ｓ４ｎｐ、Ｓ４ｎｎ、Ｓ５ｎｐ、Ｓ５ｎｎ、及びＳ６ｎを含む。複数のスイッチング素子Ｓｐの各々、及び複数のスイッチング素子Ｓｎの各々は、第１端、第２端、及び第３端を有する。複数のスイッチング素子Ｓｐの各々、及び複数のスイッチング素子Ｓｎの各々は、第１端及び第２端が接続される状態と、第１端及び第３端が接続される状態と、のいずれかの状態となるように構成される。
【0054】
スイッチング素子２２１ｐ＿ｊの第１端には、電圧Ｖｉｎｐが供給される。スイッチング素子２２１ｐ＿ｊの第２端は、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内の複数のキャパシタＣｐの各々の第１端、及び比較器２２３＿ｊの第１入力端に接続される。スイッチング素子２２１ｐ＿ｊの第２端、複数のキャパシタＣｐの各々の第１端、及び比較器２２３＿ｊの第１入力端に接続される配線には、電圧Ｖｃｍｐｐが現れる。
【0055】
スイッチング素子２２１ｎ＿ｊの第１端には、電圧Ｖｉｎｎが供給される。スイッチング素子２２１ｎ＿ｊの第２端は、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内の複数のキャパシタＣｎの各々の第１端、及び比較器２２３＿ｊの第２入力端に接続される。スイッチング素子２２１ｎ＿ｊの第２端、複数のキャパシタＣｎの各々の第１端、及び比較器２２３＿ｊの第２入力端に接続される配線には、電圧Ｖｃｍｐｎが現れる。
【0056】
信号ＣＫ２＿ｊが“Ｈ”レベルの場合、スイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊは、オン状態となる。信号ＣＫ２＿ｊが“Ｌ”レベルの場合、スイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊは、オフ状態となる。
【0057】
以上のような構成により、信号ＣＫ２＿ｊが“Ｈ”レベルとなるタイミングにおける電圧Ｖｉｎｐに対応する電荷が、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内の複数のキャパシタＣｐの各々の第１端に充電される。これにより、電圧Ｖｉｎｐが、電圧Ｖｃｍｐｐの初期値Ｖｃｍｐｐ０として、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内に保持される。同様に、信号ＣＫ２＿ｊが“Ｈ”レベルとなるタイミングにおける電圧Ｖｉｎｎに対応する電荷が、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内の複数のキャパシタＣｎの各々の第１端に充電される。これにより、電圧Ｖｉｎｎが、電圧Ｖｃｍｐｎの初期値Ｖｃｍｐｎ０として、ＣＡＰ－ＣＤＡＣ２２２＿ｊ内に保持される。
【0058】
キャパシタＣ０ｐｐの第２端は、スイッチング素子Ｓ０ｐｐの第１端に接続される。キャパシタＣ０ｐｎの第２端は、スイッチング素子Ｓ０ｐｎの第１端に接続される。キャパシタＣ１ｐｐの第２端は、スイッチング素子Ｓ１ｐｐの第１端に接続される。キャパシタＣ１ｐｎの第２端は、スイッチング素子Ｓ１ｐｎの第１端に接続される。キャパシタＣ２ｐｐの第２端は、スイッチング素子Ｓ２ｐｐの第１端に接続される。キャパシタＣ２ｐｎの第２端は、スイッチング素子Ｓ２ｐｎの第１端に接続される。キャパシタＣ３ｐｐの第２端は、スイッチング素子Ｓ３ｐｐの第１端に接続される。キャパシタＣ３ｐｎの第２端は、スイッチング素子Ｓ３ｐｎの第１端に接続される。キャパシタＣ４ｐｐの第２端は、スイッチング素子Ｓ４ｐｐの第１端に接続される。キャパシタＣ４ｐｎの第２端は、スイッチング素子Ｓ４ｐｎの第１端に接続される。キャパシタＣ５ｐｐの第２端は、スイッチング素子Ｓ５ｐｐの第１端に接続される。キャパシタＣ５ｐｎの第２端は、スイッチング素子Ｓ５ｐｎの第１端に接続される。キャパシタＣ６ｐの第２端は、スイッチング素子Ｓ６ｐの第１端に接続される。キャパシタＣ７ｐの第２端には、参照電圧ＶＲｎ＿ｊが供給される。複数のスイッチング素子Ｓｐの各々の第２端には、参照電圧ＶＲｐ＿ｊが供給される。複数のスイッチング素子Ｓｐの各々の第３端には、参照電圧ＶＲｎ＿ｊが供給される。
【0059】
キャパシタＣ０ｎｐの第２端は、スイッチング素子Ｓ０ｎｐの第１端に接続される。キャパシタＣ０ｎｎの第２端は、スイッチング素子Ｓ０ｎｎの第１端に接続される。キャパシタＣ１ｎｐの第２端は、スイッチング素子Ｓ１ｎｐの第１端に接続される。キャパシタＣ１ｎｎの第２端は、スイッチング素子Ｓ１ｎｎの第１端に接続される。キャパシタＣ２ｎｐの第２端は、スイッチング素子Ｓ２ｎｐの第１端に接続される。キャパシタＣ２ｎｎの第２端は、スイッチング素子Ｓ２ｎｎの第１端に接続される。キャパシタＣ３ｎｐの第２端は、スイッチング素子Ｓ３ｎｐの第１端に接続される。キャパシタＣ３ｎｎの第２端は、スイッチング素子Ｓ３ｎｎの第１端に接続される。キャパシタＣ４ｎｐの第２端は、スイッチング素子Ｓ４ｎｐの第１端に接続される。キャパシタＣ４ｎｎの第２端は、スイッチング素子Ｓ４ｎｎの第１端に接続される。キャパシタＣ５ｎｐの第２端は、スイッチング素子Ｓ５ｎｐの第１端に接続される。キャパシタＣ５ｎｎの第２端は、スイッチング素子Ｓ５ｎｎの第１端に接続される。キャパシタＣ６ｎの第２端は、スイッチング素子Ｓ６ｎの第１端に接続される。キャパシタＣ７ｎの第２端には、参照電圧ＶＲｐ＿ｊが供給される。複数のスイッチング素子Ｓｎの各々の第２端には、参照電圧ＶＲｎ＿ｊが供給される。複数のスイッチング素子Ｓｎの各々の第３端には、参照電圧ＶＲｐ＿ｊが供給される。
【0060】
比較器２２３＿ｊは、電圧Ｖｃｍｐｐが供給される第１入力端と、電圧Ｖｃｍｐｎが供給される第２入力端と、ＮＯＲ２２４＿ｊの第１入力端及び制御回路２２５＿ｊに接続された第１出力端と、ＮＯＲ２２４＿ｊの第２入力端及び制御回路２２５＿ｊに接続された第２出力端と、を含む。比較器２２３＿ｊは、制御回路２２５＿ｊから信号ＣＣＫを受信する。
【0061】
比較器２２３＿ｊは、“Ｌ”レベルの信号ＣＣＫに基づいて、比較器２２３＿ｊの第１出力端及び第２出力端をリセットし、“Ｌ”レベルの信号Ｑｐ及びＱｎを出力する。比較器２２３＿ｊは、“Ｈ”レベルの信号ＣＣＫに基づいて、電圧Ｖｃｍｐｐ及びＶｃｍｐｎの大小関係を比較する比較処理を実行する。
【0062】
比較処理は、以下のように行われる。電圧Ｖｃｍｐｐと電圧Ｖｃｍｐｎとの差（以下、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）と呼ぶ。）が正の場合、比較器２２３＿ｊは、第１出力端から“Ｈ”レベルの信号Ｑｐを出力し、第２出力端から“Ｌ”レベルの信号Ｑｎを出力する。電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）が負の場合、比較器２２３＿ｊは、第１出力端から“Ｌ”レベルの信号Ｑｐを出力し、第２出力端から“Ｈ”レベルの信号Ｑｎを出力する。電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）が０とみなされる場合、比較器２２３＿ｊは、第１出力端から“Ｌ”レベルの信号Ｑｐを出力し、第２出力端から“Ｌ”レベルの信号Ｑｎを出力する。
【0063】
ＮＯＲ２２４＿ｊは、比較器２２３＿ｊによる比較処理が終了することを制御回路２２５＿ｊに通知する。具体的には、第１入力端から入力される信号Ｑｐ及び第２入力端から入力される信号Ｑｎが共に“Ｌ”レベルとなる場合、ＮＯＲ２２４＿ｊは、“Ｈ”レベルの信号ＲＹを制御回路２２５＿ｊに出力する。第１入力端から入力される信号Ｑｐ又は第２入力端から入力される信号Ｑｎが“Ｈ”レベルとなる場合、ＮＯＲ２２４＿ｊは、“Ｌ”レベルの信号ＲＹを制御回路２２５＿ｊに出力する。
【0064】
制御回路２２５＿ｊは、“Ｈ”レベルの信号ＣＫ２＿ｊに基づいて、“Ｌ”レベルの信号ＣＣＫを出力する。制御回路２２５＿ｊは、“Ｌ”レベルの信号ＣＫ２＿ｊに基づいて、ビット列Ｘ０＿ｊ＜７：０＞を最上位ビットから最下位ビットに向けて逐次判定する判定処理を実行する。
【0065】
判定処理は、以下のように行われる。信号ＲＹが“Ｈ”レベルの場合、制御回路２２５＿ｊは、“Ｈ”レベルの信号ＣＣＫを出力して、比較器２２３＿ｊに或るビット（例えば、最上位ビット）の比較処理を実行させる。比較処理の結果、信号Ｑｐ又はＱｎが“Ｈ”レベルとなり、信号ＲＹが“Ｌ”レベルとなる。信号ＲＹが“Ｌ”レベルの場合、制御回路２２５＿ｊは、信号Ｑｐ及びＱｎに基づいて当該或るビットを判定した後、“Ｌ”レベルの信号ＣＣＫを出力して、比較器２２３＿ｊの第１出力端及び第２出力端をリセットさせる。リセットの結果、信号Ｑｐ及びＱｎが“Ｌ”レベルとなり、信号ＲＹが“Ｈ”レベルとなる。信号ＲＹが“Ｈ”レベルの場合、制御回路２２５＿ｊは、“Ｈ”レベルの信号ＣＣＫを出力して、比較器２２３＿ｊに次のビット（例えば、２番目のビット）の比較処理を実行させる。このように、信号ＣＣＫ及びＲＹが互いに反転するようにトグルさせながら、ビット毎の比較及び判定が順次繰り返される。
【0066】
各ビットの具体的な判定処理は、以下のように行われる。信号Ｑｐ及びＱｎがそれぞれ“Ｈ”レベル及び“Ｌ”レベルの場合（電位差Ｖｃｍｐｐ－Ｖｃｍｐｎが正の場合）、制御回路２２５＿ｊは、対応するビットが“１”であると判定する。信号Ｑｐ及びＱｎがそれぞれ“Ｌ”レベル及び“Ｈ”レベルの場合（電位差Ｖｃｍｐｐ－Ｖｃｍｐｎが負の場合）、制御回路２２５＿ｊは、対応するビットが“０”であると判定する。信号Ｑｐ及びＱｎがいずれも“Ｌ”レベルの場合（電位差Ｖｃｍｐｐ－Ｖｃｍｐｎが０の場合）、制御回路２２５＿ｊは、対応するビット以降の全てのビットが“０”であると判定する。
【0067】
制御回路２２５＿ｊは、ビットを判定する毎に、信号ＣＮＴを生成し、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊに出力する。例えば、判定されたビットが“１”の場合、制御回路２２５＿ｊは、“Ｈ”レベルの信号ＣＮＴを生成する。判定されたビットが“０”の場合、制御回路２２５＿ｊは、“Ｌ”レベルの信号ＣＮＴを生成する。
【0068】
ＣＡＰドライバ２２６ｐ＿ｊは、信号ＣＮＴに基づいて、複数のスイッチング素子Ｓｐの状態を切り替える。具体的には、ビットＸ０＿ｊ＜ｚ＞に対応する信号ＣＮＴが“Ｈ”レベルの場合、ＣＡＰドライバ２２６ｐ＿ｊは、複数のスイッチング素子Ｓｐのうち、スイッチング素子Ｓｚｐｐを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える（０≦ｚ≦５）。ビットＸ０＿ｊ＜ｚ＞に対応する信号ＣＮＴが“Ｌ”レベルの場合、ＣＡＰドライバ２２６ｐ＿ｊは、複数のスイッチング素子Ｓｐのうち、スイッチング素子Ｓｚｐｎを、第１端及び第３端が接続される状態から、第１端及び第２端が接続される状態に切り替える。同様に、ビットＸ０＿ｊ＜６＞に対応する信号ＣＮＴが“Ｈ”レベルの場合、ＣＡＰドライバ２２６ｐ＿ｊは、複数のスイッチング素子Ｓｐのうち、スイッチング素子Ｓ６ｐを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える。ビットＸ０＿ｊ＜６＞に対応する信号ＣＮＴが“Ｌ”レベルの場合、ＣＡＰドライバ２２６ｐ＿ｊは、スイッチング素子Ｓ６ｐを、第１端及び第２端が接続される状態に維持する。
【0069】
ＣＡＰドライバ２２６ｎ＿ｊは、信号ＣＮＴに基づいて、複数のスイッチング素子Ｓｎの状態を切り替える。具体的には、ビットＸ０＿ｊ＜ｚ＞に対応する信号ＣＮＴが“Ｈ”レベルの場合、ＣＡＰドライバ２２６ｎ＿ｊは、複数のスイッチング素子Ｓｎのうち、スイッチング素子Ｓｚｎｐを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える（０≦ｚ≦５）。ビットＸ０＿ｊ＜ｚ＞に対応する信号ＣＮＴが“Ｌ”レベルの場合、ＣＡＰドライバ２２６ｎ＿ｊは、複数のスイッチング素子Ｓｎのうち、スイッチング素子Ｓｚｎｎを、第１端及び第３端が接続される状態から、第１端及び第２端が接続される状態に切り替える。同様に、ビットＸ０＿ｊ＜６＞に対応する信号ＣＮＴが“Ｈ”レベルの場合、ＣＡＰドライバ２２６ｎ＿ｊは、複数のスイッチング素子Ｓｎのうち、スイッチング素子Ｓ６ｎを、第１端及び第２端が接続される状態に維持する。ビットＸ０＿ｊ＜６＞に対応する信号ＣＮＴが“Ｌ”レベルの場合、ＣＡＰドライバ２２６ｎ＿ｊは、スイッチング素子Ｓ６ｎを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える。
【0070】
１．５ 参照電圧生成回路
次に、実施形態に係る受信回路内の参照電圧生成回路（ＶＲＥＦＧＥＮ）の内部構成について説明する。図５は、実施形態に係る受信回路の参照電圧生成回路の構成の一例を示すブロック図である。ＶＲＥＦＧＥＮ３０は、Ｐサイド３０ｐ及びＮサイド３０ｎを含む。Ｐサイド３０ｐ及びＮサイド３０ｎはそれぞれ、参照電圧ＶＲｐ及びＶＲｎを生成する回路部分に対応する。
次に、実施形態に係る受信回路内の参照電圧生成回路（ＶＲＥＦＧＥＮ）の内部構成について説明する。図５は、実施形態に係る受信回路の参照電圧生成回路の構成の一例を示すブロック図である。ＶＲＥＦＧＥＮ３０は、Ｐサイド３０ｐ及びＮサイド３０ｎを含む。Ｐサイド３０ｐ及びＮサイド３０ｎはそれぞれ、参照電圧ＶＲｐ及びＶＲｎを生成する回路部分に対応する。
【0071】
Ｐサイド３０ｐは、ＶＲＥＦドライバセット３１ｐ、３２ｐ、３３ｐ、及び３４ｐを含む。ＶＲＥＦドライバセット３１ｐは、ＳＡＲ－ＡＤＣ２２＿０、２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８にそれぞれ参照電圧ＶＲｐ＿０、ＶＲｐ＿４、ＶＲｐ＿８、ＶＲｐ＿１２、ＶＲｐ＿１６、ＶＲｐ＿２０、ＶＲｐ＿２４、及びＶＲｐ＿２８を供給するように構成される。ＶＲＥＦドライバセット３２ｐは、ＳＡＲ－ＡＤＣ２２＿１、２２＿５、２２＿９、２２＿１３、２２＿１７、２２＿２１、２２＿２５、及び２２＿２９にそれぞれ参照電圧ＶＲｐ＿１、ＶＲｐ＿５、ＶＲｐ＿９、ＶＲｐ＿１３、ＶＲｐ＿１７、ＶＲｐ＿２１、ＶＲｐ＿２５、及びＶＲｐ＿２９を供給するように構成される。ＶＲＥＦドライバセット３３ｐは、ＳＡＲ－ＡＤＣ２２＿２、２２＿６、２２＿１０、２２＿１４、２２＿１８、２２＿２２、２２＿２６、及び２２＿３０にそれぞれ参照電圧ＶＲｐ＿２、ＶＲｐ＿６、ＶＲｐ＿１０、ＶＲｐ＿１４、ＶＲｐ＿１８、ＶＲｐ＿２２、ＶＲｐ＿２６、及びＶＲｐ＿３０を供給するように構成される。ＶＲＥＦドライバセット３４ｐは、ＳＡＲ－ＡＤＣ２２＿３、２２＿７、２２＿１１、２２＿１５、２２＿１９、２２＿２３、２２＿２７、及び２２＿３１にそれぞれ参照電圧ＶＲｐ＿３、ＶＲｐ＿７、ＶＲｐ＿１１、ＶＲｐ＿１５、ＶＲｐ＿１９、ＶＲｐ＿２３、ＶＲｐ＿２７、及びＶＲｐ＿３１を供給するように構成される。
【0072】
Ｎサイド３０ｎは、ＶＲＥＦドライバセット３１ｎ、３２ｎ、３３ｎ、及び３４ｎを含む。ＶＲＥＦドライバセット３１ｎは、ＳＡＲ－ＡＤＣ２２＿０、２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８にそれぞれ参照電圧ＶＲｎ＿０、ＶＲｎ＿４、ＶＲｎ＿８、ＶＲｎ＿１２、ＶＲｎ＿１６、ＶＲｎ＿２０、ＶＲｎ＿２４、及びＶＲｎ＿２８を供給するように構成される。ＶＲＥＦドライバセット３２ｎは、ＳＡＲ－ＡＤＣ２２＿１、２２＿５、２２＿９、２２＿１３、２２＿１７、２２＿２１、２２＿２５、及び２２＿２９にそれぞれ参照電圧ＶＲｎ＿１、ＶＲｎ＿５、ＶＲｎ＿９、ＶＲｎ＿１３、ＶＲｎ＿１７、ＶＲｎ＿２１、ＶＲｎ＿２５、及びＶＲｎ＿２９を供給するように構成される。ＶＲＥＦドライバセット３３ｎは、ＳＡＲ－ＡＤＣ２２＿２、２２＿６、２２＿１０、２２＿１４、２２＿１８、２２＿２２、２２＿２６、及び２２＿３０にそれぞれ参照電圧ＶＲｎ＿２、ＶＲｎ＿６、ＶＲｎ＿１０、ＶＲｎ＿１４、ＶＲｎ＿１８、ＶＲｎ＿２２、ＶＲｎ＿２６、及びＶＲｎ＿３０を供給するように構成される。ＶＲＥＦドライバセット３４ｎは、ＳＡＲ－ＡＤＣ２２＿３、２２＿７、２２＿１１、２２＿１５、２２＿１９、２２＿２３、２２＿２７、及び２２＿３１にそれぞれ参照電圧ＶＲｎ＿３、ＶＲｎ＿７、ＶＲｎ＿１１、ＶＲｎ＿１５、ＶＲｎ＿１９、ＶＲｎ＿２３、ＶＲｎ＿２７、及びＶＲｎ＿３１を供給するように構成される。
【0073】
ＶＲＥＦドライバセット３１ｐ、３２ｐ、３３ｐ、及び３４ｐは、参照電圧ＶＲｐの出力先が異なる点を除いて、互いに同等な構成を有する。ＶＲＥＦドライバセット３１ｎ、３２ｎ、３３ｎ、及び３４ｎは、参照電圧ＶＲｐに代えて参照電圧ＶＲｎを出力する点を除いて、それぞれＶＲＥＦドライバセット３１ｐ、３２ｐ、３３ｐ、及び３４ｐと同等の構成を有する。以下では、一例として、ＶＲＥＦドライバセット３１ｐの構成について説明する。
【0074】
図６は、実施形態に係る参照電圧生成回路のＶＲＥＦドライバセットの構成の一例を示すブロック図である。ＶＲＥＦドライバセット３１ｐは、複数のバッファ３１１ｐ、複数のキャパシタ３１２ｐ、複数のスイッチング素子３１３ｐ、バッファ３１４ｐ、及びキャパシタ３１５ｐを含む。複数のバッファ３１１ｐは、８個のバッファ３１１ｐ＿０、３１１ｐ＿４、３１１ｐ＿８、３１１ｐ＿１２、３１１ｐ＿１６、３１１ｐ＿２０、３１１ｐ＿２４、及び３１１ｐ＿２８を含む。複数のキャパシタ３１２ｐは、８個のキャパシタ３１２ｐ＿０、３１２ｐ＿４、３１２ｐ＿８、３１２ｐ＿１２、３１２ｐ＿１６、３１２ｐ＿２０、３１２ｐ＿２４、及び３１２ｐ＿２８を含む。複数のスイッチング素子３１３ｐは、８個のスイッチング素子３１３ｐ＿０、３１３ｐ＿４、３１３ｐ＿８、３１３ｐ＿１２、３１３ｐ＿１６、３１３ｐ＿２０、３１３ｐ＿２４、及び３１３ｐ＿２８を含む。
【0075】
複数のバッファ３１１ｐの各々の入力端及びバッファ３１４ｐの入力端には、参照電圧ＶＲｐＲＥＦが供給される。参照電圧ＶＲｐＲＥＦは、参照電圧ＶＲｐ＿０～ＶＲｐ＿３１の供給元となる基準電圧である。参照電圧ＶＲｐＲＥＦは、参照電圧ＶＲｐ＿０～ＶＲｐ＿３１に対応する。
【0076】
バッファ３１１ｐ＿０の出力端は、キャパシタ３１２ｐ＿０の第１端、スイッチング素子３１３ｐ＿０の第１端、及びＳＡＲ－ＡＤＣ２２＿０に接続される。バッファ３１１ｐ＿４の出力端は、キャパシタ３１２ｐ＿４の第１端、スイッチング素子３１３ｐ＿４の第１端、及びＳＡＲ－ＡＤＣ２２＿４に接続される。バッファ３１１ｐ＿８の出力端は、キャパシタ３１２ｐ＿８の第１端、スイッチング素子３１３ｐ＿８の第１端、及びＳＡＲ－ＡＤＣ２２＿８に接続される。バッファ３１１ｐ＿１２の出力端は、キャパシタ３１２ｐ＿１２の第１端、スイッチング素子３１３ｐ＿１２の第１端、及びＳＡＲ－ＡＤＣ２２＿１２に接続される。バッファ３１１ｐ＿１６の出力端は、キャパシタ３１２ｐ＿１６の第１端、スイッチング素子３１３ｐ＿１６の第１端、及びＳＡＲ－ＡＤＣ２２＿１６に接続される。バッファ３１１ｐ＿２０の出力端は、キャパシタ３１２ｐ＿２０の第１端、スイッチング素子３１３ｐ＿２０の第１端、及びＳＡＲ－ＡＤＣ２２＿２０に接続される。バッファ３１１ｐ＿２４の出力端は、キャパシタ３１２ｐ＿２４の第１端、スイッチング素子３１３ｐ＿２４の第１端、及びＳＡＲ－ＡＤＣ２２＿２４に接続される。バッファ３１１ｐ＿２８の出力端は、キャパシタ３１２ｐ＿２８の第１端、スイッチング素子３１３ｐ＿２８の第１端、及びＳＡＲ－ＡＤＣ２２＿２８に接続される。キャパシタ３１２ｐ＿０、３１２ｐ＿４、３１２ｐ＿８、３１２ｐ＿１２、３１２ｐ＿１６、３１２ｐ＿２０、３１２ｐ＿２４、及び３１２ｐ＿２８の各々の第２端は、接地される。
【0077】
バッファ３１４ｐの出力端は、キャパシタ３１５ｐの第１端、並びにスイッチング素子３１３ｐ＿０、３１３ｐ＿４、３１３ｐ＿８、３１３ｐ＿１２、３１３ｐ＿１６、３１３ｐ＿２０、３１３ｐ＿２４、及び３１３ｐ＿２８の各々の第２端に接続される。キャパシタ３１５ｐの第２端は、接地される。
【0078】
スイッチング素子３１３ｐ＿０、３１３ｐ＿４、３１３ｐ＿８、３１３ｐ＿１２、３１３ｐ＿１６、３１３ｐ＿２０、３１３ｐ＿２４、及び３１３ｐ＿２８はそれぞれ、信号ＣＫ２＿４、ＣＫ２＿８、ＣＫ２＿１２、ＣＫ２＿１６、ＣＫ２＿２０、ＣＫ２＿２４、ＣＫ２＿２８、及びＣＫ２＿０が、“Ｈ”レベルの場合にオン状態となり、“Ｌ”レベルの場合にオフ状態となる。
【0079】
以上のような構成により、ＶＲＥＦドライバセット３１ｐは、ＳＡＲ－ＡＤＣ２２＿０、２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８に対して独立に、それぞれ参照電圧ＶＲｐ＿０、ＶＲｐ＿４、ＶＲｐ＿８、ＶＲｐ＿１２、ＶＲｐ＿１６、ＶＲｐ＿２０、ＶＲｐ＿２４、及びＶＲｐ＿２８を出力することができる。
【0080】
２． 動作
次に、実施形態に係る受信装置の動作について説明する。
次に、実施形態に係る受信装置の動作について説明する。
【0081】
２．１ クロックタイミング
まず、実施形態に係る受信装置におけるクロックタイミングについて説明する。図７は、実施形態に係る受信装置におけるクロック信号の一例を示すタイミングチャートである。
まず、実施形態に係る受信装置におけるクロックタイミングについて説明する。図７は、実施形態に係る受信装置におけるクロック信号の一例を示すタイミングチャートである。
【0082】
信号ＣＫ１は、位相が等間隔にずれる８相のクロック信号である。信号ＣＫ１の各々の“Ｈ”レベルの期間は、Ｔ１で等しい。信号ＣＫ１の各々の“Ｌ”レベルの期間は、Ｈ１で等しい。
【0083】
信号ＣＫ２は、位相が等間隔にずれる３２相のクロック信号である。信号ＣＫ２の各々の“Ｈ”レベルの期間は、Ｔ２で等しい。信号ＣＫ２の各々の“Ｌ”レベルの期間は、Ｈ２で等しい。
【0084】
信号ＣＫ１のｎｒ２／ｎｒ１周期は、例えば、信号ＣＫ２の１周期と等しい。すなわち、ｎｒ１＝８、ｎｒ２＝３２の場合、４（Ｔ１＋Ｈ１）＝Ｔ２＋Ｈ２である。期間Ｈ１は、例えば、期間Ｔ２より長い。
【0085】
以下では、信号ＣＫ１＿０と信号ＣＫ２との関係について説明する。
【0086】
１周期目の信号ＣＫ１が“Ｈ”レベルの間（図７の期間Ｔ１＿０）に、ＳＦＥ２１ｐ及び２１ｎの各々のスイッチング素子２１２＿０がオン状態となる。これにより、信号Ｓｉｎ及び／Ｓｉｎに対応する電荷がそれぞれ、ＳＦＥ２１ｐ及び２１ｎのキャパシタ２１３＿０に充電される。１周期目の信号ＣＫ１が“Ｌ”レベルの間（図７の期間Ｈ１＿０）に、ＳＦＥ２１ｐ及び２１ｎの各々のスイッチング素子２１２＿０がオフ状態となる。当該期間Ｈ１＿０において、バッファ２１４＿０は、キャパシタ２１３＿０に充電された電荷を保持する。
【0087】
そして、期間Ｈ１＿０には、信号ＣＫ２＿０が“Ｈ”レベルとなる期間（図７の期間Ｔ２＿０）が含まれる。期間Ｔ２＿０に、ＳＡＲ－ＡＤＣ２２＿０のスイッチング素子２２１ｐ＿０及び２２１ｎ＿０がオン状態となる。これにより、ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿０に保持された電荷が、ＣＡＰ－ＣＤＡＣ２２２＿０内の複数のキャパシタＣｐ及びＣｎにそれぞれ充電される。その後、信号ＣＫ２＿０が“Ｌ”レベルとなる期間（図７の期間Ｈ２＿０）に、ＳＡＲ－ＡＤＣ２２＿０のスイッチング素子２２１ｐ＿０及び２２１ｎ＿０がオフ状態となる。当該期間Ｈ２＿０において、ＣＡＰ－ＣＤＡＣ２２２＿０は、複数のキャパシタＣｐ及びＣｎに充電された電荷を保持する。保持された電荷は、期間Ｈ２＿０にわたって保存される。そして、当該保持された電荷を用いて、データＸ０＿０に含まれるビット列Ｘ０＿０＜７：０＞を最上位ビットから最下位ビットに向けて逐次判定する。
【0088】
図７では、最上位ビットが判定される期間、２番目のビットが判定される期間、…、及び最下位ビットが判定される期間がそれぞれ期間ＤＭＳＢ、Ｄ２ＮＤ、…、及びＤＬＳＢと示される。図７の例では、信号ＣＫ２＿０の期間ＤＭＳＢは、信号ＣＫ２＿４が“Ｈ”レベルとなる期間（図７の期間Ｔ２＿４）に含まれる。信号ＣＫ２＿０の期間Ｄ２ＮＤは、信号ＣＫ２＿８が“Ｈ”レベルとなる期間（図７の期間Ｔ２＿８）に含まれる。信号ＣＫ２＿４の期間ＤＭＳＢは、信号ＣＫ２＿８が“Ｈ”レベルとなる期間（図７の期間Ｔ２＿８）に含まれる。なお、期間ＤＭＳＢ、Ｄ２ＮＤ、…、及びＤＬＳＢの各々は、信号ＣＫ２のうちの複数個のクロック信号が“Ｈ”レベルとなる期間にまたがっていてもよい。
【0089】
２周期目、３周期目、及び４周期目の動作についても、１周期目と同等である。すなわち、２周期目、３周期目、及び４周期目の信号ＣＫ１が“Ｈ”レベルの間（図７の期間Ｔ１＿８、Ｔ１＿１６、及びＴ１＿２４）に、ＳＦＥ２１ｐ及び２１ｎの各々のスイッチング素子２１２＿０はそれぞれ、オン状態となる。これにより、信号Ｓｉｎ及び／Ｓｉｎに対応する電荷がそれぞれ、ＳＦＥ２１ｐ及び２１ｎのキャパシタ２１３＿０に充電される。２周期目、３周期目、及び４周期目の信号ＣＫ１が“Ｌ”レベルの間（図７の期間Ｈ１＿８、Ｈ１＿１６、及びＨ１＿２４）に、ＳＦＥ２１ｐ及び２１ｎの各々のスイッチング素子２１２＿０がオフ状態となる。スイッチング素子２１２＿０がオフ状態の間、バッファ２１４＿０は、キャパシタ２１３＿０に充電された電圧値を保持する。
【0090】
そして、期間Ｈ１＿８、Ｈ１＿１６、及びＨ１＿２４にはそれぞれ、信号ＣＫ２＿８、ＣＫ２＿１６、及びＣＫ２＿２４が“Ｈ”レベルとなる期間（図７の期間Ｔ２＿８、Ｔ２＿１６、及びＴ２＿２４）が含まれる。期間Ｔ２＿８、Ｔ２＿１６、及びＴ２＿２４にそれぞれ、ＳＡＲ－ＡＤＣ２２＿８のスイッチング素子２２１ｐ＿８及び２２１ｎ＿８、ＳＡＲ－ＡＤＣ２２＿１６のスイッチング素子２２１ｐ＿１６及び２２１ｎ＿１６、及びＳＡＲ－ＡＤＣ２２＿２４のスイッチング素子２２１ｐ＿２４及び２２１ｎ＿２４がオン状態となる。これにより、ＳＦＥ２１ｐ及び２１ｎの各々のバッファ２１４＿０に保持された電荷が、期間Ｔ２＿８にＣＡＰ－ＣＤＡＣ２２２＿８の複数のキャパシタＣｐ及びＣｎに、期間Ｔ２＿１６にＣＡＰ－ＣＤＡＣ２２２＿１６の複数のキャパシタＣｐ及びＣｎに、期間Ｔ２＿２４にＣＡＰ－ＣＤＡＣ２２２＿２４の複数のキャパシタＣｐ及びＣｎに、それぞれ充電される。その後、信号ＣＫ２＿８、ＣＫ２＿１６、及びＣＫ２＿２４がそれぞれ“Ｌ”レベルとなる期間（図７の期間Ｈ２＿８、Ｈ２＿１６、及びＨ２＿２４）に、ＳＡＲ－ＡＤＣ２２＿８のスイッチング素子２２１ｐ＿８及び２２１ｎ＿８、ＳＡＲ－ＡＤＣ２２＿１６のスイッチング素子２２１ｐ＿１６及び２２１ｎ＿１６、並びにＳＡＲ－ＡＤＣ２２＿２４のスイッチング素子２２１ｐ＿２４及び２２１ｎ＿２４がオフ状態となる。当該期間Ｈ２＿８、Ｈ２＿１６、及びＨ２＿２４においてそれぞれ、ＣＡＰ－ＣＤＡＣ２２２＿８、２２２＿１６、及び２２２＿２４は、複数のキャパシタＣｐ及びＣｎに充電された電荷を保持する。保持された電荷は、期間Ｈ２＿８、Ｈ２＿１６、及びＨ２＿２４にわたってそれぞれ保存される。そして、当該期間Ｈ２＿８、Ｈ２＿１６、及びＨ２＿２４においてそれぞれ、保持された電荷を用いて、ビット列Ｘ０＿８＜７：０＞、Ｘ０＿１６＜７：０＞、及びＸ０＿２４＜７：０＞を最上位ビットから最下位ビットに向けて逐次判定する。
【0091】
２．２ 判定処理
次に、実施形態に係る受信装置におけるビット列の判定処理について説明する。図８は、実施形態に係る受信装置におけるビット列の判定処理の一例を示すフローチャートである。
次に、実施形態に係る受信装置におけるビット列の判定処理について説明する。図８は、実施形態に係る受信装置におけるビット列の判定処理の一例を示すフローチャートである。
【0092】
信号ＣＫ２＿ｊが“Ｈ”レベルになると（開始）、ＳＡＲ－ＡＤＣ２２＿ｊのスイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊは、オン状態となる。その後、信号ＣＫ２＿ｊが“Ｌ”レベルとなり、ＳＡＲ－ＡＤＣ２２＿ｊのスイッチング素子２２１ｐ＿ｊ及び２２１ｎ＿ｊは、オフ状態となる。これに伴い、電圧Ｖｉｎｐ及びＶｉｎｎがＣＡＰ－ＣＤＡＣ２２２＿ｊ内に保持される（ＳＴ１）。具体的には、電圧Ｖｉｎｐに対応する電荷が複数のキャパシタＣｐに充電されることにより、電圧Ｖｉｎｐが電圧Ｖｃｍｐｐの初期値Ｖｃｍｐｐ０として保持される。電圧Ｖｉｎｎに対応する電荷が複数のキャパシタＣｎに充電されることにより、電圧Ｖｉｎｎが電圧Ｖｃｍｐｎの初期値Ｖｃｍｐｎ０として保持される。
【0093】
制御回路２２５＿ｊは、変数ｉを１に初期化する（ＳＴ２）。変数ｉは、１以上Ｎ以下の整数である。Ｎは、信号Ｘ０に含まれるデータのビット数（例えば、８）である。
【0094】
比較器２２３＿ｊは、電圧Ｖｃｍｐｐが電圧Ｖｃｍｐｎより高いか否かを判定する（ＳＴ３）。
【0095】
電圧Ｖｃｍｐｐが電圧Ｖｃｍｐｎより高い場合（ＳＴ３；ｙｅｓ）、比較器２２３＿ｊは、“１”の信号Ｑｐ及び“０”の信号Ｑｎを制御回路２２５＿ｊに出力する。制御回路２２５＿ｊは、“１”の信号Ｑｐ及び“０”の信号Ｑｎに基づき、ｉ番目のビットが“１”であると判定する（ＳＴ４）。制御回路２２５＿ｊは、判定結果に基づいて信号ＣＮＴを生成し、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊに出力する。
【0096】
ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊはそれぞれ、信号ＣＮＴに基づいて複数のスイッチング素子Ｓｐ及びＳｎを切り替えることにより、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）をＶＲＥＦ／２ｉだけ減少させる（ＳＴ５）。
【0097】
電圧Ｖｃｍｐｐが電圧Ｖｃｍｐｎより低い場合（ＳＴ３；ｎｏ）、比較器２２３＿ｊは、“０”の信号Ｑｐ及び“１”の信号Ｑｎを制御回路２２５＿ｊに出力する。制御回路２２５＿ｊは、“０”の信号Ｑｐ及び“１”の信号Ｑｎに基づき、ｉ番目のビットが“０”であると判定する（ＳＴ６）。制御回路２２５＿ｊは、判定結果に基づいて信号ＣＮＴを生成し、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊに出力する。
【0098】
ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊはそれぞれ、信号ＣＮＴに基づいて複数のスイッチング素子Ｓｐ及びＳｎを切り替えることにより、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）をＶＲＥＦ／２ｉだけ増加させる（ＳＴ７）。
【0099】
ＳＴ５の処理又はＳＴ７の処理の後、制御回路２２５＿ｊは、変数ｉをインクリメントする（ＳＴ８）。
【0100】
そして、制御回路２２５＿ｊは、変数ｉ－１がビット数Ｎに達したか否かを判定する（ＳＴ９）。
【0101】
変数ｉ－１がビット数Ｎ未満である場合（ＳＴ９；ｎｏ）、比較器２２３＿ｊは、電圧Ｖｃｍｐｐが電圧Ｖｃｍｐｎより高いか否かを判定する（ＳＴ３）。そして、後続するＳＴ４～ＳＴ９の処理を実行する。このように、変数ｉ－１がビット数Ｎに達するまで、ＳＴ３～ＳＴ９の処理が繰り返される。
【0102】
変数ｉ－１がビット数Ｎに達した場合（ＳＴ９；ｙｅｓ）、判定処理は終了となる（終了）。
【0103】
２．３ 電位差変更処理
次に、実施形態に係る受信装置における電位差変更処理について説明する。電位差変更処理は、判定処理によって判定されたビットに基づいて、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）を増加又は減少させる処理である。すなわち、電位差変更処理は、図８におけるＳＴ５の処理及びＳＴ７の処理に対応する。電位差変更処理は、直前の判定処理が実行される期間内に実行される。具体的には、例えば、最上位ビットの判定処理後の電位差変更処理は、期間ＤＭＳＢで実行される。２番目のビットの判定処理後の電位差変更処理は、期間Ｄ２ＮＤで実行される。
次に、実施形態に係る受信装置における電位差変更処理について説明する。電位差変更処理は、判定処理によって判定されたビットに基づいて、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）を増加又は減少させる処理である。すなわち、電位差変更処理は、図８におけるＳＴ５の処理及びＳＴ７の処理に対応する。電位差変更処理は、直前の判定処理が実行される期間内に実行される。具体的には、例えば、最上位ビットの判定処理後の電位差変更処理は、期間ＤＭＳＢで実行される。２番目のビットの判定処理後の電位差変更処理は、期間Ｄ２ＮＤで実行される。
【0104】
２．３．１ 初期化
なお、判定処理の開始に際して、ＣＡＰ－ＣＤＡＣ２２２＿ｊが初期化されているものとする。具体的には、制御回路２２５＿ｊは、ＣＡＰ－ＣＤＡＣ２２２＿ｊのスイッチング素子Ｓ０ｐｐ、Ｓ０ｎｐ、Ｓ１ｐｐ、Ｓ１ｎｐ、Ｓ２ｐｐ、Ｓ２ｎｐ、Ｓ３ｐｐ、Ｓ３ｎｐ、Ｓ４ｐｐ、Ｓ４ｎｐ、Ｓ５ｐｐ、Ｓ５ｎｐ、Ｓ６ｐ、及びＳ６ｎの各々を、第１端及び第２端が接続された状態にする。制御回路２２５＿ｊは、ＣＡＰ－ＣＤＡＣ２２２＿ｊのスイッチング素子Ｓ０ｐｎ、Ｓ０ｎｎ、Ｓ１ｐｎ、Ｓ１ｎｎ、Ｓ２ｐｎ、Ｓ２ｎｎ、Ｓ３ｐｎ、Ｓ３ｎｎ、Ｓ４ｐｎ、Ｓ４ｎｎ、Ｓ５ｐｎ、及びＳ５ｎｎの各々を、第１端及び第３端が接続された状態にする。
なお、判定処理の開始に際して、ＣＡＰ－ＣＤＡＣ２２２＿ｊが初期化されているものとする。具体的には、制御回路２２５＿ｊは、ＣＡＰ－ＣＤＡＣ２２２＿ｊのスイッチング素子Ｓ０ｐｐ、Ｓ０ｎｐ、Ｓ１ｐｐ、Ｓ１ｎｐ、Ｓ２ｐｐ、Ｓ２ｎｐ、Ｓ３ｐｐ、Ｓ３ｎｐ、Ｓ４ｐｐ、Ｓ４ｎｐ、Ｓ５ｐｐ、Ｓ５ｎｐ、Ｓ６ｐ、及びＳ６ｎの各々を、第１端及び第２端が接続された状態にする。制御回路２２５＿ｊは、ＣＡＰ－ＣＤＡＣ２２２＿ｊのスイッチング素子Ｓ０ｐｎ、Ｓ０ｎｎ、Ｓ１ｐｎ、Ｓ１ｎｎ、Ｓ２ｐｎ、Ｓ２ｎｎ、Ｓ３ｐｎ、Ｓ３ｎｎ、Ｓ４ｐｎ、Ｓ４ｎｎ、Ｓ５ｐｎ、及びＳ５ｎｎの各々を、第１端及び第３端が接続された状態にする。
【0105】
これにより、判定処理の開始に際して複数のキャパシタＣｐに保持される電荷Ｘｐ０は、電圧Ｖｃｍｐｐの初期値をＶｃｍｐｐ０とすると、以下の式（０－１）のように表される。
Ｘｐ０＝６４Ｃ（Ｖｃｍｐｐ０－ＶＲｐ）＋６４Ｃ（Ｖｃｍｐｐ０－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ０－６４ＣＶＲｐ－６４ＣＶＲｎ…（０－１）
同様に、判定処理の開始に際して複数のキャパシタＣｎに保持される電荷Ｘｎ０は、電圧Ｖｃｍｐｎの初期値をＶｃｍｐｎ０とすると、以下の式（０－２）のように表される。
Ｘｎ０＝６４Ｃ（Ｖｃｍｐｎ０－ＶＲｐ）＋６４Ｃ（Ｖｃｍｐｎ０－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ０－６４ＣＶＲｐ－６４ＣＶＲｎ…（０－２）
式（０－１）及び（０－２）より、電荷Ｘｐ０及びＸｎ０の差（Ｘｐ０－Ｘｎ０）は、以下の式（０－３）のように表される。当該電荷Ｘｐ０及びＸｎ０の差（Ｘｐ０－Ｘｎ０）は、判定処理にわたって保存される。
Ｘｐ０－Ｘｎ０＝１２８Ｃ（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）…（０－３）
２．３．２ 最上位ビットの判定後の電位差変更処理
図９は、実施形態に係る受信装置における判定処理で判定された最上位ビットに基づく電位差変更処理の一例を示す図である。図９の例では、最上位ビットが“１”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
Ｘｐ０＝６４Ｃ（Ｖｃｍｐｐ０－ＶＲｐ）＋６４Ｃ（Ｖｃｍｐｐ０－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ０－６４ＣＶＲｐ－６４ＣＶＲｎ…（０－１）
同様に、判定処理の開始に際して複数のキャパシタＣｎに保持される電荷Ｘｎ０は、電圧Ｖｃｍｐｎの初期値をＶｃｍｐｎ０とすると、以下の式（０－２）のように表される。
Ｘｎ０＝６４Ｃ（Ｖｃｍｐｎ０－ＶＲｐ）＋６４Ｃ（Ｖｃｍｐｎ０－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ０－６４ＣＶＲｐ－６４ＣＶＲｎ…（０－２）
式（０－１）及び（０－２）より、電荷Ｘｐ０及びＸｎ０の差（Ｘｐ０－Ｘｎ０）は、以下の式（０－３）のように表される。当該電荷Ｘｐ０及びＸｎ０の差（Ｘｐ０－Ｘｎ０）は、判定処理にわたって保存される。
Ｘｐ０－Ｘｎ０＝１２８Ｃ（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）…（０－３）
２．３．２ 最上位ビットの判定後の電位差変更処理
図９は、実施形態に係る受信装置における判定処理で判定された最上位ビットに基づく電位差変更処理の一例を示す図である。図９の例では、最上位ビットが“１”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
【0106】
図９に示すように、最上位ビットが“１”と判定された場合、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊはそれぞれ、スイッチング素子Ｓ０ｐｐ及びＳ０ｎｐを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える。これにより、スイッチング素子Ｓ０ｐｐの切替えが実行された後に複数のキャパシタＣｐに保持される電荷Ｘｐ１は、スイッチング素子Ｓ０ｐｐの切替えが実行された後の電圧ＶｃｍｐｐをＶｃｍｐｐ１とすると、以下の式（１－１）のように表される。
Ｘｐ１＝３２Ｃ（Ｖｃｍｐｐ１－ＶＲｐ）＋９６Ｃ（Ｖｃｍｐｐ１－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ１－３２ＣＶＲｐ－９６ＣＶＲｎ…（１－１）
同様に、スイッチング素子Ｓ０ｎｐの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ１は、スイッチング素子Ｓ０ｎｐの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ１とすると、以下の式（１－２）のように表される。
Ｘｎ１＝９６Ｃ（Ｖｃｍｐｎ１－ＶＲｐ）＋３２Ｃ（Ｖｃｍｐｎ１－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ１－９６ＣＶＲｐ－３２ＣＶＲｎ…（１－２）
式（１－１）及び（１－２）より、電荷Ｘｐ１及びＸｎ１の差（Ｘｐ１－Ｘｎ１）は、以下の式（１－３）のように表される。
Ｘｐ１－Ｘｎ１＝１２８Ｃ（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）＋６４Ｃ（ＶＲｐ－ＶＲｎ）…（１－３）
上述の通り、当該電荷Ｘｐ１及びＸｎ１の差（Ｘｐ１－Ｘｎ１）は、判定処理にわたって保存されるため、差（Ｘｐ０－Ｘｎ０）と等しい。したがって、式（０－３）及び（１－３）より、以下の式（１－４）のように、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）は、電位差（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）よりＶＲＥＦ／２だけ減少する。
Ｖｃｍｐｐ１－Ｖｃｍｐｎ１＝Ｖｃｍｐｐ０－Ｖｃｍｐｎ０－（ＶＲｐ－ＶＲｎ）／２
＝Ｖｃｍｐｐ０－Ｖｃｍｐｎ０－ＶＲＥＦ／２…（１－４）
２．３．３ ２番目のビットの判定後の電位差変更処理
図１０は、実施形態に係る受信装置における判定処理で判定された２番目のビットに基づく電位差変更処理の一例を示す図である。図１０の例では、最上位ビットが“１”と判定された後、２番目のビットが“１”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
Ｘｐ１＝３２Ｃ（Ｖｃｍｐｐ１－ＶＲｐ）＋９６Ｃ（Ｖｃｍｐｐ１－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ１－３２ＣＶＲｐ－９６ＣＶＲｎ…（１－１）
同様に、スイッチング素子Ｓ０ｎｐの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ１は、スイッチング素子Ｓ０ｎｐの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ１とすると、以下の式（１－２）のように表される。
Ｘｎ１＝９６Ｃ（Ｖｃｍｐｎ１－ＶＲｐ）＋３２Ｃ（Ｖｃｍｐｎ１－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ１－９６ＣＶＲｐ－３２ＣＶＲｎ…（１－２）
式（１－１）及び（１－２）より、電荷Ｘｐ１及びＸｎ１の差（Ｘｐ１－Ｘｎ１）は、以下の式（１－３）のように表される。
Ｘｐ１－Ｘｎ１＝１２８Ｃ（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）＋６４Ｃ（ＶＲｐ－ＶＲｎ）…（１－３）
上述の通り、当該電荷Ｘｐ１及びＸｎ１の差（Ｘｐ１－Ｘｎ１）は、判定処理にわたって保存されるため、差（Ｘｐ０－Ｘｎ０）と等しい。したがって、式（０－３）及び（１－３）より、以下の式（１－４）のように、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）は、電位差（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）よりＶＲＥＦ／２だけ減少する。
Ｖｃｍｐｐ１－Ｖｃｍｐｎ１＝Ｖｃｍｐｐ０－Ｖｃｍｐｎ０－（ＶＲｐ－ＶＲｎ）／２
＝Ｖｃｍｐｐ０－Ｖｃｍｐｎ０－ＶＲＥＦ／２…（１－４）
２．３．３ ２番目のビットの判定後の電位差変更処理
図１０は、実施形態に係る受信装置における判定処理で判定された２番目のビットに基づく電位差変更処理の一例を示す図である。図１０の例では、最上位ビットが“１”と判定された後、２番目のビットが“１”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
【0107】
図１０に示すように、２番目のビットが“１”と判定された場合、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊはそれぞれ、スイッチング素子Ｓ１ｐｐ及びＳ１ｎｐを、第１端及び第２端が接続される状態から、第１端及び第３端が接続される状態に切り替える。これにより、スイッチング素子Ｓ１ｐｐの切替えが実行された後に複数のキャパシタＣｐに保持される電荷Ｘｐ２は、スイッチング素子Ｓ１ｐｐの切替えが実行された後の電圧ＶｃｍｐｐをＶｃｍｐｐ２とすると、以下の式（２－１）のように表される。
Ｘｐ２＝１６Ｃ（Ｖｃｍｐｐ２－ＶＲｐ）＋１１２Ｃ（Ｖｃｍｐｐ２－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ２－１６ＣＶＲｐ－１１２ＣＶＲｎ…（２－１）
同様に、スイッチング素子Ｓ１ｎｐの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ２は、スイッチング素子Ｓ１ｎｐの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ２とすると、以下の式（２－２）のように表される。
Ｘｎ２＝１１２Ｃ（Ｖｃｍｐｎ２－ＶＲｐ）＋１６Ｃ（Ｖｃｍｐｎ２－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ２－１１２ＣＶＲｐ－１６ＣＶＲｎ…（２－２）
式（２－１）及び（２－２）より、電荷Ｘｐ２及びＸｎ２の差（Ｘｐ２－Ｘｎ２）は、以下の式（２－３）のように表される。
Ｘｐ２－Ｘｎ２＝１２８Ｃ（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）＋９６Ｃ（ＶＲｐ－ＶＲｎ）…（２－３）
上述の通り、当該電荷Ｘｐ２及びＸｎ２の差（Ｘｐ２－Ｘｎ２）は、判定処理にわたって保存されるため、差（Ｘｐ１－Ｘｎ１）と等しい。したがって、式（１－３）及び（２－３）より、以下の式（２－４）のように、電位差（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）は、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）よりＶＲＥＦ／４だけ減少する。
Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＝Ｖｃｍｐｐ１－Ｖｃｍｐｎ１－（ＶＲｐ－ＶＲｎ）／４
＝Ｖｃｍｐｐ１－Ｖｃｍｐｎ１－ＶＲＥＦ／４…（２－４）
２．３．４ ３番目のビットの判定後の電位差変更処理
図１１は、実施形態に係る受信装置における判定処理で判定された３番目のビットに基づく電位差変更処理の一例を示す図である。図１１の例では、最上位ビット及び２番目のビットが“１”と判定された後、３番目のビットが“０”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
Ｘｐ２＝１６Ｃ（Ｖｃｍｐｐ２－ＶＲｐ）＋１１２Ｃ（Ｖｃｍｐｐ２－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ２－１６ＣＶＲｐ－１１２ＣＶＲｎ…（２－１）
同様に、スイッチング素子Ｓ１ｎｐの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ２は、スイッチング素子Ｓ１ｎｐの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ２とすると、以下の式（２－２）のように表される。
Ｘｎ２＝１１２Ｃ（Ｖｃｍｐｎ２－ＶＲｐ）＋１６Ｃ（Ｖｃｍｐｎ２－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ２－１１２ＣＶＲｐ－１６ＣＶＲｎ…（２－２）
式（２－１）及び（２－２）より、電荷Ｘｐ２及びＸｎ２の差（Ｘｐ２－Ｘｎ２）は、以下の式（２－３）のように表される。
Ｘｐ２－Ｘｎ２＝１２８Ｃ（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）＋９６Ｃ（ＶＲｐ－ＶＲｎ）…（２－３）
上述の通り、当該電荷Ｘｐ２及びＸｎ２の差（Ｘｐ２－Ｘｎ２）は、判定処理にわたって保存されるため、差（Ｘｐ１－Ｘｎ１）と等しい。したがって、式（１－３）及び（２－３）より、以下の式（２－４）のように、電位差（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）は、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）よりＶＲＥＦ／４だけ減少する。
Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＝Ｖｃｍｐｐ１－Ｖｃｍｐｎ１－（ＶＲｐ－ＶＲｎ）／４
＝Ｖｃｍｐｐ１－Ｖｃｍｐｎ１－ＶＲＥＦ／４…（２－４）
２．３．４ ３番目のビットの判定後の電位差変更処理
図１１は、実施形態に係る受信装置における判定処理で判定された３番目のビットに基づく電位差変更処理の一例を示す図である。図１１の例では、最上位ビット及び２番目のビットが“１”と判定された後、３番目のビットが“０”と判定された場合の複数のスイッチング素子Ｓｐ及びＳｎの切替えが示される。
【0108】
図１１に示すように、３番目のビットが“０”と判定された場合、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊはそれぞれ、スイッチング素子Ｓ２ｐｎ及びＳ２ｎｎを、第１端及び第３端が接続される状態から、第１端及び第２端が接続される状態に切り替える。これにより、スイッチング素子Ｓ２ｐｎの切替えが実行された後に複数のキャパシタＣｐに保持される電荷Ｘｐ３は、スイッチング素子Ｓ２ｐｎの切替えが実行された後の電圧ＶｃｍｐｐをＶｃｍｐｐ３とすると、以下の式（３－１）のように表される。
Ｘｐ３＝２４Ｃ（Ｖｃｍｐｐ３－ＶＲｐ）＋１０４Ｃ（Ｖｃｍｐｐ３－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ３－２４ＣＶＲｐ－１０４ＣＶＲｎ…（３－１）
同様に、スイッチング素子Ｓ２ｎｎの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ３は、スイッチング素子Ｓ２ｎｎの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ３とすると、以下の式（３－２）のように表される。
Ｘｎ３＝１０４Ｃ（Ｖｃｍｐｎ３－ＶＲｐ）＋２４Ｃ（Ｖｃｍｐｎ３－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ３－１０４ＣＶＲｐ－２４ＣＶＲｎ…（３－２）
式（３－１）及び（３－２）より、電荷Ｘｐ３及びＸｎ３の差（Ｘｐ３－Ｘｎ３）は、以下の式（３－３）のように表される。
Ｘｐ３－Ｘｎ３＝１２８Ｃ（Ｖｃｍｐｐ３－Ｖｃｍｐｎ３）＋８０Ｃ（ＶＲｐ－ＶＲｎ）…（３－３）
上述の通り、当該電荷Ｘｐ３及びＸｎ３の差（Ｘｐ３－Ｘｎ３）は、判定処理にわたって保存されるため、差（Ｘｐ２－Ｘｎ２）と等しい。したがって、式（２－３）及び（３－３）より、以下の式（３－４）のように、電位差（Ｖｃｍｐｐ３－Ｖｃｍｐｎ３）は、電位差（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）よりＶＲＥＦ／８だけ増加する。
Ｖｃｍｐｐ３－Ｖｃｍｐｎ３＝Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＋（ＶＲｐ－ＶＲｎ）／８
＝Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＋ＶＲＥＦ／８…（３－４）
２．３．５ 電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）の変化
図１２は、実施形態に係る受信装置による判定処理における判定対象となる電位差の遷移の一例を示すタイミングチャートである。図１２では、横軸に時間をとり、縦軸に電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）をとることにより、判定処理における電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）の遷移の一例が示される。図１２において、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）がＶＲＥＦ／２減少している期間、ＶＲＥＦ／４減少している期間、及びＶＲＥＦ／８増加している期間がそれぞれ、図９、図１０、及び図１１に対応する。
Ｘｐ３＝２４Ｃ（Ｖｃｍｐｐ３－ＶＲｐ）＋１０４Ｃ（Ｖｃｍｐｐ３－ＶＲｎ）
＝１２８ＣＶｃｍｐｐ３－２４ＣＶＲｐ－１０４ＣＶＲｎ…（３－１）
同様に、スイッチング素子Ｓ２ｎｎの切替えが実行された後に複数のキャパシタＣｎに保持される電荷Ｘｎ３は、スイッチング素子Ｓ２ｎｎの切替えが実行された後の電圧ＶｃｍｐｎをＶｃｍｐｎ３とすると、以下の式（３－２）のように表される。
Ｘｎ３＝１０４Ｃ（Ｖｃｍｐｎ３－ＶＲｐ）＋２４Ｃ（Ｖｃｍｐｎ３－ＶＲｎ）
＝１２８ＣＶｃｍｐｎ３－１０４ＣＶＲｐ－２４ＣＶＲｎ…（３－２）
式（３－１）及び（３－２）より、電荷Ｘｐ３及びＸｎ３の差（Ｘｐ３－Ｘｎ３）は、以下の式（３－３）のように表される。
Ｘｐ３－Ｘｎ３＝１２８Ｃ（Ｖｃｍｐｐ３－Ｖｃｍｐｎ３）＋８０Ｃ（ＶＲｐ－ＶＲｎ）…（３－３）
上述の通り、当該電荷Ｘｐ３及びＸｎ３の差（Ｘｐ３－Ｘｎ３）は、判定処理にわたって保存されるため、差（Ｘｐ２－Ｘｎ２）と等しい。したがって、式（２－３）及び（３－３）より、以下の式（３－４）のように、電位差（Ｖｃｍｐｐ３－Ｖｃｍｐｎ３）は、電位差（Ｖｃｍｐｐ２－Ｖｃｍｐｎ２）よりＶＲＥＦ／８だけ増加する。
Ｖｃｍｐｐ３－Ｖｃｍｐｎ３＝Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＋（ＶＲｐ－ＶＲｎ）／８
＝Ｖｃｍｐｐ２－Ｖｃｍｐｎ２＋ＶＲＥＦ／８…（３－４）
２．３．５ 電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）の変化
図１２は、実施形態に係る受信装置による判定処理における判定対象となる電位差の遷移の一例を示すタイミングチャートである。図１２では、横軸に時間をとり、縦軸に電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）をとることにより、判定処理における電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）の遷移の一例が示される。図１２において、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）がＶＲＥＦ／２減少している期間、ＶＲＥＦ／４減少している期間、及びＶＲＥＦ／８増加している期間がそれぞれ、図９、図１０、及び図１１に対応する。
【0109】
上述のように、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊは、ｉ番目のビットが“１”と判定される毎に、電位差（Ｖｃｍｐｐ（ｉ＋１）－Ｖｃｍｐｎ（ｉ＋１））を、電位差（Ｖｃｍｐｐ（ｉ）－Ｖｃｍｐｎ（ｉ））に対してＶＲＥＦ／２ｉだけ減少させるように、複数のスイッチング素子Ｓｐ及びＳｎを切り替える。また、ＣＡＰドライバ２２６ｐ＿ｊ及び２２６ｎ＿ｊは、ｉ番目のビットが“０”と判定される毎に、電位差（Ｖｃｍｐｐ（ｉ＋１）－Ｖｃｍｐｎ（ｉ＋１））を、電位差（Ｖｃｍｐｐ（ｉ）－Ｖｃｍｐｎ（ｉ））に対してＶＲＥＦ／２ｉだけ増加させるように、複数のスイッチング素子Ｓｐ及びＳｎを切り替える。これにより、図１２に示すように、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）は、（Ｖｉｎｐ－Ｖｉｎｎ）から０に近づいていく。そして、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）が０とみなせる程度に小さくなると、判定処理は終了となる。
【0110】
２．４ 参照電圧の供給処理
次に、実施形態に係る受信装置における参照電圧の供給処理について説明する。図１３及び図１４は、実施形態に係る受信装置における参照電圧の供給処理の一例を示す図である。図１３の例では、信号ＣＫ２＿０の期間ＤＭＳＢにおけるＶＲＥＦドライバセット３１ｐが示される。図１４の例では、信号ＣＫ２＿４の期間ＤＭＳＢ（つまり、信号ＣＫ２＿０の期間Ｄ２ＮＤ）におけるＶＲＥＦドライバセット３１ｐが示される。
次に、実施形態に係る受信装置における参照電圧の供給処理について説明する。図１３及び図１４は、実施形態に係る受信装置における参照電圧の供給処理の一例を示す図である。図１３の例では、信号ＣＫ２＿０の期間ＤＭＳＢにおけるＶＲＥＦドライバセット３１ｐが示される。図１４の例では、信号ＣＫ２＿４の期間ＤＭＳＢ（つまり、信号ＣＫ２＿０の期間Ｄ２ＮＤ）におけるＶＲＥＦドライバセット３１ｐが示される。
【0111】
図１３に示すように、信号ＣＫ２＿０の期間ＤＭＳＢでは、信号ＣＫ２＿４は、“Ｈ”レベルとなる。これにより、スイッチング素子３１３ｐ＿０がオン状態となる。このため、最上位ビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿０は、バッファ３１１ｐ＿０及び３１４ｐの合成バッファ、並びにキャパシタ３１２ｐ＿０及び３１５ｐの合成キャパシタによって供給される参照電圧ＶＲｐ＿０で駆動される。
【0112】
一方、信号ＣＫ２＿０の期間ＤＭＳＢでは、信号ＣＫ２＿８、ＣＫ２＿１２、ＣＫ２＿１６、ＣＫ２＿２０、ＣＫ２＿２４、ＣＫ２＿２８、及びＣＫ２＿０は、“Ｌ”レベルとなる。これにより、スイッチング素子３１３ｐ＿８、３１３ｐ＿１２、３１３ｐ＿１６、３１３ｐ＿２０、３１３ｐ＿２４、３１３ｐ＿２８、及び３１３ｐ＿０がオフ状態となる。このため、最上位ビット以外のビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８はそれぞれ、バッファ３１４ｐ及びキャパシタ３１５ｐを介さずに供給される参照電圧ＶＲｐ＿４、ＶＲｐ＿８、ＶＲｐ＿１２、ＶＲｐ＿１６、ＶＲｐ＿２０、ＶＲｐ＿２４、及びＶＲｐ＿２８で駆動される。
【0113】
図１４に示すように、信号ＣＫ２＿４の期間ＤＭＳＢでは、信号ＣＫ２＿８は、“Ｈ”レベルとなる。これにより、スイッチング素子３１３ｐ＿４がオン状態となる。このため、最上位ビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿４は、バッファ３１１ｐ＿４及び３１４ｐの合成バッファ、並びにキャパシタ３１２ｐ＿４及び３１５ｐの合成キャパシタによって供給される参照電圧ＶＲｐ＿４で駆動される。
【0114】
一方、信号ＣＫ２＿４の期間ＤＭＳＢでは、信号ＣＫ２＿１２、ＣＫ２＿１６、ＣＫ２＿２０、ＣＫ２＿２４、ＣＫ２＿２８、ＣＫ２＿０、及びＣＫ２＿４は、“Ｌ”レベルとなる。これにより、スイッチング素子３１３ｐ＿１２、３１３ｐ＿１６、３１３ｐ＿２０、３１３ｐ＿２４、３１３ｐ＿２８、３１３ｐ＿０、及び３１３ｐ＿４がオフ状態となる。このため、最上位ビット以外のビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、２２＿２８、及び２２＿０はそれぞれ、バッファ３１４ｐ及びキャパシタ３１５ｐを介さずに供給される参照電圧ＶＲｐ＿８、ＶＲｐ＿１２、ＶＲｐ＿１６、ＶＲｐ＿２０、ＶＲｐ＿２４、ＶＲｐ＿２８、及びＶＲｐ＿０で駆動される。
【0115】
３． 実施形態に係る効果
高速通信においてタイム・インタリーブ方式の逐次比較型のＡＤコンバータを使用する場合、ビット列Ｘ０＜７：０＞内の各ビットを判定する期間は非常に短くなる。このため、電位差変更処理から次の判定処理までの間に、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）を速やかに所望の値に収束させることが求められる。しかしながら、特に最上位ビットの判定処理後の電位差変更処理では、電位差（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）から電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）への変化量はＶＲＥＦ／２と大きい。このため、電位差変更処理後に意図しないリップルが生じ、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）を限られた期間内に速やかに収束させることが困難となる場合がある。判定処理の際に電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）が所望の値に収束していない場合、誤判定の可能性が高まるため、好ましくない。リップルを抑制するためには、参照電圧ＶＲｐ及びＶＲｎを供給する際に用いられるバッファの抵抗値を低くし、キャパシタの容量を高くすることが有効である。しかしながら、ＶＲＥＦＧＥＮ３０内の全てのバッファ及びキャパシタについて上述のような対策を施すと、回路面積が増大するため、好ましくない。
高速通信においてタイム・インタリーブ方式の逐次比較型のＡＤコンバータを使用する場合、ビット列Ｘ０＜７：０＞内の各ビットを判定する期間は非常に短くなる。このため、電位差変更処理から次の判定処理までの間に、電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）を速やかに所望の値に収束させることが求められる。しかしながら、特に最上位ビットの判定処理後の電位差変更処理では、電位差（Ｖｃｍｐｐ０－Ｖｃｍｐｎ０）から電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）への変化量はＶＲＥＦ／２と大きい。このため、電位差変更処理後に意図しないリップルが生じ、電位差（Ｖｃｍｐｐ１－Ｖｃｍｐｎ１）を限られた期間内に速やかに収束させることが困難となる場合がある。判定処理の際に電位差（Ｖｃｍｐｐ－Ｖｃｍｐｎ）が所望の値に収束していない場合、誤判定の可能性が高まるため、好ましくない。リップルを抑制するためには、参照電圧ＶＲｐ及びＶＲｎを供給する際に用いられるバッファの抵抗値を低くし、キャパシタの容量を高くすることが有効である。しかしながら、ＶＲＥＦＧＥＮ３０内の全てのバッファ及びキャパシタについて上述のような対策を施すと、回路面積が増大するため、好ましくない。
【0116】
実施形態によれば、ＳＡＲ－ＡＤＣ２２＿０、２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８にはそれぞれ、信号ＣＫ２＿０、ＣＫ２＿４、ＣＫ２＿８、ＣＫ２＿１２、ＣＫ２＿１６、ＣＫ２＿２０、ＣＫ２＿２４、及びＣＫ２＿２８の期間ＤＭＳＢ以外の期間において、バッファ３１４ｐ及びキャパシタ３１５ｐから切り離されたバッファ及びキャパシタによって参照電圧ＶＲｐが供給される。また、ＳＡＲ－ＡＤＣ２２＿０、２２＿４、２２＿８、２２＿１２、２２＿１６、２２＿２０、２２＿２４、及び２２＿２８にはそれぞれ、信号ＣＫ２＿０、ＣＫ２＿４、ＣＫ２＿８、ＣＫ２＿１２、ＣＫ２＿１６、ＣＫ２＿２０、ＣＫ２＿２４、及びＣＫ２＿２８の期間ＤＭＳＢにおいて、バッファ３１４ｐ及びキャパシタ３１５ｐと接続された状態で参照電圧ＶＲｐが供給される。参照電圧ＶＲｎについても参照電圧ＶＲｐと同様である。これにより、最上位ビットの判定処理後の電位差変更処理が実行される場合、最上位ビット以外のビットの判定処理後の電位差変更処理が実行される場合よりも、バッファの駆動能力及びキャパシタの容量を高めることができる。このため、最上位ビットの判定処理後の電位差変更処理で生じるリップルを抑制する効果を向上させることができる。したがって、誤判定の可能性を低減することができる。また、バッファ３１４ｐ及びキャパシタ３１５ｐを８個のＳＡＲ－ＡＤＣで共用することにより、ＶＲＥＦＧＥＮ３０の回路面積の増大を抑制できる。
【0117】
４． 変形例等
なお、実施形態は、上述の例に限らず、種々の変形を適用可能である。
なお、実施形態は、上述の例に限らず、種々の変形を適用可能である。
【0118】
上述した実施形態では、最上位ビットの判定処理の際に、追加のバッファ及びキャパシタを用いてＳＡＲ－ＡＤＣが駆動される場合について説明したが、これに限られない。例えば、ＳＡＲ－ＡＤＣは、最上位ビット以外のビットの判定処理の際に、追加のバッファ及びキャパシタを用いて駆動されてもよい。
【0119】
【0120】
ＶＲＥＦＧＥＮ３０’は、Ｐサイド３０ｐ’及びＮサイド３０ｎ’を含む。Ｐサイド３０ｐ’及びＮサイド３０ｎ’はそれぞれ、参照電圧ＶＲｐ及びＶＲｎを生成する回路部分に対応する。
【0121】
Ｐサイド３０ｐ’は、ＶＲＥＦドライバセット３１ｐ’、３２ｐ’、３３ｐ’、３４ｐ’、３５ｐ’、３６ｐ’、３７ｐ’、及び３８ｐ’を含む。ＶＲＥＦドライバセット３１ｐ’は、ＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４にそれぞれ参照電圧ＶＲｐ＿０、ＶＲｐ＿８、ＶＲｐ＿１６、及びＶＲｐ＿２４を供給するように構成される。ＶＲＥＦドライバセット３２ｐ’は、ＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５にそれぞれ参照電圧ＶＲｐ＿１、ＶＲｐ＿９、ＶＲｐ＿１７、及びＶＲｐ＿２５を供給するように構成される。ＶＲＥＦドライバセット３３ｐ’は、ＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６にそれぞれ参照電圧ＶＲｐ＿２、ＶＲｐ＿１０、ＶＲｐ＿１８、及びＶＲｐ＿２６を供給するように構成される。ＶＲＥＦドライバセット３４ｐ’は、ＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７にそれぞれ参照電圧ＶＲｐ＿３、ＶＲｐ＿１１、ＶＲｐ＿１９、及びＶＲｐ＿２７を供給するように構成される。ＶＲＥＦドライバセット３５ｐ’は、ＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８にそれぞれ参照電圧ＶＲｐ＿４、ＶＲｐ＿１２、ＶＲｐ＿２０、及びＶＲｐ＿２８を供給するように構成される。ＶＲＥＦドライバセット３６ｐ’は、ＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９にそれぞれ参照電圧ＶＲｐ＿５、ＶＲｐ＿１３、ＶＲｐ＿２１、及びＶＲｐ＿２９を供給するように構成される。ＶＲＥＦドライバセット３７ｐ’は、ＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０にそれぞれ参照電圧ＶＲｐ＿６、ＶＲｐ＿１４、ＶＲｐ＿２２、及びＶＲｐ＿３０を供給するように構成される。ＶＲＥＦドライバセット３８ｐ’は、ＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１にそれぞれ参照電圧ＶＲｐ＿７、ＶＲｐ＿１５、ＶＲｐ＿２３、及びＶＲｐ＿３１を供給するように構成される。
【0122】
Ｎサイド３０ｎ’は、ＶＲＥＦドライバセット３１ｎ’、３２ｎ’、３３ｎ’、３４ｎ’、３５ｎ’、３６ｎ’、３７ｎ’、及び３８ｎ’を含む。ＶＲＥＦドライバセット３１ｎ’は、ＳＡＲ－ＡＤＣ２２＿０、２２＿８、２２＿１６、及び２２＿２４にそれぞれ参照電圧ＶＲｎ＿０、ＶＲｎ＿８、ＶＲｎ＿１６、及びＶＲｎ＿２４を供給するように構成される。ＶＲＥＦドライバセット３２ｎ’は、ＳＡＲ－ＡＤＣ２２＿１、２２＿９、２２＿１７、及び２２＿２５にそれぞれ参照電圧ＶＲｎ＿１、ＶＲｎ＿９、ＶＲｎ＿１７、及びＶＲｎ＿２５を供給するように構成される。ＶＲＥＦドライバセット３３ｎ’は、ＳＡＲ－ＡＤＣ２２＿２、２２＿１０、２２＿１８、及び２２＿２６にそれぞれ参照電圧ＶＲｎ＿２、ＶＲｎ＿１０、ＶＲｎ＿１８、及びＶＲｎ＿２６を供給するように構成される。ＶＲＥＦドライバセット３４ｎ’は、ＳＡＲ－ＡＤＣ２２＿３、２２＿１１、２２＿１９、及び２２＿２７にそれぞれ参照電圧ＶＲｎ＿３、ＶＲｎ＿１１、ＶＲｎ＿１９、及びＶＲｎ＿２７を供給するように構成される。ＶＲＥＦドライバセット３５ｎ’は、ＳＡＲ－ＡＤＣ２２＿４、２２＿１２、２２＿２０、及び２２＿２８にそれぞれ参照電圧ＶＲｎ＿４、ＶＲｎ＿１２、ＶＲｎ＿２０、及びＶＲｎ＿２８を供給するように構成される。ＶＲＥＦドライバセット３６ｎ’は、ＳＡＲ－ＡＤＣ２２＿５、２２＿１３、２２＿２１、及び２２＿２９にそれぞれ参照電圧ＶＲｎ＿５、ＶＲｎ＿１３、ＶＲｎ＿２１、及びＶＲｎ＿２９を供給するように構成される。ＶＲＥＦドライバセット３７ｎ’は、ＳＡＲ－ＡＤＣ２２＿６、２２＿１４、２２＿２２、及び２２＿３０にそれぞれ参照電圧ＶＲｎ＿６、ＶＲｎ＿１４、ＶＲｎ＿２２、及びＶＲｎ＿３０を供給するように構成される。ＶＲＥＦドライバセット３８ｎ’は、ＳＡＲ－ＡＤＣ２２＿７、２２＿１５、２２＿２３、及び２２＿３１にそれぞれ参照電圧ＶＲｎ＿７、ＶＲｎ＿１５、ＶＲｎ＿２３、及びＶＲｎ＿３１を供給するように構成される。
【0123】
ＶＲＥＦドライバセット３１ｐ’、３２ｐ’、３３ｐ’、３４ｐ’、３５ｐ’、３６ｐ’、３７ｐ’、及び３８ｐ’は、参照電圧ＶＲｐの出力先が異なる点を除いて、互いに同等な構成を有する。ＶＲＥＦドライバセット３１ｎ’、３２ｎ’、３３ｎ’、３４ｎ’、３５ｎ’、３６ｎ’、３７ｎ’、及び３８ｎ’は、参照電圧ＶＲｐに代えて参照電圧ＶＲｎを出力する点を除いて、それぞれＶＲＥＦドライバセット３１ｐ’、３２ｐ’、３３ｐ’、３４ｐ’、３５ｐ’、３６ｐ’、３７ｐ’、及び３８ｐ’と同等の構成を有する。以下では、一例として、ＶＲＥＦドライバセット３１ｐ’の構成について説明する。
【0124】
【0125】
ＶＲＥＦドライバセット３１ｐ’は、複数のバッファ３１１ｐ’、複数のキャパシタ３１２ｐ’、複数のスイッチング素子３１３ｐ’及び３１４ｐ’、バッファ３１５ｐ’、及びキャパシタ３１６ｐ’を含む。複数のバッファ３１１ｐ’は、４個のバッファ３１１ｐ’＿０、３１１ｐ’＿８、３１１ｐ’＿１６、及び３１１ｐ’＿２４を含む。複数のキャパシタ３１２ｐ’は、４個のキャパシタ３１２ｐ’＿０、３１２ｐ’＿８、３１２ｐ’＿１６、及び３１２ｐ’＿２４を含む。複数のスイッチング素子３１３ｐ’は、４個のスイッチング素子３１３ｐ’＿０、３１３ｐ’＿８、３１３ｐ’＿１６、及び３１３ｐ’＿２４を含む。複数のスイッチング素子３１４ｐ’は、４個のスイッチング素子３１４ｐ’＿０、３１４ｐ’＿８、３１４ｐ’＿１６、及び３１４ｐ’＿２４を含む。
【0126】
複数のバッファ３１１ｐ’の各々の入力端及びバッファ３１５ｐ’の入力端には、参照電圧ＶＲｐＲＥＦが供給される。
【0127】
バッファ３１１ｐ’＿０の出力端は、キャパシタ３１２ｐ’＿０の第１端、スイッチング素子３１３ｐ’＿０の第１端、スイッチング素子３１４ｐ’＿０の第１端、及びＳＡＲ－ＡＤＣ２２＿０に接続される。バッファ３１１ｐ’＿８の出力端は、キャパシタ３１２ｐ’＿８の第１端、スイッチング素子３１３ｐ’＿８の第１端、スイッチング素子３１４ｐ’＿８の第１端、及びＳＡＲ－ＡＤＣ２２＿８に接続される。バッファ３１１ｐ’＿１６の出力端は、キャパシタ３１２ｐ’＿１６の第１端、スイッチング素子３１３ｐ’＿１６の第１端、スイッチング素子３１４ｐ’＿１６の第１端、及びＳＡＲ－ＡＤＣ２２＿１６に接続される。バッファ３１１ｐ’＿２４の出力端は、キャパシタ３１２ｐ’＿２４の第１端、スイッチング素子３１３ｐ’＿２４の第１端、スイッチング素子３１４ｐ’＿２４の第１端、及びＳＡＲ－ＡＤＣ２２＿２４に接続される。キャパシタ３１２ｐ’＿０、３１２ｐ’＿８、３１２ｐ’＿１６、及び３１２ｐ’＿２４の各々の第２端は、接地される。
【0128】
バッファ３１５ｐ’の出力端は、キャパシタ３１６ｐ’の第１端、並びにスイッチング素子３１３ｐ’＿０、３１３ｐ’＿８、３１３ｐ’＿１６、３１３ｐ’＿２４、３１４ｐ’＿０、３１４ｐ’＿８、３１４ｐ’＿１６、及び３１４ｐ’＿２４の各々の第２端に接続される。キャパシタ３１６ｐ’の第２端は、接地される。
【0129】
スイッチング素子３１３ｐ’＿０、３１３ｐ’＿８、３１３ｐ’＿１６、及び３１３ｐ’＿２４はそれぞれ、信号ＣＫ２＿４、ＣＫ２＿１２、ＣＫ２＿２０、及びＣＫ２＿２８が、“Ｈ”レベルの場合にオン状態となり、“Ｌ”レベルの場合にオフ状態となる。
【0130】
スイッチング素子３１４ｐ’＿０、３１４ｐ’＿８、３１４ｐ’＿１６、及び３１４ｐ’＿２４はそれぞれ、信号ＣＫ２＿８、ＣＫ２＿１６、ＣＫ２＿２４、及びＣＫ２＿０が、“Ｈ”レベルの場合にオン状態となり、“Ｌ”レベルの場合にオフ状態となる。
【0131】
以上のような構成により、信号ＣＫ２＿０の期間ＤＭＳＢでは、スイッチング素子３１３ｐ’＿０がオン状態となる。また、信号ＣＫ２＿０の期間Ｄ２ＮＤでは、スイッチング素子３１４ｐ’＿０がオン状態となる。このため、最上位ビット及び２番目のビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿０は、バッファ３１１ｐ’＿０及び３１５ｐ’の合成バッファ、並びにキャパシタ３１２ｐ’＿０及び３１６ｐ’の合成キャパシタによって供給される参照電圧ＶＲｐ＿０で駆動される。
【0132】
一方、信号ＣＫ２＿０の期間ＤＭＳＢ及びＤ２ＮＤでは、スイッチング素子３１３ｐ’＿８、３１３ｐ’＿１６、及び３１３ｐ’＿２４、３１４ｐ’＿８、３１４ｐ’＿１６、及び３１４ｐ’＿２４がいずれもオフ状態となる。このため、最上位ビット及び２番目のビット以外のビットの判定処理に際して、ＳＡＲ－ＡＤＣ２２＿８、２２＿１６、及び２２＿２４はそれぞれ、バッファ３１５ｐ’及びキャパシタ３１６ｐ’を介さずに供給される参照電圧ＶＲｐ＿８、ＶＲｐ＿１６、及びＶＲｐ＿２４で駆動される。
【0133】
以上のような構成により、バッファ３１５ｐ’及びキャパシタ３１６ｐ’を複数のＳＡＲ－ＡＤＣで共用しつつ、リップルを抑制する期間を複数ビット分の判定処理期間に拡張することができる。
【0134】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0135】
１…通信システム
２…送信装置
３…伝送路
４…受信装置
１０…ＡＦＥ
２０…ＴＩ－ＡＤＣ
２１…ＳＦＥ
２２…ＳＡＲ－ＡＤＣ
３０…ＶＲＥＦＧＥＮ
３１，３２，３３，３４，３１’，３２’，３３’，３４’，３５’，３６’，３７’，３８’…ＶＲＥＦドライバセット
４０…ＤＳＰ
５０…ＣＤＲ
２１１，２１４，３１１，３１４，３１１’，３１５’…バッファ
２１２，２２１，３１３，３１３’，３１４’…スイッチング素子
２１３，３１２，３１５，３１２’，３１６’…キャパシタ
２２２…ＣＡＰ－ＣＤＡＣ
２２３…比較器
２２４…ＮＯＲ
２２５…制御回路
２２６…ＣＡＰドライバ
２…送信装置
３…伝送路
４…受信装置
１０…ＡＦＥ
２０…ＴＩ－ＡＤＣ
２１…ＳＦＥ
２２…ＳＡＲ－ＡＤＣ
３０…ＶＲＥＦＧＥＮ
３１，３２，３３，３４，３１’，３２’，３３’，３４’，３５’，３６’，３７’，３８’…ＶＲＥＦドライバセット
４０…ＤＳＰ
５０…ＣＤＲ
２１１，２１４，３１１，３１４，３１１’，３１５’…バッファ
２１２，２２１，３１３，３１３’，３１４’…スイッチング素子
２１３，３１２，３１５，３１２’，３１６’…キャパシタ
２２２…ＣＡＰ－ＣＤＡＣ
２２３…比較器
２２４…ＮＯＲ
２２５…制御回路
２２６…ＣＡＰドライバ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
