特開 2024-41277 半導体装置、電子機器、及び車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024041277

(43)【公開日】2024-03-27

(54)【発明の名称】半導体装置、電子機器、及び車両

(51)【国際特許分類】

   H03K 17/16 20060101AFI20240319BHJP

   H01L 21/8234 20060101ALI20240319BHJP

   H02M 1/00 20070101ALI20240319BHJP

【ＦＩ】

H03K17/16 H

H01L27/06 102A

H02M1/00 F

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022145994

(22)【出願日】2022-09-14

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】山田 克明

(72)【発明者】

【氏名】佐田 誠

(72)【発明者】

【氏名】宅間 徹

【テーマコード（参考）】

5F048

5H740

5J055

【Ｆターム（参考）】

5F048AA05

5F048AB10

5F048AC01

5F048AC03

5F048AC06

5F048AC10

5F048BA02

5F048BB05

5F048BC03

5F048CC01

5F048CC06

5H740BA12

5H740BB01

5H740BB07

5H740BB10

5H740BC01

5H740BC02

5H740JA01

5H740JB01

5H740KK01

5H740MM02

5J055AX25

5J055AX37

5J055CX01

5J055DX13

5J055DX55

5J055EY01

5J055EY12

5J055EY13

5J055EY21

(57)【要約】

【課題】アクティブクランプ耐量の向上と高速スイッチングとを両立できる半導体装置を提供する。
【解決手段】半導体装置（１Ａ）は、第１端子（Ｔ１）と第２端子（Ｔ２）との間に接続されるように構成された第１出力トランジスタ（Ｍ１）及び第２出力トランジスタ（Ｍ２）と、前記第１出力トランジスタの第１制御端子に接続されて前記第１端子と前記第２端子との間に現れる端子間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路（ＡＣＬＰ１）と、制御信号が供給されるように構成されたノード（Ｎ１）と前記第１制御端子との間に設けられる第１可変抵抗部（Ｑ３）と、前記ノードと前記第２出力トランジスタの第２制御端子との間に設けられる第２可変抵抗部（Ｑ４）と、前記第２可変抵抗部と前記第２制御端子との接続ノードに接続され、前記第２出力トランジスタをオフにできるように構成されたオフ回路（Ｑ５）と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１端子と第２端子との間に接続されるように構成された第１出力トランジスタ及び第２出力トランジスタと、
前記第１出力トランジスタの第１制御端子に接続されて前記第１端子と前記第２端子との間に現れる端子間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路と、
制御信号が供給されるように構成されたノードと前記第１制御端子との間に設けられる第１可変抵抗部と、
前記ノードと前記第２出力トランジスタの第２制御端子との間に設けられる第２可変抵抗部と、
前記第２可変抵抗部と前記第２制御端子との接続ノードに接続され、前記第２出力トランジスタをオフにできるように構成されたオフ回路と、
を備える、半導体装置。

【請求項2】

前記オフ回路は、前記アクティブクランプ回路が動作中に前記第２出力トランジスタをオフにする、請求項１に記載の半導体装置。

【請求項3】

前記第１可変抵抗部及び前記第２可変抵抗部はそれぞれ非線形素子である、請求項１に記載の半導体装置。

【請求項4】

前記非線形素子は、トランジスタである、請求項３に記載の半導体装置。

【請求項5】

前記トランジスタは、ＭＯＳ電界効果トランジスタである、請求項４に記載の半導体装置。

【請求項6】

前記ＭＯＳ電界効果トランジスタは、デプレッション型ＭＯＳ電界効果トランジスタである、請求項５に記載の半導体装置。

【請求項7】

前記第１制御端子及び前記第２制御端子がチャージされるときに、前記非線形素子はオンである、請求項３に記載の半導体装置。

【請求項8】

前記アクティブクランプ回路が動作中であるときに、前記非線形素子はオフである、請求項３に記載の半導体装置。

【請求項9】

前記第１可変抵抗部に並列接続される第１抵抗と、前記第２可変抵抗部に並列接続される第２抵抗と、をさらに備える、請求項１に記載の半導体装置。

【請求項10】

請求項１～９のいずれか一項に記載の半導体装置と、
前記半導体装置に接続される誘導性負荷と、
を備える、電子機器。

【請求項11】

請求項１０に記載の電子機器を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、半導体装置、電子機器、及び車両に関する。

【背景技術】

【0002】

本願出願人は、これまで、車載ＩＰＤ［intelligent power device］などの半導体装置
に関して、数多くの新技術を提案している（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２０１７／１８７７８５号

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、車載ＩＰＤなどの半導体装置は、一般に、誘導性負荷の逆起電力を吸収する
ための手段として、アクティブクランプ回路を備えている。

【0005】

しかしながら、従来の半導体装置では、アクティブクランプ耐量（アクティブクランプ回路で吸収できるエネルギー限界）の向上と高速スイッチングとの両立について、さらなる検討の余地があった。

【課題を解決するための手段】

【0006】

本明細書中に開示されている半導体装置は、第１端子と第２端子との間に接続されるように構成された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタの第１制御端子に接続されて前記第１端子と前記第２端子との間に現れる端子間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路と、制御信号が供給されるように構成されたノードと前記第１制御端子との間に設けられる第１可変抵抗部と、前記ノードと前記第２出力トランジスタの第２制御端子との間に設けられる第２可変抵抗部と、前記第２可変抵抗部と前記第２制御端子との接続ノードに接続され、前記第２出力トランジスタをオフにできるように構成されたオフ回路と、を備える。

【0007】

本明細書中に開示されている電子機器は、上記構成の半導体装置と、前記半導体装置に接続される誘導性負荷と、を備える。

【0008】

本明細書中に開示されている車両は、上記構成の電子機器を備える。

【発明の効果】

【0009】

本明細書中に開示されている発明によれば、アクティブクランプ耐量の向上と高速スイッチングとを両立することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、半導体装置を備えた電子機器の一構成例を示す図である。

【図2】図２は、Ｎチャネルのデプレッション型ＭＯＳ電界効果トランジスタの断面構造を示す概略図である。

【図3】図３は、入力電圧、ゲート信号、及び出力電圧の波形例を示すタイミングチャートである。

【図4】図４は、半導体装置を備えた電子機器の他の構成例を示す図である。

【図5】図５は、入力電圧、ゲート信号、及び出力電圧の波形例を示すタイミングチャートである。

【図6】図６は、車両の一構成例を示す外観図である。

【発明を実施するための形態】

【0011】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0012】

＜電子機器＞
図１は、半導体装置を備えた電子機器の一構成例を示す図である。本構成例の電子機器１０Ａは、半導体装置１Ａと、誘導性負荷であるインダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。

【0013】

半導体装置１Ａは、インダクタＬ１とグラウンド電位との間を導通／遮断するローサイドスイッチＩＣ（ＩＰＤの一種）である。

【0014】

半導体装置１Ａは、装置外部との電気的な接続を確立するための手段として、端子Ｔ１～Ｔ４を備える。端子Ｔ１は、インダクタＬ１の第１端に接続される。インダクタＬ１の第２端は、直流電源ＶＳ１の正極に接続される。端子Ｔ２は、グラウンド電位に接続される。端子Ｔ３は、入力信号ＩＮを受け取る。端子Ｔ４は、直流電源ＶＳ２の正極に接続される。直流電源ＶＳ１及びＶＳ２の各負極は、グラウンド電位に接続される。直流電源ＶＳ１は電圧ＶＣＣを出力する。直流電源ＶＳ２は電圧ＶＤＤを出力する。電圧ＶＣＣと電圧ＶＤＤとは、互いに同じ値の電圧であってもよく、互いに異なる値の電圧であってもよい。

【0015】

半導体装置１Ａは、制御回路ＣＮＴ１と、抵抗Ｒ０と、ＭＯＳ電界効果トランジスタＱ１～Ｑ５と、アクティブクランプ回路ＡＣＬＰ１と、出力トランジスタＭ１及びＭ２と、を備える。

【0016】

制御回路ＣＮＴ１は、端子Ｔ４に接続される。また、制御回路ＣＮＴ１は、グラウンド電位にも接続される。制御回路ＣＮＴ１は、端子Ｔ３に接続されており、入力信号ＩＮに基づき制御動作を実行する。

【0017】

抵抗Ｒ０の第１端は、端子Ｔ４に接続される。抵抗Ｒ０の第２端は、ＭＯＳ電界効果トランジスタＱ１のソース及びバックゲートに接続される。

【0018】

ＭＯＳ電界効果トランジスタＱ１は、Ｐチャネルのエンハンスメント型ＭＯＳ電界効果トランジスタである。なお、制御回路ＣＮＴ１は、ＭＯＳ電界効果トランジスタＱ１と対になってカレントミラーを構成するＭＯＳ電界効果トランジスタを含む。

【0019】

ＭＯＳ電界効果トランジスタＱ１のドレインは、ＭＯＳ電界効果トランジスタＱ２のドレインと、ノードＮ１と、に接続される。ＭＯＳ電界効果トランジスタＱ２のソース及びバックゲートは、グラウンド電位に接続される。

【0020】

ＭＯＳ電界効果トランジスタＱ２は、Ｎチャネルのエンハンスメント型ＭＯＳ電界効果トランジスタである。なお、制御回路ＣＮＴ１は、ＭＯＳ電界効果トランジスタＱ２と対になってカレントミラーを構成するＭＯＳ電界効果トランジスタを含む。

【0021】

制御回路ＣＮＴ１は、入力信号ＩＮがＨＩＧＨレベルであるときに、ＭＯＳ電界効果トランジスタＱ１のゲートに供給するゲート信号Ｇ１をＬＯＷレベルにし、ＭＯＳ電界効果トランジスタＱ２のゲートに供給するゲート信号Ｇ２をＬＯＷレベルにする。制御回路ＣＮＴ１が、ＭＯＳ電界効果トランジスタＱ１のゲートに供給するゲート信号Ｇ１をＬＯＷレベルにし、ＭＯＳ電界効果トランジスタＱ２のゲートに供給するゲート信号Ｇ２をＬＯＷレベルにすると、ＭＯＳ電界効果トランジスタＱ１がオンになり、ＭＯＳ電界効果トランジスタＱ２がオフになる。ＭＯＳ電界効果トランジスタＱ１がオンであってＭＯＳ電界効果トランジスタＱ２がオフであるとき、ノードＮ１に供給される制御信号ＰｒｅＧＡＴＥはＨＩＧＨレベル（≒電圧ＶＤＤ）になる。

【0022】

一方、制御回路ＣＮＴ１は、入力信号ＩＮがＬＯＷレベルであるときに、ＭＯＳ電界効果トランジスタＱ１のゲートに供給するゲート信号Ｇ１をＨＩＧＨレベルにし、ＭＯＳ電界効果トランジスタＱ２のゲートに供給するゲート信号Ｇ２をＨＩＧＨレベルにする。制御回路ＣＮＴ１が、ＭＯＳ電界効果トランジスタＱ１のゲートに供給するゲート信号Ｇ１をＨＩＧＨレベルにし、ＭＯＳ電界効果トランジスタＱ２のゲートに供給するゲート信号Ｇ２をＨＩＧＨレベルにすると、ＭＯＳ電界効果トランジスタＱ１がオフになり、ＭＯＳ電界効果トランジスタＱ２がオンになる。ＭＯＳ電界効果トランジスタＱ１がオフであってＭＯＳ電界効果トランジスタＱ２がオンであるとき、ノードＮ１に供給される制御信号ＰｒｅＧＡＴＥはＬＯＷレベル（≒グラウンド電位）になる。

【0023】

ノードＮ１は、ＭＯＳ電界効果トランジスタＱ３及びＱ４の各ソースに接続される。ＭＯＳ電界効果トランジスタＱ３及びＱ４は、Ｎチャネルのデプレッション型ＭＯＳ電界効果トランジスタである。ＭＯＳ電界効果トランジスタＱ３及びＱ４の各バックゲートは、グラウンド電位に接続される。ＭＯＳ電界効果トランジスタＱ３のドレインは、出力トランジスタＭ１のゲートに接続される。ＭＯＳ電界効果トランジスタＱ４のドレインは、出力トランジスタＭ２のゲートに接続される。

【0024】

ＭＯＳ電界効果トランジスタＱ３は、ノードＮ１と出力トランジスタＭ１のゲートとの間に設けられる第１可変抵抗部の一例である。第１可変抵抗部は、エンハンスメント型ＭＯＳ電界効果トランジスタ、ＭＯＳ電界効果トランジスタ以外のトランジスタなどの非線形素子であってもよく、線形素子であってもよい。ただし、第１可変抵抗部が非線形素子である場合には、第１可変抵抗部の抵抗値の範囲を容易に広くすることができる。また、第１可変抵抗部がデプレッション型ＭＯＳ電界効果トランジスタである場合には、バックゲートがグラウンド電位に接続されることで、寄生素子による電流経路が形成されないので（図２参照）、双方向での第１可変抵抗部の抵抗値を容易に高くすることができる。図２は、Ｎチャネルのデプレッション型ＭＯＳ電界効果トランジスタであるＭＯＳ電界効果トランジスタＱ３の断面構造例を示す概略図である。ＭＯＳ電界効果トランジスタＱ３は、Ｎ型エピタキシャル層３０と、Ｎ型エピタキシャル層３０内に形成される高レベルＰ型ウェル３１、低レベルＰ型ウェル３２、Ｎ型ウェル３３、及び低レベルＰ型ウェル３４と、低レベルＰ型ウェル３２内に形成される高濃度Ｐ型不純物領域３５及び高濃度Ｎ型不純物領域３６と、Ｎ型ウェル３３内に形成される高濃度Ｎ型不純物領域３７と、低レベルＰ型ウェル３４内に形成される高濃度Ｐ型不純物領域３８と、Ｎ型ウェル３３上に形成される絶縁層３９と、低レベルＰ型ウェル３２、高レベルＰ型ウェル３１、Ｎ型ウェル３３、及び絶縁層３９上に形成されるゲート電極４０と、を備える。

【0025】

ＭＯＳ電界効果トランジスタＱ４は、ノードＮ１と出力トランジスタＭ２のゲートとの間に設けられる第２可変抵抗部の一例である。第２可変抵抗部は、エンハンスメント型ＭＯＳ電界効果トランジスタ、ＭＯＳ電界効果トランジスタ以外のトランジスタなどの非線形素子であってもよく、線形素子であってもよい。ただし、第２可変抵抗部が非線形素子である場合には、第２可変抵抗部の抵抗値の範囲を容易に広くすることができる。また、第２可変抵抗部がデプレッション型ＭＯＳ電界効果トランジスタである場合には、バックゲートがグラウンド電位に接続されることで、寄生素子による電流経路が形成されないので、双方向での第２可変抵抗部の抵抗値を容易に高くすることができる。

【0026】

ＭＯＳ電界効果トランジスタＱ３及びＱ４はそれぞれ高耐圧素子である。つまり、ＭＯＳ電界効果トランジスタＱ３及びＱ４の各耐圧は、ＭＯＳ電界効果トランジスタＱ１及びＱ２の各耐圧より高い。

【0027】

出力トランジスタＭ１及びＭ２はそれぞれＮチャネルのパワーＭＩＳＦＥＴ［metal insulator semiconductor field effect transistor］である。出力トランジスタＭ１及びＭ２の各ドレインは、端子Ｔ１に接続される。出力トランジスタＭ１及びＭ２の各ソース及び各バックゲートは、端子Ｔ２に接続される。

【0028】

ＭＯＳ電界効果トランジスタＱ５のドレインは、出力トランジスタＭ２のゲートと、ＭＯＳ電界効果トランジスタＱ４のドレインと、に接続される。ＭＯＳ電界効果トランジスタＱ５は、Ｎチャネルのエンハンスメント型ＭＯＳ電界効果トランジスタである。ＭＯＳ電界効果トランジスタＱ５のソース及びバックゲートは、グラウンド電位に接続される。

【0029】

ＭＯＳ電界効果トランジスタＱ５は、出力トランジスタＭ２をオフにできるオフ回路の一例である。制御回路ＣＮＴ１は、アクティブクランプ回路ＡＣＬＰ１が動作中に、ＭＯＳ電界効果トランジスタＱ５のゲートに供給するゲート信号Ｇ５をＨＩＧＨレベルにする。つまり、制御回路ＣＮＴ１は、出力トランジスタＭ１及びＭ２がオンからオフに切り替わる遷移時において、ＭＯＳ電界効果トランジスタＱ５のゲートに供給するゲート信号Ｇ５をＨＩＧＨレベルにする。これにより、ＭＯＳ電界効果トランジスタＱ５は、前記アクティブクランプ回路ＡＣＬＰ１が動作中に出力トランジスタＭ２をオフにする。これにより、逆起エネルギーを吸収する出力トランジスタが出力トランジスタＭ１に限定されるため、アクティブクランプ時における出力トランジスタでの熱集中が緩和され、アクティブクランプ耐量が高まる。

【0030】

アクティブクランプ回路ＡＣＬＰ１は、端子Ｔ１と端子Ｔ２との間に現れる端子間電圧をクランプ電圧以下に制限する。アクティブクランプ回路ＡＣＬＰ１は、ＭＯＳ電界効果トランジスタＱ６と、ツェナーダイオードＤ１と、ダイオードＤ２と、ツェナーダイオードＤ３と、を含む。ＭＯＳ電界効果トランジスタＱ６は、Ｎチャネルのエンハンスメント型ＭＯＳ電界効果トランジスタである。

【0031】

ツェナーダイオードＤ１のカソード及びＭＯＳ電界効果トランジスタＱ６のドレインは、端子Ｔ１と、出力トランジスタＭ１及びＭ２の各ドレインと、に接続される。ツェナーダイオードＤ１のアノードは、ダイオードＤ２のアノードに接続される。ダイオードＤ２のカソード及びツェナーダイオードＤ３のカソードは、ＭＯＳ電界効果トランジスタＱ６のゲートに接続される。ツェナーダイオードＤ３のアノード及びＭＯＳ電界効果トランジスタＱ６のバックゲートはグラウンド電位に接続される。ＭＯＳ電界効果トランジスタＱ６のソースは、出力トランジスタＭ１のゲートと、ＭＯＳ電界効果トランジスタＱ３のドレインと、に接続される。なお、ツェナーダイオードＤ１の代わりに、複数のツェナーダイオードによって構成される直列回路が用いられてよい。

【0032】

制御回路ＣＮＴ１は、入力信号ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングから所定期間が経過するまでの間、ＭＯＳ電界効果トランジスタＱ３及びＱ４をオンにする。これにより、出力トランジスタＭ１及びＭ２の各ゲートがチャージされるときに、ＭＯＳ電界効果トランジスタＱ３及びＱ４が３０Ω程度の低抵抗になるため、出力トランジスタＭ１及びＭ２が高速でターンオンする。

【0033】

制御回路ＣＮＴ１は、入力信号ＩＮがＨＩＧＨレベルからＬＯＷレベルに切り替わったタイミングから所定期間が経過するまでの間、ＭＯＳ電界効果トランジスタＱ３及びＱ４をオンにする。これにより、出力トランジスタＭ１及びＭ２の各ゲートがディスチャージされるときに、ＭＯＳ電界効果トランジスタＱ３及びＱ４が３０Ω程度の低抵抗になるため、出力トランジスタＭ１及びＭ２が高速でターンオフする。

【0034】

制御回路ＣＮＴ１は、アクティブクランプ回路ＡＣＬＰ１が動作中であってＭＯＳ電界効果トランジスタＱ５がオフであるときに、ＭＯＳ電界効果トランジスタＱ３及びＱ４をオフにする。これにより、アクティブクランプ回路ＡＣＬＰ１が動作中であるときに、ＭＯＳ電界効果トランジスタＱ３及びＱ４が１０ｋΩ以上の高抵抗になる。したがって、アクティブクランプ回路ＡＣＬＰ１が動作中であってＭＯＳ電界効果トランジスタＱ５及びＱ６がオンであっても、ゲート信号ＧＡＴＥ１とゲート信号ＧＡＴＥ２とを互いに異なるレベルの信号にすることができる。

【0035】

以上により、半導体装置１Ａは、アクティブクランプ耐量の向上と高速スイッチングとを両立することができる。

【0036】

制御回路ＣＮＴ１は、出力トランジスタＭ１及びＭ２のゲート絶縁層の欠陥有無を調べるスクリーニングテスト時に、ＭＯＳ電界効果トランジスタＱ３及びＱ４をオフにする。これにより、スクリーニングテスト時に、ＭＯＳ電界効果トランジスタＱ３及びＱ４が１０ｋΩ以上の高抵抗になる。したがって、スクリーニングテスト時にＭＯＳ電界効果トランジスタＱ３及びＱ４の各ソース電位とＭＯＳ電界効果トランジスタＱ３及びＱ４の各ドレイン電位を異なるレベルにすることができる。このため、出力トランジスタＭ１及びＭ２に高電圧が印加されてもＭＯＳ電界効果トランジスタＱ１及びＱ２に高電圧が印加されないようにできる。

【0037】

図３は、半導体装置１Ａにおける入力電圧ＩＮ、ゲート信号ＧＡＴＥ１、及び端子Ｔ１に印加される出力電圧ＶＯＵＴの波形例を示すタイミングチャートである。図３は、入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったときのタイミングチャートである。

【0038】

入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングＴＭ１でＭＯＳ電界効果トランジスタＱ３がオンになり、ＭＯＳ電界効果トランジスタＱ３は低抵抗になる。入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングＴＭ１の後、出力トランジスタＭ１のゲートへのチャージが始まる。出力トランジスタＭ１のゲート電位の上昇に伴って、タイミングＴＭ２から出力トランジスタＭ１のハーフオンが始まり、出力電圧ＶＯＵＴが減少し始める。そして、出力電圧ＶＯＵＴがグラウンド電位近くまで減少したタイミングＴＭ３でＭＯＳ電界効果トランジスタＱ３がオフになり、ＭＯＳ電界効果トランジスタＱ３は高抵抗になる。そして、ゲート信号ＧＡＴＥ１は電圧ＶＤＤからＭＯＳ電界効果トランジスタＱ３の閾値電圧Ｖｔｈ及び利得係数βを引いた値で安定する。

【0039】

図４は、半導体装置を備えた電子機器の他の構成例を示す図である。本構成例の電子機器１０Ｂは、半導体装置１Ｂと、誘導性負荷であるインダクタＬ１と、直流電源ＶＳ１及びＶＳ２と、を備える。半導体装置１Ｂは、上述した半導体装置１Ａに抵抗Ｒ１及びＲ２が追加された構成である。

【0040】

抵抗Ｒ１は、ＭＯＳ電界効果トランジスタＱ３に並列接続される。抵抗Ｒ２は、ＭＯＳ電界効果トランジスタＱ４に並列接続される。抵抗Ｒ１及びＲ２はそれぞれ高抵抗、すなわち抵抗値が１０ｋΩ以上の固定抵抗である。

【0041】

抵抗Ｒ１及びＲ２が設けられることで、出力トランジスタＭ１及びＭ２がオンであるときのゲート信号ＧＡＴＥ１及びＧＡＴＥ２が高くなるので、出力トランジスタＭ１及びＭ２の各オン抵抗を低くすることができる。

【0042】

図５は、半導体装置１Ｂにおける入力電圧ＩＮ、ゲート信号ＧＡＴＥ１、及び端子Ｔ１に印加される出力電圧ＶＯＵＴの波形例を示すタイミングチャートである。図５は、入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったときのタイミングチャートである。なお、図５中の細い実線は、半導体装置１Ａにおけるゲート信号ＧＡＴＥ１の波形を示している。

【0043】

入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングＴＭ１でＭＯＳ電界効果トランジスタＱ３がオンになり、ＭＯＳ電界効果トランジスタＱ３は低抵抗になる。入力電圧ＩＮがＬＯＷレベルからＨＩＧＨレベルに切り替わったタイミングＴＭ１の後、出力トランジスタＭ１のゲートへのチャージが始まる。出力トランジスタＭ１のゲート電位の上昇に伴って、タイミングＴＭ２から出力トランジスタＭ１のハーフオンが始まり、出力電圧ＶＯＵＴが減少し始める。そして、出力電圧ＶＯＵＴがグラウンド電位近くまで減少したタイミングＴＭ３でＭＯＳ電界効果トランジスタＱ３がオフになり、ＭＯＳ電界効果トランジスタＱ３は高抵抗になる。そして、抵抗Ｒ１が設けられているため、ゲート信号ＧＡＴＥ１は電圧ＶＤＤ近くまで増加する。

【0044】

＜車両への適用＞
図６は、車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

【0045】

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

【0046】

車両Ｘは、例えば先に説明した電子機器１０Ａ又は１０Ｂを搭載することができる。

【0047】

＜その他＞
本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。これまでに説明してきた各種の実施形態は、矛盾のない範囲で適宜組み合わせて実施してもよい。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。

【0048】

例えば、上記実施形態では、ローサイドスイッチＩＣへの適用例を挙げたが、ハイサイドスイッチＩＣにも上記実施形態と同様の回路構成を適用することが可能である。

【0049】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0050】

本開示の半導体装置（１Ａ、１Ｂ）は、第１端子（Ｔ１）と第２端子（Ｔ２）との間に接続されるように構成された第１出力トランジスタ（Ｍ１）及び第２出力トランジスタ（Ｍ２）と、前記第１出力トランジスタの第１制御端子に接続されて前記第１端子と前記第２端子との間に現れる端子間電圧をクランプ電圧以下に制限するように構成されたアクティブクランプ回路（ＡＣＬＰ１）と、制御信号が供給されるように構成されたノード（Ｎ１）と前記第１制御端子との間に設けられる第１可変抵抗部（Ｑ３）と、前記ノードと前記第２出力トランジスタの第２制御端子との間に設けられる第２可変抵抗部（Ｑ４）と、前記第２可変抵抗部と前記第２制御端子との接続ノードに接続され、前記第２出力トランジスタをオフにできるように構成されたオフ回路（Ｑ５）と、を備える構成（第１の構成）である。

【0051】

上記第１の構成の半導体装置において、前記オフ回路は、前記アクティブクランプ回路が動作中に前記第２出力トランジスタをオフにする構成（第２の構成）であってもよい。

【0052】

上記第１又は第２の構成の半導体装置において、前記第１可変抵抗部及び前記第２可変抵抗部はそれぞれ非線形素子である構成（第３の構成）であってもよい。

【0053】

上記第３の構成の半導体装置において、前記非線形素子は、トランジスタである構成（第４の構成）であってもよい。

【0054】

上記第４の構成の半導体装置において、前記トランジスタは、ＭＯＳ電界効果トランジスタである構成（第５の構成）であってもよい。

【0055】

上記第５の構成の半導体装置において、前記ＭＯＳ電界効果トランジスタは、デプレッション型ＭＯＳ電界効果トランジスタである構成（第６の構成）であってもよい。

【0056】

上記第３～第６いずれかの構成の半導体装置において、前記第１制御端子及び前記第２制御端子がチャージされるときに、前記非線形素子はオンである構成（第７の構成）であってもよい。

【0057】

上記第３～第７いずれかの構成の半導体装置において、前記アクティブクランプ回路が動作中であるときに、前記非線形素子はオフである構成（第８の構成）であってもよい。

【0058】

上記第１～第８いずれかの構成の半導体装置において、前記第１可変抵抗部に並列接続される第１抵抗と、前記第２可変抵抗部に並列接続される第２抵抗と、をさらに備える構成（第９の構成）であってもよい。

【0059】

本開示の電子機器（１０Ａ、１０Ｂ）は、上記第１～第９いずれかの構成である半導体装置と、前記半導体装置に接続される誘導性負荷（Ｌ１）と、を備える構成（第１０の構成）である。

【0060】

本開示の車両（Ｘ）は、上記第１０の構成である電子機器を備える構成（第１１の構成）である。

【符号の説明】

【0061】

１Ａ、１Ｂ 半導体装置
１０Ａ、１０Ｂ 電子機器
３０ Ｎ型エピタキシャル層
３１ 高レベルＰ型ウェル
３２ 低レベルＰ型ウェル
３３ Ｎ型ウェル
３４ 低レベルＰ型ウェル
３５ 高濃度Ｐ型不純物領域
３６ 高濃度Ｎ型不純物領域
３７ 高濃度Ｎ型不純物領域
３８ 高濃度Ｐ型不純物領域
３９ 絶縁層
４０ ゲート電極
ＡＣＬＰ１ アクティブクランプ回路
ＣＮＴ１ 制御回路
Ｄ１、Ｄ３ ツェナーダイオード
Ｄ２ ダイオード
Ｌ１ インダクタ
ＶＳ１、ＶＳ２ 直流電源
Ｍ１、Ｍ２ 出力トランジスタ
Ｑ１～Ｑ６ ＭＯＳ電界効果トランジスタ
Ｒ０～Ｒ２ 抵抗
Ｔ１～Ｔ４ 端子
Ｘ 車両

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】