特開 2024-41306 メモリシステム、制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024041306

(43)【公開日】2024-03-27

(54)【発明の名称】メモリシステム、制御方法

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240319BHJP

   G11C 5/14 20060101ALI20240319BHJP

【ＦＩ】

G06F12/00 564A

G06F12/00 597U

G11C5/14 320

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022146033

(22)【出願日】2022-09-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】江口 陽平

(72)【発明者】

【氏名】木村 直樹

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160CC01

(57)【要約】

【課題】電源供給を無効とする要求信号を受けた場合にデータ退避を実現することのできるメモリシステムを提供することを目的とする。
【解決手段】実施形態のメモリシステムは、データを記憶可能な不揮発性のメモリと、メモリに対するコマンドを実行可能なメモリコントローラと、外部から供給される第１の電源を用いてメモリ及びメモリコントローラに供給する第２の電源を生成する電源回路と、を備える。メモリコントローラは、第２の電源の供給を第１の期間の間無効化する要求信号を受信し、要求信号の受信から第１の期間よりも短い第２の期間経過後、電源回路による第２の電源の供給を無効化し、要求信号の受信から第１の期間経過後に電源回路による第２の電源の供給を再開させることを特徴とする。
【選択図】図１

【特許請求の範囲】

【請求項1】

データを記憶可能な不揮発性メモリと、
前記メモリに対するコマンドを実行可能なメモリコントローラと、
外部から供給される第１の電源を用いて前記メモリ及び前記メモリコントローラに供給する第２の電源を生成する電源回路と、を備え、
前記メモリコントローラは、
前記第２の電源の供給を第１の期間の間無効化する要求信号を受信し、
前記要求信号の受信から前記第１の期間よりも短い第２の期間経過後、前記電源回路による前記第２の電源の供給を無効化し、
前記要求信号の受信から前記第１の期間経過後に前記電源回路による前記第２の電源の供給を再開させること
を特徴とするメモリシステム。

【請求項2】

前記要求信号を前記電源回路に伝送する接続線と、該接続線を開閉するスイッチング素子とをさらに備え、
前記メモリコントローラは、
前記要求信号の受信から前記第２の期間経過後に前記スイッチング素子を閉じて前記要求信号を前記電源回路に供給し、
前記電源回路は、
前記要求信号の受信に応じて前記第２の電源の供給を無効化すること
を特徴とする請求項１記載のメモリシステム。

【請求項3】

前記メモリコントローラは、
前記要求信号の受信から前記第２の期間経過後、前記電源回路に対して無効化信号を送信し、
前記電源回路は、
前記要求信号を受信し、
前記要求信号及び前記無効化信号に基づいて前記第２の電源の供給を無効化すること
を特徴とする請求項１記載のメモリシステム。

【請求項4】

前記メモリコントローラは、
電源喪失を通知する電源喪失信号を受信し、
前記電源喪失信号の受信から前記第２の期間経過後、前記電源喪失を確認する電源喪失確認信号を前記電源回路に送信し、
前記電源回路は、
前記要求信号を受信し、
前記要求信号の受信に応じて前記電源喪失信号を前記メモリコントローラに送信し、
前記電源喪失確認信号の受信し、
前記要求信号及び前記電源喪失確認信号に基づいて前記第２の電源の供給を無効化すること
を特徴とする請求項１記載のメモリシステム。

【請求項5】

前記要求信号は、ホスト装置から送られるＰＷＲＤＩＳ信号であることを特徴とする請求項１ないし４のいずれか１項に記載のメモリシステム。

【請求項6】

データを記憶する不揮発性のメモリと、
前記メモリに対するコマンドを実行可能なメモリコントローラと、
外部から供給される第１の電源を用いて前記メモリ及び前記メモリコントローラに供給する第２の電源を生成する電源回路と、を備えたメモリシステムの制御方法であって、
前記メモリコントローラが、
前記第２の電源の供給を第１の期間の間無効化する要求信号を受信し、
前記要求信号の受信から前記第１の期間よりも短い第２の期間経過後、前記電源回路による前記第２の電源の供給を無効化し、
前記要求信号の受信から前記第１の期間経過後に前記電源回路による前記第２の電源の供給を再開させること
を特徴とする制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、メモリシステムおよび制御方法に関する。

【背景技術】

【0002】

例えばＳＳＤメモリなどのメモリシステムのインタフェース規格として、ＰＣＩｅ（ＰＣＩ Ｅｘｐｒｅｓｓ）、ＮＶＭｅ（Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｅｘｐｒｅｓｓ）が知られている。ＮＶＭｅは、不揮発性メモリを使用したストレージのためのプロトコル規格である。

【0003】

ＰＣＩｅにおいては、電源無効信号（以下、ＰＷＲＤＩＳ（Ｐｏｗｅｒ ＤＩＳａｂｌｅ）信号と称する）と呼ばれる信号が規定されている。ＰＷＲＤＩＳ信号は、メモリシステム内で用いられる電源管理用のＩＣ（以下、ＰＭＩＣ（電源管理ＩＣ：Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）と称する）の出力を所定時間オフにする要求信号である。例えば、ＰＷＲＤＩＳ信号は、ホストからの電源供給を継続した状態でメモリシステム内の電源を一時的にオフしＳＳＤメモリシステムの再起動を行わせる場合等に用いられている。

【0004】

ＳＳＤメモリシステムの再起動を行う場合、ホストからＰＷＲＤＩＳ信号が送出された際、メモリコントローラにおいてもＰＷＲＤＩＳ信号の受信に対する対応が必要となる。また、ホストから送出されたＰＷＲＤＩＳ信号を直接的にＰＭＩＣに供給し、ＰＭＩＣがＰＷＲＤＩＳ信号に応じて電源出力をオフする制御を行うとすると、メモリコントローラはデータを退避させることができず、不正電源断状態となってしまう。これはメモリシステムのデータ消失の原因となる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許出願公開第2021/0318815号明細書

【特許文献2】米国特許第10,551,897号明細書

【特許文献3】米国特許第2020/0411068号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

実施形態のメモリシステムは、電源供給を無効とする要求信号を受けた場合にデータ退避を実現することのできるメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0007】

実施形態のメモリシステムは、データを記憶可能な不揮発性のメモリと、メモリに対するコマンドを実行可能なメモリコントローラと、外部から供給される第１の電源を用いてメモリ及びメモリコントローラに供給する第２の電源を生成する電源回路と、を備える。メモリコントローラは、第２の電源の供給を第１の期間の間無効化する要求信号を受信し、要求信号の受信から第１の期間よりも短い第２の期間経過後、電源回路による第２の電源の供給を無効化し、要求信号の受信から第１の期間経過後に電源回路による第２の電源の供給を再開させることを特徴とする。

【図面の簡単な説明】

【0008】

【図1】第１実施形態に係るメモリシステムとホスト装置を含む情報処理システム全概要を示すブロック図である。

【図2】第１実施形態に係るメモリシステムの構成を示す回路構成図である。

【図3】第１実施形態に係るメモリシステムの動作を示すタイミングチャートである。

【図4】第１実施形態に係るメモリシステムの動作を示すフローチャートである。

【図5】第２実施形態に係るメモリシステムの構成を示す回路構成図である。

【図6】第２実施形態に係るメモリシステムの動作を示すタイミングチャートである。

【図7】第２実施形態に係るメモリシステムの動作を示すフローチャートである。

【図8】第３実施形態に係るメモリシステムの構成を示す回路構成図である。

【図9】第３実施形態に係るメモリシステムの動作を示すタイミングチャートである。

【図10】第３実施形態に係るメモリシステムの動作を示すフローチャートである。

【発明を実施するための形態】

【0009】

（第１実施形態）
図１は、第１実施形態のメモリシステム１とホスト装置２を含む情報処理システム全体の概要を示すブロック図である。図１に示すように、メモリシステム１は、ホスト装置２と接続可能である。メモリシステム１は、例えば、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）又はＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）デバイスである。ホスト装置２は、例えば、サーバ、パーソナルコンピュータ、車載デバイス、又はモバイル型の情報処理装置である。メモリシステム１は、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、メモリシステム１に対して要求を発行することができる。要求は、リード要求及びライト要求を含む。

【0010】

メモリシステム１は、例えば、ＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリとも称する）１０と、メモリコントローラ（以下、ＳｏＣ（Ｓｙｓｔｅｍ－Ｏｎ－ａ－Ｃｈｉｐ）と称することがある）２０と、ＰＭＩＣなどからなる電源回路３０とを備えている。ＮＡＮＤメモリ１０は、１つまたはそれ以上のメモリチップを含む。メモリチップは、複数のメモリセルトランジスタを備え、データを不揮発に記憶することができる。ＮＡＮＤメモリ１０のメモリチップは、メモリコントローラ２０と接続されている。

【0011】

メモリコントローラ２０は、ＮＡＮＤメモリ１０に対して、プログラム処理、リード処理、及びイレース処理などを行う。メモリコントローラ２０は、例えばＳｏＣとして構成される半導体回路である。メモリコントローラ２０は、ＦＰＧＡ（Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）として構成されてもよい。メモリコントローラ２０は、複数のチップによって構成されてもよい。メモリコントローラ２０の各機能は、ソフトウェア（ファームウェア）を実行するＣＰＵ、専用ハードウェア、又はこれらの組み合わせによって実現され得る。

【0012】

電源回路３０は、ＮＡＮＤメモリ１０やメモリコントローラ２０などのメモリシステム１に備えられる各回路要素に電源を供給する。電源回路３０は、例えばＰＭＩＣなどが例示される。電源回路３０は、コネクタ３５を介して、ホスト装置２又はメモリシステム１の外部から電源ＶＩＮ（第１の電源）の供給を受け、１以上の定電圧を生成する。電源回路３０は、複数の供給先（Ｃｈ＊）に対応する定電圧の電源ＶＣＣ（第２の電源）を
生成し供給する。複数の供給先は、例えば、ＮＡＮＤメモリ１０やメモリコントローラ２０である。

【0013】

電源回路３０は、コネクタ３５を介して、ホスト装置２からさらにＰＷＲＤＩＳ信号を受信する。ＰＷＲＤＩＳ信号は、ホスト装置２からメモリシステム１に対して、所定時間の間電源供給を無効とする要求信号である。ＰＷＲＤＩＳ信号は、例えば５秒間Ｈｉｇｈ（Ｈ）となる信号である。しかし、電源回路３０がＰＷＲＤＩＳ信号に従って電源ＶＣＣのオンオフを制御すると、ＮＡＮＤメモリ１０においてデータ消失が生ずる可能性がある。

【0014】

そこで、実施形態のメモリシステム１では、メモリコントローラ２０がＰＷＲＤＩＳ信号を受信すると、電源ＶＣＣをオフとするタイミングを遅らせるための制御信号ＣＴＲＬを電源回路３０に送信する。かかる構成により、メモリコントローラ２０及びＮＡＮＤメモリ１０は、保存のためのデータを退避する時間を得ることができる。

【0015】

図２は、図１に示した情報処理システムに含まれる第１実施形態に係るメモリシステム１の構成をより詳細に示す回路構成図である。図２に示すように、第１実施形態のメモリシステム１は、コネクタ３５を介して電源ＶＩＮと、ＰＷＲＤＩＳ信号とを受け入れる。ＰＷＲＤＩＳ信号の信号線は、メモリコントローラ２０の対応する入力端子ＰＷＲＤＩＳ＿ＳｏＣに接続されている。ＰＷＲＤＩＳ信号は、ホスト装置２からメモリシステム１に対して電源回路３０の電源ＶＣＣ出力を所定期間（第１の期間）オフにする要求信号である。

【0016】

一方、ＰＷＲＤＩＳ信号の信号線は、スイッチング素子Ｑを介して、電源回路３０の対応する入力端子ＰＷＲＤＩＳ＿ＰＭＩＣにも接続されている。すなわち、メモリシステム１は、スイッチング素子Ｑ、抵抗器Ｒ、コンデンサＣを具備している。

【0017】

図２に示す例では、スイッチング素子Ｑは、Ｐ－ＭＯＳＦＥＴであるが、これには限定されない。スイッチング素子Ｑは、Ｎ－ＭＯＳＦＥＴであってもよい。スイッチング素子Ｑのソースは、ＰＷＲＤＩＳ信号の信号線に接続され、スイッチング素子Ｑのドレインは、抵抗器Ｒを介してグランドに接続されている。また、スイッチング素子Ｑのゲートは、メモリコントローラ２０の制御信号ＣＴＲＬの端子としての汎用入出力端子（以下、ＧＰＩＯ（Ｇｅｎｅｒａｌ－Ｐｕｒｐｏｓｅ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）端子と称する）に接続されている。スイッチング素子Ｑのドレイン端子は、さらに、電源回路３０におけるＰＷＲＤＩＳ信号の入力端子ＰＷＲＤＩＳ＿ＰＭＩＣに接続されている。

【0018】

コネクタ３５を介して受け入れた電源ＶＩＮは、電源回路３０の電源ＶＩＮの入力端子ＶＩＮに接続される。電源ＶＩＮの接続線は、コンデンサＣによりグランドにバイパスされている。

【0019】

電源回路３０は、与えられた電源ＶＩＮに基づいて、ＮＡＮＤメモリ１０やメモリコントローラ２０に供給する電源ＶＣＣを生成する。一方、図２に示す電源回路３０は、ＰＷＲＤＩＳ信号を受信するＰＷＲＤＩＳ＿ＰＭＩＣ端子を備えており、電源回路３０としてＰＷＲＤＩＳ信号を受信可能である。電源回路３０の入力端子ＰＷＲＤＩＳ＿ＰＭＩＣがＰＷＲＤＩＳ信号を受信すると、ＰＷＲＤＩＳ信号に従って電源ＶＣＣの出力を所定期間オフに制御する。

【0020】

この実施形態のメモリシステム１では、メモリコントローラ２０は、ＰＷＲＤＩＳ信号を受けるＰＷＲＤＩＳ＿ＳｏＣ端子、汎用入出力端子ＧＰＩＯ、電源ＶＣＣを受けるＶＣＣ端子、制御信号ＣＴＲＬの出力を制御するＣＰＵなどを備えている。また、ＮＡＮＤメモリ１０は、電源ＶＣＣを受けるＶＣＣ端子を有している。

【0021】

次に、図３及び図４を参照して、第１実施形態のメモリシステムの動作を説明する。

【0022】

図３は、電源回路３０に供給される電源ＶＩＮの電圧レベル、電源回路３０から出力される電源ＶＣＣの電圧レベル、ホスト装置２から送られるＰＷＲＤＩＳ信号の電圧レベル、メモリコントローラ２０の汎用入出力端子ＧＰＩＯの電圧レベル、電源回路３０のＰＷＲＤＩＳ＿ＰＭＩＣ端子の電圧レベルそれぞれについて、時間ｔの経過との関係を表すタイムチャートである。図４は、メモリシステム１の動作を示すフローチャートである。

【0023】

図３に示すように、電源回路３０が時間ｔ_１においてコネクタ３５を介して電源ＶＩＮを受けると、電源ＶＩＮは所定の電圧レベルとなる。電源回路３０は、電源ＶＩＮの供給に応じて時間ｔ_２において各Ｃｈ＊に対応する電源ＶＣＣを生成する（図４のＳ１００。以下同様。）。

【0024】

図３に示すように、初期状態ではホスト装置２はＰＷＲＤＩＳ信号を送信せず、ＰＷＲＤＩＳ信号の電圧レベルは時間ｔ_２においてローレベル（「Ｌ」）である。したがって、電源回路３０は、生成した電源ＶＣＣをメモリコントローラ２０やＮＡＮＤメモリ１０に供給する（Ｓ１０５）。

【0025】

メモリコントローラ２０のＣＰＵは、電源ＶＣＣの供給を受けると初期化動作を行い、時間ｔ_３において汎用入出力端子ＧＰＩＯの電圧レベルをハイレベル（「Ｈ」）とする（Ｓ１１０）。以後、メモリコントローラ２０は、ＰＷＲＤＩＳ信号の受信を待機する（Ｓ１１５のＮｏ）。

【0026】

ホスト装置２が時間ｔ_４においてＰＷＲＤＩＳ信号のレベルを「Ｈ」とし、メモリコントローラ２０のＰＷＲＤＩＳ＿ＳｏＣ端子のレベルが「Ｈ」となると（Ｓ１１５のＹｅｓ）、メモリコントローラ２０は、ＮＡＮＤメモリ１０に処理中のデータの書き込みが終了するまで（データ退避時間）、汎用入出力端子ＧＰＩＯのレベルを「Ｈ」に維持する（Ｓ１２０のＮｏ）。図３に示す例では、時間ｔ_５まで汎用入出力端子ＧＰＩＯの電圧レベルが「Ｈ」に維持されている。メモリコントローラ２０は、かかるデータ退避時間の間にＮＡＮＤメモリ１０の書き込み処理、フラッシュ処理、未保存データの退避などの処理を行うことができる。

【0027】

時間ｔ_４からｔ_５までのデータ退避時間（第２の期間）は、ＰＷＲＤＩＳ信号として規定される最低値である５秒間を超えない範囲で任意に決定される。データ退避時間は、予めＮＡＮＤメモリ１０の書き込み処理等の所要時間から設計してもよいし、実測により実験的に決定されてもよい。図３に示すように、データ退避時間（第２の期間）は、ＰＷＲＤＩＳ信号が要求する電源ＶＣＣをオフとする期間（第１の期間）よりも短い。

【0028】

時間ｔ_５においてデータ退避時間が経過すると（Ｓ１２０のＹｅｓ）、メモリコントローラ２０のＣＰＵは、時間ｔ_６において汎用入出力端子ＧＰＩＯのレベルを「Ｌ」とする（Ｓ１２５）。

【0029】

時間ｔ_６において汎用入出力端子ＧＰＩＯのレベルが「Ｈ」から「Ｌ」となると、図２のスイッチング素子Ｑがオンするので（Ｓ１３０）、ＰＷＲＤＩＳ＿ＰＭＩＣ端子の電位は「Ｌ」から「Ｈ」となり（Ｓ１３５）、ＰＷＲＤＩＳ＿ＳｏＣ端子と同電位となる。

【0030】

時間ｔ_６のタイミングで電源回路３０は、ＰＷＲＤＩＳ信号の定義に従い電源ＶＣＣの出力をオフとする（Ｓ１４０）。すなわち、電源ＶＣＣの供給を無効化する。このときメモリコントローラ２０への電源ＶＣＣの供給が停止するため、汎用入出力端子ＧＰＩＯのレベルが「Ｌ」のまま維持される。

【0031】

汎用入出力端子ＧＰＩＯのレベルが「Ｌ」でスイッチング素子Ｑはオンを維持するため、時間ｔ_８においてＰＷＲＤＩＳ信号のレベルが「Ｌ」となると（Ｓ１４５のＹｅｓ）、電源回路３０のＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルはローレベル「Ｌ」になる（Ｓ１５０）。

【0032】

電源回路３０は、ＰＷＲＤＩＳ信号の変化に応じて時間ｔ_９において電源ＶＣＣの出力をオンとする（Ｓ１５５）。すなわち、電源ＶＣＣの供給が再開される。

【0033】

メモリコントローラ２０は、電源ＶＣＣが再度供給される事により初期化動作を行い、メモリコントローラ２０のＣＰＵは、時間ｔ_１０において汎用入出力端子ＧＰＩＯのレベルを「Ｈ」として（Ｓ１６０）、スイッチング素子Ｑをオフし（Ｓ１６５）、ＰＷＲＤＩＳ＿ＳｏＣ端子のレベルを監視する。

【0034】

この実施形態によれば、メモリコントローラ２０がＰＷＲＤＩＳ信号の変化を検出すると、ＮＡＮＤメモリ１０におけるデータ退避時間を経過した後、スイッチング素子Ｑを介して電源回路３０にＰＷＲＤＩＳ信号のレベルを伝送する。すなわち、ホスト装置２、メモリコントローラ２０、電源回路３０がＰＷＲＤＩＳ信号に対応する場合に、簡易な構成でデータ退避時間を確保することができる。

【0035】

（第２実施形態）
続いて、図５を参照して、第２実施形態のメモリシステムについて説明する。この実施形態のメモリシステム１ａは、電源回路３０へのＰＷＲＤＩＳ信号の伝送制御をメモリコントローラ２０から直接行うように構成したものである。以下の説明において、第１実施形態と共通する要素や動作について共通の符号を付して示し、重複する説明を省略する。

【0036】

図５に示すように、この実施形態のメモリシステム２は、コネクタ３５を介して電源ＶＩＮと、ＰＷＲＤＩＳ信号とを受け入れる。ＰＷＲＤＩＳ信号の信号線は、メモリコントローラ２１の対応する入力端子ＰＷＲＤＩＳ＿ＳｏＣに接続されている。同様に、ＰＷＲＤＩＳ信号の信号線は、電源回路３０の対応する入力端子ＰＷＲＤＩＳ＿ＰＭＩＣにも接続されている。

【0037】

この実施形態のメモリシステム１ａでは、メモリコントローラ２１は、ＰＷＲＤＩＳ信号を受信する入力端子ＰＷＲＤＩＳ＿ＳｏＣ、外部電源を制御する制御信号ＣＴＲＬの端子としての出力端子Ｅｘ＿ＰＷＲ、電源ＶＣＣを受けるＶＣＣ端子、Ｅｘ＿ＰＷＲ端子の出力を制御するＣＰＵなどを備えている。また、ＮＡＮＤメモリ１０は、電源ＶＣＣを受けるＶＣＣ端子を有している。

【0038】

図５に示す電源回路３１は、ＰＷＲＤＩＳ信号を受信する入力端子ＰＷＲＤＩＳ＿ＰＭＩＣを備えており、電源回路３１としてＰＷＲＤＩＳ信号を受信可能である。また、電源回路３１は、電源ＶＣＣの出力の制御を可能にする入力端子Ｅｘ＿ＰＷＲを有している。

【0039】

次に、図６及び図７を参照して、第２実施形態のメモリシステム１ａの動作を説明する。

【0040】

図６は、電源回路３１に供給される電源ＶＩＮの電圧レベル、電源回路３１から出力される電源ＶＣＣの電圧レベル、ホスト装置２から送られるＰＷＲＤＩＳ信号の電圧レベル、外部電源を制御するメモリコントローラ２１の出力端子Ｅｘ＿ＰＷＲの電圧レベル、電源ＶＣＣの制御状態それぞれについて、時間ｔの経過との関係を表すタイムチャートである。図７は、メモリシステム１ａの動作を示すフローチャートである。

【0041】

図６に示すように、電源回路３１が時間ｔ_１においてコネクタ３５を介して電源ＶＩＮを受けると、電源ＶＩＮは所定の電圧レベルとなる。電源回路３１は、電源ＶＩＮの供給に応じて時間ｔ_２において各Ｃｈ＊に対応する電源ＶＣＣを生成する（図７のＳ１００）。

【0042】

図６に示すように、初期状態ではホスト装置２はＰＷＲＤＩＳ信号を送信せず、ＰＷＲＤＩＳ信号の電圧レベルは時間ｔ_２において「Ｌ」である。したがって、電源回路３１は、生成した電源ＶＣＣをメモリコントローラ２１やＮＡＮＤメモリ１０に供給する（Ｓ１０５）。

【0043】

メモリコントローラ２１のＣＰＵは、電源ＶＣＣの供給を受けると初期化動作を行い、時間ｔ_３ａにおいて出力端子Ｅｘ＿ＰＷＲの信号をハイレベル「Ｈ」とする（Ｓ１１１）。以後、メモリコントローラ２１は、ＰＷＲＤＩＳ信号の受信を待機する（Ｓ１１５のＮｏ）。

【0044】

ホスト装置２が時間ｔ_４においてＰＷＲＤＩＳ信号を「Ｈ」とし、メモリコントローラ２１のＰＷＲＤＩＳ＿ＳｏＣ端子のレベルが「Ｈ」となると（Ｓ１１５のＹｅｓ）、メモリコントローラ２１は、ＮＡＮＤメモリ１０に処理中のデータの書き込みが終了するまで（データ退避時間）、出力端子Ｅｘ＿ＰＷＲのレベルを「Ｈ」に維持する（Ｓ１２０のＮｏ）。図６に示す例では、時間ｔ_５ａまで出力端子Ｅｘ＿ＰＷＲの電圧レベルが「Ｈ」に維持されている。メモリコントローラ２１は、かかるデータ退避時間の間にＮＡＮＤメモリ１０の書き込み処理、フラッシュ処理、未保存データの退避などの処理を行うことができる。

【0045】

第２実施形態では、電源回路３１は、ＰＷＲＤＩＳ信号のレベルと入力端子Ｅｘ＿ＰＷＲのレベルを監視しており、ＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルが「Ｈ」であり、かつ入力端子Ｅｘ＿ＰＷＲのレベルが「Ｌ」である場合に、電源ＶＣＣの出力をオンからオフへと制御する。

【0046】

時間ｔ_４から時間ｔ_５ａまでのデータ退避時間が経過すると（Ｓ１２０のＹｅｓ）、メモリコントローラ２１のＣＰＵは、時間ｔ_６ａにおいて出力端子Ｅｘ＿ＰＷＲのレベルを「Ｈ」から「Ｌ」とする（Ｓ１２６）。

【0047】

メモリコントローラ２１の出力端子Ｅｘ＿ＰＷＲのレベルが「Ｌ」、即ち、電源回路３１の入力端子Ｅｘ＿ＰＷＲのレベルが「Ｌ」となる時、ＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルは「Ｈ」である。これにより、電源回路３１は、時間ｔ_７において電源ＶＣＣの出力をオンからオフへと制御する。（Ｓ１４１）。すなわち、電源ＶＣＣの供給を無効化する。

【0048】

電源回路３１は、時間ｔ_８におけるＰＷＲＤＩＳ＿ＰＭＩＣのレベル変化に応じて（Ｓ１４５のＹｅｓ）、時間ｔ_９ａにおいて電源ＶＣＣの出力をオンとする（Ｓ１５５）。すなわち、電源ＶＣＣの供給が再開される。

【0049】

メモリコントローラ２１は、電源ＶＣＣが再度供給される事により初期化動作を行い、メモリコントローラ２１のＣＰＵは、時間ｔ_１０において出力端子Ｅｘ＿ＰＷＲのレベルを「Ｈ」とする（Ｓ１６１）。

【0050】

この実施形態によれば、メモリコントローラ２１がＰＷＲＤＩＳ信号の変化を検出すると、ＮＡＮＤメモリ１０におけるデータ退避時間を経過した後、直接電源回路３１に対して電源ＶＣＣの出力を制御するＥｘ＿ＰＷＲ信号のレベルを伝送する。すなわち、外部回路等を付加することなく簡易な構成でデータ退避時間を確保することができる。

【0051】

（第３実施形態）
続いて、図８を参照して、第３実施形態のメモリシステムについて説明する。この実施形態のメモリシステム３は、電源回路３２へのＰＷＲＤＩＳ信号の伝送制御を、電源喪失通知信号（以下、ＰＬＮ（Ｐｏｗｅｒ Ｌｏｓｓ Ｎｏｔｉｆｉｃａｔｉｏｎ）信号と称する）と電源喪失確認信号（以下、ＰＬＡ（Ｐｏｗｅｒ Ｌｏｓｓ Ａｃｋｎｏｗｌｅｄｇｅ）信号と称する）を用いて実現したものである。以下の説明において、第１実施形態や第２実施形態と共通する要素や動作について共通の符号を付して示し、重複する説明を省略する。

【0052】

図８に示すように、この実施形態のメモリシステム１ｂは、コネクタ３５を介して電源ＶＩＮと、ＰＷＲＤＩＳ信号とを受け入れる。ＰＷＲＤＩＳ信号の信号線は、電源回路３２の対応する入力端子ＰＷＲＤＩＳ＿ＰＭＩＣに接続されている。

【0053】

この実施形態のメモリシステム１ｂでは、メモリコントローラ２２は、ＰＬＮ信号を受けるＰＬＮ端子、制御信号ＣＴＲＬとしてのＰＬＡ信号を発信するＰＬＡ端子、電源ＶＣＣを受けるＶＣＣ端子、ＰＬＮ信号、ＰＬＡ信号を制御するＣＰＵなどを備えている。また、ＮＡＮＤメモリ１０は、電源ＶＣＣを受けるＶＣＣ端子を有している。

【0054】

ＰＬＮ端子は、電源喪失を通知する機能を実現する。ＰＬＡ端子は、ＰＬＮ端子への信号入力に対して確認信号を返信する機能を実現する。

【0055】

図８に示す電源回路３２は、ＰＷＲＤＩＳ信号を受信するＰＷＲＤＩＳ＿ＰＭＩＣ端子を備えており、電源回路３２としてＰＷＲＤＩＳ信号を受信可能である。また、電源回路３２は、電源ＶＣＣの出力の制御を可能にする入力端子Ｅｘ＿ＰＷＲを有している。さらに、電源回路３２は、電源喪失保護信号を送出可能なＯＭＰ端子（ＯＭＰ；Ｏｆｆ Ｍｏｄｕｌｅ Ｐｏｗｅｒ Ｌｏｓｓ Ｐｒｏｔｅｃｔｉｏｎ）を有している。

【0056】

次に、図９及び図１０を参照して、第３実施形態のメモリシステム１ｂの動作を説明する。

【0057】

図９は、電源回路３２に供給される電源ＶＩＮの電圧レベル、電源回路３２から出力される電源ＶＣＣの電圧レベル、ホスト装置２から送られるＰＷＲＤＩＳ信号の電圧レベル、電源回路３２のＯＭＰ端子（メモリコントローラ２２のＰＬＮ端子）における電圧レベル、電源回路３２の入力端子Ｅｘ＿ＰＷＲ（メモリコントローラ２２のＰＬＡ端子）における電圧レベル、電源ＶＣＣの制御状態それぞれについて、時間ｔの経過との関係を表すタイムチャートである。図１０は、メモリシステム１ｂの動作を示すフローチャートである。

【0058】

図９に示すように、電源回路３２が時間ｔ_１においてコネクタ３５を介して電源ＶＩＮを受けると、電源ＶＩＮは所定の電圧レベルとなる。電源回路３２は、電源ＶＩＮの供給に応じて時間ｔ_２において各Ｃｈ＊に対応する電源ＶＣＣを生成する（図１０のＳ１００）。

【0059】

図９に示すように、初期状態ではホスト装置２はＰＷＲＤＩＳ信号を送信せず、ＰＷＲＤＩＳ信号の電圧レベルは時間ｔ_２において「Ｌ」である。したがって、電源回路３２は、生成した電源ＶＣＣをメモリコントローラ２２やＮＡＮＤメモリ１０に供給する（Ｓ１０５）。

【0060】

電源回路３２は、電源ＶＩＮを受けると、時間ｔ_３ｂにおいてＯＭＰ端子のレベルを「Ｈ」とする（Ｓ１１２）。電源回路３２のＯＭＰ端子はメモリコントローラ２２のＰＬＮ端子と接続されているから、ＰＬＮ端子のレベルが「Ｈ」となる。メモリコントローラ２２のＣＰＵは、電源ＶＣＣを受けると初期化動作を行い、ＰＬＮ端子を入力モードとし、時間ｔ_３ｃにおいてＰＬＡ端子を出力モードで「Ｈ」レベルとする。メモリコントローラ２２のＰＬＡ端子は電源回路３２のＥｘ＿ＰＷＲ端子と接続されているから、Ｅｘ＿ＰＷＲ端子のレベルも「Ｈ」となる（Ｓ１１３）。以後、電源回路３２は、ＰＷＲＤＩＳ信号の受信を待機する（Ｓ１１５のＮｏ）。

【0061】

この実施形態では、電源回路３２は、ＰＷＲＤＩＳ信号のレベルと入力端子Ｅｘ＿ＰＷＲのレベルを監視しており、ＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルが「Ｈ」であり、かつ入力端子Ｅｘ＿ＰＷＲのレベルが「Ｌ」から「Ｈ」に変化した場合に、電源ＶＣＣの出力をオンからオフへと制御する。

【0062】

ホスト装置２が時間ｔ_４においてＰＷＲＤＩＳ信号を「Ｈ」とし、電源回路３２のＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルが「Ｈ」となると（Ｓ１１５のＹｅｓ）、電源回路３２は、時間ｔ_４ａにおいてＯＰＭ端子のレベルを「Ｌ」とする。ＯＰＭ端子はＰＬＮ端子と接続されているから、ＯＰＭ端子のレベルが「Ｌ」になるとＰＬＮ端子のレベルも「Ｌ」になる。メモリコントローラ２２にプログラムされた動作に従い、ＮＡＮＤメモリ１０に処理中のデータの書き込み（データ退避）が開始されると、時間ｔ_４ｂにおいてＰＬＡ端子のレベルを「Ｌ」とし、電源回路３２のＥｘ＿ＰＷＲ端子のレベルも「Ｌ」になる（Ｓ１１６）。

【0063】

メモリコントローラ２２は、ＮＡＮＤメモリ１０に処理中のデータの書き込みが終了するまで（データ退避時間）ＰＬＡ端子のレベルを「Ｌ」とし、Ｅｘ＿ＰＷＲ端子のレベルを「Ｌ」に維持する（Ｓ１２０のＮｏ）。図９に示す例では、時間ｔ_５ｂまでＥｘ＿ＰＷＲ端子の電圧レベルが「Ｌ」に維持されている。メモリコントローラ２２は、かかるデータ退避時間の間にＮＡＮＤメモリ１０の書き込み処理、フラッシュ処理、未保存データの退避などの処理を行うことができる。

【0064】

時間ｔ_４から時間ｔ_５ｂまでのデータ退避時間が経過すると（Ｓ１２０のＹｅｓ）、メモリコントローラ２２のＣＰＵは、時間ｔ_６ｂからｔ_７までの期間においてＰＬＡ端子のレベルを一時的に「Ｌ」から「Ｈ」にする（Ｓ１２１）。これにより、電源回路３２の入力端子Ｅｘ＿ＰＷＲのレベルも「Ｌ」から「Ｈ」となる（Ｓ１２２）。

【0065】

電源回路３２の入力端子Ｅｘ＿ＰＷＲのレベルが「Ｈ」になる時、ＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルは「Ｈ」である。これにより、電源回路３２は、時間ｔ_７において電源ＶＣＣの出力をオンからオフへと制御する。（Ｓ１４０）。すなわち、電源ＶＣＣの供給を無効化する。

【0066】

電源回路３２は、ＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルを監視している（Ｓ１４６のＮｏ）。時間ｔ_８においてＰＷＲＤＩＳ＿ＰＭＩＣ端子のレベルが「Ｈ」から「Ｌ」になると（Ｓ１４６のＹｅｓ）、電源回路３２は、時間ｔ_９ｂにおいて電源ＶＣＣの出力をオンにし（Ｓ１５５）、時間ｔ_９ｃにおいてＯＭＰ端子のレベルを「Ｌ」から「Ｈ」にする（Ｓ１６６）。電源回路３２のＯＭＰ端子はメモリコントローラ２２のＰＬＮ端子と接続されているから、ＰＬＮ端子のレベルが「Ｈ」となる。メモリコントローラ２２のＣＰＵは、時間ｔ_９ｂにおいて電源ＶＣＣを受けると初期化動作を行い、時間ｔ_１０ａにおいてＰＬＮ端子を入力モード、ＰＬＡ端子を出力モードで「Ｈ」レベルとする。メモリコントローラ２２のＰＬＡ端子は電源回路３２のＥｘ＿ＰＷＲ端子と接続されているから、Ｅｘ＿ＰＷＲ端子のレベルも「Ｈ」となる（Ｓ１６７）。

【0067】

この実施形態によれば、既存のＰＬＮ端子やＰＬＡ端子を用いて電源ＶＣＣの出力を制御するので、外部回路等を付加することなく簡易な構成でデータ退避時間を確保することができる。

【0068】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0069】

１…メモリシステム、２…ホスト装置、１０…ＮＡＮＤメモリ、２０…メモリコントローラ、３０…電源回路、３５…コネクタ、Ｑ…スイッチング素子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】