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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024041448
(43)【公開日】2024-03-27
(54)【発明の名称】電源制御回路及びメモリシステム
(51)【国際特許分類】
G11C 5/14 20060101AFI20240319BHJP
【ＦＩ】
G11C5/14 300
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022146276
(22)【出願日】2022-09-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100213654
【弁理士】
【氏名又は名称】成瀬 晃樹
(72)【発明者】
【氏名】松本 肇
(57)【要約】
【課題】電力をより適切に供給することができる電源制御回路及びメモリシステムを提供する。
【解決手段】本実施形態による電源制御回路は、入力部と、出力部と、電源制御部と、を備える。入力部は、ホストから入力電圧の供給を受ける。出力部と、入力電圧に基づいて、第１出力電圧を出力する。電源制御部は、入力電圧が第１所定電圧から第２所定電圧になるまでの第１時間に応じて、第１出力電圧の出力開始タイミングを変更するように、出力部を制御する。
【選択図】図３
【解決手段】本実施形態による電源制御回路は、入力部と、出力部と、電源制御部と、を備える。入力部は、ホストから入力電圧の供給を受ける。出力部と、入力電圧に基づいて、第１出力電圧を出力する。電源制御部は、入力電圧が第１所定電圧から第２所定電圧になるまでの第１時間に応じて、第１出力電圧の出力開始タイミングを変更するように、出力部を制御する。
【選択図】図３
【特許請求の範囲】
【請求項1】
ホストから入力電圧の供給を受ける入力部と、
前記入力電圧に基づいて、少なくとも一つの第１出力電圧を出力する出力部と、
前記入力電圧が第１電圧から第２電圧になるまでの第１時間に応じて、前記第１出力電圧の出力開始タイミングを変更するように、前記出力部を制御する電源制御部と、
を備える、電源制御回路。
前記入力電圧に基づいて、少なくとも一つの第１出力電圧を出力する出力部と、
前記入力電圧が第１電圧から第２電圧になるまでの第１時間に応じて、前記第１出力電圧の出力開始タイミングを変更するように、前記出力部を制御する電源制御部と、
を備える、電源制御回路。
【請求項2】
前記電源制御部は、前記第１時間が第３時間より長い場合における前記出力開始タイミングを、前記第１時間が前記第３時間以下である場合における前記出力開始タイミングよりも遅くする、請求項１に記載の電源制御回路。
【請求項3】
前記出力部は、前記入力部から出力される第２出力電圧の供給を受けて、前記第１出力電圧を出力し、
前記電源制御部は、
前記第１時間が前記第３時間以下である場合、前記第２出力電圧が第３電圧に達してから第１遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第３時間より長い場合、前記第２出力電圧が前記第３電圧に達してから第２遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第２遅延時間は、前記第１遅延時間よりも長い、請求項２に記載の電源制御回路。
前記電源制御部は、
前記第１時間が前記第３時間以下である場合、前記第２出力電圧が第３電圧に達してから第１遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第３時間より長い場合、前記第２出力電圧が前記第３電圧に達してから第２遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第２遅延時間は、前記第１遅延時間よりも長い、請求項２に記載の電源制御回路。
【請求項4】
前記出力部は、所定時間間隔及び所定順番で、前記第１出力電圧に応じたそれぞれの電圧の出力を開始する、複数のチャネルを有し、
前記複数のチャネルは、異なる前記出力開始タイミングに対して、前記所定時間間隔及び前記所定順番が略同じになるように、前記第１出力電圧に応じたそれぞれの電圧の出力を開始する、請求項１に記載の電源制御回路。
前記複数のチャネルは、異なる前記出力開始タイミングに対して、前記所定時間間隔及び前記所定順番が略同じになるように、前記第１出力電圧に応じたそれぞれの電圧の出力を開始する、請求項１に記載の電源制御回路。
【請求項5】
前記出力部は所定時間間隔および所定順番で、前記第１出力電圧に応じたそれぞれの電圧の出力を開始する、複数のチャネルを有し、
前記複数のチャネルは前記所定順番のうち最も始めの順番である第１のチャネルを含み、
前記異なる出力開始タイミングで前記第１チャネルから前記第１出力電圧に応じて電圧の出力を開始した後、前記複数のチャネルは、前記所定時間間隔及び前記所定順番が略同じになるように、前記第１出力電圧に応じてそれぞれの電圧の出力を開始する、
請求項１に記載の電源制御回路。
前記複数のチャネルは前記所定順番のうち最も始めの順番である第１のチャネルを含み、
前記異なる出力開始タイミングで前記第１チャネルから前記第１出力電圧に応じて電圧の出力を開始した後、前記複数のチャネルは、前記所定時間間隔及び前記所定順番が略同じになるように、前記第１出力電圧に応じてそれぞれの電圧の出力を開始する、
請求項１に記載の電源制御回路。
【請求項6】
前記出力部は、異なる前記出力開始タイミングに対して、前記第１出力電圧の上昇速度が略同じになるように、前記第１出力電圧を出力する、請求項１に記載の電源制御回路。
【請求項7】
前記電源制御部は、前記第１時間を逓倍した時間に基づいて、前記出力開始タイミングを変更する、請求項１に記載の電源制御回路。
【請求項8】
前記電源制御部は、前記第１時間を複数の閾時間と比較し、複数の比較結果ごとに予め設定された遅延時間に基づいて、前記出力開始タイミングを変更する、請求項１に記載の電源制御回路。
【請求項9】
前記出力部は、前記入力部から出力される第２出力電圧の供給を受けて、前記第１出力電圧を出力し、
前記電源制御部は、
前記第１時間が第４時間以下である場合、前記第２出力電圧が第３電圧に達してから第３遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第４時間より長く、第５時間以下である場合、前記第２出力電圧が前記第３電圧に達してから第４遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第５時間より長い場合、前記第２出力電圧が前記第３電圧に達してから第５遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第４遅延時間は、前記第３遅延時間よりも長く、
前記第５遅延時間は、前記第４遅延時間よりも長い、
請求項１に記載の電源制御回路。
前記電源制御部は、
前記第１時間が第４時間以下である場合、前記第２出力電圧が第３電圧に達してから第３遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第４時間より長く、第５時間以下である場合、前記第２出力電圧が前記第３電圧に達してから第４遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第１時間が前記第５時間より長い場合、前記第２出力電圧が前記第３電圧に達してから第５遅延時間経過後に、前記第１出力電圧の出力を開始させ、
前記第４遅延時間は、前記第３遅延時間よりも長く、
前記第５遅延時間は、前記第４遅延時間よりも長い、
請求項１に記載の電源制御回路。
【請求項10】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記不揮発性メモリ及び前記コントローラに電力を供給する電源制御回路と、
を備え、
前記電源制御回路は、
前記ホストから入力電圧の供給を受ける入力部と、
前記入力電圧に基づいて、少なくとも一つの第１出力電圧を出力する出力部と、
前記入力電圧が第１電圧から第２電圧になるまでの第１時間に応じて、前記第１出力電圧の出力開始タイミングを変更するように、前記出力部を制御する電源制御部と、
を有する、メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記不揮発性メモリ及び前記コントローラに電力を供給する電源制御回路と、
を備え、
前記電源制御回路は、
前記ホストから入力電圧の供給を受ける入力部と、
前記入力電圧に基づいて、少なくとも一つの第１出力電圧を出力する出力部と、
前記入力電圧が第１電圧から第２電圧になるまでの第１時間に応じて、前記第１出力電圧の出力開始タイミングを変更するように、前記出力部を制御する電源制御部と、
を有する、メモリシステム。
【請求項11】
前記出力部は、
前記不揮発性メモリに、前記第１出力電圧に応じた電圧を出力する第１チャネルと、
前記コントローラに、前記第１出力電圧に応じた電圧を出力する第２チャネルと、
を有する、請求項１０に記載のメモリシステム。
前記不揮発性メモリに、前記第１出力電圧に応じた電圧を出力する第１チャネルと、
前記コントローラに、前記第１出力電圧に応じた電圧を出力する第２チャネルと、
を有する、請求項１０に記載のメモリシステム。
【請求項12】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記不揮発性メモリ及び前記コントローラに電力を供給する電源制御回路と、
を備え、
前記電源制御回路は、入力電圧の上昇速度が異なる前記ホストに応じた異なるタイミングで電力の供給を開始する、メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記不揮発性メモリ及び前記コントローラに電力を供給する電源制御回路と、
を備え、
前記電源制御回路は、入力電圧の上昇速度が異なる前記ホストに応じた異なるタイミングで電力の供給を開始する、メモリシステム。
【請求項13】
複数のホストと接続可能であり、
前記複数のホストの少なくともひとつから入力電圧の供給を受ける入力部と、
前記入力電圧に基づいて、第１出力電圧を出力する出力部と、
前記第１出力電圧を供給される第１チャネルを備え、
前記入力電圧が第１電圧から第２電圧になるまでの起動時間に応じて、前記第１出力電圧の出力開始時間を設定し、
前記複数のホストは前記起動時間が第１時間である第１ホストと、前記起動時間が第２時間である第２ホストを含み、
前記第１ホストが接続された場合、前記第１時間に応じた第１遅延時間経過後、前記第１チャネルに前記第１出力電圧を供給し、
前記第２ホストが接続された場合、前記第２時間に応じた第２遅延時間経過後、前記第１チャネルに前記第１出力電圧を供給する、
電源制御回路。
前記複数のホストの少なくともひとつから入力電圧の供給を受ける入力部と、
前記入力電圧に基づいて、第１出力電圧を出力する出力部と、
前記第１出力電圧を供給される第１チャネルを備え、
前記入力電圧が第１電圧から第２電圧になるまでの起動時間に応じて、前記第１出力電圧の出力開始時間を設定し、
前記複数のホストは前記起動時間が第１時間である第１ホストと、前記起動時間が第２時間である第２ホストを含み、
前記第１ホストが接続された場合、前記第１時間に応じた第１遅延時間経過後、前記第１チャネルに前記第１出力電圧を供給し、
前記第２ホストが接続された場合、前記第２時間に応じた第２遅延時間経過後、前記第１チャネルに前記第１出力電圧を供給する、
電源制御回路。
【請求項14】
前記第１時間は前記第２時間よりも長く、
前記第１遅延時間は前記第２遅延時間よりも長い、
請求項１３に記載の電源制御回路。
前記第１遅延時間は前記第２遅延時間よりも長い、
請求項１３に記載の電源制御回路。
【請求項15】
前記第１出力電圧を供給される第２チャネルをさらに備え、
前記第１ホストが接続された場合、前記第１チャネルに前記第１出力電圧を供給してから第３時間経過後に、前記第２チャネルに第１出力電圧を供給し、
前記第２ホストが接続された場合、前記第１チャネルに前記第１出力電圧を供給してから前記第３時間経過後に前記第２チャネルに第１出力電圧を供給する、
請求項１３に記載の電源制御回路。
前記第１ホストが接続された場合、前記第１チャネルに前記第１出力電圧を供給してから第３時間経過後に、前記第２チャネルに第１出力電圧を供給し、
前記第２ホストが接続された場合、前記第１チャネルに前記第１出力電圧を供給してから前記第３時間経過後に前記第２チャネルに第１出力電圧を供給する、
請求項１３に記載の電源制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、電源制御回路及びメモリシステムに関する。
【背景技術】
【0002】
ホストからの電力供給を受け、電源ＩＣを含んだ電源回路がコントローラ、ＮＡＮＤメモリ等に電力（電圧）を供給するメモリシステムが提供されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第９７５５５０８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
電力をより適切に供給することができる電源制御回路及びメモリシステムを提供する。
【課題を解決するための手段】
【0005】
本実施形態による電源制御回路は、入力部と、出力部と、電源制御部と、を備える。入力部は、ホストから入力電圧の供給を受ける。出力部と、入力電圧に基づいて、第１出力電圧を出力する。電源制御部は、入力電圧が第１所定電圧から第２所定電圧になるまでの第１時間に応じて、第１出力電圧の出力開始タイミングを変更するように、出力部を制御する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムのシステム構成の一例を示した図である。
【図2】第１実施形態に係る電源ＩＣの構成を示したブロック図である。
【図3】第１実施形態に係るメモリシステムの動作の一例を示すタイミングチャートである。
【図4】第１実施形態に係る遅延時間の決定のための立ち上がり時間の測定方法の一例を示す図である。
【図5】第１実施形態に係るメモリシステムの動作の一例を示すタイミングチャートである。
【図6】第１実施形態に係るメモリシステムの動作の一例を示すフロー図である。
【図7】比較例に係るメモリシステムの動作の一例を示すタイミングチャートである。
【図8】第２実施形態に係るメモリシステムの動作の一例を示すフロー図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
本明細書では、いくつかの要素に複数の表現の例を付している。なおこれら表現の例はあくまで例示であり、上記要素が他の表現で表現されることを否定するものではない。また、複数の表現が付されていない要素についても、別の表現で表現されてもよい。
【0009】
また、図面は模式的なものであり、厚みと平面寸法との関係や各層の厚みの比率などは現実のものと異なることがある。また、図面相互間において互いの寸法の関係や比率が異なる部分が含まれることもある。
【0010】
（第１実施形態）
図１は、第１実施形態に係るメモリシステム１のシステム構成の一例を示す。尚、本実施形態に係るメモリシステムは例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られない。
図１は、第１実施形態に係るメモリシステム１のシステム構成の一例を示す。尚、本実施形態に係るメモリシステムは例えばＳＳＤ（Solid State Drive）等のメモリシステムであるが、これに限られない。
【0011】
図１に示すように、メモリシステム１は、ホスト２と接続される。尚、本実施形態においてホスト２は、例えばノートブック型ポータブルコンピュータやタブレット端末、その他デタッチャブルノートＰＣ、携帯電話のような種々の電子機器である。また、ホスト２は、データセンタ等に用いられるサーバ装置でも良い。メモリシステム１は、例えばこれらホスト２の外部メモリとして用いられ得る。
【0012】
図１に示すようにメモリシステム１は、基板１１、不揮発性メモリ１２、コントローラ１３、不揮発性メモリ１２よりも高速で動作可能な揮発性メモリ１４、オシレータ（ＯＳＣ）１５、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）１６、電源回路１７、温度センサ１８、コネクタ２１、及び抵抗、コンデンサ等のその他の電子部品を有する。
【0013】
不揮発性メモリ１２は例えばＮＡＮＤ型フラッシュメモリ（以下、ＮＡＮＤメモリと略す）である。以降の説明では、不揮発性メモリ１２を、「ＮＡＮＤメモリ１２」として説明するが、不揮発性メモリ１２はこれに限らず、例えばＭＲＡＭ（Magnetoresistive Random Access Memory）等の、不揮発性の他のメモリでも良い。
【0014】
揮発性メモリ１４は例えばＤＲＡＭ（Dynamic Random Access Memory）である。以降の説明では、揮発性メモリ１４を、「ＤＲＡＭ１４」として説明するが、揮発性メモリ１４はこれに限らず、揮発性の他のメモリでも良い。
【0015】
尚、本実施形態のＮＡＮＤメモリ１２やコントローラ１３は、電子部品である半導体パッケージとして実装される。例えばＮＡＮＤメモリ１２の半導体パッケージは、複数の半導体チップ（メモリチップ）がスタックされ、１つのパッケージ内に封止されている。
【0016】
基板１１は、例えばガラスエポキシ樹脂等の材料で構成された略矩形状の回路基板である。
【0017】
コネクタ２１は、インターフェース部、基板インターフェース部、端子部または接続部とも称される。コネクタ２１は、例えば複数の接続端子２１ａ（金属端子）を有する。コネクタ２１は、ホスト２と電気的に接続され、ホスト２との間で信号（制御信号及びデータ信号）をやり取りする。
【0018】
メモリシステム１は、インターフェース３を介してホスト２と電気的に接続される。ホスト２は、メモリシステム１に対してデータアクセス制御を実行し、例えばメモリシステム１に書き込み要求、読み出し要求、及び消去要求を送ることで、メモリシステム１に対してデータの書き込み、読み出し、及び消去を実行する。
【0019】
本実施形態に係るインターフェース３は、例えばＰＣＩｅ（Peripheral Component Interconnect Express）である。すなわち、コネクタ２１とホスト２との間には、ＰＣＩｅの規格に則した高速信号（高速差動信号）が流れる。
【0020】
尚、インターフェース３は、ＳＡＳ（Serial Attached SCSI）やＳＡＴＡ（Serial Advanced Technology Attachment）、ＮＶＭｅ（Non Volatile Memory Express）、ＵＳＢ（Universal Serial Bus）等の他の規格が用いられてもよい。
【0021】
メモリシステム１は電力線５を介して、ホスト電源部４（電源回路）に電気的に接続される。ホスト電源部４は、メモリシステム１で使用される各種電源を、電力線５及びコネクタ２１を介して提供する。
【0022】
電源回路１７は、コネクタ２１及び電力線５を介してホスト電源部４に電気的に接続される。電源回路１７は、ホスト電源部４からメモリシステム１の稼働に必要な電力を供給する。電源回路１７は、ＮＡＮＤメモリ１２、コントローラ１３、及びＤＲＡＭ１４などの各電子部品に電力を供給する。
【0023】
電源回路１７は、電源ＩＣ１７ａを含み、電源ＩＣ１７ａには、抵抗、コンデンサ、インダクタ、等の電子部品が接続されている。電源ＩＣ１７ａについては、後述する。尚、電源ＩＣ１７ａは、電源部、電源チップ、複合電源制御ＩＣ、と称されても良く、電源ＩＣ１７ａは例えばＰＭＩＣ（Power Management Integrated Circuit）である。
【0024】
本実施形態に係る電源ＩＣ１７ａは、例えばＷＬＣＳＰ（Wafer Level Chip Size Package）であり、少なくとも１つのチップがパッケージング（封止）される。尚、電源ＩＣ１７ａはこれに限られない。
【0025】
コントローラ１３は、ＮＡＮＤメモリ１２の動作を制御する。すなわち、コントローラ１３は、ＮＡＮＤメモリ１２に対するデータの書き込み、読み出し、及び消去を制御する。コントローラ１３はＳｏＣ、回路でもいいしファームでもいい。
【0026】
また、コントローラ１３は、リセット入力を備えており、入力される信号に応じてコントローラ１３自体の状態の初期化（リセット）や、リセット状態の解除を行い、メモリシステム１をシステムとして正常に起動させる。尚、リセット状態の解除に用いられる信号は、例えばＰＯＷＥＲ ＯＮ ＲＥＳＥＴと称される。また、本明細書中の説明において、「リセット状態にする」と述べた場合、もともとリセット状態であるものをリセット状態に保つ場合も含むものとする。
【0027】
ＤＲＡＭ１４は、前述のように揮発性メモリの一例であり、ＮＡＮＤメモリ１２の管理情報の保管やデータのキャッシュなどに用いられる。オシレータ１５は、所定周波数の動作信号をコントローラ１３に供給する。ＥＥＰＲＯＭ１６は、制御プログラム等を固定情報として格納している。
【0028】
温度センサ１８は、例えばコントローラ１３の温度を監視する。尚、温度センサ１８は、例えば基板１１においてコントローラ１３の近傍に搭載されるが、温度センサ１８の位置はこれに限らない。さらに温度センサ１８は、必ずしも基板１１上に設けられる必要は無く、コントローラ１３の機能として設けられても良い。
【0029】
また、温度センサ１８は、温度センサ１８が実装された位置の周辺の温度を計測するが、温度センサ１８によって計測された温度を「メモリシステム１の温度」と称しても良い。また、温度センサ１８がコントローラ１３の近傍に実装された場合、温度センサ１８によって計測された温度を「コントローラ１３の温度」と称しても良い。
【0030】
図２は、本実施形態に係る電源ＩＣ１７ａの構成を示したブロック図である。本実施形態において電源ＩＣ（電源制御回路）１７ａは、ロードスイッチ１７０、電源制御部１７１、及び複数の電源チャネルＣＨ１乃至電源チャネルＣＨ４を備える。尚、各電源チャネルは、単に電源と称されても良い。尚、電源チャネルの数はこれに限らない。
【0031】
電源ＩＣ１７ａには、電位の基準を決めるグランド電圧（ＧＮＤ）が供給される。フレームグランドにより、ノイズを抑制することができる。
【0032】
ロードスイッチ１７０は、電子部品へ電力を供給する回路である。ロードスイッチ１７０は、後述する電源制御部１７１によって、ＯＮ状態／ＯＦＦ状態を制御される。ロードスイッチ１７０の入力１７０ｉは、基板１１に備えられた配線（配線層、内部配線）、コネクタ２１、電力線５を介して、ホスト２（具体的には、ホスト電源部４）と接続される。ロードスイッチ（入力部）１７０の入力１７０ｉには、ホスト電源部４から電力（入力電圧ＶＩＮ）が供給される。
【0033】
ロードスイッチ１７０の出力１７０ｏは、例えば電源ＩＣ１７ａの外部を経由して、各電源チャネルＣＨの入力ＣＨ１ｉ乃至ＣＨ４ｉに電気的に接続される。換言すれば、ロードスイッチ１７０がＯＮ状態のとき、ロードスイッチ１７０の出力１７０ｏから、基板１１に備えられた配線（配線層、内部配線）を経由して、再度電源ＩＣ１７ａ内の各電源チャネルＣＨに電力が供給される。
【0034】
一方で、ロードスイッチ１７０がＯＦＦ状態の時、各電源チャネルＣＨへの電力の供給が停止（遮断、中断）される。
【0035】
本実施形態において電源チャネルＣＨ１は、例えばＬＤＯ（Low Drop Out）である。また、電源チャネルＣＨ２乃至電源チャネルＣＨ４は、例えばＤＣ／ＤＣコンバータである。
【0036】
ＬＤＯは、リニア・レギュレータであり、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やパワー・トランジスタといったパワー・デバイス（パス・トランジスタ）のオン抵抗を利用して、入力された電力を強制的に消費することで所望の出力電圧に変換する回路方式である。ＬＤＯとは、入力と出力の電位差が小さい場合においてもレギュレータとして動作するものを指す。
【0037】
また、ＤＣ／ＤＣコンバータは、スイッチングレギュレータであり、入力された電圧をスイッチングすることによってスイッチングパルスを出力し、その出力パルスをインダクタとコイルによるフィルタで平滑化することによってＤＣ電源として働く。
【0038】
本実施形態において、電源チャネルＣＨ２の出力ＣＨ２ｏは、コントローラ１３と接続され、コントローラ１３に所定の電圧を供給する。電源チャネルＣＨ３の出力ＣＨ３ｏは、ＤＲＡＭ１４に接続され、ＤＲＡＭ１４に所定の電圧を供給する。電源チャネルＣＨ４の出力ＣＨ４ｏは、ＮＡＮＤメモリ１２に接続され、ＮＡＮＤメモリ１２に所定の電圧を供給する。尚、各電源チャネルＣＨの種類や接続関係は、前述したものに限定されず適宜変更可能である。
【0039】
以下では、複数の電源チャネルＣＨ１～ＣＨ４は、出力部１７２とも呼ばれる場合がある。出力部１７２は、入力電圧ＶＩＮに基づいて、第１出力電圧１７２＿ＯＵＴを出力する。より詳細には、出力部１７２は、ロードスイッチ１７０から出力される第２出力電圧ＶＯＵＴの供給を受けて、第１出力電圧１７２＿ＯＵＴを出力する。
【0040】
電源制御部１７１は、自発的に出力部１７２の電力出力シーケンスを行う。換言すると、電源制御部１７１は、所定の時間間隔及び所定の順番で、第１出力電圧１７２＿ＯＵＴに応じた複数の電源チャネルＣＨそれぞれの電圧を出力部１７２に出力させる。また、電源制御部１７１は、ロードスイッチ１７０のＯＮ／ＯＦＦ制御を行なう。また、電源制御部１７１は、タイマーを有する。電源制御部１７１は、タイマーを用いて、ロードスイッチ１７０及び電源チャネルＣＨ１～ＣＨ４を動作させるために必要なクロック信号を用いて、後述する立ち上がり時間Ｔを計測する。
【0041】
ホスト２からメモリシステム１への電力供給開始時において、電源制御部１７１は、ホスト２の入力電圧ＶＩＮの上昇速度に応じて、第１出力電圧１７２＿ＯＵＴの出力開始タイミングが異なるように、出力部１７２を制御する。より詳細には、電源制御部１７１は、入力電圧ＶＩＮが測定開始電圧Ｖ０（第３電圧）から測定終了電圧Ｖ１（第４電圧）になるまでの立ち上がり時間Ｔ（第１時間）に応じて、第１出力電圧１７２＿ＯＵＴの出力開始タイミングの変更を出力部１７２に指示する。出力開始タイミングとは、電力出力シーケンスのうち、最初に電力を出力するように設定されている電源チャネルＣＨが電力を出力し始めるタイミングのことである。これにより、図３～図６を参照して、後で説明するように、電力をより適切に供給することができる。
【0042】
次に、ホスト２からメモリシステム１への電力供給開始時における、メモリシステム１の動作について説明する。
【0043】
図３は、第１実施形態に係るメモリシステム１の動作の一例を示すタイミングチャートである。図３は、ソフトスタート動作を行うホスト２と接続される場合のメモリシステム１の動作の例を示す。ソフトスタート動作とは、ホスト２からメモリシステム１に電力を供給する際に、突入電流を避けるために電力出力を徐々に上昇させて電力を供給する動作のことである。
【0044】
【0045】
図３を参照する。ホスト２が、メモリシステム１へ電力の供給を開始すると、ホスト電源部４から、ロードスイッチ１７０の入力１７０ｉに電流が供給される。時刻ｔ１において、入力電圧ＶＩＮが上昇し始める（立ち上がる）。
【0046】
図３および図４を参照する。時刻ｔａにおいて、入力電圧ＶＩＮが測定開始電圧Ｖ０に達する。測定開始電圧Ｖ０は、例えば、２Ｖである。電源制御部１７１は、入力電圧ＶＩＮの立ち上がり時間Ｔの測定を開始する。立ち上がり時間Ｔは、遅延時間Ｔｄを設定するために用いられる。遅延時間Ｔｄは、第２出力電圧ＶＯＵＴが出力開始基準電圧に達してから、第１出力電圧１７２＿ＯＵＴが出力され始めるまでの時間である。出力開始基準電圧とは、出力部１７２が動作可能になる電圧のことである。図３および図４に示す例では、遅延時間Ｔｄは、時刻ｔ４から時刻ｔ５までの期間である。
【0047】
次に、時刻ｔｂにおいて、入力電圧ＶＩＮが測定終了電圧Ｖ１に達する。測定終了電圧Ｖ１は、例えば、２．３Ｖである。電源制御部１７１は、立ち上がり時間Ｔの測定を終了し、測定した立ち上がり時間Ｔを保存する。測定した立ち上がり時間Ｔは、例えば、電源ＩＣ１７ａ内のメモリ（図示せず）に保存される。メモリは例えば不揮発性メモリである。尚、メモリは揮発性メモリであってもよい。
【0048】
次に、電源制御部１７１は、立ち上がり時間Ｔが閾時間Ｎ以下であるか否か判定する。閾時間Ｎは、メモリシステム１の出荷前に設定された値である。閾時間Ｎは例えば１ｍｓである。図３および図４に示すソフトスタート動作が行われる例では、立ち上がり時間Ｔは、閾時間Ｎよりも長い。この場合、電源制御部１７１は、遅延時間Ｔｄを、遅延時間Ｔｄよりも長い時間に変更する。遅延時間Ｔｄは、例えば、遅延時間として設定可能な最小値である。電源制御部１７１は、遅延時間Ｔｄを、遅延時間Ｔｄ１に変更する。遅延時間Ｔｄ１は、例えば立ち上がり時間Ｔの倍数である。これにより、電源制御部１７１は、立ち上がり時間Ｔに基づいて、第１出力電圧１７２＿ＯＵＴの出力開始タイミングを変更する。
【0049】
次に、時刻ｔ２において、入力電圧ＶＩＮが出力開始閾値に達する。出力開始閾値とは、予め設定された値であり、入力電圧ＶＩＮの値がこの閾値に達することで第２出力電圧ＶＯＵＴの出力を開始する値である。これにより、電源制御部１７１がロードスイッチ１７０を制御し、第２出力電圧ＶＯＵＴが立ち上がる。
【0050】
次に、時刻ｔ３において、第２出力電圧ＶＯＵＴの上昇速度は、入力電圧ＶＩＮの上昇速度に追従（follow）する。
【0051】
次に、時刻ｔ４において、第２出力電圧ＶＯＵＴが出力開始基準電圧に達する。電源制御部１７１は、設定した遅延時間Ｔｄ１の経過後に、出力開始タイミングを遅延させて、出力電力シーケンスを開始し、出力の開始を出力部１７２に指示する。出力部１７２は、時刻ｔ４から遅延時間Ｔｄ１が経過した後（時刻ｔ５）に、第１出力電圧１７２＿ＯＵＴの出力を開始する。
【0052】
尚、時刻ｔ４の後、入力電圧ＶＩＮ及び第２出力電圧ＶＯＵＴが完全に立ち上がる。電圧が完全に立ち上がるとは、電圧値の上昇が完了して、電圧値が経過時間に対して略安定した値になることである。
【0053】
次に、時刻ｔ５において、出力部１７２は、電圧の出力を開始する。換言すれば、出力部１７２（より詳しくは複数の電源チャネルＣＨ１～ＣＨ４）は、遅延時間Ｔｄが経過した後、電源制御部１７１の指示に応じて、所定の時間間隔Ｔｓ及び所定の順番で、第１出力電圧１７２＿ＯＵＴに応じたそれぞれの電圧の出力を開始する。時刻ｔ５において、電源制御部１７１がＬＤＯに電圧の出力を指示し、第３出力電圧ＬＤＯ＿ＯＵＴが立ち上がる。第３出力電圧ＬＤＯ＿ＯＵＴは、時刻ｔ６で完全に立ち上がる。尚、第３出力電圧ＬＤＯ＿ＯＵＴは、第１出力電圧１７２＿ＯＵＴの一部である。
【0054】
次に、時刻ｔ６において、電源制御部１７１がＤＣ／ＤＣ２及びＤＣ／ＤＣ３に電圧の出力を指示し、第４出力電圧ＤＣ／ＤＣ２＿ＯＵＴ、第５出力電圧ＤＣ／ＤＣ３＿ＯＵＴが立ち上がる。第４出力電圧ＤＣ／ＤＣ２＿ＯＵＴ、第５出力電圧ＤＣ／ＤＣ３＿ＯＵＴは、時刻ｔ７で完全に立ち上がる。尚、第４出力電圧ＤＣ／ＤＣ２＿ＯＵＴ、第５出力電圧ＤＣ／ＤＣ３＿ＯＵＴは、第１出力電圧１７２＿ＯＵＴの一部である。
【0055】
次に、時刻ｔ７において、電源制御部１７１がＤＣ／ＤＣ１に電圧の出力を指示し、第６出力電圧ＤＣ／ＤＣ１＿ＯＵＴが立ち上がる。第６出力電圧ＤＣ／ＤＣ１＿ＯＵＴは、時刻ｔ８で完全に立ち上がる。尚、第６出力電圧ＤＣ／ＤＣ１＿ＯＵＴは、第１出力電圧１７２＿ＯＵＴの一部である。
【0056】
以上のように、ソフトスタート動作が行われ、入力電圧ＶＩＮが徐々に上昇する場合、入力電圧ＶＩＮが十分に上昇した後に、出力部１７２は第１出力電圧１７２＿ＯＵＴの出力を開始することができる。
【0057】
次に、ソフトスタート動作が行われない場合や、ソフトスタート動作継続時間が短い場合について説明する。ソフトスタート動作継続時間とは、ソフトスタート動作が行われてから入力電圧ＶＩＮが完全に立ち上がるまでの時間のことである。
【0058】
【0059】
【0060】
【0061】
ソフトスタート動作継続時間が短い例では、立ち上がり時間Ｔは、閾時間Ｎ以下である。この場合、電源制御部１７１は、遅延時間Ｔｄの設定を変更しない。
【0062】
また、入力電圧ＶＩＮの上昇が速いため、時刻ｔ１２において上昇を開始する第２出力電圧ＶＯＵＴは、入力電圧ＶＩＮの上昇には追従していない。すなわち、第２出力電圧ＶＯＵＴは入力電圧ＶＩＮの上昇速度より遅い。
【0063】
尚、時刻ｔ１２の後、入力電圧ＶＩＮが完全に立ち上がる。
【0064】
次に、時刻ｔ１３において、第２出力電圧ＶＯＵＴが出力開始基準電圧に達する。電源制御部１７１は、時刻ｔ１３から遅延時間Ｔｄの経過後（時刻ｔ１４）に、電圧の出力をするように出力部１７２に指示する。
【0065】
次に、出力部１７２は、第１出力電圧１７２＿ＯＵＴの出力を開始する。すなわち、各電源チャネルＣＨ１～ＣＨ４において、立ち上げ間隔、立ち上げ順等は、出力開始タイミングが変更されるか否かによらず、同じである。この結果、各電源チャネルＣＨ１～ＣＨ４の出力電圧は、一律に遅延される。図５に示す時刻ｔ１４から時刻ｔ１７は、図３に示す時刻ｔ５から時刻ｔ８に対応する。
【0066】
図５に示すように、入力電圧ＶＩＮが急峻に立ち上がる場合、第１出力電圧１７２＿ＯＵＴの出力開始タイミングを遅延させないようにすることができる。すなわち、遅延時間Ｔｄを短くすることができる。
【0067】
以上により、必要な電流が急に増えることによる入力電圧ＶＩＮ及び第２出力電圧ＶＯＵＴの電圧ドロップを抑制することができる。
【0068】
また、出力部１７２は、異なる出力開始タイミングに対して、第１出力電圧１７２＿ＯＵＴの上昇速度が略同じになるように、第１出力電圧１７２＿ＯＵＴを出力する。すなわち、各電源チャネルＣＨ１～ＣＨ４のソフトスタート時間は、出力開始タイミングが変更されるか否かによらず、変更されない。各電源チャネルＣＨ１～ＣＨ４のソフトスタート時間とは、各電源チャネルＣＨ１～ＣＨ４の出力電圧（第１出力電圧１７２＿ＯＵＴ）が立ち上がり始めてから完全に立ち上がるまでの時間である。図３に示す時刻ｔ５から時刻ｔ６までの期間は、図５に示す時刻ｔ１４から時刻ｔ１５までの期間と略同じである。図３に示す時刻ｔ６から時刻ｔ７までの期間は、図５に示す時刻ｔ１５から時刻ｔ１６までの期間と略同じである。図３に示す時刻ｔ７から時刻ｔ８までの期間は、図５に示す時刻ｔ１６から時刻ｔ１７までの期間と略同じである。
【0069】
また、図５では、第２出力電圧ＶＯＵＴの上昇速度が入力電圧ＶＩＮの上昇速度よりも遅い場合を記している。第２出力電圧ＶＯＵＴの上昇速度が入力電圧ＶＩＮの上昇速度よりも速い場合でも、第２出力電圧ＶＯＵＴが完全に立ち上がった時に、入力電圧ＶＩＮが完全に立ち上がっていれば、同様に、電源制御部１７１は第１出力電圧１７２＿ＯＵＴの出力開始を遅延させない。
【0070】
図６は、第１実施形態に係るメモリシステム１の動作の一例を示すフロー図である。まず、ホスト２は、電力の入力供給を開始する（Ｓ１０）。入力電圧ＶＩＮが測定開始電圧Ｖ０に達する（Ｓ２０）と、電源制御部１７１は、入力電圧ＶＩＮの立ち上がり時間Ｔの測定を開始する（Ｓ３０）。
【0071】
入力電圧ＶＩＮが測定終了電圧Ｖ１に達する（Ｓ４０）と、電源制御部１７１は、立ち上がり時間Ｔの測定を終了し、測定した立ち上がり時間Ｔをメモリに保存する（Ｓ５０）。
【0072】
次に、電源制御部１７１は、立ち上がり時間Ｔが閾時間Ｎ以下であるか否か判定する（Ｓ６０）。立ち上がり時間Ｔが閾時間Ｎよりも長い場合（Ｓ６０のＮｏ）、電源制御部１７１は、遅延時間Ｔｄを、遅延時間Ｔｄよりも長い遅延時間Ｔｄ１に設定する（Ｓ７０）。
【0073】
第２出力電圧ＶＯＵＴが出力開始基準電圧に達する（Ｓ８０）と、ステップＳ７０で設定した遅延時間Ｔｄ１が経過した後、電源制御部１７１は、電力出力シーケンスを開始し（Ｓ９０）、第１出力電圧１７２＿ＯＵＴの出力を開始するよう、出力部１７２に指示する。これにより、出力部１７２が第１出力電圧１７２＿ＯＵＴを出力開始する（Ｓ１００）。
【0074】
立ち上がり時間Ｔが閾時間Ｎ以下である場合（Ｓ６０のＹｅｓ）、電源制御部１７１は、遅延時間Ｔｄの設定を変更しない（Ｓ１１０）。第２出力電圧ＶＯＵＴが出力開始基準電圧に達する（Ｓ１２０）と、遅延時間Ｔｄが経過した後、電源制御部１７１は、電力出力シーケンスを開始し（Ｓ１３０）、第１出力電圧１７２＿ＯＵＴの出力を開始するよう、出力部１７２に指示する。これにより、出力部１７２が第１出力電圧１７２＿ＯＵＴの出力を開始する（Ｓ１００）。
【0075】
【0076】
また、測定開始電圧Ｖ０、測定終了電圧Ｖ１、閾時間Ｎ、及び、遅延時間Ｔｄ、Ｔｄ１は、任意の値に設定可能である。
【0077】
以上のように、第１実施形態によれば、電源制御部１７１は、入力電圧ＶＩＮが測定開始電圧Ｖ０から測定終了電圧Ｖ１になるまでの立ち上がり時間Ｔに応じて、第１出力電圧１７２＿ＯＵＴの出力開始を遅延させるように、出力部１７２に指示する。これにより、電力をより適切に供給することができる。
【0078】
より詳細には、電源制御部１７１は、立ち上がり時間Ｔが閾時間Ｎ（第４時間）より長い場合における第１出力電圧１７２＿ＯＵＴの出力開始タイミングを、立ち上がり時間Ｔが所定時間以下である場合における第１出力電圧１７２＿ＯＵＴの出力開始タイミングよりも遅くする。
【0079】
より詳細には、電源制御部１７１は、立ち上がり時間Ｔが閾時間Ｎ以下である場合、第２出力電圧ＶＯＵＴが所定電圧（第３電圧）に達してから遅延時間Ｔｄ（第１遅延時間）後に、第１出力電圧１７２＿ＯＵＴの出力を開始させる。また、電源制御部１７１は、立ち上がり時間が所定時間より長い場合、第２出力電圧ＶＯＵＴが所定電圧に達してから遅延時間Ｔｄ１（第２遅延時間）後に、第１出力電圧１７２＿ＯＵＴの出力を開始させる。遅延時間Ｔｄ１は、遅延時間Ｔｄよりも長い。
【0080】
また、電源回路１７は、ホスト２に応じた異なるタイミングで電力の供給を開始する。より詳細には、電源回路１７は、入力電圧ＶＩＮの上昇速度が異なるホスト２、例えば、入力電圧ＶＩＮが完全に立ち上がるまでの時間の長さが異なるホスト２に応じた、異なるタイミングで各電子部品に電力の供給を開始する。これにより、ホスト２から供給される電圧の上昇速度によらず、電力を各電子部品に適切に供給することができる。出力開始タイミングの変更（遅延）は、メモリシステム１に接続されるホスト２によって、行われる場合があり、また、行われない場合もある。接続されるホスト２によって、例えば、第３出力電圧ＬＤＯ＿ＯＵＴの出力開始（立ち上がり）のタイミングは、所定時間（例えば、１０ｍｓ）以上の差が生じる場合がある。
【0081】
（比較例）
図７は、比較例に係るメモリシステム１の動作の一例を示すタイミングチャートである。図７は、ソフトスタート動作継続時間の長いホスト２と接続される場合のメモリシステム１の動作の例を示す。比較例では、遅延時間は固定の遅延時間Ｔｄａである。尚、ソフトスタート動作が行われないホスト２と接続される場合のタイミングチャートは、図５と略同じである。
図７は、比較例に係るメモリシステム１の動作の一例を示すタイミングチャートである。図７は、ソフトスタート動作継続時間の長いホスト２と接続される場合のメモリシステム１の動作の例を示す。比較例では、遅延時間は固定の遅延時間Ｔｄａである。尚、ソフトスタート動作が行われないホスト２と接続される場合のタイミングチャートは、図５と略同じである。
【0082】
比較例では、出力開始タイミングの変更は行われない。すなわち、遅延時間Ｔｄａは、固定の値である。遅延時間Ｔｄａは、例えば、電源ＩＣ１７ａの製造時（メモリシステム１の出荷前）に設定される。また、遅延時間Ｔｄａは、例えば、遅延時間Ｔｄと略同じである。
【0083】
【0084】
ソフトスタート動作継続時間の長いホスト２が接続された場合、入力電圧ＶＩＮが完全に上がりきっていないうちに、すなわち、入力電圧ＶＩＮが低いうちに、出力部１７２が第１出力電圧１７２＿ＯＵＴの供給を開始する。この場合、入力電圧ＶＩＮまたは第２出力電圧ＶＯＵＴの電圧ドロップが生じてしまう場合がある。電圧ドロップが生じると、例えば、第１出力電圧１７２＿ＯＵＴがＯＦＦ状態になる可能性がある。第１出力電圧１７２＿ＯＵＴがＯＦＦ状態になると、入力電圧ＶＩＮをゼロＶ近くまで下げて、再度立ち上げる必要がある場合がある。また、例えば、第２出力電圧ＶＯＵＴが電圧ドロップを繰り返し、第１出力電圧１７２＿ＯＵＴが上昇中に揺らいでしまう（すなわち、第１出力電圧１７２＿ＯＵＴが短時間で頻繁に変動する）可能性がある。
【0085】
これに対して、第１実施形態では、ソフトスタート動作継続時間の長いホスト２が接続された場合には、電源制御部１７１は、第１出力電圧１７２＿ＯＵＴの出力開始タイミングを遅延させる。これにより、入力電圧ＶＩＮが十分に高くなってから第１出力電圧１７２＿ＯＵＴの供給が開始される。この結果、電圧ドロップが発生しても、第１出力電圧１７２＿ＯＵＴが出力停止となる閾値までの電位差が大きいため、第１出力電圧１７２＿ＯＵＴの出力が停止したり、第１出力電圧１７２＿ＯＵＴがオフ／オンを繰り返して揺らいだりすることを抑制することができる。この結果、電力をより適切に供給することができる。
【0086】
（第２実施形態）
図８は、第２実施形態に係るメモリシステム１の動作の一例を示すフロー図である。第２実施形態は、第１実施形態と比較して、遅延時間Ｔｄの決定方法が異なっている。
図８は、第２実施形態に係るメモリシステム１の動作の一例を示すフロー図である。第２実施形態は、第１実施形態と比較して、遅延時間Ｔｄの決定方法が異なっている。
【0087】
電源制御部１７１は、立ち上がり時間Ｔの複数の範囲ごとに予め設定された時間に基づいて、出力開始タイミングを変更する。図８に示す例では、Ｔ≦Ｎ、Ｎ＜Ｔ≦Ｎ２、及び、Ｎ２＜Ｔの３つの範囲ごとに、それぞれ異なる遅延時間が予め設定されている。閾時間Ｎは例えば１ｍｓである。閾時間Ｎ２は例えば５ｍｓである。
【0088】
【0089】
立ち上がり時間Ｔが閾時間Ｎよりも長い場合（Ｓ６０のＮｏ）、電源制御部１７１は、立ち上がり時間Ｔが閾時間Ｎより長く、閾時間Ｎ２以下であるか否かを判定する（Ｓ２１０）。立ち上がり時間Ｔが閾時間Ｎ２よりも長い場合（Ｓ２１０のＮｏ、Ｓ２２０）、電源制御部１７１は、例えば、遅延時間Ｔｄを遅延時間Ｔｄ２に設定する（Ｓ２３０）。遅延時間Ｔｄ２は、遅延時間Ｔｄよりも長い時間である。
【0090】
第２出力電圧ＶＯＵＴが出力開始基準電圧に達する（Ｓ２４０）と、電源制御部１７１は、ステップＳ２３０で設定した遅延時間Ｔｄ２が経過した後、電力出力シーケンスを開始し（Ｓ２５０）、第１出力電圧１７２＿ＯＵＴの出力を開始するよう、出力部１７２に指示する。これにより、出力部１７２が第１出力電圧１７２＿ＯＵＴの出力を開始する（Ｓ２６０）。
【0091】
立ち上がり時間Ｔが閾時間Ｎより長く、閾時間Ｎ２以下である場合（Ｓ２１０のＹｅｓ）、電源制御部１７１は、例えば、遅延時間Ｔｄを遅延時間Ｔｄ３に設定する（Ｓ２７０）。遅延時間Ｔｄ３は、遅延時間Ｔｄよりも長く、遅延時間Ｔｄ２よりも短い時間である。
【0092】
第２出力電圧ＶＯＵＴが出力開始基準電圧に達する（Ｓ２８０）と、電源制御部１７１は、ステップＳ２７０で設定した遅延時間Ｔｄ３が経過した後、電力出力シーケンスを開始し（Ｓ２９０）、第１出力電圧１７２＿ＯＵＴの出力を開始するよう、出力部１７２に指示する。これにより、出力部１７２が第１出力電圧１７２＿ＯＵＴの出力を開始する（Ｓ２６０）。
【0093】
立ち上がり時間Ｔが閾時間Ｎ以下である場合（Ｓ６０のＹｅｓ）、電源制御部１７１は、遅延時間Ｔｄの設定を変更しない（Ｓ３００）。
【0094】
第２出力電圧ＶＯＵＴが出力開始基準電圧に達する（Ｓ３１０）と、電源制御部１７１は、遅延時間Ｔｄが経過した後、電力出力シーケンスを開始し（Ｓ３２０）、第１出力電圧１７２＿ＯＵＴの出力を開始するよう、出力部１７２に指示する。これにより、出力部１７２が第１出力電圧１７２＿ＯＵＴの出力を開始する（Ｓ２６０）。
【0095】
尚、図８に示す例では、ステップＳ６０、Ｓ２１０において、立ち上がり時間Ｔを３つの時間範囲で区切っている。しかし、区切りの数は、任意に変更されてもよい。
【0096】
また、測定開始電圧Ｖ０、測定終了電圧Ｖ１、閾時間Ｎ、Ｎ２、及び、遅延時間Ｔｄ、Ｔｄ３、Ｔｄ２等は、図８に示す例に限られず、任意の値に設定可能である。
【0097】
第２実施形態によるメモリシステム１は、立ち上がり時間Ｔに応じて遅延時間をより細かく設定し、第１出力電圧１７２＿ＯＵＴの出力開始を遅延させる。このことで、電力をより適切に供給することができる。第２実施形態によるメモリシステム１は、第１実施形態と同様かそれ以上の効果を得ることができる。
【0098】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0099】
１ メモリシステム、２ ホスト、１２ ＮＡＮＤメモリ、１３ コントローラ、１７ 電源回路、１７ａ 電源ＩＣ、１７０ ロードスイッチ、１７１ 電源制御部、１７２ 出力部、１７２＿ＯＵＴ 第１出力電圧、ＣＨ１～ＣＨ４ 電源チャネル、ＶＩＮ 入力電圧、ＶＯＵＴ 第２出力電圧、Ｖ０ 測定開始電圧、Ｖ１ 測定終了電圧、Ｔ 立ち上がり時間、Ｔｄ 遅延時間
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】