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<図1>
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024041541
(43)【公開日】2024-03-27
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
   H10B 43/27 20230101AFI20240319BHJP
   H01L 21/336 20060101ALI20240319BHJP
   H01L 21/768 20060101ALI20240319BHJP
【FI】
H01L27/11582
H01L29/78 371
H01L21/90 B
【審査請求】未請求
【請求項の数】20
【出願形態】OL
(21)【出願番号】P 2022146416
(22)【出願日】2022-09-14
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】峯村 洋一
【テーマコード(参考)】
5F033
5F083
5F101
【Fターム(参考)】
5F033HH19
5F033HH33
5F033KK04
5F033MM13
5F033MM19
5F033MM23
5F033PP06
5F033QQ09
5F033QQ10
5F033QQ13
5F033QQ19
5F033QQ33
5F033QQ48
5F033RR04
5F033VV06
5F033VV16
5F033WW01
5F033XX00
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA09
5F083GA10
5F083GA21
5F083KA01
5F083KA05
5F083KA11
5F083LA16
5F083LA21
5F083PR07
5F083PR40
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】メモリデバイスの信頼性を向上させる。
【解決手段】一実施形態のメモリデバイスは、第1方向に互いに離れて並ぶ複数の絶縁体層と、複数の絶縁体層を介して第1方向に互いに離れて並ぶ複数の導電体層と、複数の導電体層と交差するように第1方向に延びるメモリピラーと、を備える。複数の導電体層は、メモリピラーとの境界で第1方向に並ぶ第1部分及び第2部分を有する第1導電体層を含む。第1部分は、第2部分に対して、第1方向と交差しかつメモリピラーの径が増加する第2方向に後退する。複数の絶縁体層は、第1導電体層の第1部分側の面上に設けられる第1絶縁体層と、第1導電体層の第2部分側の面上に設けられ、第1方向に第1絶縁体層より薄い第2絶縁体層と、を含む。
【選択図】図7
【特許請求の範囲】
【請求項1】
第1方向に互いに離れて並ぶ複数の絶縁体層と、
前記複数の絶縁体層を介して前記第1方向に互いに離れて並ぶ複数の導電体層と、
前記複数の導電体層と交差するように前記第1方向に延びるメモリピラーと、
を備え、
前記複数の導電体層は、前記メモリピラーとの境界で前記第1方向に並ぶ第1部分及び第2部分を有する第1導電体層を含み、
前記第1部分は、前記第2部分に対して、前記第1方向と交差しかつ前記メモリピラーの径が増加する第2方向に後退し、
前記複数の絶縁体層は、
前記第1導電体層の前記第1部分側の面上に設けられる第1絶縁体層と、
前記第1導電体層の前記第2部分側の面上に設けられ、前記第1方向に前記第1絶縁体層より薄い第2絶縁体層と、
を含む、
メモリデバイス。
【請求項2】
前記第1部分の前記第2部分に対する後退量は、3ナノメートル以上である、
請求項1記載のメモリデバイス。
【請求項3】
前記第1部分の膜厚は、7ナノメートル以上13ナノメートル以下である、
請求項1記載のメモリデバイス。
【請求項4】
前記第1部分の膜厚及び前記第2部分の膜厚の和に対する前記第1部分の膜厚の割合は、35%以上50%以下である、
請求項1記載のメモリデバイス。
【請求項5】
前記第1導電体層は、前記複数の導電体層のうち最下層の導電体層であり、
前記第1部分は、前記第2部分より下方に位置する、
請求項1記載のメモリデバイス。
【請求項6】
前記メモリピラーのうち前記第1導電体層と交差する部分は、選択トランジスタとして機能する、
請求項5記載のメモリデバイス。
【請求項7】
前記第1導電体層は、前記複数の導電体層のうち最上層の導電体層であり、
前記第1部分は、前記第2部分より上方に位置する、
請求項1記載のメモリデバイス。
【請求項8】
前記メモリピラーのうち前記第1導電体層と交差する部分は、選択トランジスタとして機能する、
請求項7記載のメモリデバイス。
【請求項9】
前記メモリピラーは、下部と、前記下部の上方に位置する上部と、前記下部と前記上部との間を結合する結合部と、を含み、
前記結合部の側面は、前記下部及び前記上部の各々の側面の延長と互いにずれている、
請求項1記載のメモリデバイス。
【請求項10】
前記第1導電体層は、前記複数の導電体層のうちの前記メモリピラーの前記上部と交差する最下層の導電体層であり、
前記第1部分は、前記第2部分より下方に位置する、
請求項9記載のメモリデバイス。
【請求項11】
前記メモリピラーのうち前記第1導電体層と交差する部分は、ダミーセルとして機能する、
請求項10記載のメモリデバイス。
【請求項12】
前記第1導電体層は、前記複数の導電体層のうちの前記メモリピラーの前記下部と交差する最上層の導電体層であり、
前記第1部分は、前記第2部分より上方に位置する、
請求項9記載のメモリデバイス。
【請求項13】
前記メモリピラーのうち前記第1導電体層と交差する部分は、ダミーセルとして機能する、
請求項12記載のメモリデバイス。
【請求項14】
前記複数の導電体層は、前記第2絶縁体層の面であって前記第1導電体層が設けられる面と反対側の面上に設けられる第2導電体層を更に含み、
前記第2導電体層は、前記メモリピラーとの境界において、前記第1方向に並ぶ第3部分及び第4部分を含み、
前記第3部分は、前記第4部分に対して、前記第2方向に後退する、
請求項1記載のメモリデバイス。
【請求項15】
前記第3部分の前記第4部分に対する後退量は、3ナノメートル以上である、
請求項14記載のメモリデバイス。
【請求項16】
前記第3部分の膜厚は、7ナノメートル以上13ナノメートル以下である、
請求項14記載のメモリデバイス。
【請求項17】
前記第3部分の膜厚及び前記第4部分の膜厚の和に対する前記第3部分の膜厚の割合は、35%以上50%以下である、
請求項14記載のメモリデバイス。
【請求項18】
前記第3部分は、
前記第1部分が前記第2部分より上方に位置する場合、前記第4部分より上方に位置し、
前記第1部分が前記第2部分より下方に位置する場合、前記第4部分より下方に位置する、
請求項14記載のメモリデバイス。
【請求項19】
前記複数の絶縁体層は、前記第2導電体層の前記第4部分側の面上に設けられる第3絶縁体層を更に含み、
前記第3絶縁体層の膜厚は、前記第2絶縁体層の膜厚と略等しい、
請求項18記載のメモリデバイス。
【請求項20】
前記メモリピラーのうち前記第1部分と交差する部分の径は、前記メモリピラーのうち前記第2部分と交差する部分の径より大きい、
請求項1記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、NANDフラッシュメモリが知られている。このNANDフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために3次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第2019/0214405号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの信頼性を向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第1方向に互いに離れて並ぶ複数の絶縁体層と、上記複数の絶縁体層を介して上記第1方向に互いに離れて並ぶ複数の導電体層と、上記複数の導電体層と交差するように上記第1方向に延びるメモリピラーと、を備える。上記複数の導電体層は、上記メモリピラーとの境界で上記第1方向に並ぶ第1部分及び第2部分を有する第1導電体層を含む。上記第1部分は、上記第2部分に対して、上記第1方向と交差しかつ上記メモリピラーの径が増加する第2方向に後退する。上記複数の絶縁体層は、第1絶縁体層及び第2絶縁体層を含む。上記第1絶縁体層は、上記第1導電体層の上記第1部分側の面上に設けられる。上記第2絶縁体層は、上記第1導電体層の上記第2部分側の面上に設けられ、上記第1方向に上記第1絶縁体層より薄い。
【図面の簡単な説明】
【0006】
図1】実施形態に係るメモリデバイスを含むメモリシステムの構成を示すブロック図。
図2】実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
図3】実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
図4】実施形態に係るメモリデバイスのメモリ領域における詳細な平面レイアウトの一例を示す平面図。
図5】実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図4のV-V線に沿った断面図。
図6】実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図5のVI-VI線に沿った断面図。
図7】実施形態に係るメモリデバイスのメモリ領域における断面構造の一例を示す、図5の領域VIIの断面図。
図8】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図9】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図10】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図11】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図12】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図13】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図14】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図15】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図16】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図17】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図18】実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
図19】変形例に係るメモリデバイスのメモリ領域における断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
1. 構成
1.1 メモリシステム
図1は、実施形態に係るメモリシステムの構成を説明するためのブロック図である。メモリシステムは、外部のホスト(図示せず)に接続されるように構成された記憶装置である。メモリシステムは、例えば、SDTMカードのようなメモリカード、UFS(universal flash storage)、SSD(solid state drive)である。メモリシステム1は、メモリコントローラ2及びメモリデバイス3を含む。
【0010】
メモリコントローラ2は、例えば、SoC(system-on-a-chip)のような集積回路で構成される。メモリコントローラ2は、ホストからの要求に基づいて、メモリデバイス3を制御する。具体的には、例えば、メモリコントローラ2は、ホストから書込みを要求されたデータをメモリデバイス3に書き込む。また、メモリコントローラ2は、ホストから読出しを要求されたデータをメモリデバイス3から読み出してホストに送信する。
【0011】
メモリデバイス3は、不揮発にデータを記憶するメモリである。メモリデバイス3は、例えば、NANDフラッシュメモリである。
【0012】
メモリコントローラ2とメモリデバイス3との通信は、例えば、SDR(single data rate)インタフェース、トグルDDR(double data rate)インタフェース、又はONFI(Open NAND flash interface)に準拠する。
【0013】
1.2 メモリデバイス
引き続き、図1に示すブロック図を参照して、実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス3は、例えばメモリセルアレイ10、コマンドレジスタ11、アドレスレジスタ12、シーケンサ13、ドライバモジュール14、ロウデコーダモジュール15、並びにセンスアンプモジュール16を備える。
【0014】
メモリセルアレイ10は、複数のブロックBLK0~BLKn(nは1以上の整数)を含む。ブロックBLKは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ10には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば1本のビット線と1本のワード線とに関連付けられる。メモリセルアレイ10の詳細な構成については後述する。
【0015】
コマンドレジスタ11は、メモリデバイス3がメモリコントローラ2から受信したコマンドCMDを記憶する。コマンドCMDは、例えばシーケンサ13に読出し動作、書込み動作、消去動作等を実行させる命令を含む。
【0016】
アドレスレジスタ12は、メモリデバイス3がメモリコントローラ2から受信したアドレス情報ADDを記憶する。アドレス情報ADDは、例えばブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdを含む。例えば、ブロックアドレスBAd、ページアドレスPAd、及びカラムアドレスCAdは、それぞれブロックBLK、ワード線、及びビット線の選択に使用される。
【0017】
シーケンサ13は、メモリデバイス3全体の動作を制御する。例えば、シーケンサ13は、コマンドレジスタ11に記憶されたコマンドCMDに基づいてドライバモジュール14、ロウデコーダモジュール15、及びセンスアンプモジュール16等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0018】
ドライバモジュール14は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール14は、例えばアドレスレジスタ12に記憶されたページアドレスPAdに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0019】
ロウデコーダモジュール15は、アドレスレジスタ12に記憶されたブロックアドレスBAdに基づいて、対応するメモリセルアレイ10内の1個のブロックBLKを選択する。そして、ロウデコーダモジュール15は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックBLK内の選択されたワード線に転送する。
【0020】
センスアンプモジュール16は、書込み動作において、メモリコントローラ2から受信した書込みデータDATに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール16は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータDATとしてメモリコントローラ2に転送する。
【0021】
1.3 メモリセルアレイの回路構成
図2は、実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図2では、メモリセルアレイ10に含まれる複数のブロックBLKのうちの1個のブロックBLKが示される。図2に示すように、ブロックBLKは、例えば、5個のストリングユニットSU0~SU4を含む。
【0022】
各ストリングユニットSUは、ビット線BL0~BLm(mは1以上の整数)にそれぞれ関連付けられた複数のNANDストリングNSを含む。各NANDストリングNSは、複数のメモリセルトランジスタMT、並びに選択トランジスタST1及びST2を含む。各メモリセルトランジスタMTは、データを不揮発に記憶する記憶容量として機能し得る。以下では、直列接続される複数のメモリセルトランジスタMTを、「セルストリング」とも呼ぶ。選択トランジスタST1及びST2のそれぞれは、各種動作時におけるストリングユニットSUの選択に使用される。
【0023】
セルストリングは、メモリセルトランジスタMT0~MT3、MTDS、MTDL、MTDU、及びMTDDを含む。セルストリングのうちメモリセルトランジスタMT0~MT3は、記憶容量として機能し得る領域のうち、ホストからのデータが記憶される部分である。セルストリングのうちメモリセルトランジスタMTDS、MTDL、MTDU、及びMTDDは、記憶容量として機能し得る領域のうち、ホストからのデータが記憶されない部分である。メモリセルトランジスタMT0~MT3が「メモリセル」とも呼ばれるのに対して、メモリセルトランジスタMTDS、MTDL、MTDU、及びMTDDは、「ダミーセル」とも呼ばれる。各NANDストリングNSにおいて、メモリセルトランジスタMTDS、MT0、MT1、MTDL、MTDU、MT2、MT3、及びMTDDは、例えば、この順に直列接続される。
【0024】
選択トランジスタST1のドレインは、関連付けられたビット線BLに接続され、選択トランジスタST1のソースは、セルストリングのメモリセルトランジスタMTDD側の端部に接続される。選択トランジスタST2のドレインは、セルストリングのメモリセルトランジスタMTDS側の端部に接続される。選択トランジスタST2のソースは、ソース線SLに接続される。すなわち、選択トランジスタST1及びST2は、セルストリングを間に挟むように、セルストリングと直列接続される。
【0025】
同一のブロックBLKにおいて、メモリセルトランジスタMT0~MT3、MTDS、MTDL、MTDU、及びMTDDの制御ゲートは、それぞれワード線WL0~WL3、WLDS、WLDL、WLDU、WLDDに接続される。ストリングユニットSU0~SU4内の選択トランジスタST1のゲートは、それぞれ選択ゲート線SGD0~SGD4に接続される。複数の選択トランジスタST2のゲートは、選択ゲート線SGSに接続される。
【0026】
ビット線BL0~BLmには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線BLは、複数のブロックBLK間で同一のカラムアドレスが割り当てられたNANDストリングNSによって共有される。ワード線WL0~WL3、WLDS、WLDL、WLDU、WLDDのそれぞれは、ブロックBLK毎に設けられる。ソース線SLは、例えば、複数のブロックBLK間で共有される。
【0027】
1個のストリングユニットSU内で共通のワード線WLに接続された複数のメモリセルトランジスタMTの集合は、例えば、セルユニットCUと呼ばれる。例えば、それぞれが1ビットデータを記憶するメモリセルトランジスタMTを含むセルユニットCUの記憶容量が、「1ページデータ」として定義される。セルユニットCUは、メモリセルトランジスタMTが記憶するデータのビット数に応じて、2ページデータ以上の記憶容量を有し得る。
【0028】
なお、実施形態に係るメモリデバイス3が備えるメモリセルアレイ10の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックBLKが含むストリングユニットSUの個数は、任意の個数に設計され得る。各NANDストリングNSが含むメモリセル、ダミーセル、並びに選択トランジスタST1及びST2の個数は、それぞれ任意の個数に設計され得る。各NANDストリングNSには、メモリセルトランジスタMTDS、MTDL、MTDU、及びMTDDのうちの少なくとも1個が含まれていなくてもよい。
【0029】
1.4 メモリセルアレイの構造
以下に、実施形態に係るメモリデバイスが備えるメモリセルアレイの構造の一例について説明する。なお、以下で参照される図面において、X方向は、ワード線WLの延伸方向に対応する。Y方向は、ビット線BLの延伸方向に対応する。XY平面は、メモリデバイス3の形成に使用される半導体基板の表面に対応する。Z方向は、XY平面に対する鉛直方向に対応する。平面図において、図を見易くするために、ハッチングが適宜付加される。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。断面図において、図を見易くするために、構成の図示が適宜省略される。
【0030】
1.4.1 平面レイアウトの概要
図3は、実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。図3では、4個のブロックBLK0~BLK3に対応する領域が示される。図3に示すように、メモリセルアレイ10の平面レイアウトは、例えば、X方向において、メモリ領域MA、並びに引出領域HA1及びHA2に分割される。また、メモリセルアレイ10は、複数の部材SLT及びSHEを含む。
【0031】
メモリ領域MAは、引出領域HA1と引出領域HA2との間に配置される。メモリ領域MAは、複数のNANDストリングNSを含む領域である。引出領域HA1及びHA2のそれぞれは、積層配線(例えば、ワード線WL0~WL3、WLDS、WLDL、WLDU、及びWLDD、並びに選択ゲート線SGD及びSGS)と、ロウデコーダモジュール15との間の接続に使用される領域である。
【0032】
複数の部材SLTは、各々がX方向に延び、Y方向に並ぶ。各部材SLTは、隣り合うブロックBLKの間の境界領域において、X方向にメモリ領域MA並びに引出領域HA1及びHA2を横切る。また、各部材SLTは、例えば、絶縁体や板状のコンタクトが埋め込まれた構造を有する。そして、各部材SLTは、当該部材SLTを介して隣り合う積層配線を分断する。
【0033】
複数の部材SHEは、各々がX方向に沿って延び、Y方向に並ぶ。図3の例では、4個の部材SHEが、隣り合う部材SLTの間のそれぞれに配置される。各部材SHEは、X方向にメモリ領域MAを横切る。各部材SHEの両端はそれぞれ、引出領域HA1及びHA2に含まれる。また、各部材SHEは、例えば、絶縁体が埋め込まれた構造を有する。そして、各部材SHEは、当該部材SHEを介して隣り合う選択ゲート線SGDを分断する。
【0034】
以上で説明されたメモリセルアレイ10の平面レイアウトでは、部材SLTによって区切られた領域のそれぞれが、1個のブロックBLKに対応する。また、部材SLT及びSHEによって区切られた領域のそれぞれが、1個のストリングユニットSUに対応する。そして、メモリセルアレイ10には、例えば図3に示されたレイアウトが、Y方向に繰り返し配置される。
【0035】
尚、実施形態に係るメモリデバイス3が備えるメモリセルアレイ10の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材SLTの間に配置される部材SHEの数は、任意の数に設計され得る。隣り合う部材SLTの間に形成されるストリングユニットSUの個数は、隣り合う部材SLTの間に配置された部材SHEの数に基づいて変更され得る。
【0036】
1.4.2 メモリ領域
(平面レイアウト)
図4は、実施形態に係るメモリデバイスのメモリ領域MAにおける詳細な平面レイアウトの一例を示す平面図である。図4では、1個のブロックBLK(すなわち、ストリングユニットSU0~SU4)を含む領域と、当該ブロックを挟む2個の部材SLTが示される。図4に示すように、メモリ領域MAにおいてメモリセルアレイ10は、複数のメモリピラーMP、複数のコンタクトCV、及び複数のビット線BLを含む。また、各部材SLTは、コンタクトLI及びスペーサSPを含む。
【0037】
メモリピラーMPの各々は、例えば1個のNANDストリングNSとして機能する。複数のメモリピラーMPは、隣り合う2個の部材SLTの間の領域において、例えば24列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、5列目のメモリピラーMPと、10列目のメモリピラーMPと、15列目のメモリピラーMPと、20列目のメモリピラーMPとのそれぞれに、1個の部材SHEが重なっている。
【0038】
複数のビット線BLは、それぞれがY方向に延び、X方向に並ぶ。各ビット線BLは、ストリングユニットSU毎に、少なくとも1個のメモリピラーMPと重なるように配置される。図4の例では、2本のビット線BLが、1個のメモリピラーMPと重なるように配置される場合が示される。メモリピラーMPと重なる複数のビット線BLのうち1本のビット線BLと、対応する1個のメモリピラーMPとの間は、コンタクトCVを介して電気的に接続される。
【0039】
例えば、部材SHEと接触しているメモリピラーMPと、ビット線BLとの間のコンタクトCVは、省略される。言い換えると、異なる2本の選択ゲート線SGDに接したメモリピラーMPとビット線BLとの間のコンタクトCVは、省略される。隣り合う部材SLT間におけるメモリピラーMPや部材SHE等の個数及び配置は、図4を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーMPと重なるビット線BLの数は、任意の数に設計され得る。
【0040】
コンタクトLIは、XZ平面内に広がる導電体である。スペーサSPは、コンタクトLIの側面に設けられた絶縁体である。言い換えると、コンタクトLIは、平面視においてスペーサSPに囲まれる。
【0041】
(断面構造)
図5は、実施形態に係るメモリデバイスのメモリ領域MAにおける断面構造の一例を示す、図4のV-V線に沿った断面図である。図5に示すように、メモリセルアレイ10は、半導体基板20、導電体層21~26、及び絶縁体層30~36を更に含む。
【0042】
半導体基板20は、例えばP型の半導体である。半導体基板20の上面上に、絶縁体層30が設けられる。半導体基板20及び絶縁体層30は、図示せぬ回路を含む。半導体基板20及び絶縁体層30に含まれる回路は、ロウデコーダモジュール15やセンスアンプモジュール16等に対応する。絶縁体層30の上面上には、導電体層21が設けられる。
【0043】
導電体層21は、例えばXY平面に沿って広がる板状の導電体である。導電体層21は、ソース線SLとして使用される。導電体層21は、例えばリンがドープされたシリコンを含む。
【0044】
導電体層21の上面上には、絶縁体層31及び導電体層22がこの順に積層される。導電体層22は、例えばXY平面に沿って広がった板状に形成される。導電体層22は、選択ゲート線SGSとして使用される。導電体層22は、例えばタングステンを含む。絶縁体層31は、例えば酸化シリコンを含む。
【0045】
導電体層22の上面上には、絶縁体層32及び導電体層23がこの順に交互に積層される。導電体層23は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層23は、半導体基板20側から順に、それぞれワード線WLDS、WL0、WL1、及びWLDLとして使用される。導電体層23は、例えばタングステンを含む。絶縁体層32は、例えば酸化シリコンを含む。
【0046】
最上層の導電体層23の上面上には、絶縁体層33が設けられる。絶縁体層33は、例えば、酸化シリコンを含む。
【0047】
絶縁体層33の上面上には、導電体層24及び絶縁体層34がこの順に交互に積層される。導電体層24は、例えばXY平面に沿って広がった板状に形成される。積層された複数の導電体層24は、半導体基板20側から順に、それぞれワード線WLDU、WL2、WL3、及びWLDDとして使用される。導電体層24は、例えばタングステンを含む。絶縁体層34は、例えば酸化シリコンを含む。
【0048】
最上層の絶縁体層34の上面上には、導電体層25及び絶縁体層35がこの順に積層される。導電体層25は、例えばXY平面に沿って広がった板状に形成される。導電体層25は、選択ゲート線SGDとして使用される。導電体層25は、例えばタングステンを含む。絶縁体層35は、例えば酸化シリコンを含む。
【0049】
絶縁体層35の上面上には、導電体層26が設けられる。導電体層26は、例えばY方向に延びるライン状に形成され、ビット線BLとして使用される。つまり、図示せぬ領域において、複数の導電体層26が、X方向に並ぶ。導電体層26は、例えば銅を含む。導電体層26の上面上には、絶縁体層36が設けられる。絶縁体層37は、例えば酸化シリコンを含む。
【0050】
絶縁体層32及び34の各々の膜厚は、略等しい。絶縁体層31、33、及び35の各々の膜厚は、絶縁体層32及び34の各々の膜厚よりも厚い。すなわち、導電体層22及び最下層の導電体層24の各々の下面に接する絶縁体層は、導電体層22及び最下層の導電体層24の各々の上面に接する絶縁体層より厚い。最上層の導電体層23及び導電体層25の各々の上面に接する絶縁体層は、最上層の導電体層23及び導電体層25の各々の下面に接する絶縁体層より厚い。
【0051】
各メモリピラーMPは、下部LMP、結合部JMP、及び上部UMPを含む。下部LMPの下端は、導電体層21に達する。下部LMPは、導電体層22及び23と交差するようにZ方向に延びる。結合部JMPは、下部LMPの上端に接続され、絶縁体層33内に設けられる。上部UMPは、結合部JMPの上端に接続され、導電体層24及び25と交差するようにZ方向に延びる。上部UMPの上端は、絶縁体層35に達する。
【0052】
結合部JMPをXY平面で切った断面積(XY断面積)は、下部LMPの上端のXY断面積、及び上部UMPの下端のXY断面積より大きい。結合部JMPの側面は、下部LMPの側面の延長、及び上部UMPの側面の延長とは、互いにずれており、一致しない。このような側面のずれは、図5に示したYZ断面内に限らず、Z方向を含む任意の断面において生じる。
【0053】
また、各メモリピラーMPは、例えばコア膜40、半導体膜41、及び積層膜42を含む。コア膜40は、Z方向に延びる。例えば、コア膜40の上端は、導電体層25よりも上層に位置する。コア膜40の下端は、導電体層21と同層に位置する。半導体膜41は、コア膜40の周囲を覆う。下部LMPの下端において、半導体膜41は、導電体層21に接する。積層膜42は、半導体膜41と導電体層21とが接触する部分を除いて、半導体膜41の側面及び底面を覆う。コア膜40は、例えば酸化シリコン等の絶縁体を含む。半導体膜41は、例えばシリコンを含む。
【0054】
メモリピラーMPと導電体層22とが交差した部分が、選択トランジスタST2として機能する。メモリピラーMPと1個の導電体層23又は1個の導電体層24とが交差した部分が、1個のメモリセルトランジスタMTとして機能する。メモリピラーMPと導電体層25とが交差した部分が、選択トランジスタST1として機能する。
【0055】
図6は、実施形態に係るメモリデバイスにおけるメモリピラーの断面構造の一例を示す、図5のVI-VI線に沿った断面図である。図6は、XY平面に平行且つ導電体層23を含む層におけるメモリピラーMPの断面構造を示す。図6に示すように、積層膜42は、例えばトンネル絶縁膜43、電荷蓄積膜44、及びブロック絶縁膜45を含む。
【0056】
導電体層23を含む断面において、コア膜40は、例えばメモリピラーMPの中央部に設けられる。半導体膜41は、コア膜40の側面を囲む。トンネル絶縁膜43は、半導体膜41の側面を囲む。電荷蓄積膜44は、トンネル絶縁膜43の側面を囲む。ブロック絶縁膜45は、電荷蓄積膜44の側面を囲む。導電体層23は、ブロック絶縁膜45の側面を囲む。
【0057】
半導体膜41は、メモリセルトランジスタMT0~MT3、MTDS、MTDL、MTDU、及びMTDD、並びに選択トランジスタST1及びST2のチャネル(電流経路)として使用される。トンネル絶縁膜43及びブロック絶縁膜45のそれぞれは、例えば酸化シリコンを含む。電荷蓄積膜44は、電荷を蓄積する機能を有し、例えば窒化シリコンを含む。これにより、各メモリピラーMPは、1個のNANDストリングNSとして機能し得る。
【0058】
図7は、実施形態に係るメモリデバイスのメモリ領域MAにおける断面構造の一例を示す、図5の領域VIIの断面図である。図7は、メモリセルアレイ10のうち、導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々と、メモリピラーMPとが交差する部分における詳細なYZ断面構造を示す。なお、図7では、メモリピラーMPの断面構造の詳細については図示が省略されている。
【0059】
図7に示すように、メモリピラーMPは、導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々と交差する領域において、周囲に対して径が局所的に大きい部分を有する。言い換えると、導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々は、メモリピラーMPと接する境界領域において、メモリピラーMPの径が増加する方向(径方向)に後退(recess)している後退部分R1を有する。後退部分R1は、メモリピラーMPと接する境界領域において、径方向に後退していない非後退部分R2とZ方向に並ぶ。
【0060】
より具体的には、導電体層22及び最下層の導電体層24は、下面と上面との間から下面に向かって後退していき、下面で後退量が最大となる。最上層の導電体層23及び導電体層25は、下面と上面との間から上面に向かって後退していき、上面で後退量が最大となる。導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の後退量の最大値drは、例えば、3ナノメートル(nm)以上である。導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の後退部分R1の厚さdzは、例えば、7nm以上13nm以下である。導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の後退部分R1の厚さdzは、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の膜厚z0(すなわち、メモリセルトランジスタMTのゲート長)に対して、例えば、35%以上50%以下である。
【0061】
メモリピラーMPのうち、後退部分R1と交差する部分の径は、非後退部分R2と交差する部分の径より大きい。なお、図7では省略されているが、メモリピラーMPのうち、後退部分R1と交差する部分におけるブロック絶縁膜45の厚さは、非後退部分R2と交差する部分より厚くてもよいし、非後退部分R2と交差する部分の厚さと略等しくてもよい。
【0062】
再び図5に戻って、メモリセルアレイ10の断面構造について説明する。
【0063】
メモリピラーMP内の半導体膜41の上面には、柱状のコンタクトCVが設けられる。図示された領域には、部材SLT及びSHEによって区切られた断面領域のそれぞれにおいて2個のメモリピラーMPのうち、1個のメモリピラーMPにそれぞれ対応する1個のコンタクトCVが表示される。メモリ領域MAにおいて、部材SHEと重ならず、かつコンタクトCVが接続されていないメモリピラーMPには、図示されない領域において、対応するコンタクトCVが接続される。
【0064】
コンタクトCVの上面には、1個の導電体層26、すなわち1本のビット線BLが接する。1個の導電体層26は、部材SLT及びSHEによって区切られた空間のそれぞれにおいて、1個のコンタクトCVと接する。つまり、導電体層26の各々には、隣り合う部材SLT及びSHEの間に設けられたメモリピラーMPと、隣り合う2個の部材SHEの間に設けられたメモリピラーMPとが電気的に接続される。
【0065】
部材SLTは、導電体層22~25を分離する。部材SLT内のコンタクトLIは、スペーサSPに沿って設けられる。コンタクトLIの上端は、導電体層25と導電体層26との間の層に位置する。コンタクトLIの下端は、導電体層21と接する。スペーサSPは、コンタクトLIと導電体層22~25との間に設けられる。コンタクトLIと、導電体層22~25との間は、スペーサSPによって離隔及び絶縁される。
【0066】
部材SHEは、導電体層25を分離する。部材SHEの上端は、導電体層25と導電体層26との間の層に位置する。部材SHEの下端は、最上層の導電体層24と導電体層25との間の層に位置する。部材SHEは、例えば酸化シリコン等の絶縁体を含む。部材SHEの上端と部材SLTの上端とは、揃っていても良いし、揃っていなくても良い。また、部材SHEの上端とメモリピラーMPの上端とは、揃っていても良いし、揃っていなくても良い。また、各導電体層22~25は、任意の数を取り得る。例えば、導電体層25が複数設けられる場合、部材SHEの下端は、最上層の導電体層24と最下層の導電体層25との間に位置する。すなわち、部材SHEの下端は、導電体層25の数に応じて深くなる。
【0067】
2. メモリデバイスの製造方法
図8図18の各々は、実施形態に係るメモリデバイスの製造途中の平面レイアウト又は断面構造の一例を示す。図示された断面構造は、図5に対応する。以下に、メモリデバイス3における、メモリセルアレイ10の製造工程の一例について説明する。
【0068】
まず、図8に示すように、半導体基板20の上面上に、絶縁体層30が形成される。絶縁体層30の上面上に、導電体層21及び絶縁体層31がこの順に積層される。絶縁体層31の上面上に、犠牲層51、犠牲層52、及び絶縁体層32がこの順に積層される。絶縁体層32の上面上に、犠牲層53及び絶縁体層32がこの順に繰り返し積層される。最上層の絶縁体層32の上面上に、犠牲層54、犠牲層55、及び絶縁体層33がこの順に積層される。
【0069】
絶縁体層31及び33の各々の膜厚は、絶縁体層32の膜厚より厚い。犠牲層51及び55の各々の膜厚は、例えば、7nm以上13nm以下である。犠牲層51及び52の膜厚の和に対する犠牲層51の膜厚の割合は、例えば、35%以上50%以下である。犠牲層54及び55の膜厚の和に対する犠牲層55の膜厚の割合は、例えば、35%以上50%以下である。犠牲層51及び52の膜厚の和、犠牲層53の膜厚、並びに犠牲層54及び55の膜厚の和は、互いに略等しい。犠牲層52、53、及び54は、例えば、窒化シリコン(SiN)を含む。犠牲層51及び55は、例えば、酸素がドープされた窒化シリコン(Oxygen doped SiN)を含む。
【0070】
次に、図9に示すように、フォトリソグラフィ等によって、メモリピラーMPの下部LMPに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば、絶縁体層31、32、及び33、並びに犠牲層51、52、53、54、及び55のそれぞれを貫通する複数のホールLHが形成される。ホールLHは、メモリピラーMPの下部LMPに対応する。複数のホールLHの各々の底部において、導電体層21の一部が露出する。当該異方性エッチング工程には、例えば、RIE(Reactive Ion Etching)が使用される。
【0071】
次に、図10に示すように、例えばウェットエッチングによって、複数のホールLHを介して、犠牲層51、52、53、54、及び55の一部が除去される。これにより、複数のホールLHとの境界において、犠牲層51、52、53、54、及び55は、絶縁体層31、32、及び33に対して後退する。なお、対応する図面では、犠牲層51、52、53、54、及び55の絶縁体層31、32、及び33に対する後退量は、省略して示される。
【0072】
ここで、当該ウェットエッチング工程における犠牲層51及び55のエッチングレートは、犠牲層52、53、及び54のエッチングレートより高い。このため、犠牲層51及び55の後退量は、犠牲層52、53、及び54の後退量に対して有意に大きくなる。より具体的には、犠牲層51の後退量は、犠牲層52と接する面から絶縁体層31と接する面に向かって大きくなる。犠牲層55の後退量は、犠牲層54と接する面から絶縁体層33と接する面に向かって大きくなる。犠牲層51及び55の各々の後退量の最大値は、例えば、3ナノメートル(nm)以上である。
【0073】
次に、図11に示すように、複数のホールLHが、犠牲膜56によって埋め込まれる。犠牲膜56は、例えば、アモルファスシリコンを含む。続いて、犠牲膜56のうち絶縁体層33と交差する部分の一部がエッチバックされる。エッチバックによって形成された空間は、例えば、ウェットエッチングによって、当該空間の径方向に拡張される。当該ウェットエッチングによって拡張された空間は、メモリピラーMPの結合部JMPに対応する。当該メモリピラーMPの結合部JMPに対応する空間は、犠牲膜56によって埋め込まれる。その後、積層構造の上面は、例えばCMP(Chemical Mechanical Polishing)によって平坦化される。
【0074】
次に、図12に示すように、絶縁体層33及び犠牲膜56の上面上に、犠牲層57、犠牲層58、及び絶縁体層34がこの順に積層される。絶縁体層34の上面上に、犠牲層59及び絶縁体層34がこの順に繰り返し積層される。最上層の絶縁体層34の上面上に、犠牲層60、犠牲層61、及び絶縁体層35がこの順に積層される。
【0075】
絶縁体層35の膜厚は、絶縁体層34の膜厚より厚い。犠牲層57及び61の各々の膜厚は、例えば、7nm以上13nm以下である。犠牲層57及び58の膜厚の和に対する犠牲層57の膜厚の割合は、例えば、35%以上50%以下である。犠牲層60及び61の膜厚の和に対する犠牲層61の膜厚の割合は、例えば、35%以上50%以下である。犠牲層57及び58の膜厚の和、犠牲層59の膜厚、並びに犠牲層60及び61の膜厚の和は、互いに略等しい。犠牲層58、59、及び60は、例えば、窒化シリコン(SiN)を含む。犠牲層57及び61は、例えば、酸素がドープされた窒化シリコン(Oxygen doped SiN)を含む。
【0076】
次に、図13に示すように、フォトリソグラフィ等によって、メモリピラーMPの上部UMPに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば、絶縁体層34及び35、並びに犠牲層57、58、59、60、及び61のそれぞれを貫通する複数のホールUHが形成される。ホールUHは、メモリピラーMPの上部UMPに対応する。複数のホールUHの各々の底部において、犠牲膜56の一部が露出する。当該異方性エッチング工程には、例えば、RIEが使用される。
【0077】
次に、図14に示すように、例えばウェットエッチングによって、複数のホールUHを介して、犠牲層57、58、59、60、及び61の一部が除去される。これにより、複数のホールUHとの境界において、犠牲層57、58、59、60、及び61は、絶縁体層34及び35に対して後退する。なお、対応する図面では、犠牲層57、58、59、60、及び61の絶縁体層34及び35に対する後退量は、省略して示される。
【0078】
ここで、当該ウェットエッチング工程における犠牲層57及び61のエッチングレートは、犠牲層58、59、及び60のエッチングレートより高い。このため、犠牲層57及び61の後退量は、犠牲層58、59、及び60の後退量に対して有意に大きくなる。より具体的には、犠牲層57の後退量は、犠牲層58と接する面から犠牲膜56と接する面に向かって大きくなる。犠牲層61の後退量は、犠牲層60と接する面から絶縁体層35と接する面に向かって大きくなる。犠牲層57及び61の各々の後退量の最大値は、例えば、3ナノメートル(nm)以上である。
【0079】
次に、図15に示すように、各ホールUHを介して、犠牲膜56が除去される。続いて、各ホールUH内に、メモリピラーMPが形成される。具体的には、複数のホールUH内に、ブロック絶縁膜45、電荷蓄積膜44、及びトンネル絶縁膜43がこの順に形成される。それから、各ホールUH内の底部に形成されたブロック絶縁膜45、電荷蓄積膜44、及びトンネル絶縁膜43が除去される。これにより、各ホールUHの底部に導電体層21が露出する。そして、複数のホールUH内に、半導体膜41及びコア膜40がこの順に形成される。これにより、各ホールUH内で、導電体層21と半導体膜41とが接する。その後、複数のホールUHは、コア膜40によって埋め込まれる。それから、各ホールUHの上部に設けられたコア膜40の一部が除去され、当該部分に半導体膜41が形成される。積層構造の上面は、例えばCMPによって平坦化される。
【0080】
次に、図16に示すように、フォトリソグラフィ等によって、部材SLTに対応する領域が開口したマスクが形成される。そして、当該マスクを用いた異方性エッチングによって、例えば絶縁体層31、32、33、34、及び35、並びに犠牲層51、52、53、54、55、57、58、59、60、及び61のそれぞれを貫通する複数のスリットSHが形成される。これにより、各スリットSH内で、導電体層21が露出する。
【0081】
次に、図17に示すように、犠牲層51、52、53、54、55、57、58、59、60、及び61が、例えば、熱リン酸等によるウェットエッチングによって、スリットSHを介して選択的に除去される。そして、導電体が、スリットSHを介して、犠牲層51、52、53、54、55、57、58、59、60、及び61が除去された空間に埋め込まれる。本工程における導電体の形成には、例えば、CVD(Chemical Vapor Deposition)が使用される。その後、スリットSH内部に形成された導電体がエッチバック処理によって除去される。これにより、スリットSH内部に形成された導電体が、複数の導電体層に分離される。これにより、選択ゲート線SGSとして機能する導電体層22と、それぞれがワード線WLDS、WL0、WL1、及びWLDLとして機能する複数の導電体層23と、それぞれがワード線WLDU、WL2、WL3、及びWLDDとして機能する複数の導電体層24と、選択ゲート線SGDとして機能する導電体層25とが形成される。本工程において形成される導電体層22、23、24、及び25は、バリアメタルを含んでいてもよい。この場合、犠牲層51、52、53、54、55、57、58、59、60、及び61の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタンが成膜された後に、タングステンが形成される。
【0082】
次に、図18に示すように、複数のスリットSH内に、絶縁体及び導電体がこの順に形成される。各スリットSHは、導電体によって埋め込まれる。積層構造の上面は、例えばCMPによって平坦化される。これによって、部材SLTが形成される。その後、部材SHEが形成される。
【0083】
以上で説明した製造工程によって、メモリセルアレイ10が形成される。なお、以上で説明した製造工程はあくまで一例であり、これに限定されない。例えば、各製造工程の間にはその他の処理が挿入されても良いし、一部の工程が省略又は統合されても良い。また、各製造工程は、可能な範囲で入れ替えられても良い。
【0084】
3. 実施形態に係る効果
実施形態によれば、導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々は、メモリピラーMPとの境界において、Z方向に並ぶ後退部分R1及び非後退部分R2を有する。これにより、後退部分R1における導電体層とメモリピラーMPとの間の距離を離すことができると共に、後退部分R1における導電体層の曲率を緩和できる。このため、書込み動作及び消去動作の際に導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の端部とメモリピラーMPとの間に形成される強い電界(電界集中)を緩和できる。そして、書込み動作及び消去動作の際に導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々の後退部分R1で、電荷蓄積膜44に電荷が蓄積されるバックトンネリング現象を抑制できる。したがって、書込み動作及び消去動作に伴うメモリセルトランジスタMTDU及びMTDL、並びに選択トランジスタST1及びST2の閾値電圧の意図しない上昇を抑制でき、ひいては、メモリデバイス3の信頼性を向上させることができる。
【0085】
また、電界集中は、導電体層と隣り合う2個の絶縁体層のうちの一方の膜厚が他方の膜厚よりも厚い場合に、当該導電体層のうちの膜厚が厚い絶縁体層側の端部で発生し得る。実施形態によれば、導電体層22の後退部分R1は、絶縁体層31側に設けられる。最上層の導電体層23の後退部分R1、及び最下層の導電体層24の後退部分R1は、絶縁体層33側に設けられる。導電体層25の後退部分R1は、絶縁体層35側に設けられる。これにより、導電体層とメモリピラーMPとの境界のうち、電界集中が発生しやすい部分に後退部分R1を設けることができる。このため、メモリデバイス3の信頼性を向上させることができる。
【0086】
また、後退部分R1の後退量の最大値drは、3nm以上である。後退部分R1の膜厚dzは、7nm以上13nm以下である。後退部分R1及び非後退部分R2の膜厚の和z0に対する後退部分R1の膜厚dzの割合は、35%以上50%以下である。これにより、書込み動作及び消去動作の際に発生する電界集中を緩和しうる最適な形状を得ることができる。
【0087】
4. 変形例等
上述の実施形態には、種々の変形が適用され得る。
【0088】
上述の実施形態では、メモリピラーMPの下部LMPの下端及び上端、並びに上部UMPの下端及び上端の各々に対応する1層の導電体層の一部が後退する場合について説明したが、これに限られない。例えば、メモリピラーMPとの境界の一部が後退する導電体層の数は、メモリピラーMPの下部LMPの下端及び上端、並びに上部UMPの下端及び上端の各々について2層であってもよい。
【0089】
図19は、変形例に係るメモリデバイスのメモリ領域における断面構造の一例を示す断面図である。図19は、実施形態における図7に対応する。
【0090】
図19に示すように、メモリピラーMPのうち、導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々と交差する部分の一部の径が、周囲に対して局所的に大きくてもよい。言い換えると、導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々は、メモリピラーMPと接する境界領域において、Z方向に並ぶ後退部分R1及び非後退部分R2を含んでいてもよい。
【0091】
より具体的には、導電体層22、最下層の導電体層23、及び下から2層分の導電体層24は、下面と上面との間から下面に向かって後退していき、下面で後退量が最大となる。上から2層分の導電体層23、最上層の導電体層24、及び導電体層25は、下面と上面との間から上面に向かって後退していき、上面で後退量が最大となる。導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々の後退量の最大値drは、例えば、3nm以上である。導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々の後退部分R1の厚さdzは、例えば、7nm以上13nm以下である。導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々の後退部分R1の厚さdzは、導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々の膜厚z0(すなわち、メモリセルトランジスタMTのゲート長)に対して、例えば、35%以上50%以下である。
【0092】
以上のような構成によれば、メモリピラーMPの下部LMP及び上部UMPの各々の両端における2層分の導電体層に生じる電界集中を緩和することができる。補足すると、電界集中の緩和を目的とする上述の実施形態以外の対策として、書込み動作及び消去動作の際に、導電体層22、最上層の導電体層23、最下層の導電体層24、及び導電体層25の各々における電界集中を緩和し得る電圧を印加する手法が考えられる。しかしながら、当該対策をとると、最下層の導電体層23、上から2層目の導電体層23、下から2層目の導電体層24、及び最上層の導電体層24に電界集中の発生箇所がシフトし得る。このように、最下層の導電体層23、上から2層目の導電体層23、下から2層目の導電体層24、及び最上層の導電体層24にも、電界集中が発生する可能性があるため、当該導電体層についても、上述の実施形態のように、電界集中を緩和し得る形状とすることが好ましい。
【0093】
変形例によれば、メモリピラーMPとの境界において、導電体層22、最下層の導電体層23、上から2層分の導電体層23、下から2層分の導電体層24、最上層の導電体層24、及び導電体層25の各々は、一部が後退する形状を有する。これにより、電界集中の発生箇所がメモリピラーMPの端部に最も近い導電体層から、2番目に近い導電体層へシフトした場合でも、当該電界集中を緩和させることができる。このため、書込み動作及び消去動作の際に、メモリピラーMPの端部に最も近い導電体層及び2番目に近い導電体層のいずれについても、意図しない閾値電圧の上昇を抑制できる。したがって、メモリデバイス3の信頼性を向上させることができる。
【0094】
また、上述の実施形態では、メモリピラーMPが1個の結合部JMPで2階層(tier)に分割される場合を例に説明したが、これに限られない。例えば、メモリピラーMPは、結合部JMPによって分割されていなくてもよい。この場合、積層配線のうち、メモリピラーMPの上端及び下端の各々に近い導電体層について、メモリピラーMPとの境界を後退させればよい。また、例えば、メモリピラーMPは、2個以上の結合部JMPで、3階層以上に分割されてもよい。この場合、積層配線のうち、メモリピラーMPの各階層の上端及び下端の各々に近い導電体層について、メモリピラーMPとの境界を後退させればよい。
【0095】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0096】
1…メモリシステム
2…メモリコントローラ
3…メモリデバイス
10…メモリセルアレイ
11…コマンドレジスタ
12…アドレスレジスタ
13…シーケンサ
14…ドライバモジュール
15…ロウデコーダモジュール
16…センスアンプモジュール
20…半導体基板
21,22,23,24,25,26,27…導電体層
30,31,32,33,34,35,36…絶縁体層
40…コア膜
41…半導体膜
42…積層膜
43…トンネル絶縁膜
44…電荷蓄積膜
45…ブロック絶縁膜
51,52,53,54,55,57,58,59,60,61…犠牲層
56…犠牲膜
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