特開 2024-41688 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024041688

(43)【公開日】2024-03-27

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20240319BHJP

   H01L 25/10 20060101ALI20240319BHJP

【ＦＩ】

H01L25/08 Z

H01L25/14 Z

H01L25/08 C

【審査請求】未請求

【請求項の数】7

【出願形態】書面

(21)【出願番号】P 2022160584

(22)【出願日】2022-09-14

(71)【出願人】

【識別番号】391018662

【氏名又は名称】木本 軍生

(72)【発明者】

【氏名】木本 軍生

(57)【要約】      （修正有）

【課題】三次元積層型半導体装置の提供。
【解決手段】異なるＸＹ座標平面上に電極端子６０を有する複数の半導体デバイス５１１～５１３、５２１からなる複数の半導体デバイス群５１、５２を電気的に接続した半導体装置１は、１つのＸＹ座標平面上に設置した任意の半導体デバイスの電極端子と接続する複数の電気端子２１２と任意の電気端子間を接続する導電性パターン２１３とが１つの誘電体シート３１１上に設置された平面方向配線装置２１、２２、１つの誘電体シート上に垂直方向Ｚに開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列３１２と端子配列から継続する複数の導電性パターン３１３とを有する配線パターン群３１５、半導体デバイス群の電極端子占有平面外の空間に、少なくとも垂直方向に伸長する複数の導電性パターン３１４を含む配線パターン群３１６及び各配線パターン群を電気的に接続した垂直方向配線装置３１、３２を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

ＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第１の半導体デバイス群と、前記第１の半導体デバイス群を有するＸＹ座標平面に対し垂直方向（Ｚ方向）に異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第２の半導体デバイス群とを電気的に接続した半導体装置において、前記第１又は第２の半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、１つの誘電体シート上に垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した１つ又は複数の垂直方向配線装置とで構成されたこと
を特徴とする半導体装置

【請求項2】

前記第１又は第２の半導体デバイス群と、前記第１又は第２の半導体デバイス群を構成するＸＹ座標平面に対し垂直方向（Ｚ方向）にそれぞれ異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成されるＮ個（Ｎは整数）の第３以降の半導体デバイス群とを電気的に接続した半導体装置において、
前記第１若しくは第２若しくは第３以降の何れかの半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスと、前記第３以降の複数の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群と前記第３以降の配線パターン群の何れかを電気的に接続した１つ又は複数の垂直方向配線装置とで構成されたこと
を特徴とする半導体装置

【請求項3】

前記平面方向配線装置又は垂直方向配線装置において、前記電気端子及び前記導電性パターンがメッキ又はエッチング加工により形成されたこと
を特徴とする請求項１又は２の何れか記載の半導体装置

【請求項4】

任意の１つの前記平面方向配線装置又は前記垂直方向配線装置において、２つ以上の前記導電性パターンの一部が段差を有して交差する配線交差部を有し、少なくとも前記配線交差部において各々の前記導電性パターン表面に独立して、又は複数の前記導体パターン表面に共通して誘電体膜を有すること
を特徴とする請求項１乃至３の何れか記載の半導体装置

【請求項5】

任意の１つの前記平面方向配線装置において、前記電気端子の一部又は全部に貫通穴を有すること
を特徴とする請求項１乃至４の何れか記載の半導体装置

【請求項6】

前記平面方向配線装置を、少なくとも、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）とメモリーＩＣとの接続に、又は、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）とメモリーＩＣとの接続に適用したこと
を特徴とする請求項１又は２の何れか記載の半導体装置

【請求項7】

前記垂直方向配線装置を、少なくとも、複数のＣＰＵ又は複数のＧＰＵの共通信号バス配線に適用したこと
を特徴とする請求項１又は２の何れか記載の半導体装置

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の半導体デバイスを接続搭載する半導体装置に関する。

【背景技術】

【0002】

ＩｏＴ、ＡＩ、５Ｇ社会の到来と共に、これらに適用すべき半導体の多機能化、高機能化、小型化、低価格化が要求されている。このような要求を満たすべく、様々な半導体デバイスの実装形態が紹介されている。三次元（３Ｄ）積層と呼ばれているＴｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ Ｖｉａ（ＴＳＶ：シリコン貫通ビア）による垂直配線は、主としてＤＲＡＭ等の同種のＩＣ間接続に使用されている。一方、異種ＩＣ間の接続技術としては、多くは２．５次元（２．５Ｄ）積層と呼ばれる方法が一般的で、複数の異種ＩＣを同一パッケージ面に実装してシステム化し、一つのデバイスチップとしたものをＳｙｓｔｅｍ Ｉｎ ａ Ｐａｃｋａｇｅ（ＳｉＰ：システムインパッケージ）と称している。

【0003】

ＳｉＰのさらなる高密度化・小型化を実現するパッケージング技術としては、上下間をＴＳＶ技術により導通可能にし、微細配線を備えたシリコン等を基材としたインターポーザをＩＣチップ側の微細端子接続・配線手段とし、さらに有機基材によるビルドアップ配線板等で装置ＰＣＢ側に接続する方法が多く採用されている（特許文献１）。さらに、シリコンブリッジと呼ばれている複数ＩＣ相互間の高密度信号接続のみにシリコン基板による高密度配線技術を適用し、それらのシリコン基板を有機材基板に埋め込み、電源・装置インターフェース信号等を有機基板内の配線が担う方法等（特許文献２）が実用化されている。

【0004】

このように、ＳｉＰの高密度化・小型化を実現する手段としては、
▲１▼ＩＣチップ側の微細端子接続及び微細な再配線を実現する手段としての薄膜ウェハプロセス、
▲２▼シリコン基板上下の伝達手段としてのＴＳＶ技術、
▲３▼配線ピッチを広げ装置ＰＣＢ端子へ接続する手段としてのビルドアップ有機基板技術
の選択、組合せによるものが主流となっている。

【0005】

しかしながら、特許文献１又は特許文献２に代表される従来の方法の特徴と問題点は、以下に示すようなものとなる。
１つには、搭載すべきＩＣ数が増加し又は入出力（Ｉ／Ｏ）端子数が増加し高密度になるほど、端子間の配線数を増加させるか、又はより多層化せざるを得ないため、製造コストの増大につながるものである。
又、上記端子間配線数を増やすためには配線の微細化（例えば配線幅２μｍクラス）が必要であり、そのためにはウェハプロセスによる製造工程を使用せざるを得ず、又、シリコン基板における表裏面の接続手段としてＴＳＶ技術が必須となり、製造コストの増大と歩留まりの低下につながる。
さらに、ウェハプロセスやＴＳＶ技術による配線基板と、有機基板技術による基板とを組み合わせることにより、特性の劣化や製造コストの増加、及び異種製造工程の混在による開発及び製造の長納期化にもつながっている。

【0006】

一方、電鋳、いわゆるメッキ手法による微細形状形成技術は、近年では広範囲の分野への応用が開発されている。多数の半導体デバイス端子間を接続する手段として、半導体デバイス端子配列平面に対し、垂直方向に突出した端子及び配線を有する配線パターンシートと、半導体デバイス外部の共通配線を有する配線パターンシートとを接続することにより、複数の半導体デバイス間を水平方向又は垂直方向のいずれにも接続可能とする方法が報告されている（特許文献３，特許文献４）。当該発明は微細配線を可能としながら配線基板の多層化を排除する利点を有するものである。しかしながら、本方式によれば、同一平面上で交差する配線に対応し難いという問題があった。

【0007】

さらに、１つの平面上に設置した半導体デバイス端子に接続する複数の電気端子と、それらの電気端子間を接続する導電性パターンとが電鋳又はエッチング加工により形成された配線装置において、２つ以上の導電性パターンの一部がＺ方向に段差を有して交差する交差部を有することにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供するものが紹介されている。（特許文献５）しかしながら、本方式によれば、垂直方向に配線する半導体デバイスには対応し難いという問題があった。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００９－１１０９８３号公報

【特許文献2】特開２０１４－１７９６１３号公報

【特許文献3】特開２０２１－１１１８３４１号公報

【特許文献4】特開２０２１－１２１０１１号公報

【特許文献5】特願２０２２－１０９３３９号

【発明の開示】

【発明が解決しようとする課題】

【0009】

本発明は、従来の微細配線の多層基板化の問題点を解決するものであり、垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、平面方向かつ垂直方向に電気的に接続する半導体装置において、複数の半導体デバイスを平面方向に配線接続する手段として、半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが、電鋳又はエッチング加工により１つの誘電体シート上に形成され、単一の誘電体シート上で複数の交差配線部を含む配線パターンを構成した平面方向配線装置と、複数の半導体デバイスを垂直方向に配線接続する手段として、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した構成による垂直方向配線装置とを組み合わせることにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。
本発明により、例えば、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に、かつ垂直方向に多段に、すなわち三次元（３Ｄ）積層搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【課題を解決するための手段】

【0010】

本発明は、ＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第１の半導体デバイス群と、前記第１の半導体デバイス群を有するＸＹ座標平面に対し垂直方向（Ｚ方向）に異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成される第２の半導体デバイス群とを電気的に接続した半導体装置において、
前記第１又は第２の半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、１つの誘電体シート上に垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した１つ又は複数の垂直方向配線装置とで構成される手段を有するため、
垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、垂直方向に実装し、かつ、平面方向及び垂直方向に電気的に接続することが可能となる。

【0011】

又、前記第１又は第２の半導体デバイス群と、第１又は第２の半導体デバイス群を構成するＸＹ座標平面に対し垂直方向（Ｚ方向）にそれぞれ異なるＸＹ座標平面上の任意の座標に電極端子を有する複数の半導体デバイスで構成されるＮ個（Ｎは整数）の第３以降の半導体デバイス群とを電気的に接続した半導体装置において、
前記第１若しくは第２若しくは第３以降の何れかの半導体デバイス群における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが１つの誘電体シート上に設置された平面方向配線装置と、
前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスと、前記第３以降の複数の半導体デバイス群における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群と前記第３以降の配線パターン群の何れかを電気的に接続した１つ又は複数の垂直方向配線装置とで構成される手段を有するため、
垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、垂直方向に多段に実装し、かつ、平面方向及び垂直方向に電気的に接続することができるため、例えば、ＣＰＵ、ＧＰＵ、メモリー等の半導体デバイスを同時に搭載することが可能となり、高機能コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【0012】

又、前記平面方向配線装置又は垂直方向配線装置において、前記電気端子及び前記導電性パターンがメッキ又はエッチング加工により形成される手段を有するため、シリコンプロセスに依存しない微細配線を可能としながら高密度な配線装置を低コストで提供することができる。

【0013】

又、任意の１つの前記平面方向配線装置又は前記垂直方向配線装置において、２つ以上の前記導電性パターンの一部が段差を有して交差する配線交差部を有し、少なくとも前記配線交差部において各々の前記導電性パターン表面に独立して、又は複数の前記導体パターン表面に共通して誘電体膜を有する手段を有するため、単一の誘電体シート上での複数の交差配線が可能となり、従来の基板の多層化を排除できるものである。

【0014】

さらに、任意の１つの前記平面方向配線装置において、前記電気端子の一部又は全部に貫通穴を有する手段を有するため、端子ポストを設置した半導体デバイスの電極端子に挿入できるため、接続が容易になる。

【発明の効果】

【0015】

本発明の配線装置によれば、垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを平面方向かつ垂直方向に電気的に接続する半導体装置において、複数の半導体デバイスを平面方向に配線接続する手段として、半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが、電鋳又はエッチング加工により１つの誘電体シート上に形成され、単一の誘電体シート上で複数の交差配線部を含む配線パターンを構成した平面方向配線装置と、複数の半導体デバイスを垂直方向に配線接続する手段として、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した構成による垂直方向配線装置とを組み合わせることにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。
又、本発明による半導体装置により、例えば、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＣＰＵ）、Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（ＧＰＵ）、メモリー等の半導体デバイスを同時に、かつ垂直方向に多段に、すなわち三次元（３Ｄ）積層搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【図面の簡単な説明】

【0016】

【図1】本発明による半導体装置の基本構成を示す図

【図2】本発明による平面方向配線装置の構造を示す斜視図

【図3】本発明の垂直方向配線装置の基本構造を示す図

【図4】本発明の平面方向配線装置における配線交差部の構造を示す図

【図5】本発明の垂直方向配線装置における配線交差部の構造を示す図

【図6】本発明の配線交差部の構造における他の実施例を示す図

【図7】本発明の実施例による半導体装置を示す斜視図

【発明を実施するための最良の形態】

【0017】

次に、本発明の半導体装置について図面を参照して詳細に説明する。図１は、本発明による半導体装置の基本構成を示す図である。
図１において、１は本発明による半導体装置であり、ＸＹ座標平面上の任意の座標に電極端子６０を有する複数の半導体デバイス５１１、５１２、５１３で構成される第１の半導体デバイス群５１と、前記第１の半導体デバイス群５１を有するＸＹ座標平面に対し垂直方向（Ｚ方向）に異なるＸＹ座標平面上の任意の座標に電極端子６０を有する複数の半導体デバイス５２１等で構成される第２の半導体デバイス群５２とを電気的に接続する手段において、前記第１又は第２の半導体デバイス群５１、５２における複数の半導体デバイスをＸＹ平面方向に電気的に接続する配線装置であって、１つのＸＹ座標平面上に設置した任意の前記半導体デバイスの前記電極端子６０と接続する複数の電気端子２１２と、任意の前記電気端子２１２間を接続する導電性パターン２１３とが、それぞれ１つの誘電体シート２１１上に設置された２つの平面方向配線装置２１、２２と、前記第１の半導体デバイス群５１における任意の半導体デバイスと、前記第２の半導体デバイス群５２における任意の半導体デバイスとを垂直方向（Ｚ方向）に電気的に接続する配線装置であって、１つの誘電体シート３１１上に垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列３１２と、前記端子配列３１２から継続する複数の導電性パターン３１３とを有する第１の配線パターン群３１５と、前記半導体デバイス群５１、５２の占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターン３１４を含む第２の配線パターン群３１６とから成り、前記第１の配線パターン群３１５と前記第２の配線パターン群３１６とを電気的に接続した１つ又は複数の（本図では２つの）垂直方向配線装置３１、３２とで構成されている。
本図では、前記半導体デバイス５１１及び５１２の電極端子間を接続する例を示したが、対象とする半導体デバイス、電極端子はこれに限らない。

【0018】

前記平面方向配線装置２１、２２及び前記垂直方向配線装置３１、３２について、図２乃至図４にてさらに詳細に説明する。

【0019】

図２は、本発明による平面方向配線装置の構造を示す斜視図であり、前記半導体デバイス群５１との関係を示すものでもある。１つのＸＹ座標平面上に設置した前記半導体デバイス群５１の３つの前記半導体デバイス５１１、５１２、５１３に設置された前記電極端子６０のＸＹ座標と一致した複数の前記電気端子２１２と、任意の前記電気端子２１２間を接続する導電性パターン２１３とが１つの誘電体シート２１１上に設置されている。

【0020】

本発明では、前記半導体デバイスの接続する全ての前記電極端子６０には、端子ポスト６１が設置されており、前記平面方向配線装置２１の前記電気端子２１２に設けられた貫通穴２１４に挿入され固着するものである。これにより、前記半導体デバイス５１１、５１２、５１３相互間の電気的接続が可能となる。

【0021】

前記平面方向配線装置は、前記電気端子及び前記導電性パターンをメッキ（電鋳）又はエッチング加工により形成することが可能である。

【0022】

図３は、本発明の垂直方向配線装置の基本構造を示す図である。図３において、５は１つの半導体デバイスの断面の一部を示すもので、電気回路上に形成された電極端子６に、端子ポスト６１ａ～６１ｄが設置されている。３０は、垂直方向配線装置で、前記半導体デバイスの電極端子６に設けられた前記端子ポスト６１ａ～６１ｄと接する位置に、垂直方向に開放端を有する端子配列３０２ａ～３０２ｄと、それぞれの前記端子配列３０２ａ～３０２ｄから継続する複数の導電性パターン３０３ａ～３０３ｄとを有する第１の配線パターン群３０５と、前記半導体デバイス５が占有する平面外の空間に、少なくとも垂直方向に伸長する複数の導電性パターン３０４ａ～３０４ｄを含む第２の配線パターン群３０６とから成り、前記第１の配線パターン群３０５と前記第２の配線パターン群３０６とを電気的に接続し、１つの誘電体シート３０１上に形成されたものである。

【0023】

例えば、前記半導体デバイスの前記端子ポスト６１ａの先端に前記端子配列が接続されると、前記端子配列３０２ａから継続した前記導体パターン３０３ａ及び３０４ａを経由し、他の半導体デバイスの電極端子又は他の外部装置（図示せず）に電気的に接続される。

【0024】

前記垂直方向配線装置は、前記電気端子及び前記導電性パターンをメッキ（電鋳）又はエッチング加工により形成することが可能である。

【0025】

図４は、本発明の平面方向配線装置における配線交差部の構造を示す図である。図４で示す配線交差構造は、本発明の半導体装置において、主として前記平面方向配線装置における配線交差に適しているが、これに限らない。図４において、２０は、平面方向配線装置であり、一つの配線交差部２０５を示す。１つの誘電体シート２０１上に導電性パターン２０３ａと２０３ｂとが交差している。前記導電性パターン２０３ｂは、断面Ａ－Ａで示すように前記配線交差部２０５において、前記導電性パターン２０３ａと同一面（表面）を通る導電性パターン２０３ｂ１から、貫通部２０３ｂ２を介し、前記誘電体シート２０１の裏面を通る導電性パターン２０３ｂ３となり、再び貫通部２０３ｂ４を介し、表面を通る導電性パターン２０３ｂ５となる。これにより、前記導電性パターン２０３ａとの接触が回避されることになる。

【0026】

図５は、本発明の垂直方向配線装置における配線交差部の構造を示す図であり、図３における前記第１の配線パターン群３０５と前記第２の配線パターン群３０６との接続方法を示すものである。図５で示す配線交差構造は、本発明の半導体装置において、主として前記垂直方向配線装置における配線交差に適しているが、これに限らない。図５において、半導体デバイスの電極端子に接続された前記第１の配線パターン群３０５における前記導電性パターン３０３ａ～３０３ｄと、前記第２の配線パターン群３０６における前記導電性パターン３０４ａ～３０４ｄとが、１つの誘電体シート３０１上に形成され、電気的に接続されたものである。前記導電性パターン３０３ａ～３０３ｄと前記導電性パターン３０４ａ～３０４ｄとの接続部において、誘電体膜３０７を設置したことを特徴とするものである。断面Ｂ－Ｂに示すように、例えば前記導電性パターン３０３ａと前記導電性パターン３０４ａとの接続において、前記誘電体膜３０７を設置することにより、前記導電性パターン３０３ａが、前記導電性パターン３０４ｂ～３０４ｄとの接触を回避することができる。

【0027】

本方法により、例えば前記第２の配線パターン群３０６を、複数のＣＰＵ又はＧＰＵ等の共通信号線（バス配線）に適用することにより、複数の半導体デバイスの接続に使用することができる。

【0028】

図６は、本発明の配線交差部の構造における他の実施例を示す図である。図６（ａ）において、誘電体シート２０１上に設置した複数の電気端子列２ａ～２４と２ｅ～２ｈとの間を、導電性パターン３ａ～３ｄで接続した例を示すものである。図６（ａ）の如く接続された場合、前記導電性パターン３ａは前記導電性パターン３ｃ及び３ｄと、前記導電性パターン３ｂは同様に、前記導電性パターン３ｃ及び３ｄと交差することになる。図６（ｂ）に示す断面Ｃ－Ｃにおいて、前記導電性パターン３ａ及び３ｂの導体形成後に導体表面に誘電体膜２０６が形成されている。これにより、前記導電性パターン３ａ及び３ｂの上部を交差する前記導電性パターン３ｃ及び３ｄは、電気的に独立して配線することが可能となる。

【0029】

さらに、前記導電性パターン３ｃ及び３ｄにおいて導体形成後に導体表面に誘電体膜を形成することにより、前記導電性パターン３ｃ及び３ｄの上部にも他の配線（図示せず）を交差することができる。

【0030】

図７は、本発明の実施例による半導体装置を示す斜視図であり、垂直方向（Ｚ方向）に異なる位置に配置した４つの半導体デバイス群から構成する半導体装置の例である。図７において、５１は、半導体デバイス５１１～５１６で構成される第１の半導体デバイス群、５２は、前記第１の半導体デバイス群５１を構成するＸＹ座標平面に対しＺ方向に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイス５２１及び５２４等で構成される第２の半導体デバイス群、５３は、前記第１の半導体デバイス群５１若しくは前記第２の半導体デバイス群５２を構成するＸＹ座標平面に対し、Ｚ方向に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイス５３１及び５３４等で構成される第３の半導体デバイス群、５４は、前記第１の半導体デバイス群５１若しくは前記第２の半導体デバイス群５２若しくは前記第３の半導体デバイス群５３を構成するＸＹ座標平面に対し、Ｚ方向に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイス５４１及び５４４等で構成される第４の半導体デバイス群を示す。

【0031】

２１は、前記第１の半導体デバイス群５１における複数の前記半導体デバイス５１１～５１６をＸＹ平面方向に電気的に接続する平面方向配線装置であり、１つのＸＹ座標平面上に、前記半導体デバイスの電極端子６０と接続する複数の電気端子２１２と、任意の前記電気端子２１２間を接続する導電性パターン２１３とが１つの誘電体シート２１１上に設置されている。

【0032】

２２は、前記第２の半導体デバイス群５２における複数の前記半導体デバイス５２１及び５２４等をＸＹ平面方向に電気的に接続する平面方向配線装置であり、１つのＸＹ座標平面上に、前記半導体デバイスの電極端子６０と接続する複数の電気端子２２２と、任意の前記電気端子２２２間を接続する導電性パターン（図示せず）とが１つの誘電体シート２２１上に設置されている。

【0033】

２３は、前記第３の半導体デバイス群５３における複数の前記半導体デバイス５３１及び５３４等をＸＹ平面方向に電気的に接続する平面方向配線装置であり、１つのＸＹ座標平面上に、前記半導体デバイスの電極端子６０と接続する複数の電気端子２３２と、任意の前記電気端子２３２間を接続する導電性パターン（図示せず）とが１つの誘電体シート２３１上に設置されている。

【0034】

同様に、２４は、前記第４の半導体デバイス群５４における複数の前記半導体デバイス５４１及び５４４等をＸＹ平面方向に電気的に接続する平面方向配線装置であり、１つのＸＹ座標平面上に、前記半導体デバイスの電極端子６０と接続する複数の電気端子２４２と、任意の前記電気端子２４２間を接続する導電性パターン（図示せず）とが１つの誘電体シート２４１上に設置されている。

【0035】

一方、３１～３８は垂直方向配線装置であり、前記第１の半導体デバイス群における任意の半導体デバイスと、前記第２の半導体デバイス群における任意の半導体デバイスと、前記第３の半導体デバイス群における任意の半導体デバイスと、前記第４の半導体デバイス群における任意の半導体デバイスとを、垂直方向（Ｚ方向）に電気的に接続する配線装置であって、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列３１２と前記端子配列３１２から継続する複数の導電性パターン３１３とを有する第１の配線パターン群３１５と、前記半導体デバイス占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターン３１４を含む第２の配線パターン群３１６とから成り、前記第１の配線パターン群３１５と前記第２の配線パターン群３１６とを電気的に接続したものである。

【0036】

本実施例では、前記垂直方向配線装置３１、３２、３３、３４は、前記半導体デバイス群５１の半導体デバイス５１１と、前記半導体デバイス群５２の半導体デバイス５２１と、前記半導体デバイス群５３の半導体デバイス５３１と、前記半導体デバイス群５４の半導体デバイス５４１におけるそれぞれのＸＹ座標値が同一の電極端子間を接続し、前記垂直方向配線装置３５、３６、３７、３８は、前記半導体デバイス群５１の半導体デバイス５１４と、前記半導体デバイス群５２の半導体デバイス５２４と、前記半導体デバイス群５３の半導体デバイス５３４と、前記半導体デバイス群５４の半導体デバイス５４４におけるそれぞれのＸＹ座標値が同一の電極端子間を接続するものであるが、対象とする半導体デバイス、電極端子はこれに限らない。

【0037】

又、本実施例では、前記垂直方向配線装置を設置する「半導体デバイス占有平面外の空間」を前記平面方向配線装置の中央部に共通に開口部２１７を設けることにより実現している。

【0038】

本実施例によれば、例えば、前記半導体デバイス群５１における前記半導体デバイス５１１をＣＰＵに、前記半導体デバイス５１２及び５１３をＣＰＵ用メモリーＩＣに、前記半導体デバイス５１４をＧＰＵに、前記半導体デバイス５１５及び５１６をＧＰＵ用メモリーＩＣとすることにより、画像処理用コンピュータシステムを構成することができ、前記平面方向配線装置をＣＰＵとメモリーＩＣとの接続、又はＧＰＵとメモリーＩＣとの接続に適用し、又、前記垂直方向配線装置を、複数のＣＰＵ間、又は複数のＧＰＵ間における共通信号バス配線に適用することが可能であり、前記半導体デバイス群５２～５４においても前記半導体デバイス群５１同様の構成にすることにより、高機能、大容量のコンピュータシステムを省スペースで構築できる。

【0039】

又、前記半導体デバイス群５１乃至５４は、それぞれ異種の半導体デバイスで構成してもよい。又、本実施例は、垂直方向（Ｚ方向）に異なる位置に配置した４つの半導体デバイス群から構成する半導体装置の例であるが、Ｚ方向に積層する半導体デバイス群の数はこれに限らない。

【0040】

以上説明したように、本発明の半導体装置によれば、垂直方向（Ｚ方向）に異なるＸＹ座標平面上の座標に電極端子を有する複数の半導体デバイスで構成される半導体デバイス群どうしを、平面方向かつ垂直方向に電気的に接続する半導体装置において、複数の半導体デバイスを平面方向に配線接続する手段として、半導体デバイスの電極端子と接続する複数の電気端子と任意の前記電気端子間を接続する導電性パターンとが、電鋳又はエッチング加工により１つの誘電体シート上に形成され、単一の誘電体シート上で複数の交差配線部を含む配線パターンを構成した平面方向配線装置と、複数の半導体デバイスを垂直方向に配線接続する手段として、垂直方向に開放端を有し任意の半導体デバイスの複数の電極端子と接続する端子配列と、前記端子配列から継続する複数の導電性パターンとを有する第１の配線パターン群と、前記半導体デバイス群の電極端子占有平面外の空間に設置し、少なくとも垂直方向に伸長する複数の導電性パターンを含む第２の配線パターン群とから成り、前記第１の配線パターン群と前記第２の配線パターン群とを電気的に接続した構成による垂直方向配線装置とを組み合わせることにより、シリコンプロセスに依存しない微細配線を可能としながら複数の半導体デバイスの接続における配線基板の多層化を排除することにより、高密度な配線装置を低コストで提供することができる。

【0041】

又、本発明による半導体装置により、例えば、ＣＰＵ、ＧＰＵ、メモリー等の半導体デバイスを同時に、垂直方向に多段に、すなわち三次元（３Ｄ）積層搭載することが可能となり、コンピュータ等のシステム構成において、小型化・低コスト化を実現することができる。

【産業上の利用可能性】

【0042】

複数の半導体デバイスを水平方向又は垂直方向に積層する半導体装置に利用することができる。

【符号の説明】

【0043】

１，１０ 半導体装置
２０～２４ 平面方向配線装置
２０１、２１１、２２１、２３１、２４１ 誘電体シート
２０２、２１２、２２２、２３２、２４２、２ａ～２ｈ 電気端子
２０３、２１３ 導電性パターン
２０４，２１４ 貫通穴
２０５、２１５ 配線交差部
２０６ 誘電体膜
２１７ 開口部
３０～３８ 垂直方向配線装置
３０１、３１１ 誘電体シート
３０２、３１２ 端子配列
３０３、３０４、３１３、３１４、３ａ～３ｄ 導電性パターン
３０５～３０７、３１５、３１６ 配線パターン群
５、５１１～５１６、５２１、５２４、５３１、５３４、５４１、５４４ 半導体デバイス
５１～５４ 半導体デバイス群
６、６０ 電極端子
６１ 端子ポスト

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】