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特開2024-41944高解像度ＦＥＴ ＶＤＳゼロボルト交差タイミング検出方式
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024041944
(43)【公開日】2024-03-27
(54)【発明の名称】高解像度ＦＥＴ ＶＤＳゼロボルト交差タイミング検出方式
(51)【国際特許分類】
H03K 17/13 20060101AFI20240319BHJP
【ＦＩ】
H03K17/13 A
【審査請求】有
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2024005046
(22)【出願日】2024-01-17
(62)【分割の表示】P 2019558720の分割
【原出願日】2018-04-26
(31)【優先権主張番号】15/498,385
(32)【優先日】2017-04-26
(33)【優先権主張国・地域又は機関】US
(71)【出願人】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【代理人】
【識別番号】230129078
【弁護士】
【氏名又は名称】佐藤 仁
(72)【発明者】
【氏名】ジンウェイ シュー
(72)【発明者】
【氏名】ヴィジャヤラクシュミ デヴァラヤン
(72)【発明者】
【氏名】ガンチアン ジャン
(72)【発明者】
【氏名】アンジェロ ウィリアム ペレイラ
(57)【要約】 （修正有）
【課題】電界効果トランジスタにおけるゼロボルト交差を検出する制御モジュール及びトランジスタを制御する方法を提供する。
【解決手段】ゼロボルトスイッチング検出回路において用いるためのコンパレータ（２００）は、トランジスタのドレインソース電圧（Ｖｄｓ）を閾値電圧（ＶＴＨ－ｄｓ）と比較する。トランジスタのゲート電圧信号（Ｖｇｓ）が、コンパレータ（２００）のクロック入力に供給されて、ゲート電圧信号（Ｖｇｓ）が、コンパレータ（２００）の出力との比較の結果をラッチするために用いられるようにする。コンパレータ（２００）出力の値に基づいて、トランジスタに対する制御機能が行われる。
【選択図】図２
【解決手段】ゼロボルトスイッチング検出回路において用いるためのコンパレータ（２００）は、トランジスタのドレインソース電圧（Ｖｄｓ）を閾値電圧（ＶＴＨ－ｄｓ）と比較する。トランジスタのゲート電圧信号（Ｖｇｓ）が、コンパレータ（２００）のクロック入力に供給されて、ゲート電圧信号（Ｖｇｓ）が、コンパレータ（２００）の出力との比較の結果をラッチするために用いられるようにする。コンパレータ（２００）出力の値に基づいて、トランジスタに対する制御機能が行われる。
【選択図】図２
【特許請求の範囲】
【請求項1】
ゲート、ドレイン、及びソースを有する電界効果トランジスタを制御するための制御モジュールであって、
前記トランジスタのドレインソース電圧を受信し、それを閾値電圧と比較するように動作し得るコンパレータであって、前記コンパレータが、前記トランジスタのゲート電圧を受信するように動作し得るクロック入力を含み、受信した前記ゲート電圧が、前記コンパレータの出力に対する比較の結果をラッチするために用いられる、前記コンパレータ、及び
前記コンパレータの出力を受信し、前記コンパレータ出力の値に基づいて前記トランジスタに対して制御機能を実施するように動作し得る制御回路要素、
を含む、制御モジュール。
前記トランジスタのドレインソース電圧を受信し、それを閾値電圧と比較するように動作し得るコンパレータであって、前記コンパレータが、前記トランジスタのゲート電圧を受信するように動作し得るクロック入力を含み、受信した前記ゲート電圧が、前記コンパレータの出力に対する比較の結果をラッチするために用いられる、前記コンパレータ、及び
前記コンパレータの出力を受信し、前記コンパレータ出力の値に基づいて前記トランジスタに対して制御機能を実施するように動作し得る制御回路要素、
を含む、制御モジュール。
【請求項2】
請求項１に記載の制御モジュールであって、
前記コンパレータが、
前記ゲート電圧が、前記ドレインソース電圧が高から低に向かう前に前記トランジスタをオンにしたか又は前記ドレインソース電圧が高から低に向かった後に前記トランジスタをオンにしたかを示す、ｏｎ－ｌａｔｅフラグを提供するように構成され得る第１の出力であって、受信した前記ゲート電圧の立ち上がりエッジが、前記コンパレータの前記第１の出力に対する比較の結果をラッチするために用いられる、前記第１の出力、及び
前記ゲート電圧が、前記ドレインソース電圧が低から高に向かう前に前記トランジスタをオフにしたか又は前記ドレインソース電圧が低から高に向かった後に前記トランジスタをオフにしたかを示す、ｏｆｆ－ｌａｔｅフラグを提供するように構成され得る第２の出力であって、受信した前記ゲート電圧の立ち下がりエッジが、前記コンパレータの前記第２の出力に対する比較の結果をラッチするために用いられる、前記第２の出力、
を含む、制御モジュール。
前記コンパレータが、
前記ゲート電圧が、前記ドレインソース電圧が高から低に向かう前に前記トランジスタをオンにしたか又は前記ドレインソース電圧が高から低に向かった後に前記トランジスタをオンにしたかを示す、ｏｎ－ｌａｔｅフラグを提供するように構成され得る第１の出力であって、受信した前記ゲート電圧の立ち上がりエッジが、前記コンパレータの前記第１の出力に対する比較の結果をラッチするために用いられる、前記第１の出力、及び
前記ゲート電圧が、前記ドレインソース電圧が低から高に向かう前に前記トランジスタをオフにしたか又は前記ドレインソース電圧が低から高に向かった後に前記トランジスタをオフにしたかを示す、ｏｆｆ－ｌａｔｅフラグを提供するように構成され得る第２の出力であって、受信した前記ゲート電圧の立ち下がりエッジが、前記コンパレータの前記第２の出力に対する比較の結果をラッチするために用いられる、前記第２の出力、
を含む、制御モジュール。
【請求項3】
請求項２に記載の制御モジュールであって、
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて、前記トランジスタに対して少なくとも一つの制御機能を実施するように動作し得る、制御モジュール。
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて、前記トランジスタに対して少なくとも一つの制御機能を実施するように動作し得る、制御モジュール。
【請求項4】
請求項３に記載の制御モジュールであって、
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号の立ち上がりエッジのタイミングを調節し、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ゲートドライバ信号の立ち下がりエッジのタイミングを調節するように動作し得る、制御モジュール。
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号の立ち上がりエッジのタイミングを調節し、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ゲートドライバ信号の立ち下がりエッジのタイミングを調節するように動作し得る、制御モジュール。
【請求項5】
請求項３に記載の制御モジュールであって、
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の立ち上がりエッジのタイミングを調節し、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調節するように動作し得る、制御モジュール。
前記制御回路要素が、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の立ち上がりエッジのタイミングを調節し、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調節するように動作し得る、制御モジュール。
【請求項6】
請求項５に記載の制御モジュールであって、
前記制御回路要素が、
複数のＰＷＭサイクルにわたって前記ｏｎ－ｌａｔｅフラグの前記値を平均し、
複数のＰＷＭサイクルにわたって前記ｏｆｆ－ｌａｔｅフラグの前記値を平均し、
前記ｏｎ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち上がりエッジの前記タイミングを調節し、及び
前記ｏｆｆ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち下がりエッジの前記タイミングを調節する、
ように動作し得る、制御モジュール。
前記制御回路要素が、
複数のＰＷＭサイクルにわたって前記ｏｎ－ｌａｔｅフラグの前記値を平均し、
複数のＰＷＭサイクルにわたって前記ｏｆｆ－ｌａｔｅフラグの前記値を平均し、
前記ｏｎ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち上がりエッジの前記タイミングを調節し、及び
前記ｏｆｆ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち下がりエッジの前記タイミングを調節する、
ように動作し得る、制御モジュール。
【請求項7】
ゲート、ドレイン、及びソースを有する電界効果前記トランジスタを制御するための制御モジュールであって、前記制御モジュールが、
前記トランジスタのドレインソース電圧（Ｖｄｓ）を受信し、それをＶｄｓ閾値と比較するように動作し得るドレインソース電圧（Ｖｄｓ）コンパレータであって、前記Ｖｄｓ閾値と交差するＶｄｓを示すＶｄｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する、前記Ｖｄｓコンパレータ、
前記トランジスタのゲートソース電圧（Ｖｇｓ）を受信し、それをＶｇｓ閾値と比較するように動作し得るゲートソース電圧コンパレータ（Ｖｇｓ）であって、前記Ｖｇｓ閾値と交差するＶｇｓを示すＶｇｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する、前記Ｖｇｓコンパレータ、及び
データ入力、クロック入力、及び出力を有する少なくとも一つのラッチ要素であって、前記データ入力が、前記ＶｄｓコンパレータからＶｄｓエッジ遷移信号を受け取るように動作可能に結合され、前記クロック入力が、前記ＶｇｓコンパレータからＶｇｓエッジ遷移信号を受け取るように動作可能に結合されて、前記Ｖｄｓエッジ遷移信号が前記ラッチ要素の出力にラッチするように働くようになっている、前記少なくとも一つのラッチ要素、
を含む、制御モジュール。
前記トランジスタのドレインソース電圧（Ｖｄｓ）を受信し、それをＶｄｓ閾値と比較するように動作し得るドレインソース電圧（Ｖｄｓ）コンパレータであって、前記Ｖｄｓ閾値と交差するＶｄｓを示すＶｄｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する、前記Ｖｄｓコンパレータ、
前記トランジスタのゲートソース電圧（Ｖｇｓ）を受信し、それをＶｇｓ閾値と比較するように動作し得るゲートソース電圧コンパレータ（Ｖｇｓ）であって、前記Ｖｇｓ閾値と交差するＶｇｓを示すＶｇｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する、前記Ｖｇｓコンパレータ、及び
データ入力、クロック入力、及び出力を有する少なくとも一つのラッチ要素であって、前記データ入力が、前記ＶｄｓコンパレータからＶｄｓエッジ遷移信号を受け取るように動作可能に結合され、前記クロック入力が、前記ＶｇｓコンパレータからＶｇｓエッジ遷移信号を受け取るように動作可能に結合されて、前記Ｖｄｓエッジ遷移信号が前記ラッチ要素の出力にラッチするように働くようになっている、前記少なくとも一つのラッチ要素、
を含む、制御モジュール。
【請求項8】
請求項７に記載の制御モジュールであって、
遅延マッチングモジュールを更に含み、
前記遅延マッチングモジュールが、
前記Ｖｄｓコンパレータからの前記Ｖｄｓエッジ遷移信号及び前記Ｖｇｓコンパレータからの前記Ｖｇｓエッジ遷移信号を受信し、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有である遅延における任意の相違を相殺するために前記Ｖｄｓエッジ遷移信号及び前記Ｖｇｓエッジ遷移信号の少なくとも一方にマッチング遅延を適用し、
前記少なくとも一つのラッチ要素の前記データ入力に遅延調節されたＶｄｓエッジ遷移信号を、及び前記少なくとも一つのラッチ要素の前記クロック入力に遅延調節されたＶｇｓエッジ遷移信号を提供する、
ように動作可能に結合される、制御モジュール。
遅延マッチングモジュールを更に含み、
前記遅延マッチングモジュールが、
前記Ｖｄｓコンパレータからの前記Ｖｄｓエッジ遷移信号及び前記Ｖｇｓコンパレータからの前記Ｖｇｓエッジ遷移信号を受信し、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有である遅延における任意の相違を相殺するために前記Ｖｄｓエッジ遷移信号及び前記Ｖｇｓエッジ遷移信号の少なくとも一方にマッチング遅延を適用し、
前記少なくとも一つのラッチ要素の前記データ入力に遅延調節されたＶｄｓエッジ遷移信号を、及び前記少なくとも一つのラッチ要素の前記クロック入力に遅延調節されたＶｇｓエッジ遷移信号を提供する、
ように動作可能に結合される、制御モジュール。
【請求項9】
請求項７に記載の制御モジュールであって、
制御回路要素を更に含み、
前記制御回路要素が、
前記少なくとも一つのラッチ要素の前記出力を受信し、
前記少なくとも一つのラッチ要素の前記出力の値に基づいて前記トランジスタに対して制御機能を実施する、
ように動作し得る、制御モジュール。
制御回路要素を更に含み、
前記制御回路要素が、
前記少なくとも一つのラッチ要素の前記出力を受信し、
前記少なくとも一つのラッチ要素の前記出力の値に基づいて前記トランジスタに対して制御機能を実施する、
ように動作し得る、制御モジュール。
【請求項10】
請求項７に記載の制御モジュールであって、
前記少なくとも一つのラッチ要素が少なくとも一つのＤフリップフロップを含む、制御モジュール。
前記少なくとも一つのラッチ要素が少なくとも一つのＤフリップフロップを含む、制御モジュール。
【請求項11】
請求項７に記載の制御モジュールであって、
前記Ｖｄｓコンパレータが第１及び第２の出力を含み、第１の出力が、前記Ｖｄｓ閾値を上回って上昇するＶｄｓを示すＶｄｓ立ち上がりエッジ信号を提供するように構成され、第２の出力が、前記Ｖｄｓ閾値を下回って下がるＶｄｓを示すＶｄｓ立ち下がりエッジ信号を提供するように構成され、
前記Ｖｇｓコンパレータが第１及び第２の出力を含み、第１の出力が、前記Ｖｇｓ閾値を上回って上昇するＶｇｓを示すＶｇｓ立ち上がりエッジ信号を提供するように構成され
、第２の出力が、前記Ｖｇｓ閾値を下回って下がるＶｇｓを示すＶｇｓ立ち下がりエッジ信号を提供するように構成される、制御モジュール。
前記Ｖｄｓコンパレータが第１及び第２の出力を含み、第１の出力が、前記Ｖｄｓ閾値を上回って上昇するＶｄｓを示すＶｄｓ立ち上がりエッジ信号を提供するように構成され、第２の出力が、前記Ｖｄｓ閾値を下回って下がるＶｄｓを示すＶｄｓ立ち下がりエッジ信号を提供するように構成され、
前記Ｖｇｓコンパレータが第１及び第２の出力を含み、第１の出力が、前記Ｖｇｓ閾値を上回って上昇するＶｇｓを示すＶｇｓ立ち上がりエッジ信号を提供するように構成され
、第２の出力が、前記Ｖｇｓ閾値を下回って下がるＶｇｓを示すＶｇｓ立ち下がりエッジ信号を提供するように構成される、制御モジュール。
【請求項12】
請求項１１に記載の制御モジュールであって、
前記少なくとも一つのラッチ要素が、
データ入力と、クロック入力と、出力とを有する第１のラッチ要素であって、前記データ入力が、前記Ｖｄｓコンパレータから前記Ｖｄｓ立ち下がりエッジ信号を受け取るように動作可能に結合され、前記クロック入力が、前記Ｖｇｓ立ち上がりエッジ信号が前記Ｖｄｓ立ち下がりエッジ信号を前記第１のラッチ要素の前記出力にラッチするように、前記Ｖｇｓコンパレータから前記Ｖｇｓ立ち上がりエッジ信号を受け取るように動作可能に結合され、従って、前記ラッチラッチ要素の前記出力が、前記ドレインソース電圧が高から低に向かう前に前記トランジスタをオンにしたか又は高から低に向かった後に前記トランジスタをオンにしたかを示すｏｎ－ｌａｔｅフラグとして働く、前記第１のラッチ要素、及び
データ入力と、クロック入力と、出力とを有する第２のラッチ要素であって、前記データ入力が、前記Ｖｄｓコンパレータから前記Ｖｄｓ立ち上がりエッジ信号を受け取るように動作可能に結合され、前記クロック入力が、前記Ｖｇｓ立ち下がりエッジ信号が前記Ｖｄｓ立ち上がりエッジ信号を前記第２のラッチ要素の前記出力にラッチするように、前記Ｖｇｓコンパレータから前記Ｖｇｓ立ち下がりエッジ信号を受け取るように動作可能に結合され、従って、前記第２のラッチ要素の前記出力が、前記ドレインソース電圧が低から高に向かう前に前記トランジスタをオフにしたか又は低から高に向かった後に前記トランジスタをオフにしたかを示すｏｆｆ－ｌａｔｅフラグとして働く、前記第２のラッチ要素、
を含む、制御モジュール。
前記少なくとも一つのラッチ要素が、
データ入力と、クロック入力と、出力とを有する第１のラッチ要素であって、前記データ入力が、前記Ｖｄｓコンパレータから前記Ｖｄｓ立ち下がりエッジ信号を受け取るように動作可能に結合され、前記クロック入力が、前記Ｖｇｓ立ち上がりエッジ信号が前記Ｖｄｓ立ち下がりエッジ信号を前記第１のラッチ要素の前記出力にラッチするように、前記Ｖｇｓコンパレータから前記Ｖｇｓ立ち上がりエッジ信号を受け取るように動作可能に結合され、従って、前記ラッチラッチ要素の前記出力が、前記ドレインソース電圧が高から低に向かう前に前記トランジスタをオンにしたか又は高から低に向かった後に前記トランジスタをオンにしたかを示すｏｎ－ｌａｔｅフラグとして働く、前記第１のラッチ要素、及び
データ入力と、クロック入力と、出力とを有する第２のラッチ要素であって、前記データ入力が、前記Ｖｄｓコンパレータから前記Ｖｄｓ立ち上がりエッジ信号を受け取るように動作可能に結合され、前記クロック入力が、前記Ｖｇｓ立ち下がりエッジ信号が前記Ｖｄｓ立ち上がりエッジ信号を前記第２のラッチ要素の前記出力にラッチするように、前記Ｖｇｓコンパレータから前記Ｖｇｓ立ち下がりエッジ信号を受け取るように動作可能に結合され、従って、前記第２のラッチ要素の前記出力が、前記ドレインソース電圧が低から高に向かう前に前記トランジスタをオフにしたか又は低から高に向かった後に前記トランジスタをオフにしたかを示すｏｆｆ－ｌａｔｅフラグとして働く、前記第２のラッチ要素、
を含む、制御モジュール。
【請求項13】
請求項１２に記載の制御モジュールであって、
前記ｏｎ－ｌａｔｅフラグ及び前記ｏｆｆ－ｌａｔｅフラグを受信し、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて、前記トランジスタに対して少なくとも一つの制御機能を実施するように動作し得る制御回路要素を更に含む、制御モジュール。
前記ｏｎ－ｌａｔｅフラグ及び前記ｏｆｆ－ｌａｔｅフラグを受信し、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて、前記トランジスタに対して少なくとも一つの制御機能を実施するように動作し得る制御回路要素を更に含む、制御モジュール。
【請求項14】
請求項１２に記載の制御モジュールであって、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の遅延の任意の相違を補償するために前記Ｖｄｓ立ち上がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｄｓ立ち上がりエッジ信号を前記第２のラッチ要素の前記データ入力に提供するように動作し得る第１の遅延マッチング要素、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の遅延の任意の相違を補償するために前記Ｖｄｓ立ち下がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｄｓ立ち下がりエッジ信号を前記第１のラッチ要素の前記データ入力に提供するように動作し得る第２の遅延マッチング要素、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の前記コンパレータの任意の相違を補償するために前記Ｖｇｓ立ち下がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｇｓ立ち下がりエッジ信号を前記第２のラッチ要素の前記クロック入力に提供するように動作し得る第３の遅延マッチング要素、及び
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータの任意の相違を補償するために前記Ｖｇｓ立ち上がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｇｓ立ち上がりエッジ信号を前記第１のラッチ要素の前記クロック入力に提供するように動作し得る第４の遅延マッチング要素、
を更に含む、制御モジュール。
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の遅延の任意の相違を補償するために前記Ｖｄｓ立ち上がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｄｓ立ち上がりエッジ信号を前記第２のラッチ要素の前記データ入力に提供するように動作し得る第１の遅延マッチング要素、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の遅延の任意の相違を補償するために前記Ｖｄｓ立ち下がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｄｓ立ち下がりエッジ信号を前記第１のラッチ要素の前記データ入力に提供するように動作し得る第２の遅延マッチング要素、
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータにおいて固有の前記コンパレータの任意の相違を補償するために前記Ｖｇｓ立ち下がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｇｓ立ち下がりエッジ信号を前記第２のラッチ要素の前記クロック入力に提供するように動作し得る第３の遅延マッチング要素、及び
前記Ｖｄｓコンパレータ及び前記Ｖｇｓコンパレータの任意の相違を補償するために前記Ｖｇｓ立ち上がりエッジ信号にマッチング遅延を適用し、遅延調節されたＶｇｓ立ち上がりエッジ信号を前記第１のラッチ要素の前記クロック入力に提供するように動作し得る第４の遅延マッチング要素、
を更に含む、制御モジュール。
【請求項15】
電界効果前記トランジスタを制御する方法であって、
コンパレータを用いて、前記トランジスタの前記ドレインソース電圧を閾値電圧と比較すること、
前記コンパレータのクロック入力に前記トランジスタのゲート電圧信号を供給することであって、前記ゲート電圧信号が、前記コンパレータの出力に対する比較の結果をラッチするために用いられるようにすること、及び
前記コンパレータの出力の値に基づいて、前記トランジスタに対して制御機能を実施すること、
を含む、方法。
コンパレータを用いて、前記トランジスタの前記ドレインソース電圧を閾値電圧と比較すること、
前記コンパレータのクロック入力に前記トランジスタのゲート電圧信号を供給することであって、前記ゲート電圧信号が、前記コンパレータの出力に対する比較の結果をラッチするために用いられるようにすること、及び
前記コンパレータの出力の値に基づいて、前記トランジスタに対して制御機能を実施すること、
を含む、方法。
【請求項16】
請求項１５に記載の方法であって、更に、
前記コンパレータの第１の出力において、前記ドレインソース電圧が高から低に向かう前に前記ゲート電圧信号が前記トランジスタをオンにしたか又は高から低に向かった後に前記ゲート電圧信号が前記トランジスタをオンにしたかを示すｏｎ－ｌａｔｅフラグを提供すること、
前記コンパレータの第２の出力において、前記ドレインソース電圧が低から高に向かう前に前記ゲート電圧信号が前記トランジスタをオフにしたか又は低から高に向かった後に前記ゲート電圧信号が前記トランジスタをオフにしたかを示すｏｆｆ－ｌａｔｅフラグを提供すること、
前記クロック入力における前記ゲート電圧信号の立ち上がりエッジを受け取ることに応答して、前記コンパレータの前記第１の出力に対する比較の結果をラッチすること、及び
前記クロック入力における前記ゲート電圧信号の立ち下がりエッジを受け取ることに応答して、前記コンパレータの前記第２の出力に対する比較の結果をラッチすること、
を含む、方法。
前記コンパレータの第１の出力において、前記ドレインソース電圧が高から低に向かう前に前記ゲート電圧信号が前記トランジスタをオンにしたか又は高から低に向かった後に前記ゲート電圧信号が前記トランジスタをオンにしたかを示すｏｎ－ｌａｔｅフラグを提供すること、
前記コンパレータの第２の出力において、前記ドレインソース電圧が低から高に向かう前に前記ゲート電圧信号が前記トランジスタをオフにしたか又は低から高に向かった後に前記ゲート電圧信号が前記トランジスタをオフにしたかを示すｏｆｆ－ｌａｔｅフラグを提供すること、
前記クロック入力における前記ゲート電圧信号の立ち上がりエッジを受け取ることに応答して、前記コンパレータの前記第１の出力に対する比較の結果をラッチすること、及び
前記クロック入力における前記ゲート電圧信号の立ち下がりエッジを受け取ることに応答して、前記コンパレータの前記第２の出力に対する比較の結果をラッチすること、
を含む、方法。
【請求項17】
請求項１６に記載の方法であって、
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて前記トランジスタに対して少なくとも一つの制御機能を実施することを含む、方法。
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの値及び前記ｏｆｆ－ｌａｔｅフラグの値に基づいて前記トランジスタに対して少なくとも一つの制御機能を実施することを含む、方法。
【請求項18】
請求項１７に記載の方法であって、
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号の前記立ち上がりエッジのタイミングを調節すること、及び、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ゲートドライバ信号の前記立ち下がりエッジの前記タイミングを調節することを含む、方法。
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて前記トランジスタを駆動するゲートドライバ信号の前記立ち上がりエッジのタイミングを調節すること、及び、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて前記ゲートドライバ信号の前記立ち下がりエッジの前記タイミングを調節することを含む、方法。
【請求項19】
請求項１８に記載の方法であって、
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて、前記トランジスタを駆動するゲートドライバ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の立ち上がりエッジのタイミングを調節すること、及び、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて、前記ＰＷＭ信号の立ち下がりエッジのタイミングを調節することを含む、方法。
前記制御機能を実施することが、前記ｏｎ－ｌａｔｅフラグの前記値に基づいて、前記トランジスタを駆動するゲートドライバ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の立ち上がりエッジのタイミングを調節すること、及び、前記ｏｆｆ－ｌａｔｅフラグの前記値に基づいて、前記ＰＷＭ信号の立ち下がりエッジのタイミングを調節することを含む、方法。
【請求項20】
請求項１９に記載の方法であって、
前記制御機能を実施することが、複数のＰＷＭサイクルにわたって前記ｏｎ－ｌａｔｅフラグの前記値を平均化すること、複数のＰＷＭサイクルにわたって前記ｏｆｆ－ｌａｔｅフラグの前記値を平均化すること、前記ｏｎ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち上がりエッジの前記タイミングを調節すること、及び前記ｏｆｆ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち下がりエッジの前記タイミングを調節すること、方法。
前記制御機能を実施することが、複数のＰＷＭサイクルにわたって前記ｏｎ－ｌａｔｅフラグの前記値を平均化すること、複数のＰＷＭサイクルにわたって前記ｏｆｆ－ｌａｔｅフラグの前記値を平均化すること、前記ｏｎ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち上がりエッジの前記タイミングを調節すること、及び前記ｏｆｆ－ｌａｔｅフラグの前記平均値に基づいて前記ＰＷＭ信号の前記立ち下がりエッジの前記タイミングを調節すること、方法。
【発明の詳細な説明】
【技術分野】
【0001】
ゼロボルトスイッチング（ＺＶＳ）方式では、ドレインソース電圧がゼロボルトであるか又はゼロボルト付近であるとき、負荷に電力を搬送する電界効果トランジスタ（ＦＥＴ）がオン又はオフに切り換えられる。ＺＶＳはパルス幅変調（ＰＷＭ）を用いるが、ＺＶＳオペレーションを可能にするために、ＰＷＭタイミングへの付加的な別個の位相を有する。ゼロボルトスイッチングは、電圧レギュレータが「ソフトスイッチング」に関与することを可能にし、そのため、従来のＰＷＭオペレーション及びタイミングの間に典型的に被るスイッチング損失を回避する。
【背景技術】
【0002】
ＺＶＳは、より高い入力電圧及び電圧降下で高いスイッチング周波数を必要とする種々の電力変換システムに有用である。ワイヤレス電力伝送及び充電システムは、ゼロボルトスイッチングから大いに利点を得ることができる技術の一例である。Ａ４ＷＰ（Ａｌｌｉａｎｃｅ ｆｏｒ Ｗｉｒｅｌｅｓｓ Ｐｏｗｅｒ）は、距離にわたってワイヤレスエネルギー伝送システムを開発するために磁気共鳴の原理を用いる、業界標準グループである。Ａ４ＷＰワイヤレス電力伝送は、従来の電源コードを置換するために、指向され制御された磁場を用いる。これを行うために、トランスミッタは、その表面の上で均一な磁場を誘導するため一つ又は複数の一次巻線を有する。磁場内のレシーバが、磁気エネルギーを捕捉し、それを電気エネルギーに変換する二次巻線を有する。Ａ４ＷＰワイヤレス電力伝送では、スイッチング周波数は６．７８ＭＨｚの倍数である。正確なゼロ電圧交差（ＺＶＣ）検出は、高効率ＺＶＳ制御の出発点である。このような高周波数スイッチングの場合、ゼロボルトスイッチングのタイミング精度はおよそナノ秒である必要がある。従来のゼロ電圧交差検出方法は、遅延が非常に少ない非常に高速のコンパレータ及びゲートドライバを用いる。しかし、典型的なコンパレータ遅延はすでに前述のナノ秒範囲を超えている。
【発明の概要】
【0003】
電界効果トランジスタを制御するための制御モジュールの記載される例において、制御モジュールは、コンパレータ及び制御回路要素を含む。コンパレータは、トランジスタのドレインソース電圧を受信し、それを閾値電圧と比較する。コンパレータは、受信したゲート電圧がコンパレータの出力との比較の結果をラッチするために用いられるように、トランジスタのゲート電圧を受信するクロック入力を有する。制御回路要素は、コンパレータ出力を受信し、コンパレータ出力の値に基づいてトランジスタに対する制御機能を実施する。
【0004】
電界効果トランジスタを制御するための制御モジュールのその他の記載される例において、制御モジュールは、ドレインソース電圧コンパレータ、ゲートソース電圧コンパレータ、及び少なくとも一つのラッチ要素を含む。ドレインソース電圧コンパレータは、トランジスタのドレインソース電圧（Ｖｄｓ）を受信し、それをＶｄｓ閾値と比較する。Ｖｄｓコンパレータは、Ｖｄｓ閾値と交差するＶｄｓを示すＶｄｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する。ゲートソース電圧コンパレータは、トランジスタのゲートソース電圧（Ｖｇｓ）を受信し、それをＶｇｓ閾値と比較する。Ｖｇｓコンパレータは、Ｖｇｓ閾値と交差するＶｇｓを示すＶｇｓエッジ遷移信号を提供するように構成される少なくとも一つの出力を有する。少なくとも一つのラッチ要素は、データ入力、クロック入力、及び出力を有する。データ入力は、ＶｄｓコンパレータからＶｄｓエッジ遷移信号を受け取るように動作可能に結合され、クロック入力は、Ｖｇｓエッジ遷移信号がＶｄｓエッジ遷移信号をラッチ出力にラッチするように働くように、ＶｇｓコンパレータからＶｇｓエッジ遷移信号を受け取るように動作可能に結合される。
【0005】
電界効果トランジスタを制御する方法において、コンパレータが、トランジスタのドレインソース電圧を閾値電圧と比較する。トランジスタのゲート電圧信号が、コンパレータの出力との比較の結果をラッチするためにゲート電圧信号が用いられるように、コンパレータのクロック入力に供給される。コンパレータ出力の値に基づいて、トランジスタに対する制御機能が実施される。
【図面の簡単な説明】
【0006】
【図1】例示的なワイヤレス電力伝送システムの概略ブロック図である。
【0007】
【図2】例示的な実施例に従ったゼロボルトスイッチング検出回路において用いるためのコンパレータの機能ブロック図である。
【0008】
【図3】例示的な実施例に従った、Ｖｄｓ信号、Ｖｇｓ信号、ＯＮ＿ＬＡＴＥフラグ、及びＯＦＦ＿ＬＡＴＥフラグ間のタイミング関係を例示するタイミング図である。
【0009】
【0010】
【0011】
【図6】例示的な実施例に従った電界効果トランジスタを制御する方法のフローチャートである。
【発明を実施するための形態】
【0012】
例示的な態様は、高周波数ゼロボルトスイッチングシステムにおいて正確かつ効率的なゼロボルト交差検出を達成するための手法を対象とする。例示のため、ゼロボルト交差検出方法は、本願においてＡ４ＷＰワイヤレス電力伝送及び充電システムに関連して説明される。しかしながら、例示の実施例の態様は、ゼロボルトスイッチングを用いる実質的に任意のシステムに適用可能である。
【0013】
図１は、例示的なワイヤレス電力伝送システム１００の概略ブロック図である。ワイヤレス電力伝送システム１００の一次側１０５は、例示的に集積回路コントローラを含む、一次側制御モジュール１１０を含む。一次側制御モジュール１１０は、制御信号を生成し、制御信号を外部スイッチＱ１、Ｑ２、Ｑ３、及びＱ４に提供する。図１において示される例示の実施例において、スイッチＱ１、Ｑ２、Ｑ４、及びＱ４は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり、一次側制御モジュール１１０によって提供される制御信号は、ゲートドライバ信号である。スイッチＱ１とＱ３の接合はタンクノードＮ１を画定し、スイッチＱ２とＱ４の接合はタンクノードＮ２を画定する。具体的には、図１の例示の実施例において、タンクノードＮ１は、トランジスタＱ１のソースとトランジスタＱ３のドレインとの接合によって画定される。タンクノードＮ２は、トランジスタＱ２のソースとトランジスタＱ４のドレインとの接合によって画定される。トランジスタＱ１及びＱ２のドレインは、入力電圧Ｖｉｎに結合される。トランジスタＱ３及びＱ４のソースは接地に結合される。タンクノードＮ１及びＮ２は、一次側コンデンサＣｐｒｉｍａｒｙ及び一次側インダクタＬｐｒｉｍａｒｙを含む一次側ＬＣタンク回路に結合される。タンクノードＮ１は、一次側コンデンサＣｐｒｉｍａｒｙの第１の端子に結合される。一次側インダクタＬｐｒｉｍａｒｙは、コンデンサＣｐｒｉｍａｒｙの第２の端子とタンクノードＮ２との間に結合される。
【0014】
一次側インダクタＬｐｒｉｍａｒｙは、エアギャップＭを横切って二次側インダクタＬｓｅｃｏｎｄａｒｙに誘導結合される。ワイヤレス電力伝送システム１００の二次側１１５では、二次側インダクタＬｓｅｃｏｎｄａｒｙ及び二次側コンデンサＣｓｅｃｏｎｄａｒｙを含むＬＣタンク回路が、タンクノードＮ３及びＮ４に結合される。タンクノードＮ３は、二次側インダクタＬｓｅｃｏｎｄａｒｙの第１の端子に接続される。二次側コンデンサＣｓｅｃｏｎｄａｒｙは、インダクタＬｓｅｃｏｎｄａｒｙの第２の端子とタンクノードＮ４との間に結合される。例示的な実施例において集積回路コントローラを備える二次側制御モジュール１２０が、制御信号を生成し、Ｈブリッジ構成に配される外部スイッチＱ５、Ｑ６、Ｑ７、及びＱ８に制御信号を提供する。例示的な実施例では、一次側制御モジュール１１０及び二次側制御モジュール１２０は、単一の集積回路の一部である。図１において示される例示の実施例において、スイッチＱ５、Ｑ６、Ｑ７、及びＱ８はＭＯＳＦＥＴであり、二次側制御モジュール１２０によって提供される制御信号はゲートドライバ信号である。スイッチＱ５とＱ７の接合はタンクノードＮ３を画定し、スイッチＱ６とＱ８の接合はタンクノードＮ４を画定する。具体的には、図１の例示の実施例では、タンクノードＮ３は、トランジスタＱ５のソースとトランジスタＱ７のドレインとの接合によって画定される。タンクノードＮ４は、トランジスタＱ６のソースとトランジスタＱ８のドレインとの接合によって画定される。トランジスタＱ７及びＱ８のソースは接地に結合される。トランジスタＱ５及びＱ６のドレインは、出力電圧ＶＢＲＩＤＧＥ＿ＯＵＴを提供する出力ノードＮＯを画定する。
【0015】
例示的な実施例において、集積位相ロックループ（ＰＬＬ）（図示せず）が、外部高周波数水晶発振器（これも図示せず）にロックする。位相ロックループは、例示的に、一次側制御モジュール１１０及び二次側制御モジュール１２０として同じ集積回路上に集積される。一次側制御モジュール１１０は、一次側制御モジュール１１０における４つのゲートドライバ回路を駆動する駆動波形を生成するために、位相ロックループと連動して作用するデジタルパルス幅変調（ＰＷＭ）生成状態機械を含む。これら４つのゲートドライバ回路は、一次側トランジスタＱ１、Ｑ２、Ｑ３、及びＱ４のゲート、及び直列ＬＣ共振器タンクを駆動して、エアギャップＭを横切って電力を伝送する。二次側１１５では、位相ロックループのためのデジタル基準信号を生成するために、共振キャパシタＣｓｅｃｏｎｄａｒｙを横切って捕捉された回復された信号がスライスされる。二次側制御モジュール１２０は、同期整流のために二次側ＨブリッジのトランジスタＱ５、Ｑ６、Ｑ７、及びＱ８のゲートを駆動することを試みるＰＷＭ生成状態機械を含む。一次側１０５及び二次側１１５の効率を最大化するためには、トランジスタＱ１～Ｑ８に対するスイッチング時間を最適化することが大切である。ゼロボルトスイッチング（ＺＶＳ）は、これらのスイッチング時間を最適化する効果的な手段である。厳密なゼロボルト交差（ＺＶＣ）検出は、ＺＶＳ方式の効率を最大化するために重要である。
【0016】
ゼロボルトスイッチング事象は、一次側トランジスタＱ１～Ｑ４の各々のターンオン事象を決定する。ターンオフエッジは、システム全体のタイミング基準を設定する基準クロックに都合よく同期される。二次側１１５では、タイミング基準は、一次側インダクタＬｐｒｉｍａｒｙを介する電流波形ＩＰに基づく。二次側制御モジュール１２０は、フルブリッジダイオード整流器をエミュレートする同期整流を行う。ゼロボルトスイッチング条件は、二次側トランジスタＱ５～Ｑ８のターンオン及びターンオフエッジ両方に対して検出される。
【0017】
例示の実施例に従ったスイッチング制御の態様を例示するため、トランジスタＱ１のオペレーション及び制御がこれ以降に説明される。トランジスタＱ１に関するこの説明は、その他の一次側トランジスタＱ２～Ｑ４、及び多くの点において、二次側トランジスタＱ５～Ｑ８にも関連する。トランジスタＱ１のドレインソース電圧信号Ｖｄｓは、トランジスタのボンドワイヤによって生成されるリンギングに起因して複素である。Ｌｐｒｉｍａｒｙ（ｄＩＰ／ｄｔ）から生じる付加的な電圧はＩｄｓＲｄｓより大きくなり得る。一次側制御モジュール１１０におけるＺＶＳ検出回路が、対応するトランジスタＱ１のＶｄｓが所定の閾値ＶＴＨ－ｄｓより上であるか下であるかを検出する。例示的な実施例において、ＺＶＳ検出回路は、Ｖｄｓを所定の閾値ＶＴＨ－ｄｓと比較するコンパレータを含む。図２は、例示の態様に従ってこのようなＺＶＳ検出回路において用いるためのコンパレータ２００の機能ブロック図である。例示的な実施例において、図２のコンパレータ２００などのコンパレータが、外部トランジスタＱ１～Ｑ８の各々に対応する。理想的には、閾値ＶＴＨ－ｄｓは０Ｖに設定される。しかし例示的な実施例において、ＶＴＨ－ｄｓは、１Ｖなど、依然としてＺＶＳ条件に適度に近いが、寄生効果に対して比較的影響を受けない値に設定される。トランジスタのゲートソース電圧Ｖｇｓは、コンパレータ出力をラッチするためのクロックとして用いられる。コンパレータ２００は２つの入力を有し、これらは、本明細書ではＯＮ＿ＬＡＴＥ及びＯＦＦ＿ＬＡＴＥと呼ぶ。ラッチされた出力、ＯＮ＿ＬＡＴＥ及びＯＦＦ＿ＬＡＴＥは、スイッチングエッジがＺＶＳ条件に対して早いか遅いかを示す。一次側制御モジュール１０５は、ＯＮ＿ＬＡＴＥフラグ及びＯＦＦ＿ＬＡＴＥフラグを用いて、トランジスタＱ１に供給されたゲートドライバ信号のタイミング制御を調節し、トランジスタスイッチング時間とＶｄｓゼロ交差時間との間の遅延を最小化する。フラグは、例示的に、所望のスイッチング波形を生成するためにＰＷＭ状態機械によって用いられる。例示的な実施例において、ＯＮ＿ＬＡＴＥ信号及びＯＦＦ＿ＬＡＴＥ信号はいずれも、複数の（例えば、８）ＰＷＭサイクルにわたって平均化されて、より長い時間期間にわたって平均値を取得し、それによってノイズ感度を低減する。ここでも、このスイッチング制御方式をトランジスタＱ１に関連して説明したが、同一又は類似の原理が、その他の一次側トランジスタＱ２～Ｑ４及び二次側トランジスタＱ５～Ｑ８に適用されることに注意されたい。
【0018】
Ｖｇｓがゲートソース閾値電圧ＶＴＨ-ｇｓと交差することによって示されるように、Ｖｇｓ信号が低から高に遷移すると、ドレインソース閾値電圧ＶＴＨ－ｄｓとのＶｄｓ信号の比較の結果が、コンパレータ２００のＯＮ＿ＬＡＴＥ出力にラッチされる。ドレインソース電圧Ｖｄｓが、Ｖｇｓ信号が高に向かう（それによって、コンパレータ出力をラッチする）ときの閾値電圧より小さい場合、ＯＮ＿ＬＡＴＥ出力信号は１（論理高）になり（又は１のままであり）、Ｖｄｓ信号が０まで低下した後にゲートドライバ信号が高に向かった（トランジスタＱ１をオンにした）ことを示す。従って、ゲートドライバ信号は、トランジスタＱ１を遅れてオンにした。一方、Ｖｇｓ信号が高に向かうときにドレインソース電圧Ｖｄｓが依然として閾値電圧より大きい場合、ＯＮ＿ＬＡＴＥ出力信号は０（論理低）になり（又は０のままであり）、Ｖｄｓ信号が０まで下がる前にゲートドライバ信号が高に向かったことを示す。Ｖｄｓ信号は、ゲートドライバ信号が、関連する負荷によってＬＣタンク回路を介して駆動される電流の効果に起因してトランジスタをオン又はオフに切り替えるよりも早く又は遅く変化し得ることに留意されたい。いずれの場合でも、Ｖｄｓは、Ｖｇｓが高になる前に低になる。最大スイッチング効率では、ゲートドライバ信号（及びそのためＶｇｓ信号）が高に向かい、Ｖｄｓ信号が可能な限り同時に低に向かうことが望ましい。
【0019】
Ｖｇｓ信号が高から低に遷移すると、閾値電圧ＶＴＨ－ｄｓに対するＶｄｓ信号の比較の結果が、コンパレータ２００のＯＦＦ＿ＬＡＴＥ出力にラッチされる。ドレインソース電圧Ｖｄｓが、上昇し始め、Ｖｇｓ信号が低に向かった（それによって信号をラッチした）直後に回路ＶＴＨ－ｄｓと交差すると、ＯＦＦ＿ＬＡＴＥ出力は１（論理高）になり（又は１のままであり）、ゲートドライバ信号がトランジスタＱ１をオンに保ちＶｄｓを低に維持したことを示し、そうでなければ、ＬＣタンク回路はＶｄｓを高に（そのオフ状態電圧レベルに）駆動したであろう。従って、ゲートドライバ信号はトランジスタＱ１を遅れてオフにした。一方、Ｖｇｓ信号が低に向かうときにドレインソース電圧Ｖｄｓが即座に上昇しない場合、ＯＦＦ＿ＬＡＴＥ出力信号は０（論理低）になり、Ｖｄｓ信号が０まで下がる前にゲートドライバ信号が低に向かったことを示す。最大スイッチング効率では、ゲートドライバ信号（及びそのためＶｇｓ信号）が低に向かい、Ｖｄｓ信号が可能な限り同時に高に向かうことが望ましい。
【0020】
図３は、Ｖｄｓ信号、Ｖｇｓ信号、ＯＮ＿ＬＡＴＥフラグ、及びＯＦＦ＿ＬＡＴＥフラグ間の例示的なタイミング関係を示すタイミング図である。ＶｄｓコンパレータをラッチするためのＶｇｓ信号の利用を例示するために、図３のタイミング図は、現実世界のシステムに存在する種々のシステム遅延を考慮することのない理想的なシステムを表す。このような遅延は、これ以降で、説明され、考慮されている。上述したように、ゲートソース電圧Ｖｇｓは、コンパレータ２００の出力をラッチするために用いられる。Ｖｇｓ信号が高に向かうと、ドレインソース電圧Ｖｄｓの閾値電圧ＶＴＨ－ｄｓに対する比較の結果が、ＯＮ＿ＬＡＴＥにラッチされる。図３の時間ｔ１に、Ｖｇｓ信号は、一次側制御モジュール１１０によって（又は、二次側トランジスタＱ５～Ｑ８については二次側制御モジュールによって）によって提供されるゲートドライバ信号のために、高に向かう。図３に示されるように、時間ｔ１において、ドレインソース電圧Ｖｄｓはコンパレータ閾値電圧ＶＴＨ－ｄｓ未満にすでに低下しており、これは、図３の例示的な実施例では約１Ｖであることが示されている。そのため、ＶｄｓはＶＴＨ－ｄｓより小さく、ＯＮ＿ＬＡＴＥフラグは高に向かい、ゲートドライバ信号が遅れて、即ち、Ｖｄｓ信号がすでに低に向かった後に、トランジスタをオンにしたことを示す。
【0021】
上述したように、Ｖｇｓ信号が低に向かうと、ドレインソース電圧Ｖｄｓの閾値電圧ＶＴＨ－ｄｓとの比較の結果がＯＦＦ＿ＬＡＴＥ出力にラッチされる。図３の時間ｔ２において、一次側制御モジュール１１０によって（又は、二次側トランジスタＱ５～Ｑ８については二次側制御モジュールによって）提供されるゲートドライバ信号に基づいて、Ｖｇｓ信号は低に向かう。図３に示すように、ドレインソース電圧Ｖｄｓは、時間ｔ２において上昇し始め、Ｖｇｓ信号が低に向かった直後に閾値電圧ＶＴＨ－ｄｓと交差する。従って、ＯＦＦ＿ＬＡＴＥフラグは高に向かい、ゲートドライバ信号がトランジスタを遅れてオフにしたことを示す。
【0022】
図３における時間ｔ３において、Ｖｇｓ信号は再び高に向かう。図３に示されるように、時間ｔ３において、ドレインソース電圧Ｖｄｓは依然として閾値電圧ＶＴＨより大きいので、ＯＮ＿ＬＡＴＥフラグは低に向かい、ゲートドライバ信号が早期に、即ち、Ｖｄｓ信号が低に向かう前に、トランジスタをオンにしたことを示す。図３の時間ｔ４において、Ｖｇｓ信号は再び低に向かう。時間ｔ４において、ドレインソース電圧Ｖｄｓは依然として閾値電圧ＶＴＨより小さく、従って、ＯＦＦ＿ＬＡＴＥフラグは低に向かい、ゲートドライバ信号が早期に、即ち、Ｖｄｓ信号が高に向かう前に、トランジスタをオフにしたことを示す。
【0023】
例示的な実施例において、一次側制御モジュール１１０におけるＰＷＭ状態機械が、位相ロックループへの制御ビットをレギュレートするために、一次側トランジスタＱ１～Ｑ４の各々に対応するＶｄｓコンパレータからのラッチされた出力を用いる。同様に、二次側制御モジュール１２０におけるＰＷＭ状態機械が、二次側トランジスタＱ５～Ｑ８の各々に対応するＶｄｓコンパレータからのラッチされた出力を用いて、位相ロックループへの制御ビットをレギュレートする。ＰＷＭ状態機械は、ゲートドライバ波形の立ち上がりエッジ及び立ち下がりエッジのためのロック位置を得ることを試みる制御アルゴリズムを用いる。これらのアルゴリズムは、例示的に、ゲートドライバ波形のための初期パルス幅値を用いる。例えば、例示的な実施例において、探索アルゴリズムの開始時の初期パルス幅のためのハードコーディングされた値が、一次側で～４０％ＤＣに設定され、二次側で～１０％ＤＣに設定される。オペレーションの間、Ｖｄｓ信号及びＶｇｓ信号のアラインメントを最大化するために、ＯＮ＿ＬＡＴＥフラグ及びＯＦＦ＿ＬＡＴＥフラグ（例示的に、複数のＰＷＭサイクルにわたって平均化される）の値に基づいて、パルス幅が動的に調節される。
【0024】
例示的な実施例において、一次側ＰＷＭ状態機械及び二次側ＰＷＭ状態機械が、各々、まず、ゲートドライバ波形の立ち上がりエッジをＯＮ＿ＬＡＴＥフラグにロックすることを試みる。これは、ＯＮ＿ＬＡＴＥフラグが状態を変えるまで、ゲートドライバ信号の立ち上がりエッジの位置を連続的にシフトすることによって行われる。例示的な実施例において、位置変化間の時間期間は、不揮発性メモリ（ＮＶＭ）を介してプログラム可能であり、システムの帯域幅要件に基づいて調整され得る。次に、ＰＷＭ状態機械は、立ち下がりエッジのためのプロセスを反復する。ＰＷＭ状態機械は、４つすべての外部トランジスタ（一次側ＰＷＭ状態機械の場合はトランジスタＱ１～Ｑ４、二次側ＰＷＭ状態機械の場合はトランジスタＱ５～Ｑ８）に対してこのプロセスを実施する。４つすべての外部トランジスタに対する立ち上がりエッジ及び立ち下がりエッジ両方がゼロボルトスイッチングのための最適位置に達したとき、状態機械はそれらの位置の辺りのエッジをトグルする。
【0025】
図４は、例示的な実施例に従って図２及び図３に関連して説明したコンパレータ２００などのコンパレータを実装する、コンパレータシステム４００の機能ブロック図である。コンパレータシステム４００は、図２及び３に関連して説明したタイミング制御方式を実装し、それによって、Ｖｇｓ信号は、コンパレータ２００の出力（又は、コンパレータシステム４００の出力）のラッチを制御するクロック信号として用いられる。また、コンパレータシステム４００は、実際のシステムにおける上述のタイミング遅延の一部を構成する。図４に示すように、コンパレータシステム４００は、実際は２つのコンパレータ、Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０、を用いる。Ｖｄｓコンパレータ４１０は、ドレインソース電圧Ｖｄｓを受信し、それを所定の閾値ＶＴＨ－ｄｓと比較する。図２に関連して説明したように、理想的には、閾値ＶＴＨ－ｄｓは０Ｖに設定される。しかし、例示的な実施例において、ＶＴＨ－ｄｓは、依然としてＺＶＳ条件にかなり近いが、寄生効果に対して比較的影響を受けない、１Ｖなどの値に設定される。Ｖｄｓコンパレータ４１０は、本明細書ではＲＩＳＥ＿Ｐ及びＦＡＬＬ＿Ｐと呼ぶ２つの入力を有する。ＲＩＳＥ＿Ｐ出力は、Ｖｄｓ信号が電圧閾値ＶＴＨ－ｄｓを上回って上昇するときに高に向かうことによってＶｄｓ信号の立ち上がりエッジに応答する。ＦＡＬＬ＿Ｐ出力は、Ｖｄｓ信号が電圧閾値ＶＴＨ－ｄｓを下回って下がるときに高に向かうことによってＶｄｓ信号の立ち下がりエッジに応答する。
【0026】
Ｖｇｓコンパレータ４２０は、ゲートソース電圧Ｖｄｓを受信し、それを、関連するトランジスタのターンオン閾値電圧に対応する所定の値と比較する。例示的な実施例において、Ｖｇｓコンパレータ４２０のＶｇｓ入力が、ゲートドライバ回路のゲートアップピン及びゲートダウンピンに直接結合される。Ｖｇｓコンパレータ４２０は、本明細書ではＯＮ＿ＣＬＫ及びＯＦＦ＿ＣＬＫと呼ぶ、２つの出力を有する。ＯＮ＿ＣＬＫ出力は、Ｖｇｓ信号が電圧閾値ＶＴＨ－ｇｓを上回って上昇するときに高に向かうことによってＶｄｓ信号の立ち上がりエッジに応答する。ＯＦＦ＿ＣＬＫ出力は、Ｖｇｓ信号が電圧閾値ＶＴＨ－ｇｓを下回って低下するときに高に向かうことによってＶｄｓ信号の立ち下がりエッジに応答する。
【0027】
Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０はいずれも、固有量の遅延を受ける。従って、Ｖｄｓ信号が状態を変化させる（即ち、電圧閾値ＶＴＨ－ｄｓを上回って上昇するか下回って下がる）時間と、対応するＶｄｓ出力（ＲＩＳＥ＿Ｐ又はＦＡＬＬ＿Ｐ）が状態を変化させる（即ち、高に向かうか低に向かう）時間との間に、固有量の遅延が存在する。同様に、Ｖｇｓ信号が状態を変更させる（即ち、電圧閾値ＶＴＨ‐ｇｓを上回って上昇するか下回って下がる）時間と、対応するＶｄｓが状態を変更させる時間との間に、固有量の遅延が存在する。Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０によって導入される遅延の量は、部分毎に、また、プロセス変動にも応答して、変化し得る。遅延マッチング／トリミングモジュール４３０は、これらの固有の遅延を考慮及び調節する回路要素を含む。Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０両方の各出力は、遅延マッチング／トリミングモジュール４３０における遅延要素に提供される。具体的には、ＲＩＳＥ＿Ｐ信号が遅延要素４３５に供給され、ＦＡＬＬ＿Ｐ信号が遅延要素４４０に供給され、ＯＦＦ＿ＣＬＫ信号が遅延要素４４５に供給され、ＯＮ＿ＣＬＫ信号が遅延要素４５０に供給される。遅延要素４３５～４５０の各々は、対応する遅延要素によって導入されるべき遅延の量を指示するトリム値を受けるためのトリム入力（図示せず）もむ。これらのトリム値は、試験を含み得る種々の方法によって製造の間又は製造の後に決定され得る。例示的な実施例において、トリム値は不揮発性メモリに記憶される。このようにして、遅延マッチング／トリミングモジュール４３０は、Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０において固有である遅延を補償することができる。例示的な実施例において、遅延マッチング／トリミングモジュール４３０が更に、ゲートドライバ回路を制御するＰＷＭ信号が状態を変更させる時間とゲート電圧がそれに応答して変化する時間との間に存在する遅延を補償する。
【0028】
このように、遅延マッチング／トリミングモジュール４３０は、Ｖｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０から受け取った信号の遅延調節されたバージョンを生成する。具体的には、遅延要素４３５が、本明細書においてＲＩＳＥ＿Ｐ＿ＤＬＹと呼ぶ信号を出力し、遅延要素４４０が、本明細書においてＦＡＬＬ＿Ｐ＿ＤＬＹと呼ぶ信号を出力し、遅延要素４４５が、本明細書においてＯＦＦ＿ＣＬＫ＿ＤＬＹと呼ぶ信号を出力し、遅延要素４５０が、本明細書においてＯＮ＿ＣＬＫ＿ＤＬＹと呼ぶ信号を出力する。
【0029】
出力ラッチ及び平均化論理モジュール４６０は、遅延マッチング／トリミングモジュール４３０からＶｄｓコンパレータ４１０及びＶｇｓコンパレータ４２０の遅延調節された出力を受け取る。出力ラッチ及び平均化論理モジュール４６０は、Ｖｇｓコンパレータ４２０の出力によって表されるように、Ｖｇｓ信号の立ち上がりエッジ及び立ち下がりエッジによって指示される時間に、Ｖｄｓコンパレータ４１０の出力のラッチを実装する。図４によって表される例示的な実施例において、ＯＮ＿ＬＡＴＥフラグ及びＯＮ＿ＬＡＴＥフラグのラッチは、２つのＤフリップフロップ４６５及び４７０を用いて実装される。Ｄフリップフロップ４７０は、そのＤ入力において遅延マッチング／トリミングモジュール４３０からＦＡＬＬ＿Ｐ＿ＤＬＹ信号を受信し、そのクロック入力においてＯＮ＿ＣＬＫ＿ＤＬＹ信号を受信する。そのため、ＯＮ＿ＣＬＫ＿ＤＬＹ信号が高に向かって、ゲートソース電圧Ｖｇｓが高に向かったことを示すとき、Ｄ入力に存在する値、即ち、ＦＡＬＬ＿Ｐ＿ＤＬＹ信号の値は、ＯＮ＿ＬＡＴＥフラグとして出力Ｑにラッチされる。この値は、Ｖｇｓ信号がＶｇｓ閾値ＶＴＨ－ｇｓを上回って上昇する前に、Ｖｄｓ電圧がＶｄｓ閾値ＶＴＨ－ｄｓ未満に下がった場合、デジタル１（論理高）となる。言い換えると、ＯＮ＿ＬＡＴＥ＝１は、トランジスタが「遅れて」、即ち、ドレインソース電圧がその閾値ＶＴＨ－ｄｓ未満に下がった後に、オンになったことを示す。
【0030】
Ｄフリップフロップ４６５は、Ｄ入力で遅延マッチング／トリミングモジュール４３０からＲＩＳＥ＿Ｐ＿ＤＬＹ信号を受信し、クロック入力でＯＦＦ＿ＣＬＫ＿ＤＬＹ信号を受信する。そのため、ＯＦＦ＿ＣＬＫ＿ＤＬＹ信号が高に向かって、ゲートソース電圧Ｖｇｓが低に向かったことを示すとき、Ｄ入力に存在する値、即ち、ＲＩＳＥ＿Ｐ＿ＤＬＹ信号の値は、ＯＦＦ＿ＬＡＴＥフラグとして出力Ｑにラッチされる。この値は、Ｖｇｓ信号がＶｇｓ閾値ＶＴＨ－ｇｓ未満に下がる前にＶｄｓ電圧がＶｄｓ閾値ＶＴＨ－ｄｓを上回って上昇した場合、デジタル１（論理高）となる。言い換えると、ＯＦＦ＿ＬＡＴＥ＝１は、トランジスタが「遅れて」、即ち、ドレインソース電圧がその閾値ＶＴＨ－ｄｓを上回って上昇した後に、オフになったことを示す。
【0031】
図２及び図３に関連して上述したように、一次側制御モジュール１１０及び二次側制御モジュール１２０のＰＷＭ状態機械は、ＯＮ＿ＬＡＴＥフラグ及びＯＦＦ＿ＬＡＴＥフラグを用いて、トランジスタＱ１～Ｑ８に供給されるゲートドライバ信号を生成するために用いられるＰＷＭ信号の立ち上がりエッジ及び立ち下がりエッジの位置を、ＯＮ＿ＬＡＴＥフラグ及びＯＦＦ＿ＬＡＴＥフラグに基づいて、反復的に調節することなどによって、所望のスイッチング波形を生成する。例示的な実施例において、出力ラッチ及び平均化論理モジュール４６０は平均化論理を含み、平均化論理は、複数の（例えば８）ＰＷＭサイクルにわたってＯＮ＿ＬＡＴＥ信号及びＯＦＦ＿ＬＡＴＥ信号を平均して、より長い時間期間にわたって平均値を取得し、それによってノイズ感度を低減するように働く。
【0032】
図５は、例示的なタイミング及び制御方式に従った図４のコンパレータシステム４００などのコンパレータシステムにおける、種々の信号のためのタイミング関係を示すタイミング図である。図５のタイミング図は、ＰＷＭ制御信号、ゲートソース電圧Ｖｇｓ、ドレインソース電圧Ｖｄｓ、ＯＮ＿ＣＬＫ信号、ＯＮ＿ＣＬＫ＿ＤＬＹ信号、ＦＡＬＬ＿Ｐ信号、ＦＡＬＬ＿Ｐ＿ＤＬＹ信号、及びＯＮ＿ＬＡＴＥフラグを示す。これらの信号は図４に関連して上述されている。ＰＷＭ／Ｖｇｓのグラフは、パルス幅変調信号ＰＷＭ及びゲートソース電圧Ｖｇｓ両方を示す。ＰＷＭ信号は、例示的に、パルス幅変調状態機械によって生成され、ＰＷＭ信号に基づいてゲートドライバ信号を生成するゲートドライバ回路に提供される。ゲートソース電圧Ｖｇｓは、ゲートドライバ回路によってトランジスタのゲートに提供されるゲートドライバ信号を表す。図５の時間ｔ１において、ＰＷＭ信号は高に向かう。ドライバ遅延５００の後、ゲートソース電圧Ｖｇｓはトランジスタターンオン閾値ＶＴＨ－ｇｓと交差し、これは、図５の例示的な実施例において、時間ｔ２における２．５Ｖである。Ｖｇｓコンパレータ遅延５１０の後、Ｖｇｓコンパレータ４２０のＯＮ＿ＣＬＫ出力は、時間ｔ２でＶＴＨ－ｇｓ閾値と交差するＶｇｓ信号に応答して時間ｔ４に高に向かう。時間ｔ３において、トランジスタのドレインソース電圧Ｖｄｓはドレインソース電圧閾値ＶＴＨ－ｄｓと交差し、これは、図５の例示的な実施例において１Ｖに設定される。Ｖｄｓコンパレータ遅延５２０の後、時間ｔ３にＶＴＨ－ｄｓ閾値と交差するＶｄｓ信号に応答して、Ｖｄｓコンパレータ４１０のＦＡＬＬ＿Ｐ出力は時間ｔ５に高に向かう。
【0033】
図５に示されるように、Ｖｇｓコンパレータ遅延５１０とＶｄｓコンパレータ遅延５２０との間に遅延ミスマッチが存在する。従って、図５の例示的な例において、Ｖｇｓコンパレータ４２０は、Ｖｄｓコンパレータ４１０よりも長い遅延を受ける。遅延マッチング／トリミングモジュール４３０は、ＯＮ＿ＣＬＫ信号とＦＡＬＬ＿Ｐ信号に対して遅延マッチングを実施することによってこの遅延ミスマッチを補償する。具体的には、遅延要素４４０及び４５０は、それぞれ、ＦＡＬＬ＿Ｐ信号及びＯＮ＿ＣＬＫ信号に遅延を適用する。適用される遅延の量は、遅延要素４４０及び４５０に供給されるトリム値によって定義される。トリム値は、例示的に、テスト及びその他の手段を介して製造の間及び製造の後に決定されるように、コンパレータ４１０及び４２０の各々において固有の遅延の量に基づく。遅延要素４４０の出力は、ＦＡＬＬ＿Ｐ＿ＤＬＹと呼ばれ、ＦＡＬＬ＿Ｐ信号の遅延調節されたバージョンを構成し、遅延要素４５０の出力は、ＯＮ＿ＣＬＫ＿ＤＬＹと呼ばれ、ＯＮ＿ＣＬＫ信号の遅延調節されたバージョンを構成する。実装された遅延調節に従って、ＦＡＬＬ＿Ｐ＿ＤＬＹ信号はｔ６において高に向かい、ＯＮ＿ＣＬＫ＿ＤＬＹ信号はｔ７において高に向かう。ＦＡＬＬ＿Ｐ＿ＤＬＹ信号は、出力ラッチ及び平均化論理モジュール４６０のＤフリップフロップ４７０に供給され、ＯＮ＿ＣＬＫ＿ＤＬＹ信号はＤフリップフロップ４７０のクロック入力に供給される。そのため、時間ｔ７にＯＮ＿ＣＬＫ＿ＤＬＹ信号が高に向かうと、Ｄ入力の値はフリップフロップのＱ出力にラッチされ、これは、ＯＮ＿ＬＡＴＥフラグを提供する。ＦＡＬＬ＿Ｐ＿ＤＬＹ信号は時間ｔ７に高であるので、ＯＮ＿ＬＡＴＥフラグはそれに応じて進む。Ｄフリップフロップ４６０において固有の小さな遅延に起因して、ＯＮ＿ＬＡＴＥは時間ｔ８に高に向かい、Ｖｇｓ信号が高に向かったことを反映し、それによってトランジスタを遅れて（即ち、ドレインソース電圧ＶｄｓがＶＴＨ－ｄｓ未満に低下した後）、オンにする。
【0034】
図６は、例示的な実施例に従って電界効果トランジスタを制御する方法のフローチャートである。ブロック６００において、コンパレータが、トランジスタのドレインソース電圧を閾値電圧と比較する。ブロック６１０において、トランジスタのゲート電圧信号がコンパレータのクロック入力に供給されて、ゲート電圧信号が、コンパレータの出力に対する比較の結果をラッチするために用いられるようにする。ブロック６２０において、コンパレータ出力の値に基づいて、トランジスタに対する制御機能が実施される。
【0035】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、その他の実施例が可能である。例えば、説明される実施例は、コンパレータ出力をラッチするためのクロック入力としてトランジスタのゲート電圧を用いるＶｄｓコンパレータによって実施されるゼロボルト交差検出方式を含むが、その他の変形が可能である。また、例えば、説明される実施例は、ゼロボルトスイッチングを用いるワイヤレス電力伝送システムを含むが、その他のシステムも同様にゼロボルトスイッチングを用い得る。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【手続補正書】
【提出日】2024-02-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
トランジスタのゲートドライブ信号を制御する制御モジュールであって、
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信するように構成されるクロック入力としての第１の入力と、ドレイン・ソース閾値電圧を受信するように構成される第２の入力と、前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信するように構成される第３の入力と、ゲート・ソース閾値電圧を受信するように構成される第４の入力と、第１の出力と、第２の出力とを含む比較器であって、
前記ドレイン・ソース電圧と前記ドレイン・ソース閾値電圧との間の比較結果を判定し、
第１の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第１の遷移指標を判定し、
第２の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第２の遷移指標を判定し、
前記第１の遷移指標に応答して前記第１の出力に前記比較結果を出力し、
前記第２の遷移指標に応答して前記第２の出力に前記比較結果を出力する、
ように構成される、前記比較器と、
前記第１の出力と前記第２の出力とに結合される制御回路要素であって、
前記第１の出力から受信される前記比較結果に応答して前記ゲートドライブ信号の立ち上がりエッジの位置を連続的にシフトすることによって前記ゲートドライブ信号のエッジのタイミングを調整し、
前記第２の出力から受信される前記比較結果に応答して前記ゲートドライブ信号の立ち下がりエッジの位置を連続的にシフトすることによって前記ゲートドライブ信号のエッジを調整する、
ように構成される、前記制御回路要素と、
を含む、制御モジュール。
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信するように構成されるクロック入力としての第１の入力と、ドレイン・ソース閾値電圧を受信するように構成される第２の入力と、前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信するように構成される第３の入力と、ゲート・ソース閾値電圧を受信するように構成される第４の入力と、第１の出力と、第２の出力とを含む比較器であって、
前記ドレイン・ソース電圧と前記ドレイン・ソース閾値電圧との間の比較結果を判定し、
第１の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第１の遷移指標を判定し、
第２の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第２の遷移指標を判定し、
前記第１の遷移指標に応答して前記第１の出力に前記比較結果を出力し、
前記第２の遷移指標に応答して前記第２の出力に前記比較結果を出力する、
ように構成される、前記比較器と、
前記第１の出力と前記第２の出力とに結合される制御回路要素であって、
前記第１の出力から受信される前記比較結果に応答して前記ゲートドライブ信号の立ち上がりエッジの位置を連続的にシフトすることによって前記ゲートドライブ信号のエッジのタイミングを調整し、
前記第２の出力から受信される前記比較結果に応答して前記ゲートドライブ信号の立ち下がりエッジの位置を連続的にシフトすることによって前記ゲートドライブ信号のエッジを調整する、
ように構成される、前記制御回路要素と、
を含む、制御モジュール。
【請求項2】
請求項１に記載の制御モジュールであって、
前記第１の遷移が、第１の電圧から前記第１の電圧よりも高い第２の電圧へのゲート・ソースイ電圧遷移を含み、
前記第２の遷移が、第３の電圧から前記第３の電圧よりも低い第４の電圧へのゲート・ソース電圧遷移を含み、
前記第１の出力における比較結果が、前記ドレイン・ソース電圧が第５の電圧から前記第５の電圧よりも低い第６の電圧に遷移する前又は遷移した後に前記ゲート・ソース電圧が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグを含み、
前記第２の出力における比較結果が、前記ドレイン・ソース電圧が第７の電圧から前記第７の電圧よりも高い第８の電圧になる前又はなった後に前記ゲート・ソース電圧が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグを含む、制御モジュール。
前記第１の遷移が、第１の電圧から前記第１の電圧よりも高い第２の電圧へのゲート・ソースイ電圧遷移を含み、
前記第２の遷移が、第３の電圧から前記第３の電圧よりも低い第４の電圧へのゲート・ソース電圧遷移を含み、
前記第１の出力における比較結果が、前記ドレイン・ソース電圧が第５の電圧から前記第５の電圧よりも低い第６の電圧に遷移する前又は遷移した後に前記ゲート・ソース電圧が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグを含み、
前記第２の出力における比較結果が、前記ドレイン・ソース電圧が第７の電圧から前記第７の電圧よりも高い第８の電圧になる前又はなった後に前記ゲート・ソース電圧が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグを含む、制御モジュール。
【請求項3】
請求項１に記載の制御モジュールであって、
前記比較器が、
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信し、前記Ｖ ｄｓ をＶ ｄｓ 閾値と比較する、ように動作可能なドレイン・ソース電圧（Ｖ ｄｓ ）比較器であって、前記Ｖ ｄｓ が前記Ｖ ｄｓ 閾値と交差することを示すＶ ｄｓ エッジ遷移信号を提供するように構成される少なくとも１つの出力を有する、前記Ｖ ｄｓ 比較器と、
前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信し、前記Ｖ ｇｓ をＶ ｇｓ 閾値と比較する、ように動作可能なゲート・ソース電圧（Ｖ ｇｓ ）比較器であって、前記Ｖ ｇｓ が前記Ｖ ｇｓ 閾値と交差することを示すＶ ｇｓ エッジ遷移信号を提供するように構成される少なくとも１つの出力を有する、前記Ｖ ｇｓ 比較器と、
ラッチ出力と、前記Ｖ ｄｓ 比較器比較器から前記Ｖ ｄｓ エッジ遷移信号を受信するように結合されるデータ入力と、前記Ｖ ｇｓ エッジ遷移信号が前記ラッチ出力に前記Ｖ ｄｓ エッジ遷移信号をラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ エッジ遷移信号を受信するように結合されるクロック入力とを有するラッチ要素と、
を含む、制御モジュール。
前記比較器が、
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信し、前記Ｖ ｄｓ をＶ ｄｓ 閾値と比較する、ように動作可能なドレイン・ソース電圧（Ｖ ｄｓ ）比較器であって、前記Ｖ ｄｓ が前記Ｖ ｄｓ 閾値と交差することを示すＶ ｄｓ エッジ遷移信号を提供するように構成される少なくとも１つの出力を有する、前記Ｖ ｄｓ 比較器と、
前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信し、前記Ｖ ｇｓ をＶ ｇｓ 閾値と比較する、ように動作可能なゲート・ソース電圧（Ｖ ｇｓ ）比較器であって、前記Ｖ ｇｓ が前記Ｖ ｇｓ 閾値と交差することを示すＶ ｇｓ エッジ遷移信号を提供するように構成される少なくとも１つの出力を有する、前記Ｖ ｇｓ 比較器と、
ラッチ出力と、前記Ｖ ｄｓ 比較器比較器から前記Ｖ ｄｓ エッジ遷移信号を受信するように結合されるデータ入力と、前記Ｖ ｇｓ エッジ遷移信号が前記ラッチ出力に前記Ｖ ｄｓ エッジ遷移信号をラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ エッジ遷移信号を受信するように結合されるクロック入力とを有するラッチ要素と、
を含む、制御モジュール。
【請求項4】
請求項３に記載の制御モジュールであって、
前記Ｖ ｄｓ 比較器からのＶ ｄｓ エッジ遷移信号と前記Ｖ ｇｓ 比較器からのＶ ｇｓ エッジ遷移信号とを受信するように動作可能に結合される遅延調和モジュールであって、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ エッジ遷移信号と前記Ｖ ｇｓ エッジ遷移信号との少なくとも１つに調和遅延を適用し、
遅延調整Ｖ ｄｓ エッジ遷移信号を前記ラッチ要素のデータ入力に提供して遅延調整Ｖ ｇｓ エッジ遷移信号を前記ラッチ要素のクロック入力に提供する、
ように構成される、前記遅延調和モジュールを更に含む、制御モジュール。
前記Ｖ ｄｓ 比較器からのＶ ｄｓ エッジ遷移信号と前記Ｖ ｇｓ 比較器からのＶ ｇｓ エッジ遷移信号とを受信するように動作可能に結合される遅延調和モジュールであって、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ エッジ遷移信号と前記Ｖ ｇｓ エッジ遷移信号との少なくとも１つに調和遅延を適用し、
遅延調整Ｖ ｄｓ エッジ遷移信号を前記ラッチ要素のデータ入力に提供して遅延調整Ｖ ｇｓ エッジ遷移信号を前記ラッチ要素のクロック入力に提供する、
ように構成される、前記遅延調和モジュールを更に含む、制御モジュール。
【請求項5】
請求項３に記載の制御モジュールであって、
前記制御回路要素が、前記ラッチ要素の出力信号を受信するように更に結合され、前記ラッチ要素の出力信号の値に基づいて前記ゲートドライブ信号のエッジのタイミングを調整するように更に構成される、制御モジュール。
前記制御回路要素が、前記ラッチ要素の出力信号を受信するように更に結合され、前記ラッチ要素の出力信号の値に基づいて前記ゲートドライブ信号のエッジのタイミングを調整するように更に構成される、制御モジュール。
【請求項6】
請求項３に記載の制御モジュールであって、
前記ラッチ要素が、少なくとも１つのＤフリップフロップを含む、制御モジュール。
前記ラッチ要素が、少なくとも１つのＤフリップフロップを含む、制御モジュール。
【請求項7】
請求項３に記載の制御モジュールであって、
前記Ｖ ｄｓ 比較器が、Ｖ ｄｓ 立ち上がりが前記Ｖ ｄｓ 閾値より上にあることを示すＶ ｄｓ 立ち上がりエッジ信号を提供するように構成される第１の出力と、Ｖ ｄｓ 立ち下がりが前記Ｖ ｄｓ 閾値より下にあることを示すＶ ｄｓ 立ち下がりエッジ信号を提供するように構成される第２の出力とを含み、
前記Ｖ ｇｓ 比較器が、Ｖ ｇｓ 立ち上がりが前記Ｖ ｇｓ 閾値より上にあることを示すＶ ｇｓ 立ち上がりエッジ信号を提供するように構成される第１の出力と、Ｖ ｇｓ 立ち下がりが前記Ｖ ｇｓ 閾値より下にあることを示すＶ ｇｓ 立ち下がりエッジ信号を提供するように構成される第２の出力とを含む、制御モジュール。
前記Ｖ ｄｓ 比較器が、Ｖ ｄｓ 立ち上がりが前記Ｖ ｄｓ 閾値より上にあることを示すＶ ｄｓ 立ち上がりエッジ信号を提供するように構成される第１の出力と、Ｖ ｄｓ 立ち下がりが前記Ｖ ｄｓ 閾値より下にあることを示すＶ ｄｓ 立ち下がりエッジ信号を提供するように構成される第２の出力とを含み、
前記Ｖ ｇｓ 比較器が、Ｖ ｇｓ 立ち上がりが前記Ｖ ｇｓ 閾値より上にあることを示すＶ ｇｓ 立ち上がりエッジ信号を提供するように構成される第１の出力と、Ｖ ｇｓ 立ち下がりが前記Ｖ ｇｓ 閾値より下にあることを示すＶ ｇｓ 立ち下がりエッジ信号を提供するように構成される第２の出力とを含む、制御モジュール。
【請求項8】
ゲートとドレインとソースとを有する電界効果トランジスタを駆動するゲートドライブ信号を制御する制御モジュールであって、
前記トランジスタのゲート電圧を受信するクロック入力と、第１の出力と、第２の出力とを有する比較器であって、
前記トランジスタのドレイン・ソース電圧を受信し、
前記ドレイン・ソース電圧を閾値電圧と比較し、
前記比較の結果を示す比較結果信号を生成し、
前記受信したゲート電圧の立ち上がりエッジに応答して前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記ゲート電圧が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記第１の出力に提供し、
前記受信したゲート信号の立ち下がりエッジに応答して前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記ゲート電圧が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記第２の出力に提供する、
ように動作可能な、前記比較器と、
前記ＯＮ＿ＬＡＴＥフラグと前記ＯＦＦ＿ＬＡＴＥフラグとを受信するように動作可能な制御回路要素であって、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づいて前記トランジスタを駆動する前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の１つ又はそれ以上のエッジのタイミングを調整するように構成される、前記制御回路要素と、
を含む、制御モジュール。
前記トランジスタのゲート電圧を受信するクロック入力と、第１の出力と、第２の出力とを有する比較器であって、
前記トランジスタのドレイン・ソース電圧を受信し、
前記ドレイン・ソース電圧を閾値電圧と比較し、
前記比較の結果を示す比較結果信号を生成し、
前記受信したゲート電圧の立ち上がりエッジに応答して前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記ゲート電圧が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記第１の出力に提供し、
前記受信したゲート信号の立ち下がりエッジに応答して前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記ゲート電圧が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記第２の出力に提供する、
ように動作可能な、前記比較器と、
前記ＯＮ＿ＬＡＴＥフラグと前記ＯＦＦ＿ＬＡＴＥフラグとを受信するように動作可能な制御回路要素であって、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づいて前記トランジスタを駆動する前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号の１つ又はそれ以上のエッジのタイミングを調整するように構成される、前記制御回路要素と、
を含む、制御モジュール。
【請求項9】
請求項８に記載の制御モジュールであって、
前記制御回路要素が、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ゲートドライブ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
前記制御回路要素が、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ゲートドライブ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
【請求項10】
請求項８に記載の制御モジュールであって、
前記制御回路要素が、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号を生成するために用いられる前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
前記制御回路要素が、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号を生成するために用いられる前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
【請求項11】
請求項１０に記載の制御モジュールであって、
前記制御回路要素が、
複数のＰＷＭサイクルにわたり前記ＯＮ＿ＬＡＴＥフラグの値を平均化し、
複数のＰＷＭサイクルにわたり前記ＯＦＦ＿ＬＡＴＥフラグの値を平均化し、
前記ＯＮ＿ＬＡＴＥフラグの平均値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの平均値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
前記制御回路要素が、
複数のＰＷＭサイクルにわたり前記ＯＮ＿ＬＡＴＥフラグの値を平均化し、
複数のＰＷＭサイクルにわたり前記ＯＦＦ＿ＬＡＴＥフラグの値を平均化し、
前記ＯＮ＿ＬＡＴＥフラグの平均値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整し、
前記ＯＦＦ＿ＬＡＴＥフラグの平均値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整する、
ように更に構成される、制御モジュール。
【請求項12】
ゲートとドレインとソースとを有する電界効果トランジスタを駆動するゲートドライブ信号を制御する制御モジュールであって、
ドレイン・ソース電圧（Ｖ ｄｓ ）比較器であって、
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信し、
前記Ｖ ｄｓ をＶ ｄｓ 閾値と比較し、
Ｖ ｄｓ 立ち上がりが前記Ｖ ｄｓ 閾値の上にあることを示すＶ ｄｓ 立ち上がりエッジ信号を第１の出力に提供し、
Ｖ ｄｓ 立ち下がりが前記Ｖ ｄｓ 閾値の下にあることを示すＶ ｄｓ 立ち下がりエッジ信号を第２の出力に提供する、
ように動作可能な、前記Ｖ ｄｓ 比較器と、
ゲート・ソース電圧（Ｖ ｇｓ ）比較器であって、
前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信し、
前記Ｖ ｇｓ をＶ ｇｓ 閾値と比較し、
Ｖ ｇｓ 立ち上がりが前記Ｖ ｇｓ 閾値の上にあることを示すＶ ｇｓ 立ち上がりエッジ信号を第１の出力に提供し、
Ｖ ｇｓ 立ち下がりが前記Ｖ ｇｓ 閾値の下にあることを示すＶ ｇｓ 立ち下がりエッジ信号を第２の出力に提供する、
ように動作可能な、前記Ｖ ｇｓ 比較器と、
第１のラッチ要素であって、ラッチ出力と、前記Ｖ ｄｓ 比較器から前記Ｖ ｄｓ 立ち下がりエッジ信号を受信するように動作可能に結合されるデータ入力と、前記Ｖ ｇｓ 立ち上がりエッジ信号が前記Ｖ ｄｓ 立ち下がりエッジ信号を前記ラッチ出力にラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ 立ち上がりエッジ信号を受信するように動作可能に結合されるクロック入力とを有し、前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記Ｖ ｇｓ が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグとして前記ラッチ出力が働く、前記第１のラッチ要素と、
第２のラッチ要素であって、ラッチ出力と、前記Ｖ ｄｓ 比較器から前記Ｖ ｄｓ 立ち上がりエッジ信号を受信するように動作可能に結合されるデータ入力と、前記Ｖ ｇｓ 立ち下がりエッジ信号が前記Ｖ ｄｓ 立ち上がりエッジ信号を前記ラッチ出力にラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ 立ち下がりエッジ信号を受信するように動作可能に結合されるクロック入力とを有し、前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記Ｖ ｇｓ が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグとして前記ラッチ出力が働く、前記第２のラッチ要素と、
前記ＯＮ＿ＬＡＴＥフラグと前記ＯＦＦ＿ＬＡＴＥフラグとを受信するように動作可能な制御回路要素であって、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整するように構成される、前記制御回路要素と、
を含む、制御モジュール。
ドレイン・ソース電圧（Ｖ ｄｓ ）比較器であって、
前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信し、
前記Ｖ ｄｓ をＶ ｄｓ 閾値と比較し、
Ｖ ｄｓ 立ち上がりが前記Ｖ ｄｓ 閾値の上にあることを示すＶ ｄｓ 立ち上がりエッジ信号を第１の出力に提供し、
Ｖ ｄｓ 立ち下がりが前記Ｖ ｄｓ 閾値の下にあることを示すＶ ｄｓ 立ち下がりエッジ信号を第２の出力に提供する、
ように動作可能な、前記Ｖ ｄｓ 比較器と、
ゲート・ソース電圧（Ｖ ｇｓ ）比較器であって、
前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信し、
前記Ｖ ｇｓ をＶ ｇｓ 閾値と比較し、
Ｖ ｇｓ 立ち上がりが前記Ｖ ｇｓ 閾値の上にあることを示すＶ ｇｓ 立ち上がりエッジ信号を第１の出力に提供し、
Ｖ ｇｓ 立ち下がりが前記Ｖ ｇｓ 閾値の下にあることを示すＶ ｇｓ 立ち下がりエッジ信号を第２の出力に提供する、
ように動作可能な、前記Ｖ ｇｓ 比較器と、
第１のラッチ要素であって、ラッチ出力と、前記Ｖ ｄｓ 比較器から前記Ｖ ｄｓ 立ち下がりエッジ信号を受信するように動作可能に結合されるデータ入力と、前記Ｖ ｇｓ 立ち上がりエッジ信号が前記Ｖ ｄｓ 立ち下がりエッジ信号を前記ラッチ出力にラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ 立ち上がりエッジ信号を受信するように動作可能に結合されるクロック入力とを有し、前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記Ｖ ｇｓ が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグとして前記ラッチ出力が働く、前記第１のラッチ要素と、
第２のラッチ要素であって、ラッチ出力と、前記Ｖ ｄｓ 比較器から前記Ｖ ｄｓ 立ち上がりエッジ信号を受信するように動作可能に結合されるデータ入力と、前記Ｖ ｇｓ 立ち下がりエッジ信号が前記Ｖ ｄｓ 立ち上がりエッジ信号を前記ラッチ出力にラッチするように働くように前記Ｖ ｇｓ 比較器から前記Ｖ ｇｓ 立ち下がりエッジ信号を受信するように動作可能に結合されるクロック入力とを有し、前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記Ｖ ｇｓ が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグとして前記ラッチ出力が働く、前記第２のラッチ要素と、
前記ＯＮ＿ＬＡＴＥフラグと前記ＯＦＦ＿ＬＡＴＥフラグとを受信するように動作可能な制御回路要素であって、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整するように構成される、前記制御回路要素と、
を含む、制御モジュール。
【請求項13】
請求項１２に記載の制御モジュールであって、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ 立ち上がりエッジ信号に調和遅延を適用し、前記第２のラッチ要素のデータ入力に遅延調整されたＶ ｄｓ 立ち上がりエッジ信号を提供する、ように動作可能な第１の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ 立ち下がりエッジ信号に調和遅延を適用し、前記第１のラッチ要素のデータ入力に遅延調整されたＶ ｄｓ 立ち下がりエッジ信号を提供する、ように動作可能な第２の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｇｓ 立ち下がりエッジ信号に調和遅延を適用し、前記第２のラッチ要素のクロック入力に遅延調整されたＶ ｇｓ 立ち下がりエッジ信号を提供する、ように動作可能な第３の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｇｓ 立ち上がりエッジ信号に調和遅延を適用し、前記第１のラッチ要素のクロック入力に遅延調整されたＶ ｇｓ 立ち上がりエッジ信号を提供する、ように動作可能な第４の遅延調和要素と、
を更に含む、制御モジュール。
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ 立ち上がりエッジ信号に調和遅延を適用し、前記第２のラッチ要素のデータ入力に遅延調整されたＶ ｄｓ 立ち上がりエッジ信号を提供する、ように動作可能な第１の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｄｓ 立ち下がりエッジ信号に調和遅延を適用し、前記第１のラッチ要素のデータ入力に遅延調整されたＶ ｄｓ 立ち下がりエッジ信号を提供する、ように動作可能な第２の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｇｓ 立ち下がりエッジ信号に調和遅延を適用し、前記第２のラッチ要素のクロック入力に遅延調整されたＶ ｇｓ 立ち下がりエッジ信号を提供する、ように動作可能な第３の遅延調和要素と、
前記Ｖ ｄｓ 比較器と前記Ｖ ｇｓ 比較器とに固有の遅延における不一致を補償するために前記Ｖ ｇｓ 立ち上がりエッジ信号に調和遅延を適用し、前記第１のラッチ要素のクロック入力に遅延調整されたＶ ｇｓ 立ち上がりエッジ信号を提供する、ように動作可能な第４の遅延調和要素と、
を更に含む、制御モジュール。
【請求項14】
トランジスタのためのゲートドライブ信号を制御する方法であって、
比較器によって、前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信することと、
前記比較器によって、ドレイン・ソース閾値電圧を受信することと、
前記比較器によって、前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信することと、
前記比較器によって、ゲート・ソース閾値電圧を受信することと、
前記比較器によって、前記ドレイン・ソース電圧と前記ドレイン・ソース閾値電圧との間の比較結果を判定することと、
前記比較器によって、第１の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第１の遷移指標を判定することと、
前記比較器によって、第２の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第２の遷移指標を判定することと、
前記比較器によって、前記第１の遷移指標に応答して前記比較器の第１の出力に前記比較結果を出力することと、
前記比較器によって、前記第２の遷移指標に応答して前記比較器の第２の出力に前記比較結果を出力することと、
制御回路要素によって、前記第１の出力から受信される比較結果に応答して前記ゲート・ドライブ信号の立ち上がりエッジの位置をシフトすることと、
前記制御回路要素によって、前記第２の出力から受信される比較結果に応答して前記ゲートドライブ信号の立ち下がりエッジの位置をシフトすることと、
を含む、方法。
比較器によって、前記トランジスタのドレイン・ソース電圧（Ｖ ｄｓ ）を受信することと、
前記比較器によって、ドレイン・ソース閾値電圧を受信することと、
前記比較器によって、前記トランジスタのゲート・ソース電圧（Ｖ ｇｓ ）を受信することと、
前記比較器によって、ゲート・ソース閾値電圧を受信することと、
前記比較器によって、前記ドレイン・ソース電圧と前記ドレイン・ソース閾値電圧との間の比較結果を判定することと、
前記比較器によって、第１の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第１の遷移指標を判定することと、
前記比較器によって、第２の遷移において前記ゲート・ソース電圧が前記ゲート・ソース閾値電圧と交差することに応答して第２の遷移指標を判定することと、
前記比較器によって、前記第１の遷移指標に応答して前記比較器の第１の出力に前記比較結果を出力することと、
前記比較器によって、前記第２の遷移指標に応答して前記比較器の第２の出力に前記比較結果を出力することと、
制御回路要素によって、前記第１の出力から受信される比較結果に応答して前記ゲート・ドライブ信号の立ち上がりエッジの位置をシフトすることと、
前記制御回路要素によって、前記第２の出力から受信される比較結果に応答して前記ゲートドライブ信号の立ち下がりエッジの位置をシフトすることと、
を含む、方法。
【請求項15】
請求項１４に記載の方法であって、
前記第１の遷移が、第１の電圧から前記第１の電圧よりも高い第２の電圧へのゲートソース電圧遷移を含み、
前記第２の遷移が、第３の電圧から前記第３の電圧よりも低い第４の電圧へのゲート・ソース電圧遷移を含み、
前記第１の出力における比較結果が、前記ドレイン・ソース電圧が第５の電圧から前記第５の電圧よりも低い第６の電圧に遷移する前又は遷移した後に前記ゲート・ソース電圧が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグを含み、
前記第２の出力における比較結果が、前記ドレイン・ソース電圧が第７の電圧から前記第７の電圧よりも高い第８の電圧になる前又はなった後に前記ゲート・ソース電圧が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグを含む、方法。
前記第１の遷移が、第１の電圧から前記第１の電圧よりも高い第２の電圧へのゲートソース電圧遷移を含み、
前記第２の遷移が、第３の電圧から前記第３の電圧よりも低い第４の電圧へのゲート・ソース電圧遷移を含み、
前記第１の出力における比較結果が、前記ドレイン・ソース電圧が第５の電圧から前記第５の電圧よりも低い第６の電圧に遷移する前又は遷移した後に前記ゲート・ソース電圧が前記トランジスタをオンにしたかどうかを示すＯＮ＿ＬＡＴＥフラグを含み、
前記第２の出力における比較結果が、前記ドレイン・ソース電圧が第７の電圧から前記第７の電圧よりも高い第８の電圧になる前又はなった後に前記ゲート・ソース電圧が前記トランジスタをオフにしたかどうかを示すＯＦＦ＿ＬＡＴＥフラグを含む、方法。
【請求項16】
請求項１５に記載の方法であって、
前記ゲートドライブ信号のエッジのタイミングが、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づく、方法。
前記ゲートドライブ信号のエッジのタイミングが、前記ＯＮ＿ＬＡＴＥフラグの値と前記ＯＦＦ＿ＬＡＴＥフラグの値とに基づく、方法。
【請求項17】
電界効果トランジスタのためのゲートドライブ信号を制御する方法であって、
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較欠陥信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第２の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号の立ち上がりエッジのタイミングを調整し、前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ゲートドライブ信号の立ち下がりエッジのタイミングを調整することと、
を含む、方法。
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較欠陥信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第２の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記トランジスタを駆動する前記ゲートドライブ信号の立ち上がりエッジのタイミングを調整し、前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ゲートドライブ信号の立ち下がりエッジのタイミングを調整することと、
を含む、方法。
【請求項18】
電界効果トランジスタのためのゲートドライブ信号を制御する方法であって、
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較結果信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記比較結果信号に基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整することであって、前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整することと、前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整することとを含む、前記ＰＷＭ信号のエッジのタイミングを調整することと、
を含む、方法。
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較結果信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記比較結果信号に基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整することであって、前記ＯＮ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整することと、前記ＯＦＦ＿ＬＡＴＥフラグの値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整することとを含む、前記ＰＷＭ信号のエッジのタイミングを調整することと、
を含む、方法。
【請求項19】
電界効果トランジスタのためのゲートドライブ信号を制御する方法であって、
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較結果信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記比較結果信号に基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整することであって、複数のＰＷＭサイクルにわたって前記ＯＮ＿ＬＡＴＥフラグの値を平均化することと、複数のＰＷＭサイクルにわたって前記ＯＦＦ＿ＬＡＴＥフラグの値を平均化することと、前記ＯＮ＿ＬＡＴＥフラグの平均化された値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整することと、前記ＯＦＦ＿ＬＡＴＥフラグの平均化された値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整することとを含む、前記ＰＷＭ信号のエッジのタイミングを調整することと、
を含む、方法。
比較器を用いて、前記トランジスタのドレイン・ソース電圧を閾値電圧と比較して前記比較の結果を示す比較結果信号を生成することと、
前記比較器のクロック入力に前記トランジスタのゲート電圧信号を受信することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がハイからローになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオンにしたかどうかを示す前記比較結果信号のＯＮ＿ＬＡＴＥフラグを前記比較器の第１の出力に提供することと、
前記受信されたゲート電圧信号に応答して前記ドレイン・ソース電圧がローからハイになる前に又はなった後に前記ゲート電圧信号が前記トランジスタをオフにしたかどうかを示す前記比較結果信号のＯＦＦ＿ＬＡＴＥフラグを前記比較器の第２の出力に提供することと、
前記クロック入力に前記ゲート電圧信号の立ち上がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＮ＿ＬＡＴＥフラグをラッチすることと、
前記クロック入力に前記ゲート電圧信号の立ち下がりエッジを受信することに応答して前記比較器の第１の出力に前記ＯＦＦ＿ＬＡＴＥフラグをラッチすることと、
前記比較結果信号に基づいて前記ゲートドライブ信号を生成するために用いられるパルス幅変調（ＰＷＭ）信号のエッジのタイミングを調整することであって、複数のＰＷＭサイクルにわたって前記ＯＮ＿ＬＡＴＥフラグの値を平均化することと、複数のＰＷＭサイクルにわたって前記ＯＦＦ＿ＬＡＴＥフラグの値を平均化することと、前記ＯＮ＿ＬＡＴＥフラグの平均化された値に基づいて前記ＰＷＭ信号の立ち上がりエッジのタイミングを調整することと、前記ＯＦＦ＿ＬＡＴＥフラグの平均化された値に基づいて前記ＰＷＭ信号の立ち下がりエッジのタイミングを調整することとを含む、前記ＰＷＭ信号のエッジのタイミングを調整することと、
を含む、方法。