特開 2024-42220 整流回路およびそれを用いた電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024042220

(43)【公開日】2024-03-28

(54)【発明の名称】整流回路およびそれを用いた電源

(51)【国際特許分類】

   H02M 7/12 20060101AFI20240321BHJP

【ＦＩ】

H02M7/12 F

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022146784

(22)【出願日】2022-09-15

(71)【出願人】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】三輪 明寛

(72)【発明者】

【氏名】庄司 浩幸

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】内海 智之

(72)【発明者】

【氏名】樋口 孝裕

【テーマコード（参考）】

5H006

【Ｆターム（参考）】

5H006CA02

5H006CA07

5H006CB07

5H006DB01

5H006DC05

5H006FA03

(57)【要約】

【課題】
整流用のスイッチング素子を用いた整流回路において、整流用のスイッチング素子を駆動するための駆動回路に電力を供給するコンデンサの必要容量を削減することができる整流回路を提供する。
【解決手段】
アノードＡとカソードＫとを有する整流回路２において、整流用のスイッチング素子（ＭＯＳＦＥＴＱ１）と、ダイオード（ボディダイオードＤＱ１）と、整流用のスイッチング素子（ＭＯＳＦＥＴＱ１）を駆動する駆動回路１と、駆動回路１に電力を供給するコンデンサＣ１と、を備え、コンデンサＣ１は、整流用のスイッチング素子（ＭＯＳＦＥＴＱ１）がオフしてから次にオンするまでの期間に、コンデンサＣ１が充電される第１の充電期間および第２の充電期間と、第１の充電期間と第２の充電期間との間に設けられコンデンサＣ１への充電が停止される充電停止期間とを有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

アノードとカソードとを有する整流回路において、
第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続された第１のスイッチング素子と、
カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続された第１のダイオードと、
前記第１のスイッチング素子を駆動する駆動回路と、
前記駆動回路に電力を供給する第１のコンデンサと、を備え、
前記第１のコンデンサは、前記第１のスイッチング素子がオフしてから次にオンするまでの期間に、前記第１のコンデンサが充電される第１の充電期間および第２の充電期間と、前記第１の充電期間と前記第２の充電期間との間に設けられ前記第１のコンデンサへの充電が停止される充電停止期間とを有することを特徴とする整流回路。

【請求項2】

請求項１において、
前記第１の充電期間および前記第２の充電期間は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が所定の電圧以下の期間であり、
前記充電停止期間は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が前記所定の電圧より大きい期間であることを特徴とする整流回路。

【請求項3】

請求項２において、
前記第１の充電期間は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が増加中の期間であり、
前記第２の充電期間は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が減少中の期間であることを特徴とする整流回路。

【請求項4】

請求項２において、
第３の端子が前記第１のスイッチング素子の前記第１の端子に接続された第２のスイッチング素子と、
アノードが前記第２のスイッチング素子の第４の端子に接続され、カソードが前記第２のスイッチング素子の前記第３の端子に接続された第２のダイオードと、
アノードが前記第２のスイッチング素子の前記第４の端子に接続された第３のダイオードと、
正極端子が前記第３のダイオードのカソードに接続され、負極端子が前記第１のスイッチング素子の前記第２の端子に接続された前記第１のコンデンサと、
前記第２のスイッチング素子を制御する信号を、前記第２のスイッチング素子の制御端子に入力する制御回路と、を備え、
前記駆動回路は、電力が前記第１のコンデンサから供給され、前記第２のスイッチング素子の前記第４の端子と前記第１のスイッチング素子の前記第２の端子との間の電圧を検出する第１のコンパレータと、入力端子が前記第１のコンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子の制御端子に接続され、電力が前記第１のコンデンサから供給され、前記第１のコンパレータの出力信号に基づいて前記第１のスイッチング素子を制御する第１のゲートドライバとを有し、
前記制御回路は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が前記第１のコンデンサの目標電圧と前記第３のダイオードの順方向電圧との合計電圧以下の期間では前記第２のスイッチング素子をオン状態に制御し、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧が前記第１のコンデンサの目標電圧と前記ダイオードの順方向電圧との合計電圧より大きい期間では前記第２のスイッチング素子をオフ状態に制御することで、前記第１のコンデンサへ流れる充電電流を制御することを特徴とする整流回路。

【請求項5】

請求項４において、
前記第１のスイッチング素子は、前記第１の端子がドレイン端子で、前記第２の端子がソース端子で、前記制御端子がゲート端子である第１のＭＯＳＦＥＴであり、
前記第１のダイオードは、前記第１のＭＯＳＦＥＴのボディダイオードであることを特徴とする整流回路。

【請求項6】

請求項４において、
前記第２のスイッチング素子は、前記第３の端子がドレイン端子で、前記第４の端子がソース端子で、前記制御端子がゲート端子である第２のＭＯＳＦＥＴであることを特徴とする整流回路。

【請求項7】

請求項６において、
前記第２のＭＯＳＦＥＴはｎチャネルのデプレッション型ＭＯＳＦＥＴであることを特徴とする整流回路。

【請求項8】

請求項４において、
前記第１のコンデンサの前記目標電圧は、前記第１のコンパレータの最大定格電圧、前記第１のゲートドライバの最大定格電圧、前記第１のスイッチング素子の前記制御端子と前記第２の端子との間の最大定格電圧のうちの最小のもの以下であることを特徴とする整流回路。

【請求項9】

請求項４において、
前記制御回路は、前記第２のスイッチング素子を制御するタイミングを決定するための微分回路を有することを特徴とする整流回路。

【請求項10】

請求項４において、
前記第１のコンパレータは、第１の閾値電圧と第２の閾値電圧とを有し、検出した前記第２のスイッチング素子の前記第４の端子と前記第１のスイッチング素子の前記第２の端子との間の電圧が前記第１の閾値電圧より小さい場合にオン信号を生成し、前記第２の閾値電圧より大きい場合にオフ信号を生成し、前記第１の閾値電圧は前記第２の閾値電圧以下であることを特徴とする整流回路。

【請求項11】

請求項４において、
前記制御回路は、前記第１のスイッチング素子の前記第１の端子と前記第２の端子との間の電圧を分圧する第１の抵抗および第２の抵抗と、電力が前記第１のコンデンサから供給され、前記第２の抵抗の電圧を検出する第２のコンパレータと、入力端子が前記第２のコンパレータの出力端子に接続され、出力端子が前記第２のスイッチング素子の前記制御端子に接続され、電力が前記第１のコンデンサから供給され、前記第２のコンパレータの出力信号に基づいて前記第２のスイッチング素子を制御する第２のゲートドライバとを有することを特徴とする整流回路。

【請求項12】

請求項４において、
第５の端子が前記第１のスイッチング素子の前記第１の端子に接続され、第６の端子が前記第２のスイッチング素子の前記第３の端子に接続された第３の抵抗を有することを特徴とする整流回路。

【請求項13】

請求項４において、
正極端子が前記第２のスイッチング素子の前記第４の端子に接続され、負極端子が前記第１のスイッチング素子の前記第２の端子に接続された第２のコンデンサを有することを特徴とする整流回路。

【請求項14】

請求項１から１３の何れかにおいて、
前記整流回路が半導体パッケージに内蔵され、前記整流回路の前記アノードと前記カソードとが前記半導体パッケージの外部端子であることを特徴とする整流回路。

【請求項15】

請求項１から１３の何れかにおいて、
複数の前記整流回路が１つの半導体パッケージに内蔵されていることを特徴とする整流回路。

【請求項16】

請求項１から１３の何れかに記載の整流回路を有することを特徴とする電源。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、整流回路およびそれを用いた電源に関する。

【背景技術】

【0002】

交流を直流に整流する整流回路としては、ダイオードを用いたものや、ダイオードに代えてＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を行うものが知られている。

【0003】

ダイオードを用いた整流の場合は、ダイオードの内蔵ポテンシャルによる電圧降下があるため、損失が大きいという問題がある。これに対し、例えばＭＯＳＦＥＴを用いた同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため、損失が低いという利点がある。したがって、特に、フロントエンド電源等の効率規制の厳しいスイッチング電源において、より低損失に整流するために、主にＭＯＳＦＥＴを用いた同期整流が用いられている。

【0004】

同期整流を実現する整流回路としては、例えば、特許文献１や特許文献２などがある。

【0005】

同期整流を行う整流回路は、一般的に、同期整流用の第１のスイッチング素子であるＭＯＳＦＥＴと、その駆動回路と、駆動回路に電力を供給するコンデンサと、コンデンサの電圧を制御するための第２のスイッチング素子と、第２のスイッチング素子の制御回路とを有している。駆動回路は、あらかじめ定められた閾値電圧と、検出したＭＯＳＦＥＴのドレイン－ソース間電圧とに基づき、ＭＯＳＦＥＴのオンオフを制御する。

【0006】

図９は、従来の整流回路の動作波形を示す図である。図９において、縦軸は電圧または電流、横軸は時刻ｔを示している。

【0007】

駆動回路に電力を供給するコンデンサは、時刻ｔ０でＭＯＳＦＥＴのゲート－ソース間電圧Ｖｇｓ１が０になってＭＯＳＦＥＴがターンオフした後、時刻ｔ１から時刻ｔ２の間に、ＭＯＳＦＥＴのドレイン端子、第２のスイッチング素子、コンデンサ、ＭＯＳＦＥＴのソース端子の経路で流れる電流で充電される。コンデンサの充電が開始されると、ＭＯＳＦＥＴのドレイン－ソース間電圧Ｖｓｄ１に追従するようにコンデンサの電圧Ｖｃ１は増加する。

【0008】

この整流回路では、コンデンサの電圧Ｖｃ１が時刻ｔ２で目標電圧Ｖｃｒｅｆ１まで達した後、ＭＯＳＦＥＴのドレイン端子とコンデンサの正極端子との間に挿入された第２のスイッチング素子をターンオフすることで、コンデンサの充電電流Ｉｃを遮断する。これにより、コンデンサの電圧Ｖｃ１は目標電圧Ｖｃｒｅｆ１以下になるように制御される。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００１－２５１８６１号公報

【特許文献2】米国特許第１０７５６６４５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0010】

ここで、従来の整流回路では、図９に示すように、時刻ｔ２から時刻ｔ５までの間は、コンデンサに蓄積された電力は駆動回路の待機電力で消費されるため、コンデンサの電圧Ｖｃ１は減少する。さらにその後、時刻ｔ５から開始するＭＯＳＦＥＴのオン期間を経て、次の時刻ｔ０で再びＭＯＳＦＥＴがターンオフして時刻ｔ１でコンデンサの充電が開始されるまで、コンデンサに蓄積された電力は、駆動回路の消費電力、または、ＭＯＳＦＥＴのゲート－ソース間電圧の生成に使用されるため、コンデンサの電圧は減少し続ける。

【0011】

そのため、時刻ｔ２でコンデンサの充電が完了してから次の時刻ｔ１で再びコンデンサの充電が開始されるまでの期間において、コンデンサの電圧Ｖｃ１が、例えば、駆動回路の動作保証電圧、もしくは、ＭＯＳＦＥＴのゲート閾値電圧以上になるように、コンデンサの電圧下限値Ｖｃｒｅｆ２を設定し、これを満たすようコンデンサの容量を選定する必要がある。

【0012】

しかしながら、従来の整流回路では、上記の通り同期整流用のＭＯＳＦＥＴの駆動回路に電力を供給するコンデンサの容量を確保する必要があるため、コンデンサの体積を小さくするのには限界があり、整流回路の小型化、低コスト化の妨げとなっていた。

【0013】

本発明が解決しようとする課題は、整流用のスイッチング素子を用いた整流回路において、整流用のスイッチング素子を駆動するための駆動回路に電力を供給するコンデンサの必要容量を削減することができ、これによってコンデンサの体積を削減して小型化、低コスト化が可能な整流回路およびそれを用いた電源を提供することである。

【課題を解決するための手段】

【0014】

上記課題を解決するために、本発明の整流回路は、例えば、アノードとカソードとを有する整流回路において、第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続された第１のスイッチング素子と、カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続された第１のダイオードと、前記第１のスイッチング素子を駆動する駆動回路と、前記駆動回路に電力を供給する第１のコンデンサと、を備え、前記第１のコンデンサは、前記第１のスイッチング素子がオフしてから次にオンするまでの期間に、前記第１のコンデンサが充電される第１の充電期間および第２の充電期間と、前記第１の充電期間と前記第２の充電期間との間に設けられ前記第１のコンデンサへの充電が停止される充電停止期間とを有することを特徴とする。

【0015】

また、本発明の電源は、例えば、上記整流回路を有することを特徴とする。

【発明の効果】

【0016】

本発明の整流回路および電源によれば、第１の充電期間と第２の充電期間の２回に分けてコンデンサを充電し、第１の充電期間の後の充電停止期間に放電された分の少なくとも一部を第２の充電期間で補うことができるので、コンデンサの必要容量を削減でき、その結果、コンデンサの体積を削減して整流回路および電源の小型化、低コスト化を実現できる。

【図面の簡単な説明】

【0017】

【図1】実施例１の整流回路の回路図。

【図2】実施例１の整流回路の動作波形を示す図。

【図3】実施例２の整流回路の回路図。

【図4】実施例３の整流回路の回路図。

【図5】実施例４の整流回路の回路図。

【図6】実施例５の整流回路の構成の一例を示す図。

【図7】実施例５の整流回路の構成の他の例を示す図。

【図8】実施例６の電源の回路図。

【図9】従来の整流回路の動作波形を示す図。

【発明を実施するための形態】

【0018】

以下、図面を用いて本発明の実施例を説明する。各図、各実施例において、同一または類似の構成要素については同じ符号を付け、重複する説明は省略する。

【実施例0019】

はじめに、実施例１の基本原理について説明する。

【0020】

図１は、実施例１の整流回路の回路図である。

【0021】

図１に示すように、実施例１の整流回路２は、アノードＡと、カソードＫと、整流用の第１のスイッチング素子であるＭＯＳＦＥＴＱ１と、ＭＯＳＦＥＴＱ１のボディダイオードＤＱ１と、ＭＯＳＦＥＴＱ１を駆動する駆動回路１と、駆動回路１に電力を供給するコンデンサＣ１とを有する。さらに、実施例１の整流回路２は、コンデンサＣ１の電圧Ｖｃ１を制御するための第２のスイッチング素子であるＭＯＳＦＥＴＱ２と、ＭＯＳＦＥＴＱ２のボディダイオードＤＱ２と、ＭＯＳＦＥＴＱ２を制御する制御回路ＣＴＲと、ダイオードＤとを有する。駆動回路１は、コンパレータＣｏ１と、ゲートドライバＧＤ１とを有する。

【0022】

図１では、ＭＯＳＦＥＴＱ１としてｎチャネルのエンハンスメント型ＭＯＳＦＥＴを用い、ＭＯＳＦＥＴＱ２としてｎチャネルのデプレッション型ＭＯＳＦＥＴを用いて表記しているが、これに限られず、他のスイッチング素子を用いてもよい。また、ボディダイオードＤＱ１とボディダイオードＤＱ２についても、ＭＯＳＦＥＴに内蔵されたボディダイオードに限られず、例えば外付けのダイオードなど、他のダイオードを用いてもよい。

【0023】

ＭＯＳＦＥＴＱ１は、制御端子であるゲート端子と、一方の主端子であるドレイン端子と、他方の主端子であるソース端子とを有している。ＭＯＳＦＥＴＱ１は、整流用のスイッチング素子であり、ドレイン端子が整流回路２のカソードＫに接続され、ソース端子が整流回路２のアノードＡに接続され、ゲート端子が駆動回路１に接続されている。

【0024】

ボディダイオードＤＱ１は、カソードがＭＯＳＦＥＴＱ１のドレイン端子に接続され、アノードがＭＯＳＦＥＴＱ１のソース端子に接続されている。

【0025】

図２は、実施例１の整流回路の動作波形を示す図である。

【0026】

図２は、図９に対応する図であり、図１に示した整流回路２を４個使用して構成したブリッジ回路に抵抗負荷を接続し、正弦波電圧を入力した場合の動作波形である。図２において、縦軸は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１、ＭＯＳＦＥＴＱ１のゲート－ソース間電圧Ｖｇｓ１、コンデンサＣ１の充電電流Ｉｃ、コンデンサＣ１の電圧Ｖｃ１を示しており、横軸は時刻ｔを示している。また、Ｖｇｔｈ１は、ＭＯＳＦＥＴＱ１のゲート閾値電圧である。なお、ＭＯＳＦＥＴＱ２のドレイン－ソース間電圧Ｖｄｓ２、ＭＯＳＦＥＴＱ２のゲート－ソース間電圧Ｖｇｓ２、ＭＯＳＦＥＴＱ２のゲート閾値電圧Ｖｇｔｈ２については図示および詳細な説明を省略する。

【0027】

図２に示すように、実施例１の整流回路２では、駆動回路１に電力を供給するコンデンサＣ１は、ＭＯＳＦＥＴＱ１が時刻ｔ０でオフしてから次に時刻ｔ５でオンするまでの期間に、第１のコンデンサＣ１が充電される第１の充電期間（時刻ｔ１から時刻ｔ２）および第２の充電期間（時刻ｔ３から時刻ｔ４）と、第１の充電期間と第２の充電期間との間に設けられコンデンサへＣ１の充電が停止される充電停止期間（時刻ｔ２から時刻ｔ３）とを有する点で、従来の図９の動作波形と異なっている。

【0028】

従来の図９では、コンデンサの充電期間は時刻ｔ１から時刻ｔ２の１回のみであり、その後、次の充電期間である時刻ｔ１までコンデンサの電圧Ｖｃ１を電圧下限値Ｖｃｒｅｆ２以上に維持できるようにコンデンサの容量を選定する必要がある。これに対して、実施例１の整流回路２によれば、第１の充電期間と第２の充電期間の２回に分けてコンデンサＣ１を充電し、第１の充電期間の後の充電停止期間に放電された分の少なくとも一部を第２の充電期間で補うことができるので、コンデンサＣ１の必要容量を削減でき、その結果、コンデンサＣ１の体積を削減して整流回路２およびそれを用いた電源の小型化、低コスト化を実現できる。また、ＭＯＳＦＥＴのオフ期間における消費電力が大きい駆動回路や制御ＩＣを使用可能となる。

【0029】

図２では、一例として、第１の充電期間および第２の充電期間が、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が所定の閾値電圧Ｖｒｅｆ１以下の期間であり、充電停止期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が所定の閾値電圧Ｖｒｅｆ１より大きい期間とした。これによって、第１の充電期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が増加中の期間であり、第２の充電期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が減少中の期間となる。図２では、閾値電圧Ｖｒｅｆ１は、コンデンサＣ１の目標電圧Ｖｃｒｅｆ１とダイオードＤの順方向電圧Ｖｆとの合計電圧に設定されている。

【0030】

ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が大きい期間にコンデンサＣ１を充電すると、その途中の経路にあるＭＯＳＦＥＴＱ２のドレイン－ソース間電圧Ｖｄｓ２も大きくなり、ＭＯＳＦＥＴＱ２で発生する損失（Ｖｄｓ２×Ｉｃ）も大きくなってしまう。そこで、実施例１の整流回路２では、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が所定の閾値電圧Ｖｒｅｆ１より大きい期間では充電停止期間とすることで損失の発生を抑制し、充電効率を高めている。さらに、第２の充電期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が減少中の期間であるため、次の第１の充電期間までの期間を短くすることができ、コンデンサＣ１の必要容量を削減できる効果が高い。

【0031】

次に、図１および図２を用いて、実施例１の詳細な構成と動作について説明する。

【0032】

ＭＯＳＦＥＴＱ２は、制御端子であるゲート端子と、一方の主端子であるドレイン端子と、他方の主端子であるソース端子とを有している。ＭＯＳＦＥＴＱ２は、コンデンサＣ１の電圧Ｖｃ１を制御するためのスイッチングであり、ドレイン端子がＭＯＳＦＥＴＱ１のドレイン端子に接続され、ソース端子がダイオードＤを介してコンデンサＣ１に接続され、ゲート端子が制御回路ＣＴＲに接続されている。

【0033】

ボディダイオードＤＱ２は、カソードがＭＯＳＦＥＴＱ２のドレイン端子に接続され、アノードがＭＯＳＦＥＴＱ２のソース端子に接続されている。

【0034】

ダイオードＤは、アノードがＭＯＳＦＥＴＱ２のソース端子に接続され、カソードがコンデンサＣ１の正極端子に接続されている。

【0035】

コンデンサＣ１は、正極端子がダイオードＤのカソードに接続され、負極端子がＭＯＳＦＥＴＱ１のソース端子に接続されている。

【0036】

駆動回路１は、電力がコンデンサＣ１から供給され、ＭＯＳＦＥＴＱ２のソース端子とＭＯＳＦＥＴＱ１のソース端子との間の電圧を検出するコンパレータＣｏ１と、入力端子がコンパレータＣｏ１の出力端子に接続され、出力端子がＭＯＳＦＥＴＱ１のゲート端子に接続され、電力がコンデンサＣ１から供給され、コンパレータＣｏ１の出力信号に基づいてＭＯＳＦＥＴＱ１を制御するゲートドライバＧＤ１とを有する。

【0037】

制御回路ＣＴＲは、ＭＯＳＦＥＴＱ２を制御する信号を、ＭＯＳＦＥＴＱ２の制御端子に入力する。そして、制御回路ＣＴＲは、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の目標電圧Ｖｃｒｅｆ１とダイオードＤの順方向電圧Ｖｆとの合計電圧（閾値電圧Ｖｒｅｆ１）以下の期間ではＭＯＳＦＥＴＱ２をオン状態に制御し、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の目標電圧Ｖｃｒｅｆ１とダイオードＤの順方向電圧Ｖｆとの合計電圧（閾値電圧Ｖｒｅｆ１）より大きい期間ではＭＯＳＦＥＴＱ２をオフ状態に制御することで、コンデンサＣ１へ流れる充電電流Ｉｃを制御する。

【0038】

ここで、コンデンサＣ１の目標電圧Ｖｃｒｅｆ１は、駆動回路１がＭＯＳＦＥＴＱ１を駆動できるように、ＭＯＳＦＥＴＱ１のゲート閾値電圧Ｖｇｔｈ１より十分大きく設定されている。また、コンデンサＣ１の目標電圧Ｖｃｒｅｆ１は、コンパレータＣｏ１の最大定格電圧、ゲートドライバＧＤ１の最大定格電圧、ＭＯＳＦＥＴＱ１のゲート－ソース間電圧Ｖｇｓ１の最大定格電圧のうちの最小のもの以下となるように設定されている。これによって、駆動回路１やＭＯＳＦＥＴＱ１が破壊されるのを防止できる。

【0039】

なお、制御回路ＣＴＲは、ＭＯＳＦＥＴＱ２を制御するタイミングを決定するための微分回路を有する構成としてもよい。例えば、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１の傾きに基づいて充電タイミングを決定することができる。

【0040】

一例としては、図２において、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１の傾きが所定の範囲、例えば、時刻ｔ３における傾きよりも大きく、時刻ｔ２における傾きよりも小さい期間を検出することで、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が閾値電圧Ｖｒｅｆ１より大きい期間（時刻ｔ２から時刻ｔ３）であることを検出でき、これに基づいてＭＯＳＦＥＴＱ２を制御することができる。なお、これに限られず、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１の傾きが所定の範囲、例えば、時刻ｔ０から時刻ｔ２または時刻ｔ１から時刻ｔ２における傾きに相当する所定の範囲と、時刻ｔ３から時刻ｔ５または時刻ｔ３から時刻ｔ４における傾きに相当する所定の範囲との何れかに入っていることを検出することで、第１の充電期間または第２の充電期間であることを検出し、これに基づいてＭＯＳＦＥＴＱ２を制御してもよい。

【0041】

また、他の例としては、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１の大きさを検出するとともに、微分回路でその傾きも検出し、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が閾値電圧Ｖｒｅｆ１以下、かつ、その傾きが急峻すぎない所定の傾きの範囲である場合にコンデンサＣ１を充電するように制御してもよい。例えばＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１がきれいな正弦波ではなくノイズが混じっている場合には、一瞬だけ閾値電圧Ｖｒｅｆ１を下回るが、すぐに元に戻ってしまう可能性がある。このような場合に、傾きを考慮しないと、ＭＯＳＦＥＴＱ２をオンしたあとすぐにオフすることとなり、損失が発生してしまう。この場合は、傾きが通常よりも急峻になっているので、微分回路でその傾きも検出して制御に用いることで、ノイズによる誤動作を防ぐことができる。

【0042】

次に、図２に基づいて実施例１の整流回路２の動作を説明する。

【0043】

時刻ｔ０では、整流期間が終わり、非整流期間が始まる。

【0044】

時刻ｔ０から時刻ｔ１までの期間は、非整流期間であり、ＭＯＳＦＥＴＱ１はオフしている。また、ブリッジ回路に入力される正弦波電圧の増加に伴って、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。また、本期間において、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１より小さいため、制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオンに制御する。このとき、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１はコンデンサＣ１の電圧Ｖｃ１より小さいが、ダイオードＤがコンデンサＣ１の正極端子からＭＯＳＦＥＴＱ１のドレイン端子への電流の逆流を防ぐ。

【0045】

時刻ｔ１から時刻ｔ２までの期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が閾値電圧Ｖｒｅｆ１より小さいため、引き続き制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオンに制御する。また、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より大きい。その結果、コンデンサＣ１への充電が開始され、コンデンサＣ１の電圧Ｖｃ１は増加する。コンデンサＣ１の充電電流Ｉｃは、ＭＯＳＦＥＴＱ１のドレイン端子、ＭＯＳＦＥＴＱ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴＱ１のソース端子の経路で流れる。

【0046】

時刻ｔ２では、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１に等しい。

【0047】

時刻ｔ２から時刻ｔ３までの期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１より大きいため、制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオフに制御し、充電停止期間とする。その結果、コンデンサＣ１の充電電流Ｉｃは遮断される。本期間において、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、コンデンサＣ１は充電されないため、コンデンサの電圧Ｖｃ１は減少する。また、本期間において、ブリッジ回路に入力される正弦波電圧は、前半は増加し、後半は減少する。これに伴い、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１も前半は増加し、後半は減少に転ずる。

【0048】

時刻ｔ３では、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１に等しい。

【0049】

時刻ｔ３から時刻ｔ４までの期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１より小さいため、制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオンに制御する。また、時刻ｔ２から時刻ｔ３までの期間において、コンデンサＣ１の電圧Ｖｃ１は減少しているため、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１はコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より大きい。その結果、コンデンサＣ１の充電電流Ｉｃは、ＭＯＳＦＥＴＱ１のドレイン端子、ＭＯＳＦＥＴＱ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴＱ１のソース端子の経路で流れ、コンデンサＣ１の電圧Ｖｃ１は増加する。この期間でもコンデンサＣ１の充電を行う点が従来の図９との相違点である。

【0050】

時刻ｔ４は、ＭＯＳＦＥＴＱ１の電圧が、コンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計に等しくなった時である。

【0051】

時刻ｔ４から時刻ｔ５までの期間は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１より小さいため、引き続き制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオンに制御する。このとき、ダイオードＤがコンデンサＣ１の正極端子からＭＯＳＦＥＴＱ１のドレイン端子へ電荷が流出することを防ぐ。

【0052】

最後に、時刻ｔ５から時刻ｔ０までの期間では、再び整流期間となり、駆動回路１がＭＯＳＦＥＴＱ１をオンして、アノードＡからカソードＫに整流電流が流れる。

【0053】

ここで、駆動回路１の動作とＭＯＳＦＥＴＱ１の制御方法について説明する。

【0054】

駆動回路１のコンパレータＣｏ１は、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１を、ＭＯＳＦＥＴＱ２のソース端子とＭＯＳＦＥＴＱ１のソース端子から検出する。検出した電圧に基づき、駆動回路１はＭＯＳＦＥＴＱ１をターンオン、ターンオフする。

【0055】

アノードＡからカソードＫに流れる整流電流は、まず、ＭＯＳＦＥＴＱ１のボディダイオードＤＱ１を流れる。ボディダイオードＤＱ１の電圧降下により、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は負の値となる。

【0056】

コンパレータＣｏ１が検出した電圧がコンパレータＣｏ１の持つ第１の閾値電圧より小さくなると、コンパレータＣｏ１はオン信号を出力し、ゲートドライバＧＤ１がＭＯＳＦＥＴＱ１のゲート－ソース間電圧Ｖｇｓ１をコンデンサＣ１の電圧Ｖｃ１までプルアップすることで、ＭＯＳＦＥＴＱ１はターンオンする。

【0057】

その後、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は、整流電流とＭＯＳＦＥＴＱ１のオン抵抗で決まる電圧となる。

【0058】

時間の経過とともに、整流電流が減少する。整流電流の減少に伴い、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。コンパレータＣｏ１の検出した電圧がコンパレータＣｏ１の持つ第２の閾値電圧より大きくなったとき、コンパレータＣｏ１はオフ信号を出力して、ゲートドライバＧＤ１はＭＯＳＦＥＴＱ１のゲート－ソース間電圧Ｖｇｓ１を０Ｖにプルダウンすることで、ＭＯＳＦＥＴＱ１はターンオフする。

【0059】

コンパレータＣｏ１の持つ第１の閾値電圧と第２の閾値電圧は同じ値でも良いし、第１の閾値電圧が第２の閾値電圧より小さくても良い。第１の閾値電圧が第２の閾値電圧より小さい場合、ＭＯＳＦＥＴが短周期でオンとオフを繰り返すチャタリングを抑制可能である。

【0060】

再び図２の説明に戻る。

【0061】

時刻ｔ５から時刻ｔ０までの期間では、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１は閾値電圧Ｖｒｅｆ１より小さいため、引き続き制御回路ＣＴＲはＭＯＳＦＥＴＱ２をオンに制御する。一方で、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１はコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より小さいため、コンデンサＣ１は充電されない。このとき、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の電圧Ｖｃ１より小さいが、ダイオードＤがコンデンサＣ１の正極端子からＭＯＳＦＥＴＱ１のドレイン端子への電流の逆流を防ぐ。

【0062】

その結果、本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の消費電力とＭＯＳＦＥＴＱ１のゲート－ソース間電圧Ｖｇｓ１の生成に使用されるため、コンデンサＣ１の電圧Ｖｃ１は減少する。

【0063】

上記の制御を繰り返すことで、実施例１の整流回路２は同期整流を実現する。

【0064】

上記の制御において、時刻ｔ２から時刻ｔ３までの期間と時刻ｔ４から次の時刻ｔ１までの期間は、コンデンサＣ１が充電されないため、コンデンサＣ１の電圧Ｖｃ１が減少する。いずれかの期間におけるコンデンサＣ１の電圧Ｖｃ１の最小値が、コンデンサＣ１の電圧下限値Ｖｃｒｅｆ２以上であるように、コンデンサＣ１の容量を選定する必要がある。コンデンサＣ１の電圧下限値Ｖｃｒｅｆ２は、例えば、駆動回路１の最低動作電圧より大きく、かつ、ＭＯＳＦＥＴＱ１のオン抵抗が十分小さくなるようなＭＯＳＦＥＴＱ１のゲート閾値電圧Ｖｇｔｈ１より大きい値である。

【0065】

以上説明したとおり、実施例１の整流回路２によれば、コンデンサＣ１の必要容量を削減でき、その結果、コンデンサＣ１の体積を削減して整流回路２および電源の小型化、低コスト化を実現できる。

【実施例0066】

図３は、実施例２の整流回路の回路図である。

【0067】

実施例２は、実施例１の変形例である。実施例２は、制御回路ＣＴＲの具体的な構成の一例を示している点で実施例１と相違し、その他の構成、効果は基本的に実施例１と同様である。したがって、実施例２では、実施例１との相違点を中心に説明し、実施例１と重複する説明は省略する。

【0068】

実施例２の整流回路２の制御回路ＣＴＲは、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１を分圧する抵抗Ｒ１および抵抗Ｒ２と、電力がコンデンサＣ１から供給され、抵抗Ｒ２の電圧を検出するコンパレータＣｏ２と、入力端子がコンパレータＣｏ２の出力端子に接続され、出力端子がＭＯＳＦＥＴＱ２のゲート端子に接続され、電力がコンデンサＣ１から供給され、コンパレータＣｏ２の出力信号に基づいてＭＯＳＦＥＴＱ２を制御するゲートドライバＧＤ２とを有する。

【0069】

ここで、抵抗Ｒ１および抵抗Ｒ２は、抵抗Ｒ２の電圧がコンパレータＣｏ２の定格電圧以下となるように設定されている。コンパレータＣｏ２は、検出した抵抗Ｒ２の電圧を閾値電圧Ｖｒｅｆ２と比較し、ゲートドライバＧＤ２に信号を出力する。このとき、ＭＯＳＦＥＴＱ１のドレイン－ソース間電圧Ｖｄｓ１が閾値電圧Ｖｒｅｆ１と等しくなったときに、抵抗Ｒ２の電圧が閾値電圧Ｖｒｅｆ２と等しくなるように、閾値電圧Ｖｒｅｆ２を選定しておく。

【0070】

実施例２の整流回路２によれば、実施例１の図２で説明した動作を実現することができる。