特開 2024-42450 行列演算プログラム、行列演算方法および情報処理装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024042450

(43)【公開日】2024-03-28

(54)【発明の名称】行列演算プログラム、行列演算方法および情報処理装置

(51)【国際特許分類】

   G06F 17/16 20060101AFI20240321BHJP

【ＦＩ】

G06F17/16 M

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022147180

(22)【出願日】2022-09-15

(71)【出願人】

【識別番号】000005223

【氏名又は名称】富士通株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】栗原 康志

(72)【発明者】

【氏名】川上 健太郎

【テーマコード（参考）】

5B056

【Ｆターム（参考）】

5B056BB42

5B056BB71

5B056FF01

5B056FF02

(57)【要約】

【課題】パターンマイニング処理を高速化する。
【解決手段】実施形態の行列演算プログラムは、分割する処理と、実行する処理とをコンピュータに実行させる。分割する処理は、行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が行列内の列の全組み合わせに対して実行する行列演算において、列のデータサイズと、演算部が行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が第２の記憶部内に収まるように行列を列群のブロックに分割する。実行する処理は、分割した列群のブロックごとに計算する処理を実行する。
【選択図】図１０

【特許請求の範囲】

【請求項1】

行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理をコンピュータに実行させることを特徴とする行列演算プログラム。

【請求項2】

前記分割する処理は、（１列のデータサイズ）／（分割するブロック数）＜（前記第２の記憶部の記憶容量）を満たす中の、最小値のブロック数で分割する、
ことを特徴とする請求項１に記載の行列演算プログラム。

【請求項3】

前記ブロック数が１である場合は分割せずに、前記行列内の列の全組み合わせに対して前記計算する処理を実行する、
ことを特徴とする請求項２に記載の行列演算プログラム。

【請求項4】

前記実行する処理は、複数のスレッドのそれぞれにおいて、前記行列内の特定の１列に対して前記列群に含まれる他の列を順次組み合わせて前記計算する処理を実行する、
ことを特徴とする請求項１に記載の行列演算プログラム。

【請求項5】

行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理をコンピュータが実行することを特徴とする行列演算方法。

【請求項6】

行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理を実行する制御部を含むことを特徴とする情報処理装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、行列演算プログラム、行列演算方法および情報処理装置に関する。

【背景技術】

【0002】

顧客の購買履歴などを用いたデータ解析では、要素の値が０か１の２値である行列に対し、任意の２つの列の各要素の積を求め、その総和を求めるパターンマイニング処理が行われる。例えば、顧客（ｉ）が商品（ｊ）を購入した／購入しなかったについて、（ｉ，ｊ）成分を１／０の２値とした行列で表現する。この行列に対して、パターンマイニング処理を行うことで、どの商品とどの商品が同時に購入され易いかを調べることが可能となる（総和が大きいほど同時に購入している顧客が多い）。

【0003】

図１５は、パターンマイニングの概要を説明する説明図である。図１５に示すように、行列Ｘは、顧客ＩＤで識別される各顧客を行、各商品を列とする各要素において商品購入の有無を１／０の２値で表現している。パターンマイニングを実行する情報処理装置は、この行列Ｘから任意の２つの列を選択する（Ｓ１０１）。図示例では、商品１の列と、商品２の列を選択している。

【0004】

ついで、情報処理装置は、選んだ２列の各行について論理積（ａｎｄ）を計算し（Ｓ１０２）、各行の論理積の結果の総和（Ｓｕｍ_{（１，２）}）を計算する（Ｓ１０３）。情報処理装置は、すべての列の組み合わせについてＳ１０１～Ｓ１０３の処理を行う。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１２－８８８８０号公報

【特許文献2】特開２０１８－１９７９０６号公報

【特許文献3】米国特許出願公開第２０１９／０１８８２３９号明細書

【特許文献4】米国特許出願公開第２０１３／０１３２７０７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、パターンマイニング処理では、組み合わせる商品の数の増加に伴って計算量が爆発的に増加する。例えば、商品数をＮとして任意の２個の商品に対してパターンマイニング処理を行う場合には、_ＮＣ_２＝Ｎ＊（Ｎ－１）／２！の組み合わせについて調べる必要がある。任意のｎ個の商品の組み合わせに対してパターンマイニング処理を行う場合には、_ＮＣ_ｎとなり、その計算量はＯ（Ｎ^ｎ）となる。このため、大規模なＮ，ｎに対してパターンマイニング処理を行う場合には処理の高速化が大きな問題となる。

【0007】

１つの側面では、パターンマイニング処理の高速化を支援できる行列演算プログラム、行列演算方法および情報処理装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

１つの案では、行列演算プログラムは、分割する処理と、実行する処理とをコンピュータに実行させる。分割する処理は、行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が行列内の列の全組み合わせに対して実行する行列演算において、列のデータサイズと、演算部が行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が第２の記憶部内に収まるように行列を列群のブロックに分割する。実行する処理は、分割した列群のブロックごとに計算する処理を実行する。

【発明の効果】

【0009】

パターンマイニング処理の高速化を支援できる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態にかかる情報処理装置の全体構成例を示す概略図である。

【図2】図２は、複数のＣＰＵコアによるマルチスレッドの概要を説明する説明図である。

【図3】図３は、行列演算の並列化の一例を説明する説明図である。

【図4】図４は、行列演算の並列化による処理分担を説明する説明図である。

【図5】図５は、行列演算の動作例を示すフローチャートである。

【図6】図６は、データ配置の概要を説明する説明図である。

【図7】図７は、データ配置の概要を説明する説明図である。

【図8】図８は、実施形態にかかる情報処理装置の行列演算の並列化を説明する説明図である。

【図9】図９は、実施形態にかかる情報処理装置のデータ配置の概要を説明する説明図である。

【図10】図１０は、実施形態にかかる情報処理装置のデータ配置の概要を説明する説明図である。

【図11】図１１は、実施形態にかかる情報処理装置の行列演算の動作例を示すフローチャートである。

【図12】図１２は、組み合わせ数が増えた場合の行列演算を説明する説明図である。

【図13】図１３は、組み合わせ数が増えた場合の行列演算の動作例を示すフローチャートである。

【図14】図１４は、組み合わせ数が増えた場合のデータ配置の概要を説明する説明図である。

【図15】図１５は、パターンマイニングの概要を説明する説明図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施形態にかかる行列演算プログラム、行列演算方法および情報処理装置を説明する。実施形態において同一の機能を有する構成には同一の符号を付し、重複する説明は省略する。なお、以下の実施形態で説明する行列演算プログラム、行列演算方法および情報処理装置は、一例を示すに過ぎず、実施形態を限定するものではない。また、以下の各実施形態は、矛盾しない範囲内で適宜組みあわせてもよい。

【0012】

図１は、実施形態にかかる情報処理装置の全体構成例を示す概略図である。図１に示すように、情報処理装置１は、ＣＰＵ１０（CPU：Central Processing Unit）、メインメモリ１５、補助記憶装置１６、表示装置１７および入力装置１８を有する。情報処理装置１は、例えばＰＣ（Personal Computer）などを適用できる。

【0013】

ＣＰＵ１０は、演算部１１、Ｌ１キャッシュ１２およびＬ２キャッシュ１３を有する。演算部１１は、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３、メインメモリ１５、補助記憶装置１６、表示装置１７および入力装置１８のそれぞれとバスで接続される。

【0014】

演算部１１は、例えば、ＣＰＵコアである。演算部１１は、補助記憶装置１６に格納されたプログラム１６ａなどを読み出してメインメモリ１５に展開し、Ｌ１キャッシュ１２、Ｌ２キャッシュ１３およびメインメモリ１５に格納されたデータを用いて演算を実行する。具体的には、演算部１１は、パターンマイニング処理に関する行列演算を実行する（詳細は後述する）。

【0015】

Ｌ１キャッシュ１２は、動作速度が速く且つＬ２キャッシュ１３と比べて容量の小さいキャッシュメモリであり、演算部１１によるデータアクセス時に最初に読み込まれるキャッシュメモリである。Ｌ１キャッシュ１２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。

【0016】

Ｌ２キャッシュ１３は、動作速度が速く且つ一般的にＬ１キャッシュ１２よりも容量の大きいキャッシュメモリであり、演算部１１によるデータアクセス時に、Ｌ１キャッシュ１２でキャッシュミスが発生した場合に次に読み込まれるキャッシュメモリである。すなわち、Ｌ２キャッシュ１３は、演算部１１によるデータアクセス時においてメインメモリ１５に先立ってアクセスされる記憶部の一例である。このＬ２キャッシュ１３も、例えば、ＳＲＡＭである。

【0017】

本実施形態では、情報処理装置１が、Ｌ１キャッシュ１２およびＬ２キャッシュ１３という２つのキャッシュメモリを有する場合で説明するが、キャッシュメモリの階層の数はこれに限らない、例えば、情報処理装置１は、Ｌ２キャッシュ１３を有さなくてもよいし、Ｌ３キャッシュ以上の３つ以上の階層を有してもよい。

【0018】

メインメモリ１５は、Ｌ１キャッシュ１２およびＬ２キャッシュ１３に比べて動作速度（読み出し速度）が遅く且つ大容量の主記憶装置である。メインメモリ１５は、演算部１１が演算に用いるデータ（例えば行列情報１６ｂ、処理結果１６ｃ等）が格納される。メインメモリ１５は、Ｌ１キャッシュ１２およびＬ２キャッシュ１３のいずれにもアクセス対象のデータが存在しない場合に演算部１１からのアクセスを受ける。メインメモリ１５は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。

【0019】

補助記憶装置１６は、例えば、ＨＤＤ（Hard Disk Drive）やＳＳＤ（Solid State Drive）などである。補助記憶装置１６には、ＯＳ（Operating System）、演算を行なうためのプログラム１６ａ、演算対象となる行列に関する行列情報１６ｂおよび行列演算などで得られた処理結果１６ｃが格納される。

【0020】

プログラム１６ａは、パターンマイニング処理に関連する行列演算を行うためのプログラムデータであり、行列演算プログラムの一例である。

【0021】

行列情報１６ｂは、パターンマイニング処理の対象となる行列Ｘに関する情報である。例えば、行列情報１６ｂは、顧客（ｉ）が商品（ｊ）を購入した／購入しなかったについて、（ｉ，ｊ）成分を１／０の２値とした行列Ｘの各要素を示す。

【0022】

処理結果１６ｃは、行列Ｘについて少なくとも２つの列（商品）を組み合わせたパターンマイニング処理の結果を示すデータである。例えば、行列Ｘに含まれる２つの商品（ｘ，ｙ）を組み合わせたパターンマイニング処理における処理結果１６ｃには、２つの商品の全組み合わせそれぞれについて、各行の論理積の結果の総和（Ｓｕｍ_{（ｘ，ｙ）}）が示されている。なお、（ｘ，ｙ）と（ｙ，ｘ）は同じ組み合わせになるので、一方については処理しなくてもよい（処理結果１６ｃには含まれなくてよい）。

【0023】

表示装置１７は、例えば、モニタやディスプレイなどである。表示装置１７は、演算部１１による処理結果１６ｃの利用者への提示などを行なう。入力装置１８は、例えば、キーボードやマウスなどである。利用者は、表示装置１７に表示された画面を参照しつつ、入力装置１８を用いて情報処理装置１へのデータや命令の入力を行なう。この表示装置１７および入力装置１８は、１つのハードウェアとして構成されてもよい。

【0024】

図２は、複数のＣＰＵコアによるマルチスレッドの概要を説明する説明図である。図２に示すように、ＣＰＵ１０は、演算部１１における複数のＣＰＵコア１１ａ、１１ｂのそれぞれが１スレッド分の処理を行うことで、マルチスレッドによる処理の並列化を実現している。具体的には、ＣＰＵ１０では、ＣＰＵコア１１ａがスレッド０の処理を、ＣＰＵコア１１ｂがスレッド１の処理を行うことで、２スレッドを並列に実行可能となっている。なお、演算部１１におけるコア数（スレッド数）については、２つに限定するものではなく、１つであってもよいし、３つ以上であってもよい。

【0025】

ＣＰＵコア１１ａ、１１ｂのそれぞれは、専用のＬ１キャッシュ１２ａ、１２ｂと接続されている。このため、各スレッドにおいて直近にアクセスされたデータは、スレッドごとにＬ１キャッシュ１２ａ、１２ｂに独立して格納される。また、Ｌ２キャッシュ１３は、ＣＰＵコア１１ａ、１１ｂの両方からアクセス可能に接続されており、スレッド間の処理で共有される。

【0026】

パターンマイニング処理に関する行列演算では、列の組み合わせ間で処理に依存関係が存在しないので、組み合わせごとに並列に（独立して）処理が可能である。このため、情報処理装置１では、複数のＣＰＵコア１１ａによるマルチスレッドで行列演算を並列化して実行する。

【0027】

図３は、行列演算の並列化の一例を説明する説明図である。具体的には、図３では、２つの商品（列）の組み合わせにおけるパターンマイニング処理の行列演算をスレッド０、１の２つのスレッドで並列に行う場合を例示している。

【0028】

図３に示すように、パターンマイニング処理の行列演算を２つのスレッドで行う場合、ＣＰＵ１０は、行列Ｘより、２つのスレッドのそれぞれが処理を担当する任意の２つの列を選択する（Ｓ１）。図示例では、商品１の列と、商品２の列（Ａ，Ｂ）をスレッド０が担当し、商品３の列と、商品４の列（Ｃ，Ｄ）をスレッド１が担当するものとして列を選択している。

【0029】

ついで、スレッド０、スレッド１のＣＰＵコア１１ａ、１１ｂのそれぞれは、２列の各行について論理積（ａｎｄ）を計算し（Ｓ２）、各行の論理積の結果の総和（Ｓｕｍ_{（Ａ，Ｂ）}、Ｓｕｍ_{（Ｃ，Ｄ）}）を計算する（Ｓ３）。このように、情報処理装置１では、マルチスレッドで行列演算を並列化して実行する。

【0030】

図４は、行列演算の並列化による処理分担を説明する説明図である。図４におけるプログラムコードＣ１００は、パターンマイニング処理を実現する一般的なプログラムコード（疑似的なコード）の一例である。プログラムコードＣ１００における冒頭行（＃以下の記述）は、マルチスレッドによる並列処理を宣言しており、以下のコードにおけるループ内の処理などが並列に行われることとなる。また、プログラムコードＣ１００において、Ｎは行列Ｘの列数（商品の数）に対応し、Ｍは行列Ｘの行数（顧客の数）に対応している。

【0031】

プログラムコードＣ１００における処理では、行列Ｘ内の特定の１列（ｘ）から順にインクリメントするとともに、ｘ以外の列（ｙ）を順にインクリメントして組み合わせた２つの列に対して前述の演算を行うことで、全組み合わせにおける処理結果１６ｃを格納していく。例えば、（ｘ，ｙ）が（１，２）の商品１の列と商品２の列の組み合わせについては、その２列の各行について計算した論理積の総和が処理結果１６ｃに格納される。

【0032】

２つのスレッドで上記の演算を分担して処理する場合は、例えば、図４の下段に示すようになる。具体的には、１列目と、１列目以外の列を組み合わせた２つの列の演算をスレッド０が、２列目と、２列目以外の列を組み合わせた２つの列の演算をスレッド１が行う。また、３列目と、３列目以外の列を組み合わせた２つの列の演算をスレッド０が、４列目と、４列目以外の列を組み合わせた２つの列の演算をスレッド１が行う。以下、同様に、Ｎ番目までの列と、その他の列を組み合わせた２つの列の演算をスレッド０、１で分担して処理する。

【0033】

図５は、行列演算の動作例を示すフローチャートであり、具体的には、図４に例示したプログラムコードＣ１００によるパターンマイニング処理の一例を示している。

【0034】

図５に示すように、処理が開始されると、ＣＰＵ１０は、行列Ｘ内の１列（ｘ）を順に１番目からＮ－１番目まで指定するループ処理（Ｓ１０～Ｓ１４）と、ｘの列に組み合わせる他の列（ｙ）を順にｘ＋１からＮまで指定するループ処理（Ｓ１１～Ｓ１３）を行う。このループ処理内において、ＣＰＵ１０内のＣＰＵコア１１ａ、１１ｂにおけるそれぞれのスレッドは、組み合わせた２つの列（ｘ、ｙ）について、各行の論理積を計算し、各行の論理積の結果の総和を計算する（Ｓ１２）。

【0035】

図６は、データ配置の概要を説明する説明図である。具体的には、図６は、ＣＰＵコア１１ａ、１１ｂのスレッド０、スレッド１がそれぞれ最初の組み合わせ群（スレッド０：（１，２～Ｎ）、スレッド１：（２，３～Ｎ））を処理した後のデータ配置を示している。なお、Ｌ２キャッシュ１３の記憶容量（キャッシュサイズ）は、Ｎ／２個の商品の列データと同等のサイズとする。

【0036】

図６に示すように、スレッド０、スレッド１がそれぞれ最初の組み合わせ群を処理した後において、Ｌ１キャッシュ１２ａには商品１の列データが、Ｌ１キャッシュ１２ｂには商品２の列データが格納されている。また、Ｌ２キャッシュ１３は、キャッシュサイズがＮ／２個の商品の列データと同等のサイズであり、全ての列データを格納できないことから、直近に処理した列データが格納されている。具体的には、Ｌ２キャッシュ１３には、商品（Ｎ／２＋１）～商品Ｎまでの列データが格納されている。

【0037】

図７は、データ配置の概要を説明する説明図である。具体的には、図７は、ＣＰＵコア１１ａ、１１ｂのスレッド０、スレッド１がそれぞれ２番目の組み合わせ群（スレッド０：（３，４～Ｎ）、スレッド１：（４，５～Ｎ））の処理開始時のデータ配置を示している。

【0038】

図７に示すように、スレッド０、スレッド１がそれぞれ２番目の組み合わせ群の処理を開始する際に、Ｌ２キャッシュ１３には、例えば、商品３、商品４に関する列データが残っていない。具体的には、商品１～商品（Ｎ／２）までの列データは、Ｌ２キャッシュ１３には残っていない。このため、商品１～商品（Ｎ／２）までの列データについては、メインメモリ１５に先立つＬ２キャッシュ１３へのアクセスでヒットせずにキャッシュミスとなり、各組み合わせの処理を行うたびにメインメモリ１５からの読み出しが生じることとなる。

【0039】

具体的には、ＣＰＵコア１１ａは、２番目の組み合わせ群の処理を開始する際に、商品３と商品４の列データをメインメモリ１５から読み出す（Ｒ１０１）。同様に、ＣＰＵコア１１ｂは、商品４と商品５の列データをメインメモリ１５から読み出す（Ｒ１０２）。

【0040】

このようなメインメモリ１５へのアクセスに要するクロックサイクル数は、Ｌ２キャッシュ１３へのアクセスに要するクロックサイクル数と比較すると、１００倍程度の大きくなる。したがって、Ｌ２キャッシュ１３のキャッシュミスは、処理速度の低下を招く大きな要因となる。特に、商品数が大規模化し、Ｌ２キャッシュ１３内に行列Ｘの全データが格納できない場合、上記の行列演算では、新たな組み合わせ群の処理を開始する度に、常にメインメモリ１５へのアクセスが行われる可能性がある。

【0041】

そこで、実施形態にかかる情報処理装置１では、上記の行列演算において、列のデータサイズと、Ｌ２キャッシュ１３の記憶容量（キャッシュサイズ）とに基づいて、組み合わせの対象とする列群がＬ２キャッシュ１３内に収まるように行列Ｘを列群のブロックに分割する。そして、情報処理装置１は、分割した列群のブロックごとに行列演算の処理を実行する。これにより、情報処理装置１では、行列演算時において、Ｌ２キャッシュ１３のキャッシュミスが生じるケースを減らすことができる。

【0042】

図８は、実施形態にかかる情報処理装置１の行列演算の並列化を説明する説明図である。図８では、２つの商品（列）の組み合わせにおけるパターンマイニング処理の行列演算をスレッド０、１の２つのスレッドで並列に行う場合を例示している。

【0043】

図８におけるプログラムコードＣ１は、分割した列群のブロックごとに行列演算の処理を実行するプログラムコード（疑似的なコード）の一例である。プログラムコードＣ１において、Ｎは行列Ｘの列数（商品の数）に対応し、Ｍは行列Ｘの行数（顧客の数）に対応している。ｓｔａｒｔ（ｔ，ｘ）は、分割した各処理（ｔ＝０、ｔ＝１）におけるｘ行目に組み合わせるｙの開始行を求める関数である。Ｂは、列のデータサイズと、Ｌ２キャッシュ１３の記憶容量（キャッシュサイズ）とに基づいて得られたれブロックの分割数である。この分割するブロック数（Ｂ）は、１列のデータサイズ／Ｂ＜（Ｌ２キャッシュ１３のキャッシュサイズ）を満たすＢの値の中で最小値とする。

【0044】

例えば、Ｌ２キャッシュ１３の記憶容量（キャッシュサイズ）は、Ｎ／２個の商品の列データと同等のサイズとする。このため、行列Ｘについては、商品１～商品Ｎ／２に関する列群と、商品Ｎ／２＋１～商品Ｎに関する列群の２つに分けているものとする。

【0045】

図９は、実施形態にかかる情報処理装置１のデータ配置の概要を説明する説明図である。具体的には、図９は、分割したｔ＝０の列群において、ＣＰＵコア１１ａ、１１ｂのスレッド０、スレッド１がそれぞれ最初の組み合わせ群（スレッド０：（１，２～Ｎ／２）、スレッド１：（２，３～Ｎ／２））を処理した後のデータ配置を示している。

【0046】

図９に示すように、分割したｔ＝０の列群について、スレッド０、スレッド１がそれぞれ最初の組み合わせ群を処理した後において、Ｌ１キャッシュ１２ａには商品１の列データが、Ｌ１キャッシュ１２ｂには商品２の列データが格納されている。また、Ｌ２キャッシュ１３には、分割したｔ＝０の列群（商品１～商品Ｎ／２）のデータがそのまま格納されている。

【0047】

図１０は、実施形態にかかる情報処理装置１のデータ配置の概要を説明する説明図である。具体的には、図１０は、分割したｔ＝０の列群について、ＣＰＵコア１１ａ、１１ｂのスレッド０、スレッド１がそれぞれ２番目の組み合わせ群（スレッド０：（３，４～Ｎ／２）、スレッド１：（４，５～Ｎ／２））の処理開始時のデータ配置を示している。

【0048】

図１０に示すように、分割したｔ＝０の列群について、スレッド０、スレッド１がそれぞれ２番目の組み合わせ群の処理を開始する際に、Ｌ２キャッシュ１３には、分割したｔ＝０の列群（商品１～商品Ｎ／２）のデータが残っている。このため、商品１～商品（Ｎ／２）までの列データについては、メインメモリ１５に先立つＬ２キャッシュ１３へのアクセスでヒットする。すなわち、ＣＰＵコア１１ａは、２番目の組み合わせ群の処理を開始する際に、商品３と商品４の列データをＬ２キャッシュ１３から読み出す（Ｒ１）。同様に、ＣＰＵコア１１ｂは、商品４と商品５の列データをＬ２キャッシュ１３から読み出す（Ｒ２）。

【0049】

このように、実施形態にかかる情報処理装置１では、分割したｔ＝０の列群に関する各組み合わせ処理に必要なデータを、キャッシュミスせずにＬ２キャッシュ１３から読み出すことができる。

【0050】

図１１は、実施形態にかかる情報処理装置１の行列演算の動作例を示すフローチャートである。図１１に示すように、処理が開始されると、ＣＰＵ１０は、列のデータサイズと、Ｌ２キャッシュ１３の記憶容量（キャッシュサイズ）とに基づいて、分割する処理ブロックの数（Ｂ）を上述したとおりに計算する（Ｓ２０）。

【0051】

ついで、ＣＰＵ１０は、計算したブロック数（Ｂ）が１であるか否かを判定する（Ｓ２１）。ブロック数（Ｂ）が１である場合（Ｓ２１：Ｙｅｓ）、行列Ｘを分割せずとも行列Ｘの全列がＬ２キャッシュ１３に収まることから、ＣＰＵ１０は、図５に例示した通常の行列計算（Ｓ２２）を実行し、処理を終了する。

【0052】

ブロック数（Ｂ）が１でない場合（Ｓ２１：Ｎｏ）、ＣＰＵ１０は、ブロック数をもとに行列Ｘの列を分割（例えばブロック数での等分割）し、ブロックごとのループ処理（ｔ＝０，１，…Ｂ）を開始する（Ｓ２３～Ｓ２９）。

【0053】

ブロックごとのループ処理において、ＣＰＵ１０は、行列Ｘ内の１列（ｘ）を順に１番目からＮ－１番目まで指定するループ処理（Ｓ２４～Ｓ２８）と、ｘの列に組み合わせる他の列（ｙ）を順にｓｔａｒｔ（ｘ，ｔ）から（Ｎ／Ｂ）＊（ｔ＋１）まで指定するループ処理（Ｓ２５～Ｓ２７）を行う。このループ処理内において、ＣＰＵ１０内のＣＰＵコア１１ａ、１１ｂにおけるそれぞれのスレッドは、組み合わせた２つの列（ｘ、ｙ）について、各行の論理積を計算し、各行の論理積の結果の総和を計算する（Ｓ２６）。

【0054】

上述したパターンマイニング処理では２つの商品（列）を組み合わせる場合を説明したが、パターンマイニング処理において組み合わせる商品（列）は２つ以上であってもよい。２つ以上の列を組み合わせる場合においても、２つの列を組み合わせた結果（列）に対し、新たな列を組み合わせて演算することで対応可能である。

【0055】

図１２は、組み合わせ数が増えた場合の行列演算を説明する説明図である。図１２に示すように、ケースＣ１１は、商品１の列と商品２の列の組み合わせに更に商品３の列を組み合わるケースである。このような３つの列を組み合わる場合、まず、情報処理装置１は、２つの列（商品１の列と商品２の列）を組み合わせて論理積を行う。ついで、情報処理装置１は、組み合わせた２列における各行の論理積の結果に対し、３つ目の列（商品３の列）を組み合わせて上述した行列演算を行う。これにより、情報処理装置１は、３つの列を組み合わせた演算結果を得ることができる。

【0056】

ケースＣ１２は、３つの列を組み合わせに更に商品４の列を組み合わせるケース（４つの列の組み合わせ）である。このような４つの列の組み合わせについて、情報処理装置１は、ケースＣ１１と同様、３つの列（商品１の列、商品２の列および商品３の列）を組み合わせた論理積の結果を得た上で４つ目の列（商品４の列）を組み合わせればよい。

【0057】

図１３は、組み合わせ数が増えた場合の行列演算の動作例を示すフローチャートである。なお、このフローチャートにおける組み合わせ数（商品数）はＮとする。図１３に示すように、情報処理装置１のＣＰＵ１０は、上述したように、Ｎ－１までの組み合わせの論理積（＝Ｘ）を計算する（Ｓ２０ａ）。ついで、ＣＰＵ１０は、得られた論理積（＝Ｘ）について、もう１つの列（Ｎ）を組み合わせる演算処理を上述したＳ２０～Ｓ２９のとおりに実行する。

【0058】

図１４は、組み合わせ数が増えた場合のデータ配置の概要を説明する説明図である。具体的には、図１４は、分割したｔ＝０の列群について、ＣＰＵコア１１ａ、１１ｂのスレッド０、スレッド１がそれぞれ２番目の組み合わせ群（スレッド０：（（１，４），４～Ｎ／２）、スレッド１：（（１，５），５～Ｎ／２））の処理開始時のデータ配置を示している。

【0059】

図１４に示すように、分割したｔ＝０の列群について、スレッド０、スレッド１がそれぞれ２番目の組み合わせ群の処理を開始する際に、Ｌ２キャッシュ１３には、分割したｔ＝０の列群（商品１～商品Ｎ／２）のデータが残っている。このため、商品１～商品（Ｎ／２）までの列データについては、メインメモリ１５に先立つＬ２キャッシュ１３へのアクセスでヒットする。すなわち、ＣＰＵコア１１ａは、２番目の組み合わせ群の処理を開始する際に、商品３と商品４の列データをＬ２キャッシュ１３から読み出す（Ｒ４）。同様に、ＣＰＵコア１１ｂは、商品４と商品５の列データをＬ２キャッシュ１３から読み出す（Ｓ５）。

【0060】

このように、実施形態にかかる情報処理装置１では、組み合わせ数が増える場合であっても、分割したｔ＝０の列群に関する各組み合わせ処理に必要なデータを、キャッシュミスせずにＬ２キャッシュ１３から読み出すことができる。

【0061】

以上のように、情報処理装置１では、行列Ｘに含まれる少なくとも２つの列を組み合わせ、組み合わせた列の各行の積を求めて当該各行の積の総和を計算する処理を演算部１１が行列Ｘ内の列の全組み合わせに対して実行する行列演算を行う。この行列演算において、情報処理装置１は、列のデータサイズと、演算部１１が行列Ｘに関する情報を格納する第１の記憶部（メインメモリ１５）に先立ってアクセスする第２の記憶部（Ｌ２キャッシュ１３）の記憶容量とに基づいて、組み合わせの対象とする列群が第２の記憶部内に収まるように行列Ｘを列群のブロックに分割する。情報処理装置１は、分割した列群のブロックごとに計算する処理を実行する。

【0062】

これにより、情報処理装置１では、分割した列群のブロックごとの計算時において、組み合わせの対象とする列群が、第２の記憶部（Ｌ２キャッシュ１３）に一旦格納されると上書きされることなく、そのまま格納され続けることとなる。このため、情報処理装置１では、パターンマイニング処理に関する行列演算において、第１の記憶部（メインメモリ１５）までアクセスするようなケース（キャッシュミス）を減らすことができる。すなわち、情報処理装置１では、キャッシュミスによるメモリアクセス時間の大幅な増加を抑止でき、パターンマイニング処理の高速化を支援できる。このような、パターンマイニング処理の高速化は、大規模なＮ，ｎのパターンマイニング処理を実用的な計算時間内に完了させることに有効である。

【0063】

また、情報処理装置１は、（１列のデータサイズ）／（分割するブロック数）＜（Ｌ２キャッシュ１３の記憶容量）を満たす中の、最小値のブロック数で分割する。このように分割することで、情報処理装置１は、Ｌ２キャッシュ１３の記憶領域を効率よく利用して行列演算を実行することができる。

【0064】

また、情報処理装置１は、ブロック数が１である場合は分割せずに、行列Ｘ内の列の全組み合わせに対して計算する処理を実行する。これにより、情報処理装置１は、Ｌ２キャッシュ１３内に行列Ｘが収まる場合は、行列Ｘを分割せずに行列演算を行うことができる。

【0065】

また、情報処理装置１は、複数のスレッドのそれぞれにおいて、行列Ｘ内の特定の１列に対して列群に含まれる他の列を順次組み合わせて計算する処理を実行する。このように、情報処理装置１は、複数のスレッドによる並列化により、各ブロックにおける計算処理を高速に行うことができる。

【0066】

なお、図示した各装置の各構成要素は、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。

【0067】

また、行列演算に関するプログラム１６ａなどは、補助記憶装置１６に記憶されていなくてもよい。例えば、情報処理装置１が読み取り可能な記憶媒体に記憶されたプログラム１６ａを読み出して実行するようにしてもよい。情報処理装置１が読み取り可能な記憶媒体は、例えば、ＣＤ－ＲＯＭやＤＶＤディスク、ＵＳＢ（Universal Serial Bus）メモリ等の可搬型記録媒体、フラッシュメモリ等の半導体メモリ、ハードディスクドライブ等が対応する。また、公衆回線、インターネット、ＬＡＮ等に接続された装置にプログラム１６ａを記憶させておき、情報処理装置１が通信インターフェース（図示しない）を介して、これらからプログラム１６ａを読み出して実行するようにしてもよい。

【0068】

以上の実施形態に関し、さらに以下の付記を開示する。

【0069】

（付記１）行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理をコンピュータに実行させることを特徴とする行列演算プログラム。

【0070】

（付記２）前記分割する処理は、（１列のデータサイズ）／（分割するブロック数）＜（前記第２の記憶部の記憶容量）を満たす中の、最小値のブロック数で分割する、
ことを特徴とする付記１に記載の行列演算プログラム。

【0071】

（付記３）前記ブロック数が１である場合は分割せずに、前記行列内の列の全組み合わせに対して前記計算する処理を実行する、
ことを特徴とする付記２に記載の行列演算プログラム。

【0072】

（付記４）前記実行する処理は、複数のスレッドのそれぞれにおいて、前記行列内の特定の１列に対して前記列群に含まれる他の列を順次組み合わせて前記計算する処理を実行する、
ことを特徴とする付記１に記載の行列演算プログラム。

【0073】

（付記５）行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理をコンピュータが実行することを特徴とする行列演算方法。

【0074】

（付記６）前記分割する処理は、（１列のデータサイズ）／（分割するブロック数）＜（前記第２の記憶部の記憶容量）を満たす中の、最小値のブロック数で分割する、
ことを特徴とする付記５に記載の行列演算方法。

【0075】

（付記７）前記ブロック数が１である場合は分割せずに、前記行列内の列の全組み合わせに対して前記計算する処理を実行する、
ことを特徴とする付記６に記載の行列演算方法。

【0076】

（付記８）前記実行する処理は、複数のスレッドのそれぞれにおいて、前記行列内の特定の１列に対して前記列群に含まれる他の列を順次組み合わせて前記計算する処理を実行する、
ことを特徴とする付記５に記載の行列演算方法。

【0077】

（付記９）行列に含まれる少なくとも２つの列を組み合わせ、組み合わせた前記列の各行の積を求めて当該各行の積の総和を計算する処理を演算部が前記行列内の列の全組み合わせに対して実行する行列演算において、
前記列のデータサイズと、前記演算部が前記行列に関する情報を格納する第１の記憶部に先立ってアクセスする第２の記憶部の記憶容量とに基づいて、組み合わせの対象とする列群が前記第２の記憶部内に収まるように前記行列を前記列群のブロックに分割し、
分割した前記列群のブロックごとに前記計算する処理を実行する、
処理を実行する制御部を含むことを特徴とする情報処理装置。

【0078】

（付記１０）前記分割する処理は、（１列のデータサイズ）／（分割するブロック数）＜（前記第２の記憶部の記憶容量）を満たす中の、最小値のブロック数で分割する、
ことを特徴とする付記９に記載の情報処理装置。

【0079】

（付記１１）前記ブロック数が１である場合は分割せずに、前記行列内の列の全組み合わせに対して前記計算する処理を実行する、
ことを特徴とする付記１０に記載の情報処理装置。

【0080】

（付記１２）前記実行する処理は、複数のスレッドのそれぞれにおいて、前記行列内の特定の１列に対して前記列群に含まれる他の列を順次組み合わせて前記計算する処理を実行する、
ことを特徴とする付記９に記載の情報処理装置。

【符号の説明】

【0081】

１…情報処理装置
１０…ＣＰＵ
１１…演算部
１１ａ、１１ｂ…ＣＰＵコア
１２、１２ａ、１２ｂ…Ｌ１キャッシュ
１３…Ｌ２キャッシュ
１５…メインメモリ
１６…補助記憶装置
１６ａ…プログラム
１６ｂ…行列情報
１６ｃ…処理結果
１７…表示装置
１８…入力装置
Ｃ１、Ｃ１００…プログラムコード
Ｃ１１、Ｃ１２…ケース
Ｘ…行列

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】