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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024042459
(43)【公開日】2024-03-28
(54)【発明の名称】メモリシステムおよび電源制御回路
(51)【国際特許分類】
H02M 3/00 20060101AFI20240321BHJP
G11C 5/14 20060101ALI20240321BHJP
【ＦＩ】
H02M3/00 H
G11C5/14 550
H02M3/00 B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022147204
(22)【出願日】2022-09-15
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001737
【氏名又は名称】弁理士法人スズエ国際特許事務所
(72)【発明者】
【氏名】松本 肇
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS01
5H730BB81
5H730BB88
5H730FG05
5H730FG07
5H730FG22
5H730XC01
(57)【要約】
【課題】 供給電圧の変動による初期化の失敗を防止できるメモリシステムを実現する。
【解決手段】 実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリ、コントローラ、および電源制御回路を具備する。コントローラは、不揮発性メモリを制御する。電源制御回路は、コントローラと不揮発性メモリとに供給する電力を制御し、１つ以上のＤＣ／ＤＣコンバータを含む。不揮発性メモリおよびコントローラは、１つ以上の回路ブロックを含む。１つ以上のＤＣ／ＤＣコンバータのそれぞれは、１つ以上の回路ブロックの１つに、内部電源電圧をそれぞれ供給する。１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、メモリシステムが低消費電力モードから通常動作モードに遷移したことに応じて、強制パルス幅変調モードに遷移する。
【選択図】図８
【解決手段】 実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリ、コントローラ、および電源制御回路を具備する。コントローラは、不揮発性メモリを制御する。電源制御回路は、コントローラと不揮発性メモリとに供給する電力を制御し、１つ以上のＤＣ／ＤＣコンバータを含む。不揮発性メモリおよびコントローラは、１つ以上の回路ブロックを含む。１つ以上のＤＣ／ＤＣコンバータのそれぞれは、１つ以上の回路ブロックの１つに、内部電源電圧をそれぞれ供給する。１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、メモリシステムが低消費電力モードから通常動作モードに遷移したことに応じて、強制パルス幅変調モードに遷移する。
【選択図】図８
【特許請求の範囲】
【請求項1】
ホストに接続可能なメモリシステムであって、
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記コントローラと前記不揮発性メモリとに供給する電力を制御し、１つ以上のＤＣ／ＤＣコンバータを含む電源制御回路とを具備し、
前記不揮発性メモリおよび前記コントローラは、１つ以上の回路ブロックを含み、
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記１つ以上の回路ブロックの１つに、内部電源電圧を供給し、
前記１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、前記メモリシステムが低消費電力モードから通常動作モードに遷移したことに応じて、強制パルス幅変調モードに遷移する、
メモリシステム。
不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、
前記コントローラと前記不揮発性メモリとに供給する電力を制御し、１つ以上のＤＣ／ＤＣコンバータを含む電源制御回路とを具備し、
前記不揮発性メモリおよび前記コントローラは、１つ以上の回路ブロックを含み、
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記１つ以上の回路ブロックの１つに、内部電源電圧を供給し、
前記１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、前記メモリシステムが低消費電力モードから通常動作モードに遷移したことに応じて、強制パルス幅変調モードに遷移する、
メモリシステム。
【請求項2】
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記１つ以上の回路ブロックのいずれかの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記１つ以上の回路ブロックは、前記第１ＤＣ／ＤＣコンバータが前記内部電源電圧を供給する第１回路ブロックを含み、
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記第１回路ブロックの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１に記載のメモリシステム。
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記第１回路ブロックの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１に記載のメモリシステム。
【請求項4】
前記第１回路ブロックは、前記第１ＤＣ／ＤＣコンバータが前記強制パルス幅変調モードで動作している間に、初期化動作を行う、
請求項３に記載のメモリシステム。
請求項３に記載のメモリシステム。
【請求項5】
前記第１回路ブロックは、シリアルインタフェースを介して前記ホストと接続する回路を含む、
請求項４に記載のメモリシステム。
請求項４に記載のメモリシステム。
【請求項6】
前記シリアルインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠する、
請求項５に記載のメモリシステム。
請求項５に記載のメモリシステム。
【請求項7】
前記電源制御回路は、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移することを示す第１の値を記憶する第１レジスタを含み、
前記第１ＤＣ／ＤＣコンバータは、前記第１の値に基づいて、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１に記載のメモリシステム。
前記第１ＤＣ／ＤＣコンバータは、前記第１の値に基づいて、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１に記載のメモリシステム。
【請求項8】
前記電源制御回路は、前記１つ以上のＤＣ／ＤＣコンバータの内の少なくとも１つのＤＣ／ＤＣコンバータを指定する情報を記憶する第２レジスタを含み、
前記第１ＤＣ／ＤＣコンバータは、前記情報が前記第１ＤＣ／ＤＣコンバータを指定する情報を含む場合、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１に記載のメモリシステム。
前記第１ＤＣ／ＤＣコンバータは、前記情報が前記第１ＤＣ／ＤＣコンバータを指定する情報を含む場合、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１に記載のメモリシステム。
【請求項9】
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項10】
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記強制パルス幅変調モードで動作している間に、前記１つ以上の回路ブロックのいずれかの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項９に記載のメモリシステム。
請求項９に記載のメモリシステム。
【請求項11】
ホストに接続可能なメモリシステムに供給する電力を制御する電源制御回路であって、
前記メモリシステムに設けられるコントローラおよび不揮発性メモリに含まれる１つ以上の回路ブロックの１つに、内部電源電圧をそれぞれ供給する１つ以上のＤＣ／ＤＣコンバータを具備し、
前記１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、前記メモリシステムが低消費電力モードから通常動作モードに復帰したことに応じて、強制パルス幅変調モードに遷移する、
電源制御回路。
前記メモリシステムに設けられるコントローラおよび不揮発性メモリに含まれる１つ以上の回路ブロックの１つに、内部電源電圧をそれぞれ供給する１つ以上のＤＣ／ＤＣコンバータを具備し、
前記１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、前記メモリシステムが低消費電力モードから通常動作モードに復帰したことに応じて、強制パルス幅変調モードに遷移する、
電源制御回路。
【請求項12】
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記１つ以上の回路ブロックのいずれかの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１１に記載の電源制御回路。
請求項１１に記載の電源制御回路。
【請求項13】
前記１つ以上の回路ブロックは、前記第１ＤＣ／ＤＣコンバータが前記内部電源電圧を供給する第１回路ブロックを含み、
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記第１回路ブロックの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１１に記載の電源制御回路。
前記第１ＤＣ／ＤＣコンバータは、前記強制パルス幅変調モードで動作している間に、前記第１回路ブロックの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１１に記載の電源制御回路。
【請求項14】
前記第１回路ブロックは、前記第１ＤＣ／ＤＣコンバータが前記強制パルス幅変調モードで動作している間に、初期化動作を行う、
請求項１３に記載の電源制御回路。
請求項１３に記載の電源制御回路。
【請求項15】
前記第１回路ブロックは、シリアルインタフェースを介して前記ホストと接続する回路を含む、
請求項１４に記載の電源制御回路。
請求項１４に記載の電源制御回路。
【請求項16】
前記シリアルインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ規格に準拠する、
請求項１５に記載の電源制御回路。
請求項１５に記載の電源制御回路。
【請求項17】
前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移することを示す第１の値を記憶する第１レジスタをさらに具備し、
前記第１ＤＣ／ＤＣコンバータは、前記第１の値に基づいて、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１１に記載の電源制御回路。
前記第１ＤＣ／ＤＣコンバータは、前記第１の値に基づいて、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１１に記載の電源制御回路。
【請求項18】
前記１つ以上のＤＣ／ＤＣコンバータの内の少なくとも１つのＤＣ／ＤＣコンバータを指定する情報を記憶する第２レジスタをさらに具備し、
前記第１ＤＣ／ＤＣコンバータは、前記情報が前記第１ＤＣ／ＤＣコンバータを指定する情報を含む場合、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１１に記載の電源制御回路。
前記第１ＤＣ／ＤＣコンバータは、前記情報が前記第１ＤＣ／ＤＣコンバータを指定する情報を含む場合、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１１に記載の電源制御回路。
【請求項19】
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記メモリシステムが前記低消費電力モードから前記通常動作モードに遷移したことに応じて、前記強制パルス幅変調モードに遷移する、
請求項１１に記載の電源制御回路。
請求項１１に記載の電源制御回路。
【請求項20】
前記１つ以上のＤＣ／ＤＣコンバータのそれぞれは、前記強制パルス幅変調モードで動作している間に、前記１つ以上の回路ブロックのいずれかの負荷電流が境界値を超えた場合、前記強制パルス幅変調モードから、パルス幅変調モードとパルス周波数変調モードのいずれかに前記負荷電流に基づいて切り替えられるオートモードに遷移する、
請求項１９に記載の電源制御回路。
請求項１９に記載の電源制御回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、不揮発性メモリを備えるメモリシステム、および当該メモリシステムの電源制御回路に関する。
【背景技術】
【0002】
近年、不揮発性メモリを備えるメモリシステムが広く普及している。このようなメモリシステムの１つとして、ＮＡＮＤ型フラッシュメモリを備えるソリッドステートドライブ（ＳＳＤ）が知られている。ＳＳＤは、様々なコンピューティングデバイスのメインストレージとして使用されている。
【0003】
メモリシステムは、電源制御回路を備える。電源制御回路は、メモリシステム内の各部に供給される電力を制御する回路である。
【0004】
また、メモリシステムは、低消費電力モードに設定されることがある。低消費電力モードは、通常動作モードよりも消費電力が低いモードである。
【0005】
メモリシステムが低消費電力モードから通常動作モードに復帰したことに応じて、メモリシステムの少なくとも一部では、初期化が行われる。また、復帰した直後に電源制御回路からメモリシステム内の各部に供給される電力は、電圧の変動が大きい場合がある。このような供給電圧の変動によって、メモリシステムの初期化が失敗する可能性がある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第９０３０１８２号明細書
【特許文献2】米国特許第９７４８８３８号明細書
【特許文献3】米国特許第８９５３３４１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明の一実施形態では、供給電圧の変動による初期化の失敗を防止できるメモリシステムおよび電源制御回路を提供することを目的とする。
【課題を解決するための手段】
【0008】
実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリ、コントローラ、および電源制御回路を具備する。コントローラは、不揮発性メモリを制御する。電源制御回路は、コントローラと不揮発性メモリとに供給する電力を制御し、１つ以上のＤＣ／ＤＣコンバータを含む。不揮発性メモリおよびコントローラは、１つ以上の回路ブロックを含む。１つ以上のＤＣ／ＤＣコンバータのそれぞれは、１つ以上の回路ブロックの１つに、内部電源電圧を供給する。１つ以上のＤＣ／ＤＣコンバータの内の第１ＤＣ／ＤＣコンバータは、メモリシステムが低消費電力モードから通常動作モードに遷移したことに応じて、強制パルス幅変調モードに遷移する。
【図面の簡単な説明】
【0009】
【図1】実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。
【図2】実施形態に係るメモリシステム内の電源制御回路の構成例を示す回路図。
【図3】実施形態に係るメモリシステムにおいて用いられるＤＣ／ＤＣモード設定レジスタの構成例を示す図。
【図4】比較例に係るメモリシステムが低消費電力モードから通常動作モードに復帰する場合の動作および電圧の遷移を示すタイムチャート。
【図5】比較例に係るメモリシステムにおいて用いられるスリープモード制御レジスタの構成例を示す図。
【図6】実施形態に係るメモリシステムにおいて用いられるスリープモード制御レジスタの構成例を示す図。
【図7】実施形態に係るメモリシステムが低消費電力モードから通常動作モードに復帰する場合の動作例を示すシーケンス図。
【図8】実施形態に係るメモリシステムが低消費電力モードから通常動作モードに復帰する場合の動作、電圧、および電流の遷移の例を示すタイムチャート。
【発明を実施するための形態】
【0010】
以下、実施の形態について図面を参照して説明する。
【0011】
まず図１を参照して、実施形態に係るメモリシステムを含む情報処理システム１の構成例を説明する。情報処理システム１は、ホストデバイス２とメモリシステム３とを含む。
【0012】
ホストデバイス２は、メモリシステム３へのデータ保存やメモリシステム３からのデータ読み出しを行うことが可能であり、例えば、ストレージサーバやパーソナルコンピュータである。以下では、ホストデバイス２を、ホスト２とも称する。
【0013】
メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリ５のような不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成されたストレージデバイスである。尚、不揮発性メモリとしてはＮＡＮＤ型フラッシュメモリには限られない。メモリシステム３はストレージデバイスとも称される。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現される。
【0014】
メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、例えば、ケーブルを介してホスト２に接続される。
【0015】
ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。
【0016】
メモリシステム３は、例えば、通常動作モードと低消費電力モードのいずれかで動作する。低消費電力モードは、通常動作モードに比べて消費電力をより低くする動作モードである。低消費電力モードとしては、例えば、メモリシステム３内の構成の少なくとも一部に対して、電力供給を停止するオフモード（ｏｆｆ ｍｏｄｅ）や通常動作に対して、動作や性能を制限して通常動作よりも低い電力にする低電力モード（ｌｏｗ ｐｏｗｅｒ ｍｏｄｅ：ＬＰＭ）等が考えられる。低電力モードとしては、例えばスリープモードと呼ばれるようなモードも含まれる。これらオフモードやスリープモードのような複数の低消費電力モードを備えることによりメモリシステム３の消費電力削減をより効果的に制御することが可能である。尚、低消費電力モードは２つ以上のモードを備えたものであってもよい。このように本実施形態のメモリシステム３の低消費電力モードとしては、消費電力が異なる複数のパワーステートが設けられ得る。
【0017】
メモリシステム３は、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）４、ＮＡＮＤ型フラッシュメモリ５、電源制御回路６、およびコントローラ７を備える。
【0018】
ＤＲＡＭ４は、揮発性のＲＡＭであり、例えば、ファームウェア（ＦＷ）５１の格納領域が設けられる。
【0019】
ＦＷ５１は、コントローラ７の動作を制御するためのプログラムである。ＦＷ５１は、例えば、メモリシステム３の起動時に、ＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ４にロードされる。
【0020】
ＮＡＮＤ型フラッシュメモリ５は、複数のブロック（図示せず）を含む。複数のブロックそれぞれは、複数のページを含む。ブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のページそれぞれは、単一のワード線に接続された複数のメモリセルを含む。ページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。
【0021】
電源制御回路６は、メモリシステム３の各部（例えば、ＤＲＡＭ４、ＮＡＮＤ型フラッシュメモリ５、コントローラ７）に供給される電力を制御する回路である。電源制御回路６は、例えば、パワーマネジメントＩＣ（ＰＭＩＣ）として実現される。電源制御回路６は、メモリシステム３が通常動作モードから低消費電力モードに遷移したことに応じて、スリープモードに遷移する。電源制御回路６は、メモリシステム３が低消費電力モードから通常動作モードに遷移したことに応じて、スリープモードから復帰する。スリープモードは、電源制御回路６内の少なくとも一部の回路ブロックをオフにして、消費電力を削減するモードである。
【0022】
電源制御回路６は、コントローラ７と通信可能である。電源制御回路６とコントローラ７との通信は、例えば、Ｉｎｔｅｒ－Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ（Ｉ２Ｃ）（図示せず）のようなシリアル通信規格に準拠する。電源制御回路６は、通信により、例えば、コマンドをコントローラ７から受信する。このコマンドは、例えば、電源制御回路６の動作を制御するコマンドである。電源制御回路６の具体的な構成については、図２を参照して後述する。
【0023】
コントローラ７は、ＤＲＡＭ４、ＮＡＮＤ型フラッシュメモリ５、および電源制御回路６を制御するように構成されたコントローラである。コントローラ７は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現される。コントローラ７は、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはＤＲＡＭを内蔵していてもよい。この場合、コントローラ７の外部のＤＲＡＭ４が設けられていなくてもよい。
【0024】
コントローラ７は、例えば、ホストインタフェース（ホストＩ／Ｆ）１１、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１３、およびＣＰＵ１４を含む。ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびＣＰＵ１４は、例えば、バス１０を介して接続される。
【0025】
ホストＩ／Ｆ１１は、ホスト２から様々なコマンド、例えば、Ｉ／Ｏコマンド、各種制御コマンドやデータを受信する回路として機能する。また、ホストＩ／Ｆ１１は、コマンドに対する応答やデータをホスト２に送信する回路として機能する。ホストＩ／Ｆ１１は、ＰＣＩｅ ＰＨＹ１５を備える。
【0026】
ＰＣＩｅ ＰＨＹ１５は、シリアルインタフェースを介してホスト２と接続する回路である。このシリアルインタフェースは、ホスト２とメモリシステム３とを相互接続可能なリンクを含む。ＰＣＩｅ ＰＨＹ１５は、ＰＣＩｅ規格で規定された物理レイヤに相当する。ＰＣＩｅ ＰＨＹ１５は、例えば、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。ＰＣＩｅ ＰＨＹ１５は、リンクを介してデータを物理的に送受信するインタフェース動作を行う。
【0027】
ＮＡＮＤ Ｉ／Ｆ１２は、コントローラ７とＮＡＮＤ型フラッシュメモリ５とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。
【0028】
ＮＡＮＤ Ｉ／Ｆ１２は、ＮＡＮＤ型フラッシュメモリ５へのアクセスを制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１２は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ５内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ５全体に対するアクセスを広帯域化することができる。
【0029】
ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ４へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。
【0030】
ＣＰＵ１４は、ホストＩ／Ｆ１１、ＮＡＮＤ Ｉ／Ｆ１２、およびＤＲＡＭ Ｉ／Ｆ１３を制御するように構成されたプロセッサである。ＣＰＵ１４はＮＡＮＤ型フラッシュメモリ５からＤＲＡＭ４にロードされたＦＷ５１を実行することによって、様々な処理を行う。ＦＷ５１は、ＣＰＵ１４に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１４は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１４の動作は、ＣＰＵ１４によって実行されるＦＷ５１によって制御される。
【0031】
コントローラ７内の各部の機能は、コントローラ７内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１４がＦＷ５１を実行することによって実現されてもよい。
【0032】
次いで、電源制御回路６の構成について説明する。図２は、電源制御回路６の構成の一例を示す回路図である。
【0033】
電源制御回路６は、例えば、コントロールロジック６１、ロードスイッチ６２、Ｌｏｗ Ｄｒｏｐｏｕｔ（ＬＤＯ）レギュレータ６３、および１つ以上のＤＣ／ＤＣコンバータ６４（６４－１、６４－２、６４－３、６４－４、・・・）を備える。
【0034】
コントロールロジック６１は、電源制御回路６内の各部を制御する回路である。コントロールロジック６１は、例えば、制御信号を送出して、電源制御回路６内の各部の動作を制御する。また、コントロールロジック６１は、電源制御回路６から電力が供給される回路ブロックに流れる電流に関する値を監視し得る。監視する電流に関する値は、電流の値そのものであってもよいし、電流の値を表す指標や信号であってもよい。回路ブロックは、例えば、コントローラ７とＮＡＮＤ型フラッシュメモリ５のいずれかに含まれる。より具体的には、回路ブロックは、例えば、コントローラ７であるＳｏＣのコア部分、ＮＡＮＤ型フラッシュメモリ５のコア部分および入出力（Ｉ／Ｏ）部分、ならびにＰＣＩｅ ＰＨＹ１５である。電源制御回路６からみた場合、電力が供給される側の回路ブロックを、負荷とも称する。負荷に流れる電流を、負荷電流とも称する。
【0035】
ロードスイッチ６２は、電源制御回路６内の各部への電力の供給（オン）と停止（オフ）を切り替えるスイッチ回路である。ロードスイッチ６２には、外部電源から電源電圧ＶＩＮが供給される。ロードスイッチ６２は、コントロールロジック６１からの制御信号に応じて、電力供給のオンとオフを切り替える。ロードスイッチ６２は、オンに設定されている間、電源電圧ＶＯＵＴを出力する。
【0036】
電源電圧ＶＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。電源電圧ＶＯＵＴは、電源制御回路６の他のピンを介して電源制御回路６内に取り込まれる。より具体的には、電源電圧ＶＯＵＴは、ＬＤＯレギュレータ６３の入力電源電圧ＬＤＯ＿ＩＮとして入力される。また、電源電圧ＶＯＵＴは、１つ以上のＤＣ／ＤＣコンバータ６４それぞれの入力電源電圧ＰＶＩＮとして入力される。
【0037】
ＬＤＯレギュレータ６３は、低い入出力電位差で動作可能なリニアレギュレータである。ＬＤＯレギュレータ６３は、電圧制御により入力電源電圧ＬＤＯ＿ＩＮを調整して、内部電源電圧ＬＤＯ＿ＯＵＴを出力する。入力電源電圧ＬＤＯ＿ＩＮには、ロードスイッチ６２の出力電圧ＶＯＵＴではなく、他の電圧が用いられてもよい。ＬＤＯレギュレータ６３の動作は、コントロールロジック６１からの制御信号に応じて稼働（オン）または停止（オフ）に設定される。ＬＤＯレギュレータ６３は、オンに設定されている間、内部電源電圧ＬＤＯ＿ＯＵＴを出力する。
【0038】
内部電源電圧ＬＤＯ＿ＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。内部電源電圧ＬＤＯ＿ＯＵＴは、例えば、１．８ボルト（Ｖ）である。内部電源電圧ＬＤＯ＿ＯＵＴは、例えば、コントローラ７であるＳｏＣへのアナログ電源に用いられる。
【0039】
１つ以上のＤＣ／ＤＣコンバータ６４のそれぞれは、直流で電圧を変換するコンバータである。１つ以上のＤＣ／ＤＣコンバータ６４のそれぞれは、コントローラ７およびＮＡＮＤ型フラッシュメモリ５のいずれかに含まれる回路ブロックに供給する内部電源電圧を生成する。電源制御回路６に設けられるＤＣ／ＤＣコンバータ６４の数は、電源制御回路６から電力が供給されるメモリシステム３内のコンポーネント（例えば、回路ブロック）の数に基づく。なお、以降の説明では、１つ以上のＤＣ／ＤＣコンバータ６４の特定されない任意の１つを指して、単にＤＣ／ＤＣコンバータ６４と称することがある。ここでは、図に示されるように、１つ以上のＤＣ／ＤＣコンバータ６４が４つのＤＣ／ＤＣコンバータ６４－１、６４－２、６４－３、および６４－４を含む場合について説明する。
【0040】
第１ＤＣ／ＤＣコンバータ６４－１には、ロードスイッチ６２からの電源電圧ＶＯＵＴが入力電源電圧ＰＶＩＮ１として入力される。第１ＤＣ／ＤＣコンバータ６４－１は、電圧制御により入力電源電圧ＰＶＩＮ１を調整して、内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴを出力する。入力電源電圧ＰＶＩＮ１には、ロードスイッチ６２の出力電圧ＶＯＵＴではなく、他の電圧が用いられてもよい。第１ＤＣ／ＤＣコンバータ６４－１の動作は、コントロールロジック６１からの制御信号に応じて稼働（オン）または停止（オフ）に設定される。第１ＤＣ／ＤＣコンバータ６４－１は、オンに設定されている間、内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴを出力する。
【0041】
内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴは、例えば、２．５Ｖである。内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴは、例えば、ＮＡＮＤ型フラッシュメモリ５のコア部分用の電源に用いられる。つまり、内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴは、ＮＡＮＤ型フラッシュメモリ５のコア部分の回路ブロックに供給される。第１ＤＣ／ＤＣコンバータ６４－１からＮＡＮＤ型フラッシュメモリ５のコア部分への内部電源電圧ＤＣ／ＤＣ１＿ＯＵＴによる電力供給路を、ＤＣ／ＤＣチャネルＣＨ１と称する。電力供給路であるＤＣ／ＤＣチャネルには、対応するＤＣ／ＤＣコンバータ６４を一意に特定可能な情報（例えば、番号）が付与される。
【0042】
第２ＤＣ／ＤＣコンバータ６４－２には、ロードスイッチ６２からの電源電圧ＶＯＵＴが入力電源電圧ＰＶＩＮ２として入力される。第２ＤＣ／ＤＣコンバータ６４－２は、電圧制御により入力電源電圧ＰＶＩＮ２を調整して、内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴを出力する。入力電源電圧ＰＶＩＮ２には、ロードスイッチ６２の出力電圧ＶＯＵＴではなく、他の電圧が用いられてもよい。第２ＤＣ／ＤＣコンバータ６４－２の動作は、コントロールロジック６１からの制御信号に応じて稼働（オン）または停止（オフ）に設定される。第２ＤＣ／ＤＣコンバータ６４－２は、オンに設定されている間、内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴを出力する。
【0043】
内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴは、例えば、１．２Ｖである。内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴは、例えば、ＮＡＮＤ型フラッシュメモリ５のＩ／Ｏ部分用の電源に用いられる。つまり、内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴは、ＮＡＮＤ型フラッシュメモリ５のＩ／Ｏ部分の回路ブロックに供給される。第２ＤＣ／ＤＣコンバータ６４－２からＮＡＮＤ型フラッシュメモリ５のＩ／Ｏ部分への内部電源電圧ＤＣ／ＤＣ２＿ＯＵＴによる電力供給路を、ＤＣ／ＤＣチャネルＣＨ２と称する。
【0044】
第３ＤＣ／ＤＣコンバータ６４－３には、ロードスイッチ６２からの電源電圧ＶＯＵＴが入力電源電圧ＰＶＩＮ３として入力される。第３ＤＣ／ＤＣコンバータ６４－３は、電圧制御により入力電源電圧ＰＶＩＮ３を調整して、内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴを出力する。入力電源電圧ＰＶＩＮ３には、ロードスイッチ６２の出力電圧ＶＯＵＴではなく、他の電圧が用いられてもよい。第３ＤＣ／ＤＣコンバータ６４－３の動作は、コントロールロジック６１からの制御信号に応じて稼働（オン）または停止（オフ）に設定される。第３ＤＣ／ＤＣコンバータ６４－３は、オンに設定されている間、内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴを出力する。
【0045】
内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴは、例えば、１．２Ｖである。内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴは、例えば、コントローラ７であるＳｏＣに含まれるＰＣＩｅ ＰＨＹ１５の電源に用いられる。つまり、内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴは、ＰＣＩｅ ＰＨＹ１５の回路ブロックに供給される。第３ＤＣ／ＤＣコンバータ６４－３からＰＣＩｅ ＰＨＹ１５への内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴによる電力供給路を、ＤＣ／ＤＣチャネルＣＨ３と称する。
【0046】
第４ＤＣ／ＤＣコンバータ６４－４には、ロードスイッチ６２からの電源電圧ＶＯＵＴが入力電源電圧ＰＶＩＮ４として入力される。第４ＤＣ／ＤＣコンバータ６４－４は、電圧制御により入力電源電圧ＰＶＩＮ４を調整して、内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴを出力する。入力電源電圧ＰＶＩＮ４には、ロードスイッチ６２の出力電圧ＶＯＵＴではなく、他の電圧が用いられてもよい。第４ＤＣ／ＤＣコンバータ６４－４の動作は、コントロールロジック６１からの制御信号に応じて稼働（オン）または停止（オフ）に設定される。第４ＤＣ／ＤＣコンバータ６４－４は、オンに設定されている間、内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴを出力する。
【0047】
内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴは、電源制御回路６のピンを介して電源制御回路６の外部へ出力される。内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴは、例えば、０．８Ｖである。内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴは、例えば、コントローラ７であるＳｏＣのコア部分用の電源に用いられる。つまり、内部電源電圧ＤＣ／ＤＣ４＿ＯＵＴは、ＳｏＣのコア部分の回路ブロックに供給される。
【0048】
なお、電源制御回路６のＤＣ／ＤＣコンバータ６４として、図１に示したＤＲＡＭ４に電源電圧を出力する他のＤＣ／ＤＣコンバータが設けられてもよい。
【0049】
また、コントロールロジック６１は、例えば、１つ以上のレジスタ６５を備える。
【0050】
レジスタ６５のそれぞれは、記憶素子である。記憶素子のそれぞれは、例えば、電源制御回路６の構成の少なくとも一部の動作を規定する値を記憶し得る。記憶素子に記憶される値は、例えば、コントローラ７による要求に応じて設定または更新される。コントローラ７による要求は、例えば、ＦＷ５１を実行するＣＰＵ１４によって発行されるコマンドとして実現される。レジスタ６５は、例えば、ＤＣ／ＤＣモード設定レジスタ６５－１と、スリープモード制御レジスタ６５－２とを含む。
【0051】
ＤＣ／ＤＣモード設定レジスタ６５－１は、１つ以上のＤＣ／ＤＣコンバータ６４（６４－１、６４－２、６４－３、６４－４、・・・）のそれぞれの動作モードに関する設定のためのレジスタである。ＤＣ／ＤＣモード設定レジスタ６５－１の具体的な構成例については、図３を参照して後述する。
【0052】
ＤＣ／ＤＣコンバータ６４のそれぞれは、例えば、メモリシステム３が通常動作モードに設定されている間、ＤＣ／ＤＣモード設定レジスタ６５－１に設定されている値に基づく動作モードで動作し得る。ＤＣ／ＤＣコンバータ６４のそれぞれは、例えば、ＤＣ／ＤＣモード設定レジスタ６５－１に設定されている値に基づいて動作するスイッチ等の回路を備えている。
【0053】
スリープモード制御レジスタ６５－２は、（１）電源制御回路６のスリープモードへの遷移とスリープモードからの復帰に関する設定と、（２）電源制御回路６がスリープモードである間の、ＬＤＯレギュレータ６３およびＤＣ／ＤＣコンバータ６４のそれぞれの動作モードに関する設定のためのレジスタである。スリープモード制御レジスタ６５－２の具体的な構成例については、図６を参照して後述する。
【0054】
電源制御回路６（より詳しくは、ＬＤＯレギュレータ６３およびＤＣ／ＤＣコンバータ６４）は、例えば、メモリシステム３が通常動作モードから低消費電力モードに遷移した場合と、メモリシステム３が低消費電力モードから通常動作モードに遷移した場合とに、スリープモード制御レジスタ６５－２に設定されている値に基づき動作し得る。ＬＤＯレギュレータ６３およびＤＣ／ＤＣコンバータ６４のそれぞれは、例えば、スリープモード制御レジスタ６５－２に設定されている値に基づいて動作するスイッチ等の回路を備えている。
【0055】
ここで、ＤＣ／ＤＣコンバータ６４の動作モードについて説明する。
【0056】
ＤＣ／ＤＣコンバータ６４の動作モードは、例えば、パルス周波数変調（ＰＦＭ：ＰｕｌｓｅＦｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）モード、パルス幅変調（ＰＷＭ：ＰｕｌｓｅＷｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）モード、オートモード、およびオフモードのいずれかである。ＰＦＭおよびＰＷＭのそれぞれは、ＤＣ／ＤＣコンバータ６４が出力電圧の生成に用いる電圧制御方式である。
【0057】
パルス周波数変調モード（以下、ＰＦＭモードと呼ぶ）は、周波数が可変であり、且つパルス幅が一定である電圧制御方式が用いられるモードである。ＰＦＭモードでは、消費電力が小さいが、出力電圧の変動が大きい。
【0058】
パルス幅変調モード（以下、ＰＷＭモードと呼ぶ）は、周波数が一定であり、パルス幅が可変である電圧制御方式が用いられるモードである。ＰＷＭモードでは、消費電力が大きいが、出力電圧の変動は小さい。
【0059】
オートモードは、負荷電流に応じて、ＰＦＭモードとＰＷＭモードのいずれかに自動的に切り替えられるモードである。オートモードでは、ＰＦＭモードで動作している間に負荷電流が境界値（ｂｏｕｎｄａｒｙ）を超えた場合、ＰＷＭモードに切り替えられる。また、ＰＷＭモードで動作している間に負荷電流が境界値以下になった場合、ＰＦＭモードに切り替えられる。なお、境界値は、境界値の付近でＰＦＭモードとＰＷＭモードの切り替えが頻繁に起こらないように、ヒステリシスを有する。ヒステリシスにより、例えば、ＰＷＭモードからＰＦＭモードへ切り替えられる場合よりも、ＰＦＭモードからＰＷＭモードへ切り替えられる場合の方が、境界値が大きく設定され得る。
【0060】
図３は、メモリシステム３において用いられるＤＣ／ＤＣモード設定レジスタ６５－１の構成例を示す図である。ＤＣ／ＤＣモード設定レジスタ６５－１は、例えば、８ビットの記憶領域を含む。以下では、レジスタの８ビットの記憶領域を、最下位のビットから順に、第０ビットの記憶領域、第１ビットの記憶領域、……、および第７ビットの記憶領域と称する。
【0061】
第７ビットの記憶領域は、メモリシステム３が通常動作モードである間の、第１ＤＣ／ＤＣコンバータ６４－１（すなわち、ＤＣ／ＤＣチャネルＣＨ１）の動作モードを示す値を記憶する。記憶されている値が０である場合、第１ＤＣ／ＤＣコンバータ６４－１はオートモードで動作する。記憶されている値が１である場合、第１ＤＣ／ＤＣコンバータ６４－１は強制ＰＷＭ（Ｆｏｒｃｅｄ ＰＷＭ）モードで動作する。強制ＰＷＭモードは、オートモードのような自動切替えが発生しないＰＷＭモードである。強制ＰＷＭモードに設定された場合、ＤＣ／ＤＣコンバータ６４の動作モードは、ＰＷＭモードに固定される。
【0062】
第６ビットの記憶領域は、メモリシステム３が通常動作モードである間の、第２ＤＣ／ＤＣコンバータ６４－２（すなわち、ＤＣ／ＤＣチャネルＣＨ２）の動作モードを示す値を記憶する。記憶されている値が０である場合、第２ＤＣ／ＤＣコンバータ６４－２はオートモードで動作する。記憶されている値が１である場合、第２ＤＣ／ＤＣコンバータ６４－２は強制ＰＷＭモードで動作する。
【0063】
第５ビットの記憶領域は、メモリシステム３が通常動作モードである間の、第３ＤＣ／ＤＣコンバータ６４－３（すなわち、ＤＣ／ＤＣチャネルＣＨ３）の動作モードを示す値を記憶する。記憶されている値が０である場合、第３ＤＣ／ＤＣコンバータ６４－３はオートモードで動作する。記憶されている値が１である場合、第３ＤＣ／ＤＣコンバータ６４－３は強制ＰＷＭモードで動作する。
【0064】
第４ビット～第０ビットの記憶領域は、未使用（Ｒｅｓｅｒｖｅｄ）の領域である。
【0065】
なお、ＤＣ／ＤＣモード設定レジスタ６５－１は、他のＤＣ／ＤＣコンバータ６４の動作モードを示す値をさらに記憶してもよい。
【0066】
ＤＣ／ＤＣコンバータ６４のそれぞれは、例えば、メモリシステム３が通常動作モードである間、ＤＣ／ＤＣモード設定レジスタ６５－１に設定されている値に基づいて動作し得る。したがって、ＤＣ／ＤＣモード設定レジスタ６５－１への値の設定により、メモリシステム３が通常動作モードである間のＤＣ／ＤＣコンバータ６４のそれぞれの動作モードを、オートモードと強制ＰＷＭモードのいずれかに設定できる。なお、ＤＣ／ＤＣモード設定レジスタ６５－１への値の設定は、例えば、ＦＷ５１を実行するＣＰＵ１４から電源制御回路６へ発行されるコマンドに基づいて行われる。
【0067】
ここで、比較例に係るメモリシステムが低消費電力モードから通常動作モードに復帰する際の動作について説明する。比較例に係るメモリシステムは、ＤＣ／ＤＣコンバータの動作モードの制御に関する構成を除いて、本実施形態に係るメモリシステム３と同様の構成を有するものとする。
【0068】
図４は、比較例に係るメモリシステムが低消費電力モードから通常動作モードに復帰する場合の動作および電圧の遷移を示すタイムチャート８である。すなわち、タイムチャート８は、ＮＡＮＤ型フラッシュメモリに供給される内部電源電圧８１、ＤＣ／ＤＣコンバータの動作モード８２、ＰＣＩｅ ＰＨＹに供給される内部電源電圧８３、およびＰＣＩｅ ＰＨＹの動作８４について、時間の経過に応じた遷移を示す。タイムチャート８の横軸は、時間を示す。
【0069】
時刻ｔ１１は、メモリシステムに対して低消費電力モードから通常動作モードへの復帰が要求された時刻である。時刻ｔ１１において、メモリシステムは低消費電力モードであり、電源制御回路はスリープモードである。そのため、電源制御回路内のＤＣ／ＤＣコンバータの動作モード８２は、ＤＣ／ＤＣコンバータごとにオフまたは消費電力が小さいＰＦＭモードである。ＮＡＮＤ型フラッシュメモリに供給される内部電源電圧８１はオフで電圧が低く、オンしているＤＣ／ＤＣコンバータはＰＦＭモードである。また、ＰＣＩｅ ＰＨＹの動作８４は、ディセーブルである。
【0070】
時刻ｔ１１から時刻ｔ１２までの期間は、メモリシステムが低消費電力モードから通常動作モードに遷移する期間である。この期間内に、ＮＡＮＤ型フラッシュメモリに供給される内部電源電圧８１は徐々に上昇し、高くなる。
【0071】
時刻ｔ１２は、メモリシステムが低消費電力モードから通常動作モードに復帰した時刻である。時刻ｔ１２において、ＤＣ／ＤＣコンバータの動作モード８２はオートモードに遷移する。このとき、負荷電流は小さいので、オートモードにおける自動切替えに基づきＰＦＭモードに設定される。
【0072】
次いで、時刻ｔ１２から時刻ｔ１４までの期間に、ＰＣＩｅ ＰＨＹの動作８４は、ディセーブルから起動に移行し、さらに初期化に移行する。初期化は、例えば、キャリブレーションを含む。キャリブレーションは、例えば、ＰＣＩｅ ＰＨＹに設けられている抵抗に電流を流して、チップ（ＩＣ）間のばらつきを調整する動作である。起動および初期化が行われる間のＰＣＩｅ ＰＨＹの負荷電流は小さい。そのため、ＤＣ／ＤＣコンバータの動作モード８２は、ＰＦＭモードに維持される。ＤＣ／ＤＣコンバータの動作モード８２がＰＦＭモードである間は、ＰＣＩｅ ＰＨＹに供給される内部電源電圧８３の変動は大きくなる。
【0073】
時刻ｔ１２から時刻ｔ１４までの期間の内、時刻ｔ１３から時刻ｔ１４までの期間は、ＰＣＩｅ ＰＨＹに供給される内部電源電圧８３の変動が大きい期間である。この期間内に、ＰＣＩｅ ＰＨＹは初期化が開始される。例えば、キャリブレーションでは、ＰＣＩｅ ＰＨＹに設けられている抵抗に電流を流して、チップ間のばらつきを調整するので、電圧の変動を小さい状態にする必要がある。つまり、キャリブレーションは、電圧の変動に対してセンシティブな動作である。しかしながら、内部電源電圧８３の変動が大きいので、ＰＣＩｅ ＰＨＹでは、適切なキャリブレーションが行われない可能性がある。したがって、このような内部電源電圧８３の電圧変動下においては、ＰＣＩｅ ＰＨＹにおける初期化は失敗する可能性がある。
【0074】
時刻ｔ１４は、ＰＣＩｅ ＰＨＹの動作８４が、初期化が終了し通常動作に移行した時刻である。このタイミングではＤＣ／ＤＣコンバータの動作モード８２は、ＰＦＭモードに維持されている。
【0075】
その後、時刻ｔ１５において、ＤＣ／ＤＣコンバータの動作モード８２は、オートモードにおける自動切替えに基づき、ＰＷＭモードに遷移する。自動切替えが発動するタイミングは、例えば、いずれかのＤＣ／ＤＣコンバータに対応する負荷電流が予め設定された境界値を超えるタイミングで設定される。
【0076】
以上比較例のように、メモリシステムが低消費電力モードから復帰した際の動作によるとＰＣＩｅ ＰＨＹの初期化が失敗する可能性がある。
【0077】
なお、例えば、時刻ｔ１２において、ＤＣ／ＤＣモード設定レジスタの設定により、メモリシステムが低消費電力モードから通常動作モードに復帰した後、ＤＣ／ＤＣコンバータの動作モードを強制ＰＷＭモードに遷移させることもできる。このような方法によりＤＣ／ＤＣコンバータを電圧の変動が小さい強制ＰＷＭモードで動作させる間に、ＰＣＩｅ ＰＨＹの初期化を行うことも可能である。但し、この場合、ＤＣ／ＤＣコンバータの強制ＰＷＭモードへの遷移は、メモリシステムが低消費電力モードから通常動作モードに復帰した直後に行うことが望ましい。低消費電力モードから強制ＰＷＭモードへの遷移期間の消費電力が増加してしまうためである。その一方で、低消費電力モードから通常動作モードに復帰した直後に強制ＰＷＭモードへ遷移させる方法は、通常動作モード復帰後に強制ＰＷＭモードに設定するためのコマンドを発行してＰＷＭに遷移させる必要があり、その操作を行う時間分ＮＡＮＤ型フラッシュメモリへアクセスを開始するタイミングが遅延する。さらに、ＤＣ／ＤＣコンバータが以降、強制ＰＷＭモードに維持され続けると、ＤＣ／ＤＣコンバータがオートモードに設定された場合と比較して、消費電力が増加する可能性がある。
【0078】
図５は、比較例に係るメモリシステムにおいて用いられるスリープモード制御レジスタの構成例を示す図である。比較例のスリープモード制御レジスタは、例えば、８ビットの記憶領域を含む。
【0079】
第７ビットの記憶領域は、電源制御回路がスリープモードである間の、ＤＣ／ＤＣチャネルＣＨ１の動作を示す値を記憶する。
【0080】
記憶されている値が０である場合、ＤＣ／ＤＣチャネルＣＨ１はオフになる。つまり、第１ＤＣ／ＤＣコンバータはオフモードである。
【0081】
記憶されている値が１である場合、ＤＣ／ＤＣチャネルＣＨ１は通じていて、低電力モード（ＬＰＭ）に遷移する。ＤＣ／ＤＣチャネルＣＨ１がＬＰＭである間、第１ＤＣ／ＤＣコンバータは、ＰＦＭモードに固定される。ＰＦＭモードに固定された第１ＤＣ／ＤＣコンバータでは、ＰＷＭモードである場合にのみ使用される回路ブロックがオフになる。つまり、ＰＷＭモードである場合にのみ使用される回路ブロックには、電力が供給されない。これにより、ＬＰＭに設定されたＤＣ／ＤＣチャネルでは、消費電力を削減できる。
【0082】
第６ビットの記憶領域は、電源制御回路がスリープモードである間の、ＤＣ／ＤＣチャネルＣＨ２の動作を示す値を記憶する。
【0083】
記憶されている値が０である場合、ＤＣ／ＤＣチャネルＣＨ２はオフになる。つまり、第２ＤＣ／ＤＣコンバータはオフモードである。
【0084】
記憶されている値が１である場合、ＤＣ／ＤＣチャネルＣＨ２は通じていて、ＬＰＭに遷移する。この場合、第２ＤＣ／ＤＣコンバータは、ＰＦＭモードに固定される。
【0085】
第５ビットの記憶領域は、電源制御回路がスリープモードである間の、ＤＣ／ＤＣチャネルＣＨ３の動作を示す値を記憶する。
【0086】
記憶されている値が０である場合、ＤＣ／ＤＣチャネルＣＨ３はオフになる。つまり、第３ＤＣ／ＤＣコンバータはオフモードである。
【0087】
記憶されている値が１である場合、ＤＣ／ＤＣチャネルＣＨ３は通じていて、ＬＰＭに遷移する。この場合、第３ＤＣ／ＤＣコンバータは、ＰＦＭモードに固定される。
【0088】
第４ビットの記憶領域は、電源制御回路６がスリープモードである間の、ＬＤＯレギュレータの動作を示す値を記憶する。
【0089】
記憶されている値が０である場合、ＬＤＯレギュレータによる電力供給路は、オフになる。つまり、ＬＤＯレギュレータはオフモードである。
【0090】
記憶されている値が１である場合、ＬＤＯレギュレータによる電力供給路は通じていて、ＬＰＭに遷移する。この場合、ＬＤＯレギュレータは、制御用の電流を絞る。
【0091】
第３ビット～第１ビットの記憶領域は、未使用の領域である。
【0092】
第０ビットの記憶領域は、電源制御回路のスリープモードの遷移および復帰に関する値を記憶する。記憶されている値が０である場合、電源制御回路はスリープモードから復帰する。記憶されている値が１である場合、電源制御回路はスリープモードへ遷移する。
【0093】
このように、比較例に係るメモリシステムでは、スリープモード制御レジスタを用いた設定により、電源制御回路がスリープモードである間、第１～第３ＤＣ／ＤＣコンバータおよびＬＤＯレギュレータのそれぞれが、オフモードまたはＬＰＭに設定される。これにより、電源制御回路における消費電力が削減される。なお、第１～第３ＤＣ／ＤＣコンバータおよびＬＤＯレギュレータのそれぞれをオフモードとＬＰＭのいずれに設定するかは、メモリシステムが設定される低消費電力モードのパワーステートに基づき決定される。
【0094】
また、比較例に係るメモリシステムのスリープモード制御レジスタでは、メモリシステムが低消費電力モードから通常動作モードに復帰した場合（すなわち、電源制御回路がスリープモードから復帰した場合）の、ＤＣ／ＤＣコンバータの動作モードは規定されていない。そのため、この場合、ＤＣ／ＤＣコンバータの動作モードは、典型的には例えば、オートモードに遷移するが、負荷電流は小さいため、オートモードにおける自動切替えに基づきＰＦＭモードに設定される。このＰＦＭモードでは、電圧の変動が大きいため、例えば、ＰＣＩｅ ＰＨＹでは初期化に失敗する可能性がある。
【0095】
これに対して、本実施形態のメモリシステム３では、メモリシステム３が低消費電力モードから通常動作モードに復帰した場合、ＤＣ／ＤＣコンバータ６４の動作モードを強制ＰＷＭ（Ｆｏｒｃｅｄ ＰＷＭ）モードに遷移させる。強制ＰＷＭモードは、オートモードのような自動切替えが発生することがないＰＷＭモードである。強制ＰＷＭモードでは、電圧の変動が小さい。したがって、メモリシステム３（例えば、ＰＣＩｅ ＰＨＹ１５）における初期化の失敗を防止できる。
【0096】
より具体的には、メモリシステム３では、スリープモード制御レジスタ６５－２を用いて、メモリシステム３が低消費電力モードから通常動作モードに復帰した場合に、ＤＣ／ＤＣコンバータ６４の動作モードを強制ＰＷＭモードに遷移させる。
【0097】
図６は、メモリシステム３において用いられるスリープモード制御レジスタ６５－２の構成例を示す図である。スリープモード制御レジスタ６５－２は、図５を参照して前述した比較例のスリープモード制御レジスタから、第０ビットの記憶領域に関する内容が異なっている。第７ビット～第１ビットの記憶領域に記憶される値については、比較例のスリープモード制御レジスタの第７ビット～第１ビットの記憶領域に記憶される値と同様であってよい。
【0098】
スリープモード制御レジスタ６５－２の第０ビットの記憶領域は、電源制御回路６のスリープモードの遷移および復帰に関する値を記憶する。記憶されている値が０である場合、電源制御回路６はスリープモードから復帰して、全てのＤＣ／ＤＣチャネルＣＨ１～ＣＨ４（すなわち、ＤＣ／ＤＣコンバータ６４－１～６４－４）を強制ＰＷＭモードに遷移させる。記憶されている値が１である場合、電源制御回路６はスリープモードに遷移する。
【0099】
このようなスリープモード制御レジスタ６５－２を用いることにより、メモリシステム３が低消費電力モードから通常動作モードに復帰したことに応じて、電源制御回路６がスリープモードから復帰する場合、ＤＣ／ＤＣコンバータ６４－１～６４－４は強制ＰＷＭモードに遷移する。これにより、例えば、ＰＣＩｅ ＰＨＹ１５は、第３ＤＣ／ＤＣコンバータ６４－３が強制ＰＷＭモードで動作している間に、初期化を行うことができる。つまり、ＰＣＩｅ ＰＨＹ１５は、電圧の変動が小さい間に、初期化を行うことができる。したがって、メモリシステム３では初期化の失敗を防止できる。なお、メモリシステム３において、初期化の失敗を防止する対象の回路ブロック（負荷）は、ＰＣＩｅ ＰＨＹ１５に限られず、電圧の変動に対してセンシティブな別の回路ブロックであってもよい。
【0100】
メモリシステム３が低消費電力モードから復帰した場合の動作例について具体的に説明する。
【0101】
図７は、メモリシステム３が低消費電力モードから通常動作モードに復帰した場合の動作例を示すシーケンス図である。ここでは、コントロールロジック６１、第３ＤＣ／ＤＣコンバータ６４－３、およびＰＣＩｅ ＰＨＹ１５の動作を例示する。なお、他のＤＣ／ＤＣコンバータ６４－１、６４－２、および６４－４も、第３ＤＣ／ＤＣコンバータ６４－３と同様に動作し得る。また、メモリシステム３が低消費電力モードに設定されている間、第３ＤＣ／ＤＣコンバータ６４－３がＰＦＭモードに設定されていることを想定する。
【0102】
まず、コントロールロジック６１は、メモリシステム３が低消費電力モードから通常動作モードに復帰したことに応じて、スリープモード制御レジスタ６５－２に記憶されている値を、第３ＤＣ／ＤＣコンバータ６４－３を含む全てのＤＣ／ＤＣコンバータ６４に送出する（Ａ１１）。スリープモード制御レジスタ６５－２の第０ビットには、スリープモードから復帰し、全てのＤＣ／ＤＣチャネルを強制ＰＷＭモードに設定することを示す値（すなわち、０）が設定されている。
【0103】
第３ＤＣ／ＤＣコンバータ６４－３は、スリープモード制御レジスタ６５－２に記憶されている値に基づいて、ＰＦＭモードから強制ＰＷＭモードに遷移する（Ａ１２）。なお、メモリシステム３が低消費電力モードに設定されている間、第３ＤＣ／ＤＣコンバータ６４－３はオフモードに設定されていてもよい。その場合、第３ＤＣ／ＤＣコンバータ６４－３は、スリープモード制御レジスタ６５－２に記憶されている値に基づいて、オフモードから強制ＰＷＭモードに遷移する。これにより、第３ＤＣ／ＤＣコンバータ６４－３は、強制ＰＷＭモードで内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴをＰＣＩｅ ＰＨＹ１５へ供給する（Ａ１３）。
【0104】
第３ＤＣ／ＤＣコンバータ６４－３から強制ＰＷＭモードで電源電圧ＤＣ／ＤＣ３＿ＯＵＴが供給されている間に、ＰＣＩｅ ＰＨＹ１５は初期化を行う（Ａ１４）。ＰＣＩｅ ＰＨＹ１５の初期化には、例えば、キャリブレーションと、リンクのトレーニング処理とが含まれる。キャリブレーションとは、ＰＣＩｅ ＰＨＹ１５に設けられている抵抗に電流を流して、チップ（ＩＣ）間のばらつきを調整する動作である。リンクのトレーニング処理とは、ホスト２とメモリシステム３との間のクロック信号の同期のような、リンクを利用可能にするための処理である。
【0105】
また、コントロールロジック６１は、１つ以上のＤＣ／ＤＣコンバータ６４にそれぞれ対応する１つ以上の回路ブロックのいずれかの負荷電流が境界値を超えたことを検出する（Ａ１５）。そして、コントロールロジック６１は、第３ＤＣ／ＤＣコンバータ６４－３を含む全てのＤＣ／ＤＣコンバータ６４に、オートモードに遷移することを指示する（Ａ１６）。
【0106】
なお、コントロールロジック６１は、第３ＤＣ／ＤＣコンバータ６４－３に対応するＰＣＩｅ ＰＨＹ１５の負荷電流が境界値を超えたことを検出してもよい。この場合、コントロールロジック６１は、例えば、第３ＤＣ／ＤＣコンバータ６４－３に、オートモードに遷移することを指示する。
【0107】
次いで、第３ＤＣ／ＤＣコンバータ６４－３は、コントロールロジック６１による指示に応じて、強制ＰＷＭモードからオートモードに遷移する（Ａ１７）。第３ＤＣ／ＤＣコンバータ６４－３は、オートモードで内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴをＰＣＩｅ ＰＨＹ１５へ供給する（Ａ１８）。
【0108】
オートモードでは、第３ＤＣ／ＤＣコンバータ６４－３の動作モードが、負荷電流に応じてＰＦＭモードとＰＷＭモードのいずれかに自動的に切り替えられる。したがって、第３ＤＣ／ＤＣコンバータ６４－３は、負荷電流に応じて切り替えられたＰＦＭモードとＰＷＭモードのいずれかで、内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴをＰＣＩｅ ＰＨＹ１５に供給できる。
【0109】
このように、ＰＣＩｅ ＰＨＹ１５は、第３ＤＣ／ＤＣコンバータ６４－３から強制ＰＷＭモードで内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴが供給されている間に、初期化を行う。つまり、ＰＣＩｅ ＰＨＹ１５は、電圧の変動が小さい間に、初期化を行う。これにより、メモリシステム３では初期化の失敗を防止できる。
【0110】
また、ＤＣ／ＤＣコンバータ６４は、負荷電流が境界値を超えたことに応じて、強制ＰＷＭモードからオートモードに遷移する。これにより、ＤＣ／ＤＣコンバータ６４が、消費電力が高い状態に固定されること（すなわち、強制ＰＷＭモードに維持されること）も防止できる。
【0111】
なお、コントロールロジック６１に設けられるレジスタ６５は、チャネル指定レジスタ６５－３をさらに含んでいてもよい。チャネル指定レジスタ６５－３は、電源制御回路６がスリープモードから復帰したことに応じて強制ＰＷＭモードに遷移させるＤＣ／ＤＣチャネル（すなわち、ＤＣ／ＤＣコンバータ６４）を指定するためのレジスタである。具体的には、チャネル指定レジスタ６５－３は、例えば、複数の記憶領域を含む。複数の記憶領域のそれぞれは、電源制御回路６がスリープモードから復帰したことに応じて強制ＰＷＭモードに遷移させるＤＣ／ＤＣチャネルを示す情報を記憶する。
【0112】
この場合、Ａ１１において、コントロールロジック６１は、メモリシステム３が低消費電力モードから通常動作モードに復帰したことに応じて、スリープモード制御レジスタ６５－２に記憶されている値と、チャネル指定レジスタ６５－３に記憶されている情報とを、ＤＣ／ＤＣコンバータ６４に送出してもよい。スリープモード制御レジスタ６５－２の第０ビットには、例えば、スリープモードから復帰し、指定されたＤＣ／ＤＣチャネルを強制ＰＷＭモードに遷移させることを示す値（すなわち、０）が記憶されている。また、チャネル指定レジスタ６５－３には、強制ＰＷＭモードに遷移させるＤＣ／ＤＣチャネルを指定する情報が記憶されている。
【0113】
この場合、Ａ１２において、チャネル指定レジスタ６５－３に記憶されている値に基づき、指定されたＤＣ／ＤＣチャネルに対応するＤＣ／ＤＣコンバータ６４は、ＰＦＭモード（または、オフモード）から強制ＰＷＭモードに遷移する。なお、指定されていないＤＣ／ＤＣチャネルに対応するＤＣ／ＤＣコンバータ６４は、例えば、ＤＣ／ＤＣモード設定レジスタ６５－１に記憶されている値に基づいて、ＰＦＭモード（または、オフモード）からオートモードに遷移する。また、強制ＰＷＭモードに遷移したＤＣ／ＤＣコンバータ６４は、負荷電流が境界値を超えたことに応じて、Ａ１７において、オートモードに遷移する。
【0114】
このように、チャネル指定レジスタ６５－３をさらに用いた構成により、メモリシステム３が低消費電力モードから通常動作モードに復帰した場合に、特定のＤＣ／ＤＣコンバータ６４のみを強制ＰＷＭモードに遷移させることができる。また、強制ＰＷＭモードに遷移させた特定のＤＣ／ＤＣコンバータ６４を、負荷電流が境界値を超えたことに応じて、オートモードに遷移させることができる。
【0115】
図８は、メモリシステム３が低消費電力モードから通常動作モードに復帰する場合の動作、電圧、および電流の遷移の例を示すタイムチャート９である。つまり、タイムチャート９は、ＮＡＮＤ型フラッシュメモリ５に供給される内部電源電圧９１（すなわち、ＤＣ／ＤＣ１＿ＯＵＴ）、ＤＣ／ＤＣコンバータ６４の動作モード９２、ＰＣＩｅ ＰＨＹ１５に供給される内部電源電圧９３（すなわち、ＤＣ／ＤＣ３＿ＯＵＴ）、ＰＣＩｅ ＰＨＹ１５の動作９４、およびＰＣＩｅ ＰＨＹ１５の負荷電流９５について、時間の経過に応じた遷移を示す。タイムチャート９の横軸は、時間を示す。
【0116】
なお、境界値９５Ａは、ＤＣ／ＤＣコンバータ６４がオートモードである場合に、ＰＦＭモードとＰＷＭモードとを切り替えるための判定に用いられる電流値である。より詳しくは、負荷電流９５が境界値９５Ａを超えた場合、オートモードであるＤＣ／ＤＣコンバータ６４は、ＰＦＭモードからＰＷＭモードに切り替えられる。また、負荷電流９５が境界値９５Ａ以下になった場合、オートモードであるＤＣ／ＤＣコンバータ６４は、ＰＷＭモードからＰＦＭモードに切り替えられる。境界値９５Ａは、ＤＣ／ＤＣコンバータ６４が強制ＰＷＭモードである場合に、オートモードに切り替えられる場合の判定にも用いられる。
【0117】
時刻ｔ２１は、メモリシステム３に対して低消費電力モードから通常動作モードへの復帰が要求された時刻である。時刻ｔ２１において、メモリシステム３は低消費電力モードであり、電源制御回路６はスリープモードである。そのため、電源制御回路６内のＤＣ／ＤＣコンバータ６４の動作モード９２は、ＤＣ／ＤＣコンバータごとにオフまたは消費電力が小さいＰＦＭモードである。ＮＡＮＤ型フラッシュメモリ５に供給される内部電源電圧８１はオフで電圧が低く、オンしているＤＣ／ＤＣコンバータ６４はＰＦＭモードである。ＰＣＩｅ ＰＨＹの動作９４は、ディセーブルである。また、負荷電流９５は低い。
【0118】
時刻ｔ２１から時刻ｔ２２までの期間は、メモリシステム３が低消費電力モードから通常動作モードに遷移する期間である。この期間内に、ＮＡＮＤ型フラッシュメモリ５に供給される内部電源電圧９１は徐々に上昇し、高くなる。
【0119】
時刻ｔ２２は、メモリシステム３が低消費電力モードから通常動作モードに復帰した時刻である。時刻ｔ２２において、ＤＣ／ＤＣコンバータ６４の動作モード９２は強制ＰＷＭモードに遷移する。
【0120】
時刻ｔ２２から時刻ｔ２３までの期間に、ＰＣＩｅ ＰＨＹの動作９４は、ディセーブルから起動に移行する。起動する間のＰＣＩｅ ＰＨＹ１５の負荷電流９５は境界値９５Ａよりも小さいが、ＤＣ／ＤＣコンバータ６４が強制ＰＷＭモードであるので、ＰＣＩｅ ＰＨＹ１５に供給される内部電源電圧９３の変動は小さい。
【0121】
時刻ｔ２３は、ＰＣＩｅ ＰＨＹの動作９４が起動から初期化（例えば、キャリブレーション）に移行する時刻である。
【0122】
時刻ｔ２３から時刻ｔ２４までの期間に、ＰＣＩｅ ＰＨＹ１５は初期化を開始する。初期化が行われる間のＰＣＩｅ ＰＨＹ１５の負荷電流９５は境界値９５Ａよりも小さいが、ＤＣ／ＤＣコンバータ６４が強制ＰＷＭモードである間は、ＰＣＩｅ ＰＨＹ１５に供給される内部電源電圧９３の変動は小さい。内部電源電圧９３の変動が小さいことにより、ＰＣＩｅ ＰＨＹにおける初期化の失敗が防止される。例えば、ＰＣＩｅ ＰＨＹ１５では、適切なキャリブレーションが行われないリスクが低減される。
【0123】
時刻ｔ２４は、ＰＣＩｅ ＰＨＹの動作９４が、初期化が終了し通常動作に移行した時刻である。このタイミングではＤＣ／ＤＣコンバータ６４の動作モード９２は、強制ＰＷＭモードに維持されている。ＰＣＩｅ ＰＨＹの動作９４が通常動作に移行した後、ＰＣＩｅ ＰＨＹ１５の負荷電流９５は増加し得る。
【0124】
その後、時刻ｔ２５において、ＤＣ／ＤＣコンバータ６４の動作モード９２は、例えば、ＰＣＩｅ ＰＨＹ１５の負荷電流９５が境界値９５Ａを超えたことに応じて、コントロールロジック６１による指示に基づき、強制ＰＷＭモードからオートモードに遷移する。オートモードへの遷移のタイミングは、負荷電流９５に基づいてコントロールロジック６１によって指示される。そのため、ＦＷ５１を実行するＣＰＵ１４のような、電源制御回路６の外部の構成が、ＤＣ／ＤＣコンバータ６４の動作モード９２を制御する必要がない。なお、電源制御回路６の外部の構成が、任意のタイミングで、ＤＣ／ＤＣコンバータ６４の動作モード９２を強制ＰＷＭモードからオートモードに遷移させるように制御してもよい。
【0125】
また、ここでは、ＰＣＩｅ ＰＨＹ１５の負荷電流９５が境界値９５Ａを超えたことに応じて、ＤＣ／ＤＣコンバータ６４の動作モード９２がオートモードに遷移した例を示したが、ＤＣ／ＤＣコンバータ６４の動作モード９２は、ＤＣ／ＤＣコンバータ６４のいずれかに対応する負荷電流が境界値を超えたことに応じて、オートモードに遷移してもよい。あるいは、ＤＣ／ＤＣコンバータ６４の動作モード９２は、強制ＰＷＭモードに設定されているＤＣ／ＤＣコンバータ６４のいずれかに対応する負荷電流が境界値を超えたことに応じて、オートモードに遷移してもよい。
【0126】
以降、ＤＣ／ＤＣコンバータ６４の動作モード９２は、オートモードにおける自動切替えに基づき、ＰＦＭモードとＰＷＭモードのいずれかに設定される。これにより、ＤＣ／ＤＣコンバータ６４が、消費電力が高い状態に固定されること（すなわち、ＰＷＭモードに維持されること）を防止できる。
【0127】
以上説明したように、本実施形態によれば、供給電圧の変動による初期化の失敗を防止できる。ＤＣ／ＤＣコンバータ６４は、メモリシステム３が低消費電力モードから通常動作モードに遷移したことに応じて、強制ＰＷＭモードに遷移する。
【0128】
例えば、第３ＤＣ／ＤＣコンバータ６４－３は、内部電源電圧ＤＣ／ＤＣ３＿ＯＵＴをＰＣＩｅ ＰＨＹ１５に供給する。ＰＣＩｅ ＰＨＹ１５は、第３ＤＣ／ＤＣコンバータ６４－３が強制ＰＷＭモードである間に、初期化を行う。強制ＰＷＭモードでは電圧の変動が小さい。したがって、第３ＤＣ／ＤＣコンバータ６４－３がＰＦＭモード（すなわち、電圧の変動が大きいモード）である間に初期化を行う場合と比較して、ＰＣＩｅ ＰＨＹ１５における初期化が失敗する可能性を低減できる。
【0129】
本実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。本実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。
【0130】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0131】
１…情報処理システム、２…ホスト、３…メモリシステム、４…ＤＲＡＭ、５…ＮＡＮＤ型フラッシュメモリ、６…電源制御回路、７…コントローラ、１１…ホストＩ／Ｆ、１２…ＮＡＮＤ Ｉ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４…ＣＰＵ、１５…ＰＣＩｅ ＰＨＹ、５１…ＦＷ、６１…コントロールロジック、６２…ロードスイッチ、６３…ＬＤＯレギュレータ、６４…ＤＣ／ＤＣコンバータ、６４－１…第１ＤＣ／ＤＣコンバータ、６４－２…第２ＤＣ／ＤＣコンバータ、６４－３…第３ＤＣ／ＤＣコンバータ、６４－４…第４ＤＣ／ＤＣコンバータ、６５…レジスタ、６５－１…ＤＣ／ＤＣモード設定レジスタ、６５－２…スリープモード制御レジスタ、６５－３…チャネル指定レジスタ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】