特開 2024-42472 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024042472

(43)【公開日】2024-03-28

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   H10B 41/27 20230101AFI20240321BHJP

   H10B 43/27 20230101ALI20240321BHJP

   H01L 21/336 20060101ALI20240321BHJP

【ＦＩ】

H01L27/11556

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】17

【出願形態】ＯＬ

(21)【出願番号】P 2022147219

(22)【出願日】2022-09-15

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】仁平 良太

(72)【発明者】

【氏名】松尾 浩司

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP02

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA05

5F083GA09

5F083GA10

5F083GA11

5F083JA02

5F083JA05

5F083JA19

5F083JA39

5F083JA56

5F083KA01

5F083LA16

5F101BA01

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BF02

(57)【要約】

【課題】動作が安定する半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、基板と、基板の表面に交差する第１の方向に延びる第１のゲート電極層と、第１の方向に延びる第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、基板の表面に沿う第２の方向に延びる第１の半導体層と、第１の半導体層と第２のゲート電極層との間に設けられ、第１の半導体層と離隔し、第２の方向に延びる第２の半導体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の半導体層に対して第１の方向に設けられ、第２の方向に延び、空隙によって第１の半導体層と分離された第３の半導体層と、第１のゲート電極層と第１の半導体層との間の第１の電荷蓄積層と、第２のゲート電極層と第２の半導体層との間の第２の電荷蓄積層と、第１のゲート電極層と第３の半導体層との間の第３の電荷蓄積層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

基板と、
前記基板の表面に交差する第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延びる第２のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記表面に沿う第２の方向に延びる第１の半導体層と、
前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層と離隔し、前記第２の方向に延びる第２の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層に対して前記第１の方向に設けられ、前記第２の方向に延び、空隙によって前記第１の半導体層と分離された第３の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
前記第２のゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
前記第１のゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
を備える半導体記憶装置。

【請求項2】

前記第１の電荷蓄積層と前記第３の電荷蓄積層は空隙によって分離される請求項１記載の半導体記憶装置。

【請求項3】

前記第１のゲート電極層と前記第２のゲート電極層は空隙によって分離される請求項１記載の半導体記憶装置。

【請求項4】

前記第３の半導体層と前記第２のゲート電極層との間に設けられ、前記第３の半導体層と離隔し、前記第２の方向に延び、空隙によって前記第２の半導体層と分離された第４の半導体層と、
前記第２のゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層と、
を、更に備える請求項１記載の半導体記憶装置。

【請求項5】

前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層を、を更に備える請求項１記載の半導体記憶装置。

【請求項6】

前記第１の半導体層と前記第２の半導体層との間に設けられた第１の絶縁層と、
前記第３の半導体層と前記第４の半導体層との間に設けられた第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と異なる化学組成を有し、空隙で前記第１のゲート電極層と分離され、空隙で前記第２のゲート電極層と分離された第３の絶縁層と、
を更に備える請求項４記載の半導体記憶装置。

【請求項7】

前記第１の絶縁層及び前記第２の絶縁層は酸化シリコンを含み、前記第３の絶縁層は窒化シリコンを含む請求項６記載の半導体記憶装置。

【請求項8】

前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第３のゲート電極層と前記第１の半導体層との間に設けられた第５の電荷蓄積層と、
を更に備える請求項４記載の半導体記憶装置。

【請求項9】

前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項６記載の半導体記憶装置。

【請求項10】

前記第１の方向に延び、前記第１のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項７記載の半導体記憶装置。

【請求項11】

第１の方向に延びる第１のゲート電極層と、
前記第１の方向に延びる第２のゲート電極層と、
前記第１の方向に延び、空隙によって前記第１のゲート電極層と分離された第３のゲート電極層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第３のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の方向と交差する第２の方向に延びる第１の半導体層と、
前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層と離隔し、前記第２の方向に延びる第２の半導体層と、
前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第３のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層に対して前記第１の方向に設けられ、前記第２の方向に延び、空隙によって前記第１の半導体層と分離された第３の半導体層と、
前記第３の半導体層と前記第２のゲート電極層との間に設けられ、前記第３の半導体層と離隔し、前記第２の方向に延び、空隙によって前記第２の半導体層と分離された第４の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、
前記第２のゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、
前記第１のゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、
前記第２のゲート電極層と前記第４の半導体層との間に設けられた第４の電荷蓄積層と、
前記第３のゲート電極層と前記第１の半導体層との間に設けられた第５の電荷蓄積層と、
を備える半導体記憶装置。

【請求項12】

前記第１の電荷蓄積層と前記第３の電荷蓄積層は空隙によって分離される請求項１１記載の半導体記憶装置。

【請求項13】

前記第１のゲート電極層と前記第２のゲート電極層は空隙によって分離される請求項１１記載の半導体記憶装置。

【請求項14】

前記第１の半導体層と前記第２の半導体層との間に設けられた第１の絶縁層と、
前記第３の半導体層と前記第４の半導体層との間に設けられた第２の絶縁層と、
前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と異なる化学組成を有し、空隙で前記第１のゲート電極層と分離され、空隙で前記第２のゲート電極層と分離された第３の絶縁層と、
を更に備える請求項１１記載の半導体記憶装置。

【請求項15】

前記第１の絶縁層及び前記第２の絶縁層は酸化シリコンを含み、前記第３の絶縁層は窒化シリコンを含む請求項１４記載の半導体記憶装置。

【請求項16】

前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項１４記載の半導体記憶装置。

【請求項17】

前記第１の方向に延び、前記第２のゲート電極層に対し前記第２の方向に設けられ、空隙によって前記第２のゲート電極層と分離された第４のゲート電極層と、を更に備え、
前記第３の絶縁層は、前記第１のゲート電極層と前記第２のゲート電極層との間の第１の部分と、前記第３のゲート電極層と前記第４のゲート電極層との間の第２の部分と、前記第１の部分と前記第２の部分との間の第３の部分を含み、
前記第１の部分の前記第１のゲート電極層から前記第２のゲート電極層に向かう第３の方向の幅は、前記第３の部分の前記第３の方向の幅よりも大きい、請求項１５記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。メモリセルを微細化すると、隣り合うメモリセルの間のセル間干渉が大きくなり、３次元ＮＡＮＤフラッシュメモリの動作が不安定になるおそれがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１２／０２８０３０３号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、動作が安定する半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、基板と、前記基板の表面に交差する第１の方向に延びる第１のゲート電極層と、前記第１の方向に延びる第２のゲート電極層と、前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記表面に沿う第２の方向に延びる第１の半導体層と、前記第１の半導体層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層と離隔し、前記第２の方向に延びる第２の半導体層と、前記第１のゲート電極層と前記第２のゲート電極層との間に設けられ、前記第１の半導体層に対して前記第１の方向に設けられ、前記第２の方向に延び、空隙によって前記第１の半導体層と分離された第３の半導体層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられた第１の電荷蓄積層と、前記第２のゲート電極層と前記第２の半導体層との間に設けられた第２の電荷蓄積層と、前記第１のゲート電極層と前記第３の半導体層との間に設けられた第３の電荷蓄積層と、を備える。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体記憶装置の模式断面図。

【図2】実施形態の半導体記憶装置の模式断面図。

【図3】実施形態の半導体記憶装置の拡大模式断面図。

【図4】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図5】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図6】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図7】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図8】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図9】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図10】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図11】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図12】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図13】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図14】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図15】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図16】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図17】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図18】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図19】実施形態の半導体記憶装置の製造方法を示す模式断面図。

【図20】比較例の半導体記憶装置の模式断面図。

【図21】比較例の半導体記憶装置の模式断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。

【0008】

また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。

【0009】

本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。

【0010】

実施形態の半導体記憶装置は、基板と、基板の表面に交差する第１の方向に延びる第１のゲート電極層と、第１の方向に延びる第２のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、基板の表面に沿う第２の方向に延びる第１の半導体層と、第１の半導体層と第２のゲート電極層との間に設けられ、第１の半導体層と離隔し、第２の方向に延びる第２の半導体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第１の半導体層に対して第１の方向に設けられ、第２の方向に延び、空隙によって第１の半導体層と分離された第３の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、第２のゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、第１のゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、を備える。

【0011】

また、実施形態の半導体記憶装置は、第１の方向に延びる第１のゲート電極層と、第１の方向に延びる第２のゲート電極層と、第１の方向に延び、空隙によって第１のゲート電極層と分離された第３のゲート電極層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第３のゲート電極層と第２のゲート電極層との間に設けられ、第１の方向と交差する第２の方向に延びる第１の半導体層と、第１の半導体層と第２のゲート電極層との間に設けられ、第１の半導体層と離隔し、第２の方向に延びる第２の半導体層と、第１のゲート電極層と第２のゲート電極層との間に設けられ、第３のゲート電極層と第２のゲート電極層との間に設けられ、第１の半導体層に対して第１の方向に設けられ、第２の方向に延び、空隙によって第１の半導体層と分離された第３の半導体層と、第３の半導体層と第２のゲート電極層との間に設けられ、第３の半導体層と離隔し、第２の方向に延び、空隙によって第２の半導体層と分離された第４の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられた第１の電荷蓄積層と、第２のゲート電極層と第２の半導体層との間に設けられた第２の電荷蓄積層と、第１のゲート電極層と第３の半導体層との間に設けられた第３の電荷蓄積層と、第２のゲート電極層と第４の半導体層との間に設けられた第４の電荷蓄積層と、第３のゲート電極層と第１の半導体層との間に設けられた第５の電荷蓄積層と、を備える。

【0012】

実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。実施形態の半導体記憶装置は、半導体基板の表面に平行な方向に延びる複数の半導体層が、半導体基板の上に積層される。半導体基板の表面に交差する方向に延びるゲート電極層と半導体層との交差部にメモリセルが形成される。実施形態の半導体記憶装置のメモリセルは、いわゆる、フローティングゲート型のメモリセルである。

【0013】

図１、図２（ａ）、及び図２（ｂ）は、実施形態の半導体記憶装置の模式断面図である。図１、図２（ａ）、及び図２（ｂ）は、実施形態のフラッシュメモリ１００のメモリセルアレイの断面図である。

【0014】

フラッシュメモリ１００は、例えば、図示しない周辺回路を含む。周辺回路は、例えば、ＣＭＯＳ回路で構成され、メモリセルアレイの動作を制御する機能を備える。

【0015】

図１は、図２（ａ）及び図２（ｂ）のＡＡ’断面である。図２（ａ）は、図１のＢＢ’断面である。図２（ｂ）は、図１のＣＣ’断面である。図１及び図２（ａ）の破線で囲まれた領域が、１個のメモリセルＭＣである。

【0016】

図１は、メモリセルアレイのｙｚ断面である。図２（ａ）及び図２（ｂ）は、メモリセルアレイのｘｙ断面である。ｚ方向は、第１の方向の一例である。ｘ方向は第２の方向の一例である。ｙ方向は第３の方向の一例である。以下、ｚ方向が第１の方向、ｘ方向が第２の方向、ｙ方向が第３の方向である場合を説明する。

【0017】

フラッシュメモリ１００は、半導体基板１０、基板絶縁層１２、複数の半導体層１４、複数のゲート電極層１６、トンネル絶縁膜１８、複数の電荷蓄積層２０、第１のブロック絶縁膜２２、第２のブロック絶縁膜２４、第１の層間絶縁層２６、及び第２の層間絶縁層２８を備える。半導体基板１０は基板の一例である。

【0018】

複数の半導体層１４は、第１の半導体層１４ａ、第２の半導体層１４ｂ、第３の半導体層１４ｃ、及び第４の半導体層１４ｄを含む。複数のゲート電極層１６は、第１のゲート電極層１６ａ、第２のゲート電極層１６ｂ、第３のゲート電極層１６ｃ、及び第４のゲート電極層１６ｄを含む。複数の電荷蓄積層２０は、第１の電荷蓄積層２０ａ、第２の電荷蓄積層２０ｂ、第３の電荷蓄積層２０ｃ、第４の電荷蓄積層２０ｄ、第５の電荷蓄積層２０ｅを含む。第１の層間絶縁層２６は、第１の絶縁層２６ａ及び第２の絶縁層２６ｂを含む。

【0019】

第２の層間絶縁層２８は、第３の絶縁層の一例である。第２の層間絶縁層２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。

【0020】

半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、ｘ方向及びｙ方向に平行な表面を有する。半導体基板１０の表面に垂直な方向は、ｚ方向である。

【0021】

基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化アルミニウム又は酸化シリコンを含む。基板絶縁層１２は、例えば、酸化アルミニウム層又は酸化シリコン層である。

【0022】

半導体層１４は、基板絶縁層１２の上に設けられる。半導体層１４は、半導体基板１０の表面に沿った方向に延びる。半導体層１４は、半導体基板１０の表面に平行なｘ方向に延びる。

【0023】

半導体層１４は、ｚ方向に繰り返し配置される。半導体層１４は、ｙ方向に繰り返し配置される。

【0024】

半導体基板１０の表面に交差するｚ方向に隣り合う２つの半導体層１４は、空隙ＡＧによって分離される。ｚ方向に隣り合う２つの半導体層１４の間には、空隙ＡＧが存在する。ｚ方向に隣り合う２つの半導体層１４の間は、空隙ＡＧによって電気的に分離される。

【0025】

半導体層１４は、メモリセルＭＣのトランジスタのチャネルとして機能する。

【0026】

半導体層１４は、例えば、多結晶の半導体である。半導体層１４は、例えば、多結晶シリコンを含む。半導体層１４は、例えば、多結晶シリコン層である。半導体層１４のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0027】

ゲート電極層１６は、半導体基板１０の表面に交差するｚ方向に延びる。隣り合う２つのゲート電極層１６は、空隙ＡＧによって分離される。隣り合うゲート電極層１６の間には、空隙ＡＧが存在する。

【0028】

例えば、図２（ａ）及び図２（ｂ）に示されるように、ｘ方向に隣り合う２つのゲート電極層１６は、空隙ＡＧによって分離される。また、例えば、図２（ｂ）に示されるように、ｙ方向に隣り合う２つのゲート電極層１６は、空隙ＡＧによって分離される。

【0029】

図２（ｂ）に示すように、ゲート電極層１６の一部は、空隙ＡＧによって囲まれる。隣り合う２つのゲート電極層１６の間は、空隙ＡＧによって電気的に分離される。

【0030】

ゲート電極層１６は、メモリセルＭＣのメモリセルトランジスタのゲート電極として機能する。

【0031】

ゲート電極層１６は、柱状の導電体である。ゲート電極層１６は、例えば、金属を含む。

【0032】

ゲート電極層１６は、例えば、タングステン（Ｗ）を含む。ゲート電極層１６は、例えば、タングステン層である。

【0033】

トンネル絶縁膜１８は、半導体層１４とゲート電極層１６との間に設けられる。トンネル絶縁膜１８は、半導体層１４と電荷蓄積層２０との間に設けられる。トンネル絶縁膜１８は、半導体層１４に接する。トンネル絶縁膜１８は、電荷蓄積層２０に接する。

【0034】

トンネル絶縁膜１８は、ゲート電極層１６と半導体層１４との間に印加される電圧に応じて電荷を通過させる機能を有する。

【0035】

トンネル絶縁膜１８は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。トンネル絶縁膜１８は、例えば、酸化シリコン膜である。トンネル絶縁膜１８は、例えば、シリコンの熱酸化膜である。

【0036】

電荷蓄積層２０は、トンネル絶縁膜１８とゲート電極層１６との間に設けられる。電荷蓄積層２０は、トンネル絶縁膜１８と第１のブロック絶縁膜２２との間に設けられる。電荷蓄積層２０は、トンネル絶縁膜１８に接する。電荷蓄積層２０は、第１のブロック絶縁膜２２に接する。

【0037】

ｚ方向に隣り合う２つの電荷蓄積層２０は、空隙ＡＧによって分離される。ｚ方向に隣り合う２つの電荷蓄積層２０の間には、空隙ＡＧが存在する。

【0038】

電荷蓄積層２０は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積層２０に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルＭＣがデータを記憶することが可能となる。電荷蓄積層２０に蓄積される電荷の量が多くなると、閾値電圧の変化量が大きくなる。

【0039】

例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。

【0040】

電荷蓄積層２０は、例えば、導電体である。電荷蓄積層２０は、例えば、多結晶シリコンを含む。電荷蓄積層２０は、例えば、多結晶シリコン層である。

【0041】

第１のブロック絶縁膜２２は、電荷蓄積層２０とゲート電極層１６との間に設けられる。第１のブロック絶縁膜２２は、電荷蓄積層２０と第２のブロック絶縁膜２４との間に設けられる。第１のブロック絶縁膜２２は、電荷蓄積層２０に接する。第１のブロック絶縁膜２２は、第２のブロック絶縁膜２４に接する。

【0042】

第１のブロック絶縁膜２２は、電荷蓄積層２０とゲート電極層１６との間に流れる電流を阻止する機能を有する。

【0043】

第１のブロック絶縁膜２２は、例えば、酸化物、酸窒化物、又は、窒化物である。第１のブロック絶縁膜２２は、例えば、酸化シリコンを含む。第１のブロック絶縁膜２２は、例えば、酸化シリコン膜である。

【0044】

第２のブロック絶縁膜２４は、電荷蓄積層２０とゲート電極層１６との間に設けられる。第２のブロック絶縁膜２４は、第１のブロック絶縁膜２２とゲート電極層１６との間に設けられる。第２のブロック絶縁膜２４は、ゲート電極層１６に接する。

【0045】

第２のブロック絶縁膜２４は、電荷蓄積層２０とゲート電極層１６との間に流れる電流を阻止する機能を有する。

【0046】

第２のブロック絶縁膜２４は、例えば、酸化物、酸窒化物、又は、窒化物である。第２のブロック絶縁膜２４は、例えば、第１のブロック絶縁膜２２と異なる化学組成を有する。第２のブロック絶縁膜２４は、例えば、酸化アルミニウムを含む。第２のブロック絶縁膜２４は、例えば、酸化アルミニウム膜である。

【0047】

第１の層間絶縁層２６は、ｙ方向に隣り合う２つのゲート電極層１６の間に設けられる。第１の層間絶縁層２６は、ｙ方向に隣り合う２つの半導体層１４の間に設けられる。第１の層間絶縁層２６は、ｚ方向に繰り返し配置される。

【0048】

第１の層間絶縁層２６は、ｙ方向に隣り合う２つの半導体層１４を電気的に分離する機能を有する。

【0049】

第１の層間絶縁層２６は、例えば、酸化物、酸窒化物、又は、窒化物である。第１の層間絶縁層２６は、例えば、酸化シリコンを含む。第１の層間絶縁層２６は、例えば、酸化シリコン層である。第１の層間絶縁層２６のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0050】

第２の層間絶縁層２８は、ｙ方向に隣り合う２つのゲート電極層１６の間に設けられる。第２の層間絶縁層２８は、ｚ方向に隣り合う２つの第１の層間絶縁層２６の間に設けられる。第２の層間絶縁層２８は、ｚ方向に繰り返し配置される。

【0051】

第２の層間絶縁層２８は、ｚ方向に隣り合う２つの第１の層間絶縁層２６を機械的に支持する機能を有する。第２の層間絶縁層２８は、ｚ方向に隣り合う２つの半導体層１４の間に存在する空隙ＡＧを維持する機能を有する。

【0052】

第２の層間絶縁層２８は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層２８は、第１の層間絶縁層２６と異なる化学組成を有する。第２の層間絶縁層２８は、第１の層間絶縁層２６と異なる材料で形成されている。

【0053】

第２の層間絶縁層２８は、例えば、窒化シリコンを含む。第２の層間絶縁層２８は、例えば、窒化シリコン層である。第２の層間絶縁層２８のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。

【0054】

第１の半導体層１４ａは、第１のゲート電極層１６ａと第２のゲート電極層１６ｂとの間に設けられる。第２のゲート電極層１６ｂは、第１のゲート電極層１６ａのｙ方向に設けられる。図２（ｂ）に示すように第２のゲート電極層１６ｂは、空隙ＡＧによって第１のゲート電極層１６ａと分離される。

【0055】

第２の半導体層１４ｂは、第１のゲート電極層１６ａと第２のゲート電極層１６ｂとの間に設けられる。第２のゲート電極層１６ｂは、第１の半導体層１４ａのｙ方向に設けられる。第２の半導体層１４ｂは、第１の半導体層１４ａと第２のゲート電極層１６ｂとの間に設けられる。第２の半導体層１４ｂは、第１の半導体層１４ａと離隔する。

【0056】

第３の半導体層１４ｃは、第１のゲート電極層１６ａと第２のゲート電極層１６ｂとの間に設けられる。第３の半導体層１４ｃは、第１の半導体層１４ａに対してｚ方向に設けられる。図１に示すように、第３の半導体層１４ｃは、空隙ＡＧによって第１の半導体層１４ａと分離される。

【0057】

第４の半導体層１４ｄは、第１のゲート電極層１６ａと第２のゲート電極層１６ｂとの間に設けられる。第４の半導体層１４ｄは、第３の半導体層１４ｃと第２のゲート電極層１６ｂとの間に設けられる。第４の半導体層１４ｄは、第３の半導体層１４ｃと離隔する。

【0058】

第３のゲート電極層１６ｃは、第１のゲート電極層１６ａのｘ方向に設けられる。図２（ａ）及び図２（ｂ）に示すように、第３のゲート電極層１６ｃは、空隙ＡＧによって第１のゲート電極層１６ａと分離される。

【0059】

第４のゲート電極層１６ｄは、第２のゲート電極層１６ｂのｘ方向に設けられる。第４のゲート電極層１６ｄは、第３のゲート電極層１６ｃのｙ方向に設けられる。図２（ａ）及び図２（ｂ）に示すように、第４のゲート電極層１６ｄは、空隙ＡＧによって第２のゲート電極層１６ｂと分離される。

【0060】

第１の半導体層１４ａ、第２の半導体層１４ｂ、第３の半導体層１４ｃ、及び第４の半導体層１４ｄは、第３のゲート電極層１６ｃと第４のゲート電極層１６ｄとの間に設けられる。

【0061】

第１の電荷蓄積層２０ａは、第１のゲート電極層１６ａと第１の半導体層１４ａとの間に設けられる。第２の電荷蓄積層２０ｂは、第２のゲート電極層１６ｂと第２の半導体層１４ｂとの間に設けられる。第３の電荷蓄積層２０ｃは、第１のゲート電極層１６ａと第３の半導体層１４ｃとの間に設けられる。第４の電荷蓄積層２０ｄは、第２のゲート電極層１６ｂと第４の半導体層１４ｄとの間に設けられる。第５の電荷蓄積層２０ｅは、第３のゲート電極層１６ｃと第１の半導体層１４ａとの間に設けられる。

【0062】

図１に示すように、第１の電荷蓄積層２０ａと第３の電荷蓄積層２０ｃは、空隙ＡＧによって分離される。第１の電荷蓄積層２０ａと第３の電荷蓄積層２０ｃとの間には、空隙ＡＧが存在する。

【0063】

図１に示すように、第２の電荷蓄積層２０ｂと第４の電荷蓄積層２０ｄは、空隙ＡＧによって分離される。第２の電荷蓄積層２０ｂと第４の電荷蓄積層２０ｄとの間には、空隙ＡＧが存在する。

【0064】

図１及び図２（ａ）に示すように、第１の層間絶縁層２６の第１の絶縁層２６ａは、第１の半導体層１４ａと第２の半導体層１４ｂとの間に設けられる。第１の絶縁層２６ａは、第１の半導体層１４ａと第２の半導体層１４ｂを電気的に分離する。

【0065】

図１に示すように、第１の層間絶縁層２６の第２の絶縁層２６ｂは、第３の半導体層１４ｃと第４の半導体層１４ｄとの間に設けられる。第２の絶縁層２６ｂは、第３の半導体層１４ｃと第４の半導体層１４ｄを電気的に分離する。

【0066】

図１に示すように、第２の層間絶縁層２８は、第１の絶縁層２６ａと第２の絶縁層２６ｂとの間に設けられる。図２（ｂ）に示すように、第２の層間絶縁層２８は、空隙ＡＧによって第１のゲート電極層１６ａと分離される。第２の層間絶縁層２８は、空隙ＡＧによって第２のゲート電極層１６ｂと分離される。

【0067】

第２の層間絶縁層２８は、第１の部分２８ａ、第２の部分２８ｂ、及び第３の部分２８ｃを含む。図２（ｂ）に示すように、第１の部分２８ａは、第１のゲート電極層１６ａと第２のゲート電極層１６ｂとの間に設けられる。また、第２の部分２８ｂは、第３のゲート電極層１６ｃと第４のゲート電極層１６ｄとの間に設けられる。第３の部分２８ｃは、第１の部分２８ａと第２の部分２８ｂの間に設けられる。

【0068】

第１の部分２８ａの第１のゲート電極層１６ａから第２のゲート電極層１６ｂに向かうｙ方向の幅（図１及び図２（ｂ）中のｄ１）は、第３の部分２８ｃのｙ方向の幅（図２（ｂ）中のｄ２）よりも大きい。第１の部分２８ａのｙ方向の幅ｄ１は、例えば、第３の部分２８ｃのｙ方向の幅ｄ２の１．２倍以上である。

【0069】

第１の部分２８ａのｙ方向の幅（図１及び図２（ｂ）中のｄ１）は、第１の半導体層１４ａと第２の半導体層１４ｂとの間のｙ方向の距離（図１及び図２（ａ）中のｄ３）よりも小さいことが好ましい。第１の部分２８ａのｙ方向の幅ｄ１は、例えば、第１の半導体層１４ａと第２の半導体層１４ｂとの間のｙ方向の距離ｄ３の０．８倍以下である。

【0070】

次に、実施形態の半導体記憶装置の製造方法の一例について説明する。

【0071】

図３（ａ）ないし図１９（ｂ）は、実施形態の半導体記憶装置の製造方法を示す模式断面図である。図３（ａ）、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）は、それぞれ、図２（ａ）に対応する断面を示す。図３（ｂ）、図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、及び図１９（ｂ）は、それぞれ、図１の一部に対応する断面を示す。

【0072】

最初に、図示しない基板の上に、複数の窒化シリコン層５１と複数の酸化シリコン層５２とを交互に積層する（図３（ａ）、図３（ｂ））。

【0073】

窒化シリコン層５１及び酸化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。

【0074】

窒化シリコン層５１の一部は、最終的に第２の層間絶縁層２８となる。酸化シリコン層５２の一部は、最終的に第１の層間絶縁層２６となる。

【0075】

次に、窒化シリコン層５１及び酸化シリコン層５２を貫通する第１の開口部５３を形成する（図４（ａ）、図４（ｂ））。第１の開口部５３は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。第１の開口部５３は、ｘ方向に延びる。

【0076】

次に、第１の開口部５３の中をカーボン膜５４で埋め込む（図５（ａ）、図５（ｂ））。カーボン膜５４は、例えば、ＣＶＤ法により形成する。

【0077】

次に、カーボン膜５４に第２の開口部５５を形成する（図６（ａ）、図６（ｂ））。第２の開口部５５は、例えば、リソグラフィ法とＲＩＥ法により形成する。第２の開口部５５は、ｚ方向に延びる。

【0078】

次に、第２の開口部５５の内壁に、窒化シリコン膜５６を形成する（図７（ａ）、図７（ｂ））。窒化シリコン膜５６は、例えば、ＣＶＤ法により形成する。

【0079】

次に、第２の開口部５５を、酸化シリコン膜５７で埋め込む（図８（ａ）、図８（ｂ））。酸化シリコン膜５７は、例えば、ＣＶＤ法により形成する。

【0080】

次に、カーボン膜５４を除去する（図９（ａ）、図９（ｂ））。カーボン膜５４は、例えば、アッシング法により除去する。カーボン膜５４の除去により、第３の開口部５８が形成される。第３の開口部５８は、ｚ方向に延びる。

【0081】

次に、酸化シリコン層５２を、横方向にエッチングする（図１０（ａ）、図１０（ｂ））。酸化シリコン層５２は、例えば、ウェットエッチング法によりエッチングする。

【0082】

次に、第３の開口部５８の内壁に第１のアモルファスシリコン膜６０を形成する（図１１（ａ）、図１１（ｂ））。第１のアモルファスシリコン膜６０は、例えば、ＣＶＤ法により形成する。第１のアモルファスシリコン膜６０の一部は、最終的に半導体層１４となる。

【0083】

次に、第１のアモルファスシリコン膜６０を横方向にエッチングする（図１２（ａ）、図１２（ｂ））。第１のアモルファスシリコン膜６０は、例えば、等方性のドライエッチング法によりエッチングする。

【0084】

次に、第１のアモルファスシリコン膜６０の表面を熱酸化して、第１の熱酸化膜６１を形成する（図１３（ａ）、図１３（ｂ））。第１の熱酸化膜６１は、最終的にトンネル絶縁膜１８となる。

【0085】

次に、第３の開口部５８の第１の熱酸化膜６１の上に、第２のアモルファスシリコン膜６２を形成する（図１４（ａ）、図１４（ｂ））。第２のアモルファスシリコン膜６２は、例えば、ＣＶＤ法と等方性のエッチングにより形成する。第２のアモルファスシリコン膜６２は、最終的に電荷蓄積層２０となる。

【0086】

次に、第２のアモルファスシリコン膜６２の表面を熱酸化して、第２の熱酸化膜６４を形成する（図１５（ａ）、図１５（ｂ））。第２の熱酸化膜６４は、最終的に第１のブロック絶縁膜２２となる。

【0087】

次に、第３の開口部５８の内壁に酸化アルミニウム膜６５を形成する（図１６（ａ）、図１６（ｂ））。酸化アルミニウム膜６５は、例えば、ＣＶＤ法により形成する。酸化アルミニウム膜６５の一部は、最終的に第２のブロック絶縁膜２４となる。

【0088】

次に、第３の開口部５８をタングステン膜６６で埋め込む（図１７（ａ）、図１７（ｂ））。タングステン膜６６は、例えば、ＣＶＤ法により形成する。タングステン膜６６の一部は、最終的にゲート電極層１６となる。

【0089】

次に、酸化シリコン膜５７を除去する（図１８（ａ）、図１８（ｂ））。酸化シリコン膜５７は、例えば、ウェットエッチング法により除去する。酸化シリコン膜５７を除去することにより、第４の開口部６８が形成される。第４の開口部６８は、ｚ方向に延びる。

【0090】

次に、窒化シリコン膜５６及び窒化シリコン層５１の一部を除去する（図１９（ａ）、図１９（ｂ））。窒化シリコン膜５６及び窒化シリコン層５１の一部は、例えば、ウェットエッチング法により除去する。窒化シリコン層５１の一部を除去することで、空隙ＡＧが形成される。

【0091】

以上の製造方法により、実施形態のフラッシュメモリ１００のメモリセルアレイが製造される。

【0092】

次に、実施形態の半導体記憶装置の作用及び効果について説明する。

【0093】

メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。メモリセルを微細化すると、隣り合うメモリセルの間のセル間干渉が大きくなり、３次元ＮＡＮＤフラッシュメモリの動作が不安定になるおそれがある。

【0094】

図２０、図２１（ａ）、及び図２１（ｂ）は、比較例の半導体記憶装置の模式断面図である。図２０、図２１（ａ）、及び図２１（ｂ）は、比較例のフラッシュメモリ９００のメモリセルアレイの断面図である。

【0095】

図２０は、図２１（ａ）及び図２１（ｂ）のＡＡ’断面である。図２１（ａ）は、図２０のＢＢ’断面である。図２１（ｂ）は、図２０のＣＣ’断面である。図２０及び図２１（ａ）の破線で囲まれた領域が、１個のメモリセルＭＣである。図２０、図２１（ａ）、及び図２１（ｂ）は、それぞれ、実施形態の図１、図２（ａ）、及び図２（ｂ）に対応する図である。

【0096】

比較例のフラッシュメモリ９００は、ｙ方向に隣り合う２つのゲート電極層１６の間の半導体層１４’が、分離されていない点で、実施形態のフラッシュメモリ１００と異なる。また、比較例のフラッシュメモリ９００は、ｚ方向に隣り合う２つの半導体層１４’の間に第２の層間絶縁層２８’が設けられる点で、実施形態のフラッシュメモリ１００と異なる。また、比較例のフラッシュメモリ９００は、ｚ方向に隣り合う２つの電荷蓄積層２０の間に第２の層間絶縁層２８’が設けられる点で、実施形態のフラッシュメモリ１００と異なる。また、比較例のフラッシュメモリ９００は、ｘ方向に隣り合う２つのゲート電極層１６の間に、第１の層間絶縁層２６’が設けられる点で、実施形態のフラッシュメモリ１００と異なる。

【0097】

比較例のフラッシュメモリ９００は、ｙ方向に隣り合う２つのゲート電極層１６の間の半導体層１４’が、分離されていない。したがって、メモリセルＭＣが微細化され、２つのゲート電極層１６の間の距離が短くなると、ｙ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が大きくなる。よって、フラッシュメモリ９００の動作が不安定になるおそれがある。

【0098】

実施形態のフラッシュメモリ１００は、ｙ方向に隣り合う２つのゲート電極層１６の間の半導体層１４は第１の層間絶縁層２６によって分離されている。具体的には、例えば、第１の半導体層１４ａと第２の半導体層１４ｂとの間には第１の層間絶縁層２６が設けられ、第１の半導体層１４ａと第２の半導体層１４ｂはｙ方向において分離されている。したがって、メモリセルＭＣが微細化され、２つのゲート電極層１６の間の距離が短くなった場合でも、ｙ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が抑制される。よって、フラッシュメモリ１００の動作が安定する。

【0099】

比較例のフラッシュメモリ９００は、ｚ方向に隣り合う２つの半導体層１４の間に第２の層間絶縁層２８’が設けられる。したがって、メモリセルＭＣが微細化され、ｚ方向に隣り合う２つの半導体層１４’の間の距離が短くなると、ｚ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が大きくなる。よって、フラッシュメモリ９００の動作が不安定になるおそれがある。

【0100】

実施形態のフラッシュメモリ１００は、ｚ方向に隣り合う２つの半導体層１４の間に第２の層間絶縁層２８は設けられず、ｚ方向に隣り合う２つの半導体層１４は空隙ＡＧによって分離される。具体的には、例えば、第１の半導体層１４ａと第３の半導体層１４ｃとの間は空隙ＡＧによって分離される。空隙ＡＧの誘電率は、固体絶縁体である第２の層間絶縁層２８に対して極めて小さい。したがって、メモリセルＭＣが微細化され、２つの半導体層１４の間の距離が短くなった場合でも、ｚ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が抑制される。よって、フラッシュメモリ１００の動作が安定する。

【0101】

比較例のフラッシュメモリ９００は、ｚ方向に隣り合う２つの電荷蓄積層２０の間に第２の層間絶縁層２８’が設けられる。したがって、メモリセルＭＣが微細化され、ｚ方向に隣り合う電荷蓄積層２０の間の距離が短くなると、ｚ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が大きくなる。よって、フラッシュメモリ９００の動作が不安定になるおそれがある。

【0102】

実施形態のフラッシュメモリ１００は、ｚ方向に隣り合う２つの電荷蓄積層２０の間に第２の層間絶縁層２８は設けられず、ｚ方向に隣り合う２つの電荷蓄積層２０は空隙ＡＧによって分離される。具体的には、例えば、第１の電荷蓄積層２０ａと第３の電荷蓄積層２０ｃとの間は、空隙ＡＧによって分離される。空隙ＡＧの誘電率は、固体絶縁体である第２の層間絶縁層２８に対して極めて小さい。したがって、メモリセルＭＣが微細化され、２つの電荷蓄積層２０の間の距離が短くなった場合でも、ｚ方向に隣り合う２つのメモリセルＭＣの間のセル間干渉が抑制される。よって、フラッシュメモリ１００の動作が安定する。

【0103】

比較例のフラッシュメモリ９００は、ｘ方向に隣り合う２つのゲート電極層１６の間に、第１の層間絶縁層２６’が設けられる。したがって、メモリセルＭＣが微細化され、ｘ方向に隣り合う２つのゲート電極層１６の間の距離が短くなると、２つのゲート電極層１６の間の容量が増大する。２つのゲート電極層１６の間の容量が増大すると、例えば、フラッシュメモリ９００の動作が遅延する。また、例えば、フラッシュメモリ９００の消費電力が増大する。

【0104】

実施形態のフラッシュメモリ１００は、ｘ方向に隣り合う２つのゲート電極層１６は、空隙ＡＧによって分離される。具体的には、例えば、第１のゲート電極層１６ａと第３のゲート電極層１６ｃとの間は、空隙ＡＧによって分離される。したがって、メモリセルＭＣが微細化され、ｘ方向に隣り合う２つのゲート電極層１６の間の距離が短くなった場合でも、２つのゲート電極層１６の間の容量の増大が抑制される。よって、フラッシュメモリ１００の動作が遅延することや、フラッシュメモリ１００の消費電力が増大することが抑制される。

【0105】

さらに、実施形態のフラッシュメモリ１００は、ｙ方向に隣り合う２つのゲート電極層１６も空隙ＡＧによって分離される。この点からも、２つのゲート電極層１６の間の容量の増大が抑制され、フラッシュメモリ１００の動作が遅延することや、フラッシュメモリ１００の消費電力が増大することが抑制される。

【0106】

実施形態のフラッシュメモリ１００は、ｚ方向に隣り合う２つの半導体層１４は空隙ＡＧによって分離される。このため、メモリセルアレイの機械的強度の低下が懸念される。実施形態のフラッシュメモリ１００は、第２の層間絶縁層２８が、ｚ方向に隣り合う２つの第１の層間絶縁層２６を機械的に支持する。したがって、空隙ＡＧが存在することに起因するメモリセルアレイの機械的強度の低下が抑制される。

【0107】

第２の層間絶縁層２８の第１の部分２８ａの第１のゲート電極層１６ａから第２のゲート電極層１６ｂに向かうｙ方向の幅（図１及び図２（ｂ）中のｄ１）は、第３の部分２８ｃのｙ方向の幅（図２（ｂ）中のｄ２）よりも大きいことが好ましい。第２の層間絶縁層２８の一部の幅を大きくすることで、メモリセルアレイの機械的強度が高くなる。

【0108】

メモリセルアレイの機械的強度を高くする観点から、第１の部分２８ａのｙ方向の幅ｄ１は、第３の部分２８ｃのｙ方向の幅ｄ２の１．２倍以上であることが好ましく、１．５倍以上であることがより好ましい。

【0109】

第２の層間絶縁層２８の第１の部分２８ａの第１のゲート電極層１６ａから第２のゲート電極層１６ｂに向かうｙ方向の幅（図１及び図２（ｂ）中のｄ１）は、第１の半導体層１４ａと第２の半導体層１４ｂとの間のｙ方向の距離（図１及び図２（ａ）中のｄ３）よりも小さいことが好ましい。上記構成により、ｚ方向に隣り合う２つの半導体層１４の間に第２の層間絶縁層２８が設けられることが回避できる。第１の部分２８ａのｙ方向の幅ｄ１は、第１の半導体層１４ａと第２の半導体層１４ｂとの間のｙ方向の距離ｄ３の０．８倍以下であることが好ましい。

【0110】

以上、実施形態によれば、隣り合う２つのメモリセルＭＣの間のセル間干渉が抑制され、動作が安定する半導体記憶装置を提供することができる。

【0111】

実施形態では、電荷蓄積層が導電体であるフローティングゲート型のメモリセルを例に説明したが、別の形態として、電荷蓄積層が絶縁体であるチャージトラップ型のメモリセルとすることも可能である。

【0112】

実施形態では、基板が半導体基板の場合を例に説明したが、基板は絶縁基板であっても構わない。また、別の形態として、基板を設けない構造とすることも可能である。

【0113】

実施形態では、半導体層の数が１２、ゲート電極層の数が４の場合を例示したが、半導体層の数やゲート電極層の数は、上記の数に限定されるものではない。

【0114】

以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0115】

１０ 半導体基板（基板）
１４ 半導体層
１４ａ 第１の半導体層
１４ｂ 第２の半導体層
１４ｃ 第３の半導体層
１４ｄ 第４の半導体層
１６ ゲート電極層
１６ａ 第１のゲート電極層
１６ｂ 第２のゲート電極層
１６ｃ 第３のゲート電極層
１６ｄ 第４のゲート電極層
２０ 電荷蓄積層
２０ａ 第１の電荷蓄積層
２０ｂ 第２の電荷蓄積層
２０ｃ 第３の電荷蓄積層
２０ｄ 第４の電荷蓄積層
２０ｅ 第５の電荷蓄積層
２６ 第１の層間絶縁層
２６ａ 第１の絶縁層
２６ｂ 第２の絶縁層
２８ 第２の層間絶縁層（第３の絶縁層）
２８ａ 第１の部分
２８ｂ 第２の部分
２８ｃ 第３の部分
１００ フラッシュメモリ（半導体記憶装置）
ＡＧ 空隙

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】