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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024042761
(43)【公開日】2024-03-29
(54)【発明の名称】半導体装置、および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240322BHJP
H10B 41/27 20230101ALI20240322BHJP
H10B 41/50 20230101ALI20240322BHJP
H10B 43/50 20230101ALI20240322BHJP
H01L 21/336 20060101ALI20240322BHJP
H01L 21/8234 20060101ALI20240322BHJP
【ＦＩ】
H01L27/11582
H01L27/11556
H01L27/11548
H01L27/11575
H01L29/78 371
H01L29/78 301P
H01L27/088 B
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022147548
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】船迫 友之
【テーマコード（参考）】
5F048
5F083
5F101
5F140
【Ｆターム（参考）】
5F048AA05
5F048AB01
5F048AC01
5F048BA01
5F048BB05
5F048BC06
5F048BC18
5F048BF06
5F048BF15
5F048BF16
5F083EP01
5F083EP22
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA02
5F083JA35
5F083LA10
5F083MA06
5F083MA16
5F083MA19
5F083PR05
5F101BA00
5F101BB02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH15
5F140AA24
5F140AA25
5F140BA01
5F140BD05
5F140BD19
5F140BE07
5F140BF04
5F140BG02
5F140BH15
5F140BH45
5F140BJ08
5F140BJ27
5F140BK05
5F140BK08
5F140BK13
5F140BK34
(57)【要約】
【課題】電気的特性の向上を図ることができる半導体装置、および半導体装置の製造方法を提供することである。
【解決手段】実施形態の半導体装置は、基板と、第１トランジスタと、第２トランジスタと、を備える。前記第１トランジスタは、第１拡散層領域および第２拡散層領域と、第１ゲート絶縁膜と、第１ゲート電極と、第１シリサイド層とを有する。前記第１シリサイド層は、前記第１拡散層領域上および前記第２拡散層領域上に設けられている。第２トランジスタは、第３拡散層領域および第４拡散層領域と、第２ゲート絶縁膜と、第２ゲート電極と、第２シリサイド層とを有する。前記第２シリサイド層は、前記第３拡散層領域上および前記第４拡散層領域上に設けられている。前記第１シリサイド層と前記第１ゲート絶縁膜との間の距離は、前記第２シリサイド層と前記第２ゲート絶縁膜との間の距離よりも大きい。
【選択図】図２
【解決手段】実施形態の半導体装置は、基板と、第１トランジスタと、第２トランジスタと、を備える。前記第１トランジスタは、第１拡散層領域および第２拡散層領域と、第１ゲート絶縁膜と、第１ゲート電極と、第１シリサイド層とを有する。前記第１シリサイド層は、前記第１拡散層領域上および前記第２拡散層領域上に設けられている。第２トランジスタは、第３拡散層領域および第４拡散層領域と、第２ゲート絶縁膜と、第２ゲート電極と、第２シリサイド層とを有する。前記第２シリサイド層は、前記第３拡散層領域上および前記第４拡散層領域上に設けられている。前記第１シリサイド層と前記第１ゲート絶縁膜との間の距離は、前記第２シリサイド層と前記第２ゲート絶縁膜との間の距離よりも大きい。
【選択図】図２
【特許請求の範囲】
【請求項1】
基板と、
前記基板に設けられた第１拡散層領域および第２拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第１拡散層領域と前記第２拡散層領域との間の領域に面した第１ゲート絶縁膜と、前記第１ゲート絶縁膜に対して前記基板とは反対側に位置した第１ゲート電極と、前記第１拡散層領域上および前記第２拡散層領域上に設けられた第１シリサイド層とを有した第１トランジスタと、
前記基板に設けられた第３拡散層領域および第４拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第３拡散層領域と前記第４拡散層領域との間の領域に面した第２ゲート絶縁膜と、前記第２ゲート絶縁膜に対して前記基板とは反対側に位置した第２ゲート電極と、前記第３拡散層領域上および前記第４拡散層領域上に設けられた第２シリサイド層とを有した第２トランジスタと、
を備え、
前記第１シリサイド層は、前記第１ゲート絶縁膜から離れて設けられ、
前記第１シリサイド層と前記第１ゲート絶縁膜との間の距離は、前記第２シリサイド層と前記第２ゲート絶縁膜との間の距離よりも大きい、
半導体装置。
前記基板に設けられた第１拡散層領域および第２拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第１拡散層領域と前記第２拡散層領域との間の領域に面した第１ゲート絶縁膜と、前記第１ゲート絶縁膜に対して前記基板とは反対側に位置した第１ゲート電極と、前記第１拡散層領域上および前記第２拡散層領域上に設けられた第１シリサイド層とを有した第１トランジスタと、
前記基板に設けられた第３拡散層領域および第４拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第３拡散層領域と前記第４拡散層領域との間の領域に面した第２ゲート絶縁膜と、前記第２ゲート絶縁膜に対して前記基板とは反対側に位置した第２ゲート電極と、前記第３拡散層領域上および前記第４拡散層領域上に設けられた第２シリサイド層とを有した第２トランジスタと、
を備え、
前記第１シリサイド層は、前記第１ゲート絶縁膜から離れて設けられ、
前記第１シリサイド層と前記第１ゲート絶縁膜との間の距離は、前記第２シリサイド層と前記第２ゲート絶縁膜との間の距離よりも大きい、
半導体装置。
【請求項2】
前記第１トランジスタと前記第２トランジスタとは、同サイズのトランジスタである、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記第１拡散層領域から前記第２拡散層領域に向かう方向における前記第１シリサイド層と前記第１ゲート電極との間の距離は、前記第３拡散層領域から前記第４拡散層領域に向かう方向における前記第２シリサイド層と前記第２ゲート電極との間の距離よりも大きい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項4】
前記第１トランジスタは、
前記第１拡散層領域上および前記第２拡散層領域上で前記第１シリサイド層と前記第１ゲート絶縁膜との間に設けられ、前記第１ゲート絶縁膜と連続した第１絶縁膜を有し、
前記第１ゲート絶縁膜および前記第１絶縁膜は、酸化膜である、
請求項１に記載の半導体装置。
前記第１拡散層領域上および前記第２拡散層領域上で前記第１シリサイド層と前記第１ゲート絶縁膜との間に設けられ、前記第１ゲート絶縁膜と連続した第１絶縁膜を有し、
前記第１ゲート絶縁膜および前記第１絶縁膜は、酸化膜である、
請求項１に記載の半導体装置。
【請求項5】
前記第１絶縁膜の少なくとも一部は、前記第１ゲート絶縁膜と比べて、前記基板の厚さ方向における前記基板の内側に位置する、
請求項４に記載の半導体装置。
請求項４に記載の半導体装置。
【請求項6】
前記第１絶縁膜の成分は、前記第１ゲート絶縁膜の成分と異なる、
前記第１絶縁膜は、前記第１拡散層領域の不純物と同じ極性の不純物を含む、
請求項４に記載の半導体装置。
前記第１絶縁膜は、前記第１拡散層領域の不純物と同じ極性の不純物を含む、
請求項４に記載の半導体装置。
【請求項7】
前記基板の厚さ方向を第１方向とする場合、
前記第１絶縁膜の前記第１方向の厚さは、前記第１ゲート絶縁膜の前記第１方向の厚さよりも小さい、
請求項４に記載の半導体装置。
前記第１絶縁膜の前記第１方向の厚さは、前記第１ゲート絶縁膜の前記第１方向の厚さよりも小さい、
請求項４に記載の半導体装置。
【請求項8】
前記第１絶縁膜の前記第１方向の厚さは、前記第２ゲート絶縁膜の前記第１方向の厚さよりも小さい、
請求項７に記載の半導体装置。
請求項７に記載の半導体装置。
【請求項9】
前記第１拡散層領域から前記第２拡散層領域に向かう方向を第２方向とする場合、
前記第１絶縁膜の前記第２方向の長さは、前記第１絶縁膜の前記第１方向の厚さよりも大きい、
請求項７に記載の半導体装置。
前記第１絶縁膜の前記第２方向の長さは、前記第１絶縁膜の前記第１方向の厚さよりも大きい、
請求項７に記載の半導体装置。
【請求項10】
前記基板の厚さ方向に延びて、前記第１シリサイド層に接した第１コンタクト電極をさらに備え、
前記第１絶縁膜は、前記第１シリサイド層と接する第１端を有し、
前記第１端と前記第１ゲート絶縁膜との間の距離は、前記第１端と前記第１コンタクト電極との間の距離よりも大きい、
請求項４に記載の半導体装置。
前記第１絶縁膜は、前記第１シリサイド層と接する第１端を有し、
前記第１端と前記第１ゲート絶縁膜との間の距離は、前記第１端と前記第１コンタクト電極との間の距離よりも大きい、
請求項４に記載の半導体装置。
【請求項11】
前記第１トランジスタの前記第１拡散層領域と前記第２拡散層領域との間に印加される最大電位差は、前記第２トランジスタの前記第３拡散層領域と前記第４拡散層領域との間に印加される最大電位差よりも大きい、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項12】
前記第１トランジスタの導電形と前記第２トランジスタの導電形とは、異なる、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記第１トランジスタは、ｎ型のトランジスタであり、
前記第２トランジスタは、ｐ型のトランジスタである、
請求項１２に記載の半導体装置。
前記第２トランジスタは、ｐ型のトランジスタである、
請求項１２に記載の半導体装置。
【請求項14】
基板と、
前記基板に設けられた第１拡散層領域および第２拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第１拡散層領域と前記第２拡散層領域との間の領域に面したゲート絶縁膜と、前記ゲート絶縁膜に対して前記基板とは反対側に位置したゲート電極と、前記第１拡散層領域上および前記第２拡散層領域上に設けられたシリサイド層とを有したトランジスタと、
を備え、
前記トランジスタは、
前記第１拡散層領域上および前記第２拡散層領域上で前記シリサイド層と前記ゲート絶縁膜との間に設けられ、前記第１ゲート絶縁膜と連続した第１絶縁膜を有し、
前記第１絶縁膜の成分は、前記第１ゲート絶縁膜の成分と異なり、
前記第１絶縁膜は、前記第１拡散層領域の不純物と同じ極性の不純物を含む、
半導体装置。
前記基板に設けられた第１拡散層領域および第２拡散層領域と、前記基板上に設けられ、少なくとも一部が前記第１拡散層領域と前記第２拡散層領域との間の領域に面したゲート絶縁膜と、前記ゲート絶縁膜に対して前記基板とは反対側に位置したゲート電極と、前記第１拡散層領域上および前記第２拡散層領域上に設けられたシリサイド層とを有したトランジスタと、
を備え、
前記トランジスタは、
前記第１拡散層領域上および前記第２拡散層領域上で前記シリサイド層と前記ゲート絶縁膜との間に設けられ、前記第１ゲート絶縁膜と連続した第１絶縁膜を有し、
前記第１絶縁膜の成分は、前記第１ゲート絶縁膜の成分と異なり、
前記第１絶縁膜は、前記第１拡散層領域の不純物と同じ極性の不純物を含む、
半導体装置。
【請求項15】
基板上に第１不純物をドープすることにより、互いに離間した第１低濃度拡散層領域および第２低濃度拡散層領域を形成し、
前記第１低濃度拡散層領域のうち前記第２低濃度拡散層領域側に位置する一部に、前記第１不純物と同じ極性の第２不純物を、前記第１低濃度拡散層領域にドープされた前記第１不純物よりも高濃度にドープすることにより、第１高濃度拡散層領域を形成し、
前記第２低濃度拡散層領域のうち前記第１低濃度拡散層領域側に位置する一部に、前記第２不純物を、前記第２低濃度拡散層領域にドープされた前記第１不純物よりも高濃度にドープすることにより、第２高濃度拡散層領域を形成し、
前記第１高濃度拡散層領域および前記第２高濃度拡散層領域を形成した後に、前記基板上の表面を酸化して第１酸化膜を形成し、
前記第１酸化膜上にマスクを設けて前記第１酸化膜の第１部分を除去するとともに、前記マスク下の領域に位置する前記第１酸化膜の第２部分および前記マスク下の領域に隣接する領域に位置する前記第１酸化膜の第３部分を残留させ、
前記第１酸化膜の前記第２部分上にゲート電極を形成し、
前記第１酸化膜の前記第１部分を除去することで露出した前記基板上の領域にシリサイド層を形成する、
ことを含む半導体装置の製造方法。
前記第１低濃度拡散層領域のうち前記第２低濃度拡散層領域側に位置する一部に、前記第１不純物と同じ極性の第２不純物を、前記第１低濃度拡散層領域にドープされた前記第１不純物よりも高濃度にドープすることにより、第１高濃度拡散層領域を形成し、
前記第２低濃度拡散層領域のうち前記第１低濃度拡散層領域側に位置する一部に、前記第２不純物を、前記第２低濃度拡散層領域にドープされた前記第１不純物よりも高濃度にドープすることにより、第２高濃度拡散層領域を形成し、
前記第１高濃度拡散層領域および前記第２高濃度拡散層領域を形成した後に、前記基板上の表面を酸化して第１酸化膜を形成し、
前記第１酸化膜上にマスクを設けて前記第１酸化膜の第１部分を除去するとともに、前記マスク下の領域に位置する前記第１酸化膜の第２部分および前記マスク下の領域に隣接する領域に位置する前記第１酸化膜の第３部分を残留させ、
前記第１酸化膜の前記第２部分上にゲート電極を形成し、
前記第１酸化膜の前記第１部分を除去することで露出した前記基板上の領域にシリサイド層を形成する、
ことを含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体基板と、半導体基板に設けられたトランジスタとを備えた半導体装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－０４９９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、電気的特性の向上を図ることができる半導体装置、および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体装置は、基板と、第１トランジスタと、第２トランジスタとを備える。前記第１トランジスタは、第１拡散層領域および第２拡散層領域と、第１ゲート絶縁膜と、第１ゲート電極と、第１シリサイド層とを有する。前記第１拡散層領域および前記第２拡散層領域は、前記基板に設けられている。前記第１ゲート絶縁膜は、前記基板上に設けられ、少なくとも一部が前記第１拡散層領域と前記第２拡散層領域との間の領域に面する。前記第１ゲート電極は、前記第１ゲート絶縁膜に対して前記基板とは反対側に位置している。前記第１シリサイド層は、前記第１拡散層領域上および前記第２拡散層領域上に設けられている。第２トランジスタは、第３拡散層領域および第４拡散層領域と、第２ゲート絶縁膜と、第２ゲート電極と、第２シリサイド層とを有する。前記第３拡散層領域および前記第４拡散層領域は、前記基板に設けられている。前記第２ゲート絶縁膜は、前記基板上に設けられ、少なくとも一部が前記第３拡散層領域と前記第４拡散層領域との間の領域に面する。前記第２ゲート電極は、前記第２ゲート絶縁膜に対して前記基板とは反対側に位置している。前記第２シリサイド層は、前記第３拡散層領域上および前記第４拡散層領域上に設けられている。前記第１シリサイド層は、前記第１ゲート絶縁膜から離れて設けられている。前記第１シリサイド層と前記第１ゲート絶縁膜との間の第１距離は、前記第２シリサイド層と前記第２ゲート絶縁膜との間の第２距離よりも大きい。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体装置の構成例を示す断面図。
【図2】実施形態の半導体基板および第１トランジスタの構成例を示す断面図。
【図3】実施形態の半導体基板および第２トランジスタの構成例を示す断面図。
【図4】実施形態の半導体装置の製造方法を説明するための図。
【図5】実施形態の半導体装置の製造方法を説明するための図。
【図6】実施形態の半導体装置の製造方法を説明するための図。
【図7】実施形態の半導体装置の製造方法を説明するための図。
【図8】実施形態の半導体装置の製造方法を説明するための図。
【図9】実施形態の半導体装置の製造方法を説明するための図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「面する」とは、ある方向で見た場合に２つの部材が重なることを意味し、上記２つの部材の間に別の部材が存在する場合も含み得る。
【0008】
先に、Ｘ方向、Ｙ方向、およびＺ方向について定義する。Ｘ方向およびＹ方向は、後述する半導体基板２０の表面に沿う方向である（図２、図３参照）。Ｘ方向は、後述する第１トランジスタ３０においてソース領域３１からドレイン領域３２に向かう方向であり（図２参照）、後述する第２トランジスタ４０においてソース領域４１からドレイン領域４２に向かう方向である（図３参照）。Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向である。Ｚ方向は、半導体基板２０の厚さ方向である（図２、図３参照）。以下の説明では、半導体基板２０に対してトランジスタＴｒが位置する側を「上」、その反対側を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。
【0009】
（実施形態）
＜１． 半導体装置の構成例＞
図１は、実施形態の半導体装置１の構成例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのような半導体記憶装置である。半導体装置１は、例えば、アレイチップ２と、回路チップ３とを有する。
＜１． 半導体装置の構成例＞
図１は、実施形態の半導体装置１の構成例を示す断面図である。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのような半導体記憶装置である。半導体装置１は、例えば、アレイチップ２と、回路チップ３とを有する。
【0010】
アレイチップ２は、情報を記憶可能なチップである。アレイチップ２は、例えば、積層体１１と、複数のメモリピラー１２と、ソース線ＳＬと、複数のビット線ＢＬとを含む。積層体１１は、複数のワード線１１ａと、複数の絶縁層１１ｂとを含む。複数のワード線１１ａと複数の絶縁層１１ｂとは、Ｚ方向に１層ずつ交互に積層されている。
【0011】
複数のメモリピラー１２は、積層体１１内をＺ方向に延びている。各メモリピラー１２は、メモリピラー１２の中心部から外周側に向けて、絶縁部、チャネル層、トンネル絶縁膜、電荷蓄積部、およびブロック絶縁膜を含む。各メモリピラー１２の一端部は、ソース線ＳＬと接続されている。各メモリピラー１２の他端部は、ビット線ＢＬと接続されている。各メモリピラー１２と各ワード線１１ａとの交差部分には、メモリセルトランジスタＭＣが形成されている。メモリセルトランジスタＭＣは、電荷が蓄積されることで情報を記憶可能な記憶素子である。
【0012】
回路チップ３は、アレイチップ２の動作を制御する制御回路である。回路チップ３は、例えば、半導体基板２０と、複数のトランジスタＴｒと、複数の配線Ｌとを備える。複数のトランジスタＴｒは、半導体基板２０上に設けられている。配線Ｌは、トランジスタＴｒとアレイチップ２とを接続している。
【0013】
＜２．半導体基板およびトランジスタの構成＞
次に、半導体基板２０およびトランジスタＴｒの構成について詳しく説明する。
次に、半導体基板２０およびトランジスタＴｒの構成について詳しく説明する。
【0014】
＜２．１ 半導体基板＞
図２は、半導体基板２０および後述する第１トランジスタ３０の構成例を示す断面図である。図３は、半導体基板２０および後述する第２トランジスタ４０の構成例を示す断面図である。
半導体基板２０は、例えば、シリコン基板である。半導体基板２０は、「基板」の一例である。図２、図３に示すように、半導体基板２０は、例えば、基板本体２１と、素子分離部２２とを有する。
図２は、半導体基板２０および後述する第１トランジスタ３０の構成例を示す断面図である。図３は、半導体基板２０および後述する第２トランジスタ４０の構成例を示す断面図である。
半導体基板２０は、例えば、シリコン基板である。半導体基板２０は、「基板」の一例である。図２、図３に示すように、半導体基板２０は、例えば、基板本体２１と、素子分離部２２とを有する。
【0015】
基板本体２１は、トランジスタＴｒが設けられる土台となる部分である。基板本体２１は、シリコン材料を含む。基板本体２１は、少なくともトランジスタＴｒが設けられる領域の一部に、後述するトランジスタＴｒのソース領域およびドレイン領域とは異なる極性（異なる導電形）のウェル領域２１ａを有する。
【0016】
素子分離部２２は、半導体基板２０に設けられる複数のトランジスタＴｒを電気的に分離する分離部である。素子分離部２２は、半導体基板２０では、各トランジスタＴｒの活性化領域Ａを囲むように設けられている。
【0017】
＜２．２ トランジスタ＞
複数のトランジスタＴｒは、第１トランジスタ３０（図２参照）と、第２トランジスタ４０（図３参照）とを含む。第１トランジスタ３０および第２トランジスタ４０の各々は、電界効果型トランジスタであり、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）である。
複数のトランジスタＴｒは、第１トランジスタ３０（図２参照）と、第２トランジスタ４０（図３参照）とを含む。第１トランジスタ３０および第２トランジスタ４０の各々は、電界効果型トランジスタであり、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor-Field-Effect-Transistor）である。
【0018】
第１トランジスタ３０および第２トランジスタ４０は、半導体装置１において高い電圧（例えば２０Ｖ以上の電圧）が印加される高電圧トランジスタである。第１トランジスタ３０および第２トランジスタ４０は、同サイズのトランジスタである。本出願で「トランジスタが同サイズ」とは、後述するゲート絶縁膜（例えばゲート絶縁膜３３，４３）のＺ方向の厚さの違いが１０％以下であることを意味する。別の観点で述べると、「トランジスタが同サイズ」とは、後述するゲート電極（例えばゲート電極３４，４４）のＺ方向の厚さの違いが１０％以下であることを意味してもよい。同サイズである第１トランジスタ３０および第２トランジスタ４０は、例えば共通した工程によりトランジスタＴｒの構成の一部（例えばゲート電極３４，４４）が一括して形成される。本実施形態では、第１トランジスタ３０の導電形と第２トランジスタ４０の導電形とは、互いに異なる。
【0019】
＜２．２．１ 第１トランジスタ＞
第１トランジスタ３０は、例えばｎ型の高電圧トランジスタである。図２に示すように、第１トランジスタ３０は、ソース領域３１と、ドレイン領域３２と、ゲート絶縁膜３３と、ゲート電極３４と、第１シリサイド層３５と、第１絶縁膜３６とを有する。
第１トランジスタ３０は、例えばｎ型の高電圧トランジスタである。図２に示すように、第１トランジスタ３０は、ソース領域３１と、ドレイン領域３２と、ゲート絶縁膜３３と、ゲート電極３４と、第１シリサイド層３５と、第１絶縁膜３６とを有する。
【0020】
ソース領域３１およびドレイン領域３２は、半導体基板２０の上部の一部として設けられている。ソース領域３１およびドレイン領域３２は、第１トランジスタ３０に対応する活性化領域Ａに設けられている。ソース領域３１およびドレイン領域３２は、Ｘ方向に互いに離れている。ソース領域３１およびドレイン領域３２は、半導体基板２０の上部にｎ型の不純物を、例えばイオン注入によりドープすることで形成されている。本実施形態では、ソース領域３１およびドレイン領域３２の各々に、Ｐ（リン）がドープされている。ソース領域３１は、「第１拡散層領域」の一例である。ドレイン領域３２は、「第２拡散層領域」の一例である。
【0021】
ソース領域３１の上方には、コンタクト電極Ｃ１が設けられている。コンタクト電極Ｃ１は、Ｚ方向でソース領域３１に接続されている。本実施形態では、コンタクト電極Ｃ１は、Ｚ方向に延びて第１シリサイド層３５に接し、第１シリサイド層３５を介してソース領域３１に接続されている。コンタクト電極Ｃ１は、「第１コンタクト電極」の一例である。ドレイン領域３２の上方には、コンタクト電極Ｃ２が設けられている。コンタクト電極Ｃ２は、Ｚ方向でドレイン領域３２に接続されている。本実施形態では、コンタクト電極Ｃ２は、Ｚ方向に延びて第１シリサイド層３５に接し、第１シリサイド層３５を介してドレイン領域３２に接続されている。
【0022】
ゲート絶縁膜３３は、半導体基板２０とゲート電極３４との間に位置し、半導体基板２０とゲート電極３４とを電気的に絶縁する絶縁膜である。ゲート絶縁膜３３は、半導体基板２０の表面上に設けられている。ゲート絶縁膜３３の少なくとも一部は、ソース領域３１とドレイン領域３２との間の領域にＺ方向で面する。ゲート絶縁膜３３は、例えばシリコン酸化物により形成されている。ゲート絶縁膜３３は、「第１ゲート絶縁膜」の一例である。本出願で「ゲート絶縁膜」とは、ゲート電極と基板との間に配置され、Ｚ方向の厚さが一定の絶縁部（例えば図２で厚さＤ１１を有する部分、図３で厚さＤ１２を有する部分）を意味する。
【0023】
ゲート電極３４は、ゲート絶縁膜３３に対して半導体基板２０とは反対側に位置する。
ゲート電極３４の少なくとも一部は、ゲート絶縁膜３３を間に挟んで半導体基板２０のソース領域３１とドレイン領域３２との間の領域にＺ方向で面する。ゲート電極３４は、例えば、不純物を含むポリシリコンにより形成されている。ゲート電極３４は、「第１ゲート電極」の一例である。ゲート電極３４の上方には、コンタクト電極Ｃ３が設けられている。コンタクト電極Ｃ３は、Ｚ方向でゲート電極３４に接続されている。
ゲート電極３４の少なくとも一部は、ゲート絶縁膜３３を間に挟んで半導体基板２０のソース領域３１とドレイン領域３２との間の領域にＺ方向で面する。ゲート電極３４は、例えば、不純物を含むポリシリコンにより形成されている。ゲート電極３４は、「第１ゲート電極」の一例である。ゲート電極３４の上方には、コンタクト電極Ｃ３が設けられている。コンタクト電極Ｃ３は、Ｚ方向でゲート電極３４に接続されている。
【0024】
第１シリサイド層３５は、ソース領域３１上およびドレイン領域３２上に設けられている。第１シリサイド層３５は、ゲート絶縁膜３３およびゲート電極３４から離間している。
【0025】
第１絶縁膜３６は、ソース領域３１上およびドレイン領域３２上で第１シリサイド層３５とゲート絶縁膜３３との間に設けられている。第１絶縁膜３６は、第１シリサイド層３５の形成を阻害するブロック膜として機能する。第１絶縁膜３６は、ゲート絶縁膜３３と繋がり、連続している。ゲート絶縁膜３３および第１絶縁膜３６は、酸化膜である。
【0026】
ソース領域３１上では、第１絶縁膜３６は、ゲート絶縁膜３３から、ゲート電極３４とコンタクト電極Ｃ１との間の中間地点Ｐｃ１よりもコンタクト電極Ｃ１側の領域まで延在している。また、ドレイン領域３２上では、第１絶縁膜３６は、ゲート絶縁膜３３から、ゲート電極３４とコンタクト電極Ｃ２との間の中間地点Ｐｃ２よりもコンタクト電極Ｃ２側の領域まで延在している。
【0027】
第１絶縁膜３６のＺ方向の厚さＤ１は、例えば、１０ｎｍ以上３０ｎｍ以下である。第１絶縁膜３６のＺ方向の厚さＤ１は、ゲート絶縁膜３３のＺ方向の厚さＤ１１よりも小さい。第１絶縁膜３６のＺ方向の厚さＤ１は、ゲート絶縁膜４３のＺ方向の厚さＤ１２よりも小さい。第１絶縁膜３６のＺ方向の厚さＤ１は、シリサイド層３５のＺ方向の厚さＤ１３よりも大きい。
【0028】
また、第１絶縁膜３６のＸ方向の長さ（後述する距離Ｌ１に相当）は、第１絶縁膜のＺ方向の厚さＤ１よりも大きい。また、第１絶縁膜３６は、シリサイド層３５と接する第１端３６ｅを有する。第１端３６ｅとゲート絶縁膜３３との間の距離Ｌ５は、第１端３６ｅとコンタクト電極Ｃ１との間の距離Ｌ６よりも大きい。距離Ｌ５は、後述する距離Ｌ１に相当する距離である。距離Ｌ６は、Ｘ方向（ソース領域３１からドレイン領域３２に向かう方向）における第１端３６ｅとコンタクト電極Ｃ１との間の距離であり、例えば、Ｘ方向における第１端３６ｅとコンタクト電極Ｃ１との間の最短距離である。
【0029】
第１絶縁膜３６の少なくとも一部は、ゲート絶縁膜３３よりも半導体基板２０の内側（Ｚ方向における内側）に位置している。例えば、第１絶縁膜３６の少なくとも一部は、ゲート絶縁膜３３と半導体基板２０との界面Ｂよりも半導体基板２０の内側（Ｚ方向における内側）に位置している。
【0030】
より詳細には、第１絶縁膜３６は、Ｚ方向で、例えば深さＤ２＝２０ｎｍ程度、ゲート絶縁膜３３と半導体基板２０との界面Ｂよりも半導体基板２０の内側に深く形成されている。また、第１絶縁膜３６は、半導体基板２０とは反対側に向いた表面Ｓ１を有する。ゲート絶縁膜３３は、半導体基板２０とは反対側に向いた表面Ｓ２を有する。第１絶縁膜３６の表面Ｓ１は、ゲート絶縁膜３３の表面Ｓ２よりもＺ方向で半導体基板２０側に位置する。第１シリサイド層３５は、半導体基板２０側に向いた表面Ｓ３を有する。第１絶縁膜３６の表面Ｓ１は、第１シリサイド層３５の表面Ｓ３よりもＺ方向で半導体基板２０から離間した位置にある。
【0031】
第１絶縁膜３６は、ゲート絶縁膜３３と同様にシリコン酸化物により形成されている。ただし、第１絶縁膜３６の成分は、ゲート絶縁膜３３の成分と異なる。第１絶縁膜３６は、ソース領域３１およびドレイン領域３２の不純物と同じ極性の不純物を含む。本実施形態では、第１絶縁膜３６は、ソース領域３１およびドレイン領域３２の不純物と同じ極性の不純物として、Ａｓ（ヒ素）を含む。
【0032】
上述の第１トランジスタ３０では、ソース領域３１とドレイン領域３２との間に印加される電位差（最大電位差）が、例えば２０Ｖ以上に設定されている。
【0033】
＜２．２．２ 第２トランジスタ＞
第２トランジスタ４０は、例えばｐ型の高電圧トランジスタである。図３に示すように、第２トランジスタ４０は、ソース領域４１と、ドレイン領域４２と、ゲート絶縁膜４３と、ゲート電極４４と、第２シリサイド層４５とを有する。
第２トランジスタ４０は、例えばｐ型の高電圧トランジスタである。図３に示すように、第２トランジスタ４０は、ソース領域４１と、ドレイン領域４２と、ゲート絶縁膜４３と、ゲート電極４４と、第２シリサイド層４５とを有する。
【0034】
ソース領域４１およびドレイン領域４２は、半導体基板２０の上部の一部として設けられている。ソース領域４１およびドレイン領域４２は、第２トランジスタ４０に対応する活性化領域Ａに設けられている。ソース領域４１およびドレイン領域４２は、Ｘ方向に互いに離れている。ソース領域４１およびドレイン領域４２は、半導体基板２０の上部に不純物を、例えばイオン注入によりドープすることで形成されている。本実施形態では、ソース領域４１およびドレイン領域４２の各々に、Ｂ（ボロン）がドープされている。ソース領域４１は、「第３拡散層領域」の一例である。ドレイン領域４２は、「第４拡散層領域」の一例である。
【0035】
ソース領域４１の上方には、コンタクト電極Ｃ４が設けられている。コンタクト電極Ｃ４は、Ｚ方向でソース領域４１に接続されている。本実施形態では、コンタクト電極Ｃ４は、Ｚ方向に延びて第２シリサイド層４５に接し、第２シリサイド層４５を介してソース領域４１に接続されている。ドレイン領域４２の上方には、コンタクト電極Ｃ５が設けられている。コンタクト電極Ｃ５は、Ｚ方向でドレイン領域４２に接続されている。本実施形態では、コンタクト電極Ｃ５は、Ｚ方向に延びて第２シリサイド層４５に接し、第２シリサイド層４５を介してドレイン領域４２に接続されている。
【0036】
ゲート絶縁膜４３は、半導体基板２０とゲート電極４４との間に位置し、半導体基板２０とゲート電極４４とを電気的に絶縁する絶縁膜である。ゲート絶縁膜４３は、半導体基板２０の表面上に設けられている。ゲート絶縁膜４３の少なくとも一部は、ソース領域４１とドレイン領域４２との間の領域にＺ方向で面する。ゲート絶縁膜４３は、例えばシリコン酸化物により形成されている。ゲート絶縁膜４３は、「第２ゲート絶縁膜」の一例である。
【0037】
ゲート電極４４は、ゲート絶縁膜４３に対して半導体基板２０とは反対側に位置する。ゲート電極４４の少なくとも一部は、ゲート絶縁膜４３を間に挟んで半導体基板２０のソース領域４１とドレイン領域４２との間の領域にＺ方向で面する。ゲート電極４４は、例えば、不純物を含むポリシリコンにより形成されている。ゲート電極４４は、「第２ゲート電極」の一例である。ゲート電極４４の上方には、コンタクト電極Ｃ６が設けられている。コンタクト電極Ｃ６は、Ｚ方向でゲート電極４４に接続されている。
【0038】
第２シリサイド層４５は、ソース領域４１上およびドレイン領域４２上に設けられている。第２シリサイド層４５は、例えば、ソース領域４１上およびドレイン領域４２の全面（例えば、ソース領域４１上およびドレイン領域４２の各々の一部がゲート絶縁膜４３の下方に位置する場合は、当該一部を除いた全面）にわたって設けられている。第２シリサイド層４５は、ゲート絶縁膜４３と接している。
【0039】
上述の第２トランジスタ４０では、ソース領域４１とドレイン領域４２との間に印加される電位差（例えば最大電位差）が、例えば２０Ｖ以上に設定されている。
【0040】
【0041】
上述したように、第１トランジスタ３０は、第１絶縁膜３６を有している。このため、第２トランジスタ４０におけるゲート絶縁膜４３および第２シリサイド層４５と異なり、第１トランジスタ３０では、ゲート絶縁膜３３と第１シリサイド層３５とが離間している。第１シリサイド層３５とゲート絶縁膜３３との間の第１距離Ｌ１は、第２シリサイド層４５とゲート絶縁膜４３との第２距離Ｌ２よりも大きい。第１距離Ｌ１は、Ｘ方向（ソース領域３１からドレイン領域３２に向かう方向）における第１シリサイド層３５とゲート絶縁膜３３との間の距離であり、例えば、Ｘ方向における第１シリサイド層３５とゲート絶縁膜３３との間の最短距離である。第２距離Ｌ２は、Ｘ方向（ソース領域４１からドレイン領域４２に向かう方向）における第２シリサイド層４５とゲート絶縁膜４３との間の距離であり、例えば、Ｘ方向における第２シリサイド層４５とゲート絶縁膜４３との間の最短距離である。本実施形態では、第２シリサイド層４５とゲート絶縁膜４３とが接している。この場合、第２距離Ｌ２は、ゼロである。ただし、第２距離Ｌ２はゼロに限定されず、第２シリサイド層４５はゲート絶縁膜４３から離れていてもよい。
【0042】
別の観点で述べると、第１シリサイド層３５とゲート電極３４との間の第３距離Ｌ３は、第２シリサイド層４５とゲート電極４４との第２距離Ｌ４よりも大きい。第１距離Ｌ３は、Ｘ方向（ソース領域３１からドレイン領域３２に向かう方向）における第１シリサイド層３５とゲート電極３４との間の距離であり、例えば、Ｘ方向における第１シリサイド層３５とゲート電極３４との間の最短距離である。第４距離Ｌ４は、Ｘ方向（ソース領域４１からドレイン領域４２に向かう方向）における第２シリサイド層４５とゲート電極４４との間の距離であり、例えば、第２シリサイド層４５とゲート電極４４との間の最短距離である。
【0043】
また、第１トランジスタ３０および第２トランジスタ４０は、ともに例えばメモリセルトランジスタＭＣの書き込み若しくは消去、または、ワード線１１ａに電圧を印加するためのワードラインドライバやセレクトゲートトランジスタとして使用される。ただし、第１トランジスタ３０においてソース領域３１とドレイン領域３２との間に印加される電位差（例えば最大電位差）は、第２トランジスタ４０においてソース領域４１とドレイン領域４２との間に印加される電位差（例えば最大電位差）よりも大きい。
【0044】
＜３ 半導体装置の製造方法＞
次に、半導体装置１の製造方法について説明する。ここでは、第１トランジスタ３０、および第２トランジスタ４０に関する製造方法について説明する。半導体装置１の他の構成の製造工程については、公知の方法を用いることができる。
次に、半導体装置１の製造方法について説明する。ここでは、第１トランジスタ３０、および第２トランジスタ４０に関する製造方法について説明する。半導体装置１の他の構成の製造工程については、公知の方法を用いることができる。
【0045】
図４から図９は、半導体装置１の製造方法を説明するための図である。
以下では、第１トランジスタ３０が形成される領域を第１領域１０１と称し、第２トランジスタ４０が形成される領域を第２領域１０２と称して説明する。
以下では、第１トランジスタ３０が形成される領域を第１領域１０１と称し、第２トランジスタ４０が形成される領域を第２領域１０２と称して説明する。
【0046】
まず、図４に示すように、第１領域１０１、および第２領域１０２ともに、半導体基板２０に素子分離部２２が設けられる。
【0047】
まず、第２領域１０２で、半導体基板２０上の２つの素子分離部２２の間の領域に不純物（本実施形態では、ボロン（Ｂ））をドープする。このとき、半導体基板２０の表面上にレジストパターンを設けた状態でイオン注入を行うことにより、不純物ドープが行われる。不純物は２つの素子分離部２２のうち一方の素子分離部２２側寄りの領域と、他方の素子分離部２２側の領域とにそれぞれドープされる。これにより、２つの素子分離部２２の間の領域には、Ｘ方向に互いに離間した第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４が形成される。第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４は、いわゆる低濃度不純物ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）である。第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４における不純物のドープ量は、例えば１０１２～１０１３ｃｍ－２である。
【0048】
第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４を形成するためにドープされる不純物は、ボロン（Ｂ）に限られない。
【0049】
続いて、第１領域１０１で、半導体基板２０上の２つの素子分離部２２の間の領域に第１不純物（本実施形態では、リン（Ｐ））をドープする。このとき、例えばレジストパターンを新しく設けてイオン注入を行うことにより、不純物ドープが行われる。第１不純物は２つの素子分離部２２のうち一方の素子分離部２２側寄りの領域と、他方の素子分離部２２側の領域とにそれぞれドープされる。これにより、２つの素子分離部２２の間の領域には、Ｘ方向に互いに離間した第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２が形成される。第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２は、いわゆるＬＤＤである。第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２における第１不純物のドープ量は、例えば１０１２～１０１３ｃｍ－２である。
【0050】
第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２を形成するためにドープされる第１不純物は、リン（Ｐ）に限られない。
【0051】
次に、図５に示すように、第１領域１０１では、レジストパターンをさらに張り直し、イオン注入を行う。これにより、第１低濃度拡散層領域１１１のうち第２低濃度拡散層領域１１２側に位置した一部に、第１不純物と同じ極性の第２不純物（本実施形態ではヒ素（Ａｓ））を、第１低濃度拡散層領域１１１にドープされた第１不純物よりも高濃度にドープする。これにより、第１低濃度拡散層領域１１１のうち第２低濃度拡散層領域１１２側に位置した一部には、第１高濃度拡散層領域１２１が形成される。
【0052】
同時に、第２低濃度拡散層領域１１２のうち第１低濃度拡散層領域１１１側に位置した一部に、第２不純物を、第２低濃度拡散層領域１１２にドープされた第１不純物よりも高濃度にドープする。これにより、第２低濃度拡散層領域１１２のうち第１低濃度拡散層領域１１１側に位置した一部には、第２高濃度拡散層領域１２２が形成される。
【0053】
第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２は、いわゆる高濃度不純物ドレイン（ＨＤＤ：Ｈｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）である。第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２における第２不純物のドープ量は、例えば１０１４～１０１５ｃｍ－２である。第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２における第２不純物のドープ量は、第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２における第１不純物のドープ量よりも、少なくとも×１０倍以上多くなっている。
【0054】
第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２を形成するためにドープされる第２不純物は、ヒ素（Ａｓ）に限られない。第２不純物は、第１不純物と極性が同じであればよい。本実施形態の場合、第２不純物は、例えばリン（Ｐ）であってもよい。
【0055】
次に、図６に示すように、第１領域１０１では、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２を形成した後に、半導体基板２０上の表面を加熱して酸化する。これにより、第１酸化膜１３１が形成される。このとき、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２が酸化して生じた第１酸化膜１３１の一部（例えば第１酸化膜１３１の第３部分１３１ｃ）は、ドープされた第２不純物の存在によって、半導体基板２０上の他の部分（例えば第１酸化膜１３１の第１部分１３１ａ）よりも厚くなる。第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２以外の領域（第１酸化膜１３１の第１部分１３１ａ）では、第１酸化膜１３１は、一様な厚さとなる。
【0056】
第２領域１０２でも、半導体基板２０上の表面を加熱して酸化する。これにより、一様な厚さの第２酸化膜１３２が形成される。
【0057】
次に、図７に示すように、第１領域１０１では、第１酸化膜１３１の不要部分（第１酸化膜１３１の第１部分１３１ａ）が除去される。第１酸化膜１３１の不要部分の除去は、例えばウェットエッチングにより行われる。この時、第１低濃度拡散層領域１１１と第２低濃度拡散層領域１１２との間に位置した第１酸化膜１３１（例えば第１酸化膜１３１の第２部分１３１ｂ）を、マスクＭを用いてマスクする。このマスクＭは、第１高濃度拡散層領域１２１と第２高濃度拡散層領域１２２との間の領域に設置される。マスクＭ下に位置した領域の第１酸化膜１３１は除去されない。マスクＭ下の除去されずに残留した第１酸化膜１３１（例えば第１酸化膜１３１の第２部分１３１ｂ）がゲート絶縁膜３３となる。
【0058】
また、上述したように、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２に対応する領域、すなわちマスクＭ下の領域に隣接する領域の第１酸化膜１３１（例えば第１酸化膜１３１の第３部分１３１ｃ）は、他の領域よりも厚い。このため、マスクＭ下の領域に隣接する領域の第１酸化膜１３１（例えば第１酸化膜１３１の第３部分１３１ｃ）は、全て除去されずに一部が残留する。このマスクＭ下の第１酸化膜１３１に隣接する第１酸化膜１３１により第１絶縁膜３６が形成される。
【0059】
エッチングが完了すると、第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２のうち酸化していない部分の一部が露出する。
【0060】
一方で、第２領域１０２では、第２酸化膜１３２の不要部分が除去される。第２酸化膜１３２の不要部分の除去は、例えばウェットエッチングにより行われる。この時、第３低濃度拡散層領域１１３と第４低濃度拡散層領域１１４との間の第２酸化膜１３２を、マスクＭを用いてマスクする。マスクＭ下の第２酸化膜１３２は除去されない。マスクＭ下の除去されずに残留した第２酸化膜１３２がゲート絶縁膜４３となる。
【0061】
エッチングが完了すると、第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４のうち酸化していない部分の一部が露出する。
【0062】
次に、図８に示すように、第１領域１０１では、マスクＭ下の領域に残留した第１酸化膜１３１（ゲート絶縁膜３３）上にゲート電極３４を形成する。第２領域１０２でも、第３低濃度拡散層領域１１３と第４低濃度拡散層領域１１４との間に残留した第２酸化膜１３２（ゲート絶縁膜４３）上にゲート電極４４を形成する。
【0063】
次に、図９に示すように、第１領域１０１では、露出した第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２に、例えばイオン注入により同じ極性の不純物をさらにドープする。これにより、第１低濃度拡散層領域１１１がソース領域３１となり、第２低濃度拡散層領域１１２がドレイン領域３２となる。その後、半導体基板２０上に金属を散布して半導体基板２０と反応させて、第１酸化膜１３１を除去されて露出した半導体基板２０上の領域（ソース領域３１およびドレイン領域３２の表面）に第１シリサイド層３５を形成する。第１シリサイド層３５の形成のために散布される金属は、特に限定されないが、例えばＮｉ、Ｐｔ、Ｃｏ、Ｔｉ等が挙げられる。第１シリサイド層３５が形成される金属は、Ｎｉ中に少量のＰｔを添加したものであることが望ましい。
【0064】
第２領域１０２では、露出した第３低濃度拡散層領域１１３および第４低濃度拡散層領域１１４に、例えばイオン注入により同じ極性の不純物をさらにドープする。これにより、第３低濃度拡散層領域１１３がソース領域４１となり、第４低濃度拡散層領域１１４がドレイン領域４２となる。その後、半導体基板２０上に金属を散布して半導体基板２０と反応させて、第２酸化膜１３２を除去されて露出した半導体基板２０上の領域（ソース領域４１およびドレイン領域４２の表面）に第２シリサイド層４５を形成する。第２シリサイド層４５の形成のために散布される金属は、特に限定されないが、例えばＮｉ、Ｐｔ、Ｃｏ、Ｔｉ等が挙げられる。第２シリサイド層４５が形成される金属は、Ｎｉ中に少量のＰｔを添加したものであることが望ましい。
【0065】
次に、第１領域１０１では、ソース領域３１と重なる第１シリサイド層３５上にコンタクト電極Ｃ１を形成し、ドレイン領域３２と重なる第１シリサイド層３５上にコンタクト電極Ｃ２を形成する。さらに、ゲート電極３４上にコンタクト電極Ｃ３を形成する。このようにして、図２に示す第１トランジスタ３０の製造が完了する。
【0066】
第２領域１０２でも同様に、ソース領域４１と重なる第２シリサイド層４５上にコンタクト電極Ｃ４を形成し、ドレイン領域４２と重なる第２シリサイド層４５上にコンタクト電極Ｃ５を形成する。さらに、ゲート電極４４上にコンタクト電極Ｃ６を形成する。このようにして、図３に示す第２トランジスタ４０の製造が完了する。
【0067】
＜４ 利点＞
例えば、トランジスタのコンタクト抵抗（コンタクト電極と、ソース領域またはドレイン領域との間の抵抗）を低減するため、ソース領域およびドレイン領域の表面全域にシリサイド層を形成する場合がある。しかしながら、このようなトランジスタでは、ゲート絶縁膜とシリサイド層とが接触する。このため、トランジスタの駆動時にゲート絶縁膜下の空乏層（不図示）がソース領域およびドレイン領域側に延び、空乏層とシリサイド層中の不純物とが接触しやすくなる。空乏層とシリサイド層中の不純物とが接触すると、空乏層とシリサイド層との間に電流のリークパスが生じる。これにより、トランジスタの耐圧が劣化し、リーク電流が増大してしまう。このように、電気的特性の向上の観点から改善の余地が残されている。
例えば、トランジスタのコンタクト抵抗（コンタクト電極と、ソース領域またはドレイン領域との間の抵抗）を低減するため、ソース領域およびドレイン領域の表面全域にシリサイド層を形成する場合がある。しかしながら、このようなトランジスタでは、ゲート絶縁膜とシリサイド層とが接触する。このため、トランジスタの駆動時にゲート絶縁膜下の空乏層（不図示）がソース領域およびドレイン領域側に延び、空乏層とシリサイド層中の不純物とが接触しやすくなる。空乏層とシリサイド層中の不純物とが接触すると、空乏層とシリサイド層との間に電流のリークパスが生じる。これにより、トランジスタの耐圧が劣化し、リーク電流が増大してしまう。このように、電気的特性の向上の観点から改善の余地が残されている。
【0068】
そこで、本実施形態では、第１トランジスタ３０における第１シリサイド層３５とゲート絶縁膜３３との間の第１距離Ｌ１が、第２トランジスタ４０における第２シリサイド層４５とゲート絶縁膜４３との間の第２距離Ｌ２よりも大きくなるように、第１トランジスタ３０および第２トランジスタ４０が設計されている。
【0069】
これにより、第１トランジスタ３０では、第１シリサイド層３５と駆動時に生じる空乏層との距離が増大する。第１トランジスタ３０の駆動時にゲート絶縁膜３３下の空乏層がソース領域３１およびドレイン領域３２側に伸びたとしても、空乏層とゲート絶縁膜３３との接触が抑制される。よって、空乏層と第１シリサイド層３５間のリークパスの発生が抑制される。したがって、第１シリサイド層３５によってコンタクト抵抗を低減しつつ、第１トランジスタ３０の耐圧劣化と、リーク電流の発生が抑制され、電気的特性が向上される。
【0070】
一方で、第２トランジスタ４０では、ソース領域４１とドレイン領域４２との全面にわたって第２シリサイド層４５を形成することができる。これにより、第２トランジスタ４０では、第２シリサイド層４５によってコンタクト抵抗をより一層低減させ、駆動時のオン電流を向上させることできる。
【0071】
本実施形態では、第１トランジスタ３０は、第１絶縁膜３６を有する。第１絶縁膜３６は、ソース領域３１上およびドレイン領域３２上で第１シリサイド層３５とゲート絶縁膜３３との間に設けられ、ゲート絶縁膜３３と連続している。ゲート絶縁膜３３および第１絶縁膜３６は、酸化膜である。
これにより、半導体基板２０の表面の酸化によってゲート絶縁膜３３および第１絶縁膜３６を一括に形成することができる。さらに、第１絶縁膜３６の形成箇所では、第１シリサイド層３５の形成工程で、散布された金属が半導体基板２０の表面と接触することができず、シリサイド化反応が生じない。このため、第１シリサイド層３５とゲート絶縁膜３３とが確実に離間される。よって、ゲート絶縁膜３３下の空乏層と第１シリサイド層３５間のリークパスの発生が抑制される。すなわち、第１トランジスタ３０の耐圧劣化と、リーク電流の発生を簡単に抑制し、電気的特性を向上させることができる。
これにより、半導体基板２０の表面の酸化によってゲート絶縁膜３３および第１絶縁膜３６を一括に形成することができる。さらに、第１絶縁膜３６の形成箇所では、第１シリサイド層３５の形成工程で、散布された金属が半導体基板２０の表面と接触することができず、シリサイド化反応が生じない。このため、第１シリサイド層３５とゲート絶縁膜３３とが確実に離間される。よって、ゲート絶縁膜３３下の空乏層と第１シリサイド層３５間のリークパスの発生が抑制される。すなわち、第１トランジスタ３０の耐圧劣化と、リーク電流の発生を簡単に抑制し、電気的特性を向上させることができる。
【0072】
本実施形態では、第１絶縁膜３６の少なくとも一部は、ゲート絶縁膜３３と比べて、半導体基板２０の厚さ方向（Ｚ方向）における半導体基板２０の内側に位置する。これにより、第１シリサイド層３５と空乏層との距離がより一層増大する。より確実にリークパスの発生を抑制できる。また、第１酸化膜１３１の不要部分を除去する工程では、第１絶縁膜３６が半導体基板２０上に残留し易くなる。
【0073】
本実施形態では、第１絶縁膜３６の成分は、ゲート絶縁膜３３の成分と異なる。第１絶縁膜３６は、ソース領域３１の第１不純物と同じ極性の第２不純物を含む。これにより、第１絶縁膜３６の製造工程の前に、第２不純物をドープして半導体基板２０表面を熱酸化するだけの簡単な方法で、第１絶縁膜３６となる部分の第１酸化膜１３１を厚くし、第１酸化膜１３１の不要部分を除去する工程では、第１絶縁膜３６を残留し易くできる。
【0074】
本実施形態では、第１トランジスタ３０のソース領域３１とドレイン領域３２との間に印加される最大電位差は、第２トランジスタ４０のソース領域４１とドレイン領域４２との間に印加される最大電位差よりも大きい。これにより、電位差が大きく、空乏層と第１シリサイド層３５とが接触して耐圧劣化やリーク電流が生じやすい第１トランジスタ３０のみ、第１シリサイド層３５とゲート絶縁膜３３との第１距離Ｌ１を多くできる。
一方で、第２トランジスタ４０は、第１トランジスタ３０と比較して、ソース領域４１とドレイン領域４２との間の電位差が小さいため、ゲート絶縁膜４３下の空乏層と第２シリサイド層４５との接触によるリークが発生しづらい。このため、第２トランジスタ４０では、第２シリサイド層４５をソース領域４１およびドレイン領域４２に全面形成できる。したがって、第１トランジスタ３０のみ効率良く耐圧劣化とリーク電流の発生を抑制することができる。
一方で、第２トランジスタ４０は、第１トランジスタ３０と比較して、ソース領域４１とドレイン領域４２との間の電位差が小さいため、ゲート絶縁膜４３下の空乏層と第２シリサイド層４５との接触によるリークが発生しづらい。このため、第２トランジスタ４０では、第２シリサイド層４５をソース領域４１およびドレイン領域４２に全面形成できる。したがって、第１トランジスタ３０のみ効率良く耐圧劣化とリーク電流の発生を抑制することができる。
【0075】
本実施形態では、第１トランジスタ３０の導電形と第２トランジスタ４０の導電形とは、異なる。これにより、一方の導電形のトランジスタのみゲート絶縁膜とシリサイド層との距離を長くできるので、仕様に応じて効率良く耐圧劣化とリーク電流の発生を抑制することができる。
【0076】
本実施形態では、第１トランジスタ３０はｎ型のトランジスタであり、第２トランジスタ４０はｐ型のトランジスタである。これにより、ソース領域とドレイン領域との間の電位差が大きく、空乏層が伸長し易い傾向にあるｎ型のトランジスタのみゲート絶縁膜とシリサイド層との距離を長くできるので、効率良く耐圧劣化とリーク電流の発生を抑制することができる。
【0077】
本実施形態の半導体装置１の製造方法では、まず、半導体基板２０上に第１不純物をドープすることにより、互いに離間した第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２を形成する。続いて、第１低濃度拡散層領域１１１のうち第２低濃度拡散層領域１１２側に位置する一部に、第１不純物と同じ極性の第２不純物を、第１低濃度拡散層領域１１１にドープされた第１不純物よりも高濃度にドープすることにより、第１高濃度拡散層領域１２１を形成する。また、第２低濃度拡散層領域１１２のうち第１低濃度拡散層領域１１１側に位置する一部に、第２不純物を、第２低濃度拡散層領域１１２にドープされた第１不純物よりも高濃度にドープすることにより、第２高濃度拡散層領域１２２を形成する。続いて、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２を形成した後に、半導体基板２０上の表面を酸化して第１酸化膜１３１を形成する。そして、第１酸化膜１３１上にマスクＭを設けて、第１酸化膜１３１の第１部分１３１ａを除去するとともに、マスクＭ下の領域に位置する第１酸化膜１３１の第２部分１３１ｂおよびマスクＭ下の領域に隣接する領域に位置する第１酸化膜１３１の第３部分１３１ｃを残留させる。次に、第１酸化膜１３１の第２部分１３１ｂ上にゲート電極３４を形成する。その後、第１酸化膜１３１を除去することで露出した半導体基板２０上の領域に第１シリサイド層３５を形成する。
【0078】
ところで、半導体基板の表面を熱酸化して酸化膜を形成する場合、一般に、半導体基板中に不純物が存在している方が、半導体基板中に不純物が存在しない場合と比較して、酸化速度が上昇する。このため、ドープする不純物の濃度が高くなる程、酸化速度が上昇し酸化膜が厚くなる。
【0079】
本実施形態では、第１低濃度拡散層領域１１１中に第２不純物をさらにドープして第１高濃度拡散層領域１２１を形成し、第２低濃度拡散層領域１１２中に第２不純物をさらにドープして第２高濃度拡散層領域１２２を形成する。この状態で、半導体基板２０の表面を酸化して第１酸化膜１３１を形成しているため、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２が反応して生じた第１酸化膜１３１が厚くなる。この状態で、第１酸化膜１３１の不要部分を除去する工程を行うと、マスクＭ下の領域以外では、第１高濃度拡散層領域１２１および第２高濃度拡散層領域１２２が反応して生じた第１酸化膜１３１が残留する。マスクＭ下の領域以外でこの残留した第１酸化膜１３１が第１絶縁膜３６となる。この第１絶縁膜３６によって、第１シリサイド層３５を形成する工程で、第１絶縁膜３６の形成箇所のみシリサイド化反応が阻害される。このため、第１シリサイド層３５は、ゲート絶縁膜３３から離間した位置に形成される。
【0080】
なお、第１低濃度拡散層領域１１１および第２低濃度拡散層領域１１２中にドープされる第２不純物は、酸化膜中に吸収されにくい不純物であることが望ましい。これは、半導体基板と酸化膜との界面に存在する不純物が、酸化膜の形成に伴って減少しにくく、酸化膜増膜の効果が維持され易いためである。ヒ素（Ａｓ）は、特に酸化膜に吸収されにくいため、他のリン（Ｐ）等の不純物と比較して酸化膜の増膜に適している。
【0081】
以上、実施形態について説明した。ただし、実施形態は上述した例に限定されない。
【0082】
実施形態では、半導体装置１が第１トランジスタ３０と第２トランジスタ４０とを備える場合について、説明したがこれに限られない。半導体装置１は、第１トランジスタ３０を備えていれば、第２トランジスタ４０を備えていなくてもよい。
【0083】
実施形態では、第１トランジスタ３０がｎ型のトランジスタであり、第２トランジスタ４０がｐ型のトランジスタである場合について説明したが、これに限られない。第１トランジスタ３０がｐ型のトランジスタであり、第２トランジスタ４０がｎ型のトランジスタであってもよい。
【0084】
実施形態では、第１拡散層領域がソース領域３１であり、第２拡散層領域がドレイン領域３２である場合について説明したがこれに限られない。第１拡散層領域がドレイン領域であり、第２拡散層領域がソース領域であってもよい。同様に、第３拡散層領域がソース領域４１であり、第４拡散層領域がドレイン領域４２である場合について説明したがこれに限られない。第３拡散層領域がドレイン領域であり、第４拡散層領域がソース領域であってもよい。
【0085】
以上説明した少なくともひとつの実施形態によれば、半導体装置は、基板と、第１トランジスタと、第２トランジスタと、を備える。第１トランジスタは、第１拡散層領域および第２拡散層領域と、第１ゲート絶縁膜と、第１ゲート電極と、第１シリサイド層とを有する。第１シリサイド層は、第１拡散層領域上および第２拡散層領域上に設けられている。第２トランジスタは、第３拡散層領域および第４拡散層領域と、第２ゲート絶縁膜と、第２ゲート電極と、第２シリサイド層とを有する。第２シリサイド層は、第３拡散層領域上および第４拡散層領域上に設けられている。第１シリサイド層は、第１ゲート絶縁膜から離れて設けられている。第１シリサイド層と第１ゲート絶縁膜との間の第１距離は、第２シリサイド層と第２ゲート絶縁膜との間の第２距離よりも大きい。このような構成によれば、電気的特性の向上を図ることができる。
【0086】
本発明の実施形態を説明したが、実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0087】
１…半導体装置、２０…半導体基板（基板）、３０…第１トランジスタ、３１…ソース領域（第１拡散層領域）、３２…ドレイン領域（第２拡散層領域）、３３…ゲート絶縁膜（第１ゲート絶縁膜）、３４…ゲート電極（第１ゲート電極）、３５…第１シリサイド層、３６…第１絶縁膜、４０…第２トランジスタ、４１…ソース領域（第３拡散層領域）、４２…ドレイン領域（第４拡散層領域）、４３…ゲート絶縁膜（第２ゲート絶縁膜）、４４…ゲート電極（第２ゲート電極）、４５…第２シリサイド層、１１１…第１低濃度拡散層領域、１１２…第２低濃度拡散層領域、１２１…第１高濃度拡散層領域、１２２…第２高濃度拡散層領域、１３１…第１酸化膜、１３１ａ…第１部分、１３１ｂ…第２部分、１３１ｃ…第３部分、Ｍ…マスク
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】