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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043163
(43)【公開日】2024-03-29
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
H10B 43/27 20230101AFI20240322BHJP
H10B 43/40 20230101ALI20240322BHJP
H10B 43/50 20230101ALI20240322BHJP
H01L 21/8234 20060101ALI20240322BHJP
H01L 27/00 20060101ALI20240322BHJP
H01L 21/336 20060101ALI20240322BHJP
【ＦＩ】
H01L27/11582
H01L27/11573
H01L27/11575
H01L27/088 E
H01L27/00 301B
H01L27/00 301C
H01L29/78 371
H01L27/088 D
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022148191
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】佐々木 謙太
【テーマコード（参考）】
5F048
5F083
5F101
【Ｆターム（参考）】
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BB11
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF12
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083LA10
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
(57)【要約】
【課題】半導体記憶装置の歩留まりの低下を抑制する。
【解決手段】実施形態の半導体記憶装置は、基板を含む第１チップ１－１と、Ｚ方向に第１チップ１－１と並び、第１チップ１－１に接する第２チップ１－２と、を備え、第２チップ１－２は、Ｚ方向に互いに離れて並ぶ複数の第１配線層、及びＺ方向に延伸するメモリピラーＭＰ、を有するメモリセルアレイ１０を含み、第１チップ１－１及び第２チップ１－２の境界領域に設けられる複数の第１接続パッド３９－１～３９－３と、各々がＺ方向に延伸し、複数の第１接続パッド３９－１～３９－３と接する複数の第１コンタクト３８－１～３８－３と、複数の第１コンタクト３８－１～３８－３と交差する第１絶縁体層５８と、基板に平行な面内に複数の第１コンタクト３８－１～３８－３以外に第１絶縁体層５８と並んで設けられ、かつ第１絶縁体層５８と異なるストレスを有する第１部材ＢＥと、を含む。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、基板を含む第１チップ１－１と、Ｚ方向に第１チップ１－１と並び、第１チップ１－１に接する第２チップ１－２と、を備え、第２チップ１－２は、Ｚ方向に互いに離れて並ぶ複数の第１配線層、及びＺ方向に延伸するメモリピラーＭＰ、を有するメモリセルアレイ１０を含み、第１チップ１－１及び第２チップ１－２の境界領域に設けられる複数の第１接続パッド３９－１～３９－３と、各々がＺ方向に延伸し、複数の第１接続パッド３９－１～３９－３と接する複数の第１コンタクト３８－１～３８－３と、複数の第１コンタクト３８－１～３８－３と交差する第１絶縁体層５８と、基板に平行な面内に複数の第１コンタクト３８－１～３８－３以外に第１絶縁体層５８と並んで設けられ、かつ第１絶縁体層５８と異なるストレスを有する第１部材ＢＥと、を含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第１接続パッドと、
各々が前記第１方向に延伸し、前記複数の第１接続パッドと接する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
前記基板に平行な面内に前記複数の第１コンタクト以外に前記第１絶縁体層と並んで設けられ、かつ前記第１絶縁体層と異なるストレスを有する第１部材と、
を含む、
半導体記憶装置。
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、
を含み、
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第１接続パッドと、
各々が前記第１方向に延伸し、前記複数の第１接続パッドと接する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
前記基板に平行な面内に前記複数の第１コンタクト以外に前記第１絶縁体層と並んで設けられ、かつ前記第１絶縁体層と異なるストレスを有する第１部材と、
を含む、
半導体記憶装置。
【請求項2】
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第２接続パッド、
をさらに備え、
前記複数の第１接続パッドは、前記第１チップに設けられ、前記複数の第２接続パッドは、前記第２チップに設けられ、かつ前記複数の第１接続パッドの上面が、前記複数の第２接続パッドの下面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの下面に接する、
請求項１記載の半導体記憶装置。
をさらに備え、
前記複数の第１接続パッドは、前記第１チップに設けられ、前記複数の第２接続パッドは、前記第２チップに設けられ、かつ前記複数の第１接続パッドの上面が、前記複数の第２接続パッドの下面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの下面に接する、
請求項１記載の半導体記憶装置。
【請求項3】
前記第１チップ及び前記第２チップの境界領域に設けられる複数の第２接続パッド、
をさらに備え、
前記複数の第１接続パッドは、前記第２チップに設けられ、前記複数の第２接続パッドは、前記第１チップに設けられ、かつ前記複数の第１接続パッドの下面が、前記複数の第２接続パッドの上面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの上面に接する、
請求項１記載の半導体記憶装置。
をさらに備え、
前記複数の第１接続パッドは、前記第２チップに設けられ、前記複数の第２接続パッドは、前記第１チップに設けられ、かつ前記複数の第１接続パッドの下面が、前記複数の第２接続パッドの上面と接し、
前記複数の第１コンタクトは、前記複数の第１接続パッドの上面に接する、
請求項１記載の半導体記憶装置。
【請求項4】
前記第１部材は、前記第１方向に見て、前記メモリセルアレイが設けられる領域と重なる部分を有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項5】
前記第１部材は、前記第１絶縁体層よりも高い圧縮ストレスを有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項6】
前記第１部材は、引張りストレスを有する、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項7】
前記第１絶縁体層は、酸化シリコンを含む、
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
請求項１乃至請求項３のいずれか一項記載の半導体記憶装置。
【請求項8】
基板を含む第１チップと、
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ
を含み、
前記第１方向における前記基板と前記メモリセルアレイとの間で前記第１方向に延伸し、かつ前記第１チップと前記第２チップを電気的に接続する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
各々が前記基板に平行な面内に前記第１絶縁体層と並んで設けられ、前記基板に平行な第２方向に延伸し、前記第１方向及び前記第２方向に直交する第３方向に互いに離れて並ぶ複数の第１部材と、ここで、前記複数の第１部材は、前記第１絶縁体層と異なるストレスを有する、
を含む、
半導体記憶装置。
前記基板の上面に垂直な第１方向に前記第１チップと並び、前記第１チップに接する第２チップと、
を備え、
前記第２チップは、
前記第１方向に互いに離れて並ぶ複数の第１配線層、及び前記複数の第１配線層を貫通し、前記第１方向に延伸するメモリピラー、を有するメモリセルアレイ
を含み、
前記第１方向における前記基板と前記メモリセルアレイとの間で前記第１方向に延伸し、かつ前記第１チップと前記第２チップを電気的に接続する複数の第１コンタクトと、
前記複数の第１コンタクトと交差する第１絶縁体層と、
各々が前記基板に平行な面内に前記第１絶縁体層と並んで設けられ、前記基板に平行な第２方向に延伸し、前記第１方向及び前記第２方向に直交する第３方向に互いに離れて並ぶ複数の第１部材と、ここで、前記複数の第１部材は、前記第１絶縁体層と異なるストレスを有する、
を含む、
半導体記憶装置。
【請求項9】
前記複数の第１配線層の各々は、前記第２方向に延伸する、
請求項８記載の半導体記憶装置。
請求項８記載の半導体記憶装置。
【請求項10】
前記メモリセルアレイは、
前記第２方向に延伸し、前記メモリピラーの前記第１方向における一端に接続される第２配線層
を含み、
前記複数の第１配線層の各々は、前記第３方向に延伸する、
請求項８記載の半導体記憶装置。
前記第２方向に延伸し、前記メモリピラーの前記第１方向における一端に接続される第２配線層
を含み、
前記複数の第１配線層の各々は、前記第３方向に延伸する、
請求項８記載の半導体記憶装置。
【請求項11】
前記複数の第１部材は、前記第１方向に見て、前記メモリセルアレイが設けられる領域と重なる部分を有する、
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
【請求項12】
前記複数の第１部材は、前記第１絶縁体層よりも高い圧縮ストレスを有する、
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
【請求項13】
前記複数の第１部材は、引張りストレスを有する、
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
【請求項14】
前記第１絶縁体層は、酸化シリコンを含む、
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
【請求項15】
前記複数の第１部材は、前記第３方向に第１間隔を開けて並ぶ、
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
請求項８乃至請求項１０のいずれか一項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５０１４７号公報
【特許文献2】特開２０２１－０２８９５０号公報
【特許文献3】特開２０２０－１５０２１８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体記憶装置の歩留まりの低下を抑制する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、基板を含む第１チップと、上記基板の上面に垂直な第１方向に上記第１チップと並び、上記第１チップに接する第２チップと、を備え、上記第２チップは、上記第１方向に互いに離れて並ぶ複数の第１配線層、及び上記複数の第１配線層を貫通し、上記第１方向に延伸するメモリピラー、を有するメモリセルアレイ、を含み、上記第１チップ及び上記第２チップの境界領域に設けられる複数の第１接続パッドと、各々が上記第１方向に延伸し、上記複数の第１接続パッドと接する複数の第１コンタクトと、上記複数の第１コンタクトと交差する第１絶縁体層と、上記基板に平行な面内に上記複数の第１コンタクト以外に上記第１絶縁体層と並んで設けられ、かつ上記第１絶縁体層と異なるストレスを有する第１部材と、を含む。
【図面の簡単な説明】
【0006】
【図1】実施形態に係る半導体記憶装置を含むメモリシステムの構成の一例を示すブロック図。
【図2】実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】実施形態に係る半導体記憶装置が備えるメモリセルアレイの断面構造の一例を示す断面図。
【図4】実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図6】実施形態に係る接続パッドの断面構造の一例を示す断面図。
【図7】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図8】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための上面図。
【図9】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図10】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図11】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図12】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図13】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図14】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図15】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図16】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図17】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図18】実施形態に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【図19】第１変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図21】第２変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す断面図。
【図22】第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図。
【図23】第３変形例に係る半導体記憶装置が備えるメモリセルアレイの製造方法の一例を説明するための断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0008】
１ 実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
以下に、実施形態に係る半導体記憶装置について説明する。
【0009】
１．１ 構成
実施形態に係る半導体記憶装置の構成について説明する。
実施形態に係る半導体記憶装置の構成について説明する。
【0010】
【0011】
メモリシステム３は、例えばＳＳＤ（solid state drive）やＳＤＴＭカードである。メモリシステム３は、例えば図示しない外部のホスト機器に接続される。メモリシステム３は、ホスト機器からのデータを記憶する。また、メモリシステム３は、データをホスト機器に読出す。
【0012】
メモリシステム３は、半導体記憶装置１及びメモリコントローラ２を備える。
【0013】
半導体記憶装置１は、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、データを不揮発に記憶する。以下では、半導体記憶装置１がＮＡＮＤ型フラッシュメモリである場合を例に説明する。
【0014】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、例えばホスト機器からの要求に基づいて、データを半導体記憶装置１に書込む。また、メモリコントローラ２は、例えばホスト機器からの要求に基づいて、データを半導体記憶装置１から読出す。また、メモリコントローラ２は、半導体記憶装置１から読出したデータをホスト機器に送信する。
【0015】
半導体記憶装置１とメモリコントローラ２との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0016】
１．１．２ 半導体記憶装置
引き続き、図１を用いて、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０及び周辺回路ＰＥＲＩを含む。周辺回路ＰＥＲＩは、例えばコマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
引き続き、図１を用いて、半導体記憶装置１の内部構成について説明する。半導体記憶装置１は、例えばメモリセルアレイ１０及び周辺回路ＰＥＲＩを含む。周辺回路ＰＥＲＩは、例えばコマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を含む。
【0017】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。１つのメモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。
【0018】
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読出し動作、書込み動作、及び消去動作等を実行させる命令を含む。
【0019】
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡを含む。例えば、ページアドレスＰＡ、ブロックアドレスＢＡ、及びカラムアドレスＣＡはそれぞれ、ワード線、ブロックＢＬＫ、及びビット線の選択に使用される。
【0020】
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。シーケンサ１３は、コマンドレジスタ１１に記憶されたコマンドＣＭＤに基づいて、読出し動作、書込み動作、及び消去動作を実行する。
【0021】
ドライバモジュール１４は、読出し動作、書込み動作、及び消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0022】
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0023】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴをメモリセルアレイ１０に転送する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータの判定を実行する。センスアンプモジュール１６は、当該判定の結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0024】
１．１．３ メモリセルアレイの回路構成
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。
メモリセルアレイ１０の回路構成の一例について、図２を用いて説明する。図２は、実施形態に係る半導体記憶装置が備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１つのブロックＢＬＫが示される。図２に示す例では、ブロックＢＬＫは、４つのストリングユニットＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３を含む。
【0025】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｋ（ｋは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、制御ゲート及び電荷蓄積膜を含む。メモリセルトランジスタＭＴ０～ＭＴ７の各々は、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２は、各種動作時におけるストリングユニットＳＵの選択に使用される。なお、以下の説明において、ビット線ＢＬ０～ＢＬｋを区別しない場合には、ビット線ＢＬ０～ＢＬｋの各々を、単にビット線ＢＬと呼ぶ。また、メモリセルトランジスタＭＴ０～ＭＴ７を区別しない場合には、メモリセルトランジスタＭＴ０～ＭＴ７の各々を、単にメモリセルトランジスタＭＴと呼ぶ。
【0026】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴ１の第１端は、当該選択トランジスタＳＴ１に関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１の第２端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２の第１端は、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２の第２端は、ソース線ＳＬに接続される。
【0027】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートはそれぞれ、選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。これに対して、複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通に接続される。しかしながら、これに限られるものではなく、複数の選択トランジスタＳＴ２のゲートは、それぞれストリングユニットＳＵ毎に異なる複数の選択ゲート線ＳＧＳに接続されてもよい。なお、以下の説明において、ワード線ＷＬ０～ＷＬ７を区別しない場合には、ワード線ＷＬ０～ＷＬ７の各々を、単にワード線ＷＬと呼ぶ。また、選択ゲート線ＳＧＤ０～ＳＧＤ３を区別しない場合には、選択ゲート線ＳＧＤ０～ＳＧＤ３の各々を、単に選択ゲート線ＳＧＤと呼ぶ。
【0028】
ビット線ＢＬ０～ＢＬｋには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７は、それぞれブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0029】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶する複数のメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0030】
なお、メモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数であってよい。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数はそれぞれ、任意の個数であってよい。
【0031】
【0032】
なお、以下で参照される図面において、Ｘ方向はビット線ＢＬの延伸方向に対応し、Ｙ方向はワード線ＷＬの延伸方向に対応する。Ｚ１方向は半導体記憶装置１の電極パッドから半導体基板に向かう方向に対応し、Ｚ２方向は半導体記憶装置１の半導体基板から電極パッドに向かう方向に対応する。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と記載する。なお、以降の説明において、ある構成要素の電極パッド側の面及び端をそれぞれ、第１面及び第１端と呼ぶ。また、ある構成要素の半導体基板側の面及び端をそれぞれ、第２面及び第２端と呼ぶ。
【0033】
メモリセルアレイ１０は、導電体層３０Ａ、３１、３３、３４、及び３５、複数の導電体層３２、絶縁体層５０、５１、５３、複数の絶縁体層５２、並びに複数のメモリピラーＭＰを含む。図３では、複数のメモリピラーＭＰのうち４つのメモリピラーＭＰが示される。また、図３では、複数の導電体層３２、及び複数の絶縁体層５２として、８層の導電体層３２、及び８層の絶縁体層５２が含まれる場合が示される。メモリセルアレイ１０は、Ｚ方向において半導体記憶装置１の電極パッドと半導体基板との間に設けられる。
【0034】
導電体層３０Ａは、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３０Ａは、ソース線ＳＬとして使用される。導電体層３０Ａは、導電材料により構成される。導電材料は、例えば不純物が添加されたＮ型半導体、又は金属材料である。
【0035】
導電体層３０Ａの第２面上には、絶縁体層５０が積層される。絶縁体層５０の第２面上には、導電体層３１が積層される。導電体層３１は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３１は、選択ゲート線ＳＧＳとして使用される。導電体層３１は、例えばタングステンを含む。
【0036】
導電体層３１の第２面上には、絶縁体層５１が積層される。絶縁体層５１の第２面上には、８層の導電体層３２及び８層の絶縁体層５２が、Ｚ１方向に向かって導電体層３２、絶縁体層５２、・・・、導電体層３２、絶縁体層５２の順に積層される。導電体層３２は、例えばＸＹ平面に沿って広がった板状に形成される。８層の導電体層３２は、Ｚ１方向に沿って導電体層３１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３２は、例えばタングステンを含む。
【0037】
８層の絶縁体層５２のうち最も半導体基板側の絶縁体層５２の第２面上には、導電体層３３が積層される。導電体層３３は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層３３は、選択ゲート線ＳＧＤとして使用される。導電体層３３は、例えばタングステンを含む。導電体層３３は、例えば複数の部材ＳＨＥによって、ストリングユニットＳＵ毎に電気的に絶縁される。
【0038】
導電体層３３の第２面上には、絶縁体層５３が積層される。絶縁体層５３の第２面上には、導電体層３４が積層される。導電体層３４は、Ｘ方向に沿って延伸して設けられる。導電体層３４は、ビット線ＢＬとして機能する。
【0039】
以上のような導電体層３０Ａ、３１、３３、及び３４、８層の導電体層３２、絶縁体層５０、５１、及び５３、並びに８層の絶縁体層５２を含む積層構造は、絶縁体層に囲まれるように設けられる。図３では、導電体層３０Ａの第１面に接する絶縁体層５４、及び導電体層３４の第２面に接する絶縁体層５５が示される。絶縁体層５４及び５５については後述する。なお、図３には図示しないが、後述するように、導電体層３０Ａは、例えば導電体層３０Ａよりも電極パッド側の導電体層を介して周辺回路ＰＥＲＩと電気的に接続される。また、図３には図示しないが、後述するように、導電体層３４は、例えば導電体層３４よりも半導体基板側の導電体層を介して周辺回路ＰＥＲＩと電気的に接続される。
【0040】
導電体層３４より電極パッド側において、複数のメモリピラーＭＰが、Ｚ１方向に沿って延伸して設けられる。複数のメモリピラーＭＰは、導電体層３１及び３３、並びに８層の導電体層３２を貫通する。
【0041】
複数のメモリピラーＭＰの各々は、例えばコア部材９０、半導体膜９１、トンネル絶縁膜９２、電荷蓄積膜９３、ブロック絶縁膜９４、及び半導体部９５を含む。
【0042】
コア部材９０はＺ１方向に沿って延伸して設けられる。コア部材９０の第１端は、例えば導電体層３０Ａよりも半導体基板側に位置する。コア部材９０の第２端は、例えば導電体層３３よりも半導体基板側に位置する。コア部材９０は、例えば酸化シリコンを含む。
【0043】
半導体膜９１は、コア部材９０の側面を覆うように設けられる。半導体膜９１の第１端は、コア部材９０の第１端を覆う。半導体膜９１の第１端は導電体層３０Ａに接する。半導体膜９１の第２端は、コア部材９０の第２端よりも半導体基板側に位置する。半導体膜９１は、例えばポリシリコンを含む。
【0044】
トンネル絶縁膜９２は、半導体膜９１の側面を覆う。トンネル絶縁膜９２の第２端は、半導体膜９１の第２端と同等の高さに位置する。トンネル絶縁膜９２は、例えば酸化シリコンを含む。
【0045】
電荷蓄積膜９３は、トンネル絶縁膜９２の側面を覆う。電荷蓄積膜９３の第２端は、半導体膜９１の第２端、及びトンネル絶縁膜９２の第２端と同等の高さに位置する。電荷蓄積膜９３は、電荷を蓄積することが可能な絶縁体を含む。当該絶縁体は、例えば窒化シリコンである。
【0046】
ブロック絶縁膜９４は、電荷蓄積膜９３の側面を覆う。ブロック絶縁膜９４の第２端は、半導体膜９１の第２端、トンネル絶縁膜９２の第２端、及び電荷蓄積膜９３の第２端と同等の高さに位置する。ブロック絶縁膜９４は、例えば酸化シリコンを含む。
【0047】
半導体部９５は、コア部材９０の第２面を覆うように設けられる。半導体部９５の側面は、半導体膜９１の第２端に覆われる。
【0048】
導電体層３５は、Ｚ方向に沿った半導体部９５及び導電体層３４の間において、半導体部９５及び導電体層３４のそれぞれに接する。
【0049】
また、複数のメモリピラーＭＰの各々と導電体層３１とが交差した部分は、選択トランジスタＳＴ２として機能する。複数のメモリピラーＭＰの各々と各導電体層３２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。複数のメモリピラーＭＰの各々と導電体層３３とが交差した部分は、選択トランジスタＳＴ１として機能する。半導体膜９１は、メモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして機能する。電荷蓄積膜９３は、メモリセルトランジスタＭＴの電荷蓄積層として機能する。
【0050】
１．１．５ 半導体記憶装置の構造
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。
以下に、実施形態に係る半導体記憶装置１の構造の一例について説明する。
【0051】
１．１．５．１ 半導体記憶装置の断面構造
実施形態に係る半導体記憶装置１の断面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図４では、半導体記憶装置１の一部分の断面構造が示される。
実施形態に係る半導体記憶装置１の断面構造について、図４を用いて説明する。図４は、実施形態に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図４では、半導体記憶装置１の一部分の断面構造が示される。
【0052】
半導体記憶装置１は、回路チップ１－１とメモリチップ１－２とが貼合わせられた構造を有する。
【0053】
まず、回路チップ１－１の断面構造について説明する。
【0054】
回路チップ１－１は、半導体基板７０、周辺回路ＰＥＲＩ、複数の導電体層３６、３７、３８、及び３９、埋込み部材ＢＥ１及びＢＥ２、並びに絶縁体層５６、５７、５８、５９、及び６０を含む。なお、以下では、半導体記憶装置１が２つの埋込み部材ＢＥを含む場合を説明するが、これに限られない。半導体記憶装置１は、少なくとも１つの埋込み部材ＢＥを含んでいればよく、３つ以上の埋込み部材ＢＥを含んでもよい。
【0055】
半導体基板７０の第１面上には、絶縁体層５６が設けられる。絶縁体層５６は、例えば酸化シリコンを含む。絶縁体層５６内には、周辺回路ＰＥＲＩ、並びに複数の導電体層３６及び３７が設けられる。
【0056】
周辺回路ＰＥＲＩは、半導体基板７０の第１面上に設けられる。図４では、周辺回路ＰＥＲＩに含まれる構成の例として、３つのトランジスタＴｒ１、Ｔｒ２、及びＴｒ３が示される。３つのトランジスタＴｒ１、Ｔｒ２、及びＴｒ３はそれぞれ、例えばビット線ＢＬ、ソース線ＳＬ、及び電極パッドに接続される。
【0057】
複数の導電体層３６は、導電体層３６－１、３６－２、及び３６－３を含む。導電体層３６－１、３６－２、及び３６－３はそれぞれ、周辺回路ＰＥＲＩ内のトランジスタＴｒ１、Ｔｒ２、及びＴｒ３に接続される。複数の導電体層３６の各々は、柱状のコンタクトとして機能する。
【0058】
複数の導電体層３７は、導電体層３７－１、３７－２、及び３７－３を含む。導電体層３７－１、３７－２、及び３７－３はそれぞれ、導電体層３６－１、３６－２、及び３６－３の第１面に接続される。
【0059】
絶縁体層５６の第１面上、及び複数の導電体層３７の各々の第１面上には、絶縁体層５７、５８、及び５９が、Ｚ２方向に向かってこの順に設けられる。絶縁体層５７、５８、及び５９の各々は、例えばＸＹ平面に沿って広がった板状に形成される。絶縁体層５７は、例えば窒素を有する炭化シリコンを含む。絶縁体層５８は、例えば酸化シリコンを含む。絶縁体層５９は、例えば窒化シリコンを含む。絶縁体層５７、５８、及び５９が設けられる部分内には、複数の導電体層３８、並びに埋込み部材ＢＥ１及びＢＥ２が設けられる。
【0060】
複数の導電体層３８の各々は、絶縁体層５７、５８、及び５９と交差するように設けられる。これにより、複数の導電体層３８の各々は、各絶縁体層５７～５９に囲まれるように設けられる。複数の導電体層３８の各々の第１面は、絶縁体層５９の第１面と同等の高さに位置する。複数の導電体層３８の各々の第２面は、絶縁体層５７の第２面と同等の高さに位置する。複数の導電体層３８は、導電体層３８－１、３８－２、及び３８－３を含む。導電体層３８－１、３８－２、及び３８－３はそれぞれ、導電体層３７－１、３７－２、及び３７－３の第１面に接続される。複数の導電体層３８の各々は、柱状のコンタクトとして機能する。
【0061】
埋込み部材ＢＥ１及びＢＥ２は、互いに離れて設けられる。各埋込み部材ＢＥの第１面は、絶縁体層５８の第１面と同等の高さに位置する。各埋込み部材ＢＥの第２面は、絶縁体層５８の第２面と同等の高さに位置する。
【0062】
各埋込み部材ＢＥは、例えば高圧縮ストレス部材、又は引張りストレス部材である。
【0063】
高圧縮ストレス部材は、例えば絶縁体層５８よりも高い圧縮ストレスを有する。すなわち、高圧縮ストレス部材は、例えば酸化シリコンを含む膜よりも高い圧縮ストレスを有する。また、引張りストレス部材は、引張りストレスを有する。なお、埋込み部材ＢＥとして高圧縮ストレス部材、及び引張りストレス部材がそれぞれ適用される半導体記憶装置１において、用いられる埋込み部材ＢＥの種類以外に異なる点については後述する。以上のように、各埋込み部材ＢＥは、例えば絶縁体層５８が有するストレスと異なるストレスを有する。
【0064】
より具体的には、高圧縮ストレス部材は、例えばスパッタリング等のＰＶＤ（physical vapor deposition）により形成された窒化シリコンを含む。高圧縮ストレス部材は、例えば－３００ＭＰａ以下（絶対値３００ＭＰａ以上）の圧縮ストレスを有する。引張りストレス部材は、例えばＣＶＤ（chemical vapor deposition）により形成された窒化シリコンを含む。引張りストレス部材は、例えば絶対値３００ＭＰａ以上の引張りストレスを有する。ＰＶＤにより形成された窒化シリコンは、ＣＶＤにより形成された窒化シリコンと比較して、部材中の水素含有率が低い。このため、例えば二次イオン質量分析（secondary ion mass spectrometry）により、ＰＶＤにより形成された窒化シリコンと、ＣＶＤにより形成された窒化シリコンとを区別することができる。
【0065】
なお、高圧縮ストレス部材として、例えばＣＶＤにより形成された窒化シリコンに、炭素やホウ素等の不純物を添加した部材を用いてもよい。また、高圧縮ストレス部材、又は引張りストレス部材として、窒化シリコンとは異なる材料を用いてもよい。
【0066】
絶縁体層５９及び複数の導電体層３８の第１面上には、絶縁体層６０が設けられる。絶縁体層６０は、例えば酸化シリコンを含む。絶縁体層６０と同層には、複数の導電体層３９が設けられる。複数の導電体層３９は、例えば銅を含む。
【0067】
複数の導電体層３９は、導電体層３９－１、３９－２、及び３９－３を含む。導電体層３９－１、３９－２、及び３９－３はそれぞれ、導電体層３８－１、３８－２、及び３８－３の第１面に接続される。複数の導電体層３９の各々は、当該導電体層３９の第１面と、回路チップ１－１の第１面とが面一になるように設けられる。複数の導電体層３９の各々は、回路チップ１－１とメモリチップ１－２とを電気的に接続するための接続パッドＢＰとして機能する。
【0068】
次に、メモリチップ１－２の断面構造について説明する。
【0069】
メモリチップ１－２は、導電体層３０Ｂ、３０Ｃ、４１、４２、４３、４４Ａ、及び４４Ｂ、複数の導電体層４０、絶縁体層５４、５５、６１、及び６２、メモリセルアレイ１０、並びに電極パッドＰＤを含む。
【0070】
メモリチップ１－２において、回路チップ１－１の第１面上に、絶縁体層６１が設けられる。絶縁体層６１は、例えば酸化シリコンを含む。絶縁体層６１と同層には、複数の導電体層４０が設けられる。複数の導電体層４０は、例えば銅を含む。
【0071】
メモリチップ１－２の第２面において、回路チップ１－１の複数の導電体層３９の各々の第１面上に、接続パッドＢＰとして機能する複数の導電体層４０のうちいずれかが設けられる。複数の導電体層４０は、導電体層４０－１、４０－２、及び４０－３を含む。導電体層４０－１、４０－２、及び４０－３はそれぞれ、導電体層３９－１、３９－２、及び３９－３の第１面に接続される。これらの構成により、回路チップ１－１とメモリチップ１－２とが、複数の導電体層３９及び４０によって、電気的に接続される。
【0072】
絶縁体層６１及び複数の導電体層４０の第１面上には、絶縁体層５５が設けられる。絶縁体層５５は、例えば酸化シリコンを含む。絶縁体層５５内には、導電体層４１、４２、及び４３、並びにメモリセルアレイ１０の部分が設けられる。
【0073】
メモリセルアレイ１０は、導電体層３４が半導体基板７０側に配置され、導電体層３０Ａが電極パッドＰＤ側に配置されるように設けられる。メモリセルアレイ１０は、例えば導電体層３０Ａの第２面が、絶縁体層５５の第１面と同等の高さに位置するように設けられる。すなわち、絶縁体層５５内には、メモリセルアレイ１０のうち、導電体層３１、及び３３～３５、８層の導電体層３２、絶縁体層５０、５１、及び５３、８層の絶縁体層５２、複数の部材ＳＨＥ、並びに複数のメモリピラーＭＰ等が設けられる。
【0074】
導電体層４０－１の第１面上には、導電体層４１が設けられる。導電体層４１は、柱状のコンタクトとして機能する。導電体層４１の第１面は、導電体層３４の第２面に接続される。これにより、導電体層４０－１が、導電体層４１を介して、ビット線ＢＬに接続される。
【0075】
導電体層４０－２の第１面上には、導電体層４２が設けられる。導電体層４２は、柱状のコンタクトとして機能する。導電体層４２は、絶縁体層５５をＺ方向に貫通する。
【0076】
導電体層４０－３の第１面上には、導電体層４３が設けられる。導電体層４３は、柱状のコンタクトとして機能する。導電体層４３は、絶縁体層５５をＺ方向に貫通する。
【0077】
メモリセルアレイ１０に含まれる導電体層３０Ａは、例えばメモリセルアレイ１０の絶縁体層５０の第１面上、複数のメモリピラーＭＰの各々の第１面上、及び絶縁体層５５の第１面上に設けられる部分を含む。
【0078】
導電体層３０Ｂは、絶縁体層５５の第１面上に設けられる。導電体層３０Ｃは、絶縁体層５５の第１面上に設けられる。
【0079】
導電体層３０Ａ及び３０Ｂ、導電体層３０Ａ及び３０Ｃ、並びに導電体層３０Ｂ及び３０Ｃはそれぞれ、互いに電気的に絶縁される。導電体層３０Ａ、３０Ｂ、及び３０Ｃは、同層に設けられる。
【0080】
導電体層４４Ａ及び４４Ｂは、絶縁体層５５よりも電極パッドＰＤ側に設けられる。導電体層４４Ａ及び４４Ｂは、配線層として機能する。導電体層４４Ａ及び４４Ｂは、例えばアルミニウムを含む。導電体層４４Ａ及び４４Ｂは、互いに電気的に絶縁される。
【0081】
導電体層４４Ａは、Ｘ方向に沿って延伸する。導電体層４４Ａは、部分Ｃ１、Ｊ１、及びＣ２を含む。部分Ｃ１、Ｊ１、及びＣ２は、Ｘ方向に沿ってこの順に並ぶ。部分Ｃ１は、導電体層４２の第１面、及び絶縁体層５５の第１面のうち導電体層４２の第１面を囲む領域に接する。部分Ｃ２は、導電体層３０Ａの第１面のうち少なくとも一部に接する。部分Ｊ１は、導電体層３０Ａ及び４２の第１面に接しない位置において、部分Ｃ１及びＣ２を電気的に接続する。このような構成により、導電体層４４Ａは、導電体層３０Ａ及び４２を電気的に接続する。
【0082】
導電体層４４Ｂは、Ｘ方向に沿って延伸する。導電体層４４Ｂは、部分Ｃ３及びＪ２を含む。部分Ｃ３は、導電体層４３の第１面、及び絶縁体層５５の第１面のうち導電体層４３の第１面を囲む領域に接する。部分Ｊ２は、導電体層３０Ｃ及び４３の第１面に接しない位置において、部分Ｃ３に接続される。
【0083】
電極パッドＰＤは、導電体層４４Ｂの部分Ｊ２の第１面上に設けられる。電極パッドＰＤは、例えばボンディングワイヤ、はんだボール、金属バンプ等により実装基板や外部機器等に接続され得る。電極パッドＰＤは、例えば銅を含む。
【0084】
絶縁体層５５、並びに導電体層３０Ａ、３０Ｂ、及び３０Ｃの各々の第１面上のうち導電体層４４Ａ及び４４Ｂと接しない領域において、部分Ｊ１及びＪ２の第２面の高さまで、絶縁体層５４が設けられる。絶縁体層５４は、例えば酸化シリコンを含む。絶縁体層５４は、例えば導電体層４４Ａ及び３０Ｂ、導電体層４４Ｂ及び３０Ａ、並びに導電体層４４Ｂ及び３０Ｃをそれぞれ電気的に絶縁する。
【0085】
導電体層４４Ａの第１面上、絶縁体層５４の第１面上のうち導電体層４４Ａ及び４４Ｂに接しない領域、並びに導電体層４４Ｂの第１面上のうち電極パッドＰＤが設けられる領域以外の領域には、絶縁体層６２が設けられる。絶縁体層６２は、パッシベーション膜として機能する。絶縁体層６２は、例えば窒化シリコンや樹脂材料等を含む。
【0086】
１．１．５．２ 埋込み部材と同層における構造
埋込み部材ＢＥ１及びＢＥ２、並びに埋込み部材ＢＥ１及びＢＥ２と同層に含まれる構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図である。図５では、半導体記憶装置１全体の断面構造が示される。
埋込み部材ＢＥ１及びＢＥ２、並びに埋込み部材ＢＥ１及びＢＥ２と同層に含まれる構造について、図５を用いて説明する。図５は、実施形態に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図４のＺ方向に沿ったＶ－Ｖ線と同等の高さにおける半導体記憶装置の断面図である。図５では、半導体記憶装置１全体の断面構造が示される。
【0087】
【0088】
領域ＣＲは、複数の配線ＣＣが設けられる領域である。複数の配線ＣＣは、複数の導電体層３８を含む。また、図４では図示が省略されるが、複数の配線ＣＣは、例えばワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＳ及びＳＧＤのそれぞれと、周辺回路ＰＥＲＩとを電気的に接続するコンタクトも含む。領域ＣＲには、例えば複数の配線ＣＣ、及び絶縁体層５８の第１部分が設けられる。絶縁体層５８の第１部分は、複数の配線ＣＣの各々の周囲を囲む。これにより、複数の配線ＣＣの各々は、埋込み部材ＢＥと離れて設けられる。
【0089】
複数の領域ＯＲは、図５に示す半導体記憶装置１の断面のうち、領域ＣＲを除く領域である。複数の領域ＯＲには、例えば埋込み部材ＢＥ１及びＢＥ２、並びに絶縁体層５８の第２部分が設けられる。絶縁体層５８の第２部分は、例えば絶縁体層５８のうち、絶縁体層５８の第１部分を除く部分である。
【0090】
複数の領域ＯＲについて、より具体的には、図５に示す例において、複数の領域ＯＲは、例えば領域ＯＲ１、ＯＲ２、及びＯＲ３を含む。各領域ＯＲ１及びＯＲ２は、領域ＣＲによって囲まれる。各領域ＯＲ１及びＯＲ２は、例えばＸ方向に平行な辺、及びＹ方向に平行な辺を有する矩形状に設けられる。領域ＯＲ３は、領域ＣＲを囲む部分である。
【0091】
埋込み部材ＢＥ１及びＢＥ２について、より具体的には、各埋込み部材ＢＥ１及びＢＥ２は、例えばＸ方向に平行な辺、及びＹ方向に平行な辺を有する矩形状に設けられる。埋込み部材ＢＥ１は、例えば領域ＯＲ１に配置される。埋込み部材ＢＥ２は、例えば領域ＯＲ２に配置される。
【0092】
埋込み部材ＢＥ１及びＢＥ２は、例えばＺ方向に見て、半導体記憶装置１の構成のうち反りが発生し易い構成と少なくとも一部が重なるように設けられてもよい。当該反りが発生し易い構成は、例えばメモリセルアレイ１０である。実施形態において、例えば埋込み部材ＢＥ１の部分が、メモリセルアレイ１０と重なるように設けられる。
【0093】
なお、実施形態では、埋込み部材ＢＥが領域ＣＲによって囲まれる各領域ＯＲに設けられる場合を示したが、これに限られない。埋込み部材ＢＥは、例えば領域ＣＲの外側の領域ＯＲ３に配置されてもよい。
【0094】
また、図５では、半導体記憶装置１が１つの領域ＣＲを含む場合を示したが、これに限られない。半導体記憶装置１は、２つ以上の領域ＣＲを含んでもよい。
【0095】
また、図５では、半導体記憶装置１が、領域ＣＲによって囲まれる２つの領域ＯＲを含む場合を示したが、これに限られない。半導体記憶装置１は、領域ＣＲによって囲まれる領域ＯＲを含まなくてもよいし、領域ＣＲによって囲まれる１つの領域ＯＲ、又は３つ以上の領域ＯＲを含んでもよい。
【0096】
また、領域ＣＲによって囲まれる各領域ＯＲの形状は、矩形状に限られない。各領域ＯＲは、例えば多角形状に設けられてもよい。また、各埋込み部材ＢＥの形状についても、各領域ＯＲの形状と同様に、矩形状に限られない。各埋込み部材ＢＥも、例えば多角形状に設けられてもよい。
【0097】
また、図５に示す例では、各埋込み部材ＢＥが絶縁体層５８の第２部分によって囲まれる。すなわち、各埋込み部材ＢＥは領域ＣＲと接しない。しかしながら、これに限られない。各埋込み部材ＢＥは、領域ＣＲと接して設けられてもよい。すなわち、例えば埋込み部材ＢＥ１及びＢＥ２がそれぞれ、領域ＯＲ１及びＯＲ２全体に設けられてもよい。上述のように、領域ＣＲにおいて、複数の配線ＣＣの各々が絶縁体層５８の第１部分に囲まれるため、複数の配線ＣＣの各々と、埋込み部材ＢＥ１及びＢＥ２とは接しない。
【0098】
１．１．５．３ 接続パッドの断面構造
次に、図６を参照して、接続パッドＢＰの断面構造について説明する。図６は、実施形態に係る接続パッドＢＰの断面構造の一例を示す断面図である。なお、以下では、導電体層３９－１と導電体層４０－１とが接続される部分について説明されるが、その他の複数の導電体層３９の各々、及び当該導電体層３９に対応する導電体層４０とが接続される部分に関しても同様である。
次に、図６を参照して、接続パッドＢＰの断面構造について説明する。図６は、実施形態に係る接続パッドＢＰの断面構造の一例を示す断面図である。なお、以下では、導電体層３９－１と導電体層４０－１とが接続される部分について説明されるが、その他の複数の導電体層３９の各々、及び当該導電体層３９に対応する導電体層４０とが接続される部分に関しても同様である。
【0099】
回路チップ１－１とメモリチップ１－２とが貼合わせられる貼合面において、導電体層３９－１の面積と導電体層４０－１の面積とは、例えば、略等しい。このような場合、導電体層３９－１及び４０－１に銅を用いると、導電体層３９－１の銅と導電体層４０－１の銅とが一体化して、互いの銅の境界の確認が困難となり得る。ただし、貼合わせの位置ずれによる導電体層３９－１と導電体層４０－１とを貼合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼合わせが確認できる。
【0100】
また、導電体層３９－１及び４０－１をダマシン法により形成する場合、それぞれの側面はテーパー形状を有する。これにより、導電体層３９－１の側壁と、導電体層４０－１の側壁とは、直線状にはならない。このため、導電体層３９－１と導電体層４０－１とを貼合わせた部分におけるＺ方向に沿った断面の形状は、非矩形状となる。
【0101】
また、導電体層３９－１と導電体層４０－１とを貼合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁体層（窒化シリコンまたは窒素を有する炭化シリコン等）が設けられ、バリアメタルは設けられない。このため、貼合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0102】
１．２ 半導体記憶装置の製造方法
半導体記憶装置１の製造方法について、図７～図１８を用いて説明する。図７、及び図９～図１８は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す断面図である。図７、及び図９～図１８に示す断面図は、図４に対応する領域を示す。図８は、図５に対応する領域を形成するためのマスクを示す上面図である。
半導体記憶装置１の製造方法について、図７～図１８を用いて説明する。図７、及び図９～図１８は、実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の製造途中の構造の一例を示す断面図である。図７、及び図９～図１８に示す断面図は、図４に対応する領域を示す。図８は、図５に対応する領域を形成するためのマスクを示す上面図である。
【0103】
まず、図７に示すように、半導体基板７０の第１面上に周辺回路ＰＥＲＩ、複数の導電体層３６及び３７が形成される。また、周辺回路ＰＥＲＩ、並びに複数の導電体層３６及び３７を埋めるように、複数の導電体層３７の各々の第１面と同等の高さまで絶縁体層５６が形成される。また、複数の導電体層３７の第１面上、及び絶縁体層５６の第１面上に、絶縁体層５７及び５８がＺ２方向に向かってこの順に形成される。
【0104】
次に、図８に示すように、形成された絶縁体層５８の第１面上に、２つの開口部ＯＰを含むマスクＭ１が形成される。２つの開口部ＯＰは、埋込み部材ＢＥ１及びＢＥ２に対応して設けられる。
【0105】
そして、図９に示すように、形成されたマスクＭ１を用いた異方性エッチングによって、絶縁体層５８のうち、埋込み部材ＢＥ１及びＢＥ２に対応する領域が除去される。本工程における異方性エッチングは、例えば、ＲＩＥ（Reactive Ion Etching）である。その後、マスクＭ１は除去される。
【0106】
それから、マスクＭ１を用いた異方性エッチングによって除去された空間が、埋込み部材ＢＥによって埋込まれる。形成される予定の埋込み部材ＢＥが、高圧縮ストレス部材として機能する窒化シリコンである場合、当該埋込み部材ＢＥは、例えばＰＶＤにより形成される。形成される予定の埋込み部材ＢＥが、引張りストレス部材として機能する窒化シリコンである場合、上記埋込み部材ＢＥは、例えばＣＶＤにより形成される。また、例えばＣＭＰ（Chemical Mechanical Polishing）によって、上述のように埋込まれた埋込み部材ＢＥの上面が平坦化される。これにより、図１０に示すように、埋込み部材ＢＥ１及びＢＥ２が形成される。また、埋込み部材ＢＥ１及びＢＥ２、並びに絶縁体層５８のそれぞれの第１面上に絶縁体層５９が形成される。
【0107】
次に、図１１に示すように、複数の導電体層３８に対応する開口部を含むマスクＭ２を用いた異方性エッチングによって、複数の導電体層３８が形成される予定の領域のうち、絶縁体層５８及び５９と同層に含まれる部分が除去される。本工程における異方性エッチングは、例えば、ＲＩＥである。その後、マスクＭ２は除去される。
【0108】
そして、マスクＭ２を用いた異方性エッチングによって除去された空間を含む絶縁体層５９の第１面上に絶縁部材が形成される。また、図１２に示すように、複数の導電体層３９に対応する開口部を含むマスクＭ３を用いた異方性エッチングによって、例えばＺ方向に見て当該開口部と重なる絶縁体層５９の部分を残しつつ、絶縁体層５７及び絶縁部材のうち、複数の導電体層３８が形成される予定の領域、及び複数の導電体層３９が形成される予定の領域が一括して除去される。これにより、当該除去する処理の後の絶縁部材の部分が、絶縁体層６０とされる。本工程における異方性エッチングは、例えばＲＩＥである。本工程における異方性エッチングでは、例えば絶縁体層５７及び絶縁部材のエッチングレートを絶縁体層５９のエッチングレートよりも高くすることで、絶縁体層５９がストップ膜として機能する。その後、マスクＭ３は除去される。
【0109】
それから、図１３に示すように、複数の導電体層３８及び３９が一括して形成される。
【0110】
以上の工程により、回路チップ１－１が形成される。
【0111】
次に、図１４に示すように、半導体基板１００の第２面上に導電体層３０、メモリセルアレイ１０のうち導電体層３０Ａを除く部分、導電体層４１～４３、複数の導電体層４０、並びに絶縁体層５５及び６１が形成される。導電体層３０は、導電体層３０Ａ、３０Ｂ、及び３０Ｃに対応する部分を含む。本工程により、メモリチップ１－２の部分が形成される。
【0112】
そして、図１５に示すように、回路チップ１－１とメモリチップ１－２とが、貼合処理によって、貼合わせられる。より具体的には、回路チップ１－１の一端に含まれ、接続パッドＢＰとして機能する複数の導電体層３９と、メモリチップ１－２の一端に含まれ、接続パッドＢＰとして機能する複数の導電体層４０と、が対向するように配置される。また、熱処理によって対向する接続パッドＢＰ同士が接合される。その後、半導体基板１００が除去される。
【0113】
それから、図１６に示すように、導電体層３０Ａ、３０Ｂ、及び３０Ｃ、並びに絶縁体層５４が形成される。より具体的には、例えばリソグラフィ及びエッチングを用いた処理等によって、導電体層３０が、導電体層３０Ａ、３０Ｂ、及び３０Ｃに分離される。また、導電体層３０Ａ、３０Ｂ、及び３０Ｃの第１面上、絶縁体層５５の第１面上のうち導電体層４２及び４３を囲む部分、並びに導電体層４２及び４３の第１面上に絶縁体が堆積される。また、例えばリソグラフィ及びエッチングを用いた処理等によって、当該堆積された絶縁体のうち、導電体層４４Ａの部分Ｃ１及びＣ２、並びに導電体層４４Ｂの部分Ｃ３がそれぞれ形成される予定の領域が除去される。これにより、絶縁体層５４が形成される。
【0114】
次に、図１７に示すように、導電体層４４Ａ及び４４Ｂが形成される。より具体的には、絶縁体層５４の第１面上、導電体層４２及び４３の第１面上、並びに導電体層３０Ａの第１面上及び絶縁体層５５の第１面のうち絶縁体層５４が設けられない部分に、導電体層４４が、Ｚ方向に沿った厚さが略一様となるように形成される。そして、例えばリソグラフィ及びエッチングを用いた処理等によって、当該形成された導電体層４４が導電体層４４Ａ及び４４Ｂに分離される。本工程により、導電体層４４Ａの部分Ｃ１、Ｃ２、及びＪ１、並びに導電体層４４Ｂの部分Ｃ３及びＪ２が形成される。
【0115】
次に、図１８に示すように、電極パッドＰＤ、及び電極パッドＰＤの第１面に開口部を有する絶縁体層６２が形成される。より具体的には、まず、部分Ｊ２の第１面上に、電極パッドＰＤが形成される。そして、半導体記憶装置１の第１端に、電極パッドＰＤが設けられる領域を除いて、絶縁体層６２が形成される。
【0116】
なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されてもよいし、製造工程の順番が入れ替えられてもよい。例えば、回路チップ１－１及びメモリチップ１－２は、互いに異なる半導体基板を用いて形成されるため、図７～図１３に示される回路チップ１－１を形成する工程と、図１４に示されるメモリチップ１－２の部分を形成する工程とは、並行して進められ得る。
【0117】
１．３ 効果
実施形態によれば、半導体記憶装置１の歩留まりの低下を抑制することができる。実施形態の効果について、以下に説明する。
実施形態によれば、半導体記憶装置１の歩留まりの低下を抑制することができる。実施形態の効果について、以下に説明する。
【0118】
実施形態によれば、半導体記憶装置１は、回路チップ１－１において、接続パッドＢＰとして機能する複数の導電体層３９にそれぞれ接する複数の導電体層３８と交差する絶縁体層５８と同層において、埋込み部材ＢＥを含む。埋込み部材ＢＥは、絶縁体層５８とは異なるストレスを有する、高圧縮ストレス部材、又は引張りストレス部材である。これにより、半導体記憶装置１の反りの大きさの増大を抑制することができる。このため、半導体記憶装置１の反りによる不良の発生を抑制することができる。したがって、半導体記憶装置１の歩留まりの低下を抑制することができる。
【0119】
補足すると、半導体基板上に複数の層が積層された三次元積層型構造に起因して、半導体記憶装置のうち半導体基板を除く部分が、Ｘ方向及びＹ方向のそれぞれに沿った半導体記憶装置の反りを発生させることがある。例えば製造工程における半導体基板を薄くする処理によって、当該処理の前において半導体基板によって抑制されていた半導体記憶装置の反りが顕著になることがある。すなわち、半導体記憶装置のうち半導体基板を除く部分の半導体記憶装置の反りへの影響が相対的に大きくなることで、半導体記憶装置の反りの大きさが大きくなることがある。これにより、半導体記憶装置が、上に凸の形状、又は下に凸の形状になることがある。このため、例えば電極パッドの接続不良や、絶縁体層が破壊されることによる異なる配線間のショートが発生することがある。
【0120】
実施形態によれば、半導体記憶装置１は、回路チップ１－１内に埋込み部材ＢＥを含む。これにより、例えば埋込み部材を含まない半導体記憶装置が上に凸に反る傾向を有する場合に、半導体記憶装置１が高圧縮ストレス部材である埋込み部材ＢＥを有することで、半導体記憶装置１の反りを抑制することができる。また、例えば埋込み部材を含まない半導体記憶装置が下に凸に反る傾向を有する場合に、半導体記憶装置１が引張りストレス部材である埋込み部材ＢＥを有することで、半導体記憶装置１の反りを抑制することができる。
【0121】
また、実施形態に係る半導体記憶装置１において、埋込み部材ＢＥは、複数の導電体層３８が設けられる高さの範囲内に設けられる。このような構成であれば、例えば埋込み部材が絶縁体層５５内に設けられる場合、及び埋込み部材が絶縁体層５６内に設けられる場合と比べて、埋込み部材ＢＥの配置が容易である。補足すると、例えば絶縁体層５６内に設けられる配線は、回路チップ１－１とメモリチップ１－２とを電気的に接続する際に、回路チップ１－１内における電気的な接続が効率的になるように配置される。また、例えば絶縁体層５５内に設けられる配線は、絶縁体層５６内に設けられる配線と同様に、メモリチップ１－２内における電気的な接続が効率的になるように配置される。これらのことから、絶縁体層５５及び５６内に設けられる配線は、複雑に配置され得る。このため、埋込み部材が絶縁体層５５内に設けられる場合、及び埋込み部材が絶縁体層５６内に設けられる場合にそれぞれ、埋込み部材の構造及び配置が複雑になる可能性がある。また、埋込み部材を配置する領域の確保が困難になる可能性がある。一方、複数の導電体層３８の配置は、接続パッドＢＰとして機能する複数の導電体層３９及び４０の配置によって一義的に決まる。接続パッドＢＰは、例えば回路チップ１－１とメモリチップ１－２との貼合わせを容易にするために、絶縁体層５５及び５６内に設けられる配線と比べて、単純に配置される。これらのことから、実施形態に係る半導体記憶装置１であれば、埋込み部材ＢＥの構造や配置が複雑になること、及び埋込み部材ＢＥを配置する領域の確保が困難になることがない。
【0122】
また、実施形態によれば、埋込み部材ＢＥは、Ｚ方向に見て、半導体記憶装置１の構成のうち反りが発生し易い構成と少なくとも一部が重なるように設けられ得る。これにより、当該反りが発生し易い構成に起因する半導体記憶装置１の反りを効果的に抑制することができる。より具体的に、Ｚ方向に見て、埋込み部材ＢＥがメモリセルアレイ１０の少なくとも一部分と重なるように設けられていれば、メモリセルアレイ１０に起因する半導体記憶装置１の反りを効果的に抑制することができる。
【0123】
２ 変形例
上述の実施形態は、種々の変形が可能である。以下に、変形例に係る半導体記憶装置について説明する。
上述の実施形態は、種々の変形が可能である。以下に、変形例に係る半導体記憶装置について説明する。
【0124】
２．１ 第１変形例
上述の実施形態では、各領域ＯＲ１及びＯＲ２において、埋込み部材ＢＥが１つの矩形状に設けられる場合を示したが、これに限られない。半導体記憶装置は、各領域ＯＲ１及びＯＲ２において、互いに離れてライン状に設けられる複数の埋込み部材ＢＥを含むように構成されてもよい。以下の説明では、第１変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
上述の実施形態では、各領域ＯＲ１及びＯＲ２において、埋込み部材ＢＥが１つの矩形状に設けられる場合を示したが、これに限られない。半導体記憶装置は、各領域ＯＲ１及びＯＲ２において、互いに離れてライン状に設けられる複数の埋込み部材ＢＥを含むように構成されてもよい。以下の説明では、第１変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
【0125】
第１変形例に係る半導体記憶装置１の断面構造について、図１９及び図２０を用いて説明する。図１９は、実施形態の図４に示される半導体記憶装置の断面構造に対応する。図２０は、第１変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す、図１９のＺ方向に沿ったＸＸ－ＸＸ線と同等の高さにおける半導体記憶装置の断面図である。図１９は、実施形態の図４と同様に、半導体記憶装置１の一部分のＸＺ平面における断面構造が示される。図２０は、実施形態の図５と同様に、半導体記憶装置１全体の断面構造に対応する。
【0126】
【0127】
図２０に示すように、複数の埋込み部材ＢＥ１及びＢＥ２の各々は、例えばＸ方向及びＹ方向のそれぞれに沿う辺を有するライン状に設けられる。複数の埋込み部材ＢＥ１及びＢＥ２の各々は、ワード線ＷＬの延伸方向に沿って延伸する。複数の埋込み部材ＢＥ１及びＢＥ２はそれぞれ、互いに離間する。複数の埋込み部材ＢＥ１は、例えばＸ方向に沿って略一定の間隔で配置される。また、複数の埋込み部材ＢＥ２は、例えばＸ方向に沿って略一定の間隔で配置される。
【0128】
第１変形例に係る半導体記憶装置１の製造方法は、実施形態の図８に示す工程におけるマスクＭ１の形状が異なることを除き、実施形態に係る半導体記憶装置の製造方法と同様である。
【0129】
第１変形例によっても、実施形態と同等の効果が奏される。
【0130】
また、第１変形例によれば、複数の埋込み部材ＢＥ１及びＢＥ２の各々は、ワード線ＷＬの延伸方向に沿って延伸する。これにより、例えば半導体記憶装置１がメモリセルアレイ１０のワード線ＷＬの延伸方向に沿って反りが発生し易い場合に、半導体記憶装置１の反りの大きさの増大を効果的に抑制することができる。
【0131】
２．２ 第２変形例
上述の第１変形例では、複数の埋込み部材ＢＥ１及びＢＥ２の各々がＹ方向に延伸する場合を示したが、これに限られない。複数の埋込み部材ＢＥ１及びＢＥ２の各々は、Ｘ方向に延伸してもよい。以下の説明では、第２変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成、及び第１変形例に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
上述の第１変形例では、複数の埋込み部材ＢＥ１及びＢＥ２の各々がＹ方向に延伸する場合を示したが、これに限られない。複数の埋込み部材ＢＥ１及びＢＥ２の各々は、Ｘ方向に延伸してもよい。以下の説明では、第２変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成、及び第１変形例に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
【0132】
第２変形例に係る半導体記憶装置１の断面構造について、図２１を用いて説明する。図２１は、第２変形例に係る半導体記憶装置のＸＹ平面における断面構造の一例を示す断面図である。図２１は、実施形態の図５に示される半導体記憶装置の断面構造に対応する。なお、第２変形例に係る半導体記憶装置１のＸＺ平面における断面構造は、実施形態に係る半導体記憶装置１のＸＺ平面における断面構造と同等である。
【0133】
図２１に示すように、複数の埋込み部材ＢＥ１及びＢＥ２の各々は、例えばＸ方向及びＹ方向のそれぞれに沿う辺を有するライン状に設けられる。複数の埋込み部材ＢＥ１及びＢＥ２の各々は、ビット線ＢＬの延伸方向に沿って延伸する。複数の埋込み部材ＢＥ１及びＢＥ２はそれぞれ、互いに離間する。複数の埋込み部材ＢＥ１は、例えばＹ方向に沿って略一定の間隔で配置される。また、複数の埋込み部材ＢＥ２は、例えばＹ方向に沿って略一定の間隔で配置される。
【0134】
第２変形例に係る半導体記憶装置１の製造方法は、実施形態の図８に示す工程におけるマスクＭ１の形状が異なることを除き、実施形態及び第１変形例に係る半導体記憶装置の製造方法と同様である。
【0135】
第２変形例によっても、実施形態と同等の効果が奏される。
【0136】
また、第２変形例によれば、複数の埋込み部材ＢＥ１及びＢＥ２の各々は、ビット線ＢＬの延伸方向に沿って延伸する。これにより、例えば半導体記憶装置１がメモリセルアレイ１０のビット線ＢＬの延伸方向に沿って反りが発生し易い場合に、半導体記憶装置１の反りの大きさの増大を効果的に抑制することができる。
【0137】
２．３ 第３変形例
上述の実施形態、第１変形例、及び第２変形例では、各埋込み部材ＢＥが、回路チップ１－１内に設けられる場合を示したが、これに限られない。各埋込み部材ＢＥは、メモリチップ１－２内に設けられてもよい。以下の説明では、第３変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
上述の実施形態、第１変形例、及び第２変形例では、各埋込み部材ＢＥが、回路チップ１－１内に設けられる場合を示したが、これに限られない。各埋込み部材ＢＥは、メモリチップ１－２内に設けられてもよい。以下の説明では、第３変形例に係る半導体記憶装置１の構成及び製造方法について、実施形態に係る半導体記憶装置１の構成及び製造方法と異なる点について主に説明する。
【0138】
第３変形例に係る半導体記憶装置１の構成について、図２２を用いて説明する。図２２は、第３変形例に係る半導体記憶装置のＸＺ平面における断面構造の一例を示す断面図である。図２２に示される断面図は、図４に示される断面図に対応する。
【0139】
第３変形例に係る回路チップ１－１は、半導体基板７０、周辺回路ＰＥＲＩ、複数の導電体層３６、３７、３８、及び３９、並びに絶縁体層５６及び６０を含む。すなわち、第３変形例に係る回路チップ１－１は、絶縁体層５７～５９、並びに埋込み部材を含まない。第３変形例に係る回路チップ１－１の構造は、絶縁体層５７～５９、並びに埋込み部材を含まないことを除いて、実施形態に係る回路チップ１－１と同様である。
【0140】
第３変形例に係るメモリチップ１－２は、導電体層３０Ｂ、３０Ｃ、４１、４２、４３、４４Ａ、及び４４Ｂ、複数の導電体層４０、絶縁体層５４、５５、６１、及び６２、メモリセルアレイ１０、並びに電極パッドＰＤに加えて、複数の導電体層４５及び４６、絶縁体層６３、６４、及び６５、並びに埋込み部材ＢＥ３及びＢＥ４を含む。
【0141】
絶縁体層６１の第１面上、及び複数の導電体層４０の各々の第１面上には、絶縁体層６３、６４、及び６５が、Ｚ２方向に向かってこの順に設けられる。絶縁体層６３、６４、及び６５の各々は、例えばＸＹ平面に沿って広がった板状に形成される。絶縁体層６３は、例えば窒化シリコンを含む。絶縁体層６４は、例えば酸化シリコンを含む。絶縁体層６５は、例えば窒素を有する炭化シリコンを含む。絶縁体層６３、６４、及び６５が設けられる部分内には、複数の導電体層４５、並びに埋込み部材ＢＥ３及びＢＥ４が設けられる。
【0142】
複数の導電体層４５の各々は、絶縁体層６３、６４、及び６５と交差するように設けられる。これにより、複数の導電体層４５の各々は、各絶縁体層６３～６５に囲まれるように設けられる。複数の導電体層４５の各々の第１面は、絶縁体層６５の第１面と同等の高さに位置する。複数の導電体層４５の各々の第２面は、絶縁体層６３の第２面と同等の高さに位置する。複数の導電体層４５は、導電体層４５－１、４５－２、及び４５－３を含む。導電体層４５－１、４５－２、及び４５－３はそれぞれ、導電体層４０－１、４０－２、及び４０－３の第１面に接続される。複数の導電体層４５の各々は、柱状のコンタクトとして機能する。
【0143】
埋込み部材ＢＥ３及びＢＥ４は、互いに離れて設けられる。各埋込み部材ＢＥの第１面は、絶縁体層６４の第１面と同等の高さに位置する。各埋込み部材ＢＥの第２面は、絶縁体層６４の第２面と同等の高さに位置する。上述のように、複数の導電体層４５の各々は、絶縁体層６４に囲まれるため、埋込み部材ＢＥ３及びＢＥ４はそれぞれ、複数の導電体層４５の各々と離れて設けられる。
【0144】
絶縁体層６５の第１面上、及び複数の導電体層４５の各々の第１面上には、絶縁体層５５が設けられる。絶縁体層５５内には、導電体層４１、４２、及び４３、並びにメモリセルアレイ１０の部分に加えて、複数の導電体層４６が設けられる。
【0145】
複数の導電体層４６は、導電体層４６－１、４６－２、及び４６－３を含む。導電体層４６－１、４６－２、及び４６－３はそれぞれ、導電体層４５－１、４５－２、及び４５－３の第１面に接続される。
【0146】
導電体層４６－１の第１面上には、導電体層４１が設けられる。
【0147】
導電体層４６－２の第１面上には、導電体層４２が設けられる。
【0148】
導電体層４６－３の第１面上には、導電体層４３が設けられる。
【0149】
埋込み部材ＢＥ３及びＢＥ４、並びに埋込み部材ＢＥ３及びＢＥ４と同層における断面構造は、埋込み部材ＢＥ１及びＢＥ２を含む代わりに、埋込み部材ＢＥ３及びＢＥ４を含むことと、埋込み部材ＢＥ３及びＢＥ４が回路チップ１－１に含まれる代わりに、メモリチップ１－２に含まれることとを除き、図５に示される実施形態に係る半導体記憶装置のＸＹ平面における断面構造と実質的に同等である。
【0150】
【0151】
第３変形例に係る半導体記憶装置１の製造方法におけるメモリチップ１－２の製造工程において、図２３に示すように、半導体基板１００の第２面上に導電体層３０、メモリセルアレイ１０のうち導電体層３０Ａを除く部分、導電体層４１～４３、複数の導電体層４６、並びに絶縁体層６５が形成される。
【0152】
次に、複数の導電体層４０及び４５、絶縁体層６１、６３、及び６４、並びに埋込み部材ＢＥ３及びＢＥ４をそれぞれ、実施形態における複数の導電体層３９及び３８、絶縁体層６０、５９、及び５８、並びに埋込み部材ＢＥ１及びＢＥ２と同様に形成する。
【0153】
第３変形例における回路チップ１－１の製造方法は、絶縁体層５７～５９、並びに埋込み部材ＢＥ１及びＢＥ２が形成されないことを除き、実施形態における回路チップ１－１の製造方法と同様である。
【0154】
【0155】
第３変形例によっても、実施形態、第１変形例、及び第２変形例と同等の効果が奏される。第３変形例は、別の変形例と組み合わせられることも可能である。すなわち、埋込み部材ＢＥ３及びＢＥ４、並びに埋込み部材ＢＥ３及びＢＥ４と同層における断面構造は、図２０に示される第１変形例に係る半導体記憶装置のＸＹ平面における断面構造、または図２１に示される第２変形例に係る半導体記憶装置のＸＹ平面における断面構造と実質的に同等であってもよい。
【0156】
また、第３変形例に係る半導体記憶装置１において、埋込み部材ＢＥは、複数の導電体層４５が設けられる高さの範囲内に設けられる。このような構成であれば、実施形態に係る半導体記憶装置と同様の理由により、埋込み部材ＢＥの配置が容易である。
【0157】
３ その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0158】
１…半導体記憶装置、２…メモリコントローラ、３…メモリシステム、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、７０、１００…半導体基板、３０～～４３、４４Ａ、４４Ｂ、４５、４６…導電体層、５０～６５…絶縁体層、ＢＥ、ＢＥ１、ＢＥ２、ＢＥ３、ＢＥ４…埋込み部材、Ｍ…マスク、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＮＳ…ＮＡＮＤストリング、ＭＴ…メモリセルトランジスタ、ＳＴ１、ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＳ、ＳＧＤ…選択ゲート線、ＳＨＥ…部材。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
