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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043285
(43)【公開日】2024-03-29
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20240322BHJP
H01L 29/06 20060101ALI20240322BHJP
【ＦＩ】
H01L29/78 301D
H01L29/78 301S
H01L29/06 301D
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022148387
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】田村 和宏
(72)【発明者】
【氏名】泉 直希
(72)【発明者】
【氏名】奥田 肇
【テーマコード（参考）】
5F140
【Ｆターム（参考）】
5F140AA19
5F140AA23
5F140AC01
5F140AC21
5F140BA01
5F140BA02
5F140BA16
5F140BD05
5F140BE07
5F140BF04
5F140BG28
5F140BH30
5F140BK13
5F140CB01
(57)【要約】
【課題】ゲート絶縁膜の損傷を抑制できる半導体装置を提供することである。
【解決手段】半導体装置は、ｎ型の半導体層と、半導体層の表層部に形成されたｐ型のドリフト領域と、半導体層の表層部に、ドリフト層と間隔を空けてまたはドリフト層に隣接して形成されたｎ型のボディ領域と、ドリフト領域の表層部に形成されたｐ型のドレイン領域と、ボディ領域の表層部に形成されたｐ型のソース領域と、半導体層の表面上に、ドリフト領域とボディ領域とに跨るようにして形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ドリフト領域の表層部に形成され、ドリフト領域におけるボディ領域側の側縁とドレイン領域との間に配置されたｎ型領域とを含む。
【選択図】図１
【解決手段】半導体装置は、ｎ型の半導体層と、半導体層の表層部に形成されたｐ型のドリフト領域と、半導体層の表層部に、ドリフト層と間隔を空けてまたはドリフト層に隣接して形成されたｎ型のボディ領域と、ドリフト領域の表層部に形成されたｐ型のドレイン領域と、ボディ領域の表層部に形成されたｐ型のソース領域と、半導体層の表面上に、ドリフト領域とボディ領域とに跨るようにして形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ドリフト領域の表層部に形成され、ドリフト領域におけるボディ領域側の側縁とドレイン領域との間に配置されたｎ型領域とを含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
ｎ型の半導体層と、
前記半導体層の表層部に形成されたｐ型のドリフト領域と、
前記半導体層の表層部に、前記ドリフト層と間隔を空けてまたは前記ドリフト層に隣接して形成されたｎ型のボディ領域と、
前記ドリフト領域の表層部に形成されたｐ型のドレイン領域と、
前記ボディ領域の表層部に形成されたｐ型のソース領域と、
前記半導体層の表面上に、前記ドリフト領域と前記ボディ領域とに跨るようにして形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト領域の表層部に形成され、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に配置されたｎ型領域とを含む、半導体装置。
前記半導体層の表層部に形成されたｐ型のドリフト領域と、
前記半導体層の表層部に、前記ドリフト層と間隔を空けてまたは前記ドリフト層に隣接して形成されたｎ型のボディ領域と、
前記ドリフト領域の表層部に形成されたｐ型のドレイン領域と、
前記ボディ領域の表層部に形成されたｐ型のソース領域と、
前記半導体層の表面上に、前記ドリフト領域と前記ボディ領域とに跨るようにして形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ドリフト領域の表層部に形成され、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に配置されたｎ型領域とを含む、半導体装置。
【請求項2】
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁から間隔を空けて形成されている、請求項１に記載の半導体装置。
【請求項3】
前記半導体層の表面上には、前記ゲート絶縁膜と前記ドレイン領域との間に、前記ドリフト領域を選択的に被覆し、前記ゲート絶縁膜に連なるフィールド絶縁膜が形成されており、
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁と前記フィールド絶縁膜との間領域であって、前記側縁から離れた領域に形成されている、請求項１に記載の半導体装置。
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁と前記フィールド絶縁膜との間領域であって、前記側縁から離れた領域に形成されている、請求項１に記載の半導体装置。
【請求項4】
前記ゲート絶縁膜は、前記フィールド絶縁膜の厚さ未満の厚さを有している、請求項３に記載の半導体装置。
【請求項5】
前記ゲート絶縁膜が、酸化シリコン膜を含む、請求項３に記載の半導体装置。
【請求項6】
前記フィールド絶縁膜が、ＬＯＣＯＳ膜を含む、請求項３に記載の半導体装置。
【請求項7】
前記ボディ領域のｎ型不純物濃度が、前記半導体層のｎ型不純物濃度よりも高く、
前記ｎ型領域のｎ型不純物濃度が、前記半導体層のｎ型不純物濃度よりも高くかつ前記ボディ領域のｎ型不純物濃度よりも低い、請求項１～６のいずれか一項に記載の半導体装置。
前記ｎ型領域のｎ型不純物濃度が、前記半導体層のｎ型不純物濃度よりも高くかつ前記ボディ領域のｎ型不純物濃度よりも低い、請求項１～６のいずれか一項に記載の半導体装置。
【請求項8】
前記ゲート電極が、不純物を含むポリシリコンからなる、請求項１～６のいずれか一項に記載の半導体装置。
【請求項9】
前記ボディ領域の表層部に形成されたｎ型のボディコンタクト領域を含む、請求項１～６のいずれか一項に記載の半導体装置。
【請求項10】
前記ドリフト領域のｐ型不純物濃度が、５.０×１０１５ｃｍ－３～２．０×１０１６ｃｍ－３であり、
前記ｎ型領域のｎ型不純物濃度が、２.５×１０１5ｃｍ－３～１．０×１０１６ｃｍ－３である、請求項１～６のいずれか一項に記載の半導体装置。
前記ｎ型領域のｎ型不純物濃度が、２.５×１０１5ｃｍ－３～１．０×１０１６ｃｍ－３である、請求項１～６のいずれか一項に記載の半導体装置。
【請求項11】
ｎ型の半導体層の表層部に、ｎ型のボディ領域とｐ型のドリフト領域とを、間隔を空けてまたは隣接して形成する工程と、
前記半導体層の表面に前記ボディ領域および前記ドリフト領域に跨るようにゲート絶縁膜を形成する工程と、
前記ドリフト領域の表層部にｎ型領域を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ボディ領域の表層部にｐ型のソース領域を形成する工程と、
前記ドリフト領域の表層部にｐ型のドレイン領域を形成する工程とを含み、
前記ｎ型領域が、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に形成されている、半導体装置の製造方法。
前記半導体層の表面に前記ボディ領域および前記ドリフト領域に跨るようにゲート絶縁膜を形成する工程と、
前記ドリフト領域の表層部にｎ型領域を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ボディ領域の表層部にｐ型のソース領域を形成する工程と、
前記ドリフト領域の表層部にｐ型のドレイン領域を形成する工程とを含み、
前記ｎ型領域が、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に形成されている、半導体装置の製造方法。
【請求項12】
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁から間隔を空けて形成されている、請求項１１に記載の半導体装置の製造方法。
【請求項13】
前記半導体層の表面上に、前記ゲート絶縁膜と前記ドレイン領域との間に、前記ドリフト領域を選択的に被覆し、前記ゲート絶縁膜に連なるフィールド絶縁膜を形成する工程を含み、
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁と前記フィールド絶縁膜との間領域であって、前記側縁から離れた領域に形成されている、請求項１１に記載の半導体装置の製造方法。
前記ｎ型領域は、前記ドリフト領域における前記ボディ領域側の側縁と前記フィールド絶縁膜との間領域であって、前記側縁から離れた領域に形成されている、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
特許文献１には、シリコン基板上に形成されたディープｎウェルと、ディープｎウェルの表層部に形成されたｐ型領域と、ディープｎウェルの表層部にｐ型領域と間隔を空けて形成されたｎ型ウェルと、ｐ型領域の表層部に形成されたｐ型ドレイン領域と、ｎ型ウェルの表層部に形成されたｐ型ソース領域と、ディープｎウェルの表面上に、ｐ型領域とｎ型ウェルとに跨って形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを含むＤＭＯＳＦＥＴ（Double diffused Metal Oxide Semiconductor Field Effect Transistor）が開示されている。特許文献１では、ｐ型領域は、ｐ型ドリフト層とｐ型ウェルとを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１６－２７６２２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の目的は、ゲート絶縁膜の損傷を抑制できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【0005】
本開示の一実施形態は、ｎ型の半導体層と、前記半導体層の表層部に形成されたｐ型のドリフト領域と、前記半導体層の表層部に、前記ドリフト層と間隔を空けてまたは前記ドリフト層に隣接して形成されたｎ型のボディ領域と、前記ドリフト領域の表層部に形成されたｐ型のドレイン領域と、前記ボディ領域の表層部に形成されたｐ型のソース領域と、前記半導体層の表面上に、前記ドリフト領域と前記ボディ領域とに跨るようにして形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ドリフト領域の表層部に形成され、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に配置されたｎ型領域とを含む、半導体装置を提供する。
【0006】
この構成では、ゲート絶縁膜の損傷を抑制できる。
【0007】
本開示の一実施形態は、ｎ型の半導体層の表層部に、ｎ型のボディ領域とｐ型のドリフト領域とを、間隔を空けてまたは隣接して形成する工程と、前記半導体層の表面に前記ボディ領域および前記ドリフト領域に跨るようにゲート絶縁膜を形成する工程と、前記ドリフト領域の表層部にｎ型領域を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ボディ領域の表層部にｐ型のソース領域を形成する工程と、前記ドリフト領域の表層部にｐ型のドレイン領域を形成する工程とを含み、前記ｎ型領域が、前記ドリフト領域における前記ボディ領域側の側縁と前記ドレイン領域との間に形成されている、半導体装置の製造方法を提供する。
【0008】
この製造方法では、ゲート絶縁膜の損傷を抑制できる半導体装置を製造することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
【0011】
図１は、本発明の一実施形態に係る半導体装置の主要部の構造を示す模式的な部分断面図である。図２は、本発明の一実施形態に係る半導体装置の主要部の構造を示す模式的な部分断面図であって、図１とＹ方向位置が異なる部分断面図である。
【0012】
説明の便宜上、以下では、図１および図２に示した＋Ｘ方向、－Ｘ方向、＋Ｙ方向および－Ｙ方向を用いることがある。＋Ｘ方向は、平面視において、半導体基板２の表面に沿う所定の方向であり、＋Ｙ方向は、平面視において、半導体基板２の表面に沿う方向であって、＋Ｘ方向に直交する方向である。－Ｘ方向は、＋Ｘ方向と反対の方向である。－Ｙ方向は、＋Ｙ方向と反対の方向である。＋Ｘ方向および－Ｘ方向を総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向を総称するときには単に「Ｙ方向」という。
【0013】
半導体装置１は、この実施形態では、ｐチャネルＬＤＭＯＳＦＥＴ（Lateral Double diffused Metal Oxide Semiconductor Field Effect Transistor）である。
【0014】
半導体装置１は、半導体基板２と、半導体基板２上に形成されたエピタキシャル層３とを含む。半導体装置１は、半導体基板２とエピタキシャル層３との境界部に、半導体基板２とエピタキシャル層３とに跨って、選択的に形成された埋め込み層４を含む。なお、図１および図２には現れていないが、エピタキシャル層３は、埋め込み層４が形成されていない箇所では、半導体基板２の表面に接している。
【0015】
半導体基板２は、この実施形態では、シリコン（Ｓｉ）基板から構成されている。半導体基板２は、炭化シリコン（ＳｉＣ）基板等のシリコン基板以外の基板であってもよい。半導体基板２は、この実施形態では、ｐ型である。半導体基板２は、例えば、１×１０１４ｃｍ－３～５×１０１８ｃｍ－３の不純物濃度を有している。この実施形態では、半導体基板２のｐ型不純物濃度は、１．５×１０１５ｃｍ－３程度である。半導体基板２の厚さは、例えば、研磨前で５００μｍ～８００μｍである。
【0016】
エピタキシャル層３は、半導体基板２側と反対側に素子主面３ａを有する。エピタキシャル層３は、本開示の「半導体層」の一例である。エピタキシャル層３は、この実施形態では、シリコン（Ｓｉ）から構成されている。エピタキシャル層３は、炭化シリコン（ＳｉＣ）等のシリコン以外の素材から構成されていてもよい。エピタキシャル層３は、ｎ型である。ｎ型不純物としては、例えば、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモン）等を適用することができる（以下、同様である）。
【0017】
エピタキシャル層３のｎ型不純物は、例えば、５×１０１４ｃｍ－３～１×１０１７ｃｍ－３程度である。この実施形態では、エピタキシャル層３のｎ型不純物は、４×１０１４ｃｍ－３程度である。エピタキシャル層３の膜厚は、例えば、３μｍ～２０μｍである。この実施形態では、エピタキシャル層３の膜厚は、１０μｍ程度である。
【0018】
埋め込み層４は、ｎ型である。埋め込み層４は、エピタキシャル層３よりも高いｎ型不純物濃度を有している。埋め込み層４の膜厚は、例えば、２μｍ～１０μｍである。この実施形態では、埋め込み層４の膜厚は、５μｍ程度である。
【0019】
エピタキシャル層３の素子主面３ａ側の表層部には、ｐ型のドリフト領域１０が形成されている。ドリフト領域１０は、平面視でＹ方向に延びた四角形状部分を含む。ｐ型不純物としては、例えば、Ｂ（ホウ素）、Ａｌ（アルミニウム）、Ｇａ（ガリウム）等を適用することができる（以下、同様である）。ドリフト領域１０のｐ型不純物濃度は、例えば、５.０×１０１５ｃｍ－３～２．０×１０１６ｃｍ－３である。この実施形態では、ドリフト領域１０のｐ型不純物濃度は、１．０×１０１６ｃｍ－３である。
【0020】
ドリフト領域１０の表層部には、ドリフト領域１０よりも高いｐ型不純物濃度を有するｐ型のドレイン領域１１が形成されている。ドレイン領域１１は、平面視において、Ｙ方向に長い四角形状を有している。
【0021】
また、エピタキシャル層３の素子主面３ａ側の表層部には、ドリフト領域１０と間隔を空けて、ｎ型のボディ領域１２が形成されている。図１および図２では、ボディ領域１２は、ドリフト領域１０に対して、－Ｘ側に配置されている。なお、ボディ領域１２は、ドリフト領域１０に接していてもよい。つまり、ボディ領域１２は、ドリフト領域１０に隣接して形成されていてもよい。ボディ領域１２は、平面視において、Ｙ方向に長い四角形状を有している。
【0022】
ボディ領域１２のｎ型不純物濃度は、例えば、５.０×１０１6ｃｍ－３～２．０×１０１７ｃｍ－３程度である。この実施形態では、ボディ領域１２のｎ型不純物濃度は、例えば、１．０×１０１７ｃｍ－３である。
【0023】
この実施形態では、Ｘ方向に関して、ボディ領域１２とドリフト領域１０の間には、エピタキシャル層３が存在している。以下において、ボディ領域１２とドリフト領域１０との間に存在しているエピタキシャル層３を、エピタキシャル層３の幅狭部分３ｂという場合がある。
【0024】
ボディ領域１２の表層部には、ドリフト領域１０よりも高いｐ型不純物濃度を有するｐ型のソース領域１３（図１参照）と、ボディ領域１２よりも高いｎ型不純物濃度を有するｎ型のボディコンタクト領域１４（図２参照）とがＹ方向に交互に並んで形成されている。
【0025】
ボディ領域１２およびエピタキシャル層３の幅狭部分３ｂの表層部において、ソース領域１３とドリフト領域１０との間の領域がチャネル領域２０である。チャネル領域２０は、ドレイン／ソース間の導通および非導通が制御される領域である。
【0026】
エピタキシャル層３の素子主面３ａには、ドリフト領域１０を選択的に被覆するフィールド絶縁膜２１が形成されている。この実施形態では、フィールド絶縁膜２１は、ＬＯＣＯＳ（Local oxidation of silicon）酸化膜から構成されている。
【0027】
図１および図２では、フィールド絶縁膜２１のボディ領域１２側の側縁は、ドリフト領域１０のボディ領域１２側の側縁よりも＋Ｘ側に位置している。以下において、平面視において、ドリフト領域１０におけるフィールド絶縁膜２１のボディ領域１２側の側縁よりもボディ領域１２側の部分を、ドリフト領域１０のチャネル側領域１０ａという場合がある。
【0028】
フィールド絶縁膜２１のボディ領域１２側の側縁とは反対側の側縁は、ドレイン領域１１の－Ｘ側の側縁と一致している。
【0029】
ソース領域１３とフィールド絶縁膜２１との間において、エピタキシャル層３の素子主面３ａ上には、ゲート絶縁膜２３が形成されている。ゲート絶縁膜２３の＋Ｘ側の側縁はフィールド絶縁膜２１の－Ｘ側の側縁に接続されている。ゲート絶縁膜２３は、ドリフト領域１０とボディ領域１２とに跨るようにして形成されている。ゲート絶縁膜２３は、酸化シリコン膜を含むことが好ましい。
【0030】
ゲート絶縁膜２３は、フィールド絶縁膜２１の厚さ未満の厚さを有している。ゲート電極２４は、平面視でＹ方向に延びた四角形状の部分を含む。ゲート絶縁膜２３は、チャネル領域２０およびドリフト領域１０のチャネル側領域１０ａを被覆している。ゲート絶縁膜２３は、具体的には、ボディ領域１２におけるソース領域１３（ボディコンタクト領域１４）よりもドリフト領域１０側の部分と、エピタキシャル層３の幅狭部分３ｂと、ドリフト領域１０のチャネル側領域１０ａとを被覆している。
【0031】
ゲート絶縁膜２３上には、ゲート電極２４が形成されている。この実施形態では、ゲート電極２４は、導電性ポリシリコンを含む。このようなゲート電極２４は、「ポリゲート（poly-gate）」または「ポリシリコゲート」と称されてもよい。この実施形態では、ゲート電極２４は、ｐ型不純物を含むポリシリコンから構成されている。
【0032】
ゲート電極２４は、ゲート絶縁膜２３を介して、チャネル領域２０およびドリフト領域１０のチャネル側領域１０ａと対向している。ゲート電極２４は、具体的には、ゲート絶縁膜２３を介して、ボディ領域１２におけるソース領域１３（ボディコンタクト領域１４）よりもドリフト領域１０側の部分と、エピタキシャル層３の幅狭部分３ｂと、ドリフト領域１０のチャネル側領域１０ａとに対向している。
【0033】
ゲート電極２４は、この実施形態では、ゲート絶縁膜２３の上からフィールド絶縁膜２１の上に引き出された引き出し部２５を含む。引き出し部２５は、平面視において、ドレイン領域１１からドリフト領域１０のボディ領域１２側の縁側に間隔を空けて形成されており、フィールド絶縁膜２１を介してドリフト領域１０に対向している。
【0034】
ドリフト領域１０の表層部には、ドリフト領域１０におけるボディ領域１２側の側縁とドレイン領域１１との間に、ｎ型領域１５が形成されている。ｎ型領域１５は、ドレイン領域１１から間隔を空けて形成されている。
【0035】
本実施形態では、ドリフト領域１０の表層部の領域であって、ドリフト領域１０におけるボディ領域１２側の側縁とフィールド絶縁膜２１との間の領域Ｓ（チャネル側領域１０ａ）に、ｎ型領域１５が形成されている。ｎ型領域１５は、ドリフト領域１０におけるボディ領域１２側の側縁から間隔を空けて形成されていることが好ましい。なお、ｎ型領域１５のドレイン領域１１側の側縁は、フィールド絶縁膜２１のボディ領域１２側の側縁よりもドレイン領域１１側に位置していてもよい。
【0036】
ｎ型領域１５は、エピタキシャル層３よりも高くかつボディ領域１２よりも低いｎ型不純物濃度を有している。ｎ型領域１５のｎ型不純物濃度は、例えば、２.５×１０１5ｃｍ－３～１．０×１０１６ｃｍ－３である。この実施形態では、ｎ型領域１５のｎ型不純物濃度は、例えば５．０×１０１５ｃｍ－３である。ドリフト領域１０の表層部にｎ型領域１５が形成されている理由については、後述する。
【0037】
半導体装置１は、複数のドレインコンタクト電極４１、複数のソースコンタクト電極４２、複数のボディコンタクト電極４３および複数のゲートコンタクト電極４４を含む。
【0038】
複数のドレインコンタクト電極４１は、Ｙ方向に間隔を空けて配置されている。各ドレインコンタクト電極４１は、ドレイン領域１１に電気的に接続されている。ドレインコンタクト電極４１は、ドレイン領域１１にドレイン電位Ｖｄを付与する。
【0039】
複数のソースコンタクト電極４２は、Ｙ方向に間隔を空けて配置されている。各ソースコンタクト電極４２は、ソース領域１３に電気的に接続されている。ソースコンタクト電極４２は、ソース領域１３にソース電位Ｖｓを付与する。
【0040】
複数のボディコンタクト電極４３は、Ｙ方向に間隔を空けて配置されている。各ボディコンタクト電極４３は、ボディコンタクト領域１４に電気的に接続されている。ボディコンタクト電極４３は、ボディコンタクト領域１４にソース電位Ｖｓを付与する。
【0041】
複数のゲートコンタクト電極４４は、Ｙ方向に間隔を空けて配置されている。各ゲートコンタクト電極４４は、ゲート電極２４に電気的に接続されている。ゲートコンタクト電極４４は、ゲート電極２４にゲート電位Ｖｇを付与する。
【0042】
半導体装置１は、オン動作時においてドレイン／ソース電流を流すように構成されている。オン動作時では、ソース領域１３にソース電位Ｖｓ（例えばＶｓ＝０Ｖ）が印可され、ドレイン領域１１にドレイン電位Ｖｄ（例えばＶｄ＝－８０Ｖ）が印可され、ゲート電極２４にゲート電位Ｖｇ（例えばＶｄ＝－１．５Ｖ）が印可される。
【0043】
以下において、図１の半導体装置１において、ドリフト領域１０にｎ型領域１５が形成されていない半導体装置を比較例ということにする。
【0044】
比較例においては、ゲート絶縁膜２３が損傷するおそれあることが判明した。比較例では、オン動作時に、ソース－ドレイン間に印可された電圧によって電子が加速され、原子に衝突することにより、電子（ホットエレクトロン）・正孔対が発生する。つまり、インパクトイオン化により、ドリフト領域１０内に電子・正孔対が発生する。インパクトイオン化は、電界が集中しやすい、ドリフト領域１０内におけるｎ型エピタキシャル層３との境界付近で、発生しやすい。なお、ボディ領域１２がドリフト領域１０に接するように形成されている場合には、インパクトイオン化は、ドリフト領域１０内におけるボディ領域１２との境界付近で、発生しやすい。
【0045】
インパクトイオン化によって発生した電子・正孔対によって、ゲート絶縁膜２３とエピタキシャル層３との界面に界面準位が形成される。界面準位が形成されると、界面準位に電子が捕獲される。界面準位に捕獲された電子によって、ゲート絶縁膜３４に強電界が発生し、ゲート絶縁膜３４が損傷する。これにより、ゲートリーク電流が増加する。
【0046】
本実施形態では、ドリフト領域１０の表層部において、ドリフト領域１０におけるボディ領域１２側の側縁とドレイン領域１１との間に、ｎ型領域１５が形成されているので、ゲート絶縁膜２３の損傷を抑制できる。以下、この理由について、説明する。
【0047】
ドリフト領域のｐ型不純物濃度が高いほど、インパクトイオン化が起こりやすくなる。本実施形態では、ドリフト領域１０にｎ型領域１５が形成されているので、ｎ型領域１５が形成されている領域では、ｐ型不純物濃度が低くなる。これにより、インパクトイオン化率が低減しホットエレクトロンの発生が抑制される。これにより、ゲート絶縁膜２３に捕獲される電子の数を低減させることができるので、ゲート絶縁膜２３の損傷を抑制できる。
【0048】
ｎ型領域１５は、ドリフト領域１０内のインパクトイオン化が起こりやすい領域に形成することが好ましい。そこで、本実施形態では、ドリフト領域１０の表層部の領域であって、ドリフト領域１０におけるボディ領域１２側の側縁とフィールド絶縁膜２１との間の領域に、ｎ型領域１５が形成されている。
【0049】
【0050】
まず、ｐ型の半導体基板２が用意される。次に、半導体基板２の表面にｎ型の埋め込み層４を形成するためのｎ型不純物が選択的に注入される。そして、例えば１１００℃以上の加熱状態下で、ｎ型不純物を添加しながら半導体基板２の上にシリコンをエピタキシャル成長させる。これにより、図３Ａに示すように、半導体基板２上にｎ型のエピタキシャル層３が形成される。
【0051】
エピタキシャル層３の成長に際して、半導体基板２に注入されたｎ型不純物は、エピタキシャル層３の成長方向に拡散する。これにより、半導体基板２とエピタキシャル層３との境界を跨ぐｎ型の埋め込み層４が形成される。
【0052】
次に、図３Ｂに示すように、例えば、熱酸化等の方法によって、エピタキシャル層３の素子主面３ａに、ベース絶縁膜７１（たとえば、５ｎｍ～５０ｎｍ厚）が形成される。ベース絶縁膜７１は、この実施形態では、酸化シリコン（ＳｉＯ２）から構成されている。
【0053】
次に、図３Ｃに示すように、例えば、減圧ＣＶＤ法等の方法によって、ベース絶縁膜７１上にマスク絶縁膜７２（例えば、８０ｎｍ～２００ｎｍ厚）を堆積させる。マスク絶縁膜７２は、この実施形態では、窒化シリコン（ＳｉＮ）から構成されている。
【0054】
次に、図３Ｄに示すように、フォトリソグラフィおよびエッチングによって、マスク絶縁膜７２におけるフィールド絶縁膜２１が形成される領域に対向する領域に開口７３が形成される。
【0055】
次に、図３Ｅに示すように、マスク絶縁膜７２の開口７３から露出するエピタキシャル層３の部分を熱酸化することによって、ベース絶縁膜７１が厚膜化し、エピタキシャル層３の素子主面３ａ側の表層部に、ＬＯＣＯＳ酸化膜からなるフィールド絶縁膜２１が形成される。
【0056】
次に、図３Ｆに示すように、例えば、フッ化水素水等のエッチングによって、マスク絶縁膜７２が除去される。この後、エピタキシャル層３の素子主面３ａ側の表層部に、ｎ型のボディ領域１２が形成される。ボディ領域１２を形成するには、まず、ボディ領域１２を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物がエピタキシャル層３に注入される。これにより、ボディ領域１２が形成される。この後、イオン注入マスクは、除去される。
【0057】
次に、図３Ｇに示すように、エピタキシャル層３の素子主面３ａ側の表層部に、ｐ型のドリフト領域１０が形成される。ドリフト領域１０を形成するには、まず、ドリフト領域１０を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｐ型不純物がエピタキシャル層３に注入される。これにより、ドリフト領域１０が形成される。この後、イオン注入マスクは、除去される。
【0058】
次に、図３Ｈに示すように、ドリフト領域１０の表層部に、ｎ型領域１５が形成される。ｎ型領域１５を形成するには、まず、ｎ型領域１５を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物がドリフト領域１０に注入される。これにより、ｎ型領域１５が形成される。この後、イオン注入マスクは、除去される。
【0059】
次に、図３Ｉに示すように、ベース絶縁膜７１およびフィールド絶縁膜２１の表面が熱酸化される。これにより、ベース絶縁膜７１が厚膜化し、ゲート絶縁膜２３が形成される。
【0060】
次に、例えば、減圧ＣＶＤ法等の方法によって、エピタキシャル層３の素子主面３ａの全面にポリシリコンを堆積させ、その後、フォトリソグラフィ工程を経ることによって、図３Ｊに示すように、ポリシリコンからなるゲート電極２４が形成される。
【0061】
次に、ボディ領域１２の表層部に、ｎ型のボディコンタクト領域１４（図２参照）が形成される。ボディコンタクト領域１４を形成するには、まず、ボディコンタクト領域１４を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｎ型不純物がボディ領域１２に注入される。これにより、ボディコンタクト領域１４が形成される。この後、イオン注入マスクは、除去される。
【0062】
次に、図３Ｋに示すように、ボディ領域１２の表層部にｐ型のソース領域１３が形成され、ドリフト領域１０の表層部にｐ型のドレイン領域１１が形成され、ｐ型不純物を含むポリシリコンからなるゲート電極２４が形成される。
【0063】
ソース領域１３、ドレイン領域１１およびｐ型不純物を含むポリシリコンからなるゲート電極２４を形成するには、まず、ソース領域１３およびドレイン領域１１を形成すべき領域およびゲート電極２４におけるｐ型不純物を注入すべき領域に選択的に開口を有するイオン注入マスク（図示略）が形成される。そして、当該イオン注入マスクを介してｐ型不純物がボディ領域１２、ドリフト領域１０およびゲート電極２４に注入される。これにより、ソース領域１３およびドレイン領域１１が形成されるとともにｐ型不純物を含むポリシリコンからなるゲート電極２４が形成される。この後、イオン注入マスクは、除去される。
【0064】
次に、図３Ｌに示すように、ゲート絶縁膜２３の不要な部分を除去するため、選択的に開口を有するハードマスク（図示略）がエピタキシャル層３上に形成される。そして、当該ハードマスクを介してゲート絶縁膜２３の不要な部分にエッチング処理が施される。これにより、所定のゲート絶縁膜２３が形成される。これにより、ドレイン領域１１、ソース領域１３およびボディコンタクト領域１４の表面が露出される。この後、ハードマスクが除去される。
【0065】
最後に、ドレイン領域１１に電気的に接続される複数のドレインコンタクト電極４１、ソース領域１３に電気的に接続される複数のソースコンタクト電極４２、ボディコンタクト領域１４に電気的に接続される複数のボディコンタクト電極４３およびゲート電極１８に電気的に接続される複数のゲートコンタクト電極４４が形成される。これにより、図１および図２に示す半導体装置１が得られる。
【0066】
前述の実施形態では、ボディコンタクト領域１４、ソース領域１３およびドレイン領域１１は、図３Ｊでゲート電極２４が形成された後に形成されているが、ゲート電極２４が形成される前に形成されてもよい。
【0067】
以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
【0068】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0069】
［付記１－１］
ｎ型の半導体層（３）と、
前記半導体層（３）の表層部に形成されたｐ型のドリフト領域（１０）と、
前記半導体層（３）の表層部に、前記ドリフト層（１０）と間隔を空けてまたは前記ドリフト層（１０）に隣接して形成されたｎ型のボディ領域（１２）と、
前記ドリフト領域（１０）の表層部に形成されたｐ型のドレイン領域（１１）と、
前記ボディ領域（１２）の表層部に形成されたｐ型のソース領域（１３）と、
前記半導体層（３）の表面上に、前記ドリフト領域（１０）と前記ボディ領域（１２）とに跨るようにして形成されたゲート絶縁膜（２３）と、
前記ゲート絶縁膜（２３）上に形成されたゲート電極（２４）と、
前記ドリフト領域（１０）の表層部に形成され、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記ドレイン領域（１０）との間に配置されたｎ型領域（１５）とを含む、半導体装置。
ｎ型の半導体層（３）と、
前記半導体層（３）の表層部に形成されたｐ型のドリフト領域（１０）と、
前記半導体層（３）の表層部に、前記ドリフト層（１０）と間隔を空けてまたは前記ドリフト層（１０）に隣接して形成されたｎ型のボディ領域（１２）と、
前記ドリフト領域（１０）の表層部に形成されたｐ型のドレイン領域（１１）と、
前記ボディ領域（１２）の表層部に形成されたｐ型のソース領域（１３）と、
前記半導体層（３）の表面上に、前記ドリフト領域（１０）と前記ボディ領域（１２）とに跨るようにして形成されたゲート絶縁膜（２３）と、
前記ゲート絶縁膜（２３）上に形成されたゲート電極（２４）と、
前記ドリフト領域（１０）の表層部に形成され、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記ドレイン領域（１０）との間に配置されたｎ型領域（１５）とを含む、半導体装置。
【0070】
［付記１－２］
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁から間隔を空けて形成されている、［付記１－１］に記載の半導体装置。
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁から間隔を空けて形成されている、［付記１－１］に記載の半導体装置。
【0071】
［付記１－３］
前記半導体層（３）の表面上には、前記ゲート絶縁膜（２３）と前記ドレイン領域（１１）との間に、前記ドリフト領域（１０）を選択的に被覆し、前記ゲート絶縁膜（２３）に連なるフィールド絶縁膜（２１）が形成されており、
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記フィールド絶縁膜（２３）との間領域（Ｓ）であって、前記側縁から離れた領域に形成されている、［付記１－１］に記載の半導体装置。
前記半導体層（３）の表面上には、前記ゲート絶縁膜（２３）と前記ドレイン領域（１１）との間に、前記ドリフト領域（１０）を選択的に被覆し、前記ゲート絶縁膜（２３）に連なるフィールド絶縁膜（２１）が形成されており、
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記フィールド絶縁膜（２３）との間領域（Ｓ）であって、前記側縁から離れた領域に形成されている、［付記１－１］に記載の半導体装置。
【0072】
［付記１－４］
前記ゲート絶縁膜（２３）は、前記フィールド絶縁膜（２１）の厚さ未満の厚さを有している、［付記１－３］に記載の半導体装置。
前記ゲート絶縁膜（２３）は、前記フィールド絶縁膜（２１）の厚さ未満の厚さを有している、［付記１－３］に記載の半導体装置。
【0073】
［付記１－５］
前記ゲート絶縁膜（２３）が、酸化シリコン膜を含む、［付記１－１］～［付記１－４］のいずれか一項に記載の半導体装置。
前記ゲート絶縁膜（２３）が、酸化シリコン膜を含む、［付記１－１］～［付記１－４］のいずれか一項に記載の半導体装置。
【0074】
［付記１－６］
前記フィールド絶縁膜（２１）が、ＬＯＣＯＳ膜を含む、［付記１－３］に記載の半導体装置。
前記フィールド絶縁膜（２１）が、ＬＯＣＯＳ膜を含む、［付記１－３］に記載の半導体装置。
【0075】
［付記１－７］
前記ボディ領域（１２）のｎ型不純物濃度が、前記半導体層（３）のｎ型不純物濃度よりも高く、
前記ｎ型領域（１５）のｎ型不純物濃度が、前記半導体層（３）のｎ型不純物濃度よりも高くかつ前記ボディ領域（１２）のｎ型不純物濃度よりも低い、［付記１－１］～［付記１－６］のいずれか一項に記載の半導体装置。
前記ボディ領域（１２）のｎ型不純物濃度が、前記半導体層（３）のｎ型不純物濃度よりも高く、
前記ｎ型領域（１５）のｎ型不純物濃度が、前記半導体層（３）のｎ型不純物濃度よりも高くかつ前記ボディ領域（１２）のｎ型不純物濃度よりも低い、［付記１－１］～［付記１－６］のいずれか一項に記載の半導体装置。
【0076】
［付記１－８］
前記ゲート電極（２４）が、不純物を含むポリシリコンからなる、［付記１－１］～［付記１－７］のいずれか一項に記載の半導体装置。
前記ゲート電極（２４）が、不純物を含むポリシリコンからなる、［付記１－１］～［付記１－７］のいずれか一項に記載の半導体装置。
【0077】
［付記１－９］
前記ボディ領域（１２）の表層部に形成されたｎ型のボディコンタクト領域（１４）を含む、［付記１－１］～［付記１－８］のいずれか一項に記載の半導体装置。
前記ボディ領域（１２）の表層部に形成されたｎ型のボディコンタクト領域（１４）を含む、［付記１－１］～［付記１－８］のいずれか一項に記載の半導体装置。
【0078】
［付記１－１０］
前記ドリフト領域（１０）のｐ型不純物濃度が、５.０×１０１５ｃｍ－３～２．０×１０１６ｃｍ－３であり、
前記ｎ型領域（１５）のｎ型不純物濃度が、２.５×１０１5ｃｍ－３～１．０×１０１６ｃｍ－３である、［付記１－１］～［付記１－９］のいずれか一項に記載の半導体装置。
前記ドリフト領域（１０）のｐ型不純物濃度が、５.０×１０１５ｃｍ－３～２．０×１０１６ｃｍ－３であり、
前記ｎ型領域（１５）のｎ型不純物濃度が、２.５×１０１5ｃｍ－３～１．０×１０１６ｃｍ－３である、［付記１－１］～［付記１－９］のいずれか一項に記載の半導体装置。
【0079】
［付記１－１１］
ｎ型の半導体層（３）の表層部に、ｎ型のボディ領域（１２）とｐ型のドリフト領域（１０）とを、間隔を空けてまたは隣接して形成する工程と、
前記半導体層（３）の表面に前記ボディ領域（１２）および前記ドリフト領域（１０）に跨るようにゲート絶縁膜（２３）を形成する工程と、
前記ドリフト領域（１０）の表層部にｎ型領域（１５）を形成する工程と、
前記ゲート絶縁膜（２３）上にゲート電極（２４）を形成する工程と、
前記ボディ領域（１２）の表層部にｐ型のソース領域（１３）を形成する工程と、
前記ドリフト領域（１０）の表層部にｐ型のドレイン領域（１１）を形成する工程とを含み、
前記ｎ型領域（１５）が、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記ドレイン領域（１１）との間に形成されている、半導体装置の製造方法。
ｎ型の半導体層（３）の表層部に、ｎ型のボディ領域（１２）とｐ型のドリフト領域（１０）とを、間隔を空けてまたは隣接して形成する工程と、
前記半導体層（３）の表面に前記ボディ領域（１２）および前記ドリフト領域（１０）に跨るようにゲート絶縁膜（２３）を形成する工程と、
前記ドリフト領域（１０）の表層部にｎ型領域（１５）を形成する工程と、
前記ゲート絶縁膜（２３）上にゲート電極（２４）を形成する工程と、
前記ボディ領域（１２）の表層部にｐ型のソース領域（１３）を形成する工程と、
前記ドリフト領域（１０）の表層部にｐ型のドレイン領域（１１）を形成する工程とを含み、
前記ｎ型領域（１５）が、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記ドレイン領域（１１）との間に形成されている、半導体装置の製造方法。
【0080】
［付記１－１２］
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁から間隔を空けて形成されている、［付記１－１１］に記載の半導体装置の製造方法。
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁から間隔を空けて形成されている、［付記１－１１］に記載の半導体装置の製造方法。
【0081】
［付記１－１３］
前記半導体層（３）の表面上に、前記ゲート絶縁膜（２３）と前記ドレイン領域（１１）との間に、前記ドリフト領域（１０）を選択的に被覆し、前記ゲート絶縁膜（２３）に連なるフィールド絶縁膜（２１）を形成する工程を含み、
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記フィールド絶縁膜（２１）との間領域（Ｓ）であって、前記側縁から離れた領域に形成されている、［付記１－１１］に記載の半導体装置の製造方法。
前記半導体層（３）の表面上に、前記ゲート絶縁膜（２３）と前記ドレイン領域（１１）との間に、前記ドリフト領域（１０）を選択的に被覆し、前記ゲート絶縁膜（２３）に連なるフィールド絶縁膜（２１）を形成する工程を含み、
前記ｎ型領域（１５）は、前記ドリフト領域（１０）における前記ボディ領域（１２）側の側縁と前記フィールド絶縁膜（２１）との間領域（Ｓ）であって、前記側縁から離れた領域に形成されている、［付記１－１１］に記載の半導体装置の製造方法。
【符号の説明】
【0082】
１ 半導体装置
２ 半導体基板
３ エピタキシャル層
３ａ 素子主面
３ｂ 幅狭部分
４ 埋め込み層
１０ ドリフト領域
１０ａ チャネル側領域
１１ ドレイン領域
１２ ボディ領域
１３ ソース領域
１４ ボディコンタクト領域
１５ ｎ型領域
２０ チャネル領域
２１ フィールド絶縁膜
２３ ゲート絶縁膜
２４ ゲート電極
２５ 引き出し部
４１ ドレインコンタクト電極
４２ ソースコンタクト電極
４３ ボディコンタクト電極
４４ ゲートコンタクト電極
７１ ベース絶縁膜
７２ マスク絶縁膜
７３ 開口
２ 半導体基板
３ エピタキシャル層
３ａ 素子主面
３ｂ 幅狭部分
４ 埋め込み層
１０ ドリフト領域
１０ａ チャネル側領域
１１ ドレイン領域
１２ ボディ領域
１３ ソース領域
１４ ボディコンタクト領域
１５ ｎ型領域
２０ チャネル領域
２１ フィールド絶縁膜
２３ ゲート絶縁膜
２４ ゲート電極
２５ 引き出し部
４１ ドレインコンタクト電極
４２ ソースコンタクト電極
４３ ボディコンタクト電極
４４ ゲートコンタクト電極
７１ ベース絶縁膜
７２ マスク絶縁膜
７３ 開口
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図3I】
【図3J】
【図3K】
【図3L】