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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043330
(43)【公開日】2024-03-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H03K 19/0175 20060101AFI20240322BHJP
G11C 7/10 20060101ALI20240322BHJP
【ＦＩ】
H03K19/0175 220
G11C7/10 405
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022148456
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】渡邊 郁弥
(72)【発明者】
【氏名】渡邉 稔史
(72)【発明者】
【氏名】佐藤 一彦
(72)【発明者】
【氏名】尾崎 正一
(72)【発明者】
【氏名】久保田 賢郎
(72)【発明者】
【氏名】佐伯 厚子
(72)【発明者】
【氏名】土屋 亮汰
(72)【発明者】
【氏名】阿部 花海
【テーマコード（参考）】
5J056
【Ｆターム（参考）】
5J056AA05
5J056BB28
5J056BB40
5J056BB60
5J056CC09
5J056DD13
5J056DD29
5J056EE14
5J056FF07
5J056FF09
5J056GG01
5J056GG13
(57)【要約】
【課題】 ＺＱキャリブレーションに要する時間を増大させることなく、正確な調整を可能にする。
【解決手段】 実施形態の半導体装置は、第１送信信号が与えられる第１パッドと、第２送信信号が与えられる第２パッドと、前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、前記第１パッドに対応して設けられた第１基準抵抗と、前記第２パッドに対応して設けられた第２基準抵抗と、前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、を具備する。
【選択図】図８
【解決手段】 実施形態の半導体装置は、第１送信信号が与えられる第１パッドと、第２送信信号が与えられる第２パッドと、前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、前記第１パッドに対応して設けられた第１基準抵抗と、前記第２パッドに対応して設けられた第２基準抵抗と、前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、を具備する。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１送信信号が与えられる第１パッドと、
第２送信信号が与えられる第２パッドと、
前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、
前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、
前記第１パッドに対応して設けられた第１基準抵抗と、
前記第２パッドに対応して設けられた第２基準抵抗と、
前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、
前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、
を具備する半導体装置。
第２送信信号が与えられる第２パッドと、
前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、
前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、
前記第１パッドに対応して設けられた第１基準抵抗と、
前記第２パッドに対応して設けられた第２基準抵抗と、
前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、
前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、
を具備する半導体装置。
【請求項2】
外付け基準抵抗を用いて、前記第１基準抵抗の抵抗値及び前記第２基準抵抗の抵抗値をそれぞれキャリブレーションする基準抵抗設定回路を更に具備する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記基準抵抗設定回路は、前記第１基準抵抗の抵抗値をキャリブレーションした後、前記第２基準抵抗の抵抗値をキャリブレーションし、
前記第１及び第２設定回路は、それぞれ前記第１出力ドライバの抵抗値のキャリブレーションと前記第２出力ドライバの抵抗値のキャリブレーションとを個別に実行する、
請求項２に記載の半導体装置。
前記第１及び第２設定回路は、それぞれ前記第１出力ドライバの抵抗値のキャリブレーションと前記第２出力ドライバの抵抗値のキャリブレーションとを個別に実行する、
請求項２に記載の半導体装置。
【請求項4】
前記第１の基準抵抗は、前記第１パッドと前記第１出力ドライバの出力端との経路上と電源端子との間に設けられ、
前記第２の基準抵抗は、前記第２パッドと前記第２出力ドライバの出力端との経路上と電源端子との間に設けられる、
請求項２に記載の半導体装置。
前記第２の基準抵抗は、前記第２パッドと前記第２出力ドライバの出力端との経路上と電源端子との間に設けられる、
請求項２に記載の半導体装置。
【請求項5】
前記外付け基準抵抗が接続される第３パッドと、
前記第１パッドに対応して設けられ、前記第１パッドと前記第１出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第１スイッチと、
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第２スイッチと、を更に具備する、
請求項２に記載の半導体装置。
前記第１パッドに対応して設けられ、前記第１パッドと前記第１出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第１スイッチと、
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上と前記第３パッドとの間に設けられる第２スイッチと、を更に具備する、
請求項２に記載の半導体装置。
【請求項6】
前記第１スイッチと前記第３パッドとの間の経路上の電圧と基準電圧とを比較すると共に、前記第２スイッチと前記第３パッドとの間の経路上の電圧と前記基準電圧とを比較する第１比較器を更に具備し、
前記基準抵抗設定回路は、前記第１比較器の出力を所定値に収束させるように前記第１基準抵抗の抵抗値をキャリブレーションすると共に、前記第１比較器の出力を所定値に収束させるように前記第２基準抵抗の抵抗値をキャリブレーションする、
請求項５に記載の半導体装置。
前記基準抵抗設定回路は、前記第１比較器の出力を所定値に収束させるように前記第１基準抵抗の抵抗値をキャリブレーションすると共に、前記第１比較器の出力を所定値に収束させるように前記第２基準抵抗の抵抗値をキャリブレーションする、
請求項５に記載の半導体装置。
【請求項7】
前記第１パッドに対応して設けられ、前記第１パッドと前記第１出力ドライバの出力端との経路上の電圧と前記基準電圧とを比較する第２比較器と、
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上の電圧と前記基準電圧とを比較する第３比較器と、を更に具備し、
前記第１設定回路は、前記第２比較器の出力を所定値に収束させるように前記第１出力ドライバの抵抗値をキャリブレーションし、
前記第２設定回路は、前記第３比較器の出力を所定値に収束させるように前記第２出力ドライバの抵抗値をキャリブレーションする
請求項５に記載の半導体装置。
前記第２パッドに対応して設けられ、前記第２パッドと前記第２出力ドライバの出力端との経路上の電圧と前記基準電圧とを比較する第３比較器と、を更に具備し、
前記第１設定回路は、前記第２比較器の出力を所定値に収束させるように前記第１出力ドライバの抵抗値をキャリブレーションし、
前記第２設定回路は、前記第３比較器の出力を所定値に収束させるように前記第２出力ドライバの抵抗値をキャリブレーションする
請求項５に記載の半導体装置。
【請求項8】
前記第２比較器は、前記第１パッドに対応して設けられ、前記第１パッドを介して受信される受信信号と前記基準電圧とを比較する第１受信レシーバにより構成され、
前記第３比較器は、前記第２パッドに対応して設けられ、前記第２パッドを介して受信される受信信号と前記基準電圧とを比較する第２受信レシーバにより構成される
請求項７に記載の半導体装置。
前記第３比較器は、前記第２パッドに対応して設けられ、前記第２パッドを介して受信される受信信号と前記基準電圧とを比較する第２受信レシーバにより構成される
請求項７に記載の半導体装置。
【請求項9】
前記第１基準抵抗は、前記第１パッドに対応して設けられる第１終端抵抗により構成され、
前記第２基準抵抗は、前記第２パッドに対応して設けられる第２終端抵抗により構成される
請求項７に記載の半導体装置。
前記第２基準抵抗は、前記第２パッドに対応して設けられる第２終端抵抗により構成される
請求項７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【0002】
従来、高速伝送が可能なＯＣＤ（オフチップドライバ）回路の出力ドライバには、温度や電圧変動によるインピーダンスずれを抑制するためのキャリブレーション（以下、ＺＱキャリブレーションという）を実行するキャリブレーション回路が採用されることがある。キャリブレーション回路は、出力ドライバを構成するトランジスタのオン抵抗の調整を行う。
【0003】
しかしながら、ＺＱキャリブレーションは、調整値の算出に比較的長時間を要するとともに、正確な調整が困難である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１８－１５２１４７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、ＺＱキャリブレーションに要する時間を増大させることなく、正確な調整を可能にすることができる半導体装置を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体装置は、第１送信信号が与えられる第１パッドと、第２送信信号が与えられる第２パッドと、前記第１パッドに対応して設けられ、前記第１パッドに前記第１送信信号を出力する第１出力ドライバと、前記第２パッドに対応して設けられ、前記第２パッドに前記第２送信信号を出力する第２出力ドライバと、前記第１パッドに対応して設けられた第１基準抵抗と、前記第２パッドに対応して設けられた第２基準抵抗と、前記第１基準抵抗を用いて前記第１出力ドライバの抵抗値をキャリブレーションする第１設定回路と、前記第２基準抵抗を用いて前記第２出力ドライバの抵抗値をキャリブレーションする第２設定回路と、を具備する。
【図面の簡単な説明】
【0007】
【図1】実施形態に関わるメモリシステムの構成例を示すブロック図。
【図2】本実施形態の不揮発性メモリの構成例を示すブロック図。
【図3】ロジック制御回路２１の構成の一部を示す回路図。
【図4】入出力回路２２の一部の構成を示すブロック図。
【図5】ＯＣＤ回路５０の構成の一例を示す回路図。
【図6】抵抗回路５００の具体的な構成の一例を示す回路図。
【図7】ＺＱキャリブレーションの処理の流れを示す説明図。
【図8】実施形態の動作を説明するための回路図。
【図9】実施形態の動作を説明するための回路図。
【図10】実施形態の動作を説明するための回路図。
【図11】第２の実施形態を示す回路図。
【図12】第３の実施形態を示す回路図。
【図13】ＯＤＴ回路７００の具体的な構成の一例を示す回路図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【0009】
（第１の実施形態）
ＮＡＮＤ型メモリ等の半導体装置は、各種信号の伝送のために、複数のＤＱパッドを有する。一般的なＺＱキャリブレーションでは、１つの外付け抵抗を利用し、１つのＺＱパッドに接続される出力ドライバのオン抵抗を調整するための調整値を求め、求めた調整値を用いて全てのＤＱパッドに接続される出力ドライバのオン抵抗のキャリブレーションを実施する。しかし、各ＤＱパッドに接続された出力ドライバは、それぞれ、チップにおける位置が異なり、出力ドライバを構成するトランジスタの特性が、製造プロセスのばらつきにより、異なる場合がある。したがって、上記の場合には、各ＤＱパッドに接続された出力ドライバのオン抵抗をチップ内で一律に設定する場合、出力ドライバ間で出力特性のばらつきを補正することができない可能性がある。そこで、全出力ドライバのオン抵抗をばらつき無く設定するために、１つの外付け抵抗を利用し、各ＤＱパッドに接続されたＯＣＤ回路毎に、出力ドライバのオン抵抗のキャリブレーションを順に実施する手法が考えられる。しかしながら、この場合には、全てのＤＱパッドに接続される出力ドライバ毎に調整値を求める必要があり、ＺＱキャリブレーションの実施に極めて長い時間を要する。
ＮＡＮＤ型メモリ等の半導体装置は、各種信号の伝送のために、複数のＤＱパッドを有する。一般的なＺＱキャリブレーションでは、１つの外付け抵抗を利用し、１つのＺＱパッドに接続される出力ドライバのオン抵抗を調整するための調整値を求め、求めた調整値を用いて全てのＤＱパッドに接続される出力ドライバのオン抵抗のキャリブレーションを実施する。しかし、各ＤＱパッドに接続された出力ドライバは、それぞれ、チップにおける位置が異なり、出力ドライバを構成するトランジスタの特性が、製造プロセスのばらつきにより、異なる場合がある。したがって、上記の場合には、各ＤＱパッドに接続された出力ドライバのオン抵抗をチップ内で一律に設定する場合、出力ドライバ間で出力特性のばらつきを補正することができない可能性がある。そこで、全出力ドライバのオン抵抗をばらつき無く設定するために、１つの外付け抵抗を利用し、各ＤＱパッドに接続されたＯＣＤ回路毎に、出力ドライバのオン抵抗のキャリブレーションを順に実施する手法が考えられる。しかしながら、この場合には、全てのＤＱパッドに接続される出力ドライバ毎に調整値を求める必要があり、ＺＱキャリブレーションの実施に極めて長い時間を要する。
【0010】
そこで、本実施形態は、ＤＱパッド毎に設けられた各ＯＣＤ回路内にそれぞれ基準抵抗を設けることで、各ＤＱの出力ドライバのＺＱキャリブレーションを同時に実施可能にするものである。なお、本実施形態はＮＡＮＤ型メモリの出力ドライバに適用する例を説明するが、これに限定されるものではない。
【0011】
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２Ａ～２Ｄ（以下、これらの不揮発性メモリ２Ａ～２Ｄを区別する必要が無い場合に、不揮発性メモリ２という）とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２Ａ～２Ｄ（以下、これらの不揮発性メモリ２Ａ～２Ｄを区別する必要が無い場合に、不揮発性メモリ２という）とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0012】
不揮発性メモリ２は、データを不揮発に記憶する半導体装置であり、例えば、ＮＡＮＤ型メモリにより構成される。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであってもよいが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。
【0013】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
【0014】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【0015】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【0016】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【0017】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
【0018】
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0019】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0020】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
【0021】
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0022】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【0023】
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0024】
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0025】
（不揮発性メモリの概略構成）
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。
図２は、本実施形態の不揮発性メモリの構成例を示すブロック図である。
【0026】
不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、レジスタ２６、シーケンサ２７、入出力用パッド群３２、ロジック制御用パッド群３４、電源入力用パッド群３５、複数のプレーンＰＢ０，ＰＢ１，…（以下、これらのプレーンＰＢ０，ＰＢ１，…を区別する必要がない場合にはプレーンＰＢという）及び、チップ内電源生成回路４０を備えている。なお、図２ではプレーンＰＢのプレーン数が４の例を示しているが、不揮発性メモリ２が備えるプレーンの数はこれに限られるものではない。例えば、不揮発性メモリ２が備えるプレーンの数は２、３、８、１６等であってもよい。
【0027】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞に対応する、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0028】
先頭に記号"／"が付された信号 は、アクティブ・ローまたは負論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。
【0029】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディー／ビジー信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。
【0030】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号／ＷＥは、書き込みを可能にする。信号ＲＥ，／ＲＥは、読み出しを可能にする。信号／ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0031】
電源入力用パッド群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数の電源パッドを備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧である。電源電圧ＶＣＣＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0032】
電源入力用パッド群３５からの各種電圧は、チップ内電源生成回路４０に供給される。電源入力用パッド群３５の各電源パッドには、外部の電源回路から、直接又はメモリコントローラ１経由で上述した各種電源電圧が供給される。チップ内電源生成回路４０は、電源入力用パッド群３５を介して供給される電源電圧を用いて不揮発性メモリ２の各部を動作させるための内部電源電圧を生成する。即ち、チップ内電源生成回路４０は、電源入力用パッド群３５の各電源パッドを介して電圧ＶＰＰ，ＶＣＣ，ＶＣＣＱ，ＶＳＳが与えられ、電圧ＶＣＣ，ＶＣＣＱ，ＶＳＳをそのまま不揮発性メモリ２の各部に供給すると共に、電圧ＶＲＦＦ，ＶＤＤを生成して不揮発性メモリ２の各部に供給する。チップ内電源生成回路４０は、電源電圧ＶＤＤについては、電源パッドＶＣＣを介して入力された電圧ＶＣＣを用いて生成し、生成した電源電圧ＶＤＤを、ＶＤＤ配線を経由して不揮発性メモリ２の各部に供給する。
【0033】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0034】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号Ｒ／Ｂを送信する。
【0035】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0036】
制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0037】
各プレーンＰＢには、それぞれ図示しない電圧生成回路、メモリセルアレイ、センスアンプ及びロウデコーダが設けられている。メモリセルアレイには、複数のメモリセルトランジスタ（メモリセル）が構成される。メモリセルトランジスタに印加する電圧を制御するために、各プレーンＰＢには、複数のビット線、複数のワード線、及びソース線などが配設される。
【0038】
電圧生成回路により生成された電圧がセンスアンプ及びロウデコーダに与えられて、センスアンプ及びロウデコーダにより、複数のビット線、複数のワード線、及びソース線などに各種電圧が供給されて、メモリセルトランジスタに対する書き込み動作、読み出し動作、及び消去動作が行われる。
【0039】
図３はロジック制御回路２１の構成の一部を示す回路図である。ロジック制御回路２１は、ロジック制御用パッド群３３の各端子毎に、入力レシーバ２１ａ及び／又は出力ドライバ２１ｂを含む。入力レシーバ２１ａは、各端子を介して入力された信号を受信する。出力ドライバ２１ｂは、各端子を介して出力する信号を送信する。
【0040】
図４は入出力回路２２の一部の構成を示すブロック図である。図４に示すように、入出力回路２２は、入出力用パッド群３２の各パッドＤＱ＜０＞～ＤＱ＜９＞（以下、これらを代表してパッドＤＱ＜ｘ＞（ｘは０～９）という）にそれぞれ接続されるＯＣＤ回路５０＜０＞～５０＜９＞（以下、ＯＣＤ回路５０＜０＞～５０＜９＞を区別しない場合には、ＯＣＤ回路５０という）を含む。ＯＣＤ回路５０＜０＞～５０＜９＞は、相互に同一構成である。ＯＣＤ回路５０は、入力レシーバＩＲＥＣ及び出力ドライバ５１０を含む。入力レシーバＩＲＥＣは、各パッドＤＱ＜ｘ＞を介して入力された信号を受信し、出力ドライバ５１０は、各パッドＤＱ＜ｘ＞を介して送信する信号を出力する。
【0041】
また、ＯＣＤ回路５０は、抵抗回路５００、判定回路６００、Ｒｏｎ設定回路６１０及びスイッチ５０４を含む。スイッチ５０４は、出力ドライバの５１０出力端と、抵抗回路５００及び判定回路６００との間を導通又は非導通とする。
【0042】
入出力回路２２は、制御回路６０を含む。制御回路６０は、ＣＰＵ（Central Processing Unit）やＦＰＧＡ（Field Programmable Gate Array）等を用いたプロセッサによって構成されていてもよい。制御回路６０は、図示しないメモリに記憶されたプログラムに従って動作して各部を制御するものであってもよいし、ハードウェアの電子回路で機能の一部又は全部を実現するものであってもよい。
【0043】
制御回路６０は、各ＯＣＤ回路５０を制御する。制御回路６０は、基準抵抗設定回路６１３を含む。基準抵抗設定回路６１３は、各ＯＣＤ回路５０にそれぞれ設けられた後述する抵抗回路５００の抵抗値を設定する。
【0044】
入出力回路２２は、スイッチ５２及び比較器５３を含む。スイッチ５２は、一端が外付け抵抗を接続するためのパッドＺＱに接続され、他端が各ＯＣＤ回路５０に接続される。スイッチ５２は、制御回路６０に制御されてオン，オフし、パッドＺＱと各ＯＣＤ回路５０の判定回路６００とを導通させるか又は非導通にする。スイッチ５２の他端には、比較器５３の一方入力端が接続される。比較器５３の他方入力端には、チップ内電源生成回路４０からの電圧ＶＲＥＦが与えられる。比較器５３は、スイッチ５２の他端の電圧と電圧ＶＲＥＦとを比較して、両者の差分に基づく信号ＦＬＧ１を制御回路６０に出力する。制御回路６０中の基準抵抗設定回路６１３は、この信号ＦＬＧ１を用いて、後述するように、抵抗回路５００の抵抗値を設定するようになっている。
【0045】
図５はＯＣＤ回路５０の構成の一例を示す回路図である。ＯＣＤ回路５０＜０＞～＜９＞は、それぞれ入出力用パッド群３２の対応するパッドＤＱ＜０＞～パッドＤＱ＜９＞に接続される。ＯＣＤ回路５０は、パッドＤＱ＜ｘ＞を介して入力される信号を受信するインプットレシーバＩＲＥＣと、パッドＤＱ＜ｘ＞を介して送信する信号を出力する出力ドライバ５１０を含む。出力ドライバ５１０は、プルアップ回路５１１Ｐとプルダウン回路５１１Ｎとを含む。
【0046】
プルアップ回路５１１Ｐは、ＰチャネルＭＯＳトランジスタＭＰ０～ＭＰ４（以下、これらのトランジスタＭＰ０～ＭＰ４を区別する必要が無い場合には、代表してトランジスタＭＰという）により構成される。プルダウン回路５１１Ｎは、ＮチャネルＭＯＳトランジスタＭＮ０～ＭＮ４（以下、これらのトランジスタＭＮ０～ＭＮ４を区別する必要が無い場合には、代表してトランジスタＭＮという）により構成される。なお、トランジスタＭＰ及びＭＮの個数は、後述するインピーダンス制御信号ＰＣＯＤＥＢ，ＮＣＯＤＥＢに応じて適宜設定可能である。なお、プルアップ回路５１１Ｐは、ＰチャネルＭＯＳトランジスタにより構成するものでなくてもよく、プルダウン回路５１１Ｎは、ＮチャネルＭＯＳトランジスタにより構成するものでなくてもよい。
【0047】
電源端子には電圧ＶＣＣＱが印加され、基準電位点には電圧ＶＳＳが印加される。なお、電源端子には、外部電源が供給されるようになっていてもよい。この電源端子と基準電位点との間には、複数のトランジスタＭＰのソース・ドレイン路及び複数のトランジスタＭＮのドレイン・ソース路が接続される。トランジスタＭＰのドレインとトランジスタＭＮのドレインとの接続点は、パッドＤＱ＜ｘ＞に接続される。
【0048】
トランジスタＭＰのソースは電源端子に接続され、ドレインはパッドＤＱ＜ｘ＞に接続される。即ち、各トランジスタＭＰのソース・ドレイン路は並列接続される。トランジスタＭＰの各ゲートには、それぞれ制御信号Ｐ０～Ｐ４が供給される。トランジスタＭＮのソースは基準電位点に接続され、ドレインはパッドＤＱ＜ｘ＞に接続される。即ち、各トランジスタＭＮのドレイン・ソース路は並列接続される。トランジスタＭＮの各ゲートには、それぞれ制御信号Ｎ０～Ｎ４が供給される。
【0049】
プルアップ回路５１１Ｐ及びプルダウン回路５１１Ｎの各トランジスタＭＰ，ＭＮは、Ｒｏｎ設定回路６１０により制御される。即ち、Ｒｏｎ設定回路６１０は、送信データに応じた制御信号Ｐ０～Ｐ４（以下、これらを区別しない場合には制御信号Ｐという），Ｎ０～Ｎ４（以下、これらを区別しない場合には制御信号Ｎという）を、トランジスタＭＰ０～ＭＰ４，ＭＮ０～ＭＮ４の各ゲートに与える。制御信号Ｐ，Ｎにより、トランジスタＭＰ０～ＭＰ４のいずれかがオンとなりトランジスタＭＮがオフとなることでパッドＤＱ＜ｘ＞はハイレベル（以下、Ｈレベルという）となる。また、制御信号Ｐ，Ｎにより、トランジスタＭＰがオフとなり，トランジスタＭＮ０～ＭＮ４のいずれかがオンとなることでパッドＤＱ＜ｘ＞はローレベル（以下、Ｌレベルという）となる。パッドＤＱ＜ｘ＞からは制御信号Ｐ，Ｎに応じたデータが送信される。
【0050】
トランジスタＭＰ，ＭＮのうちオンとなる（活性化する）トランジスタに応じて、出力ドライバ５１０の抵抗値が決定する。トランジスタの抵抗値（オン抵抗）は、ゲート長，ゲート幅等の設定により変更することが可能である。例えば、各トランジスタＭＰ，ＭＮの抵抗値を、それぞれ２のべき乗の重みを付す等の相互に異なる値に設定することで、少ないトランジスタ数で広範囲の抵抗値を微調整することが可能である。制御信号Ｐ，Ｎによって、オンにする（活性化する）トランジスタを制御することで、出力ドライバ５１０のオン抵抗Ｒｏｎを調整するＺＱキャリブレーションが可能である。
【0051】
図５に示すように、Ｒｏｎ設定回路６１０は、ＰＭＯＳ側Ｒｏｎ設定回路６１１ＰとＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎと、ＮＡＮＤ回路６２０～６２４，６３０～６３４，６４０～６４４，６５０～６５４とを備える。
【0052】
ＮＡＮＤ回路６２０～６２４はそれぞれ、第１入力端にインピーダンス制御信号ＰＣＯＤＥＢ＜０＞～ＰＣＯＤＥＢ＜４＞（以下、インピーダンス制御信号ＰＣＯＤＥＢ＜０＞～ＰＣＯＤＥＢ＜４＞を代表してインピーダンス制御信号ＰＣＯＤＥＢという）が入力される。また、ＮＡＮＤ回路６２０～６２４は、第２入力端にプルアップ信号ＤＯＰが入力される。ＮＡＮＤ回路６２０～６２４はそれぞれ、インピーダンス制御信号ＰＣＯＤＥＢ＜０＞～ＰＣＯＤＥＢ＜４＞とプルアップ信号ＤＯＰとのＮＡＮＤ演算の結果を、ＮＡＮＤ回路６３０～６３４の第１入力端に出力する。ＮＡＮＤ回路６３０～６３４の第２入力端には、それぞれインピーダンス制御信号ＰＣＯＤＥＢ＜０＞～ＰＣＯＤＥＢ＜４＞が入力され、ＮＡＮＤ回路６３０～６３４は、２入力のＮＡＮＤ演算を行って、演算結果を制御信号Ｐ０～Ｐ４としてそれぞれトランジスタＭＰ０～ＭＰ４のゲートに与える。
【0053】
ＮＡＮＤ回路６４０～６４４はそれぞれ、第１入力端にインピーダンス制御信号ＮＣＯＤＥＢ＜０＞～ＮＣＯＤＥＢ＜４＞が入力される。また、ＮＡＮＤ回路６４０～６４４は、第２入力端にプルダウン信号ＤＯＮが入力される。ＮＡＮＤ回路６４０～６４４はそれぞれ、インピーダンス制御信号ＮＣＯＤＥＢ＜０＞～ＮＣＯＤＥＢ＜４＞とプルダウン信号ＤＯＮとのＮＡＮＤ演算の結果を、ＮＡＮＤ回路６５０～６５４に出力する。ＮＡＮＤ回路６５０～６５４は、それぞれＮＡＮＤ回路６４０～６４４の出力を反転させて出力する。ＮＡＮＤ回路６５０～６５４の出力は、それぞれ制御信号Ｎ０～Ｎ４としてトランジスタＭＮ０～ＭＮ４のゲートに供給される。
【0054】
インピーダンス制御信号ＰＣＯＤＥＢがＬレベルの場合には、プルアップ信号ＤＯＰの極性によらず、ＮＡＮＤ回路６３０～６３４の出力はＨレベルとなる。即ち、この場合には、トランジスタＭＰはオフである。また、インピーダンス制御信号ＰＣＯＤＥＢがＨレベルの場合には、プルアップ信号ＤＯＰと同じ極性の出力をＮＡＮＤ６３０～６３４が出力する。従って、プルアップ信号ＤＯＰのＬレベルに対応する制御信号ＰがＬレベルとなって、当該Ｌレベルの制御信号Ｐがゲートに印加されるトランジスタＭＰがオンとなる。
【0055】
インピーダンス制御信号ＮＣＯＤＥＢがＬレベルの場合には、プルダウン信号ＤＯＰの極性によらず、ＮＡＮＤ回路６５０～６５４の出力はＬレベルとなる。即ち、この場合には、トランジスタＭＮはオフである。また、インピーダンス制御信号ＮＣＯＤＥＢがＨレベルの場合には、プルダウン信号ＤＯＮと同じ極性の出力をＮＡＮＤ６５０～６５４が出力する。従って、プルダウン信号ＤＯＮのＨレベルに対応する制御信号ＰがＨレベルとなって、当該Ｈレベルの制御信号Ｐがゲートに印加されるトランジスタＭＮがオンとなる。
【0056】
従って、プルアップ信号ＤＯＰをＬレベル、プルダウン信号ＤＯＮをＬレベルにすることにより、Ｈレベルのインピーダンス制御信号ＰＣＯＤＥＢに対応するトランジスタＭＰがオンとなり、トランジスタＭＮがオフとなって、パッドＤＱ＜ｘ＞はＨレベルの出力が現れる。この場合には、出力ドライバ５１０のオン抵抗Ｒｏｎは、インピーダンス制御信号ＰＣＯＤＥＢによりオンとなったトランジスタＭＰに応じた抵抗値となる。
【0057】
また、プルアップ信号ＤＯＰをＨレベル、プルダウン信号ＤＯＮをＨレベルにすることにより、トランジスタＭＰがオフとなり、Ｈレベルのインピーダンス制御信号ＮＣＯＤＥＢに対応するトランジスタＭＮがオンとなって、パッドＤＱ＜ｘ＞はＬレベルの出力が現れる。この場合には、出力ドライバ５１０のオン抵抗Ｒｏｎは、インピーダンス制御信号ＮＣＯＤＥＢによりオンとなったトランジスタＭＮに応じた抵抗値となる。
【0058】
ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐ及びＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎには、ＺＱキャリブレーション時に信号ＦＬＧ２が供給される。ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐ及びＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、後述するように、インピーダンス制御信号ＰＣＯＤＥＢ，ＮＣＯＤＥＢをＮＡＮＤ回路６２０～６２４，６４０～６４４に与えると共に、信号ＦＬＧ２の値に応じて、インピーダンス制御信号ＰＣＯＤＥＢ，ＮＣＯＤＥＢを変化させることで、オン抵抗Ｒｏｎが所定値に最も近づいたときのインピーダンス制御信号ＰＣＯＤＥＢ，ＮＣＯＤＥＢを求める。
【0059】
ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、レジスタ６１２Ｐを備えており、信号ＦＬＧ２が最も所定値に近づいたときのインピーダンス制御信号ＰＣＯＤＥＢを調整値としてレジスタ６１２Ｐに格納する。ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、レジスタ６１２Ｐに記憶されているインピーダンス制御信号ＰＣＯＤＥＢをＮＡＮＤ回路６２０～６２４に出力する。
【0060】
また、ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎを備えており、信号ＦＬＧ２が最も所定値に近づいたときのインピーダンス制御信号ＮＣＯＤＥＢを調整値としてレジスタ６１２Ｎに格納する。ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶されているインピーダンス制御信号ＮＣＯＤＥＢをＮＡＮＤ回路６４０～６４４に出力する。
【0061】
このように、信号ＦＬＧ２に基づいてインピーダンス制御信号ＰＣＯＤＥＢ，ＮＣＯＤＥＢが決定することで、出力ドライバ５１０のオン抵抗Ｒｏｎが設定される。なお、後述するように、制御回路６０は、各ＯＣＤ回路５０のＲｏｎ設定回路６１０に対して、同時にオン抵抗Ｒｏｎの調整を指示するようになっている。これにより、各ＯＣＤ回路５０は、相互に独立して、且つ同時に、Ｒｏｎ設定回路６１０によるＺＱキャリブレーションを実施する。
【0062】
本実施形態においては、各ＯＣＤ回路５０のオン抵抗Ｒｏｎを個別に制御するための信号ＦＬＧ２を得るために、各ＯＣＤ回路５０には、それぞれ抵抗回路５００が設けられる。
【0063】
基準抵抗として機能する抵抗回路５００の一端は電圧ＶＣＣＱを供給する電源端子に接続され、抵抗回路５００の他端（ノードＰＴ）はスイッチ５０３，５２を介してパッドＺＱに接続される。スイッチ５０３及び後述するスイッチ５０４は、制御回路６０により、オン，オフが制御されるようになっている。抵抗回路５００は、制御回路６０の基準抵抗設定回路６１３からの制御信号によって、抵抗値が可変に構成される。例えば、抵抗回路５００は、ドレイン・ソース路が並列接続された複数のトランジスタによって構成することができる。
【0064】
図６は抵抗回路５００の具体的な構成の一例を示す回路図である。
【0065】
抵抗回路５００は、複数のＮＭＯＳトランジスタＭＴにより構成することができる。各トランジスタＭＴのドレインは電源端子に共通接続される。また、各トランジスタＭＴのソースはノードＰＴに接続可能である。各トランジスタＭＴのゲートには、それぞれ基準抵抗設定回路６１３からインピーダンス制御信号ＣＯＤＥＡ＜０＞～ＣＯＤＥＡ＜ｎ＞（ｎは１以上の整数）が供給される。トランジスタＭＴは、Ｈレベルとなったインピーダンス制御信号ＣＯＤＥＡ＜０＞～ＣＯＤＥＡ＜ｎ＞（以下、インピーダンス制御信号ＣＯＤＥＡ＜０＞～ＣＯＤＥＡ＜ｎ＞を代表してインピーダンス制御信号ＣＯＤＥＡという）によってオンとなり、オンとなったトランジスタのオン抵抗によって、抵抗回路５００の抵抗値（以下、パッド毎基準抵抗ともいう）が決定する。
【0066】
基準抵抗設定回路６１３は、不揮発性のレジスタ６１４を有しており、基準抵抗設定回路６１３は、抵抗回路５００の抵抗値を設定するための調整値をレジスタ６１４に格納する。なお、各ＯＣＤ回路５０はそれぞれ抵抗回路５００を有しており、レジスタ６１４は、各ＯＣＤ回路５０の抵抗回路５００毎に調整値を記憶するようになっている。
【0067】
なお、抵抗回路５００とノードＰＴとの間は非導通とする場合があるが、抵抗回路５００を図６に示すトランジスタＭＴにより構成した場合には、全トランジスタＭＴをオフにすることにより、抵抗回路５００とノードＰＴとを非導通にすることができる。
【0068】
図５において、ノードＰＴは、スイッチ５０４を介してパッドＤＱ＜ｘ＞に接続されると共に、ＶＲＥＦ供給回路５０２にも接続される。ＶＲＥＦ供給回路５０２は、電圧ＶＲＥＦをインプットレシーバＩＲＥＣの一方入力端に供給する。インプットレシーバＩＲＥＣは、他方入力端がパッドＤＱ＜ｘ＞に接続されている。インプットレシーバＩＲＥＣは、例えばバッファとして機能し、パッドＤＱ＜ｘ＞を介して入力された信号とＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦとを比較することで入力信号の論理を判定し、入力信号を例えば不揮発性メモリ２内で処理するための適正な電圧レベルに変換して、不揮発性メモリ２内の他の回路に転送する。
【0069】
本実施形態においては、ＶＲＥＦ供給回路５０２は電圧ＶＲＥＦを比較器５０１の一方入力端にも供給するようになっている。比較器５０１は、他方入力端にノードＰＴの電圧が印加される。比較器５０１は、２入力の差に応じたレベルの信号ＦＬＧ２を出力するようになっている。なお、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦの供給先は、制御回路６０により制御されるようになっている。比較器５０１、ＶＲＥＦ供給回路５０２及びスイッチ５０３によって、判定回路６００が構成される。
【0070】
次に、このように構成された実施形態の動作について図７から図１０を参照して説明する。図７はＺＱキャリブレーションの処理の流れを示す説明図であり、図８から図１０は実施形態の動作を説明するためのは回路図である。図８から図１０において図３及び図５と同一の構成要素には同一符号を付してある。なお、図８から図１０は、図５のＯＣＤ回路５０の構成を簡略化して示している。
【0071】
本実施形態におけるＺＱキャリブレーションは、各パッドＤＱ＜ｘ＞に接続されたＯＣＤ回路５０内の抵抗回路５００の抵抗値（パッド毎基準抵抗）を設定する第１ステップと、抵抗回路５００を用いて出力ドライバ５１０のオン抵抗Ｒｏｎを調整する第２ステップとを含む。図８は第１ステップを説明するものであり、図９及び図１０は、第２ステップを説明するものである。
【0072】
図７に示すように、ＺＱキャリブレーションの第１ステップは、各ＯＣＤ回路５０の抵抗回路５００を規定の抵抗値に順次補正するものである。図８は太線にて第１ステップにおける接続状態を示している。第１ステップでは、パッドＺＱと外部の基準電位点との間に基準抵抗ＲＺＱを接続する。また、制御回路６０は、スイッチ５０４をオフにし、スイッチ５２、５０３をオンにし、抵抗回路５００の抵抗値を初期値に設定する。
【0073】
スイッチ５２，５０３がオンであるので、パッドＺＱとノードＰＴとの間が電気的に接続される。これにより、電源端子から抵抗回路５００、ノードＰＴ、スイッチ５０３、スイッチ５２、パッドＺＱ及び基準抵抗ＲＺＱを介して外部の基準電位点に電流が流れる。ノードＰＴの電圧は、抵抗回路５００の抵抗値と基準抵抗ＲＺＱの抵抗値とによって決まる。いま、電源端子に電圧ＶＣＣＱを印加するものとし、抵抗回路５００の抵抗値が基準抵抗ＲＺＱの抵抗値に一致しているものとすると、ノードＰＴの電圧は、ＶＣＣＱ／２となる。比較器５３は、ノードＰＴの電圧と電圧ＶＲＥＦ（例えばＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ１として制御回路６０に出力する。
【0074】
抵抗回路５００の抵抗値が基準抵抗ＲＺＱの抵抗値よりも大きい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも低くなり、抵抗回路５００の抵抗値が基準抵抗ＲＺＱの抵抗値よりも小さい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも高くなる。例えば、比較器５３は、抵抗回路５００の抵抗値が基準抵抗ＲＺＱの抵抗値よりも大きい場合には負の信号ＦＬＧ１を出力し、抵抗回路５００の抵抗値が基準抵抗ＲＺＱの抵抗値よりも小さい場合には正の信号ＦＬＧ１を出力する。制御回路６０の基準抵抗設定回路６１３は、抵抗回路５００の抵抗値を変化させながら、信号ＦＬＧ１の出力を所定の値に収束させることで、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に一致させる。なお、抵抗回路５００の抵抗値の分解能によっては、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に完全に一致させることができないことがある。この場合には、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に最も近くなる抵抗値に設定する。以下の説明においても、抵抗値を一致させるという語句は、このような場合を含むものとする。基準抵抗設定回路６１３は、抵抗回路５００の抵抗値が基準抵抗ＲＺＱに一致したときの調整値（インピーダンス制御信号ＣＯＤＥＡ）をレジスタ６１４に格納する。
【0075】
制御回路６０がスイッチ５０３をオンにすることによって、ＯＣＤ回路５０内の抵抗回路５００について抵抗値の補正が実施される。制御回路６０は、スイッチ５０３をオンにするＯＣＤ回路５０を順次切換えることで、図７に示すように、各ＯＣＤ回路５０の抵抗回路５００の抵抗値を基準抵抗ＲＺＱに一致させるための調整値を順次求めて、レジスタ６１４に格納する。
【0076】
このような第１ステップは、例えば、工場出荷前のセル評価時に実行してもよい。これに対し、第２ステップは、例えば、工場出荷後の所定のタイミングで実施してもよい。なお、本実施形態では、第１ステップでは、基準抵抗ＲＺＱを用いたが、第２ステップでは抵抗回路５００を利用するので、基準抵抗ＲＺＱは不要である。従って、例えば出荷後のＺＱキャリブレーションに際して、基準抵抗ＲＺＱを用意する必要は無い。
【0077】
第２ステップにおいては、出力ドライバ５１０中のトランジスタＭＮのオン抵抗Ｒｏｎの調整と、トランジスタＭＰのオン抵抗Ｒｏｎの調整とを別々に行う。先ず、トランジスタＭＮのオン抵抗Ｒｏｎの調整を行う。図９は太線にて第２ステップにおけるトランジスタＭＮのオン抵抗Ｒｏｎ調整時の接続状態を示している。この場合には、制御回路６０は、第１ステップで求めた調整値（インピーダンス制御信号ＣＯＤＥＡ）を抵抗回路５００に設定することで、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に一致させる。また、制御回路６０は、スイッチ５０３をオフにし、スイッチ５０４をオンにする。また、制御回路６０は、Ｒｏｎ設定回路６１０を制御して、トランジスタＭＮの抵抗値を初期値に設定し、トランジスタＭＰをオフにする。また、制御回路６０は、ＶＲＥＦ供給回路５０２からのＶＲＥＦを比較器５０１に与える。
【0078】
スイッチ５０４がオンであるので、ノードＰＴとトランジスタＭＮのドレインとの間は電気的に接続される。これにより、電源端子から抵抗回路５００、ノードＰＴ、スイッチ５０４、初期設定によりオンとなったトランジスタＭＮの電流経路を介して内部の基準電位点に電流が流れる。ノードＰＴの電圧は、抵抗回路５００の抵抗値とトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値とによって決まる。いま、電源端子に電圧ＶＣＣＱを印加するものとし、トランジスタＭＮのオン抵抗Ｒｏｎが抵抗回路５００の抵抗値に一致しているものとすると、ノードＰＴの電圧は、ＶＣＣＱ／２となる。比較器５０１は、ノードＰＴの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。
【0079】
抵抗回路５００の抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも大きい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも低くなり、抵抗回路５００の抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも小さい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも高くなる。例えば、比較器５０１は、抵抗回路５００の抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも大きい場合には負の信号ＦＬＧ２を出力し、抵抗回路５００の抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも小さい場合には正の信号ＦＬＧ２を出力する。Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値を抵抗回路５００の抵抗値に一致させる。Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値が抵抗回路５００の抵抗値に一致したときの調整値をレジスタ６１２Ｎに格納する。
【0080】
各ＯＣＤ回路５０には、基準抵抗ＲＺＱを用いて抵抗値が調整された抵抗回路５００がそれぞれ設けられており、トランジスタＭＮのオン抵抗Ｒｏｎの調整は、図７に示すように、全てのＯＣＤ回路５０において同時に実施可能である。
【0081】
次に、トランジスタＭＰのオン抵抗Ｒｏｎの調整を行う。図１０は太線にて第２ステップにおけるトランジスタＭＰのオン抵抗Ｒｏｎ調整時の接続状態を示している。この場合には、制御回路６０は、スイッチ５０３をオフにし、スイッチ５０４をオンにし、抵抗回路５００とノードＰＴとの間の導通を遮断する。例えば、制御回路６０は、抵抗回路５００を構成する全てのトランジスタをオフにすることで、抵抗回路５００とノードＰＴとの導通を遮断することができる。制御回路６０は、ＶＲＥＦ供給回路５０２からのＶＲＥＦを比較器５０１に与える。
【0082】
Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶されている調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢを出力する。このインピーダンス制御信号ＮＣＯＤＥＢに基づいて制御信号Ｎが各トランジスタＭＮに与えられて、プルダウン回路５１１Ｎのオン抵抗Ｒｏｎが設定される。この状態で、制御回路６０は、Ｒｏｎ設定回路６１０を制御して、トランジスタＭＰの抵抗値を初期値に設定する。
【0083】
トランジスタＭＮ中の制御信号Ｎに基づく一部のトランジスタ及び初期設定に基づくトランジスタＭＰの一部のトランジスタはオンであり、電源端子と基準電位点との間が、オンとなったトランジスタＭＰ，ＭＮを介して導通する。これにより、電源端子からオンとなったトランジスタＭＰ及びオンとなったトランジスタＭＮを介して基準電位点に電流が流れる。
【0084】
ノードＰＴの電圧は、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値とトランジスタＭＰのオン抵抗Ｒｏｎの抵抗値とによって決まる。いま、電源端子に電圧ＶＣＣＱを印加するものとし、トランジスタＭＮのオン抵抗ＲｏｎがトランジスタＭＰのオン抵抗Ｒｏｎの抵抗値に一致しているものとすると、ノードＰＴの電圧は、ＶＣＣＱ／２となる。比較器５０１は、ノードＰＴの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。
【0085】
トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも大きい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも低くなり、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値よりも小さい場合にはノードＰＴの電圧は電圧ＶＲＥＦよりも高くなる。Ｒｏｎ設定回路６１０のＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値をトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致させる。ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致したときの調整値をレジスタ６１２Ｐに格納する。
【0086】
このトランジスタＭＰのオン抵抗Ｒｏｎの調整についても、図７に示すように、全てのＯＣＤ回路５０において同時に実施可能である。以後、実使用時には、ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、レジスタ６１２Ｐに記憶された調整値に基づくインピーダンス制御信号ＰＣＯＤＥＢをＮＡＮＤ回路６２０～６２４に与え、ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶された調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢをＮＡＮＤ回路６４０～６４４に与える。こうして、各ＯＣＤ回路５０それぞれにおいて抵抗回路５００を利用したＺＱキャリブレーションが可能であり、ＯＣＤ回路５０間の出力特性のばらつきを抑制することが可能である。
【0087】
このように本実施形態においては、各ＤＱパッドに接続されたＯＣＤ回路毎に、ＺＱキャリブレーションのための基準抵抗を設けており、全てのＤＱパッドに接続される出力ドライバ毎のＺＱキャリブレーションを同時に実行することを可能にすることがきる。これにより、ＺＱキャリブレーションの実施に要する時間を短縮することができる。
【0088】
また、本実施形態においては、ＺＱキャリブレーションに用いる電圧ＶＲＥＦを、各ＤＱパッドに接続されたＯＣＤ回路毎に設定することが可能である。上記説明では、トランジスタＭＮのオン抵抗ＲｏｎとトランジスタＭＰのオン抵抗Ｒｏｎとを一致させる例を説明したが、電圧ＶＲＥＦの調整により、トランジスタＭＮのオン抵抗ＲｏｎとトランジスタＭＰのオン抵抗Ｒｏｎとを相互に異なる値に設定することが可能である。この場合において、本実施形態では、トランジスタＭＮのオン抵抗ＲｏｎとトランジスタＭＰのオン抵抗Ｒｏｎとの比率を各ＯＣＤ回路毎に個別に設定することができるという利点がある。
【0089】
また、上記説明では、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に一致させ、トランジスタＭＮの抵抗値を抵抗回路５００の抵抗値に一致させ、トランジスタＭＰの抵抗値をトランジスタＭＮの抵抗値に一致させる例を説明した。しかし、基準抵抗ＲＺＱの抵抗値が比較的大きい場合には、トランジスタＭＮ，ＭＰの分解能によっては、オン抵抗Ｒｏｎの微調整が困難な場合が考えられる。そこで、Ｒｏｎ設定回路６１０は、トランジスタＭＮの抵抗値を抵抗回路５００の抵抗値に一致させる調整値を求めた後、この調整値をトランジスタＭＮの抵抗値を低下させるように演算により変更した後、レジスタ６１２Ｎに記憶させるようになっていてもよい。例えば、基準抵抗ＲＺＱが３００Ωの場合に、トランジスタＭＮのオン抵抗Ｒｏｎを１００Ωに設定する等の調整が考えられる。これにより、トランジスタＭＮ，ＭＰのオン抵抗Ｒｏｎをより微調整することが可能となる。
【0090】
（第２の実施形態）
図１１は第２の実施形態を示す回路図である。図１１において図８と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、ＯＣＤ回路５０に代えてＯＣＤ回路５０Ａを採用するものである。本実施形態におけるＯＣＤ回路５０Ａは、ＯＣＤ回路５０から比較器５０１及びスイッチ５０４を省略する。比較器５０１は、ＶＲＥＦ供給回路５０２から電圧ＶＲＥＦが与えられて、ノードＰＴの電圧と電圧ＶＲＥＦとの比較を行った。本実施形態においては、パッドＤＱ＜ｘ＞からの入力信号の論理を電圧ＶＲＥＦを用いて判定するインプットレシーバＩＲＥＣを利用して、ノードＰＴの電圧と電圧ＶＲＥＦとを比較するようになっている。
図１１は第２の実施形態を示す回路図である。図１１において図８と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、ＯＣＤ回路５０に代えてＯＣＤ回路５０Ａを採用するものである。本実施形態におけるＯＣＤ回路５０Ａは、ＯＣＤ回路５０から比較器５０１及びスイッチ５０４を省略する。比較器５０１は、ＶＲＥＦ供給回路５０２から電圧ＶＲＥＦが与えられて、ノードＰＴの電圧と電圧ＶＲＥＦとの比較を行った。本実施形態においては、パッドＤＱ＜ｘ＞からの入力信号の論理を電圧ＶＲＥＦを用いて判定するインプットレシーバＩＲＥＣを利用して、ノードＰＴの電圧と電圧ＶＲＥＦとを比較するようになっている。
【0091】
インプットレシーバＩＲＥＣの一方入力端には、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦが供給される。本実施形態においては、インプットレシーバＩＲＥＣの他方入力端は、スイッチ５０５を介してノードＰＴに接続される。また、ノードＰＴは、スイッチ５０３，５２を介してパッドＺＱに接続される。
【0092】
（作用）
このように構成された実施形態のＺＱキャリブレーションにおいても、第１の実施形態と同様に、各パッドＤＱ＜ｘ＞に接続されたＯＣＤ回路５０Ａ内の抵抗回路５００の抵抗値を設定する第１ステップと、抵抗回路５００を用いて出力ドライバ５１０のオン抵抗Ｒｏｎを調整する第２ステップとを含む。即ち、本実施形態においても、図７と同様の処理が行われる。
このように構成された実施形態のＺＱキャリブレーションにおいても、第１の実施形態と同様に、各パッドＤＱ＜ｘ＞に接続されたＯＣＤ回路５０Ａ内の抵抗回路５００の抵抗値を設定する第１ステップと、抵抗回路５００を用いて出力ドライバ５１０のオン抵抗Ｒｏｎを調整する第２ステップとを含む。即ち、本実施形態においても、図７と同様の処理が行われる。
【0093】
ＺＱキャリブレーションの第１ステップにおいては、各ＯＣＤ回路５０Ａの抵抗回路５００が規定の抵抗値に順次補正される。第１ステップでは、パッドＺＱと基準電位点との間に基準抵抗ＲＺＱを接続する。また、制御回路６０は、スイッチ５０５をオフにし、スイッチ５２、５０３をオンにし、抵抗回路５００の抵抗値を初期値に設定する。
【0094】
スイッチ５２，５０３がオンであるので、パッドＺＱとノードＰＴとの間が電気的に接続される。これにより、電源端子から抵抗回路５００、ノードＰＴ、スイッチ５０３、スイッチ５２、パッドＺＱ及び基準抵抗ＲＺＱを介して基準電位点に電流が流れる。比較器５３は、ノードＰＴの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ１として制御回路６０に出力する。
【0095】
制御回路６０の基準抵抗設定回路６１３は、抵抗回路５００の抵抗値を変化させながら、信号ＦＬＧ１の出力を所定の値に収束させることで、抵抗回路５００の抵抗値を基準抵抗ＲＺＱの抵抗値に一致させる。基準抵抗設定回路６１３は、抵抗回路５００の抵抗値が基準抵抗ＲＺＱに一致したときの調整値をレジスタ６１４に格納する。
【0096】
制御回路６０によりスイッチ５０３がオンとなり、ＯＣＤ回路５０Ａ内の抵抗回路５００について抵抗値の補正が実施される。制御回路６０は、スイッチ５０３をオンにするＯＣＤ回路５０Ａを順次切換えることで、図７に示すように、各ＯＣＤ回路５０Ａの抵抗回路５００の抵抗値を基準抵抗ＲＺＱに一致させるための調整値を順次求めて、レジスタ６１４に格納する。
【0097】
第２ステップにおいては、出力ドライバ５１０中のトランジスタＭＮのオン抵抗Ｒｏｎの調整と、トランジスタＭＰのオン抵抗Ｒｏｎの調整とを別々に行う。先ず、トランジスタＭＮのオン抵抗Ｒｏｎの調整を行う。即ち、制御回路６０は、第１ステップで求めた調整値を抵抗回路５００に設定することで、抵抗回路５００の抵抗値を基準抵抗ＲＺＱに一致させる。制御回路６０は、スイッチ５０３をオフにし、スイッチ５０５をオンにし、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦをインプットレシーバＩＲＥＣに与える。Ｒｏｎ設定回路６１０は、制御回路６０に制御されて、トランジスタＭＮの抵抗値を初期値に設定し、トランジスタＭＰをオフにする。
【0098】
スイッチ５０５がオンであるので、ノードＰＴとトランジスタＭＮのドレインとの間が電気的に接続される。これにより、電源端子から抵抗回路５００、ノードＰＴ、スイッチ５０５、初期設定によりオンとなったトランジスタＭＮの電流経路を介して基準電位点に電流が流れる。インプットレシーバＩＲＥＣには、ノードＰＴの電圧が供給されると共に、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦが供給される。インプットレシーバＩＲＥＣは、ノードＰＴの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。
【0099】
Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値を抵抗回路５００の抵抗値に一致させる。ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値が抵抗回路５００の抵抗値に一致したときの調整値をレジスタ６１２Ｎに格納する。
【0100】
各ＯＣＤ回路５０Ａには、基準抵抗ＲＺＱを用いて抵抗値が調整された抵抗回路５００が設けられており、トランジスタＭＮのオン抵抗Ｒｏｎの調整は、図７に示すように、全てのＯＣＤ回路５０Ａにおいて同時に実施可能である。
【0101】
次に、トランジスタＭＰのオン抵抗Ｒｏｎの調整を行う。この場合には、制御回路６０は、スイッチ５０３，５０５をオフにし、ノードＰＴとインプットレシーバＩＲＥＣの他方入力端との間の導通を遮断する。制御回路６０は、ＶＲＥＦ供給回路５０２からのＶＲＥＦをインプットレシーバＩＲＥＣに与える。
【0102】
Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶されている調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢを出力する。このインピーダンス制御信号ＮＣＯＤＥＢに基づいて制御信号Ｎが各トランジスタＭＮに与えられて、プルダウン回路５１１Ｎのオン抵抗Ｒｏｎが設定される。この状態で、Ｒｏｎ設定回路６１０は、制御回路６０に制御されて、トランジスタＭＰの抵抗値を初期値に設定する。
【0103】
トランジスタＭＮ中の制御信号Ｎに基づく一部のトランジスタ及び初期設定に基づくトランジスタＭＰの一部のトランジスタはオンであり、電源端子と基準電位点との間が、オンとなったトランジスタＭＰ，ＭＮを介して導通する。これにより、電源端子からオンとなったトランジスタＭＰ及びオンとなったトランジスタＭＮを介して基準電位点に電流が流れる。
【0104】
インプットレシーバＩＲＥＣは、トランジスタＭＮのドレインの電圧（トランジスタＭＰのソースの電圧）と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。Ｒｏｎ設定回路６１０のＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値をトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致させる。ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致したときの調整値をレジスタ６１２Ｐに格納する。
【0105】
このトランジスタＭＰのオン抵抗Ｒｏｎの調整についても、図７に示すように、全てのＯＣＤ回路５０Ａにおいて同時に実施可能である。以後、実使用時には、ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、レジスタ６１２Ｐに記憶された調整値に基づくインピーダンス制御信号ＰＣＯＤＥＢをＮＡＮＤ回路６２０～６２４に与え、ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶された調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢをＮＡＮＤ回路６４０～６４４に与える。こうして、各ＯＣＤ回路５０Ａそれぞれにおいて抵抗回路５００を利用したＺＱキャリブレーションが可能であり、ＯＣＤ回路５０Ａ間の出力特性のばらつきを抑制することが可能である。
【0106】
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。また、本実施形態は、比較器を省略することで、回路面積を削減することができるという利点がある。
【0107】
（第３の実施形態）
図１２は第３の実施形態を示す回路図である。図１２において図８と同一の構成要素には同一符号を付して説明を省略する。本実施形態はＯＣＤ回路５０に代えてＯＣＤ回路５０Ｂを採用するものである。本実施形態におけるＯＣＤ回路５０Ｂは、ＯＣＤ回路５０から抵抗回路５００を省略するものである。各パッドＤＱ＜ｘ＞に対して、終端抵抗回路として機能するＯＤＴ（On-Die Termination）回路が接続されることがある。本実施形態は、このＯＤＴ回路の抵抗をパッド毎基準抵抗として用いるものである。なお、本実施形態は、第１の実施形態に適用する例を説明するが、第２の実施形態にも同様に適用可能である。
図１２は第３の実施形態を示す回路図である。図１２において図８と同一の構成要素には同一符号を付して説明を省略する。本実施形態はＯＣＤ回路５０に代えてＯＣＤ回路５０Ｂを採用するものである。本実施形態におけるＯＣＤ回路５０Ｂは、ＯＣＤ回路５０から抵抗回路５００を省略するものである。各パッドＤＱ＜ｘ＞に対して、終端抵抗回路として機能するＯＤＴ（On-Die Termination）回路が接続されることがある。本実施形態は、このＯＤＴ回路の抵抗をパッド毎基準抵抗として用いるものである。なお、本実施形態は、第１の実施形態に適用する例を説明するが、第２の実施形態にも同様に適用可能である。
【0108】
パッドＤＱ＜ｘ＞とインプットレシーバＩＲＥＣ及び出力ドライバ５１０との間にはＯＤＴ回路７００が接続される。
【0109】
図１３はＯＤＴ回路７００の具体的な構成の一例を示す回路図である。ＯＤＴ回路７００は、ＰＭＯＳトランジスタ群７０１ＰとＮＭＯＳトランジスタ群７０１Ｎとを含む。ＰＭＯＳトランジスタ群７０１Ｐは、ＰチャネルＭＯＳトランジスタＭＴＰ０～ＭＴＰｍ（ｍは自然数）（以下、これらのトランジスタＭＴＰ０～ＭＴＰｍを区別する必要が無い場合には、代表してトランジスタＭＴＰという）により構成される。ＮＭＯＳトランジスタ群７０１Ｎは、ＮチャネルＭＯＳトランジスタＭＴＮ０～ＭＴＮｊ（ｊは自然数）（以下、これらのトランジスタＭＴＮ０～ＭＴＮｊを区別する必要が無い場合には、代表してトランジスタＭＴＮという）により構成される。なお、トランジスタＭＴＰ及びＭＴＮの個数は、適宜設定可能である。
【0110】
なお、本実施形態においては、後述するように、トランジスタＭＴＰは、パッド毎基準抵抗として用いるられることから、より高精度に抵抗値を設定するために、トランジスタＭＴＮに比べて多くの個数のトランジスタを含むことがある。
【0111】
電源端子には電圧ＶＣＣＱが印加され、この電源端子と基準電位点との間には、複数のトランジスタＭＴＰのソース・ドレイン路及び複数のＮチャネルＭＯＳトランジスタＭＴＮのドレイン・ソース路が接続される。トランジスタＭＴＰのドレインとトランジスタＭＴＮのドレインとの接続点（以下、ノードＰＯという）は、パッドＤＱ＜ｘ＞及び出力ドライバ５１０のトランジスタＭＰのドレインとトランジスタＭＮのドレインとの接続点に接続される。
【0112】
トランジスタＭＴＰのソースは電源端子に接続され、ドレインはノードＰＯに接続される。即ち、各トランジスタＭＴＰのソース・ドレイン路は並列接続される。トランジスタＭＴＰの各ゲートには、それぞれ制御信号が供給される。トランジスタＭＴＮのソースは基準電位点に接続され、ドレインはノードＰＯに接続される。即ち、各トランジスタＭＴＮのドレイン・ソース路は並列接続される。トランジスタＭＴＮの各ゲートには、それぞれ制御信号が供給される。
【0113】
ＰＭＯＳトランジスタ群７０１Ｐ及びＮＭＯＳトランジスタ群７０１Ｎには、ＰＭＯＳ側ＯＤＴ設定回路７０２Ｐ、ＮＭＯＳ側ＯＤＴ設定回路７０２Ｎ及びセレクタ７０３によって制御信号が供給される。なお、図１３中のＰＭＯＳ側ＯＤＴ設定回路７０２Ｐ、ＮＭＯＳ側ＯＤＴ設定回路７０２Ｎ及びセレクタ７０３は、ＯＣＤ回路５０Ｂ毎に設けられる（図１２では図示省略）。また、図１３中の基準抵抗設定回路７０２については、ＯＣＤ回路５０Ｂの外部、例えば図４の制御回路６０内に設けられるようになっている。
【0114】
ＰＭＯＳ側ＯＤＴ設定回路７０２Ｐは、トランジスタＭＴＰをオン，オフ制御するための制御信号を記憶するレジスタ７０２Ｐｒを有しており、このレジスタ７０２Ｐｒに記憶された制御信号をセレクタ７０３を介して各トランジスタＭＴＰに与えて各トランジスタＭＴＰをオン，オフ制御する。また、ＮＭＯＳ側ＯＤＴ設定回路７０２Ｎは、トランジスタＭＴＮをオン，オフ制御するための制御信号を記憶するレジスタ７０２Ｎｒを有しており、このレジスタ７０２Ｎｒに記憶された制御信号を各トランジスタＭＴＮに与えて各トランジスタＭＴＮをオン，オフ制御する。
【0115】
トランジスタＭＴＰ，ＭＴＮのうちオンとなる（活性化する）トランジスタに応じて、ＯＤＴ回路７００の抵抗値、即ち、各パッドＤＱ＜ｘ＞と電源端子との間の抵抗値及び各パッドＤＱ＜ｘ＞と基準電位点の間の抵抗値が決定する。例えば、各トランジスタＭＴＰ，ＭＴＮの抵抗値を、それぞれ２のべき乗の重みを付す等の相互に異なる値に設定することで、少ないトランジスタ数で広範囲の抵抗値を微調整することが可能である。
【0116】
本実施形態においては、トランジスタＭＴＰについては、基準抵抗設定回路７０２によってもオン，オフ制御することができるようになっている。基準抵抗設定回路７０２には、比較器５３からの信号ＦＬＧ１が供給される。基準抵抗設定回路７０２は、信号ＦＬＧ１に基づいて、トランジスタＭＴＰの抵抗値を基準抵抗ＲＺＱに一致させるための調整値（制御信号）を求める。基準抵抗設定回路７０２は、不揮発性のレジスタ７０２ｒを有しており、求めた制御信号をレジスタ７０２ｒに格納すると共に、ＺＱキャリブレーション時には、レジスタ７０２ｒに記憶した制御信号を出力するようになっている。
【0117】
セレクタ７０３は、制御回路６０に制御されて、ＺＱキャリブレーション時には、基準抵抗設定回路７０２からの制御信号を選択してトランジスタＭＴＰに与え、ＺＱキャリブレーション時以外には、ＰＭＯＳ側ＯＤＴ設定回路７０２Ｐからの制御信号を選択してトランジスタＭＴＰに与えるようになっている。
【0118】
（作用）
このように構成された実施形態のＺＱキャリブレーションにおいては、各パッドＤＱ＜ｘ＞に接続されたＯＤＴ回路７００のＰＭＯＳトランジスタ群７０１Ｐの抵抗値をパッド毎基準抵抗の抵抗値として設定する第１ステップと、ＯＤＴ回路７００を用いて出力ドライバ５１０のオン抵抗Ｒｏｎを調整する第２ステップとを含む。
このように構成された実施形態のＺＱキャリブレーションにおいては、各パッドＤＱ＜ｘ＞に接続されたＯＤＴ回路７００のＰＭＯＳトランジスタ群７０１Ｐの抵抗値をパッド毎基準抵抗の抵抗値として設定する第１ステップと、ＯＤＴ回路７００を用いて出力ドライバ５１０のオン抵抗Ｒｏｎを調整する第２ステップとを含む。
【0119】
ＺＱキャリブレーションの第１ステップにおいては、各ＯＣＤ回路５０Ｂ中のＯＤＴ回路７００のＰＭＯＳトランジスタ群７０１Ｐの抵抗値を基準抵抗ＲＺＱに一致させる。即ち、第１ステップでは、パッドＺＱと基準電位点との間に基準抵抗ＲＺＱを接続する。制御回路６０は、スイッチ５２、５０３、５０４をオンにし、セレクタ７０３に基準抵抗設定回路７０２からの制御信号を選択させる。基準抵抗設定回路７０２は、ＰＭＯＳトランジスタ群７０１Ｐの抵抗値を初期値に設定する。また、基準抵抗設定回路７０２はトランジスタＭＴＮをオフにする。なお、トランジスタＭＰ，ＭＮについてもオフである。
【0120】
スイッチ５２，５０３，５０４がオンであるので、パッドＺＱとノードＰＯとの間が電気的に接続される。これにより、電源端子からＰＭＯＳトランジスタ群７０１ＰのオンとなったトランジスタＭＴＰ、ノードＰＯ、スイッチ５０４，５０３，５２、パッドＺＱ及び基準抵抗ＲＺＱを介して基準電位点に電流が流れる。比較器５３は、ノードＰＯの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ１として基準抵抗設定回路７０２に出力する。
【0121】
基準抵抗設定回路７０２は、ＰＭＯＳトランジスタ群７０１Ｐの抵抗値（パッド毎基準抵抗の抵抗値）を変化させながら、信号ＦＬＧ１の出力を所定の値に収束させることで、ＰＭＯＳトランジスタ群７０１Ｐの抵抗値を基準抵抗ＲＺＱの抵抗値に一致させる。基準抵抗設定回路７０２は、ＰＭＯＳトランジスタ群７０１Ｐの抵抗値が基準抵抗ＲＺＱに一致したときの調整値（制御信号）をレジスタ７０２ｒに格納する。
【0122】
制御回路６０がスイッチ５０３，５０４をオンにするＯＣＤ回路５０Ｂを順次切換えることで、基準抵抗設定回路７０２は、各ＯＣＤ回路５０ＢのＰＭＯＳトランジスタ群７０１Ｐの抵抗値を基準抵抗ＲＺＱに一致させるための調整値を順次求めて、ＯＣＤ回路５０Ｂ毎の調整値をレジスタ７０２ｒに格納する。
【0123】
第２ステップにおいては、出力ドライバ５１０中のトランジスタＭＮのオン抵抗Ｒｏｎの調整と、トランジスタＭＰのオン抵抗Ｒｏｎの調整とを別々に行う。先ず、トランジスタＭＮのオン抵抗Ｒｏｎの調整を行う。第２ステップにおいても、制御回路６０は、セレクタ７０３に基準抵抗設定回路７０２の出力を選択させる。基準抵抗設定回路７０２は、制御回路６０に制御されて、第１ステップで求めた調整値をＰＭＯＳトランジスタ群７０１Ｐに設定することで、ＰＭＯＳトランジスタ群７０１Ｐの抵抗値を基準抵抗ＲＺＱに一致させる。即ち、ＰＭＯＳ側ＯＤＴ設定回路７０２Ｐ及びＮＭＯＳ側ＯＤＴ設定回路７０２Ｎは、制御回路６０に制御されて、調整値に従ったトランジスタＭＴＰをオンにし、トランジスタＭＴＮをオフにする。また、Ｒｏｎ設定回路６１０は、制御回路６０に制御されて、トランジスタＭＰをオフにし、トランジスタＭＮを初期値に従ってオンにする。また、制御回路６０は、スイッチ５０３をオフにし、スイッチ５０４をオンにし、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦを比較器５０１に与える。
【0124】
スイッチ５０３はオフであり、電源端子からＰＭＯＳトランジスタ群７０１ＰのトランジスタＭＴＰ、ノードＰＯ、初期設定によりオンとなったトランジスタＭＮの電流経路を介して基準電位点に電流が流れる。比較器５０１には、ノードＰＯの電圧が供給されると共に、ＶＲＥＦ供給回路５０２からの電圧ＶＲＥＦが供給される。比較器５０１は、ノードＰＯの電圧と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。
【0125】
Ｒｏｎ設定回路６１０のＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値をＰＭＯＳトランジスタ群７０１Ｐの抵抗値に一致させる。ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、トランジスタＭＮのオン抵抗Ｒｏｎの抵抗値がＰＭＯＳトランジスタ群７０１Ｐの抵抗値に一致したときの調整値をレジスタ６１２Ｎに格納する。
【0126】
各ＯＣＤ回路５０Ｂには、基準抵抗ＲＺＱを用いて抵抗値が調整されたＰＭＯＳトランジスタ群７０１Ｐが設けられており、トランジスタＭＮのオン抵抗Ｒｏｎの調整は、全てのＯＣＤ回路５０Ｂにおいて同時に実施可能である。
【0127】
次に、トランジスタＭＰのオン抵抗Ｒｏｎの調整を行う。この場合には、制御回路６０は、基準抵抗設定回路７０２、ＮＭＯＳ側ＯＤＴ設定回路７０２Ｎを制御して、トランジスタＭＴＰ及びトランジスタＭＴＮをオフにする。また、制御回路６０は、スイッチ５０３をオフにし、スイッチ５０４をオンにする。また、制御回路６０は、ＶＲＥＦ供給回路５０２からのＶＲＥＦを比較器５０１に与える。
【0128】
Ｒｏｎ設定回路６１０は、ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎからレジスタ６１２Ｎに記憶されている調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢを出力する。このインピーダンス制御信号ＮＣＯＤＥＢに基づいて制御信号Ｎが各トランジスタＭＮに与えられて、プルダウン回路５１１Ｎのオン抵抗Ｒｏｎが設定される。この状態で、ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰの抵抗値を初期値に設定する。
【0129】
トランジスタＭＮ中の制御信号Ｎに基づくトランジスタ及び初期設定に基づくトランジスタＭＰの特定のトランジスタはオンであり、電源端子と基準電位点との間が、オンとなったトランジスタＭＰ，ＭＮを介して導通する。これにより、電源端子からオンとなったトランジスタＭＰ及びオンとなったトランジスタＭＮを介して基準電位点に電流が流れる。
【0130】
比較器５０１は、トランジスタＭＮのドレインの電圧（トランジスタＭＰのソースの電圧）と電圧ＶＲＥＦ（＝ＶＣＣＱ／２）とを比較し、２入力の差分を信号ＦＬＧ２としてＲｏｎ設定回路６１０に出力する。Ｒｏｎ設定回路６１０のＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値を変化させながら、信号ＦＬＧ２の出力を所定の値に収束させることで、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値をトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致させる。ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、トランジスタＭＰのオン抵抗Ｒｏｎの抵抗値がトランジスタＭＮのオン抵抗Ｒｏｎの抵抗値に一致したときの調整値をレジスタ６１２Ｐに格納する。
【0131】
このトランジスタＭＰのオン抵抗Ｒｏｎの調整についても、全てのＯＣＤ回路５０Ｂにおいて同時に実施可能である。以後、実使用時には、ＰＭＯＳ側Ｒｏｎ設定回路６１１Ｐは、レジスタ６１２Ｐに記憶された調整値に基づくインピーダンス制御信号ＰＣＯＤＥＢをＮＡＮＤ回路６２０～６２４に与え、ＮＭＯＳ側Ｒｏｎ設定回路６１１Ｎは、レジスタ６１２Ｎに記憶された調整値に基づくインピーダンス制御信号ＮＣＯＤＥＢをＮＡＮＤ回路６４０～６４４に与える。こうして、各ＯＣＤ回路５０ＢそれぞれにおいてＰＭＯＳトランジスタ群７０１Ｐを利用したＺＱキャリブレーションが可能であり、ＯＣＤ回路５０Ｂ間の出力特性のばらつきを抑制することが可能である。
【0132】
このように本実施形態においても、第１の実施形態と同様の効果を得ることができる。また、本実施形態は、パッド毎基準抵抗となる抵抗回路を省略することで、回路面積を削減することができるという利点がある。
【0133】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0134】
１…メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…ホストインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２６…レジスタ、２７…シーケンサ、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用パッド、４０…チップ内電源生成回路、５０…ＯＣＤ回路、５２…スイッチ、５３…比較器、６０…制御回路、６１…Ｒｏｎ設定回路、５００…抵抗回路、５０１…比較器、５０２…ＶＲＥＦ供給回路、５０３～５０５…スイッチ、５１０…出力ドライバ、５１１Ｎ…プルダウン回路、５１１Ｐ…プルアップ回路、５１２Ｎ，５１２Ｐ…抵抗、６１０…Ｒｏｎ設定回路、６１１Ｎ…ＮＭＯＳ側Ｒｏｎ設定回路、６１１Ｐ…ＰＭＯＳ側Ｒｏｎ設定回路、６１２Ｎ，６１２Ｐ，６１４…レジスタ、６１３…基準抵抗設定回路、ＩＲＥＣ…インプットレシーバ、ＭＮ…トランジスタ、ＭＰ…トランジスタ、ＲＺＱ…基準抵抗、ＺＱ，ＤＱ＜ｘ＞…パッド。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】