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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043338
(43)【公開日】2024-03-29
(54)【発明の名称】半導体集積回路、受信装置、及びメモリシステム
(51)【国際特許分類】
H04L 25/03 20060101AFI20240322BHJP
G11C 7/10 20060101ALI20240322BHJP
H04L 25/02 20060101ALI20240322BHJP
【ＦＩ】
H04L25/03 C
G11C7/10 460
H04L25/02 V
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022148466
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】池田 真一
(72)【発明者】
【氏名】川上 愼也
【テーマコード（参考）】
5K029
【Ｆターム（参考）】
5K029CC01
5K029DD12
5K029DD24
5K029EE01
5K029HH03
5K029HH05
5K029LL14
(57)【要約】
【課題】信号のデューティ比の補正に要する時間を短縮し且つコストを抑制すること。
【解決手段】実施形態の半導体集積回路２２は、イコライザ回路３１と、トグル検出回路３４とを含む。イコライザ回路３１は、外部から入力された第１信号ＲＣＶ及び／ＲＣＶを増幅して出力する。トグル検出回路３４は、第１信号ＲＣＶ及び／ＲＣＶがトグルしているか否かを検出する。トグル検出回路３４は、第１信号ＲＣＶ及び／ＲＣＶがトグルしているか否かに基づいて、イコライザ回路３１の利得を動的に切り替える。
【選択図】図２
【解決手段】実施形態の半導体集積回路２２は、イコライザ回路３１と、トグル検出回路３４とを含む。イコライザ回路３１は、外部から入力された第１信号ＲＣＶ及び／ＲＣＶを増幅して出力する。トグル検出回路３４は、第１信号ＲＣＶ及び／ＲＣＶがトグルしているか否かを検出する。トグル検出回路３４は、第１信号ＲＣＶ及び／ＲＣＶがトグルしているか否かに基づいて、イコライザ回路３１の利得を動的に切り替える。
【選択図】図２
【特許請求の範囲】
【請求項1】
外部から入力された第１信号を増幅して出力するイコライザ回路と、
前記第１信号がトグルしているか否かを検出し、前記第１信号がトグルしているか否かに基づいて、前記イコライザ回路の利得を動的に切り替えるトグル検出回路と、を備える、
半導体集積回路。
前記第１信号がトグルしているか否かを検出し、前記第１信号がトグルしているか否かに基づいて、前記イコライザ回路の利得を動的に切り替えるトグル検出回路と、を備える、
半導体集積回路。
【請求項2】
前記トグル検出回路は、前記イコライザ回路の低周波数帯の利得を切り替える、
請求項１に記載の半導体集積回路。
請求項１に記載の半導体集積回路。
【請求項3】
前記トグル検出回路が前記第１信号のトグルを検出している場合における前記イコライザ回路の前記低周波数帯の利得は、前記トグル検出回路が前記第１信号のトグルを検出していない場合における前記イコライザ回路の前記低周波数帯の利得よりも低い、
請求項２に記載の半導体集積回路。
請求項２に記載の半導体集積回路。
【請求項4】
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、
前記イコライザ回路は、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）である、
請求項１に記載の半導体集積回路。
前記イコライザ回路は、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）である、
請求項１に記載の半導体集積回路。
【請求項5】
前記イコライザ回路は、第１電流源と、第２電流源と、第１トランジスタと、第２トランジスタと、第１抵抗器と、第２抵抗器と、可変抵抗器とを含み、
前記第１電流源及び前記第２電流源のそれぞれの一端は、第１電源ノードに接続され、前記第１電流源の他端は、前記第１トランジスタの一端に接続され、前記第２電流源の他端は、前記第２トランジスタの一端に接続され、前記第１トランジスタの他端は、前記第１抵抗器の一端に接続され、前記第２トランジスタの他端は、前記第２抵抗器の一端に接続され、前記第１抵抗器及び前記第２抵抗器のそれぞれの他端は、前記第１電源ノードと異なる第２電源ノードに接続され、
前記可変抵抗器の一端は、前記第１電流源と前記第１トランジスタとの間を接続する第１ノードに接続され、前記可変抵抗器の他端は、前記第２電流源と前記第２トランジスタとの間を接続する第２ノードに接続され、
前記第１トランジスタと前記第１抵抗器との間を接続する第３ノードと、前記第２トランジスタと前記第２抵抗器との間を接続する第４ノードとのそれぞれが、前記イコライザ回路の出力に対応する、
請求項４に記載の半導体集積回路。
前記第１電流源及び前記第２電流源のそれぞれの一端は、第１電源ノードに接続され、前記第１電流源の他端は、前記第１トランジスタの一端に接続され、前記第２電流源の他端は、前記第２トランジスタの一端に接続され、前記第１トランジスタの他端は、前記第１抵抗器の一端に接続され、前記第２トランジスタの他端は、前記第２抵抗器の一端に接続され、前記第１抵抗器及び前記第２抵抗器のそれぞれの他端は、前記第１電源ノードと異なる第２電源ノードに接続され、
前記可変抵抗器の一端は、前記第１電流源と前記第１トランジスタとの間を接続する第１ノードに接続され、前記可変抵抗器の他端は、前記第２電流源と前記第２トランジスタとの間を接続する第２ノードに接続され、
前記第１トランジスタと前記第１抵抗器との間を接続する第３ノードと、前記第２トランジスタと前記第２抵抗器との間を接続する第４ノードとのそれぞれが、前記イコライザ回路の出力に対応する、
請求項４に記載の半導体集積回路。
【請求項6】
前記イコライザ回路の利得の制御パラメータを含む第１制御信号と、前記トグル検出回路によるトグルの検出結果を含む第２制御信号とが供給され、前記第１制御信号と前記第２制御信号とに基づいて前記可変抵抗器の抵抗値を切り替える第１制御回路をさらに備える、
請求項５に記載の半導体集積回路。
請求項５に記載の半導体集積回路。
【請求項7】
前記トグル検出回路は、第３電流源と、第４電流源と、第５電流源と、第６電流源と、第４トランジスタと、第５トランジスタと、第１容量素子と、第２容量素子と、論理和回路と、インバータとを含み、
前記第３電流源及び前記第４電流源のそれぞれの一端は、第３電源ノードに接続され、前記第３電流源の他端は、前記第４トランジスタの一端に接続され、前記第４電流源の他端は、前記第５トランジスタの一端に接続され、前記第４トランジスタの他端は、前記第５電流源の一端に接続され、前記第５トランジスタの他端は、前記第６電流源の一端に接続され、前記第４トランジスタのゲート端に前記第２信号が入力され、前記第５トランジスタのゲート端に前記インバータを介した前記第３信号が入力され、前記第５電流源及び前記第６電流源のそれぞれの他端は、前記第３電源ノードよりも低い電圧が印加される第４電源ノードに接続され、
前記第１容量素子の一端は、前記第４トランジスタと前記第５電流源との間を接続する第５ノードに接続され、前記第１容量素子の他端は、前記第４電源ノードに接続され、
前記第２容量素子の一端は、前記第５トランジスタと前記第６電流源との間を接続する第６ノードに接続され、前記第２容量素子の他端は、前記第４電源ノードに接続され、
前記論理和回路の第１入力端及び第２入力端は、前記第５ノード及び前記第６ノードにそれぞれ接続され、前記論理和回路の出力は、前記第２制御信号に対応する、
請求項６に記載の半導体集積回路。
前記第３電流源及び前記第４電流源のそれぞれの一端は、第３電源ノードに接続され、前記第３電流源の他端は、前記第４トランジスタの一端に接続され、前記第４電流源の他端は、前記第５トランジスタの一端に接続され、前記第４トランジスタの他端は、前記第５電流源の一端に接続され、前記第５トランジスタの他端は、前記第６電流源の一端に接続され、前記第４トランジスタのゲート端に前記第２信号が入力され、前記第５トランジスタのゲート端に前記インバータを介した前記第３信号が入力され、前記第５電流源及び前記第６電流源のそれぞれの他端は、前記第３電源ノードよりも低い電圧が印加される第４電源ノードに接続され、
前記第１容量素子の一端は、前記第４トランジスタと前記第５電流源との間を接続する第５ノードに接続され、前記第１容量素子の他端は、前記第４電源ノードに接続され、
前記第２容量素子の一端は、前記第５トランジスタと前記第６電流源との間を接続する第６ノードに接続され、前記第２容量素子の他端は、前記第４電源ノードに接続され、
前記論理和回路の第１入力端及び第２入力端は、前記第５ノード及び前記第６ノードにそれぞれ接続され、前記論理和回路の出力は、前記第２制御信号に対応する、
請求項６に記載の半導体集積回路。
【請求項8】
請求項１に記載の半導体集積回路と、
前記イコライザ回路の第１入力端に接続された第１パッドと、
前記イコライザ回路の第２入力端に接続された第２パッドと、を備え、
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、前記第１パッドに前記第２信号が入力されるように構成され、前記第２パッドに前記第３信号が入力されるように構成される、
受信装置。
前記イコライザ回路の第１入力端に接続された第１パッドと、
前記イコライザ回路の第２入力端に接続された第２パッドと、を備え、
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、前記第１パッドに前記第２信号が入力されるように構成され、前記第２パッドに前記第３信号が入力されるように構成される、
受信装置。
【請求項9】
請求項８に記載の受信装置と、
前記第１信号を送信する送信装置とを備え、
前記送信装置及び前記受信装置の一方は、データを不揮発に記憶可能なメモリセルを有するメモリデバイスであり、
前記送信装置及び前記受信装置の他方は、前記メモリデバイスを制御するメモリコントローラであり、
前記受信装置は、前記送信装置から送信された前記第１信号に基づいて、前記送信装置からデータ信号を受信する、
メモリシステム。
前記第１信号を送信する送信装置とを備え、
前記送信装置及び前記受信装置の一方は、データを不揮発に記憶可能なメモリセルを有するメモリデバイスであり、
前記送信装置及び前記受信装置の他方は、前記メモリデバイスを制御するメモリコントローラであり、
前記受信装置は、前記送信装置から送信された前記第１信号に基づいて、前記送信装置からデータ信号を受信する、
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、半導体集積回路、受信装置、及びメモリシステムに関する。
【背景技術】
【0002】
受信装置は、伝送路を介して送信装置に接続される。送信装置は、伝送路を介して受信装置に信号を送信する。受信装置は、伝送路を通過したことに伴い損失が発生した信号を受信する。受信装置は、受信した信号を処理する半導体集積回路として、イコライザ回路を備える。受信装置は、イコライザ回路の利得（ゲイン）を調整することによって、送信装置から伝送された信号のデューティ比を補正し得る。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１８８２９５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
信号のデューティ比を好適に補正する半導体集積回路、受信装置、及びメモリシステムを提供すること。
【課題を解決するための手段】
【0005】
実施形態の半導体集積回路は、イコライザ回路と、トグル検出回路とを含む。イコライザ回路は、外部から入力された第１信号を増幅して出力する。トグル検出回路は、第１信号がトグルしているか否かを検出する。トグル検出回路は、第１信号がトグルしているか否かに基づいて、イコライザ回路の利得を動的に切り替える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る伝送システムの構成の一例を示すブロック図。
【図2】第１実施形態に係る受信装置が備える受信回路の回路構成の一例を示す回路図。
【図3】第１実施形態に係る受信回路に含まれたＣＴＬＥの回路構成の一例を示す回路図。
【図4】第１実施形態に係るＣＴＬＥが備える可変抵抗器及び可変部制御回路の回路構成の一例を示す回路図。
【図5】第１実施形態に係るＣＴＬＥの周波数特性の一例を示すグラフ。
【図6】第１実施形態に係るＣＴＬＥの出力特性の一例を示すタイミングチャート。
【図7】第１実施形態に係る受信回路に含まれるトグル検出回路の回路構成の一例を示す回路図。
【図8】第１実施形態に係るトグル検出回路の出力特性の一例を示すタイミングチャート。
【図9】第１実施形態に係るＣＴＬＥが備える可変抵抗器及び可変部制御回路の動作の第１例を示す概略図。
【図10】第１実施形態に係るＣＴＬＥが備える可変抵抗器及び可変部制御回路の動作の第２例を示す概略図。
【図11】第１実施形態に係る受信回路の動作のシミュレーション結果を示すタイミングチャート。
【図12】第１実施形態に係る受信回路による利得の切り替えイメージを示す概略図。
【図13】第２実施形態に係るメモリシステムの構成の一例を示すブロック図。
【図14】第２実施形態に係るメモリシステムが備えるメモリデバイスの構成の一例を示すブロック図。
【図15】第２実施形態に係るメモリシステムが備えるメモリコントローラ及びメモリデバイスのインターフェース部分の構成の一例を示すブロック図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。構成の図示は、適宜省略されている。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【0008】
＜１＞第１実施形態
以下に、第１実施形態に係る伝送システムＴＳについて説明する。
以下に、第１実施形態に係る伝送システムＴＳについて説明する。
【0009】
＜１－１＞構成
＜１－１－１＞伝送システムＴＳの構成
図１は、第１実施形態に係る伝送システムＴＳの構成の一例を示すブロック図である。図１に示すように、伝送システムＴＳは、送信装置１、受信装置２、及び伝送路ＴＬを備える。伝送システムＴＳは、デジタル信号を送信装置１から受信装置２へ伝送し得る。送信装置１は、伝送路ＴＬを介して受信装置２に接続される。伝送路ＴＬは、デジタル信号を送信装置１から受信装置２へ伝送するための構造的又は空間的な伝送媒体である。
＜１－１－１＞伝送システムＴＳの構成
図１は、第１実施形態に係る伝送システムＴＳの構成の一例を示すブロック図である。図１に示すように、伝送システムＴＳは、送信装置１、受信装置２、及び伝送路ＴＬを備える。伝送システムＴＳは、デジタル信号を送信装置１から受信装置２へ伝送し得る。送信装置１は、伝送路ＴＬを介して受信装置２に接続される。伝送路ＴＬは、デジタル信号を送信装置１から受信装置２へ伝送するための構造的又は空間的な伝送媒体である。
【0010】
（送信装置１の構成）
送信装置１は、送信信号ＴＲ及び／ＴＲを伝送路ＴＬに出力する装置である。送信信号ＴＲ及び／ＴＲは、差動信号である。送信信号ＴＲ及び／ＴＲは、例えば、送信装置１の動作に応じて出力されるクロック信号である。伝送路ＴＬを通過した送信信号ＴＲ及び／ＴＲは、伝送路ＴＬの伝送特性（例えば、周波数特性）に応じた損失を受ける。以下では、伝送路ＴＬによる損失を受けた送信信号ＴＲ及び／ＴＲのことを、それぞれ受信信号ＲＣＶ及び／ＲＣＶと呼ぶ。送信信号／ＴＲは、送信信号ＴＲの反転信号に対応する。受信信号／ＲＣＶは、受信信号ＲＣＶの反転信号に対応する。
送信装置１は、送信信号ＴＲ及び／ＴＲを伝送路ＴＬに出力する装置である。送信信号ＴＲ及び／ＴＲは、差動信号である。送信信号ＴＲ及び／ＴＲは、例えば、送信装置１の動作に応じて出力されるクロック信号である。伝送路ＴＬを通過した送信信号ＴＲ及び／ＴＲは、伝送路ＴＬの伝送特性（例えば、周波数特性）に応じた損失を受ける。以下では、伝送路ＴＬによる損失を受けた送信信号ＴＲ及び／ＴＲのことを、それぞれ受信信号ＲＣＶ及び／ＲＣＶと呼ぶ。送信信号／ＴＲは、送信信号ＴＲの反転信号に対応する。受信信号／ＲＣＶは、受信信号ＲＣＶの反転信号に対応する。
【0011】
送信装置１は、例えば、ＰＬＬ（Phase Looked Loop）回路１１、クロック分配回路１２、マルチプレクサ（ＭＵＸ）１３、送信回路（ＴＸ）１４、及び端子部１５を備える。
【0012】
ＰＬＬ回路１１は、位相同期回路である。ＰＬＬ回路１１は、クロック信号の発振器を含む。ＰＬＬ回路５０は、例えば、周波数の逓倍により分周比を変えることによって、複数種類のクロック信号を生成し得る。複数種類のクロック信号は、同期した位相を有する。そして、ＰＬＬ回路１１は、生成したクロック信号を、クロック分配回路１２へ出力する。
【0013】
クロック分配回路１２は、ＰＬＬ回路１１から入力された複数種類のクロック信号を、送信装置１に含まれた複数の回路要素に分配する回路である。本実施形態では、クロック分配回路１２は、ＰＬＬ回路１１から入力された複数種類のクロック信号のうち一つをマルチプレクサ１３に転送している。
【0014】
マルチプレクサ１３は、クロック分配回路１２から入力されたクロック信号に基づいて、第１状態と第２状態とを切り替え可能に構成される。マルチプレクサ１３の第１状態は、第１入力端及び第２入力端がそれぞれ第１出力端及び第２出力端に接続された状態である。マルチプレクサ１３の第２状態は、第１入力端及び第２入力端がそれぞれ第２出力端及び第１出力端に接続された状態である。マルチプレクサ１３の第１入力端及び第２入力端には、それぞれ“０”及び“１”データに対応する電圧が供給される。すなわち、マルチプレクサ１３は、相補信号を出力可能に構成される。
【0015】
送信回路１４は、マルチプレクサ１３から入力されたデジタル信号に対応する信号を、伝送路ＴＬとインピーダンス整合を図ったうえで送信する送信回路である。そして、送信回路１４は、端子部１５及び伝送路ＴＬを介して受信装置２に信号を送信する。送信回路１４の第１入力端及び第２入力端は、マルチプレクサ１３の第１出力端及び第２出力端にそれぞれ接続される。送信回路１４の第１出力端及び第２出力端から出力される信号が、それぞれ送信信号ＴＲ及び／ＴＲに対応する。
【0016】
端子部１５は、送信装置１と受信装置２との接続に使用される複数のパッドＰＤを含む。送信装置１の複数のパッドＰＤは、送信回路１４の第１出力端に接続されたパッドＰＤ１と、送信回路１４の第２出力端に接続されたパッドＰＤ２とを含む。
【0017】
（受信装置２の構成）
受信装置２は、伝送路ＴＬから受信信号ＲＣＶ及び／ＲＣＶを受信する装置である。受信装置２は、受信信号ＲＣＶ及び／ＲＣＶが入力されるイコライザ回路を備える。受信装置２は、受信信号ＲＣＶ及び／ＲＣＶを、送信信号ＴＲ及び／ＴＲに対応するデジタル信号に変換する。また、受信装置２は、送信装置１によるデジタル信号の送信の有無に基づいて、イコライザ回路の利得（ゲイン）を切り替え可能に構成される。
受信装置２は、伝送路ＴＬから受信信号ＲＣＶ及び／ＲＣＶを受信する装置である。受信装置２は、受信信号ＲＣＶ及び／ＲＣＶが入力されるイコライザ回路を備える。受信装置２は、受信信号ＲＣＶ及び／ＲＣＶを、送信信号ＴＲ及び／ＴＲに対応するデジタル信号に変換する。また、受信装置２は、送信装置１によるデジタル信号の送信の有無に基づいて、イコライザ回路の利得（ゲイン）を切り替え可能に構成される。
【0018】
受信装置２は、例えば、端子部２１、受信回路（ＲＸ）２２、処理回路２３、及び制御回路２４を備える。
【0019】
端子部２１は、送信装置１と受信装置２との接続に使用される複数のパッドＰＤを含む。端子部２１は、受信信号ＲＣＶを受けるパッドＰＤ３と、受信信号／ＲＣＶを受けるパッドＰＤ４とを含む。すなわち、受信装置２のパッドＰＤ３及びＰＤ４は、互いに異なる伝送路ＴＬを介して、送信装置１のパッドＰＤ１及びＰＤ２にそれぞれ接続される。
【0020】
受信回路２２は、端子部２１を介して入力された信号をデジタル信号として受信する回路である。そして、受信回路２２は、受信したデジタル信号を処理回路２３に入力する。受信回路２２の第１入力端及び第２入力端には、それぞれ受信信号ＲＣＶ及び／ＲＣＶが入力される。受信回路２２の第１出力端及び第２出力端からは、それぞれ出力信号ＯＵＴ及び／ＯＵＴが出力される。受信回路２２は、利得を切り替え可能なイコライザ回路として、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）を備える。ＣＴＬＥの詳細については後述する。
【0021】
処理回路２３は、受信回路２２で受信したデジタル信号を取り扱う処理部である。処理回路２３は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサや、ＲＯＭ（Read Only Memory）及びＲＡＭ（Random Access Memory）などの記憶装置を含み得る。処理回路２３は、ＮＡＮＤ型フラッシュメモリ、又はＮＡＮＤ型フラッシュメモリを制御するコントローラ回路を含んでもよい。処理回路２３は、受信装置２に外部接続されてもよい。
【0022】
制御回路２４は、例えば、受信回路２２及び処理回路２３を制御する。具体的には、制御回路２４は、受信回路２２に、制御信号ＢＳＴを供給する。制御信号ＢＳＴは、受信回路２２に含まれたイコライザ回路の利得の変更に使用される制御パラメータである。制御信号ＢＳＴは、例えば、バイナリーコードであり、３ビットの情報（ＢＳＴ［２：０］、すなわちＢＳＴ０、ＢＳＴ１、及びＢＳＴ３の組）を含む。制御信号ＢＳＴの設定値は、固定されてもよいし、適宜変更されてもよい。制御信号ＢＳＴは、１ビット、２ビット、又は４ビット以上の情報を含んでいてもよい。
【0023】
＜１－１－２＞受信回路２２の構成
図２は、第１実施形態に係る受信装置２が備える受信回路２２の回路構成の一例を示す回路図である。図２に示すように、受信回路２２は、例えば、ＣＴＬＥ３１、プログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）３２、フルスケールアンプ（ＦＳ：Full Scale Amplifier）３３、及びトグル検出回路３４を備える。
図２は、第１実施形態に係る受信装置２が備える受信回路２２の回路構成の一例を示す回路図である。図２に示すように、受信回路２２は、例えば、ＣＴＬＥ３１、プログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）３２、フルスケールアンプ（ＦＳ：Full Scale Amplifier）３３、及びトグル検出回路３４を備える。
【0024】
ＣＴＬＥ３１は、線形等化器としての機能を有するアナログフィルタである。ＣＴＬＥ３１は、ＥＱブーストコード（以下、“ＥＱｃｏｄｅ”とも呼ぶ）に応じて受信信号ＲＣＶ及び／ＲＣＶの高周波数帯の利得を増幅（ブースト）して、等化信号ＥＱＳ及び／ＥＱＳを生成する。そして、ＣＴＬＥ３１は、生成した等化信号ＥＱＳ及び／ＥＱＳを、ＰＧＡ３２に出力する。ＥＱブーストコードは、制御信号ＢＳＴに対応する。具体的には、ＥＱｃｏｄｅ＝０は、ＢＳＴ［２：０］＝０００に対応し、ＥＱｃｏｄｅ＝１は、ＢＳＴ［２：０］＝００１に対応し、…、ＥＱｃｏｄｅ＝６は、ＢＳＴ［２：０］＝１１０に対応し、ＥＱｃｏｄｅ＝７は、ＢＳＴ［２：０］＝１１１に対応する。ＣＴＬＥ３１は、ＥＱブーストコードに基づいて、ＣＴＬＥ３１に含まれた可変抵抗器の抵抗値や可変容量の容量値などを調整し得る。
【0025】
ＰＧＡ３２は、ＤＣ利得を変更することが可能な増幅回路である。ＰＧＡ３２は、ＣＴＬＥ３１から入力された等化信号ＥＱＳ及び／ＥＱＳのＤＣ利得を調整する。そして、ＰＧＡ３２は、調整された等化信号ＥＱＳ及び／ＥＱＳを、ＦＳ３３に入力する。なお、ＰＧＡ３２の替わりに、可変ゲインアンプ（ＶＧＡ：Variable Gain Amplifier）が使用されてもよい。
【0026】
ＦＳ３３は、ＰＧＡ３２を介して調整された等化信号ＥＱＳ及び／ＥＱＳをＣＭＯＳレベルに変換する回路である。そして、ＦＳ３３は、ＣＭＯＳレベルに変換した等化信号ＥＱＳ及び／ＥＱＳを、それぞれ出力信号ＯＵＴ及び／ＯＵＴとして出力する。すなわち、ＦＳ３３の出力は、受信回路２２の第１出力端及び第２出力端に対応する。なお、本明細書において、ＣＭＯＳレベルは、“０”データ又は“１”データに対応する論理レベルである。以下では、“０”データに対応する論理レベルの電圧のことを、“Ｌ”レベルとも呼び、“１”データに対応する論理レベルの電圧のことを、“Ｈ”レベルとも呼ぶ。
【0027】
トグル検出回路３４は、それぞれが受信信号ＲＣＶ及び／ＲＣＶに対応する出力信号ＯＵＴ及び／ＯＵＴがトグルしているか否かを検出する回路である。トグル検出回路３４は、出力信号ＯＵＴ及び／ＯＵＴに基づいて、制御信号ＤＥＴを生成する。制御信号ＤＥＴは、トグル検出回路３４によるトグルの検出結果を含む。トグル検出回路３４は、例えば、出力信号ＯＵＴ及び／ＯＵＴがトグルしていない場合に制御信号ＤＥＴを“Ｌ”レベルに設定し、出力信号ＯＵＴ及び／ＯＵＴがトグルしている場合に制御信号ＤＥＴを“Ｈ”レベルに設定する。なお、本明細書において、“トグル”は、信号の状態が第１状態（例えば、“Ｈ”レベル）と第２状態（例えば、“Ｌ”レベル）とで交互に切り替わる状態のことを示している。
【0028】
＜１－１－３＞ＣＴＬＥ３１の構成
図３は、第１実施形態に係る受信回路２２に含まれたＣＬＴＥ３１の回路構成の一例を示す回路図である。図３に示すように、ＣＴＬＥ３１は、例えば、定電流源ＣＳ１及びＣＳ２、トランジスタＴ１及びＴ２、抵抗器Ｒ１及びＲ２、寄生容量素子Ｃ１及びＣ２、可変部３１１、可変部制御回路３１２、並びにノードＮＤ１～ＮＤ４を含む。
図３は、第１実施形態に係る受信回路２２に含まれたＣＬＴＥ３１の回路構成の一例を示す回路図である。図３に示すように、ＣＴＬＥ３１は、例えば、定電流源ＣＳ１及びＣＳ２、トランジスタＴ１及びＴ２、抵抗器Ｒ１及びＲ２、寄生容量素子Ｃ１及びＣ２、可変部３１１、可変部制御回路３１２、並びにノードＮＤ１～ＮＤ４を含む。
【0029】
定電流源ＣＳ１及びＣＳ２のそれぞれは、出力電流を一定に制御する回路である。定電流源ＣＳ１の一端及び他端は、電源ノードＶＤＤ及びノードＮＤ１にそれぞれ接続される。定電流源ＣＳ２の一端及び他端は、電源ノードＶＤＤ及びノードＮＤ２にそれぞれ接続される。電源ノードＶＤＤには、電源電圧が印加される。
【0030】
トランジスタＴ１及びＴ２のそれぞれは、Ｐ型のＭＯＳトランジスタである。トランジスタＴ１のソース端及びドレイン端は、ノードＮＤ１及びＮＤ３にそれぞれ接続される。トランジスタＴ１のゲート端には、受信信号ＲＣＶが入力される。トランジスタＴ２のソース端及びドレイン端は、ノードＮＤ２及びＮＤ４にそれぞれ接続される。トランジスタＴ２のゲート端には、受信信号／ＲＣＶが入力される。
【0031】
抵抗器Ｒ１及びＲ２のそれぞれは、ＣＴＬＥ３１の負荷として使用される抵抗である。抵抗器Ｒ１の一端及び他端は、ノードＮＤ３及び接地ノードＶＳＳにそれぞれ接続される。抵抗器Ｒ２の一端及び他端は、ノードＮＤ４及び接地ノードＶＳＳにそれぞれ接続される。接地ノードＶＳＳは、接地される。“接地される”とは、例えばＣＴＬＥ３１が動作する際の基準電位となる電圧が印加される配線に接続されることである。なお、接地ノードＶＳＳは、電源電圧よりも低い接地電圧が印加されるノードであってもよい。ＣＴＬＥ３１の負荷としては、インダクタが使用されてもよい。
【0032】
寄生容量素子Ｃ１及びＣ２は、ＣＴＬＥ３１の出力ノードに接続される寄生容量である。寄生容量素子Ｃ１の一端及び他端は、ノードＮＤ３及び接地ノードＶＳＳにそれぞれ接続される。寄生容量素子Ｃ２の一端及び他端は、ノードＮＤ４及び接地ノードＶＳＳにそれぞれ接続される。つまり、ＣＴＬＥ３１は、ノードＮＤ３及びＮＤ４から、等化信号／ＥＱＳ及びＥＱＳをそれぞれ出力する。
【0033】
可変部３１１は、例えば、可変容量素子ＶＣ、及び可変抵抗器ＶＲを含む。可変容量素子ＶＣの容量値と可変抵抗器ＶＲの抵抗値とのそれぞれは、可変である。可変容量素子ＶＣの一端及び他端は、ノードＮＤ１及びＮＤ２にそれぞれ接続される。可変抵抗器ＶＲの一端及び他端は、ノードＮＤ１及びＮＤ２にそれぞれ接続される。
【0034】
可変部制御回路３１２は、制御信号ＢＳＴ［２：０］及び制御信号ＤＥＴに基づいて、可変部３１１に含まれた可変容量素子ＶＣの容量値と、可変抵抗器ＶＲの抵抗値とを切り替える。なお、可変部制御回路３１２は、少なくとも可変抵抗器ＶＲの抵抗値を切り替え可能に構成されていればよい。ＣＴＬＥ３１に含まれた可変部３１１及び可変部制御回路３１２は、ＣＴＬＥ３１の利得を調整可能に構成されていればよい。
【0035】
なお、ＣＴＬＥ３１の回路構成は、その他の構成であってもよい。本実施形態では、ＣＴＬＥ３１がＰ型のＭＯＳトランジスタ（トランジスタＴ１及びＴ２）を利用した構成である場合について例示しているが、これに限定されない。ＣＴＬＥ３１は、Ｎ型のＭＯＳトランジスタを利用した構成であってもよい。ＣＴＬＥ３１がＮ型のＭＯＳトランジスタを利用して構成される場合、ＣＴＬＥ３１は、例えば、図３に示されたＣＴＬＥ３１の回路構成において、トランジスタＴ１及びＴ２がＮ型のＭＯＳトランジスタに置き換えられ、電源ノードＶＤＤと接地ノードＶＳＳとが入れ替えられた構成を有する。
【0036】
（可変抵抗器ＶＲ及び可変部制御回路３１２の回路構成）
図４は、第１実施形態に係るＣＴＬＥ３１が備える可変抵抗器ＶＲ及び可変部制御回路３１２の回路構成の一例を示す回路図である。図４に示すように、可変抵抗器ＶＲは、例えば、スイッチ部ＲＳ１～ＲＳ３を含む。可変部制御回路３１２は、例えば、論理和（ＯＲ）回路Ｏ１～Ｏ３を含む。
図４は、第１実施形態に係るＣＴＬＥ３１が備える可変抵抗器ＶＲ及び可変部制御回路３１２の回路構成の一例を示す回路図である。図４に示すように、可変抵抗器ＶＲは、例えば、スイッチ部ＲＳ１～ＲＳ３を含む。可変部制御回路３１２は、例えば、論理和（ＯＲ）回路Ｏ１～Ｏ３を含む。
【0037】
スイッチ部ＲＳ１～ＲＳ３のそれぞれは、ノードＮＤ１及びＮＤ２の間で並列に接続される。スイッチ部ＲＳ１～ＲＳ３のそれぞれは、可変部制御回路３１２の制御に基づいて、ノードＮＤ１及びＮＤ２の間を、対応する抵抗器を介して電気的に接続可能に構成される。具体的には、スイッチ部ＲＳ１は、トランジスタＴ３Ｌ及びＴ３Ｒ並びに抵抗器Ｒ３を含む。スイッチ部ＲＳ２は、トランジスタＴ４Ｌ及びＴ４Ｒ並びに抵抗器Ｒ４を含む。スイッチ部ＲＳ３は、トランジスタＴ５Ｌ及びＴ５Ｒ並びに抵抗器Ｒ５を含む。トランジスタＴ３Ｌ、Ｔ４Ｌ及びＴ５Ｌのそれぞれの一端は、ノードＮＤ１に接続される。トランジスタＴ３Ｌ、Ｔ４Ｌ及びＴ５Ｌのそれぞれの他端は、抵抗器Ｒ３、Ｒ４及びＲ５のそれぞれの一端にそれぞれ接続される。抵抗器Ｒ３、Ｒ４及びＲ５のそれぞれの他端は、トランジスタＴ３Ｒ、Ｔ４Ｒ及びＴ５Ｒのそれぞれの一端にそれぞれ接続される。トランジスタＴ３Ｒ、Ｔ４Ｒ及びＴ５Ｒのそれぞれの他端は、ノードＮＤ２に接続される。本実施形態では、抵抗器Ｒ３、Ｒ４及びＲ５の抵抗値が、１：２：４の比率で構成される。
【0038】
ＯＲ回路Ｏ１～Ｏ３は、それぞれスイッチ部ＲＳ１～ＲＳ３を制御する論理回路である。ＯＲ回路Ｏ１の第１入力端及び第２入力端には、制御信号ＢＳＴ０及びＤＥＴがそれぞれ入力される。ＯＲ回路Ｏ１の出力端は、スイッチ部ＲＳ１のトランジスタＴ３Ｌ及びＴ３Ｒのそれぞれのゲート端に接続される。ＯＲ回路Ｏ２の第１入力端及び第２入力端には、制御信号ＢＳＴ１及びＤＥＴがそれぞれ入力される。ＯＲ回路Ｏ２の出力端は、スイッチ部ＲＳ２のトランジスタＴ４Ｌ及びＴ４Ｒのそれぞれのゲート端に接続される。ＯＲ回路Ｏ３の第１入力端及び第２入力端には、制御信号ＢＳＴ２及びＤＥＴがそれぞれ入力される。ＯＲ回路Ｏ３の出力端は、スイッチ部ＲＳ３のトランジスタＴ５Ｌ及びＴ５Ｒのそれぞれのゲート端に接続される。これにより、可変部制御回路３１２は、制御信号ＤＥＴが“Ｌ”レベルである場合に、制御信号ＢＳＴに基づいて、複数のスイッチ部ＲＳの各々に含まれたトランジスタをオン状態又はオフ状態に制御する。また、可変部制御回路３１２は、制御信号ＤＥＴが“Ｈ”レベルである場合に、複数のスイッチ部ＲＳの各々に含まれたトランジスタをオフ状態に制御する。
【0039】
なお、可変抵抗器ＶＲ及び可変部制御回路３１２の回路構成は、その他の構成であってもよい。可変抵抗器ＶＲ及び可変部制御回路３１２の回路構成は、ＥＱブーストコードのビット数に応じた数のスイッチ部ＲＳ及びＯＲ回路の組をさらに備えていてもよい。可変抵抗器ＶＲ及び可変部制御回路３１２は、後述されるように制御信号ＢＳＴ及びＤＥＴに基づいて可変抵抗器ＶＲの抵抗値を切り替え可能であればよい。
【0040】
（ＣＴＬＥ３１の周波数特性）
図５は、第１実施形態に係るＣＴＬＥ３１の周波数特性の一例を示すグラフである。図５に示されたグラフの縦軸は、ＣＴＬＥ３１における電圧利得[ｄＢ]を示している。図５に示されたグラフの横軸は、周波数［Ｈｚ］を示している。本明細書において、低周波数帯域は、数１００ＭＨｚよりも低い周波数帯である。高周波数帯域は、ナイキスト周波数（Ｎｙｑ．）を含むＧＨｚオーダーの周波数帯である。
図５は、第１実施形態に係るＣＴＬＥ３１の周波数特性の一例を示すグラフである。図５に示されたグラフの縦軸は、ＣＴＬＥ３１における電圧利得[ｄＢ]を示している。図５に示されたグラフの横軸は、周波数［Ｈｚ］を示している。本明細書において、低周波数帯域は、数１００ＭＨｚよりも低い周波数帯である。高周波数帯域は、ナイキスト周波数（Ｎｙｑ．）を含むＧＨｚオーダーの周波数帯である。
【0041】
図５に示すように、ＣＴＬＥ３１の等化特性は、低周波数領域の利得よりも高周波数帯域の利得が高くなるように設定される。例えば、ＣＴＬＥ３１は、ナイキスト周波数の近傍の利得が高くなるような等化特性を有している。ＣＴＬＥ３１のブースト量は、例えば、ＣＴＬＥ３１の等化特性における低周波数帯の利得と高周波数帯の利得との差として定義される。ＣＴＬＥ３１のブースト量が大きくなるほど、低周波数帯の利得と高周波数帯の利得の差は大きくなる。
【0042】
具体的には、ＥＱｃｏｄｅ＝６における低周波数帯の利得と高周波数帯の利得の差は、ＥＱｃｏｄｅ＝０における低周波数帯の利得と高周波数帯の利得の差よりも大きい。ＥＱｃｏｄｅ＝７の場合、可変抵抗器ＶＲに含まれたスイッチ部ＲＳのそれぞれがオフ状態であり、ＣＴＬＥ３１のノードＮＤ１及びＮＤ２の間がオープン状態になっている。このため、ＥＱｃｏｄｅ＝７の場合における低周波数帯の利得と高周波数帯の利得の差は、他のＥＱｃｏｄｅの設定よりも顕著に大きくなっている。すなわち、ＥＱｃｏｄｅ＝７の場合、ＣＴＬＥ３１は、ハイパスフィルタとして動作する。
【0043】
（ＣＴＬＥ３１の出力特性）
図６は、第１実施形態に係るＣＴＬＥ３１の出力特性の一例を示すタイミングチャートである。図６において、縦軸は電圧値を示し、横軸は時間を示す。図６の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）のそれぞれでは、０［Ｖ］からＶ１［Ｖ］までの範囲における各信号の電圧値の変化が示されている。図６の（Ａ）は、受信装置２のパッドＰＤ３及びＰＤ４（パッド端）に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値の変化を示している。図６の（Ｂ）、（Ｃ）及び（Ｄ）のそれぞれは、図６の（Ａ）に示された受信信号ＲＣＶ及び／ＲＣＶが入力されたＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧（ＣＴＬＥ出力）値の変化を示している。図６の（Ｂ）、（Ｃ）及び（Ｄ）は、ＣＴＬＥ３１に適用されるＥＱブーストコードがＥＱｃｏｄｅ＝０、ＥＱｃｏｄｅ＝６、及びＥＱｃｏｄｅ＝７にそれぞれ設定された場合に対応する。
図６は、第１実施形態に係るＣＴＬＥ３１の出力特性の一例を示すタイミングチャートである。図６において、縦軸は電圧値を示し、横軸は時間を示す。図６の（Ａ）、（Ｂ）、（Ｃ）及び（Ｄ）のそれぞれでは、０［Ｖ］からＶ１［Ｖ］までの範囲における各信号の電圧値の変化が示されている。図６の（Ａ）は、受信装置２のパッドＰＤ３及びＰＤ４（パッド端）に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値の変化を示している。図６の（Ｂ）、（Ｃ）及び（Ｄ）のそれぞれは、図６の（Ａ）に示された受信信号ＲＣＶ及び／ＲＣＶが入力されたＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧（ＣＴＬＥ出力）値の変化を示している。図６の（Ｂ）、（Ｃ）及び（Ｄ）は、ＣＴＬＥ３１に適用されるＥＱブーストコードがＥＱｃｏｄｅ＝０、ＥＱｃｏｄｅ＝６、及びＥＱｃｏｄｅ＝７にそれぞれ設定された場合に対応する。
【0044】
なお、図６に示された時刻ｔ１は、パッド端において受信信号ＲＣＶ及び／ＲＣＶのトグルが開始するタイミングと、ＣＴＬＥ３１においてトグルを開始した受信信号ＲＣＶ及び／ＲＣＶに基づいた等化信号ＥＱＳ及び／ＥＱＳが出力されるタイミングとに対応する。図６に示された時刻ｔ２は、パッド端において受信信号ＲＣＶ及び／ＲＣＶのトグルが停止するタイミングと、ＣＴＬＥ３１においてトグルを停止した受信信号ＲＣＶ及び／ＲＣＶに基づいた等化信号ＥＱＳ及び／ＥＱＳが出力されるタイミングとに対応する。時刻ｔ１及びｔ２の間は、時刻ｔ１を起点とした所定の期間に対応する期間Ｐ１と、期間Ｐ１の終点から時刻ｔ２までの期間に対応する期間Ｐ２に分けられている。時刻ｔ２から先は、期間Ｐ３として示されている。
【0045】
まず、図６の（Ａ）を参照して、パッド端に入力される受信信号ＲＣＶ及び／ＲＣＶの変化の一例について説明する。トグルを開始する前（時刻ｔ１の前）の受信信号ＲＣＶ及び／ＲＣＶは、それぞれ“１”及び“０”に対応する電圧に固定されている。つまり、ＣＴＬＥ３１には、ＤＣ信号が入力されている。そして、時刻ｔ１において、受信信号ＲＣＶ及び／ＲＣＶのトグルが開始する。本実施形態では、トグルしている受信信号ＲＣＶ及び／ＲＣＶのそれぞれの谷部分の電圧値（振幅）及び山部分の電圧値（振幅）がそれぞれ異なっている。このような波形は、受信信号ＲＣＶ及び／ＲＣＶのデューティ比が異なっていることを示している。それから、時刻ｔ２において、受信信号ＲＣＶ及び／ＲＣＶのトグルが停止する。トグルを停止した後の受信信号ＲＣＶ及び／ＲＣＶは、時刻ｔ１の前の電圧と同じになるように遷移する。
【0046】
次に、図６の（Ｂ）を参照して、ＥＱｃｏｄｅ＝０の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの変化の一例について説明する。時刻ｔ１の前において、等化信号ＥＱＳ及び／ＥＱＳは、“１”及び“０”に対応する電圧に固定されている。時刻ｔ１及びｔ２の間において、ＥＱｃｏｄｅ＝０の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳのデューティ比は、ＣＴＬＥ３１による高周波数帯の増幅により、パッド端におけるデューティ比よりも改善している。時刻ｔ２より後において、等化信号ＥＱＳ及び／ＥＱＳは、時刻ｔ１の前の電圧と同じになるように遷移する。
【0047】
次に、図６の（Ｃ）を参照して、ＥＱｃｏｄｅ＝６の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの変化の一例について説明する。時刻ｔ１の前において、等化信号ＥＱＳ及び／ＥＱＳは、ＥＱｃｏｄｅ＝０の場合よりも小さい電圧差で、“１”及び“０”に対応する電圧に固定されている。時刻ｔ１及びｔ２の間において、ＥＱｃｏｄｅ＝６の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳのデューティ比は、ＥＱｃｏｄｅ＝０の場合よりも高周波数帯及び低周波数帯の利得差が大きいため、ＥＱｃｏｄｅ＝０の場合におけるデューティ比よりも改善している。時刻ｔ２より後において、等化信号ＥＱＳ及び／ＥＱＳは、時刻ｔ１の前の電圧と同じになるように遷移する。
【0048】
次に、図６の（Ｄ）を参照して、ＥＱｃｏｄｅ＝７の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの変化の一例について説明する。ＥＱｃｏｄｅ＝７は、ノードＮＤ１及びＮＤ２の間の可変抵抗器ＶＲがオープン状態、すなわち可変抵抗器ＶＲの抵抗値が∞Ωに相当する状態である。このため、時刻ｔ１より前における等化信号ＥＱＳ及び／ＥＱＳの電圧差は、他のＥＱブーストコードの設定と比べて著しく小さくなっている。時刻ｔ１及びｔ２の間において、ＥＱｃｏｄｅ＝７の場合のＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳのデューティ比は、ＥＱｃｏｄｅ＝６の場合よりも高周波数帯及び低周波数帯の利得差が大きいため、ＥＱｃｏｄｅ＝６の場合におけるデューティ比よりも改善している。時刻ｔ２より後において、等化信号ＥＱＳ及び／ＥＱＳは、時刻ｔ１の前の電圧と同じになるように遷移する。
【0049】
ここで、ＥＱｃｏｄｅ＝６の場合とＥＱｃｏｄｅ＝７の場合とに注目して、期間Ｐ１～Ｐ３における受信信号ＲＣＶ及び／ＲＣＶの波形について説明する。
【0050】
ＥＱｃｏｄｅ＝６の場合、期間Ｐ１に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ１の形状と、期間Ｐ２に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ２の形状とは、類似している。また、ＥＱｃｏｄｅ＝６の場合、期間Ｐ３に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ３では、等化信号ＥＱＳ及び／ＥＱＳ間の電圧差は定常的に一定レベルとなる。このため、波形Ｗ３に対応する差動信号を取り扱うＰＧＡ３２及びＦＳ３３による誤検知が抑制される。
【0051】
ＥＱｃｏｄｅ＝７の場合、期間Ｐ１に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ４の形状は、期間Ｐ２に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ５の形状に対してばらついている。すなわち、ＥＱｃｏｄｅ＝７の場合、ＣＴＬＥ３１は、受信信号ＲＣＶ及び／ＲＣＶのトグルが開始した後に、等化信号ＥＱＳ及び／ＥＱＳのトグル（すなわち、デューティ比）が安定するまで所定の時間を要する。また、ＥＱｃｏｄｅ＝７の場合、期間Ｐ３に対応する等化信号ＥＱＳ及び／ＥＱＳの波形Ｗ６では、等化信号ＥＱＳ及び／ＥＱＳ間の電圧差が、ＥＱｃｏｄｅ＝６の場合における波形Ｗ３と比べて小さくなる。このため、波形Ｗ６に対応する差動信号を取り扱うＰＧＡ３２及びＦＳ３３による誤検知が発生するおそれがある。
【0052】
＜１－１－４＞トグル検出回路３４の構成
図７は、第１実施形態に係る受信回路２２に含まれるトグル検出回路３４の回路構成の一例を示す回路図である。図７に示すように、トグル検出回路３４は、例えば、定電流源ＣＳ３及びＣＳ４、トランジスタＴ６及びＴ７、定電流源ＣＳ５及びＣＳ６、容量素子Ｃ３及びＣ４、論理和（ＯＲ）回路Ｏ４、インバータＩＮＶ、並びにノードＮＤ５及びＮＤ６を含む。
図７は、第１実施形態に係る受信回路２２に含まれるトグル検出回路３４の回路構成の一例を示す回路図である。図７に示すように、トグル検出回路３４は、例えば、定電流源ＣＳ３及びＣＳ４、トランジスタＴ６及びＴ７、定電流源ＣＳ５及びＣＳ６、容量素子Ｃ３及びＣ４、論理和（ＯＲ）回路Ｏ４、インバータＩＮＶ、並びにノードＮＤ５及びＮＤ６を含む。
【0053】
定電流源ＣＳ３及びＣＳ４のそれぞれは、出力電流を一定に制御する回路である。定電流源ＣＳ３及びＣＳ４のそれぞれの一端は、電源ノードＶＤＤに接続される。定電流源ＣＳ３及びＣＳ４のそれぞれの出力電流は、“電流Ｉ１”に調整される。
【0054】
トランジスタＴ６及びＴ７のそれぞれは、Ｐ型のＭＯＳトランジスタである。トランジスタＴ６のソース端及びドレイン端は、定電流源ＣＳ３の他端及びノードＮＤ５にそれぞれ接続される。トランジスタＴ６のゲート端には、出力信号ＯＵＴが入力される。トランジスタＴ７のソース端及びドレイン端は、定電流源ＣＳ４の他端及びノードＮＤ６にそれぞれ接続される。トランジスタＴ７のゲート端には、インバータＩＮＶを介した出力信号／ＯＵＴが入力される。すなわち、トランジスタＴ７のゲート端には、出力信号／ＯＵＴの反転信号が入力される。
【0055】
定電流源ＣＳ５及びＣＳ６のそれぞれは、出力電流を一定に制御する回路である。定電流源ＣＳ５の一端及び他端は、ノードＮＤ５及び接地ノードＶＳＳにそれぞれ接続される。定電流源ＣＳ６の一端及び他端は、ノードＮＤ６及び接地ノードＶＳＳにそれぞれ接続される。定電流源ＣＳ５及びＣＳ６のそれぞれの出力電流は、“電流Ｉ２”に調整される。なお、トグル検出回路３４では、Ｉ１＞Ｉ２となるように、定電流源ＣＳ３～ＣＳ６のそれぞれの出力電流が設定される。
【0056】
容量素子Ｃ３及びＣ４は、ＯＲ回路Ｏ４の入力端に接続される容量である。容量素子Ｃ３の一端及び他端は、ノードＮＤ５及び接地ノードＶＳＳにそれぞれ接続される。容量素子Ｃ４の一端及び他端は、ノードＮＤ６及び接地ノードＶＳＳにそれぞれ接続される。容量素子Ｃ３の容量値及びＣ４の容量値は、同等の値に設定される。以下では、容量素子Ｃ３及びＣ４の容量値のことを、“容量Ｃ”と呼ぶ。
【0057】
ＯＲ回路Ｏ４は、ノードＮＤ５及びＮＤ６の電圧値の論理和の演算結果を出力する論理回路である。すなわち、ＯＲ回路Ｏ４の第１入力端及び第２入力端は、ノードＮＤ５及びＮＤ６にそれぞれ接続される。ＯＲ回路Ｏ４の出力端から出力される信号が、トグル検出回路３４から出力される制御信号ＤＥＴに対応する。
【0058】
なお、トグル検出回路３４の回路構成は、その他の構成であってもよい。本実施形態では、トグル検出回路３４がＰ型のＭＯＳトランジスタ（トランジスタＴ６及びＴ７）を利用した構成について例示しているが、これに限定されない。トグル検出回路３４は、Ｎ型のＭＯＳトランジスタを利用した構成であってもよい。トグル検出回路３４がＮ型のＭＯＳトランジスタを利用して構成される場合、トグル検出回路３４は、例えば、図７に示されたトグル検出回路３４の回路構成において、トランジスタＴ６及びＴ７がＮ型のＭＯＳトランジスタに置き換えられた構成を有する。
【0059】
（トグル検出回路３４の出力特性）
図８は、第１実施形態に係るトグル検出回路３４の出力特性の一例を示すタイミングチャートである。図８において、縦軸は電圧値を示し、横軸は時間を示す。図８の（Ａ）は、図６の（Ａ）と同様のパッド端に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値（振幅）の変化を示している。図８の（Ｂ）は、トグル検出回路３４に含まれたノードＮＤ５及びＮＤ６の電圧値ＶＮＤの０［Ｖ］から電圧Ｖ２［Ｖ］までの範囲における変化を示している。図８の（Ｃ）は、トグル検出回路３４に含まれたＯＲ回路Ｏ４の出力信号、すなわち制御信号ＤＥＴの電圧の変化を２値（“Ｌ”レベル及び“Ｈ”レベル）で示している。図８に示された時刻ｔ１及びｔ２は、それぞれ図６に示された時刻ｔ１及びｔ２と同様のタイミングに関連付けられている。
図８は、第１実施形態に係るトグル検出回路３４の出力特性の一例を示すタイミングチャートである。図８において、縦軸は電圧値を示し、横軸は時間を示す。図８の（Ａ）は、図６の（Ａ）と同様のパッド端に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値（振幅）の変化を示している。図８の（Ｂ）は、トグル検出回路３４に含まれたノードＮＤ５及びＮＤ６の電圧値ＶＮＤの０［Ｖ］から電圧Ｖ２［Ｖ］までの範囲における変化を示している。図８の（Ｃ）は、トグル検出回路３４に含まれたＯＲ回路Ｏ４の出力信号、すなわち制御信号ＤＥＴの電圧の変化を２値（“Ｌ”レベル及び“Ｈ”レベル）で示している。図８に示された時刻ｔ１及びｔ２は、それぞれ図６に示された時刻ｔ１及びｔ２と同様のタイミングに関連付けられている。
【0060】
図８に示すように、時刻ｔ１の前の電圧ＶＮＤは、０Ｖの近傍を推移している。すなわち、時刻ｔ１の前では、電圧ＶＮＤが“Ｌ”レベルに相当する電圧である。このため、ＯＲ回路Ｏ４は、第１入力端（ノードＮＤ５）及び第２入力端（ノードＮＤ６）のそれぞれの電圧ＶＮＤが“Ｌ”レベルであることに基づいて、“Ｌ”レベルの制御信号ＤＥＴを出力する。
【0061】
時刻ｔ１になると、受信信号ＲＣＶ及び／ＲＣＶのトグルが開始する。すると、トグル検出回路３４のトランジスタＴ６が、受信信号ＲＣＶが“Ｌ”レベルであるタイミングにおいてオン状態になり、受信信号ＲＣＶが“Ｈ”レベルであるタイミングにおいてオフ状態になる。同様に、トグル検出回路３４のトランジスタＴ７が、受信信号／ＲＣＶが“Ｈ”レベルであるタイミング（すなわち、トランジスタＴ７のゲート端の電圧が“Ｌ”レベルになるタイミング）においてオン状態になり、受信信号／ＲＣＶが“Ｌ”レベルであるタイミング（すなわち、トランジスタＴ７のゲート端の電圧が“Ｈ”レベルになるタイミング）においてオフ状態になる。トランジスタＴ６及びＴ７のそれぞれがオン状態であるときに、電流Ｉ１及びＩ２の差に基づいて、ノードＮＤ５及びＮＤ６にそれぞれ接続された容量素子Ｃ３及びＣ４が充電される。トランジスタＴ６及びＴ７のそれぞれがオフ状態であるときに、電流Ｉ２に基づいて、容量素子Ｃ３及びＣ４が放電される。
【0062】
受信信号ＲＣＶ及び／ＲＣＶがトグルを継続している場合、電圧ＶＮＤは、容量素子Ｃ３及びＣ４の充電及び放電の繰り返しによって、容量Ｃに基づく所定の電圧まで上昇し得る。電圧ＶＮＤは、０Ｖ近傍からの電圧上昇によって閾値電圧Ｖｔｈを超えると、“Ｌ”レベルから“Ｈ”レベルに遷移する。閾値電圧Ｖｔｈは、ＯＲ回路Ｏ４がＣＭＯＳレベルの判定基準として用いる電圧である。すると、ＯＲ回路Ｏ４は、電圧ＶＮＤが“Ｈ”レベルに遷移したことに基づいて、“Ｈ”レベルの制御信号ＤＥＴを出力する。図８では、制御信号ＤＥＴが“Ｌ”レベルから“Ｈ”レベルに遷移するタイミングが、時刻ｔ１’として示されている。
【0063】
時刻ｔ２になると、受信信号ＲＣＶ及び／ＲＣＶのトグルが停止する。すると、受信信号ＲＣＶ及び／ＲＣＶがそれぞれ“Ｈ”レベル及び“Ｌ”レベルになる。つまり、トグル検出回路３４のトランジスタＴ６及びＴ７のそれぞれのゲート端に“Ｈ”レベルの電圧が印加され、トランジスタＴ６及びＴ７がオフ状態になる。これにより、電流Ｉ２に基づいて容量素子Ｃ３及びＣ４が放電される。
【0064】
受信信号ＲＣＶ及び／ＲＣＶがトグルの停止を継続している場合、電圧ＶＮＤは、０Ｖ近傍まで徐々に下降する。電圧ＶＮＤは、“Ｈ”レベルからの電圧下降によって閾値電圧Ｖｔｈを下回ると、“Ｈ”レベルから“Ｌ”レベルに遷移する。すると、ＯＲ回路Ｏ４は、電圧ＶＮＤが“Ｌ”レベルに遷移したことに基づいて、“Ｌ”レベルの制御信号ＤＥＴを出力する。図８では、制御信号ＤＥＴが“Ｈ”レベルから“Ｌ”レベルに遷移するタイミングが、時刻ｔ２’として示されている。
【0065】
トグル検出回路３４が、受信信号ＲＣＶ及び／ＲＣＶのトグルの開始と停止を検出するタイミングは、電流Ｉ１及びＩ２の大きさと、容量Ｃの大きさとに応じて変化する。言い換えると、トグル検出回路３４が受信信号ＲＣＶ及び／ＲＣＶのトグルの開始と終了を検出する感度は、電流Ｉ１及びＩ２の大きさと、容量Ｃの大きさとに基づいて調整され得る。例えば、電流Ｉ１及びＩ２が固定された状態では、容量Ｃが大きいほど電圧ＶＮＤの充電及び放電に伴う振幅が大きくなり、ノイズの影響が抑制される。電流Ｉ２と容量Ｃが固定された状態では、電流Ｉ１が大きいほど電圧ＶＮＤが早く充電され、受信信号ＲＣＶ及び／ＲＣＶのトグルの開始が早く検知され得る。電流Ｉ１と容量Ｃが固定された状態では、電流Ｉ２が大きいほど電圧ＶＮＤが早く放電され、受信信号ＲＣＶ及び／ＲＣＶのトグルの停止が早く検知され得る。
【0066】
なお、ＯＲ回路Ｏ４の各入力端において、電圧ＶＮＤの“Ｌ”レベルから“Ｈ”レベルへの遷移を検出する閾値電圧Ｖｔｈと、電圧ＶＮＤの“Ｈ”レベルから“Ｌ”レベルへの遷移を検出する閾値電圧Ｖｔｈとは異なっていてもよい。すなわち、トグル検出回路３４は、ヒステリシス回路を備えていてもよい。トグル検出回路３４は、ヒステリシス回路を備えることによって、閾値電圧Ｖｔｈ近傍のノイズの影響を抑制することができる。
【0067】
＜１－２＞動作
以下に、第１実施形態に係る受信装置２による受信信号ＲＣＶ及び／ＲＣＶの受信方法に関する受信回路２２の動作について説明する。
以下に、第１実施形態に係る受信装置２による受信信号ＲＣＶ及び／ＲＣＶの受信方法に関する受信回路２２の動作について説明する。
【0068】
＜１－２－１＞可変抵抗器ＶＲ及び可変部制御回路３１２の動作
まず、可変部３１１及び可変部制御回路３１２の動作の具体例について説明する。
まず、可変部３１１及び可変部制御回路３１２の動作の具体例について説明する。
【0069】
（制御信号ＤＥＴ＝“０”の場合）
図９は、第１実施形態に係るＣＴＬＥ３１が備える可変部３１１及び可変部制御回路３１２の動作の第１例を示す概略図である。図９は、制御信号ＤＥＴ＝“０”であり、且つ制御信号ＢＳＴ［２：０］＝“１１０”である場合の可変抵抗器ＶＲ及び可変部制御回路３１２の動作を示している。
図９は、第１実施形態に係るＣＴＬＥ３１が備える可変部３１１及び可変部制御回路３１２の動作の第１例を示す概略図である。図９は、制御信号ＤＥＴ＝“０”であり、且つ制御信号ＢＳＴ［２：０］＝“１１０”である場合の可変抵抗器ＶＲ及び可変部制御回路３１２の動作を示している。
【0070】
図９に示すように、制御信号ＤＥＴ＝“０”である場合、可変部制御回路３１２のＯＲ回路Ｏ１～Ｏ３のそれぞれの第１入力端には、“０”に対応する電圧（すなわち、“Ｌ”レベル）が入力される。この場合、ＯＲ回路Ｏ１～Ｏ３のそれぞれは、第２入力端に入力された電圧、すなわちＥＱブーストコードに基づいて、出力する電圧を切り替える。
【0071】
本実施形態では、ＯＲ回路Ｏ１の出力は、制御信号ＢＳＴ０＝“０”であることに基づいて、“Ｌ”レベルになる。すると、スイッチ部ＲＳ１では、ＯＲ回路Ｏ１の出力が“Ｌ”レベルであることに基づいてトランジスタＴ３Ｌ及びＴ３Ｒがオン状態になり、ノードＮＤ１及びＮＤ２の間における抵抗器Ｒ３を介した電流経路が形成される。
【0072】
ＯＲ回路Ｏ２の出力は、制御信号ＢＳＴ１＝“１”であることに基づいて、“Ｈ”レベルになる。すると、スイッチ部ＲＳ２では、ＯＲ回路Ｏ２の出力が“Ｈ”レベルであることに基づいてトランジスタＴ４Ｌ及びＴ４Ｒがオフ状態になり、ノードＮＤ１及びＮＤ２の間における抵抗器Ｒ４を介した電流経路が遮断される。
【0073】
ＯＲ回路Ｏ３の出力は、制御信号ＢＳＴ２＝“１”であることに基づいて、“Ｈ”レベルになる。すると、スイッチ部ＲＳ３では、ＯＲ回路Ｏ３の出力が“Ｈ”レベルであることに基づいてトランジスタＴ５Ｌ及びＴ５Ｒがオフ状態になり、ノードＮＤ１及びＮＤ２の間における抵抗器Ｒ５を介した電流経路が遮断される。
【0074】
（制御信号ＤＥＴ＝“１”の場合）
図１０は、第１実施形態に係るＣＴＬＥ３１が備える可変部３１１及び可変部制御回路３１２の動作の第２例を示す概略図である。図１０は、制御信号ＤＥＴ＝“１”であり、且つ制御信号ＢＳＴ［２：０］＝“１１０”である場合の可変抵抗器ＶＲ及び可変部制御回路３１２の動作を示している。
図１０は、第１実施形態に係るＣＴＬＥ３１が備える可変部３１１及び可変部制御回路３１２の動作の第２例を示す概略図である。図１０は、制御信号ＤＥＴ＝“１”であり、且つ制御信号ＢＳＴ［２：０］＝“１１０”である場合の可変抵抗器ＶＲ及び可変部制御回路３１２の動作を示している。
【0075】
図１０に示すように、制御信号ＤＥＴ＝“１”である場合、可変部制御回路３１２のＯＲ回路Ｏ１～Ｏ３のそれぞれの第１入力端には、“１”に対応する電圧（すなわち、“Ｈ”レベル）が入力される。このため、ＯＲ回路Ｏ１～Ｏ３のそれぞれの出力は、第２入力端に入力された電圧、すなわちＥＱブーストコードに依らずに、“Ｈ”レベルとなる。この場合、スイッチ部ＲＳ１～ＲＳ３のそれぞれにおいて、ノードＮＤ１及びＮＤ２の間の電流経路が遮断される。すなわち、制御信号ＤＥＴ＝“１”である場合に、ＣＴＬＥ３１は、ＥＱｃｏｄｅ＝７の場合と同じ状態となり、ハイパスフィルタとして動作する。
【0076】
＜１－２－２＞受信回路２２の動作のシミュレーション結果
図１１は、第１実施形態に係る受信回路２２の動作のシミュレーション結果を示すタイミングチャートである。図１１の（Ａ）は、図６の（Ａ）と同様のパッド端に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値の変化を示している。図１１の（Ｂ）は、第１実施形態に係るＣＴＬＥ３１によって出力される等化信号ＥＱＳ及び／ＥＱＳの電圧（ＣＴＬＥ出力）値の変化を示している。図１１の（Ｃ）は、ＦＳ３３によって出力される出力信号ＯＵＴ及び／ＯＵＴの電圧（ＦＳ出力）値の変化を示している。図１１の（Ｄ）は、パッド端におけるデューティ比が５０％から±２０％の範囲で設定された場合のデューティ比の変化を示している。図１１の（Ｅ）は、図１１の（Ｄ）に示された複数の条件におけるＣＴＬＥ３１の出力電圧のデューティ比の変化を示している。図１１の（Ｆ）は、図８の（Ｂ）と同様のノードＮＤ５及びＮＤ６の電圧値ＶＮＤの変化を示している。図１１の（Ｇ）は、図８の（Ｃ）と同様の制御信号ＤＥＴの電圧の変化を示している。図１１に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’は、それぞれ図８に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’と同様のタイミングに関連付けられている。本実施形態では、受信回路２２の制御パラメータとして、ＥＱｃｏｄｅ＝６（すなわち、ＢＳＴ［２：０］＝１１０）が設定されていると仮定する。
図１１は、第１実施形態に係る受信回路２２の動作のシミュレーション結果を示すタイミングチャートである。図１１の（Ａ）は、図６の（Ａ）と同様のパッド端に入力される受信信号ＲＣＶ及び／ＲＣＶの電圧値の変化を示している。図１１の（Ｂ）は、第１実施形態に係るＣＴＬＥ３１によって出力される等化信号ＥＱＳ及び／ＥＱＳの電圧（ＣＴＬＥ出力）値の変化を示している。図１１の（Ｃ）は、ＦＳ３３によって出力される出力信号ＯＵＴ及び／ＯＵＴの電圧（ＦＳ出力）値の変化を示している。図１１の（Ｄ）は、パッド端におけるデューティ比が５０％から±２０％の範囲で設定された場合のデューティ比の変化を示している。図１１の（Ｅ）は、図１１の（Ｄ）に示された複数の条件におけるＣＴＬＥ３１の出力電圧のデューティ比の変化を示している。図１１の（Ｆ）は、図８の（Ｂ）と同様のノードＮＤ５及びＮＤ６の電圧値ＶＮＤの変化を示している。図１１の（Ｇ）は、図８の（Ｃ）と同様の制御信号ＤＥＴの電圧の変化を示している。図１１に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’は、それぞれ図８に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’と同様のタイミングに関連付けられている。本実施形態では、受信回路２２の制御パラメータとして、ＥＱｃｏｄｅ＝６（すなわち、ＢＳＴ［２：０］＝１１０）が設定されていると仮定する。
【0077】
図１１の（Ａ）に示された受信信号ＲＣＶ及び／ＲＣＶの電圧の変化は、図１１の（Ｄ）に示されたデューティ比の設定のうちの一つに対応している。図１１の（Ｂ）に示すように、第１実施形態に係るＣＴＬＥ３１により出力される等化信号ＥＱＳ及び／ＥＱＳは、制御信号ＤＥＴの変化に応じた波形となる。
【0078】
具体的には、時刻ｔ１及びｔ１’の間において制御信号ＤＥＴが“Ｌ”レベルであるため、等化信号ＥＱＳ及び／ＥＱＳは、ＥＱｃｏｄｅ＝６に対応する波形（図６の（Ｃ）の波形Ｗ１）に基づく形状となる。時刻ｔ１’及びｔ２の間において制御信号ＤＥＴが“Ｈ”レベルであるため、等化信号ＥＱＳ及び／ＥＱＳは、ＥＱｃｏｄｅ＝７に対応する波形（図６の（Ｄ）の波形Ｗ５）に基づく形状となる。時刻ｔ２及びｔ２’の間において制御信号ＤＥＴが“Ｈ”レベルであるため、等化信号ＥＱＳ及び／ＥＱＳは、ＥＱｃｏｄｅ＝７に対応する波形（図６の（Ｄ）の波形Ｗ６）に基づく形状となる。時刻ｔ２’の後において制御信号ＤＥＴが“Ｌ”レベルであるため、等化信号ＥＱＳ及び／ＥＱＳは、ＥＱｃｏｄｅ＝６に対応する波形（図６の（Ｃ）の波形Ｗ３）に基づく形状となる。時刻ｔ１及びｔ１’の間隔と、時刻ｔ２及びｔ２’の間隔とのそれぞれの長さは、トグル検出回路３４の回路構成に応じて変わり得る。
【0079】
本実施形態では、図１１の（Ｄ）に示すように、時刻ｔ１’及びｔ２の間において、パッド端におけるデューティ比が５０％から±２０％の範囲に設定される。この場合に、第１実施形態に係るＣＴＬＥ３１では、図１１の（Ｅ）に示すように、時刻ｔ１’及びｔ２の間におけるＣＴＬＥ出力のデューティ比が、±２％の範囲内に収まる。
【0080】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係る受信装置２に依れば、送信装置により送信された信号のデューティ比の補正に要する時間を短縮し且つ受信装置のコストを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。
以上で説明された第１実施形態に係る受信装置２に依れば、送信装置により送信された信号のデューティ比の補正に要する時間を短縮し且つ受信装置のコストを抑制することができる。以下に、第１実施形態の効果の詳細について説明する。
【0081】
通信の高速化に伴い帯域内の信号の損失が増加し、送信装置及び受信装置間の信号の伝送は困難となるため、クロック信号ＣＬＫの品質が重要となる。通常、受信装置は、クロック信号ＣＬＫの品質向上を目的としてのデューティ補正回路を備え、送信装置からデータを受け取る前に、補正回路がクロック信号ＣＬＫのデューティ比を補正するためのトレーニング期間を設ける。
【0082】
しかしながら、このような補正回路の回路規模は大きく、受信装置の製造コスト増の要因となり得る。また、トレーニング期間は、データの送受信のレイテンシ増大の要因となり得る。また、第１実施形態においてＣＴＬＥ３１が最初からハイパスフィルタとして機能する設定である場合、ＣＴＬＥ３１の出力は電圧差の小さい信号となる。この場合、差動振幅が０Ｖ付近になり、受信回路２２に含まれた差動増幅回路の出力が不安定になる。すなわち、差動振幅が０Ｖ付近になることは、信号の誤検知の要因となり得る。
【0083】
そこで、第１実施形態に係る受信装置２が備える受信回路２２は、受信信号ＲＣＶ及び／ＲＣＶに基づいて、イコライザ回路（ＣＴＬＥ３１）の利得を動的に切り替え可能な構成を有する。具体的には、受信回路２２は、受信信号ＲＣＶ及び／ＲＣＶのトグルを検出可能なトグル検出回路３４を備える。そして、受信回路２２は、トグル検出回路３４によるトグルの検出結果に対応する制御信号ＤＥＴに基づいて、ＣＴＬＥ３１の利得を動的に切り替える。言い換えると、トグル検出回路３４によって、ＣＴＬＥ３１の利得が動的に切り替えられる。トグル検出回路３４が切り替えるＣＴＬＥ３１の利得は、ナイキスト周波数を含まない低周波数帯の利得である、
図１２は、第１実施形態に係る受信回路２２による利得の切り替えの概要を示す概略図である。図１２の（Ａ）は、図６の（Ｃ）と同様の、ＥＱｃｏｄｅ＝６の場合にＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧の変化を示している。図１２の（Ｂ）は、図６の（Ｄ）と同様の、ＥＱｃｏｄｅ＝７の場合にＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧の変化を示している。図１２の（Ｃ）は、図８の（Ｃ）に示された制御信号ＤＥＴの変化に伴うＥＱブーストコードの変化を示している。図１２に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’は、それぞれ図８に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’と同様のタイミングに関連付けられている。
図１２は、第１実施形態に係る受信回路２２による利得の切り替えの概要を示す概略図である。図１２の（Ａ）は、図６の（Ｃ）と同様の、ＥＱｃｏｄｅ＝６の場合にＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧の変化を示している。図１２の（Ｂ）は、図６の（Ｄ）と同様の、ＥＱｃｏｄｅ＝７の場合にＣＴＬＥ３１から出力される等化信号ＥＱＳ及び／ＥＱＳの電圧の変化を示している。図１２の（Ｃ）は、図８の（Ｃ）に示された制御信号ＤＥＴの変化に伴うＥＱブーストコードの変化を示している。図１２に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’は、それぞれ図８に示された時刻ｔ１、ｔ１’、ｔ２、及びｔ２’と同様のタイミングに関連付けられている。
【0084】
図１２に示すように、受信回路２２は、例えば、トグル検出回路３４から出力される制御信号ＤＥＴが“Ｌ”レベルである場合に、任意のＥＱブーストコード（例えば、ＥＱｃｏｄｅ＝６）を適用する。一方で、受信回路２２は、制御信号ＤＥＴが“Ｈ”レベルである場合に、ＥＱブーストコードの設定に依らずに、特定のＥＱブーストコード（例えば、ＥＱｃｏｄｅ＝７）を適用する。受信回路２２が使用するＥＱブーストコードの設定としては、ＣＴＬＥ３１にＤＣ信号が入力されている場合に、高周波数帯及び低周波数帯の利得差が相対的に小さい設定（例えば、ＥＱｃｏｄｅ＝６）が適用されることが好ましい。また、ＣＴＬＥ３１にトグルしている信号（ＡＣ信号）が入力されている場合に、高周波数帯及び低周波数帯の利得差が相対的に大きく、ＣＴＬＥ３１がハイパスフィルタとして機能する設定（例えば、ＥＱｃｏｄｅ＝７）が適用されることが好ましい。言い換えると、受信回路２２は、トグル検出回路３４が信号のトグルを検出している場合に、ＣＴＬＥ３１のＤＣ利得を小さくすることによって、デューティ比を補正するような構成を有する。さらに言い換えると、受信回路２２は、トグル検出回路３４が受信信号ＲＣＶ及び／ＲＣＶのトグルを検出している場合におけるＣＴＬＥ３１の低周波数帯の利得が、トグル検出回路３４が受信信号ＲＣＶ及び／ＲＣＶのトグルを検出していない場合におけるＣＴＬＥ３１の低周波数帯の利得よりも低くなるように設計される。
【0085】
これにより、ＣＴＬＥ３１は、送信装置１から受け取った信号（受信信号ＲＣＶ及び／ＲＣＶ）がトグルしていない場合においても、ＥＣｃｏｄｅ＝６の設定により電圧差の大きいＤＣ信号を出力することができる。つまり、ＣＴＬＥ３１が電圧差の小さいＤＣ信号を出力することによる、差動増幅回路の出力の不安定化が抑制される。また、受信回路２２では、受信信号ＲＣＶ及び／ＲＣＶがトグルを開始してから、トグル検出回路３４がトグルを検出するまで時間差が発生する。このため、ＣＴＬＥ３１は、トグルが開始してから所定の期間において、ＥＱｃｏｄｅ＝６の場合の波形Ｗ１のような安定した波形を出力することができ、ＥＱｃｏｄｅ＝７の場合の波形Ｗ４のような振幅が不安定な出力を抑制することができる。そして、ＣＴＬＥ３１は、制御信号ＤＥＴが“Ｌ”レベルから“Ｈ”レベルに遷移することに伴い、より好ましいデューティ比を実現することが可能なＥＱｃｏｄｅ＝７の場合の波形を出力することができる。さらに、ＣＴＬＥ３１は、制御信号ＤＥＴが“Ｈ”レベルから“Ｌ”レベルに遷移することに伴い、ＥＱｃｏｄｅ＝６の場合の波形Ｗ３のような電圧差の大きいＤＣ信号を出力することができる。
【0086】
以上で説明されたように、第１実施形態に係る受信回路２２は、トグル検出回路３４によってトグルが検出されたか否かに基づいて、ＣＴＬＥ３１の利得を切り替える。トグル検出回路３４は、簡素な回路構成により実現することが可能である。このため、第１実施形態に係る受信回路２２の回路面積は、特別な補正回路を設ける場合よりも抑制され得る。また、第１実施形態に係る受信回路２２は、詳細な補正量を算出せずに、予め決定された２値のＥＱブーストコードを切り替える。このため、第１実施形態に係る受信回路２２は、デューティ補正に係るトレーニングの時間を、通常のデューティ補正回路を利用する場合よりも短縮することができる。従って、第１実施形態に係る受信回路２２は、送信装置により送信された信号のデューティ比の補正に要する時間を短縮し且つ受信装置のコストを抑制することができる。
【0087】
なお、受信回路２２では、受信信号ＲＣＶ及び／ＲＣＶがトグルを停止してから、トグル検出回路３４が制御信号ＤＥＴを“Ｈ”レベルから“Ｌ”レベルに切り替えるまで時間差が発生する。このため、ＣＴＬＥ３１は、受信信号ＲＣＶ及び／ＲＣＶがトグルを停止してから、ＥＱｃｏｄｅ＝７の場合の波形Ｗ６のような電圧差の小さいＤＣ信号を出力する場合がある。これに対して、第１実施形態に係る受信回路２２は、トグル検出回路３４における定電流源ＣＳ３～ＣＳ６や容量素子Ｃ３及びＣ４の設定が調整されることによって、電圧差の小さいＤＣ信号の入力に伴うノイズの発生を抑制することができる。
【0088】
＜２＞第２実施形態
第２実施形態は、第１実施形態で説明された伝送システムＴＳがＮＡＮＤ型フラッシュメモリを備えるメモリシステムＭＳのインターフェース回路に利用される場合の具体例に関する。以下に、第２実施形態に係るメモリシステムＭＳについて説明する。
第２実施形態は、第１実施形態で説明された伝送システムＴＳがＮＡＮＤ型フラッシュメモリを備えるメモリシステムＭＳのインターフェース回路に利用される場合の具体例に関する。以下に、第２実施形態に係るメモリシステムＭＳについて説明する。
【0089】
＜２－１＞構成
＜２－１－１＞メモリシステムＭＳの構成
図１３は、第２実施形態に係るメモリシステムＭＳの構成の一例を示すブロック図である。図１３に示すように、メモリシステムＭＳは、ホスト機器ＨＤに接続される。ホスト機器ＨＤは、メモリシステムＭＳの外部の情報処理装置である。ホスト機器ＨＤは、例えば、パーソナルコンピュータ、又はデータセンタに設置されるサーバである。ホスト機器ＨＤは、様々な要求をメモリシステムＭＳに送信し得る。
＜２－１－１＞メモリシステムＭＳの構成
図１３は、第２実施形態に係るメモリシステムＭＳの構成の一例を示すブロック図である。図１３に示すように、メモリシステムＭＳは、ホスト機器ＨＤに接続される。ホスト機器ＨＤは、メモリシステムＭＳの外部の情報処理装置である。ホスト機器ＨＤは、例えば、パーソナルコンピュータ、又はデータセンタに設置されるサーバである。ホスト機器ＨＤは、様々な要求をメモリシステムＭＳに送信し得る。
【0090】
メモリシステムＭＳは、例えば、ＳＤＴＭカード、ＵＦＳ（universal flash storage）デバイス、ＳＳＤ（solid state drive）などの記憶装置である。メモリシステムＭＳは、ホスト機器ＨＤからの要求に応じてデータの書込み動作、読出し動作、消去動作などを実行し得る。メモリシステムＭＳは、例えば、メモリコントローラＭＣと、複数のメモリデバイスＭＤ１～ＭＤ４とを含む。
【0091】
メモリコントローラＭＣは、例えば、ＳｏＣ（system-on-a-chip）のような集積回路である。メモリコントローラＭＣは、ホスト機器ＨＤからの要求に基づいて、メモリデバイスＭＤを制御する。具体的には、メモリコントローラＭＣは、例えば、ホスト機器ＨＤからの書き込み要求に基づいて、データの書き込みをメモリデバイスＭＤに命令する。また、メモリコントローラＭＣは、ホスト機器ＨＤからの読み出し要求に基づいて、データの読み出しをメモリデバイスＭＤに命令し、メモリデバイスＭＤから読み出されたデータをホスト機器ＨＤに送信する。
【0092】
メモリコントローラＭＣは、例えば、ホストインターフェース回路（ホストＩ／Ｆ）４０、ＣＰＵ４１、ＲＡＭ４２、バッファメモリ４３、及びメモリインターフェース回路（メモリＩ／Ｆ）４４を含む。メモリコントローラＭＣの機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組み合せ構成のいずれでも実現可能である。
【0093】
ホストインターフェース回路４０は、メモリコントローラＭＣとホスト機器ＨＤとの間の通信を司る半導体集積回路である。ホストインターフェース回路４０は、ホストバスを介してホスト機器ＨＤに接続される。ホストバスは、複数の信号線を含む。ホストバスは、例えば、ＳＤＴＭインターフェース、ＳＡＳ（serial attached SCSI(small computer system interface)）、ＳＡＴＡ（serial ATA(advanced technology attachment)）、及びＰＣＩｅＴＭ（peripheral component interconnect express）などの規格に準拠する。ホスト機器ＨＤから要求を受信する際、ホストインターフェース回路４０の一部の回路は、第１実施形態に係る受信装置２として機能し得る。
【0094】
ＣＰＵ４１は、メモリコントローラＭＣの全体の動作を制御する。例えば、ＣＰＵ４１は、ホスト機器ＨＤから受信した書き込み要求に応答して、コマンド、アドレスなどを含む書き込み命令を発行する。発行された書き込み命令は、メモリデバイスＭＤに転送され、メモリデバイスＭＤが、書き込み命令に基づいた書き込み動作を実行する。ＣＰＵ４１は、読み出し動作についても、書き込み動作と同様に実行し得る。
【0095】
ＲＡＭ４２は、例えば、揮発性メモリである。ＲＡＭ４２は、ＣＰＵ４１の作業領域として使用される。ＲＡＭ４２は、複数のメモリデバイスＭＤを管理するためのファームウェアや、各種の管理テーブルなどを保持する。ＲＡＭ４２としては、ＳＲＡＭ（Static Random Access Memory)や、ＤＲＡＭ（Dynamic Random Access Memory）などの半導体メモリが使用される。ＲＡＭ４２は、メモリコントローラＭＣに外部接続されてもよい。
【0096】
バッファメモリ４３は、例えば、揮発性メモリである。バッファメモリ４３は、例えば、ＳＲＡＭ（static random access memory）である。バッファメモリ４３は、メモリコントローラＭＣがメモリデバイスＭＤから受信したデータや、メモリコントローラＭＣがホスト機器ＨＤから受信したデータなどを一時的に記憶（バッファリング）する。バッファメモリ４３は、メモリコントローラＭＣに外部接続されてもよいし、ＲＡＭ４２と統合されてもよい。
【0097】
メモリインターフェース回路４４は、メモリコントローラＭＣとメモリデバイスＭＤとの間の通信を司る半導体集積回路である。メモリインターフェース回路４４は、メモリバスを介して複数のメモリデバイスＭＤ１～ＭＤ４に接続される。メモリバスは、複数の信号線を含む。メモリバスは、例えば、ＳＤＲ（single data rate）インターフェース、トグルＤＤＲ（double data rate）インターフェース、及びＯＮＦＩ（Open NAND flash interface）の何れかに準拠する。メモリバスは、複数のチャネルを有し得る。メモリバスの各チャネルには、複数のメモリデバイスＭＤが接続されてもよい。メモリデバイスＭＤにデータを送信する際、メモリインターフェース回路４４の一部の回路は、第１実施形態における送信装置１として機能し得る。メモリデバイスＭＤからデータを受信する際、メモリインターフェース回路４４の一部の回路は、第１実施形態に係る受信装置２として機能し得る。
【0098】
メモリデバイスＭＤは、不揮発性メモリであり、例えば、ＮＡＮＤ型フラッシュメモリである。メモリデバイスＭＤは、複数のメモリセルを備え、データを不揮発に記憶する。メモリデバイスＭＤ１～ＭＤ４の各々は、例えば、個別のチップイネーブル信号を受ける、又は、個別のチップアドレスが予め割当てられることによって一意に識別可能に構成される。従って、メモリデバイスＭＤ１～ＭＤ４の各々は、メモリコントローラＭＣの指示によって独立に動作可能である。なお、メモリシステムＭＳが備えるメモリデバイスＭＤの数は、１つ以上であればよい。
【0099】
＜２－１－２＞メモリデバイスＭＤの構成
図１４は、第２実施形態に係るメモリシステムＭＳが備えるメモリデバイスＭＤの構成の一例を示すブロック図である。図１４に示すように、メモリデバイスＭＤは、例えば、メモリセルアレイ５１、入出力回路５２、ロジックコントローラ５３、レジスタ回路５４、シーケンサ５５、ドライバ回路５６、ロウデコーダモジュール５７、及びセンスアンプモジュール５８を備える。
図１４は、第２実施形態に係るメモリシステムＭＳが備えるメモリデバイスＭＤの構成の一例を示すブロック図である。図１４に示すように、メモリデバイスＭＤは、例えば、メモリセルアレイ５１、入出力回路５２、ロジックコントローラ５３、レジスタ回路５４、シーケンサ５５、ドライバ回路５６、ロウデコーダモジュール５７、及びセンスアンプモジュール５８を備える。
【0100】
メモリセルアレイ５１は、データを不揮発に記憶することが可能な複数のメモリセルトランジスタの集合である。メモリセルアレイ５１は、複数のブロックＢＬＫに分割される。ブロックＢＬＫは、例えば、データの消去単位として使用される。また、メモリセルアレイ５１には、複数のビット線ＢＬと、複数のワード線ＷＬとが設けられる。各メモリセルトランジスタは、１本のビット線ＢＬと１本のワード線ＷＬとに関連付けられる。
【0101】
入出力回路５２は、例えば、８ビット幅の信号ＤＱ＜７：０＞と、信号ＤＱＳ及び／ＤＱＳとを、メモリコントローラＭＣとの間で送受信可能に構成される半導体集積回路である。信号ＤＱは、データ、ステータス情報、アドレス情報、コマンドなどを含み得る。信号ＤＱは、データ信号と呼ばれてもよい。信号ＤＱＳ及び／ＤＱＳは、信号ＤＱの送受信タイミングを規定する信号である。信号ＤＱＳ及び／ＤＱＳは、互いに逆の位相を有する信号対である。また、入出力回路５２は、センスアンプモジュール５８との間でデータＤＡＴを送受信し得る。
【0102】
さらに、入出力回路５２は、信号ＤＱＳ及び／ＤＱＳに対応して、第１実施形態に係る受信回路２２を含む。信号ＤＱＳ及び／ＤＱＳは、第１実施形態で説明された受信信号ＲＣＶ及び／ＲＣＶにそれぞれ対応する。メモリデバイスＭＤは、信号ＤＱ＜７：０＞、ＤＱＳ及び／ＤＱＳの入出力に使用される複数のパッドＰＤ（入出力端子）を含む端子部２１を含む。すなわち、メモリデバイスＭＤに含まれた複数のパッドＰＤは、メモリコントローラＭＣのメモリインターフェース回路４４に接続される。なお、入出力回路５２は、メモリデバイスＭＤのメモリインターフェース回路と呼ばれてもよい。信号ＤＱ＜７：０＞は、“データ信号”と呼ばれてもよい。信号ＤＱＳ及び／ＤＱＳは“データストローブ信号及びその反転信号”と呼ばれてもよい。信号ＤＱＳ及び／又は／ＤＱＳは、“クロック信号”、“動作クロック信号”、“ストローブ信号”、“タイミング制御信号”と呼ばれてもよい。
【0103】
ロジックコントローラ５３は、メモリコントローラＭＣから受信した制御信号に基づいて、入出力回路５２及びシーケンサ５５を制御する。ロジックコントローラ５３が取り扱う制御信号としては、例えば、信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、及び／ＲＢが使用される。信号／ＣＥは、メモリデバイスＭＤをイネーブルにする信号である。信号ＣＬＥは、受け取った信号ＤＱがコマンドＣＭＤであることを入出力回路５２に通知する信号である。信号ＡＬＥは、受け取った信号ＤＱがアドレス情報であることを入出力回路５２に通知する信号である。信号／ＷＥは、信号ＤＱの入力を入出力回路５２に命令する信号である。信号／ＲＥは、信号ＤＱの出力を入出力回路５２に命令する信号である。信号／ＷＰｎは、メモリシステムＭＳの電源のオンオフ時にメモリデバイスＭＤを保護状態にする信号である。信号ＲＢｎは、メモリデバイスＭＤがレディ状態（外部からの命令を受け付ける状態）であるかビジー状態（外部からの命令を受け付けない状態）であるかを、メモリコントローラＭＣに通知する信号である。
【0104】
レジスタ回路５４は、ステータス情報、アドレス情報、及びコマンドなどを保持する。ステータス情報は、メモリコントローラＭＣからの指示に基づいてメモリコントローラＭＣに出力される。アドレス情報は、ブロックアドレス、ページアドレス、カラムアドレスなどを含み得る。コマンドは、メモリデバイスＭＤの各種動作に関する命令を含む。
【0105】
シーケンサ５５は、メモリデバイスＭＤの全体の動作を制御する。例えば、シーケンサ５５は、レジスタ回路５４に保持されたコマンド及びアドレス情報に基づいて、読み出し動作、書き込み動作、消去動作などを実行し得る。また、シーケンサ５５は、メモリデバイスＭＤの動作及び状態に基づいて、レジスタ回路５４に保持されたステータス情報を更新し得る。
【0106】
ドライバ回路５６は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路５６は、生成した電圧を、メモリセルアレイ５１、ロウデコーダモジュール５７、及びセンスアンプモジュール５８に供給する。
【0107】
ロウデコーダモジュール５７は、ブロックアドレスに基づいて、動作対象のブロックＢＬＫを選択する。そして、ロウデコーダモジュール５７は、ドライバ回路５６から供給された電圧を、選択したブロックＢＬＫのワード線ＷＬなどに転送する。
【0108】
センスアンプモジュール５８は、読み出し動作時に、メモリセルアレイ５１からデータＤＡＴを読み出し、読み出したデータＤＡＴを入出力回路５２に転送する。また、センスアンプモジュール５８は、書き込み動作時に、入出力回路５２から受け取ったデータＤＡＴに基づいて、ビット線ＢＬに所望の電圧を印加する。
【0109】
＜２－１－３＞メモリシステムＭＳのインターフェース部分の構成
図１５は、第２実施形態に係るメモリシステムＭＳが備えるメモリコントローラＭＣ及びメモリデバイスＭＤのインターフェース部分の構成の一例を示すブロック図である。図１５は、メモリコントローラＭＣが送信装置１として動作し、メモリデバイスＭＤが受信装置２として動作する場合を示している。図１５に示すように、メモリコントローラＭＣは、ＰＬＬ回路１１、クロック分配回路１２、マルチプレクサ１３及び６１、送信回路１４及び６２、並びに端子部１５を備える。メモリデバイスＭＤは、端子部２１、受信回路２２、制御回路２４、クロック分配回路７１、サンプラ７２、及び処理回路７３を備える。メモリコントローラＭＣとメモリデバイスＭＤとの間は、端子部１５に含まれた複数のパッドＰＤと、伝送路ＴＬと、端子部２１に含まれた複数のパッドＰＤとを介して接続される。
図１５は、第２実施形態に係るメモリシステムＭＳが備えるメモリコントローラＭＣ及びメモリデバイスＭＤのインターフェース部分の構成の一例を示すブロック図である。図１５は、メモリコントローラＭＣが送信装置１として動作し、メモリデバイスＭＤが受信装置２として動作する場合を示している。図１５に示すように、メモリコントローラＭＣは、ＰＬＬ回路１１、クロック分配回路１２、マルチプレクサ１３及び６１、送信回路１４及び６２、並びに端子部１５を備える。メモリデバイスＭＤは、端子部２１、受信回路２２、制御回路２４、クロック分配回路７１、サンプラ７２、及び処理回路７３を備える。メモリコントローラＭＣとメモリデバイスＭＤとの間は、端子部１５に含まれた複数のパッドＰＤと、伝送路ＴＬと、端子部２１に含まれた複数のパッドＰＤとを介して接続される。
【0110】
メモリコントローラＭＣにおいて、ＰＬＬ回路１１、クロック分配回路１２、マルチプレクサ１３及び６１、送信回路１４及び６２は、メモリインターフェース回路４４に対応する。第２実施形態のクロック分配回路１２は、ＰＬＬ回路１１から入力された複数種類のクロック信号のうち一つをマルチプレクサ６１に転送している。第２実施形態のマルチプレクサ１３及び送信回路１４は、第１実施形態と同様に動作する。第２実施形態では、送信回路１４の出力が、信号ＤＱＳ及び／ＤＱＳに対応する。
【0111】
マルチプレクサ６１には、メモリコントローラＭＣからメモリデバイスＭＤに送信されるデータ（送信データ）が入力される。マルチプレクサ６１は、クロック分配回路１２から入力されたクロック信号に基づいて、送信データに対応するデジタル信号を送信回路６２に転送する。送信回路６２は、マルチプレクサ６１から入力されたデジタル信号に対応する信号を送信する回路である。そして、送信回路６２は、信号を、端子部１５及び伝送路ＴＬを介してメモリデバイスＭＤに送信する。送信回路６２から出力される信号が、信号ＤＱ［７：０］に対応する。すなわち、メモリコントローラＭＣは、図示が省略されているが、信号ＤＱの本数に対応して、マルチプレクサ６１、送信回路６２、及びパッドＰＤを有する。
【0112】
メモリデバイスＭＤにおいて、受信回路２２、制御回路２４、クロック分配回路７１、及びサンプラ７２は、入出力回路５２に対応する。処理回路７３は、例えば、レジスタ回路５４や、センスアンプモジュール５８に対応する。第２実施形態の受信回路２２には、端子部２１を介して、信号ＤＱＳ及び／ＤＱＳが入力される。また、第２実施形態の受信回路２２の出力信号ＯＵＴ及び／ＯＵＴは、クロック分配回路７１に入力される。
【0113】
クロック分配回路７１は、受信回路２２から入力された出力信号ＯＵＴ及び／ＯＵＴ、すなわち復元された信号ＤＱ及び／ＤＱＳに基づくクロック信号ＣＫを生成する。そして、クロック分配回路７１は、生成したクロック信号ＣＫを、送信装置１に含まれた複数の要素に分配する。本実施形態では、クロック分配回路７１は、生成したクロック信号ＣＫを、サンプラ７２に転送している。サンプラ７２には、端子部２１を介して、信号ＤＱ［７：０］が入力される。サンプラ７２は、クロック信号ＣＫにより示されたタイミングに基づいて、信号ＤＱ［７：０］のデータをサンプリングする。そして、サンプラ７２は、信号ＤＱ［７：０］のサンプリング結果を、処理回路７３に転送する。図１５では、１つのサンプラ７２が示されているが、これに限定されない。入出力回路５２は、信号ＤＱに対応する信号線の数に応じた数のサンプラ７２を備えていてもよい。
【0114】
なお、図示が省略されているが、メモリインターフェース回路４４は、情報（データ）を符号化して送信することが可能な半導体集積回路を含む。そして、メモリインターフェース回路４４は、符号化した情報を信号ＤＱ［７：０］として、伝送路ＴＬに入力する。信号ＤＱは、例えば、パルス信号である。信号ＤＱに含まれた各パルスは、変調されたデータに対応する。データの変調方式としては、例えば、パルス振幅変調（Pulse-Amplitude Modulation）が使用される。パルス振幅変調は、パルスの電圧（振幅）によりデータを伝送する変調方式である。データの変調方式としてパルス振幅変調が使用された場合、信号ＤＱのパルス毎の電圧レベルが、１ビットデータ又は複数ビットデータに対応する。なお、メモリコントローラＭＣが受信装置２として動作し、メモリデバイスＭＤが送信装置１として動作してもよい。この場合、例えば、メモリコントローラＭＣが、図１５に示された入出力回路５２に含まれた構成を有し、メモリデバイスＭＤが、図１５に示されたメモリインターフェース回路４４含まれた構成を有する。
【0115】
以上で説明されたメモリシステムＭＳは、信号ＤＱをやりとりする際に、送信側の装置が信号ＤＱＳ及び／ＤＱＳを受信側の装置に送信する。そして、受信側の装置は、受信した信号ＤＱＳ及び／ＤＱＳから生成されたクロック信号ＣＫに基づくタイミングで、信号ＤＱをサンプリングする。例えば、受信側の装置がメモリデバイスＭＤある場合に、サンプラ７２によりサンプリングされたデータは、メモリセルアレイ５１に記憶される。なお、メモリシステムＭＳでは、信号ＤＱのやりとりが行われない場合に、信号ＤＱＳ及び／ＤＱＳの送信が停止する。すなわち、メモリシステムＭＳは、データの送受信に間欠クロックを使用する。そして、第２実施形態に係るメモリシステムＭＳは、第１実施形態と同様に、受信回路２２に含まれたＣＴＬＥ３１の利得を動的に切り替えることができる。
【0116】
＜２－２＞第２実施形態の効果
第２実施形態に係るメモリシステムＭＳで使用される受信回路２２は、第１実施形態と同様に、送信装置（例えば、メモリコントローラＭＣ）により送信された信号のデューティ比の補正に要する時間を短縮し且つ受信装置（例えば、メモリデバイスＭＤ）のコストを抑制することができる。
第２実施形態に係るメモリシステムＭＳで使用される受信回路２２は、第１実施形態と同様に、送信装置（例えば、メモリコントローラＭＣ）により送信された信号のデューティ比の補正に要する時間を短縮し且つ受信装置（例えば、メモリデバイスＭＤ）のコストを抑制することができる。
【0117】
また、第２実施形態に係るメモリデバイスＭＤは、受信回路２２に含まれたＣＴＬＥ３１により利得が切り替えられることによって、サンプラ７２で使用されるクロック信号ＣＫのデューティ比を補正し得る。これにより、第２実施形態に係るメモリデバイスＭＤは、サンプラ７２が、信号ＤＱ［７：０］をサンプリングする際のタイミングマージンを確保することができる。さらに、第２実施形態に係るメモリシステムＭＳは、間欠クロックが使用される場合に、クロック信号が送信されないときに信号ＤＱＳ及び／ＤＱＳの差動振幅がゼロになる期間を第１実施形態と同様に短くすることができる。
【0118】
その結果、第２実施形態に係るメモリシステムＭＳは、メモリコントローラＭＣ及びメモリデバイスＭＤの間の通信におけるサンプリング精度を向上させ、且つ信号品質の低下を抑制することができる。また、第２実施形態に係るメモリシステムＭＳは、間欠クロックの利用により、消費電力を抑制することができる。
【0119】
＜３＞その他
上記実施形態で説明された受信装置２の構成は、あくまで一例である。第２実施形態では、信号ＤＱが単相信号（パルス信号）である場合について例示したが、信号ＤＱは、差動信号であってもよい。上記実施形態では、パルス毎の電圧レベルが１ビットデータに対応する場合について例示したが、これに限定されない。受信装置２は、１パルスに複数ビットデータが割り当てられる場合においても、動的にＣＴＬＥ３１の利得を切り替えることによって、第１実施形態と同様の効果を得ることができる。第２実施形態では、受信回路２２がメモリデバイスＭＤに搭載される場合について例示したが、これに限定されない。受信回路２２は、ホストインターフェース回路４０に搭載されてもよいし、メモリインターフェース回路４４に搭載されてもよい。各実施形態において説明された処理のそれぞれは、専用のハードウェアによって実現されてもよい。例えば、制御回路２４としては、ＡＳＩＣ（Application Specific Integrated Circuit）、プログラマブル論理デバイス（例えば、ＳＰＬＤ（Simple Programmable Logic Device）、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）等）が使用されてもよい。
上記実施形態で説明された受信装置２の構成は、あくまで一例である。第２実施形態では、信号ＤＱが単相信号（パルス信号）である場合について例示したが、信号ＤＱは、差動信号であってもよい。上記実施形態では、パルス毎の電圧レベルが１ビットデータに対応する場合について例示したが、これに限定されない。受信装置２は、１パルスに複数ビットデータが割り当てられる場合においても、動的にＣＴＬＥ３１の利得を切り替えることによって、第１実施形態と同様の効果を得ることができる。第２実施形態では、受信回路２２がメモリデバイスＭＤに搭載される場合について例示したが、これに限定されない。受信回路２２は、ホストインターフェース回路４０に搭載されてもよいし、メモリインターフェース回路４４に搭載されてもよい。各実施形態において説明された処理のそれぞれは、専用のハードウェアによって実現されてもよい。例えば、制御回路２４としては、ＡＳＩＣ（Application Specific Integrated Circuit）、プログラマブル論理デバイス（例えば、ＳＰＬＤ（Simple Programmable Logic Device）、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）等）が使用されてもよい。
【0120】
本明細書において“Ｈ”レベルの電圧は、２値でデータを判定する際に、閾値以上の電圧に対応する。“Ｌ”レベルの電圧は、２値でデータを判定する際に、閾値よりも低い電圧に対応する。本明細書において、“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。受信装置２によって受信されたデータを処理する装置は、“データ処理装置”と呼ばれてもよい。本明細書において、トランジスタの一端及び他端のそれぞれは、トランジスタのソース又はドレインに対応する。本明細書において、デューティ比は、１サイクルの信号内の“Ｈ”レベルの信号の比率を示している。本明細書において、“第１導電型”は、“Ｐ型”及び“Ｎ型”の一方に対応し、“第２導電型”は、“Ｐ型”及び“Ｎ型”の他方に対応する。本明細書において、“論理レベル”は、“Ｈ”レベル及び“Ｌ”レベルのいずれかに対応する。
【0121】
なお、上記各実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下に限られるものではない。
【0122】
［付記１］
外部から入力された第１信号を増幅して出力するイコライザ回路と、
前記第１信号がトグルしているか否かを検出し、前記第１信号がトグルしているか否かに基づいて、前記イコライザ回路の利得を動的に切り替えるトグル検出回路と、を備える、
半導体集積回路。
外部から入力された第１信号を増幅して出力するイコライザ回路と、
前記第１信号がトグルしているか否かを検出し、前記第１信号がトグルしているか否かに基づいて、前記イコライザ回路の利得を動的に切り替えるトグル検出回路と、を備える、
半導体集積回路。
【0123】
［付記２］
前記トグル検出回路は、前記イコライザ回路の低周波数帯の利得を切り替える、
付記１に記載の半導体集積回路。
前記トグル検出回路は、前記イコライザ回路の低周波数帯の利得を切り替える、
付記１に記載の半導体集積回路。
【0124】
［付記３］
前記トグル検出回路が前記第１信号のトグルを検出している場合における前記イコライザ回路の前記低周波数帯の利得は、前記トグル検出回路が前記第１信号のトグルを検出していない場合における前記イコライザ回路の前記低周波数帯の利得よりも低い、
付記２に記載の半導体集積回路。
前記トグル検出回路が前記第１信号のトグルを検出している場合における前記イコライザ回路の前記低周波数帯の利得は、前記トグル検出回路が前記第１信号のトグルを検出していない場合における前記イコライザ回路の前記低周波数帯の利得よりも低い、
付記２に記載の半導体集積回路。
【0125】
［付記４］
前記低周波数帯は、ナイキスト周波数を含まない、
付記２又は付記３に記載の半導体集積回路。
前記低周波数帯は、ナイキスト周波数を含まない、
付記２又は付記３に記載の半導体集積回路。
【0126】
［付記５］
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、
前記イコライザ回路は、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）である、
付記１に記載の半導体集積回路。
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、
前記イコライザ回路は、連続時間線形イコライザ（ＣＴＬＥ：Continuous Time Linear Equalizer）である、
付記１に記載の半導体集積回路。
【0127】
［付記６］
前記イコライザ回路は、第１電流源と、第２電流源と、第１トランジスタと、第２トランジスタと、第１抵抗器と、第２抵抗器と、可変抵抗器とを含み、
前記第１電流源及び前記第２電流源のそれぞれの一端は、第１電源ノードに接続され、前記第１電流源の他端は、前記第１トランジスタの一端に接続され、前記第２電流源の他端は、前記第２トランジスタの一端に接続され、前記第１トランジスタの他端は、前記第１抵抗器の一端に接続され、前記第２トランジスタの他端は、前記第２抵抗器の一端に接続され、前記第１抵抗器及び前記第２抵抗器のそれぞれの他端は、前記第１電源ノードと異なる第２電源ノードに接続され、
前記可変抵抗器の一端は、前記第１電流源と前記第１トランジスタとの間を接続する第１ノードに接続され、前記可変抵抗器の他端は、前記第２電流源と前記第２トランジスタとの間を接続する第２ノードに接続され、
前記第１トランジスタと前記第１抵抗器との間を接続する第３ノードと、前記第２トランジスタと前記第２抵抗器との間を接続する第４ノードとのそれぞれが、前記イコライザ回路の出力に対応する、
付記５に記載の半導体集積回路。
前記イコライザ回路は、第１電流源と、第２電流源と、第１トランジスタと、第２トランジスタと、第１抵抗器と、第２抵抗器と、可変抵抗器とを含み、
前記第１電流源及び前記第２電流源のそれぞれの一端は、第１電源ノードに接続され、前記第１電流源の他端は、前記第１トランジスタの一端に接続され、前記第２電流源の他端は、前記第２トランジスタの一端に接続され、前記第１トランジスタの他端は、前記第１抵抗器の一端に接続され、前記第２トランジスタの他端は、前記第２抵抗器の一端に接続され、前記第１抵抗器及び前記第２抵抗器のそれぞれの他端は、前記第１電源ノードと異なる第２電源ノードに接続され、
前記可変抵抗器の一端は、前記第１電流源と前記第１トランジスタとの間を接続する第１ノードに接続され、前記可変抵抗器の他端は、前記第２電流源と前記第２トランジスタとの間を接続する第２ノードに接続され、
前記第１トランジスタと前記第１抵抗器との間を接続する第３ノードと、前記第２トランジスタと前記第２抵抗器との間を接続する第４ノードとのそれぞれが、前記イコライザ回路の出力に対応する、
付記５に記載の半導体集積回路。
【0128】
［付記７］
前記第１トランジスタと前記第２トランジスタとのそれぞれは、Ｐ型のトランジスタであり、前記第１電源ノードに印可される電圧は、前記第２電源ノードに印可される電圧よりも高い、
付記６に記載の半導体集積回路。
前記第１トランジスタと前記第２トランジスタとのそれぞれは、Ｐ型のトランジスタであり、前記第１電源ノードに印可される電圧は、前記第２電源ノードに印可される電圧よりも高い、
付記６に記載の半導体集積回路。
【0129】
［付記８］
前記第１トランジスタと前記第２トランジスタとのそれぞれは、Ｎ型のトランジスタであり、前記第１電源ノードに印可される電圧は、前記第２電源ノードに印可される電圧よりも低い、
付記６に記載の半導体集積回路。
前記第１トランジスタと前記第２トランジスタとのそれぞれは、Ｎ型のトランジスタであり、前記第１電源ノードに印可される電圧は、前記第２電源ノードに印可される電圧よりも低い、
付記６に記載の半導体集積回路。
【0130】
［付記９］
前記イコライザ回路の利得の制御パラメータを含む第１制御信号と、前記トグル検出回路によるトグルの検出結果を含む第２制御信号とが供給され、前記第１制御信号と前記第２制御信号とに基づいて前記可変抵抗器の抵抗値を切り替える第１制御回路をさらに備える、
付記６に記載の半導体集積回路。
前記イコライザ回路の利得の制御パラメータを含む第１制御信号と、前記トグル検出回路によるトグルの検出結果を含む第２制御信号とが供給され、前記第１制御信号と前記第２制御信号とに基づいて前記可変抵抗器の抵抗値を切り替える第１制御回路をさらに備える、
付記６に記載の半導体集積回路。
【0131】
［付記１０］
前記トグル検出回路は、前記第１信号がトグルしていない場合に、前記第２制御信号を第１論理レベルに設定し、前記第１信号がトグルしている場合に、前記第２制御信号を前記第１論理レベルと異なる第２論理レベルに設定し、
前記第１制御回路は、前記第２制御信号が前記第１論理レベルである場合に、前記イコライザ回路に前記第１制御信号に基づいた利得で前記第１信号を増幅させ、前記第２制御信号が前記第２論理レベルである場合に、前記イコライザ回路に前記第２制御信号に基づいた利得で前記第１信号を増幅させる、
付記９に記載の半導体集積回路。
前記トグル検出回路は、前記第１信号がトグルしていない場合に、前記第２制御信号を第１論理レベルに設定し、前記第１信号がトグルしている場合に、前記第２制御信号を前記第１論理レベルと異なる第２論理レベルに設定し、
前記第１制御回路は、前記第２制御信号が前記第１論理レベルである場合に、前記イコライザ回路に前記第１制御信号に基づいた利得で前記第１信号を増幅させ、前記第２制御信号が前記第２論理レベルである場合に、前記イコライザ回路に前記第２制御信号に基づいた利得で前記第１信号を増幅させる、
付記９に記載の半導体集積回路。
【0132】
［付記１１］
前記可変抵抗器は、各々が前記第１ノードと前記第２ノードとの間に直列に接続された第３トランジスタ及び第３抵抗器を含む複数のスイッチ部を含み、
前記第１制御回路は、前記第２制御信号が前記第１論理レベルである場合に、前記第１制御信号に基づいて、前記複数のスイッチ部のそれぞれをオン状態又はオフ状態に制御し、前記第２制御信号が前記第２論理レベルである場合に、前記複数のスイッチ部の各々の前記第３トランジスタをオフ状態に制御する、
付記９に記載の半導体集積回路。
前記可変抵抗器は、各々が前記第１ノードと前記第２ノードとの間に直列に接続された第３トランジスタ及び第３抵抗器を含む複数のスイッチ部を含み、
前記第１制御回路は、前記第２制御信号が前記第１論理レベルである場合に、前記第１制御信号に基づいて、前記複数のスイッチ部のそれぞれをオン状態又はオフ状態に制御し、前記第２制御信号が前記第２論理レベルである場合に、前記複数のスイッチ部の各々の前記第３トランジスタをオフ状態に制御する、
付記９に記載の半導体集積回路。
【0133】
［付記１２］
前記トグル検出回路は、第３電流源と、第４電流源と、第５電流源と、第６電流源と、第４トランジスタと、第５トランジスタと、第１容量素子と、第２容量素子と、論理和回路と、インバータとを含み、
前記第３電流源及び前記第４電流源のそれぞれの一端は、第３電源ノードに接続され、前記第３電流源の他端は、前記第４トランジスタの一端に接続され、前記第４電流源の他端は、前記第５トランジスタの一端に接続され、前記第４トランジスタの他端は、前記第５電流源の一端に接続され、前記第５トランジスタの他端は、前記第６電流源の一端に接続され、前記第４トランジスタのゲート端に前記第２信号が入力され、前記第５トランジスタのゲート端に前記インバータを介した前記第３信号が入力され、前記第５電流源及び前記第６電流源のそれぞれの他端は、前記第３電源ノードよりも低い電圧が印加される第４電源ノードに接続され、
前記第１容量素子の一端は、前記第４トランジスタと前記第５電流源との間を接続する第５ノードに接続され、前記第１容量素子の他端は、前記第４電源ノードに接続され、
前記第２容量素子の一端は、前記第５トランジスタと前記第６電流源との間を接続する第６ノードに接続され、前記第２容量素子の他端は、前記第４電源ノードに接続され、
前記論理和回路の第１入力端及び第２入力端は、前記第５ノード及び前記第６ノードにそれぞれ接続され、前記論理和回路の出力は、前記第２制御信号に対応する、
付記９に記載の半導体集積回路。
前記トグル検出回路は、第３電流源と、第４電流源と、第５電流源と、第６電流源と、第４トランジスタと、第５トランジスタと、第１容量素子と、第２容量素子と、論理和回路と、インバータとを含み、
前記第３電流源及び前記第４電流源のそれぞれの一端は、第３電源ノードに接続され、前記第３電流源の他端は、前記第４トランジスタの一端に接続され、前記第４電流源の他端は、前記第５トランジスタの一端に接続され、前記第４トランジスタの他端は、前記第５電流源の一端に接続され、前記第５トランジスタの他端は、前記第６電流源の一端に接続され、前記第４トランジスタのゲート端に前記第２信号が入力され、前記第５トランジスタのゲート端に前記インバータを介した前記第３信号が入力され、前記第５電流源及び前記第６電流源のそれぞれの他端は、前記第３電源ノードよりも低い電圧が印加される第４電源ノードに接続され、
前記第１容量素子の一端は、前記第４トランジスタと前記第５電流源との間を接続する第５ノードに接続され、前記第１容量素子の他端は、前記第４電源ノードに接続され、
前記第２容量素子の一端は、前記第５トランジスタと前記第６電流源との間を接続する第６ノードに接続され、前記第２容量素子の他端は、前記第４電源ノードに接続され、
前記論理和回路の第１入力端及び第２入力端は、前記第５ノード及び前記第６ノードにそれぞれ接続され、前記論理和回路の出力は、前記第２制御信号に対応する、
付記９に記載の半導体集積回路。
【0134】
［付記１３］
前記イコライザ回路の出力信号を増幅するプログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）をさらに備える、
付記１に記載の半導体集積回路。
前記イコライザ回路の出力信号を増幅するプログラマブルゲインアンプ（ＰＧＡ：Programmable Gain Amplifier）をさらに備える、
付記１に記載の半導体集積回路。
【0135】
［付記１４］
前記プログラマブルゲインアンプの出力信号をＣＭＯＳレベルに増幅するフルスケールアンプ（ＦＳ：Full Scale Amplifier）をさらに備える、
付記１３に記載の半導体集積回路。
前記プログラマブルゲインアンプの出力信号をＣＭＯＳレベルに増幅するフルスケールアンプ（ＦＳ：Full Scale Amplifier）をさらに備える、
付記１３に記載の半導体集積回路。
【0136】
［付記１５］
付記１に記載の半導体集積回路と、
前記イコライザ回路の第１入力端に接続された第１パッドと、
前記イコライザ回路の第２入力端に接続された第２パッドと、を備え、
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、前記第１パッドに前記第２信号が入力されるように構成され、前記第２パッドに前記第３信号が入力されるように構成される、
受信装置。
付記１に記載の半導体集積回路と、
前記イコライザ回路の第１入力端に接続された第１パッドと、
前記イコライザ回路の第２入力端に接続された第２パッドと、を備え、
前記第１信号は、第２信号と、前記第２信号の反転信号である第３信号とを含む差動信号であり、前記第１パッドに前記第２信号が入力されるように構成され、前記第２パッドに前記第３信号が入力されるように構成される、
受信装置。
【0137】
［付記１６］
前記イコライザ回路の利得の制御パラメータを含む第１制御信号を前記イコライザ回路に供給する第２制御回路をさらに備える、
付記１５に記載の受信装置。
前記イコライザ回路の利得の制御パラメータを含む第１制御信号を前記イコライザ回路に供給する第２制御回路をさらに備える、
付記１５に記載の受信装置。
【0138】
［付記１７］
前記イコライザ回路により増幅された前記第１信号に基づいた第４信号が入力される処理回路をさらに備え、
前記第４信号は、クロック信号を含み、
前記処理回路は、前記クロック信号に基づいて動作する、
付記１５に記載の受信装置。
前記イコライザ回路により増幅された前記第１信号に基づいた第４信号が入力される処理回路をさらに備え、
前記第４信号は、クロック信号を含み、
前記処理回路は、前記クロック信号に基づいて動作する、
付記１５に記載の受信装置。
【0139】
［付記１８］
付記１５に記載の受信装置と、
前記第１信号を送信する送信装置とを備え、
前記送信装置及び前記受信装置の一方は、データを不揮発に記憶可能なメモリセルを有するメモリデバイスであり、
前記送信装置及び前記受信装置の他方は、前記メモリデバイスを制御するメモリコントローラであり、
前記受信装置は、前記送信装置から送信された前記第１信号に基づいて、前記送信装置からデータ信号を受信する、
メモリシステム。
付記１５に記載の受信装置と、
前記第１信号を送信する送信装置とを備え、
前記送信装置及び前記受信装置の一方は、データを不揮発に記憶可能なメモリセルを有するメモリデバイスであり、
前記送信装置及び前記受信装置の他方は、前記メモリデバイスを制御するメモリコントローラであり、
前記受信装置は、前記送信装置から送信された前記第１信号に基づいて、前記送信装置からデータ信号を受信する、
メモリシステム。
【0140】
［付記１９］
前記受信装置は、前記送信装置から受信した前記データ信号をサンプリングするサンプラと、前記イコライザ回路により増幅された前記第１信号に基づいた第４信号が入力される分配回路とをさらに備え、
前記第４信号は、クロック信号を含み、
前記分配回路は、前記クロック信号を前記サンプラに供給し、
前記サンプラは、前記クロック信号に基づいたタイミングで、前記データ信号をサンプリングする、
付記１８に記載のメモリシステム。
前記受信装置は、前記送信装置から受信した前記データ信号をサンプリングするサンプラと、前記イコライザ回路により増幅された前記第１信号に基づいた第４信号が入力される分配回路とをさらに備え、
前記第４信号は、クロック信号を含み、
前記分配回路は、前記クロック信号を前記サンプラに供給し、
前記サンプラは、前記クロック信号に基づいたタイミングで、前記データ信号をサンプリングする、
付記１８に記載のメモリシステム。
【0141】
［付記２０］
前記メモリデバイスは、複数の前記メモリセルを含むメモリセルアレイを備え、前記サンプラによりサンプリングされたデータを、前記メモリセルアレイに記憶させる、
付記１９に記載のメモリシステム。
前記メモリデバイスは、複数の前記メモリセルを含むメモリセルアレイを備え、前記サンプラによりサンプリングされたデータを、前記メモリセルアレイに記憶させる、
付記１９に記載のメモリシステム。
【0142】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0143】
１…送信装置、２…受信装置、１１…ＰＬＬ回路、１２…クロック分配回路、１３…マルチプレクサ、１４…送信回路、１５…端子部、２１…端子部、２２…受信回路、２３…処理回路、２４…制御回路、３１…ＣＴＬＥ、３１１…可変部、３１２…可変部制御回路、３２…プログラマブルゲインアンプ、３３…フルスケールアンプ、３４…トグル検出回路、４０…ホストインターフェース回路、４１…ＣＰＵ、４２…ＲＡＭ、４３…バッファメモリ、４４…メモリインターフェース回路、５０…ＰＬＬ回路、ＭＳ…メモリシステム、ＭＤ…メモリデバイス、ＭＣ…メモリコントローラ、５１…メモリセルアレイ、５２…入出力回路、５３…ロジックコントローラ、５４…レジスタ回路、５５…シーケンサ、５６…ドライバ回路、５７…ロウデコーダモジュール、５８…センスアンプモジュール、６１…マルチプレクサ、６２…送信回路、７１…クロック分配回路、７２…サンプラ、７３…処理回路、ＢＳＴ…制御信号、ＣＳ１～ＣＳ６…定電流源、ＮＤ１～ＮＤ６…ノード、Ｏ１～Ｏ４…論理和回路、Ｒ１～Ｒ５…抵抗器、Ｃ１～Ｃ４…容量素子、ＶＲ…可変抵抗器、ＶＣ…可変容量素子、ＲＳ１～ＲＳ３…スイッチ部、Ｔ１、Ｔ２、Ｔ３Ｌ、Ｔ３Ｒ、Ｔ４Ｌ、Ｔ４Ｒ、Ｔ５Ｌ、Ｔ５Ｒ、Ｔ６、Ｔ７…トランジスタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
