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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043345
(43)【公開日】2024-03-29
(54)【発明の名称】半導体装置、及び、半導体装置の製造方法
(51)【国際特許分類】
H10B 41/42 20230101AFI20240322BHJP
H10B 41/49 20230101ALI20240322BHJP
H10B 41/46 20230101ALI20240322BHJP
H01L 21/336 20060101ALI20240322BHJP
【ＦＩ】
H01L27/11531
H01L27/11546
H01L27/11539
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022148476
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】大村 祐弥
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP42
5F083EP47
5F083EP48
5F083EP63
5F083EP68
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083JA02
5F083JA05
5F083JA32
5F083JA36
5F083JA39
5F083MA06
5F083MA16
5F083NA01
5F083PR03
5F083PR05
5F083PR21
5F083PR43
5F083PR44
5F083PR45
5F083PR46
5F083PR53
5F083PR54
5F083PR55
5F083PR56
5F101BA02
5F101BA45
5F101BB02
5F101BC02
5F101BD02
5F101BD20
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
【課題】ＣＭＯＳトランジスタと、コンデンサと、抵抗素子とを効率よく製造することができ、かつ、コンデンサと抵抗素子とを面積効率よく配置することができる、半導体装置、及び、半導体装置の製造方法を提供する。
【解決手段】
ゲート誘電体膜１３を有するゲート絶縁膜１４と、金属材料からなるゲート電極１５と、を備えたＭＯＳトランジスタＨＶ、ＬＶ、ＶＬＶと、抵抗容量素子ＲＣとを有する。抵抗容量素子ＲＣは、半導体基板１０の上面に、第１絶縁膜４１と、第１導電層４２と、ストッパー絶縁膜４３と、第２絶縁膜４７と、第２導電層４６とが積層して設けられている。第２絶縁膜４７は、ゲート絶縁膜１４を構成するゲート誘電体膜１３を有する。第２導電層４６は、ゲート電極１５と同じ前記金属材料からなる。第１導電層４２は、第２導電層４６よりも高抵抗の導電性材料を含む。
【選択図】図１
【解決手段】
ゲート誘電体膜１３を有するゲート絶縁膜１４と、金属材料からなるゲート電極１５と、を備えたＭＯＳトランジスタＨＶ、ＬＶ、ＶＬＶと、抵抗容量素子ＲＣとを有する。抵抗容量素子ＲＣは、半導体基板１０の上面に、第１絶縁膜４１と、第１導電層４２と、ストッパー絶縁膜４３と、第２絶縁膜４７と、第２導電層４６とが積層して設けられている。第２絶縁膜４７は、ゲート絶縁膜１４を構成するゲート誘電体膜１３を有する。第２導電層４６は、ゲート電極１５と同じ前記金属材料からなる。第１導電層４２は、第２導電層４６よりも高抵抗の導電性材料を含む。
【選択図】図１
【特許請求の範囲】
【請求項1】
前記半導体基板の上面に設けられ、高誘電体膜を有するゲート絶縁膜と、
前記ゲート絶縁膜の上面に設けられ、金属材料からなるゲート電極と、
を含むトランジスタと、
前記半導体基板の上面に設けられた第１絶縁膜と、
前記第１絶縁膜の上面に設けられた第１導電層と、
前記第１導電層の上面に設けられた第２絶縁膜と、
前記第２絶縁膜の上面に設けられた第３絶縁膜と、
前記第３絶縁膜の上面に設けられた第２導電層と、
を含む抵抗容量素子とを備え、
前記第３絶縁膜は、前記ゲート絶縁膜を構成する前記高誘電体膜を有し、
前記第２導電層は、前記ゲート電極と同じ前記金属材料からなり、
前記第１導電層は、前記第２導電層よりも高抵抗の導電性材料を含む、半導体装置。
前記ゲート絶縁膜の上面に設けられ、金属材料からなるゲート電極と、
を含むトランジスタと、
前記半導体基板の上面に設けられた第１絶縁膜と、
前記第１絶縁膜の上面に設けられた第１導電層と、
前記第１導電層の上面に設けられた第２絶縁膜と、
前記第２絶縁膜の上面に設けられた第３絶縁膜と、
前記第３絶縁膜の上面に設けられた第２導電層と、
を含む抵抗容量素子とを備え、
前記第３絶縁膜は、前記ゲート絶縁膜を構成する前記高誘電体膜を有し、
前記第２導電層は、前記ゲート電極と同じ前記金属材料からなり、
前記第１導電層は、前記第２導電層よりも高抵抗の導電性材料を含む、半導体装置。
【請求項2】
前記導電性材料はポリシリコンであり、前記第２絶縁膜はシリコン酸化膜である、請求項１に記載の半導体装置。
【請求項3】
前記トランジスタと前記抵抗容量素子とは、前記半導体基板に設けられた素子分離領域によって電気的に分離されており、
前記抵抗容量素子は、
前記第１導電層と電気的に接続される第１コンタクトプラグと、
前記第２導電層と電気的に接続される第２コンタクトプラグと、
前記抵抗容量素子が設けられている領域の前記半導体基板と電気的に接続される第３コンタクトプラグと、
をさらに備える、請求項１に記載の半導体装置。
前記抵抗容量素子は、
前記第１導電層と電気的に接続される第１コンタクトプラグと、
前記第２導電層と電気的に接続される第２コンタクトプラグと、
前記抵抗容量素子が設けられている領域の前記半導体基板と電気的に接続される第３コンタクトプラグと、
をさらに備える、請求項１に記載の半導体装置。
【請求項4】
前記第２導電層の表面積は、前記第１導電層の表面積より小さく、前記第１導電層の上面の前記第２導電層が設けられていない領域に、前記第１コンタクトプラグが接続されている、請求項３に記載の半導体装置。
【請求項5】
前記第１コンタクトプラグは、前記第２導電層と前記第２絶縁膜と前記第３絶縁膜とを貫通して前記第１導電層表面に達するスルーホール内に設けられている、請求項３に記載の半導体装置。
【請求項6】
前記ゲート電極の上面と前記第２導電層の上面は同じ高さである、請求項１に記載の半導体装置。
【請求項7】
半導体基板上面に、第１絶縁膜を形成することと、
前記第1絶縁膜上面に、導電性材料からなる第１導電膜を形成することと、
前記第１導電膜上面の一部分に、絶縁性材料からなる第２絶縁膜を形成することと、
前記第１導電膜上面、および、前記第２絶縁膜上面に、前記導電性材料からなる第２導電膜を形成することと、
前記第２絶縁膜の周縁を含む領域に、前記第２導電膜上面から前記半導体基板の所定の深さまで達する第１トレンチを形成し、前記第１トレンチ内に素子分離絶縁膜を埋め込むことと、
前記第１トレンチにより分離された一方の領域である第１領域において、前記第２導電膜、前記第２絶縁膜、前記第１導電膜を、予め設定された抵抗配線兼容量電極の形状に加工することと、
前記第１トレンチにより分離された他方の領域である第２領域において、前記第２導電膜と前記第１導電膜とを、予め設定されたゲート電極の形状に加工することと、
加工された前記第２導電膜、前記第２絶縁膜、前記第１導電膜の側壁を覆うように、前記絶縁性材料からなるサイドウォールを形成することと、
前記絶縁性材料に対する選択比が高い条件を用いて前記導電性材料をエッチングし、前記サイドウォールの内部に第２トレンチを形成することと、
前記第２トレンチの内壁に、高誘電材料からなる誘電体膜を形成することと、
前記第２トレンチ内に金属材料からなる第３導電膜を埋め込んで、前記誘電体膜の表面に、前記ゲート電極、及び、抵抗配線兼容量電極を形成することと、
を含む、半導体装置の製造方法。
前記第1絶縁膜上面に、導電性材料からなる第１導電膜を形成することと、
前記第１導電膜上面の一部分に、絶縁性材料からなる第２絶縁膜を形成することと、
前記第１導電膜上面、および、前記第２絶縁膜上面に、前記導電性材料からなる第２導電膜を形成することと、
前記第２絶縁膜の周縁を含む領域に、前記第２導電膜上面から前記半導体基板の所定の深さまで達する第１トレンチを形成し、前記第１トレンチ内に素子分離絶縁膜を埋め込むことと、
前記第１トレンチにより分離された一方の領域である第１領域において、前記第２導電膜、前記第２絶縁膜、前記第１導電膜を、予め設定された抵抗配線兼容量電極の形状に加工することと、
前記第１トレンチにより分離された他方の領域である第２領域において、前記第２導電膜と前記第１導電膜とを、予め設定されたゲート電極の形状に加工することと、
加工された前記第２導電膜、前記第２絶縁膜、前記第１導電膜の側壁を覆うように、前記絶縁性材料からなるサイドウォールを形成することと、
前記絶縁性材料に対する選択比が高い条件を用いて前記導電性材料をエッチングし、前記サイドウォールの内部に第２トレンチを形成することと、
前記第２トレンチの内壁に、高誘電材料からなる誘電体膜を形成することと、
前記第２トレンチ内に金属材料からなる第３導電膜を埋め込んで、前記誘電体膜の表面に、前記ゲート電極、及び、抵抗配線兼容量電極を形成することと、
を含む、半導体装置の製造方法。
【請求項8】
前記第１領域において、前記第２導電膜、前記第２絶縁膜、前記第１導電膜を、予め設定された抵抗配線兼容量電極の形状に加工する際に、前記第２導電膜の幅を、前記第１導電膜の幅よりも狭く加工することと、
前記第２導電膜からなる前記抵抗配線兼容量電極の側方であって前記第１導電膜からなる前記抵抗配線兼容量電極の上面に接続されるコンタクトプラグを形成することと、
をさらに含む、請求項７に記載の半導体装置の製造方法。
前記第２導電膜からなる前記抵抗配線兼容量電極の側方であって前記第１導電膜からなる前記抵抗配線兼容量電極の上面に接続されるコンタクトプラグを形成することと、
をさらに含む、請求項７に記載の半導体装置の製造方法。
【請求項9】
前記第１領域において、前記第２導電膜、前記第２絶縁膜、前記第１導電膜を、予め設定された抵抗配線兼容量電極の形状に加工する際に、前記第２導電膜の幅を、前記第１導電膜の幅と同じ幅に加工することと、
前記第３導電膜からなる前記抵抗配線兼容量電極と、前記高誘電体膜と、前記第２絶縁膜とを貫通し、前記第１導電膜からなる前記抵抗配線兼容量電極の上面に達するスルーホールを形成することと、
前記スルーホール内にコンタクトプラグを形成することと、
をさらに含む、請求項７に記載の半導体装置の製造方法。
前記第３導電膜からなる前記抵抗配線兼容量電極と、前記高誘電体膜と、前記第２絶縁膜とを貫通し、前記第１導電膜からなる前記抵抗配線兼容量電極の上面に達するスルーホールを形成することと、
前記スルーホール内にコンタクトプラグを形成することと、
をさらに含む、請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置、及び、半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、シリコン酸化膜より誘電率が高い材料を用いたゲート絶縁膜と、多結晶シリコンより低抵抗な金属材料を用いたゲート電極とで構成された、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（以下、トランジスタと示す）が開発されている。一方、半導体装置には、トランジスタの他にコンデンサや抵抗素子も形成される。抵抗素子は、その性質上、高抵抗な材料で形成されることが望ましい。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１３２０９６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、ＭＯＳトランジスタと、コンデンサと、抵抗素子とを効率よく製造することができ、かつ、コンデンサと抵抗素子とを面積効率よく配置することができる、半導体装置、及び、半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
本実施形態の半導体装置は、前記半導体基板の上面に設けられ、高誘電体膜を有するゲート絶縁膜と、前記ゲート絶縁膜の上面に設けられ、金属材料からなるゲート電極と、を含むトランジスタを備えている。また、前記半導体基板の上面に設けられた第１絶縁膜と、前記第１絶縁膜の上面に設けられた第１導電層と、前記第１導電層の上面に設けられた第２絶縁膜と、前記第２絶縁膜の上面に設けられた第３絶縁膜と、前記第３絶縁膜の上面に設けられた第２導電層と、を含む抵抗容量素子を備えている。前記第３絶縁膜は、前記ゲート絶縁膜を構成する前記高誘電体膜を有する。前記第２導電層は、前記ゲート電極と同じ前記金属材料からなり、前記第１導電層は、前記第２導電層よりも高抵抗の導電性材料を含む。
【0006】
本実施形態の半導体装置の製造方法は、半導体基板上面に、第１絶縁膜を形成することと、前記第１絶縁膜上面に、導電性材料からなる第１導電膜を形成することと、前記第１導電膜上面の一部分に、絶縁性材料からなる第２絶縁膜を形成することと、前記第１導電膜上面、および、前記第２絶縁膜上面に、前記導電性材料からなる第２導電膜を形成することと、を含む。また、前記第２絶縁膜の周縁を含む領域に、前記第２導電膜上面から前記半導体基板の所定の深さまで達する第１トレンチを形成して前記第１トレンチ内に素子分離絶縁膜を埋め込むことと、前記第１トレンチにより分離された一方の領域である第１領域において、前記第２導電膜、前記第２絶縁膜、前記第１導電膜を、予め設定された抵抗配線兼容量電極の形状に加工することと、前記第１トレンチにより分離された他方の領域である第２領域において、前記第２導電膜と前記第１導電膜とを予め設定されたゲート電極の形状に加工することと、を含む。さらに、加工された前記第２導電膜、前記第２絶縁膜、前記第１導電膜の側壁を覆うように、前記絶縁性材料からなるサイドウォールを形成することと、前記絶縁性材料に対する選択比が高い条件を用いて前記導電性材料をエッチングし、前記サイドウォールの内部に第２トレンチを形成することと、前記第２トレンチの内壁に、高誘電材料からなる誘電体膜を形成することと、前記第２トレンチ内に金属材料からなる第３導電膜を埋め込んで、前記誘電体膜の表面に、前記ゲート電極、及び、抵抗配線兼容量電極を形成することと、を含む。
【図面の簡単な説明】
【0007】
【図1】実施形態にかかる半導体装置の構造を模式的に説明する断面図。
【図2】実施形態の半導体装置の製造工程の一例を示す断面図。
【図3】実施形態の半導体装置の製造工程の一例を示す断面図。
【図4】実施形態の半導体装置の製造工程の一例を示す断面図。
【図5】実施形態の半導体装置の製造工程の一例を示す断面図。
【図6】実施形態の半導体装置の製造工程の一例を示す断面図。
【図7】実施形態の半導体装置の製造工程の一例を示す断面図。
【図8】実施形態の半導体装置の製造工程の一例を示す断面図。
【図9】実施形態の半導体装置の製造工程の一例を示す断面図。
【図10】実施形態の半導体装置の製造工程の一例を示す断面図。
【図11】実施形態の半導体装置の製造工程の一例を示す断面図。
【図12】実施形態の半導体装置の製造工程の一例を示す断面図。
【図13】実施形態の半導体装置の製造工程の一例を示す断面図。
【図14】実施形態の半導体装置の製造工程の一例を示す断面図。
【図15】実施形態の半導体装置の製造工程の一例を示す断面図。
【図16】実施形態の半導体装置の製造工程の一例を示す断面図。
【図17】実施形態にかかる半導体装置の別の構造を模式的に説明する断面図。
【図18】実施形態の半導体装置の製造工程の一例を示す断面図。
【図19】実施形態の半導体装置の製造工程の一例を示す断面図。
【図20】実施形態の半導体装置の製造工程の一例を示す断面図。
【図21】実施形態の半導体装置の製造工程の一例を示す断面図。
【図22】実施形態の半導体装置の製造工程の一例を示す断面図。
【図23】実施形態の半導体装置の製造工程の一例を示す断面図。
【図24】実施形態の半導体装置の製造工程の一例を示す断面図。
【図25】実施形態の半導体装置の製造工程の一例を示す断面図。
【図26】実施形態の半導体装置の製造工程の一例を示す断面図。
【発明を実施するための形態】
【0008】
以下、図面を参照して実施形態を説明する。
【0009】
以下の説明では、直交座標系の一例であるＸＹＺ座標系を用いる。すなわち、半導体装置１を構成する半導体基板１０の表面と平行な平面をＸＹ平面とし、ＸＹ平面と直交する方向をＺ軸とする。また、Ｘ軸とＹ軸は、ＸＹ平面内における直交する２方向とする。なお、以下においては、説明の便宜上、半導体基板１０の上下方向は、Ｚ軸正方向側（トランジスタなどの回路素子が設けられる面）を上側とする相対的な上下関係を用いて説明するが、鉛直方向に従った上下関係を表すものではない。また、図面は模式的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。
（１．半導体装置の構造）
図１は、実施形態にかかる半導体装置の構造を模式的に説明する断面図である。実施形態の半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリなどの制御に用いられる周辺回路に適用可能である。半導体装置１は、回路素子として、高電圧トランジスタＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、低電圧トランジスタＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、超低電圧トランジスタＶＬＶ（Ｖｅｒｙ Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、抵抗容量素子ＲＣとを有する。図１では、左側から順に、高電圧トランジスタＨＶ、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、抵抗容量素子ＲＣが図示されている。抵抗容量素子ＲＣとは、抵抗素子としても、コンデンサとしても使用できる回路素子である。これらの回路素子は、半導体基板１０上の設計された適切な位置にそれぞれ形成されており、必ずしも図１に示すように隣接して形成されていない場合がある。図１は、説明の便宜上、これらの回路素子をＸ方向に並べて図示したものである。
（１．半導体装置の構造）
図１は、実施形態にかかる半導体装置の構造を模式的に説明する断面図である。実施形態の半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリなどの制御に用いられる周辺回路に適用可能である。半導体装置１は、回路素子として、高電圧トランジスタＨＶ（Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、低電圧トランジスタＬＶ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、超低電圧トランジスタＶＬＶ（Ｖｅｒｙ Ｌｏｗ Ｖｏｌｔａｇｅ Ｔｒａｎｓｉｓｔｏｒ）と、抵抗容量素子ＲＣとを有する。図１では、左側から順に、高電圧トランジスタＨＶ、超低電圧トランジスタＶＬＶ、低電圧トランジスタＬＶ、抵抗容量素子ＲＣが図示されている。抵抗容量素子ＲＣとは、抵抗素子としても、コンデンサとしても使用できる回路素子である。これらの回路素子は、半導体基板１０上の設計された適切な位置にそれぞれ形成されており、必ずしも図１に示すように隣接して形成されていない場合がある。図１は、説明の便宜上、これらの回路素子をＸ方向に並べて図示したものである。
【0010】
半導体基板１０は、上面に素子分離領域２０が形成されている。素子分離領域２０は、例えば、半導体基板１０の上面から所定の深さまで形成されたトレンチにシリコン酸化膜などの絶縁膜が埋め込まれた構造を有する。素子分離領域２０は、半導体基板１０上面において、回路素子が形成される領域であるアクティブ領域を規定するものであり、一のアクティブ領域を他のアクティブ領域と電気的に分離するために、隣接するアクティブ領域の間に形成される。高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶ、および、抵抗容量素子ＲＣは、素子分離領域２０によって電気的に分離された異なるアクティブ領域にそれぞれ形成される。
【0011】
まず、高電圧トランジスタＨＶの構造について説明する。アクティブ領域の半導体基板１０上に、ゲート酸化膜１１ｈ、層間膜１２、ゲート誘電体膜１３を介して、ゲート電極１５が形成されている。ゲート酸化膜１１と層間膜１２は、例えば、シリコン酸化膜である。ゲート誘電体膜１３は、例えば、ハフニウムシリケート（ＨｆＳｉＯ）などの高誘電率を有する絶縁膜である。ゲート酸化膜１１ｈ、層間膜１２、ゲート誘電体膜１３の３層の積層された膜は、高電圧トランジスタＨＶのゲート絶縁膜１４ｈを構成する。ゲート電極１５は、例えば、タングステン（Ｗ）やアルミニウム（Ａｌ）などの金属材料で形成されている。層間膜１２とゲート誘電体膜１３とは、ゲート電極１５の側面も覆うように形成されている。また、ゲート電極１５の側面に形成された層間膜１２の外側の面、すなわち、層間膜１２において、ゲート誘電体膜１３と接している面と対向する面を被覆するように、側壁膜（サイドウォール）１６が形成されている。サイドウォール１６は、例えば、シリコン酸化膜である。
【0012】
ゲート電極１５のＸ方向右側と左側の半導体基板１０中には、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２１と、ソース・ドレイン領域２２が形成されている。例えば、高電圧トランジスタＨＶがｎ型のＭＯＳトランジスタ（ＮＭＯＳトランジスタ）である場合、ＬＤＤ領域２１には、例えば、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物が注入されている。また、ソース・ドレイン領域２２には、例えば、ヒ素（Ａｓ）やリン（Ｐ）などの不純物が注入されており、所定の深さまで拡散されている。ソース・ドレイン領域２２は、ＬＤＤ領域２１よりも不純物濃度が高く形成されており、また、ＬＤＤ領域２１よりも半導体基板１０上面から深い位置まで形成されている。高電圧トランジスタＨＶが形成されるアクティブ領域の半導体基板１０中には、ウェル拡散層２３が形成されている。高電圧トランジスタＨＶがＮＭＯＳトランジスタである場合、ウェル拡散層２３には、例えば、ホウ素（Ｂ）などの不純物が注入されており、所定の深さまで拡散されている。
【0013】
ゲート電極１５の上面、サイドウォール１６、および、ソース・ドレイン領域２２を覆うように、層間絶縁膜３０が形成されている。層間絶縁膜３０は、例えば、シリコン酸化膜である。層間絶縁膜３０より上層には、図示しない配線層が形成されている。ゲート電極１５の上側には、図示しない配線層とゲート電極１５とを電気的に接続するためのコンタクトプラグ３１が形成されている。すなわち、配線層の電位が、コンタクトプラグ３１を介してゲート電極１５に供給される。ソース・ドレイン領域２２の上側には、図示しない配線層とソース・ドレイン領域２２とを電気的に接続するためのコンタクトプラグ３２が形成されている。すなわち、配線層の電位が、コンタクトプラグ３２を介してソース・ドレイン領域２２に供給される。
【0014】
低電圧トランジスタＬＶは、ゲート絶縁膜１４ｌ以外、高電圧トランジスタＨＶと同一の要素で構成されている。低電圧トランジスタＬＶのゲート絶縁膜１４ｌは、ゲート酸化膜１１ｌと、層間膜１２と、ゲート誘電体膜１３とから構成される。ゲート酸化膜１１ｌは、例えばシリコン酸化膜である。ゲート酸化膜１１ｌの膜厚は、高電圧トランジスタＨＶのゲート絶縁膜１４ｈを構成するゲート酸化膜１１ｈの膜厚よりも薄く形成されている。
【0015】
超低電圧トランジスタＶＬＶは、ゲート絶縁膜１４ｖ以外、高電圧トランジスタＨＶと同一の要素で構成されている。超電圧トランジスタＶＬＶのゲート絶縁膜１４ｖは、層間膜１２と、ゲート誘電体膜１３とから構成される。
【0016】
次に、抵抗容量素子ＲＣの構造について説明する。抵抗容量素子ＲＣは、アクティブ領域の半導体基板１０上に、第１絶縁膜４１を介して、第１導電層４２が形成されている。第１絶縁膜４１は、ゲート酸化膜１１ｌと同じ材料（例えば、シリコン酸化膜）で形成されており、ゲート酸化膜１１ｌと同じ厚さである。第１導電層４２は、例えば、多結晶シリコン（以下、ポリシリコンと示す）を用いて形成されている。第１導電層４２の高さ（半導体基板１０下面から第１導電層４２上面までの高さ）は、ゲート電極１５の高さ（半導体基板１０下面からゲート電極１５上面までの高さ）よりも低く形成されており、例えば、ゲート電極１５の半分くらいの高さである。
【0017】
第１導電層４２上には、ストッパー絶縁膜４３、層間膜４４、誘電体膜４５を介して、第２導電層４６が形成されている。ストッパー絶縁膜４３は、例えばシリコン酸化膜で形成されている。層間膜４４は、層間膜１２と同じ材料（例えば、シリコン酸化膜）で形成されており、層間膜１２と同じ膜厚である。誘電体膜４５は、ゲート誘電体膜１３と同じ材料（例えば、ハフニウムシリケート（ＨｆＳｉＯ））で形成されており、ゲート誘電体膜１３と同じ膜厚である。第２導電層４６は、ゲート電極１５と同じ材料（例えば、タングステン（Ｗ）やアルミニウム（Ａｌ）など）で形成されている。第２導電層４６の幅（Ｘ方向の長さ）は、第１導電層４２の幅よりも小さく形成されている。すなわち、第２導電層４６のＸ方向右側と左側には、第１導電層４２の上面が露出している。第２導電層４６の高さ（半導体基板１０下面から第２導電層４６上面までの高さ）は、ゲート電極１５の高さ（半導体基板１０下面からゲート電極１５上面までの高さ）と同じ高さである。第２絶縁膜４７は、ストッパー絶縁膜４３、層間膜４４、および、誘電体膜４５の３層の膜から構成される。層間膜４４と誘電体膜４５とは、第２導電層４６の側面も覆うように形成されている。
【0018】
第２導電層４６の側面に形成された層間膜４４の外側の面、すなわち、層間膜４４において、誘電体膜４５と接している面と対向する面を被覆するように、サイドウォール４８が形成されている。第１導電層４２の側面にも、サイドウォール４９が形成されている。サイドウォール４８、４９は、サイドウォール１６と同じ材料（例えば、シリコン酸化膜）で形成されている。
【0019】
第１導電層４２のＸ方向右側と左側の半導体基板１０中には、第１不純物領域５０と、第２不純物領域５１が形成されている。第１不純物領域５０は、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのいずれかのＬＤＤ領域２１と同じ不純物が注入されている。第２不純物領域５１は、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのいずれかのソース・ドレイン領域２２と同じ不純物が注入されており、所定の深さまで拡散されている。抵抗容量素子ＲＣが形成されるアクティブ領域の半導体基板１０中には、ウェル拡散層５２が形成されている。ウェル拡散層５２、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのいずれかのウェル拡散層２３と同じ不純物が注入されおり、所定の深さまで拡散されている。
【0020】
第１導電層４２の上面、第２導電層４６の上面、サイドウォール４８、４９、および、第２不純物領域５１を覆うように、層間絶縁膜３０が形成されている。層間絶縁膜３０は、例えば、シリコン酸化膜である。層間絶縁膜３０より上層には、図示しない配線層が形成されている。第１導電層４２の上側には、図示しない配線層と第１導電層４２とを電気的に接続可能とする第１コンタクトプラグ５３が形成されている。第２導電層４６の上側には、図示しない配線層と第２導電層４６とを電気的に接続可能とする第２コンタクトプラグ５４が形成されている。第２不純物領域５１の上側には、図示しない配線層と第２不純物領域５１とを電気的に接続可能とする第３コンタクトプラグ５５が形成されている。
【0021】
抵抗容量素子ＲＣは、２つのコンデンサが積層して形成された構造を有する。１つめのコンデンサ（第１コンデンサ）は、半導体基板１０を一方電極とし、第１絶縁膜４１を介して形成された第１導電層４２を他方の電極とするものである。半導体基板１０に形成された第２不純物領域５１に接続されている第３コンタクトプラグ５５と、第１導電層４２に接続されている第１コンタクトプラグ５３とを、図示しない配線層に接続することで、抵抗容量素子ＲＣを第１コンデンサとして用いることができる。
【0022】
２つめのコンデンサ（第２コンデンサ）は、第１導電層４２を一方の電極とし、第２絶縁膜４７を介して形成された第２導電層４６を他方の電極とするものである。第１導電層４２に接続されている第１コンタクトプラグ５３と、第２導電層４６に接続されている第２コンタクトプラグ５４とを、図示しない配線層に接続することで、抵抗容量素子ＲＣを第２コンデンサとして用いることができる。
【0023】
また、第１導電層４２は、ポリシリコンなど金属材料よりも高抵抗な材料で形成されている。従って、第１導電層４２は抵抗配線として用いることができる。第１導電層４２は
に形成された２つの第１コンタクトプラグと、図示しない配線層とを接続することで、抵抗容量素子ＲＣを抵抗素子として用いることができる。なお、第２導電層４６も、抵抗素子として使用することも可能である。すなわち、第１導電層４２と第２導電層４６とは、抵抗配線兼容量電極として形成されている。このように、抵抗容量素子ＲＣは、図示しない配線層と、第１～第３コンタクトプラグ５３～５５との接続の仕方を変えることで、コンデンサとしても抵抗素子としても使用することができる。
（２．半導体装置の製造方法）
次に、実施形態にかかる半導体装置１の製造方法について、図２～図１６を用いて説明する。図２～図１６は、実施形態の半導体装置の製造工程の一例を示す断面図である。まず、図２に示すように、半導体基板１０上面から所定深さまでの部分に、イオン注入技術及び拡散技術を用いて不純物を注入・拡散させ、ウェル拡散層２３、５２を形成する。ウェル拡散層２３の形成において、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶの形成領域には、それぞれのトランジスタのキャリアに応じた不純物が注入される。キャリアが正孔であるＰＭＯＳトランジスタの場合、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物が注入され拡散される。また、キャリアが電子であるＮＭＯＳトランジスタの場合、ボロン（Ｂ）などのｐ型不純物が注入され拡散される。抵抗容量素子ＲＣにおけるウェル拡散層５２には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのウェル拡散層２３に注入される不純物と同じものが注入される。
に形成された２つの第１コンタクトプラグと、図示しない配線層とを接続することで、抵抗容量素子ＲＣを抵抗素子として用いることができる。なお、第２導電層４６も、抵抗素子として使用することも可能である。すなわち、第１導電層４２と第２導電層４６とは、抵抗配線兼容量電極として形成されている。このように、抵抗容量素子ＲＣは、図示しない配線層と、第１～第３コンタクトプラグ５３～５５との接続の仕方を変えることで、コンデンサとしても抵抗素子としても使用することができる。
（２．半導体装置の製造方法）
次に、実施形態にかかる半導体装置１の製造方法について、図２～図１６を用いて説明する。図２～図１６は、実施形態の半導体装置の製造工程の一例を示す断面図である。まず、図２に示すように、半導体基板１０上面から所定深さまでの部分に、イオン注入技術及び拡散技術を用いて不純物を注入・拡散させ、ウェル拡散層２３、５２を形成する。ウェル拡散層２３の形成において、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶの形成領域には、それぞれのトランジスタのキャリアに応じた不純物が注入される。キャリアが正孔であるＰＭＯＳトランジスタの場合、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物が注入され拡散される。また、キャリアが電子であるＮＭＯＳトランジスタの場合、ボロン（Ｂ）などのｐ型不純物が注入され拡散される。抵抗容量素子ＲＣにおけるウェル拡散層５２には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのウェル拡散層２３に注入される不純物と同じものが注入される。
【0024】
続いて、熱酸化技術を用いて、高電圧トランジスタＨＶの形成領域にシリコン酸化膜６１を形成する。また、熱酸化技術を用いて、低電圧トランジスタＬＶの形成領域、および、抵抗容量素子ＲＣの形成領域に、シリコン酸化膜６２を形成する。シリコン酸化膜６１の膜厚は、シリコン酸化膜６２の膜厚よりも厚く形成される。シリコン酸化膜６１は、後の工程においてゲート絶縁膜１４ｈに加工される。シリコン酸化膜６２は、後の工程において、ゲート絶縁膜１４ｌと第１絶縁膜４１とに加工される。
【0025】
次に、図３に示すように、半導体基板１０の上方全面に、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術などを用いてポリシリコン膜６３を成膜する。高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、および、超低電圧トランジスタＶＬＶ形成領域のポリシリコン膜６３は、後の工程において、ゲート電極１５を形成するためのダミーゲートに加工される。抵抗容量素子ＲＣ形成領域のポリシリコン膜６３は、後の工程において、第１導電層４２に加工される。なお、第１導電層４２を抵抗素子として用いる場合、抵抗値を調整するために、イオン注入技術などを用いてポリシリコン膜６３に不純物を注入してもよい。
【0026】
続いて、図４に示すように、ＣＶＤ技術を用いて、半導体基板１０の上方全面にシリコン酸化膜６４を成膜する。そして、フォトリソグラフィ技術と、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などの異方性エッチング技術を用い、抵抗容量素子ＲＣ形成領域以外のシリコン酸化膜６４を選択的に除去する。抵抗容量素子ＲＣに形成されたシリコン酸化膜６４は、ストッパー絶縁膜４３として機能する。なお、ストッパー絶縁膜４３は、後述するポリシリコン膜６５をエッチングする際にエッチングされにくい膜（選択比が高い膜）であればよく、シリコン酸化膜以外の材料で形成してもよい。そして、図５に示すように、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてポリシリコン膜６５を成膜する。ポリシリコン膜６５は、後の工程において、にゲート電極１５と第２導電層４６とを形成するためのダミーゲートに加工される。さらに、図６に示すように、ポリシリコン膜６５の上面に、ＣＶＤ技術などを用いてシリコン窒化膜６６を成膜する。
【0027】
次に、素子分離領域２０を形成する。まず、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶ、および、抵抗容量素子ＲＣの、それぞれのアクティブ領域以外の半導体基板１０に、フォトリソグラフィ技術と異方性エッチング技術を用い、トレンチを形成する。そして、ＣＶＤ技術などを用いて、半導体基板１０の上方全面にシリコン酸化膜を成膜する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術などを用いてシリコン窒化膜６６をストッパーとしてシリコン酸化膜をエッチングし、シリコン窒化膜６６の上面位置より上方のシリコン酸化膜を除去することで、図７に示すように、トレンチ内にシリコン酸化膜を埋め込む。このトレンチに埋め込まれたシリコン酸化膜が、素子分離領域２０を形成する。
【0028】
続いて、半導体基板１０の上方全面にレジスト６７を塗布し、フォトリソグラフィ技術を用いてレジスト６７をパターニングする。このとき、抵抗容量素子ＲＣのアクティブ領域以外の領域と、抵抗容量素子ＲＣのアクティブ領域であって第１導電層４２が形成される領域とがレジスト６７で覆われるように、レジスト６７はパターニングされる。そして、異方性エッチング技術を用い、レジスト６７の開口から露出しているシリコン窒化膜６６、ポリシリコン膜６５、および、シリコン酸化膜６４を順にエッチングし、開口の底面にポリシリコン膜６３を露出させる（図８参照）。
【0029】
そして、抵抗容量素子ＲＣのアクティブ領域であって第１導電層４２が形成される領域を覆っているレジスト６７をスリミング処理し、Ｘ方向のレジスト６７の幅を細くする。より具体的には、抵抗容量素子ＲＣのアクティブ領域については、サイドウォール４８が形成される領域に囲まれた領域であって、第２導電層４６、層間膜４４、および、誘電体膜４５が形成される領域のみがレジスト６７に覆われるように、レジスト６７をスリミング処理する。スリミング処理によって、図９に示すように、レジスト６７のＸ方向右側と左側に、シリコン窒化膜６６が露出する。
【0030】
この状態で、異方性エッチング技術を用いて、図１０に示すように、シリコン窒化膜６６、ポリシリコン膜６５、シリコン酸化膜６４、ポリシリコン膜６３を選択的に除去する。シリコン窒化膜６６、ポリシリコン膜６５、およびシリコン酸化膜６４は、レジスト６７をマスクとしてエッチングされる。すなわち、シリコン窒化膜６６、ポリシリコン膜６５、およびシリコン酸化膜６４において、上方にレジスト６７が形成されていない部分が選択的に除去される。図８から図１０を用いて説明した工程により、ポリシリコン膜６５からなるダミーゲート６８が形成される。また、シリコン酸化膜６４からなるストッパー絶縁膜４３が形成される。
【0031】
また、ポリシリコン膜６３は、ポリシリコン膜６５がエッチングされる際に、同時にエッチングされる。このとき、ポリシリコン膜６３は、ポリシリコン膜６５をマスクとしてエッチングされる。すなわち、上方にポリシリコン膜６５が形成されていない部分（図８において、レジスト６７が形成された領域以外の部分）が選択的に除去され、ポリシリコン膜６３からなる第１導電層４２が形成される。
【0032】
次に、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのゲート電極１５を形成するためのダミーゲート６９を形成する。それぞれのトランジスタのアクティブ領域において、サイドウォール１６が形成される領域に囲まれた領域であって、ゲート電極１５、層間膜１２、および、ゲート誘電体膜１３が形成される領域のみがレジストに覆われるように、フォトリソグラフィ技術を用いてレジストをパターニングする。このとき、抵抗容量素子ＲＣのアクティブ領域は、レジストで覆われるようにする。そして、異方性エッチング技術を用いて、レジストの開口から露出しているシリコン窒化膜６６、ポリシリコン膜６５、ポリシリコン膜６３を順にエッチングする。これにより、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのそれぞれのアクティブ領域において、ポリシリコン膜６５とポリシリコン膜６３の２層のポリシリコン膜からなるダミーゲート６９が形成される。
【0033】
レジストを除去後、イオン注入技術を用いて、ダミーゲート６８、６９のＸ方向左側と右側の半導体基板１０中（上面からごく浅い領域）に不純物を注入し、ＬＤＤ領域２１と第１不純物領域５０とを形成する（図１１参照）。形成されるトランジスタがＮＭＯＳトランジスタの場合、例えば、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物が注入される。形成されるトランジスタがＰＭＯＳトランジスタの場合、例えば、ボロン（Ｂ）などのｐ型不純物が注入される。抵抗容量素子ＲＣのアクティブ領域には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのＬＤＤ領域２１に注入される不純物と同じものが注入される。
【0034】
続いて、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜を成膜する。さらに、成膜したシリコン酸化膜を、異方性エッチング技術を用いてエッチバックし、サイドウォールを形成する。具体的には、ダミーゲート６９の側面にサイドウォール１６を形成し、ダミーゲート６８の側面にサイドウォール４８を形成し、第１導電層４２の側面にサイドウォール４９を形成する。
【0035】
イオン注入技術を用いて、サイドウォール１６、４９のＸ方向左側と右側の半導体基板１０に不純物を注入し、ソース・ドレイン領域２２と第２不純物領域５１とを形成する（図１２参照）。形成されるトランジスタがＮＭＯＳトランジスタの場合、例えば、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型不純物が注入される。形成されるトランジスタがＰＭＯＳトランジスタの場合、例えば、ボロン（Ｂ）などのｐ型不純物が注入される。抵抗容量素子ＲＣのアクティブ領域には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのソース・ドレイン領域２２に注入される不純物と同じものが注入される。
【0036】
次に、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜７０を成膜する。ＣＭＰ技術などを用いてシリコン窒化膜６６をストッパーとしてシリコン酸化膜７０をエッチングし、図１３に示すように、シリコン窒化膜６６の上面位置より上方のシリコン酸化膜７０を除去する。
【0037】
続いて、シリコン窒化膜を選択的に除去可能な薬液（例えば、熱リン酸）などを用いた等方性エッチング技術により、シリコン窒化膜６６を除去する。なお、シリコン窒化膜６６の除去は、シリコン酸化膜７０をマスクする異方性エッチングにより行ってもよい。そして、ポリシリコンを選択的に除去可能な薬液（例えば、フッ硝酸）を用いた等方性エッチング技術により、ダミーゲート６８、６９を除去する。ダミーゲート６８、６９の除去も、シリコン酸化膜７０をマスクとする異方性エッチングにより行ってもよい。この２段階の除去工程により、図１４に示すように、サイドウォール１６、４８の内側にトレンチが形成される。
【0038】
次に、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜７１を成膜する。続いて、シリコン酸化膜７１の表面に、ＣＶＤ技術などを用いて高誘電体材料（例えば、ハフニウムシリケート（ＨｆＳｉＯ））を用いた絶縁膜７２を成膜する。続いて、絶縁膜７２の表面に、ＣＶＤ技術などを用いて金属材料（例えば、タングステン（Ｗ）やアルミニウム（Ａｌ））を用いた導電膜７３を成膜する。３回の成膜によって、図１５に示すような構造が形成される。
【0039】
そして、ＣＭＰ技術などを用いて、シリコン酸化膜７０をストッパーとして導電膜７３、絶縁膜７２、及び、シリコン酸化膜７１をエッチングし、層間絶縁膜３０の上面位置より上方のこれらの膜を除去することで、図１６に示す構造が形成される。具体的には、サイドウォール１６の内側に形成されたトレンチ内に、導電膜７３からなるゲート電極１５が形成され、ゲート電極１５の下面と側面とを覆うように、絶縁膜７２からなるゲート誘電体膜１３が形成され、ゲート誘電体膜１３の下面と側面とを覆うように、シリコン酸化膜７１からなる層間膜１２が形成される。また、サイドウォール４８の内側に形成されたトレンチ内に、導電膜７３からなる第２導電層４６が形成され、第２導電層４６の下面と側面とを覆うように、絶縁膜７２からなる誘電体膜４５が形成され、誘電体膜４５の下面と側面とを覆うように、シリコン酸化膜７１からなる層間膜４４が形成される。
【0040】
続いて、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜を成膜し、ゲート電極１５の上面と第２導電層４６の上面とを覆う。このシリコン酸化膜と、先に形成されたシリコン酸化膜７０とにより、層間絶縁膜３０が形成される。そして、フォトリソグラフィ技術と異方性エッチング技術を用いて、層間絶縁膜３０を貫通し、半導体基板１０のソース・ドレイン領域２２に底面が達する孔（コンタクトホール）を形成する。層間絶縁膜３０には、同時に、ゲート電極１５に底面が達するコンタクトホール、半導体基板１０の第２不純物領域５１に底面が達するコンタクトホール、第１導電層４２に底面が達するコンタクトホール、第２導電層４６に底面が達するコンタクトホールも形成される。最後に、ＣＶＤ技術などを用いてコンタクトホール内に金属材料を埋め込んでコンタクトプラグ３１、３２、および、第１～第３コンタクトプラグ５３～５５を形成する。以上に示す一連の手順を実行することで、図１に示す構造の半導体装置１が形成される。
【0041】
このように、本実施形態の半導体装置は、抵抗容量素子ＲＣが、半導体基板１０、第１絶縁膜４１、第１導電層４２、第２絶縁膜４７、第２導電層４６を積層して形成されている。第１導電層４２はポリシリコンで形成されており、第２導電層４６は、金属材料で形成されている。このような構成により、半導体基板１０、第１絶縁膜４１、第１導電層４２の３層を用いることで、抵抗容量素子ＲＣを第１コンデンサとして使用することができる。また、第１導電層４２、第２絶縁膜４７、第２導電層４６の３層を用いることで、抵抗容量素子ＲＣを第２コンデンサとして使用することができる。また、ポリシリコンで形成された第１導電層４２は、金属材料を用いた配線よりも高抵抗であるので、抵抗素子として用いることができる。第１コンデンサと、第２コンデンサを積層して形成し、また、コンデンサの電極の少なくとも１つをポリシリコンで形成することで同電極を抵抗として使用することができる。故に、実施形態の半導体装置は、コンデンサと抵抗素子とを面積効率よく配置することができる。
【0042】
また、本実施形態の半導体装置の製造方法によれば、ＭＯＳトランジスタ（高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶ）を製造する際に、ポリシリコンでダミーゲート６９を形成後に、ダミーゲート６９を除去して金属材料を用いた導電膜と置換する工程を用いて、抵抗容量素子ＲＣの第１導電層４２、第２絶縁膜４７、第２導電層４６を形成している。具体的には、ＭＯＳトランジスタは、ポリシリコン膜６３、６５を順に堆積させて、２層構造のダミーゲート６９を形成する。抵抗容量素子ＲＣは、ポリシリコン膜６３を堆積後に、シリコン酸化膜６４を堆積してからポリシリコン膜６５を堆積させ、ポリシリコン膜６５のみでダミーゲート６８を形成する。ＭＯＳトランジスタのダミーゲート６９を構成する２層のポリシリコン膜６３、６５を一括で除去する工程において、抵抗容量素子ＲＣのダミーゲート６８は、シリコン酸化膜６４がエッチングストッパーとなり、上層のポリシリコン膜６５のみが除去されて、下層のポリシリコン膜６３は残存する。また、シリコン酸化膜６４も除去されずに残存する。すなわち、ＭＯＳトランジスタを形成する工程を用いて、抵抗素子と、２つのコンデンサとが積層された抵抗容量素子ＲＣを形成することができる。故に、実施形態の半導体装置の製造方法によれば、ＣＭＯＳトランジスタと、コンデンサと、抵抗素子とを効率よく製造することができる。
【0043】
なお、図１に示す実施形態の半導体装置は、抵抗容量素子ＲＣを構成する第１導電層４２と第２導電層４６の幅を第１導電層４２の幅より狭く形成し、第１導電層４２と第２導電層４６とで階段構造を形成しているが、階段構造とせずに第１導電層４２の幅と第２導電層４６の幅を同じ幅で形成してもよい。
【0044】
図１７は、実施形態にかかる半導体装置の別の構造を模式的に説明する断面図である。図１７に示す半導体装置１'は、抵抗容量素子ＲＣ'の構造が、図１に示す半導体装置１の構造と異なる。高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶの構造は、図１に示す半導体装置１と同様である。図１に示す半導体装置１と同じ構成要素については同じ符号を付して説明を省略し、異なる構成要素について以下に説明する。
【0045】
図１７に示す半導体装置１'の抵抗容量素子ＲＣ'は、アクティブ領域の半導体基板１０上に、第１絶縁膜４１を介して、第１導電層４２が形成されている。第１導電層４２上には、ストッパー絶縁膜４３、層間膜４４、誘電体膜４５を介して、第２導電層４６'が形成されている。第２導電層４６'の幅（Ｘ方向の長さ）は、第１導電層４２の幅と同じ幅で形成されている。第１導電層４２の側面、及び、第２導電層４６の側面に形成された層間膜４４の外側の面、すなわち、層間膜４４において、誘電体膜４５と接している面と対向する面を被覆するように、サイドウォール４８'が形成されている。層間絶縁膜３０は、第２導電層４６'の上面、サイドウォール４８'、および、第２不純物領域５１を覆うように形成されている。
【0046】
第２導電層４６'には、スルーホール５６が形成されている。図１７では、２つのスルーホール５６がＸ方向に並べて形成されている。スルーホール５６は、第２導電層４６'の上面から第１導電層４２の上面までの貫通する孔であって、スルーホール５６の内壁には、例えばシリコン酸化膜で形成されたスペーサ絶縁膜５７が形成されている。スペーサ絶縁膜５７の内側には、導電性材料からなる第４コンタクトプラグ５８が形成されている。第４コンタクトプラグ５８の上側には、図示しない配線層と第４コンタクトプラグ５８とを電気的に接続可能とする、第５コンタクトプラグ５９が形成されている。第１導電層４２は、第５コンタクトプラグ５９と第４コンタクトプラグ５８とを介して、図示しない配線層と電気的に接続可能である。
【0047】
図１７に示す半導体装置１'の製造方法について説明する。ウェル拡散層２３，５２の形成から素子分離領域２０の形成までは、図２～図７に示す半導体装置１の製造工程と同様であるので、説明を省略する。素子分離領域２０形成後の製造方法について、図１８～図２６を用いて説明する。図１８～図２６は、実施形態の半導体装置の製造工程の一例を示す断面図である。図７に示すように素子分離領域２０まで形成した後、半導体基板１０の上方全面にレジスト６７を塗布し、フォトリソグラフィ技術を用いてレジスト６７をパターニングする。このとき、抵抗容量素子ＲＣ'のアクティブ領域以外の領域と、抵抗容量素子ＲＣのアクティブ領域であって第１導電層４２が形成される領域とがレジスト６７で覆われるように、レジスト６７はパターニングされる。そして、異方性エッチング技術を用い、レジスト６７の開口から露出しているシリコン窒化膜６６、ポリシリコン膜６５、シリコン酸化膜６４、および、ポリシリコン膜６３を順にエッチングし、開口の底面にシリコン酸化膜６２を露出させる（図１８参照）。このエッチングにより、ポリシリコン膜６５からダミーゲート６８が形成され、シリコン酸化膜６４からストッパー絶縁膜４３が形成され、ポリシリコン膜６３から第１導電層４２が形成される。
【0048】
続いて、次に、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのゲート電極１５を形成するためのダミーゲート６９を形成する。それぞれのトランジスタのアクティブ領域において、サイドウォール１６が形成される領域に囲まれた領域であって、ゲート電極１５、層間膜１２、および、ゲート誘電体膜１３が形成される領域のみがレジストに覆われるように、フォトリソグラフィ技術を用いてレジストをパターニングする。このとき、抵抗容量素子ＲＣ'のアクティブ領域は、レジストで覆われるようにする。そして、異方性エッチング技術を用いて、レジストの開口から露出しているシリコン窒化膜６６、ポリシリコン膜６５、ポリシリコン膜６３を順にエッチングする。これにより、高電圧トランジスタＨＶ、低電圧トランジスタＬＶ、超低電圧トランジスタＶＬＶのそれぞれのアクティブ領域において、ポリシリコン膜６５とポリシリコン膜６３の２層のポリシリコン膜からなるダミーゲート６９が形成される。
【0049】
レジストを除去後、イオン注入技術を用いて、ダミーゲート６８、６９のＸ方向左側と右側の半導体基板１０中（上面からごく浅い領域）に不純物を注入し、ＬＤＤ領域２１と第１不純物領域５０とを形成する（図１９参照）。抵抗容量素子ＲＣ'のアクティブ領域には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのＬＤＤ領域２１に注入される不純物と同じものが注入される。
【0050】
続いて、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜を成膜する。さらに、ＲＩＥなどの異方性エッチング技術を用いて成膜したシリコン酸化膜をエッチバックし、サイドウォールを形成する。具体的には、ダミーゲート６９の側面にサイドウォール１６を形成し、ダミーゲート６８と第１導電層４２の側面にサイドウォール４８'を形成する。
【0051】
イオン注入技術を用いて、サイドウォール１６、４８'のＸ方向左側と右側の半導体基板１０に不純物を注入し、ソース・ドレイン領域２２と第２不純物領域５１とを形成する（図２０参照）。抵抗容量素子ＲＣ'のアクティブ領域には、高電圧トランジスタＨＶの形成領域、低電圧トランジスタＬＶの形成領域、超低電圧トランジスタＶＬＶ、のいずれかのソース・ドレイン領域２２に注入される不純物と同じものが注入される。
【0052】
次に、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜７０を成膜する。ＣＭＰ技術などを用いてシリコン窒化膜６６をストッパーとしてシリコン酸化膜７０をエッチングし、図２１に示すように、シリコン窒化膜６６の上面位置より上方のシリコン酸化膜７０を除去する。
【0053】
続いて、薬液（例えば、熱リン酸）などを用いた等方性エッチング技術により、シリコン窒化膜６６を除去する。なお、シリコン窒化膜６６の除去は、シリコン酸化膜７０をマスクする異方性エッチングにより行ってもよい。そして、薬液（例えば、フッ硝酸）を用いた等方性エッチング技術により、ダミーゲート６８、６９を除去する。ダミーゲート６８、６９の除去も、シリコン酸化膜７０をマスクとする異方性エッチングにより行ってもよい。この２段階の除去工程により、図２２に示すように、サイドウォール１６、４８'の内側にトレンチが形成される。
【0054】
次に、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜７１を成膜する。続いて、シリコン酸化膜７１の表面に、ＣＶＤ技術などを用いて高誘電体材料（例えば、ハフニウムシリケート（ＨｆＳｉＯ））を用いた絶縁膜７２を成膜する。続いて、絶縁膜７２の表面に、ＣＶＤ技術などを用いて金属材料（例えば、タングステン（Ｗ）やアルミニウム（Ａｌ））を用いた導電膜７３を成膜する。３回の成膜によって、図２３に示すような構造が形成される。
【0055】
そして、ＣＭＰ技術などを用いてシリコン酸化膜７０をストッパーとして導電膜７３、絶縁膜７２、及び、シリコン酸化膜７１をエッチングし、層間絶縁膜３０の上面位置より上方のこれらの膜を除去することで、図２４に示す構造が形成される。具体的には、サイドウォール１６の内側に形成されたトレンチ内に、導電膜７３からなるゲート電極１５が形成され、ゲート電極１５の下面と側面とを覆うように、絶縁膜７２からなるゲート誘電体膜１３が形成され、ゲート誘電体膜１３の下面と側面とを覆うように、シリコン酸化膜７１からなる層間膜１２が形成される。また、サイドウォール４８'の内側に形成されたトレンチ内に、導電膜７３からなる第２導電層４６'が形成され、第２導電層４６'の下面と側面とを覆うように、絶縁膜７２からなる誘電体膜４５が形成され、誘電体膜４５の下面と側面とを覆うように、シリコン酸化膜７１からなる層間膜４４が形成される。
【0056】
続いて、図２５に示すように、フォトリソグラフ技術と異方性エッチング技術とを用いて、第２導電層４６'の上面から、第２導電層４６'、誘電体膜４５、層間膜４４、ストッパー絶縁膜４３、の各層を貫通して第１導電層４２の上面に達する孔（スルーホール）５６を形成する。
【0057】
そして、ＣＶＤ技術と異方性エッチング技術とを用いて、スルーホール５６の内壁に、例えばシリコン酸化膜からなるスペーサ絶縁膜５７を形成する。このとき、スルーホール５６の底面において第１導電層４２が露出するように、スルーホール５６の底面に形成されたシリコン酸化膜は除去する。そして、ＣＶＤ技術またはスパッタリング技術などを用いて、例えば、タングステン（Ｗ）やアルミニウム（Ａｌ）などの導電性材料（金属材料）をスルーホール５６内に充填し、図２６に示すように第４コンタクトプラグ５８を形成する。
【0058】
さらに、半導体基板１０の上方全面に、ＣＶＤ技術などを用いてシリコン酸化膜を成膜し、ゲート電極１５の上面と第２導電層４６の上面とを覆う。このシリコン酸化膜と、先に形成されたシリコン酸化膜７０とにより、層間絶縁膜３０が形成される。そして、フォトリソグラフィ技術と異方性エッチング技術を用いて、層間絶縁膜３０を貫通し、半導体基板１０のソース・ドレイン領域２２に底面が達する孔（コンタクトホール）を形成する。層間絶縁膜３０には、同時に、ゲート電極１５に底面が達するコンタクトホール、半導体基板１０の第２不純物領域５１に底面が達するコンタクトホール、第４コンタクトプラグ５８に底面が達するコンタクトホール、第２導電層４６に底面が達するコンタクトホールも形成される。最後に、ＣＶＤ技術などを用いてコンタクトホール内に金属材料を埋め込んでコンタクトプラグ３１、３２、第１コンタクトプラグ５３、第２コンタクトプラグ５４、及び、第５コンタクトプラグ５９を形成する。以上に示す一連の手順を実行することで、図１７に示す構造の半導体装置１'が形成される。
【0059】
上述した構造の半導体装置１'は、第２導電層４６'の幅が第１導電層４２の幅と等しく形成されているので、第１導電層４２、第２絶縁膜４７、第２導電層４６'の３層で形成される第２コンデンサの電極面積を増加させることができる。故に、第２コンデンサの容量を増加させることができる。また、第２導電層４６'の上面であれば任意の場所にスルーホール５６を形成することができるので、半導体装置１'の回路設計の自由度が増す。
【0060】
以上に説明した本発明の実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0061】
１…半導体装置、１０…半導体基板、１１ｈ、１１ｌ…ゲート酸化膜、１２…層間膜、１３…ゲート誘電体膜、１４ｈ、１４ｌ、１４ｖ…ゲート絶縁膜、１５…ゲート電極、１６…側壁膜（サイドウォール）、２０…素子分離領域、２１…ＬＤＤ領域、２２…ソース・ドレイン領域、２３…ウェル拡散層、３０…層間絶縁膜、３１、３２…コンタクトプラグ、４１…第１絶縁膜、４２…第１導電膜、４３…ストッパー絶縁膜、４４…層間膜、４５…誘電体膜、４６…第２導電層、４７…第２絶縁膜、４８、４９…サイドウォール、５０…第１不純物領域、５１…第２不純物領域、５３…第１コンタクトプラグ、５４…第２コンタクトプラグ、５５…第３コンタクトプラグ、
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】