知財求人 - 知財ポータルサイト「IP Force」
▶ 東芝メモリ株式会社の特許一覧 ▶ 東芝情報システム株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043352
(43)【公開日】2024-03-29
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 5/14 20060101AFI20240322BHJP
G11C 16/30 20060101ALI20240322BHJP
【ＦＩ】
G11C5/14 550
G11C16/30 100
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022148491
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(71)【出願人】
【識別番号】391016358
【氏名又は名称】東芝情報システム株式会社
(74)【代理人】
【識別番号】110002907
【氏名又は名称】弁理士法人イトーシン国際特許事務所
(72)【発明者】
【氏名】櫻井 克彰
(72)【発明者】
【氏名】立神亨
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225CA15
5B225CA25
5B225EA05
5B225EG02
5B225EG10
5B225FA02
(57)【要約】
【課題】 ピーク電流を抑制する。
【解決手段】 実施形態の半導体記憶装置は、レベルシフタを含む第１領域と、レベルシフタを含む第２領域と、第１電源電圧が供給される電源入力用パッドと、前記第１電源電圧を用いて内部電源電圧を生成し生成した前記内部電源電圧を前記第１及び第２領域に供給する内部電源生成回路と、を具備し、前記内部電源生成回路は、前記第１領域の第１動作の動作開始を指示する第１信号と、前記第２領域の第２動作の動作開始を指示する第２信号とを個別に送信する。
【選択図】図２
【解決手段】 実施形態の半導体記憶装置は、レベルシフタを含む第１領域と、レベルシフタを含む第２領域と、第１電源電圧が供給される電源入力用パッドと、前記第１電源電圧を用いて内部電源電圧を生成し生成した前記内部電源電圧を前記第１及び第２領域に供給する内部電源生成回路と、を具備し、前記内部電源生成回路は、前記第１領域の第１動作の動作開始を指示する第１信号と、前記第２領域の第２動作の動作開始を指示する第２信号とを個別に送信する。
【選択図】図２
【特許請求の範囲】
【請求項1】
レベルシフタを含む第１領域と、
レベルシフタを含む第２領域と、
第１電源電圧が供給される電源入力用パッドと、
前記第１電源電圧を用いて内部電源電圧を生成し生成した前記内部電源電圧を前記第１及び第２領域に供給する内部電源生成回路と、を具備し、
前記内部電源生成回路は、前記第１領域の第１動作の動作開始を指示する第１信号と、前記第２領域の第２動作の動作開始を指示する第２信号とを個別に送信する
半導体記憶装置。
レベルシフタを含む第２領域と、
第１電源電圧が供給される電源入力用パッドと、
前記第１電源電圧を用いて内部電源電圧を生成し生成した前記内部電源電圧を前記第１及び第２領域に供給する内部電源生成回路と、を具備し、
前記内部電源生成回路は、前記第１領域の第１動作の動作開始を指示する第１信号と、前記第２領域の第２動作の動作開始を指示する第２信号とを個別に送信する
半導体記憶装置。
【請求項2】
前記第１及び第２領域は、それぞれ、異なるプレーン内の領域である
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記プレーンは、メモリセルアレイと、前記メモリセルアレイを駆動するセンスアンプ及びロウデコーダとにより構成される
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記内部電源生成回路は、前記第１動作の動作期間と前記第２動作の動作期間とを、異なる期間に設定する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項5】
前記内部電源生成回路は、前記第１動作の動作期間と前記第２動作の動作期間とを、相互に重複しない期間に設定する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項6】
前記内部電源生成回路は、
前記第１電源電圧を用いて、第１タイミングまでに初期電圧レベルの前記内部電源電圧を生成し、前記第１タイミング以降の第２タイミングまでに通常電圧レベルの前記内部電源電圧を生成する
請求項１に記載の半導体記憶装置。
前記第１電源電圧を用いて、第１タイミングまでに初期電圧レベルの前記内部電源電圧を生成し、前記第１タイミング以降の第２タイミングまでに通常電圧レベルの前記内部電源電圧を生成する
請求項１に記載の半導体記憶装置。
【請求項7】
前記内部電源生成回路は、前記第２タイミング以降に前記第１及び第２信号を送信する
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項8】
チップアドレスが供給されるチップアドレス指定パッドをさらに含み、
前記内部電源生成回路は、第１信号と第２信号の送信タイミングを前記チップアドレスに応じて調整する
請求項１に記載の半導体記憶装置。
前記内部電源生成回路は、第１信号と第２信号の送信タイミングを前記チップアドレスに応じて調整する
請求項１に記載の半導体記憶装置。
【請求項9】
前記第１領域は、
前記レベルシフタ と前記内部電源電圧 との間に接続されたＰ型の第１トランジスタと、
前記レベルシフタの出力端子と接地電圧との間に接続されたＮ型の第２トランジスタとを含み、
前記第１信号は、前記第１トランジスタのゲートと前記第２トランジスタのゲートとに供給される、請求項１に記載の半導体記憶装置。
前記レベルシフタ と前記内部電源電圧 との間に接続されたＰ型の第１トランジスタと、
前記レベルシフタの出力端子と接地電圧との間に接続されたＮ型の第２トランジスタとを含み、
前記第１信号は、前記第１トランジスタのゲートと前記第２トランジスタのゲートとに供給される、請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
近年、半導体記憶装置としてＮＡＮＤ型メモリが普及している。
【0003】
このような半導体記憶装置においては、ピーク電流を抑制するという要求がある。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１２－５８８６０号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本実施形態は、ピーク電流を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、レベルシフタを含む第１領域と、レベルシフタを含む第２領域と、第１電源電圧が供給される電源入力用パッドと、前記第１電源電圧を用いて内部電源電圧を生成し生成した前記内部電源電圧を前記第１及び第２領域に供給する内部電源生成回路と、を具備し、前記内部電源生成回路は、前記第１領域の第１動作の動作開始を指示する第１信号と、前記第２領域の第２動作の動作開始を指示する第２信号とを個別に送信する。
【図面の簡単な説明】
【0007】
【図1】実施形態に関わるメモリシステムの構成例を示すブロック図。
【図2】本実施形態の不揮発性メモリの構成例を示すブロック図。
【図4】本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図。
【図5】本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの構成例を示す図。
【図6】ＭＵＸスイッチ２９及びロウデコーダ２５の構成の一例を示すブロック図。
【図7】ブロックデコーダの構成の一例を示すブロック図。
【図8】レベル変換回路の構成の一例を示すブロック図。
【図9】チップ内電源生成回路４０の具体的構成の一例を示すブロック図。
【図10】レベルシフタを含む回路の一例を示す回路図。
【図11】レベルシフタの動作を説明するための波形図。
【図12】動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃの出力を考慮したレベルシフタの出力を説明するための波形図。
【図13】レベルシフタの利用例を説明するための説明図。
【図14】レベルシフタの利用例を説明するための説明図。
【図15】各プレーンＰＢに供給される動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを説明するための説明図。
【図16】実施形態におけるＩＣＣ電流のピークを説明するための説明図。
【図17】第２の実施形態を示すブロック図。
【図18】チップ内電源生成回路５０の構成の一例を示すブロック図。
【図19】偶数チップアドレスのメモリチップ２による第１グループと奇数チップアドレスのメモリチップ２による第２グループとを示す説明図。
【図20】上段に第１グループ、下段に第２グループの各メモリチップ２における動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを説明するための説明図。
【図21】第２の実施形態におけるＩＣＣ電流を示す波形図。
【図22】各メモリチップ２に構成されるレベルシフタの例を示す図。
【図23】第２実施形態におけるＩＣＣ電流のピークを説明するための説明図。
【図24】変形例を示すブロック図。
【図25】変形例におけるＩＣＣ電流のピークを説明するための説明図。
【発明を実施するための形態】
【0008】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【0009】
（第１の実施の形態）
本実施の形態は、動作開始（リセット解放）タイミングを調整することで、ピーク電流を抑制するものである。
本実施の形態は、動作開始（リセット解放）タイミングを調整することで、ピーク電流を抑制するものである。
【0010】
（メモリシステムの構成）
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１は、実施形態に関わるメモリシステムの構成例を示すブロック図である。本実施形態のメモリシステムは、メモリコントローラ１と不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0011】
不揮発性メモリ２は、データを不揮発に記憶する半導体記憶装置であり、例えば、ＮＡＮＤ型メモリにより構成される。本実施形態では、不揮発性メモリ２は、メモリセルトランジスタあたり３ｂｉｔを記憶可能なメモリセルトランジスタを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリであるとして説明するが、これに限定されるものではない。不揮発性メモリ２は、３次元化されている。
【0012】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６により接続される。
【0013】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータである書き込みデータなどを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【0014】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいてユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【0015】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【0016】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（以下、メモリ領域という）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ、すなわちページデータ、に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、例えば、符号化されて符号語として不揮発性メモリ２に格納される。
【0017】
なお、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0018】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域の物理アドレスを指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0019】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納する。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0020】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【0021】
ホストから書き込みリクエストを受信した場合、メモリコントローラ１は次のように動作する。プロセッサ１２は、書き込みデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に与える。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0022】
ホストから読み出しリクエストを受信した場合、メモリコントローラ１は次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に与える。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0023】
【0024】
不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、レジスタ２６、シーケンサ２７、入出力用パッド群３２、ロジック制御用パッド群３４、電源入力用パッド群３５及び、複数のプレーンＰＢ０，ＰＢ１，…（以下、これらのプレーンＰＢ０，ＰＢ１，…を区別する必要がない場合にはプレーンＰＢという）を備えている。なお、図２ではプレーンＰＢのプレーン数が４の例を示しているが、不揮発性メモリ２が備えるプレーンの数はこれに限られるものではない。例えば、不揮発性メモリ２が備えるプレーンの数は２、３、８、１６等であってもよい。
【0025】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0026】
先頭に記号"／"が付された信号 は、アクティブ・ローまたは負論理であることを示す。すなわち、先頭に記号"／"が付されていない信号は、"Ｈ"レベルのときにアクティブになるのに対して、先頭に記号"／"が付された信号は、"Ｌ"レベルのときにアクティブになる。
【0027】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディー／ビジー信号Ｒ／Ｂに対応する複数の端子（パッド）を備えている。
【0028】
信号／ＣＥは、不揮発性メモリ２の選択を可能にする。信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタにラッチすることを可能にする。信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタにラッチすることを可能にする。信号／ＷＥは、書き込みを可能にする。信号ＲＥ，／ＲＥは、読み出しを可能にする。信号／ＷＰは、書き込み及び消去を禁止する。信号Ｒ／Ｂは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、信号Ｒ／Ｂを受けることで、不揮発性メモリ２の状態を知ることができる。
【0029】
電源入力用パッド群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧ＶＣＣ、ＶＣＣＱ、ＶＰＰと、接地電圧ＶＳＳを入力する複数の電源パッドを備えている。電源電圧ＶＣＣは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶＣＣＱは、例えば１．２Ｖの電圧である。電源電圧ＶＣＣＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧ＶＣＣよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0030】
電源入力用パッド群３５からの各種電圧は、チップ内電源生成回路４０に供給される。チップ内電源生成回路４０は、後述するように、不揮発性メモリ２内で用いる各種電源電圧を生成して、不揮発性メモリ２内の各部に供給する。
【0031】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0032】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディー／ビジー信号Ｒ／Ｂを送信する。
【0033】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0034】
制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0035】
各プレーンＰＢには、それぞれメモリセルアレイ２３が設けられている。メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。
【0036】
図３に示されるプレーンＰＢ０～ＰＢ３は、相互に同一構成であり、各プレーンＰＢは、レベルシフタＬＳ、電圧生成回路２８、ＭＵＸスイッチ２９、メモリセルアレイ２３、センスアンプ２４及びロウデコーダ２５を備えている。
【0037】
レベルシフタＬＳは、シーケンサ２７からの信号のレベルを、後段の各回路の駆動に適したレベルに変換して出力する。なお、実際には、各プレーンＰＢには、それぞれ後段の各回路の駆動に適したレベルを生成するための複数のレベルシフタが設けられているが、図３では電圧生成回路２８の駆動に適した１つのレベルシフタＬＳを示している。
【0038】
電圧生成回路２８は、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路２８は、図示しないチャージポンプやレギュレータ等により構成されて、各種電圧を生成し、生成した電圧をＭＵＸスイッチ２９を介してプレーンＰＢ内のメモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。
【0039】
即ち、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５が書き込み及び読み出しにおいて用いる電圧は、電圧生成回路２８において生成される。電圧生成回路２８は、書き込み時に必要な各種電圧、読み出しに必要な各種電圧及び消去に必要な各種電圧を発生してＭＵＸスイッチ２９に出力する。ＭＵＸスイッチ２９は、電圧生成回路２８が発生した各種電圧を、書き込み及び読み出しのシーケンスに従っていずれの配線に供給するかを切換える。
【0040】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0041】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、各ビット線に接続されたセンスアンプユニット群２４Ａを有しており、センスアンプユニット群２４Ａは、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0042】
センスアンプ２４は、データレジスタ２４Ｂを有しており、データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0043】
（メモリセルアレイのブロック構成）
図４は本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図である。図４はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図４と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図４は本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの等価回路を示す図である。図４はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図４と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
【0044】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３（以下、これらを代表してストリングユニットＳＵという）を含む。また各々のストリングユニットＳＵは、複数のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１，ＳＴ２とを含むＮＡＮＤストリングＮＳを有する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、図４では８個とするが、更に多数個であってもよい。選択ゲートトランジスタＳＴ１，ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、選択ゲートトランジスタＳＴ１，ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１，ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0045】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１，ＳＴ２間において、直列接続されるようにして配置されている。一端側（ビット線側）のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側（ソース線側）のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0046】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを代表して選択ゲート線ＳＧＤという）に接続される。また、ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
【0047】
同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７は、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。
【0048】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴ１，ＳＴ２や他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。一般に、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、典型的には、１つのストリングユニットＳＵに配設された１本のワード線ＷＬに共通接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。このような、１つのストリングユニットＳＵ内でワード線ＷＬを共有するメモリセルトランジスタＭＴの組を、メモリセルグループＭＧと呼ぶ。
【0049】
メモリセルグループＭＧに対する書き込み動作及び読み出し動作は、ページを単位として実行される。例えば、各セルが、３ビット（８値）のデータを保持可能なＴＬＣ（Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）である場合、１つのメモリセルグループＭＧが、３ページ分のデータを保持することができる。各メモリセルトランジスタＭＴが保持することができる３ビットは、それぞれこの３ページに対応する。
【0050】
図５は本実施形態の不揮発性メモリ２における３次元構造のＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの構成例を示す図である。図５はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図５と同様の構成を有する。
【0051】
より具体的には、図５は、本実施形態の不揮発性メモリ２におけるＮＡＮＤメモリセルアレイ２３のブロックＢＬＫの一部断面図である。図５に示すように、半導体基板６０１上に、例えばセンスアンプ２４やロウデコーダ２５等の周辺回路に含まれるトランジスタが形成され、その上層に、メモリセルアレイ２３に含まれるメモリセルトランジスタが形成される。以下の説明において、半導体基板６０１の表面に水平な直交する２方向をｘ方向及びｙ方向とし、半導体基板６０１表面に垂直な方向をｚ方向とする。
【0052】
図５において、半導体基板６０１の上面部分に形成されたｐ型又はｎ型のウェル領域と、各ウェル領域内に形成された不純物拡散領域と、ウェル領域間を絶縁する素子分離領域のそれぞれの図示は省略されている。半導体基板６０１上には、ゲート絶縁膜（図示せず）を介して、導電体ＧＣが設けられている。また、半導体基板６０１に導電体ＧＣを挟むように設けられた複数の不純物拡散領域（図示せず）には、複数のコンタクト６６１が設けられている。複数のコンタクト６６１には、配線パターンとしての複数の導電体６４１が、それぞれ接続されている。例えば、導電体ＧＣはトランジスタのゲート電極として機能し、導電体６４１はトランジスタのソース電極またはドレイン電極として機能する。
【0053】
例えば、導電体６４１上にはコンタクト６６２が設けられ、コンタクト６６２には配線パターンとしての導電体６４２が接続されており、導電体６４２上にはコンタクト６６３が設けられ、コンタクト６６３には配線パターンとしての導電体６４３が接続されている。導電体６４１、６４２、６４３が設けられる配線層を、それぞれ配線層Ｄ０、Ｄ１、Ｄ２と呼ぶ。配線層Ｄ０、Ｄ１、Ｄ２は、不揮発性メモリ２の下層部分に設けられている。なお、不揮発性メモリ２の下層部分に設けられる配線層は３層に限られない。２つ以下の配線層で構成されていてもよいし、あるいは４つ以上の配線層が設けられていてもよい。
【0054】
導電体６４３の上方には、例えば層間絶縁膜（図示せず）を介して導電体６４４が設けられている。導電体６４４は、例えば、ｘｙ平面に平行な板状に形成されており、ソース線ＳＬとして機能する。導電体６４４の上方には、例えば、導電体６４５～６５４が層間絶縁膜（図示せず）を介してｚ方向に順に積層されている。
【0055】
導電体６４５～６５４のそれぞれは、例えばｘｙ平面に平行な板状に形成されている。例えば、導電体６４５は、選択ゲート線ＳＧＳとして機能し、導電体６４６～６５３は、それぞれワード線ＷＬ０～ＷＬ７として機能し、導電体６５４は、選択ゲート線ＳＧＤとして機能する。
【0056】
導電体６４５～６５４のそれぞれを貫通し、導電体６４４に接触するように、柱状のメモリピラー６３４が設けられている。メモリピラー６３４は、例えば、中心側の半導体層６３８と、半導体層６３８の外側に形成されるトンネル絶縁膜６３７と、トンネル絶縁膜６３７の外側に形成される電荷蓄積膜６３６と、電荷蓄積膜６３６の外側に形成されるブロック絶縁膜６３５を含む。メモリピラー６３４と導電体６４６～６５４のそれぞれとが交差する部分が、メモリセルトランジスタ（メモリセル）ＭＴとして機能する。また、メモリピラー６３４と導電体６４５、６５４のそれぞれとが交差する部分が、選択トランジスタＳＴとして機能する。
【0057】
メモリピラー６３４の上面よりも上層には、層間絶縁膜（図示せず）を介して、導電体６５５が設けられている。導電体６５５は、ｘ方向に延伸したライン状に形成されており、ビット線ＢＬとして機能する。複数の導電体６５５は、ｙ方向において間隔をおいて配列されている。導電体６５５は、ストリングユニットＳＵ毎に対応する１つのメモリピラー６３４内の半導体層６３８と、コンタクトプラグＣＰを介して、電気的に接続されている。
【0058】
具体的には、各ストリングユニットＳＵにおいて、例えば各メモリホール６３４内の半導体層６３８上にコンタクトプラグＣＰが設けられ、コンタクトプラグＣＰ上に１つの導電体６４５が設けられる。なお、このような構成に限定されず、例えば、半導体層６３８と導電体６５５とは、さらに複数のコンタクトや配線などを介して接続されていてもよい。
【0059】
導電体６５５が設けられた層よりも上層には、層間絶縁膜（図示せず）を介して導電体６５６が設けられている。導電体６５６が設けられた層よりも上層には、層間絶縁膜（図示せず）を介して導電体６５７が設けられている。
【0060】
導電体６５６及び６５７は、例えばメモリセルアレイ２３に設けられた配線と、メモリセルアレイ２３の下層に設けられた周辺回路とを接続するための配線として機能する。導電体６５５、６５６、６５７が設けられた層を、それぞれ、配線層Ｍ０、Ｍ１、Ｍ２と呼ぶ。
【0061】
【0062】
図６において、ＭＵＸスイッチ２９は、切換スイッチ２９Ａ，２９Ｂ，２９Ｃを含む。切換スイッチ２９Ａは、信号線ＳＧ０～ＳＧ４にそれぞれ電圧生成回路２８からの電圧を供給する。また、複数の切換スイッチ２９Ｂは、信号線ＣＧ０～ＣＧ７にそれぞれ電圧生成回路２８からの電圧を供給する。また、切り替えスイッチ２９Ｃ及びトランジスタＴｉｎのゲートには、リセット状態を制御する動作許可信号ＶＤＤＲＥＡＤＹｎ＿ｃが与えられる。動作許可信号ＶＤＤＲＥＡＤＹｎ＿ｃは、後述するように、初期化時にはハイレベル（Ｈレベル）であり、初期化が終了してリセット解放タイミングになるとローレベル（Ｌレベル）となる。切り替えスイッチ２９Ｃは、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが立ち下がると、電圧生成回路２８からの電圧ＶＧＢＳＴをブロックデコーダ２５Ｂに供給する。
【0063】
信号線ＳＧ０～ＳＧ４，ＣＧ０～ＣＧ７は、ロウデコーダ２５によって分岐されて、各ブロックＢＬＫの配線に接続される。すなわち、信号線ＳＧ０～ＳＧ３は、グローバルドレイン側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。信号線ＣＧ０～ＣＧ７は、グローバルワード線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカルワード線としてのワード線ＷＬ０～ＷＬ７に接続される。信号線ＳＧ４は、グローバルソース側選択ゲート線として機能し、ロウデコーダ２５を介して、各ブロックＢＬＫにおけるローカル選択ゲート線としての選択ゲート線ＳＧＳに接続される。
【0064】
電圧生成回路２８はシーケンサ２７に制御されて、各種の電圧を生成する。切換スイッチ２９Ａ，２９Ｂは、電圧生成回路２８において生成された各種電圧を、対応する信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７にそれぞれ供給する。例えば、各切換スイッチ２９Ｂは、読み出し動作における動作の対象（ロウアドレス）に応じて、対応するワード線ＷＬに対して、電圧ＶＣＧＲＶ、電圧ＶＲＥＡＤ、電圧ＶＣＧ＿ＥＲ等の電圧を選択して供給する。
【0065】
ロウデコーダ２５は、各ブロックにそれぞれ対応した複数のスイッチ回路群２５Ａと、複数のスイッチ回路群２５Ａにそれぞれ対応して設けられる複数のブロックデコーダ２５Ｂとを有している。各スイッチ回路群２５Ａは、信号線ＳＧ０～ＳＧ３と選択ゲート線ＳＧＤ０～ＳＧＤ３とをそれぞれ接続する複数のトランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ３、信号線ＣＧ０～ＣＧ７とワード線ＷＬ０～ＷＬ７とをそれぞれ接続する複数のトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７、信号線ＳＧ４と選択ゲート線ＳＧＳとを接続するトトランジスタＴＲ＿ＳＧ４を含む。トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７の各々は、高耐圧トランジスタである。
【0066】
各ブロックデコーダ２５Ｂは、ロウアドレスによって自身が指定された場合、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７のゲートに、ブロック選択信号ＢＬＫＳＥＬを供給する。これにより、ロウアドレスによって指定されるブロックデコーダ２５Ｂからブロック選択信号ＢＬＫＳＥＬが供給されるスイッチ回路群２５Ａでは、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７がオン状態となって導通するため、電源生成回路２８から信号線ＳＧ０～ＳＧ４及び信号線ＣＧ０～ＣＧ７に供給される電圧が、動作対象となるブロックＢＬＫに含まれる選択ゲート線ＳＧＤ０～ＳＧＤ３、ＳＧＳおよびワード線ＷＬ０～ＷＬ７に供給される。
【0067】
即ち、電圧生成回路２８、ＭＵＸスイッチ２９及びロウデコーダ２５により、各ワード線ＷＬには動作に必要な各種電圧が供給される。また、例えば、動作対象となるストリングユニットＳＵに属する選択ゲートトランジスタＳＴ１に接続されるセレクトゲート線ＳＧＤ（ＳＧＤｓｅｌ）には電圧ＶＳＧＤが供給され、動作対象となるストリングユニットＳＵに属さない選択ゲートトランジスタＳＴ１に接続されるセレクトゲート線ＳＧＤ（ＳＧＤｕｓｅｌ）には電圧ＶＳＳが供給され、各ブロックＢＬＫで選択ゲートトランジスタＳＴ２に一括して接続される選択ゲートセレクトゲート線ＳＧＳには電圧ＶＳＧＳが供給される。
【0068】
ブロックデコーダ２５Ｂは、スイッチ回路群２５Ａの各トランジスタを導通させるために、電圧ＶＰＧＭよりも高い電圧のブロック選択信号ＢＬＫＳＥＬを発生する必要がある。ブロックデコーダ２５Ｂは、このような高い電圧のブロック選択信号ＢＬＫＳＥＬをＭＵＸスイッチ２９の切換スイッチ２９Ｃから供給される電圧ＶＧＢＳＴを用いて発生する。
【0069】
なお、各ブロックデコーダ２５Ｂの出力端子は、トランジスタＴｉｎの電流経路を介して基準電位点（ＶＳＳ）に接続されている。トランジスタＴｉｎは、電源投入直後において動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが立ち上がることでオンとなって、ブロックデコーダ２５Ｂの出力端子の電位をＶＳＳに初期化する。
【0070】
図７はブロックデコーダの構成の一例を示すブロック図である。ブロックデコーダ２５Ｂは、例えば、論理回路ＬＣと、論理積回路ＡＮＤと、インバータＮＶ１と、レベル変換回路ＴＬとを有する。
【0071】
論理回路ＬＣは、レジスタ２６から入力されたブロックアドレス信号ＢＬＫＡＤＤに基づき、出力信号を出力する。論理回路ＬＣは、ブロックアドレス信号ＢＬＫＡＤＤがヒットするブロックデコーダ２５Ｂにおいては、全ての出力信号が"Ｈ"レベルとなり、ヒットしないブロックデコーダ２５Ｂにおいては、いずれかの出力信号が"Ｌ"レベルとなる。論理積回路ＡＮＤは、論理回路ＬＣの出力信号の論理積結果を信号ＲＤＥＣＡＤとしてインバータＮＶ及びレベル変換回路ＴＬに出力する。つまり、ブロックアドレス信号ＢＬＫＡＤＤがヒットし、かつ対応するブロックＢＬＫが正常であると判定されたブロックデコーダ２５Ｂにおいては"Ｈ"レベルの信号ＲＤＥＣＡＤが出力される。また、ブロックアドレス信号ＢＬＫＡＤＤがヒットしない、又は対応するブロックＢＬＫが異常であると判定されたブロックデコーダ２５Ｂにおいては"Ｌ"レベルの信号ＲＤＥＣＡＤが出力される。なお、信号ＲＤＥＣＡＤにおいて、"Ｈ"レベルの電圧は、電圧ＶＲＤであり、"Ｌ"レベルの電圧は、接地電圧ＶＳＳ（０Ｖ）である。例えば、電圧ＶＲＤは２．５Ｖである。インバータＮＶ１は、論理積回路ＡＮＤから出力される信号ＲＤＥＣＡＤを反転させる。インバータＮＶ１は、反転の結果、信号ＲＤＥＣＡＤｎを出力する。
【0072】
レベル変換回路ＴＬは、電圧ＶＲＤに応じた信号ＲＤＥＣＡＤを、高い電源電圧（ＶＧＢＳＴ）に応じた信号ＢＬＫＳＥＬへ変換する。具体的には、レベル変換回路ＴＬは、電源電圧ＶＲＤに応じた"Ｈ"レベルの信号ＲＤＥＣＡＤおよび"Ｌ"レベルの信号ＲＤＥＣＡＤｎが入力された場合、その信号を電源電圧ＶＧＢＳＴに応じた"Ｈ"レベルの信号ＢＬＫＳＥＬに変換して出力する。また、レベル変換回路ＴＬは、"Ｌ"レベルの信号ＲＤＥＣＡＤおよび"Ｈ"レベルの信号ＲＤＥＣＡＤｎが入力された場合、"Ｌ"レベルの信号ＲＤＥＣＡＤを"Ｌ"レベルの信号ＢＬＫＳＥＬとして出力する。なお、電源電圧ＶＧＢＴは、選択されたブロックに対応するスイッチ回路群２５Ａの、トランジスタＴＲ＿ＳＧ０～ＴＲ＿ＳＧ４およびトランジスタＴＲ＿ＣＧ０～ＴＲ＿ＣＧ７を全てオン状態にする電圧が設定される。また、読み出し動作時は、電源電圧ＶＧＢＴは、電圧ＶＲＥＡＤよりも高い電圧（例えば１５Ｖ）に設定される。
【0073】
図８は、レベル変換回路の構成の一例を示すブロック図である。レベル変換回路ＴＬは、デプレッション型のＮＭＯＳトランジスタＮＭ１と、高耐圧のＰＭＯＳトランジスタＰＭ１とを含む。ＮＭＯＳトランジスタＮＭ１の一端には、電源電圧ＶＧＢＳＴが入力される。ＮＭＯＳトランジスタＮＭ１の他端は、ＰＭＯＳトランジスタＰＭ１の一端と接続されている。ＰＭＯＳトランジスタＰＭ１の他端には、信号ＲＤＥＣＡＤが入力される。信号ＲＤＥＣＡＤは、ＮＭＯＳトランジスタＮＭ１のゲートにも入力される。また、信号ＲＤＥＣＡＤｎは、ＰＭＯＳトランジスタＰＭ１のゲートに入力される。ＰＭＯＳトランジスタＰＭ１の他端から、信号ＢＬＫＳＥＬが出力される。また、ＰＭＯＳトランジスタＰＭ１の他端と信号ＲＤＥＣＡＤの入力端子と信号ＢＬＫＳＥＬの出力端子との接続点ｎ１と、信号ＲＤＥＣＡＤの入力端子との間には、逆流防止回路２５１が設けられている。
【0074】
信号ＲＤＥＣＡＤが"Ｈ"レベル、すなわち、電圧ＶＲＤであり、信号ＲＤＥＣＡＤｎが"Ｌ"レベル、すなわち電圧ＶＳＳである場合、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１はともにオン状態となる。従って、ＮＭＯＳトランジスタＮＭ１の一端に入力される電源電圧ＶＧＢＳＴが、信号ＢＬＫＳＥＬとして出力される。なお、電源電圧ＶＧＢＳＴ＞電圧ＶＳＳであるが、逆流防止回路２５１がもうけられているため、信号ＲＤＥＣＡＤの入力端子側への流出は防止される。故に、信号ＢＬＫＳＥＬの出力レベルは電源電圧ＶＧＢＳＴに維持される。
【0075】
信号ＲＤＥＣＡＤが"Ｌ"レベル、すなわち、電圧ＶＳＳであり、信号ＲＤＥＣＡＤｎが"Ｈ"レベル、すなわち電圧ＶＲＤである場合、ＮＭＯＳトランジスタＮＭ１はデプレッション型であるので、完全にオフ状態にはならない。このため、ＮＭＯＳトランジスタＮＭ１は電流Ｉ１が流れるため、ＮＭＯＳトランジスタＮＭ１とＰＭＯＳトランジスタＰＭ１との接続点ｎ２の電圧は、例えば、２．０Ｖ程度に昇圧される。一方、ＰＭＯＳトランジスタＰＭ１のゲートには、電圧ＶＲＤが印加される。電圧ＶＲＤは、例えば２．５Ｖであるので、ゲートへの印加電圧は接続点ｎ２の電圧よりも大きくなる。故に、ＰＭＯＳトランジスタＰＭ１はオフ状態となる。従って、信号ＢＬＫＳＥＬとして電圧ＶＳＳが出力される。
【0076】
（ピーク電流）
電源入力用パッド群３５の各電源パッドには、外部の電源回路から、直接又はメモリコントローラ１経由で上述した各種電源電圧が供給される。チップ内電源生成回路４０は、電源入力用パッド群３５を介して供給される電源電圧を用いて不揮発性メモリ２の各部を動作させるための内部電源電圧を生成する。即ち、チップ内電源生成回路４０は、電源入力用パッド群３５の各電源パッドを介して電圧ＶＰＰ，ＶＣＣ，ＶＣＣＱ，ＶＳＳが与えられ、電圧ＶＣＣ，ＶＣＣＱ，ＶＳＳをそのまま不揮発性メモリ２の各部に供給すると共に、基準電圧ＶＲＥＦ，動作電圧ＶＤＤを生成して不揮発性メモリ２の各部に供給する。
電源入力用パッド群３５の各電源パッドには、外部の電源回路から、直接又はメモリコントローラ１経由で上述した各種電源電圧が供給される。チップ内電源生成回路４０は、電源入力用パッド群３５を介して供給される電源電圧を用いて不揮発性メモリ２の各部を動作させるための内部電源電圧を生成する。即ち、チップ内電源生成回路４０は、電源入力用パッド群３５の各電源パッドを介して電圧ＶＰＰ，ＶＣＣ，ＶＣＣＱ，ＶＳＳが与えられ、電圧ＶＣＣ，ＶＣＣＱ，ＶＳＳをそのまま不揮発性メモリ２の各部に供給すると共に、基準電圧ＶＲＥＦ，動作電圧ＶＤＤを生成して不揮発性メモリ２の各部に供給する。
【0077】
チップ内電源生成回路４０は、電源パッドＶＣＣを介して入力された電圧ＶＣＣを用いて動作電圧ＶＤＤを生成し、生成した動作電圧ＶＤＤを、ＶＤＤ供給配線を経由して不揮発性メモリ２の各部に供給する。電源パッドＶＣＣに流れるＩＣＣ電流は、概ね、不揮発性メモリ２の全体において流れる電流に相当する。
【0078】
不揮発性メモリ２内においてＶＤＤ供給配線に接続された各部は、チップ内電源生成回路４０から動作電圧ＶＤＤを供給する際の回路負荷となる。例えば、ＶＤＤ供給配線に接続されたトランジスタの容量、ＶＤＤ供給配線に接続された安定化容量、ＶＤＤ供給配線自体の容量等が回路負荷に含まれる。電源投入直後は、不揮発性メモリ２の各部に、チップ内電源生成回路４０から動作電圧ＶＤＤを供給する必要がある。すなわち、電源投入直後は、チップ内電源生成回路４０は大きな回路負荷に動作電圧ＶＤＤを供給する必要がある。したがって、電源投入直後には、ＶＤＤ供給配線に接続された不揮発性メモリ２の各部を充電する際に、ＩＣＣ電流のピークが発生する。
【0079】
また、図８に示したレベル変換回路ＴＬと同様の構成を有するレベルシフタは、ブロックデコーダ２５Ｂだけでなく、不揮発性メモリ２内の各部に多数設けられている。従って、電源投入後、不揮発性メモリ２内の全てのレベルシフタが同一の動作を行う際にも、ＩＣＣ電流のピークが発生する。
【0080】
例えば、電源投入直後においては、論理回路やレベルシフタ（以下、レベルシフタ等という）の誤動作を防止するために、レベルシフタ等をリセットする。例えば、図６のブロックデコーダ２５Ｂについては、トランジスタＴｉｎをオンにしてブロックデコーダ２５Ｂの出力端子の電位をＶＳＳに初期化する。そして、ＶＤＤ供給配線が充電され動作電圧ＶＤＤが規定値に到達すると、リセット状態を解放する。このリセット解放のタイミングにおいて、リセットされていたレベルシフタ等の出力が変化（図６ではブロックデコーダ２５Ｂの出力端子の電位が変化）して、ＩＣＣ電流がピークとなる。特に、複数のプレーンＰＢを有するマルチプレーン構成の不揮発性メモリ２においては、電源投入直後においてＩＣＣ電流の電流ピークが想定する電流を超えやすい。
【0081】
そこで、第１の実施形態においては、リセット解放タイミングをプレーンＰＢ毎に調整して、プレーンＰＢ毎にリセット解放の動作期間をずらすことでピーク電流の発生を分散して、ピーク電流を抑制する。
【0082】
（チップ内電源生成回路）
図９はチップ内電源生成回路４０の具体的構成の一例を示すブロック図である。
図９はチップ内電源生成回路４０の具体的構成の一例を示すブロック図である。
【0083】
チップ内電源生成回路４０は、初期充電回路４１、ＶＲＥＦ生成回路４２、レギュレータ４３、タイマ４４及び動作許可信号生成回路４５を含む。チップ内電源生成回路４０には、電源入力用パッド群３５の各電源パッドから電源電圧ＶＣＣ（例えば２．５Ｖ），ＶＣＣＱ（例えば１．２Ｖ），ＶＳＳ（例えば０Ｖ），ＶＰＰを与える。チップ内電源生成回路４０は、電源電圧ＶＣＣＱ，ＶＳＳ，ＶＰＰをそのまま不揮発性メモリ２の各部に供給する。
【0084】
電源投入直後においては、不揮発性メモリ２内においてチップ内電源生成回路４０から供給される動作電圧ＶＤＤが上昇していないため、電源投入直後に不揮発性メモリ２内の論理回路を起動させると論理回路の出力論理が不定となり誤動作が生じる可能性がある。また、レベルシフタは、一般的に比較的高い電圧で動作することから、論理不定になると比較的大きな貫通電流が流れてしまう可能性がある。そこで、電源投入直後においては、後述する動作許可信号生成回路４５において生成する動作許可信号ＶＤＤＲＥＡＤＹｎ＿ｃにより、不揮発性メモリ２内の論理回路やレベルシフタ等をリセット状態とする。また、初期充電回路４１によって、ＶＤＤ供給配線に接続された回路負荷に、論理回路等の動作を安定させることができる程度の初期動作電圧ＶＤＤｉｎｔ（初期電圧レベル）を供給する。更に、レギュレータ４３によってＶＤＤ供給配線に接続された回路負荷の充電レベルを初期動作電圧ＶＤＤｉｎｔから動作電圧ＶＤＤ（通常電圧レベル）まで上昇させた後、リセット状態を解放して、レベルシフタ等の動作を開始させる。
【0085】
このような電源投入直後の動作を管理するためにタイマ４４が採用される。タイマ４４は、電源投入からの時間を計測して時刻情報を出力する。タイマ４４の時刻情報は、レギュレータ４３及び動作許可信号生成回路４５に供給される。
【0086】
初期充電回路４１には、電源入力用パッド群３５の電源パッドＶＣＣから電源電圧ＶＣＣが与えられる。初期充電回路４１は、電源電圧ＶＣＣが供給される電源ラインにトランジスタＴＲ１のドレインが接続され、トランジスタＴＲ１のソースは抵抗Ｒ１，Ｒ２を介して基準電位点に接続される。トランジスタＴＲ１のゲートには、動作許可信号生成回路４５から、Ｌレベルの充電許可信号ＶＤＤＣＬＡＭＰＥＮｎ＿Ｃが与えられている。
【0087】
また、電源ライン（電源電圧ＶＣＣ）は、トランジスタＴＲ２のドレインに接続され、トランジスタＴＲ２のソースは初期充電回路４１の出力端に接続される。トランジスタＴＲ２のゲートには、抵抗Ｒ１，Ｒ２の接続点の電圧が印加される。初期充電期間においては、外部から供給される電源電圧ＶＣＣが、トランジスタＴＲ２を介して、ＶＤＤ供給配線に接続された回路負荷へ供給される。抵抗Ｒ１，Ｒ２の抵抗値によって、初期充電期間においてＶＤＤ供給配線に接続された回路負荷へ供給される初期動作電圧ＶＤＤｉｎｔのレベルを調節できる。
電源投入直後においては、初期充電回路４１は、例えば、１．３Ｖ程度の初期動作電圧ＶＤＤｉｎｔ（初期電圧レベル）を、ＶＤＤ供給配線に接続された回路負荷へ与える。
電源投入直後においては、初期充電回路４１は、例えば、１．３Ｖ程度の初期動作電圧ＶＤＤｉｎｔ（初期電圧レベル）を、ＶＤＤ供給配線に接続された回路負荷へ与える。
【0088】
ＶＲＥＦ生成回路４２には、電源電圧ＶＣＣが与えられる。ＶＲＥＦ生成回路４２は、公知のＢＧＲ（バンドギャップリファレンス）回路により構成することができ、所定の基準電圧ＶＲＥＦを生成する。ＶＲＥＦ生成回路４２は、生成した基準電圧ＶＲＥＦを不揮発性メモリ２の各部に供給すると共に、レギュレータ４３にも与える。
【0089】
タイマ４４は、電源供給が開始されたのち、ＶＤＤ供給配線に接続された回路負荷を初期充電電圧ＶＤＤｉｎｔに充電するために必要な時間が経過したこと及び／又は基準電圧ＶＲＥＦが規定の電圧に到達して安定するために必要な時間が経過したことが検知されると、レギュレータ４３及び動作許可信号生成回路４５に、信号を出力する。タイマ４４から出力された信号を受信すると、レギュレータ４３は動作を開始する。レギュレータ４３は、基準電圧ＶＲＥＦを用いて、動作電圧ＶＤＤ（例えば２．０Ｖ）を生成する。レギュレータ４３は生成した動作電圧ＶＤＤをＶＤＤ供給配線を介して不揮発性メモリ２の各部に供給する。また、タイマ４４から出力された信号を受信すると、動作許可信号生成回路４５は、充電許可信号ＶＤＤＣＬＡＭＰＥＮｎ＿ＣをＬレベルからＨレベルに変化させる。これにより、初期充電回路４１においてトランジスタＴＲ１がオフし、それにともないトランジスタＴＲ２もオフする。これにより、電源電圧ＶＣＣとＶＤＤ供給配線とが切断される。
【0090】
このように、チップ内電源生成回路４０は、初期充電期間においては初期充電回路４１によりＶＤＤ供給配線に初期動作電圧ＶＤＤｉｎｔを供給するとともに、初期充電期間に続くＶＤＤ充電期間においてはレギュレータ４３によりＶＤＤ供給配線に供給されている電圧を初期動作電圧ＶＤＤｉｎｔから動作電圧ＶＤＤに上昇させる。即ち、チップ内電源生成回路４０は、電源電圧ＶＣＣの供給が開始されてから２段階でＶＤＤ供給配線に接続される回路負荷を充電しており、１段階で電源電圧ＶＤＤを充電する場合に比べて電流ピークの上昇を抑制することができる。
【0091】
なお、図９ではチップ内電源生成回路４０のレギュレータ４３は動作電圧ＶＤＤ及び基準電圧ＶＲＥＦを作成するものと説明したが、チップ内電源生成回路４０において、不揮発性メモリ２内の各部に供給する各種チップ内部電圧Ｖｓｕｐを作成することが可能である。例えば、チップ内電源生成回路４０は、図示しないチャージポンプ回路やリニアレギュレータ等を備え、外部から供給される電源電圧ＶＣＣをこれらの回路に与えることで、チップ内部電源電圧Ｖｓｕｐを作成して出力することも可能である。
【0092】
上述したように、電源投入直後においては、レベルシフタ等の各種回路はリセット状態となっている。レベルシフタ等の各種回路のリセット状態を解放して動作を許可する動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃは、動作許可信号生成回路４５において発生する。動作許可信号生成回路４５は、タイマ４４の出力によって、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生するタイミングを決定する。本実施形態においては、動作許可信号生成回路４５は、プレーンＰＢ毎に、個別の動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生することが可能であり、プレーンＰＢ毎に異なるタイミングでリセット解放を指示する動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生するようになっている。
【0093】
なお、チップ内電源生成回路４０からの動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃは、各プレーンＰＢに供給されるだけでなく、リセット解放を行う不揮発性メモリ２内のレベルシフタ等にも供給される。
【0094】
（レベルシフタの具体例）
図１０はレベルシフタを含む回路の一例を示す回路図であり、図１１はレベルシフタの動作を説明するための波形図である。また、図１２は動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃの出力を考慮したレベルシフタの出力を説明するための波形図である。
図１０はレベルシフタを含む回路の一例を示す回路図であり、図１１はレベルシフタの動作を説明するための波形図である。また、図１２は動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃの出力を考慮したレベルシフタの出力を説明するための波形図である。
【0095】
レベルシフタＬＳは、差動入力、シングル出力である。レベルシフタＬＳは、入力端子Ｉｎ１，Ｉｎ２にそれぞれ差動入力ＩＮ，ＩＮＢが入力され、出力端子Ｏ１から出力信号ＯＵＴを出力する。レベルシフタＬＳは、差動対のＮＭＯＳトランジスタＴ１，Ｔ２とＰＭＯＳトランジスタＴ３，Ｔ４により構成されるクロスカップル回路と、ＰＭＯＳトランジスタＴ５，Ｔ６とを含む。
【0096】
チップ内電源生成回路４０からのチップ内部電源電圧Ｖｓｕｐは、ＰＭＯＳトランジスタＴ７を介してレベルシフタＬＳに供給される。トランジスタＴ７は、ソースがチップ内電源生成回路４０の出力端に接続され、ドレインがトランジスタＴ５，Ｔ６のソースに接続され、ゲートには動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが供給される。トランジスタＴ５，Ｔ６のドレインは、それぞれトランジスタＴ３，Ｔ４のソースに接続される。トランジスタＴ３のドレインはトランジスタＴ４のゲートに接続されると共に、トランジスタＴ１のドレインにも接続される。トランジスタＴ４のドレインはトランジスタＴ３のゲートに接続されると共に、トランジスタＴ２のドレインにも接続される。トランジスタＴ１，Ｔ２のソースは基準電位点に接続される。
【0097】
入力端子Ｉｎ１には、例えば動作電圧ＶＤＤレベルの差動入力ＩＮが入力され、入力端子Ｉｎ２には差動入力ＩＮの反転信号である動作電圧ＶＤＤレベルの差動入力ＩＮＢが入力される。差動入力ＩＮは、トランジスタＴ１，Ｔ５のゲートに供給され、差動入力ＩＮＢは、トランジスタＴ２，Ｔ６のゲートに供給される。トランジスタＴ２のドレインは出力端子Ｏ１に接続される。出力端子Ｏ１はＮＭＯＳトランジスタＴ８のドレインに接続され、トランジスタＴ８のソースは基準電位点に接続される。トランジスタＴ８のゲートには動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが印加される。
【0098】
図１０は、チップ内電源生成回路４０のチップ内部電源電圧Ｖｓｕｐがアナログ回路７１に供給される例を示している。アナログ回路７１は、チップ内電源生成回路４０からチップ内部電源電圧Ｖｓｕｐの供給を受けて所定の動作を行う。即ち、この場合のチップ内部電源電圧Ｖｓｕｐは、アナログ回路７１を適切に駆動するための電圧に設定される。アナログ回路７１は、グランドラインがトランジスタＴ９のドレインに接続される。トランジスタＴ９は、ソースが基準電位点に接続され、ゲートにはレベルシフタＬＳの出力端子Ｏ１からの出力信号ＯＵＴが供給される。
【0099】
いま、トランジスタＴ７がオン、トランジスタＴ８がオフであるものとする。入力端子Ｉｎ１の差動入力ＩＮがＨレベルで入力端子Ｉｎ２の差動入力ＩＮＢがＬレベルになると、トランジスタＴ１がオン、トランジスタＴ２がオフとなる。なお、トランジスタＴ６はオンであり、トランジスタＴ５は、オンから次第にオフに切り替わる。この場合には、トランジスタＴ３のドレインとトランジスタＴ１のドレインとの接続点はＬレベルとなり、トランジスタＴ４のドレインとトランジスタＴ２のドレインとの接続点はＨレベルとなる。即ち、Ｔ３のゲートにはＨレベルが印加され、Ｔ４のゲートにはＬレベルが印加されて、トランジスタＴ３はオフ、トランジスタＴ４はオンとなり、トランジスタＴ４のドレインに現れる電圧は、次第に上昇してチップ内部電源電圧Ｖｓｕｐに到達する。即ち、差動入力ＩＮ，ＩＮＢの変化がトリガーとなって、クロスカップル回路は正帰還で動作し、出力信号ＯＵＴをチップ内部電源電圧Ｖｓｕｐまで上昇させる。
【0100】
逆に、入力端子Ｉｎ２の差動入力ＩＮＢがＨレベルで入力端子Ｉｎ１の差動入力ＩＮがＬレベルの場合には、トランジスタＴ１がオフ、トランジスタＴ２がオンとなる。この場合には、出力端子ＯＵＴはＬレベルとなる。トランジスタＴ３，Ｔ４によるクロスカップル回路により、トランジスタＴ４はオフとなって、出力端子ＯＵＴはＬレベルに維持される。
【0101】
図１１に示すように、差動入力ＩＮ，ＩＮＢのレベルは、動作電圧ＶＤＤレベルである。一方、出力信号ＯＵＴのレベルは、チップ内電源生成回路４０からのチップ内部電源電圧Ｖｓｕｐレベル（例えば、２．２Ｖや４Ｖ等）となる。こうして、レベルシフタＬＳは、動作電圧ＶＤＤレベルの信号を、チップ内部電源電圧Ｖｓｕｐレベルの信号にレベルシフトすることが可能である。
【0102】
図１２は電源投入直後の電圧波形を示している。図１２に示すように、電源投入直後において、動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣはＨレベルに設定される。即ち、電源投入によってチップ外部からの電源電圧ＶＣＣは上昇し、電源電圧ＶＣＣが例えば０．５Ｖに到達することで動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣもＨレベルとなる。電源電圧ＶＣＣの上昇により、例えばシーケンサ２７が動作を開始し、差動入力ＩＮ，ＩＮＢ等を発生するものとする。例えば図１２に示すように、電源投入直後において差動入力ＩＮはＨレベルとなる。しかし、この場合には、動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣもＨレベルである。従って、トランジスタＴ７はオフ、トランジスタＴ８はオンであり、出力端子Ｏ１の出力信号ＯＵＴはＬレベルを維持する。従って、トランジスタＴ９はオフのままであり、アナログ回路７１は動作を開始しない。
【0103】
動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣがＬレベルになると、トランジスタＴ７がオン、トランジスタＴ８がオフとなって、差動入力ＩＮに従った論理でチップ内部電源電圧Ｖｓｕｐの出力信号ＯＵＴが出力端子Ｏ１から出力される。出力信号ＯＵＴがＨレベルになると、トランジスタＴ９がオンとなり、アナログ回路７１が動作を開始する。
【0104】
【0105】
ロウデコーダ２５以外にも、初期化が必要なレベルシフタが存在する。例えば、シーケンサ２７の出力は、１．５Ｖ～２．０Ｖ程度の動作電圧ＶＤＤレベルであることがある。これに対し、ロウデコーダ２５、メモリセルアレイ２３、センスアンプ２４等は、動作電圧ＶＤＤレベルでは駆動することができない場合がある。そこで、図３等では省略されているが、シーケンサ２７の出力をレベルシフタＬＳに与えて、ロウデコーダ２５、メモリセルアレイ２３、センスアンプ２４等を駆動する電圧レベルに変換するようになっている。
【0106】
図１３は各プレーンＰＢの電圧生成回路２８に、それぞれレベルシフタＬＳと同様の構成のＬＳＰ１～ＬＳＰ３によりシーケンサ２７からの信号を供給する例を示している。図１３は供給すべき電圧レベルに応じたチップ内部電源電圧Ｖｓｕｐとして、レベルシフタＬＳＰ１にはセンスアンプ用の動作電圧ＶＤＤＳＡ（例えば２．２Ｖ）、レベルシフタＬＳＰ２にはアナログ電源生成回路用の動作電圧ＶＤＤＡ（例えば２．２Ｖ）、レベルシフタＬＳＰ３にはセンスアンプ・データレジス等に必要な電源電圧ＶＸ２（例えば４Ｖ）を与える例を示している。
【0107】
シーケンサ２７には、チップ内電源生成回路４０から動作電圧ＶＤＤ（例えば、１．５Ｖ～２．０Ｖ）が与えられる。シーケンサ２７の動作電圧ＶＤＤレベルの信号をレベルシフタＬＳＰ１～ＬＳＰ３に出力する。チップ内電源生成回路４０のリニアレギュレータ４０ａは、電源電圧ＶＣＣから動作電圧ＶＤＤＳＡを作成してレベルシフタＬＳＰ１、電圧生成回路２８、メモリセルアレイ２３及びセンスアンプ２４に与える。チップ内電源生成回路４０のリニアレギュレータ４０ｂは、電源電圧ＶＣＣから動作電圧ＶＤＤＡを作成してレベルシフタＬＳＰ２、電圧生成回路２８、ＭＵＸスイッチ２９及びロウデコーダ２５に与える。また、チップ内電源生成回路４０のチャージポンプ４０ｃは、電源電圧ＶＸを作成してレベルシフタＬＳＰ３、電圧生成回路２８、ＭＵＸスイッチ２９及びデータレジスタ２４Ｂに与える。
【0108】
レベルシフタＬＳＰ１～ＬＳＰ３は、動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣがＬレベルの期間に、シーケンサ２７の出力に基づいて、入力された電源電圧レベルの出力を電圧生成回路２８に供給する。なお、動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣがＨレベルの場合にはレベルシフタＬＳＰ１～ＬＳＰ３の出力はＬレベルのままである。
【0109】
【0110】
図１４の例では、電圧生成回路２８には、複数のレベルシフタＬＳ１を介してシーケンサ２７の出力が与えられる。同様に、メモリセルアレイ２３は、複数のレベルシフタＬＳ２を介してシーケンサ２７の出力が与えられ、センスアンプ２４には、複数のレベルシフタＬＳ３を介してシーケンサ２７の出力が与えられる。レベルシフタＬＳ１～ＬＳ３は、リニアレギュレータ４０ａからの動作電圧ＶＤＤＳＡが与えられ、シーケンサ２７の出力を動作電圧ＶＤＤＳＡレベルにレベルシフトさせて、それぞれ電圧生成回路２８、メモリセルアレイ２３又はセンスアンプ２４に出力する。
【0111】
これらのレベルシフタＬＳ１～ＬＳ３には、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが供給されている。動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣのＨレベル時には、レベルシフタＬＳ１～ＬＳ３の出力はＬレベルであり、動作許可信号ＶＤＤＲＥＡＤＹｎ＿ＣがＬレベルになると、レベルシフタＬＳ１～ＬＳ３は、動作電圧ＶＤＤＳＡレベルの出力を出力する。
【0112】
次に、このように構成された実施形態の動作について図１５及び図１６を参照して説明する。図１５は各プレーンＰＢに供給される動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを説明するための説明図である。図１６は実施形態におけるＩＣＣ電流のピークを説明するための説明図である。
【0113】
図１５の例は、不揮発性メモリ２を各プレーンＰＢ０～ＰＢ３とその他の周辺回路２Ａに分け、チップ内電源生成回路４０から不揮発性メモリ２の領域毎に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを供給する例を示している。例えば、チップ内電源生成回路４０は、周辺回路２Ａ及びプレーンＰＢ０には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞を供給し、プレーンＰＢ１には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜１＞を供給し、プレーンＰＢ２には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜２＞を供給し、プレーンＰＢ３には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を供給する。なお、周辺回路２Ａに、プレーンＰＢ０とは別の系統の動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを供給するようになっていてもよい。
【0114】
図１５の下段は、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞の信号の変化を示しており、ローアクティブである動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞は、同時にアクティブとならずに、順次アクティブに変化することを示している。
【0115】
図１６は上段に、不揮発性メモリ２内における電源電圧ＶＣＣ、動作電圧ＶＤＤ、基準電圧ＶＲＥＦの変化と、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞がアクティブとなるタイミングと、パワーオンのシーケンスが完了したことを示す信号ＬＯＷＶＤＤｎの変化を示している。また、図１６の下段は、ＩＣＣ電流の変化を示している。
【0116】
時刻ｔ０において電源投入が行われると、チップ内電源生成回路４０の初期充電回路４１は、電源入力用パッド群３５からの電源電圧ＶＣＣによる初期充電を開始する。図１６に示す初期充電期間において、初期充電回路４１の出力端に現れる初期動作電圧ＶＤＤｉｎｔは次第に上昇し、例えば１．３Ｖに到達する。初期充電回路４１により、ＶＤＤ供給配線の電圧を一段階で通常電圧レベルの電源電圧ＶＤＤ（２．０Ｖ）まで上昇させずに、一旦初期動作電圧ＶＤＤｉｎｔまで上昇させるようになっていることから、ＩＣＣ電流のピークを抑制することが可能である。なお、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃについても初期充電時に立ち上がる。
【0117】
チップ内電源生成回路４０のＶＲＥＦ生成回路４２は、電源電圧ＶＣＣを用いて、基準電圧ＶＲＥＦを生成する。ＶＲＥＦ生成回路４２は生成した基準電圧ＶＲＥＦをレギュレータ４３に供給する。タイマ４４によって、初期充電回路４１からの初期動作電圧ＶＤＤｉｎｔ及びＶＲＥＦ生成回路４２からの基準電圧ＶＲＥＦがいずれも規定の電圧レベルで安定するために必要となる時間が経過したと判断される時刻ｔ１において、レギュレータ４３が動作を開始する。レギュレータ４３は、図１６のＶＤＤ充電期間において、２．０Ｖの動作電圧ＶＤＤを生成する。
【0118】
タイマ４４によって、動作電圧ＶＤＤによる回路負荷への充電が完了するために必要となる時間が経過したと判断される時刻ｔ２以降において、動作許可信号生成回路４５は、リセット解放を実施する。即ち、動作許可信号生成回路４５は、図１５に示す動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を順次発生する。図１６では、これらの動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞がローアクティブになったタイミングを下向き矢印にて示している。即ち、先ず、周辺回路２Ａ及びプレーンＰＢ０内の論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞によってリセット解放され、次いで、プレーンＰＢ１，ＰＢ２，ＰＢ３の順で、それぞれのプレーン内に構成された論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜１＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞によって順次リセット解放される。
【0119】
これにより、図１６に示すように、ＩＣＣ電流のピークは分散され、ピーク電流は比較的小さい。リセット解放が終了すると、パワーオンシーケンスが終了したことを示す信号ＬＯＷＶＤＤｎがアクティブ（“Ｈ”）となる。
【0120】
このように、本実施形態においては、電源投入時において、不揮発性メモリ２内を複数の領域に分け、領域毎にリセット解放タイミングを調整しており、ピーク電流を抑制することができる。
【0121】
（第２の実施形態）
図１７は第２の実施形態を示すブロック図である。図１７において図２と同一の構成要素には同一符号を付して説明を省略する。また、図１８はチップ内電源生成回路５０の構成の一例を示すブロック図である。本実施形態はマルチチップ構成の場合において電流ピークを抑制するものである。
図１７は第２の実施形態を示すブロック図である。図１７において図２と同一の構成要素には同一符号を付して説明を省略する。また、図１８はチップ内電源生成回路５０の構成の一例を示すブロック図である。本実施形態はマルチチップ構成の場合において電流ピークを抑制するものである。
【0122】
本実施形態における不揮発性メモリ２は、チップ内電源生成回路４０に代えてチップ内電源生成回路５０を採用する。チップ内電源生成回路５０は、マルチチップに対応するものであり、例えば、チップ毎に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃの発生タイミングを制御するものである。
【0123】
チップ化された不揮発性メモリ２（以下、メモリチップ２という）は複数積層されて、マルチチップ構成でパッケージ化されることがある。この場合には、１つのメモリコントローラ１によって、パッケージに含まれる複数のメモリチップ２が制御されることがある。即ち、各種制御信号及び電源を供給する各種配線は、パッケージ内の各メモリチップ２で共有される。すなわち、パッケージにおいては、信号ＡＬＥ，ＣＬＥ，ＤＱ，ＤＱＳ，／ＤＱＳ，／ＷＥ，／ＲＥ，ＲＥ等が共有される。これらの信号線が供給されるグループをチャネルともいう。
【0124】
パッケージ内は１つ又は複数のチップイネーブル信号／ＣＥにより駆動される。共通のチップイネーブル信号／ＣＥにより駆動されるメモリチップ２のグループにおいて、各メモリチップ２を選択するために、チップアドレスＣＡＤＤが用いられる。例えば、３ビットのチップアドレスによって８つのメモリチップ２を特定できる。なお、チップアドレスＣＡＤＤによって特定されるメモリチップ２をＬＵＮという。
【0125】
図１７において、チップ内電源生成回路５０には、チップアドレス指定パッドを介してチップアドレスＣＡＤＤが供給される。チップ内電源生成回路５０は、チップ内電源生成回路４０と同様に、プレーンＰＢ毎に異なるタイミングの動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生して、不揮発性メモリ２内のプレーンＰＢ等の各領域に出力する。更に、本実施形態においては、チップ内電源生成回路５０は、メモリチップ２毎に異なるタイミングの動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生する。この制御のために、チップ内電源生成回路５０は、チップアドレス指定パッドからチップアドレスＣＡＤＤを取得する。
【0126】
図１８において、チップ内電源生成回路５０は、動作許可信号生成回路４５に代えて動作許可信号生成回路５３を採用すると共に、アドレス検出回路５１及びアドレスレジスタ５２を有する点が図９のチップ内電源生成回路４０と異なる。メモリチップ２のチップアドレス指定パッドを介して入力されたチップアドレスＣＡＤＤは、アドレス検出回路５１に与えられる。アドレス検出回路５１は、自チップのチップアドレスＣＡＤＤを検出して、検出したチップアドレスＣＡＤＤをアドレスレジスタ５２に与えて記憶させる。こうして、アドレスレジスタ５２には、自メモリチップ２を特定するチップアドレスＣＡＤＤが格納される。
【0127】
動作許可信号生成回路５３は、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃの発生に際してアドレスレジスタ５２のチップアドレスＣＡＤＤを読み出す。動作許可信号生成回路５３は、読み出したチップアドレスＣＡＤＤに対応する期間において、プレーンＰＢ毎に異なるタイミングで動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを出力するようになっている。例えば、動作許可信号生成回路５３は、チップアドレスＣＡＤＤが偶数チップアドレスか奇数チップアドレスかに基づいて、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを出力する期間を異ならせてもよい。例えば、動作許可信号生成回路５３は、読み出したチップアドレスＣＡＤＤが偶数チップアドレスの場合には、リセット解放期間の開始直後の第１時刻からプレーンＰＢ毎に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを出力し、奇数チップアドレスの場合には、第１時刻から所定の遅延時間後の第２時刻からプレーンＰＢ毎に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを出力するようになっていてもよい。
【0128】
このように、マルチチップ構成のメモリチップ２においては、メモリチップ２毎に、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが発生する期間を異ならせることが可能である。例えば、チップアドレスＣＡＤＤが偶数のメモリチップ２とチップアドレスＣＡＤＤが奇数のメモリチップ２とで、異なる期間に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生させることも可能である。
【0129】
次に、このように構成された実施形態の動作について図１９から図２３を参照して説明する。図１９は偶数チップアドレスのメモリチップ２（以下、偶数メモリチップ２という）による第１グループと奇数チップアドレスのメモリチップ２（以下、奇数メモリチップ２という）による第２グループとを示す説明図である。図２０は上段に第１グループ、下段に第２グループの各メモリチップ２における動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを説明するための説明図である。図２１は第２の実施形態におけるＩＣＣ電流を示す波形図である。図２３は第２実施形態におけるＩＣＣ電流のピークを説明するための説明図である。
【0130】
図１９から図２３はパッケージ内の各メモリチップ２を偶数チップアドレスの第１グループと奇数チップアドレスの第２グループとに分け、第１グループと第２グループとで、異なる期間に動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃを発生させる例を示している。なお、パッケージ内の各メモリチップ２においてＩＣＣ電流のピークを分散させればよく、パッケージ内のメモリチップ２のグループ分けは上記第１，第２グループに限定されるものではなく、３つ以上のグループに分けてもよい。
【0131】
図１９の例では、チップアドレスＣＡＤＤがＣＡＤＤ＝０，２，４，６の偶数チップアドレスを有する第１グループのメモリチップ２と、チップアドレスＣＡＤＤがＣＡＤＤ＝１，３，５，７の奇数チップアドレスを有する第１グループのメモリチップ２とに分ける例を示している。
【0132】
本実施形態においても、チップ内電源生成回路５０は、周辺回路２Ａ及びプレーンＰＢ０には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞を供給し、プレーンＰＢ１には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜１＞を供給し、プレーンＰＢ２には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜２＞を供給し、プレーンＰＢ３には動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を供給する。図２０に示すように、ローアクティブである動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞は、同時にアクティブとならずに、順次アクティブに変化する。
【0133】
本実施形態においては、チップ内電源生成回路５０は、アドレスレジスタ５２から読み出したチップアドレスＣＡＤＤにより、自チップが第１グループに属するか第２グループに属するかを判定する。チップ内電源生成回路５０は、第１グループに属するか第２グループに属するかに応じた異なるタイミングで、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を出力する。
【0134】
図２０をこの状態を示しており、偶数チップアドレスの第１グループに属するメモリチップ２の動作許可信号生成回路５３は、第１時刻ｔ３から動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を順次出力する。その後に、奇数チップアドレスの第２グループに属するメモリチップ２の動作許可信号生成回路５３は、第２時刻ｔ４から動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞を順次出力する。
【0135】
図２１は奇数メモリチップ２におけるＩＣＣ電流、偶数メモリチップ２におけるＩＣＣ電流及びパッケージ全体のＩＣＣ電流を示している。動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞が第１グループと第２グループとで異なる期間に出力されることから、図２１に示すように、偶数メモリチップ２におけるリセット解放によるＩＣＣ電流のピークと奇数メモリチップ２におけるリセット解放によるＩＣＣ電流のピークとは異なるタイミングに発生する。偶数メモリチップ２のＩＣＣ電流のピークと、奇数メモリチップ２のＩＣＣ電流のピークとが分散される結果、パッケージ全体としてのＩＣＣ電流ピークは抑制される。
【0136】
図２２は、各メモリチップ２に構成されるレベルシフタの例を示す図である。図２２の例では、各メモリチップ２には、図１０と同様の構成のレベルシフタＬＳが設けられている。各メモリチップ２の各レベルシフタＬＳには、動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃが供給されて、動作が制御されるようになっている。
【0137】
【0138】
時刻ｔ０における電源投入から時刻ｔ２のＶＤＤ充電期間の終了までの動作は、第１の実施形態と同様である。本実施形態においては、ＶＤＤ充電期間終了後の第１時刻ｔ３において、偶数チップアドレスのメモリチップ２の動作許可信号生成回路５３から動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞が順次発生する。これにより、チップアドレスＣＡＤＤ＝０，２，４，６を有する第１グループの各メモリチップ２の周辺回路２Ａ及びプレーンＰＢ０内の論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞によってリセット解放され、次いで、プレーンＰＢ１，ＰＢ２，ＰＢ３の順で、それぞれのプレーン内に構成された論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜１＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞によって順次リセット解放される。
【0139】
偶数チップアドレスの各メモリチップ２においてリセット解放が終了した後の第２時刻ｔ４において、奇数チップアドレスのメモリチップ２の動作許可信号生成回路５３から動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞が順次発生する。これにより、チップアドレスＣＡＤＤ＝１，３，５，７を有する第２グループの各メモリチップ２の周辺回路２Ａ及びプレーンＰＢ０内の論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜０＞によってリセット解放され、次いで、プレーンＰＢ１，ＰＢ２，ＰＢ３の順で、それぞれのプレーン内に構成された論理回路やレベルシフタが動作許可信号ＶＤＤＲＥＡＤＹｎ＿Ｃ＜１＞～ＶＤＤＲＥＡＤＹｎ＿Ｃ＜３＞によって順次リセット解放される。
【0140】
これにより、図２３に示すように、各メモリチップ２内においてＩＣＣ電流のピークが分散されると共に、パッケージ内においてＩＣＣ電流のピークが２つに分散されることになり、パッケージ全体としてピーク電流を抑制することができる。
【0141】
このように、本実施形態においては、第１の実施形態と同様の効果が得られると共に、マルチチップ構成においてパッケージ全体としてピーク電流を抑制することが可能である。
【0142】
（変形例）
図２４は変形例を示すブロック図である。図２４において図１８と同一の構成要素には同一符号を付して説明を省略する。上記各実施形態においては、リセット解放タイミングをメモリチップ２内の領域毎やメモリチップ２毎に分散することで、ＩＣＣ電流のピークを抑制した。本変形例は、ＶＤＤ充電のタイミングをメモリチップ２毎に分散することで、ＩＣＣ電流のピークを抑制するものである。
図２４は変形例を示すブロック図である。図２４において図１８と同一の構成要素には同一符号を付して説明を省略する。上記各実施形態においては、リセット解放タイミングをメモリチップ２内の領域毎やメモリチップ２毎に分散することで、ＩＣＣ電流のピークを抑制した。本変形例は、ＶＤＤ充電のタイミングをメモリチップ２毎に分散することで、ＩＣＣ電流のピークを抑制するものである。
【0143】
本変形例は、チップ内電源生成回路５０に代えてチップ内電源生成回路６０を採用した点が図１７の第２実施形態と異なる。チップ内電源生成回路６０は、レギュレータ４３に代えてレギュレータ６１を採用した点が図１８のチップ内電源生成回路５０と異なる。
【0144】
レギュレータ６１は、タイマ４４からの時刻情報だけでなく、アドレスレジスタ５２からのチップアドレスＣＡＤＤも利用して、ＶＤＤ充電を行う。即ち、レギュレータ６１は、アドレスレジスタ５２から読み出したチップアドレスＣＡＤＤに対応する期間において、メモリチップ２毎に異なる期間にＶＤＤ充電を実施するようになっている。
【0145】
例えば、レギュレータ６１は、チップアドレスＣＡＤＤが偶数チップアドレスか奇数チップアドレスかに基づいて、ＶＤＤ充電期間を異ならせてもよい。例えば、レギュレータ６１は、読み出したチップアドレスＣＡＤＤが偶数チップアドレスの場合には、タイマ４４からの時刻情報に基づく第３時刻からＶＤＤ充電を開始し、奇数チップアドレスの場合には、第３時刻から所定の遅延時間後の第４時刻からＶＤＤ充電を開始するようになっていてもよい。
【0146】
次に、このように構成された変形例の動作について図２５を参照して説明する。図２５は変形例におけるＩＣＣ電流のピークを説明するための説明図である。図２５は図２３と同様の表記方法によって、変形例におけるＩＣＣ電流のピーク抑制を示している。
【0147】
時刻ｔ０における電源投入からＶＤＤ充電の開始までの動作は、第２の実施形態と同様である。本変形例においては、タイマ４４からの時刻情報に基づくＶＤＤ充電期間の開始時刻、即ち、第３時刻ｔ１ａにおいて、偶数チップアドレスのメモリチップ２のレギュレータ６１がＶＤＤ充電動作を開始する。これにより、偶数メモリチップ２において、ＶＤＤ供給配線は約２．０Ｖの通常電圧レベルの動作電圧ＶＤＤとなる。なお、奇数チップアドレスのメモリチップ２のレギュレータ６１は、第３時刻ｔ１ａになってもＶＤＤ充電動作を開始しない。これにより、図２５に示すように、偶数メモリチップ２においてＩＣＣ電流が増加する一方、奇数メモリチップ２においてはＩＣＣ電流は増加しない。
【0148】
偶数チップアドレスの各メモリチップ２においてＶＤＤ充電が終了した後の第４時刻ｔ１ｂにおいて、奇数チップアドレスのメモリチップ２のレギュレータ６１がＶＤＤ充電動作を開始する。これにより、奇数メモリチップ２において、ＶＤＤ供給配線は約２．０Ｖの通常電圧レベルの動作電圧ＶＤＤとなる。これにより、図２５に示すように、奇数メモリチップ２においてＩＣＣ電流が増加する一方、奇数メモリチップ２においてはＶＤＤ充電期間を終了しており、ＩＣＣ電流は増加しない。
【0149】
他の動作は第２実施形態と同様である。これにより、図２５に示すように、各メモリチップ２内においてリセット解放に伴うＩＣＣ電流のピークが分散されると共に、パッケージ内においてＶＤＤ充電動作及びリセット解放についてＩＣＣ電流のピークが２つに分散されることになり、パッケージ全体としてピーク電流を抑制することができる。
【0150】
このように、本実施形態においては、第２の実施形態と同様の効果が得られると共に、ＶＤＤ充電期間におけるピーク電流を抑制することが可能である。
【0151】
本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【符号の説明】
【0152】
メモリコントローラ、２…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ａ…センスアンプユニット群、２４Ｂ…データレジスタ、２５…ロウデコーダ、、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、２９…ＭＵＸスイッチ、２Ａ…周辺回路、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用パッド群、４０…チップ内電源生成回路、４１…初期充電回路、４２…ＶＲＥＦ生成回路、４３…レギュレータ、４４…タイマ、４５…動作許可信号生成回路、５０…チップ内電源生成回路、５１…アドレス検出回路、５２…アドレスレジスタ、５３…動作許可信号生成回路、６０…チップ内電源生成回路、６１…レギュレータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】