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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043354
(43)【公開日】2024-03-29
(54)【発明の名称】スイッチ回路
(51)【国際特許分類】
H04B 1/40 20150101AFI20240322BHJP
H03K 17/00 20060101ALI20240322BHJP
【ＦＩ】
H04B1/40
H03K17/00 E
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2022148497
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】100189430
【弁理士】
【氏名又は名称】吉川 修一
(74)【代理人】
【識別番号】100190805
【弁理士】
【氏名又は名称】傍島 正朗
(72)【発明者】
【氏名】田部井 慎
【テーマコード（参考）】
5J055
5K011
【Ｆターム（参考）】
5J055AX28
5J055AX52
5J055BX05
5J055CX03
5J055CX24
5J055DX12
5J055DX61
5J055EY01
5J055EY21
5J055GX01
5J055GX02
5J055GX04
5K011AA06
5K011BA04
5K011DA02
5K011DA12
5K011DA27
5K011JA01
5K011KA13
(57)【要約】 （修正有）
【課題】端子間のアイソレーションを改善することができるスイッチ回路を提供する。
【解決手段】通信装置５において、スイッチ回路１は、入出力端子１０１及び入出力端子１０２を含む基板と、前記基板に配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ソース端子３１Ｓが電力増幅器１１の入力端に接続され、ドレイン端子３１Ｄが第１入出力端子１０１に接続されるスイッチ３１と、前記基板に配置され、ゲート端子３１Ｇに接続される電圧制御回路４１と、前記基板に配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ソース端子３２Ｓが第２入出力端子１０２に接続され、ドレイン端子３２Ｄが電力増幅器１１の出力端に接続されるスイッチ３２と、前記基板に電圧制御回路４１と離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２と、を備える。
【選択図】図１
【解決手段】通信装置５において、スイッチ回路１は、入出力端子１０１及び入出力端子１０２を含む基板と、前記基板に配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ソース端子３１Ｓが電力増幅器１１の入力端に接続され、ドレイン端子３１Ｄが第１入出力端子１０１に接続されるスイッチ３１と、前記基板に配置され、ゲート端子３１Ｇに接続される電圧制御回路４１と、前記基板に配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ソース端子３２Ｓが第２入出力端子１０２に接続され、ドレイン端子３２Ｄが電力増幅器１１の出力端に接続されるスイッチ３２と、前記基板に電圧制御回路４１と離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１入出力端子及び第２入出力端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ソース端子が電力増幅器の入力端に接続され、前記第１ドレイン端子が前記第１入出力端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ソース端子が前記第２入出力端子に接続され、前記第２ドレイン端子が前記電力増幅器の出力端に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ソース端子が電力増幅器の入力端に接続され、前記第１ドレイン端子が前記第１入出力端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ソース端子が前記第２入出力端子に接続され、前記第２ドレイン端子が前記電力増幅器の出力端に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
【請求項2】
前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
請求項１に記載のスイッチ回路。
請求項１に記載のスイッチ回路。
【請求項3】
前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
請求項１又は２に記載のスイッチ回路。
請求項１又は２に記載のスイッチ回路。
【請求項4】
前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と同レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
請求項１又は２に記載のスイッチ回路。
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と同レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
請求項１又は２に記載のスイッチ回路。
【請求項5】
前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路と前記第１ゲート端子との間に接続される第１ローパスフィルタと、
前記基板に配置され、前記第２電圧制御回路と前記第２ゲート端子との間に接続される第２ローパスフィルタと、を備える、
請求項１又は２に記載のスイッチ回路。
前記基板に配置され、前記第１電圧制御回路と前記第１ゲート端子との間に接続される第１ローパスフィルタと、
前記基板に配置され、前記第２電圧制御回路と前記第２ゲート端子との間に接続される第２ローパスフィルタと、を備える、
請求項１又は２に記載のスイッチ回路。
【請求項6】
前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路に接続される第１入力論理回路と、
前記基板に前記第１入力論理回路と離間して配置され、前記第２電圧制御回路に接続される第２入力論理回路と、を備える、
請求項１又は２に記載のスイッチ回路。
前記基板に配置され、前記第１電圧制御回路に接続される第１入力論理回路と、
前記基板に前記第１入力論理回路と離間して配置され、前記第２電圧制御回路に接続される第２入力論理回路と、を備える、
請求項１又は２に記載のスイッチ回路。
【請求項7】
前記スイッチ回路は、さらに、
前記基板に配置された低雑音増幅器と、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ソース端子が前記第１入出力端子に接続され、前記第３ドレイン端子が前記低雑音増幅器の出力端に接続される第３スイッチと、
前記基板に配置され、前記第３ゲート端子に接続される第３電圧制御回路と、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ソース端子が前記低雑音増幅器の入力端に接続され、前記第４ドレイン端子が前記第２入出力端子に接続される第４スイッチと、
前記基板に前記第３電圧制御回路と離間して配置され、前記第４ゲート端子に接続される第４電圧制御回路と、を備える、
請求項１又は２に記載のスイッチ回路。
前記基板に配置された低雑音増幅器と、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ソース端子が前記第１入出力端子に接続され、前記第３ドレイン端子が前記低雑音増幅器の出力端に接続される第３スイッチと、
前記基板に配置され、前記第３ゲート端子に接続される第３電圧制御回路と、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ソース端子が前記低雑音増幅器の入力端に接続され、前記第４ドレイン端子が前記第２入出力端子に接続される第４スイッチと、
前記基板に前記第３電圧制御回路と離間して配置され、前記第４ゲート端子に接続される第４電圧制御回路と、を備える、
請求項１又は２に記載のスイッチ回路。
【請求項8】
前記第３電圧制御回路及び前記第３スイッチの間の距離は、前記第３電圧制御回路及び前記第４スイッチの間の距離よりも短い、
請求項７に記載のスイッチ回路。
請求項７に記載のスイッチ回路。
【請求項9】
前記第４電圧制御回路及び前記第４スイッチの間の距離は、前記第４電圧制御回路及び前記第３スイッチの間の距離よりも短い、
請求項７に記載のスイッチ回路。
請求項７に記載のスイッチ回路。
【請求項10】
前記第３電圧制御回路は、前記第３ゲート端子に第３ゲート電圧を印加するよう構成され、
前記第４電圧制御回路は、前記第４ゲート端子に前記第３ゲート電圧と同レベルの第４ゲート電圧を前記第３ゲート電圧と同期して印加するよう構成される、
請求項７に記載のスイッチ回路。
前記第４電圧制御回路は、前記第４ゲート端子に前記第３ゲート電圧と同レベルの第４ゲート電圧を前記第３ゲート電圧と同期して印加するよう構成される、
請求項７に記載のスイッチ回路。
【請求項11】
前記スイッチ回路は、さらに、
前記第３電圧制御回路と前記第３ゲート端子との間に接続される第３ローパスフィルタと、
前記第４電圧制御回路と前記第４ゲート端子との間に接続される第４ローパスフィルタと、を備える、
請求項７に記載のスイッチ回路。
前記第３電圧制御回路と前記第３ゲート端子との間に接続される第３ローパスフィルタと、
前記第４電圧制御回路と前記第４ゲート端子との間に接続される第４ローパスフィルタと、を備える、
請求項７に記載のスイッチ回路。
【請求項12】
ＳＰｎＴ型のスイッチ回路であって、
共通端子、第１選択端子及び第２選択端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ドレイン端子が前記共通端子に接続され、前記第１ソース端子が前記第１選択端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ドレイン端子が前記共通端子に接続され、前記第２ソース端子が前記第２選択端子に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
共通端子、第１選択端子及び第２選択端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ドレイン端子が前記共通端子に接続され、前記第１ソース端子が前記第１選択端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ドレイン端子が前記共通端子に接続され、前記第２ソース端子が前記第２選択端子に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
【請求項13】
前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
請求項１２に記載のスイッチ回路。
請求項１２に記載のスイッチ回路。
【請求項14】
前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
請求項１２又は１３に記載のスイッチ回路。
請求項１２又は１３に記載のスイッチ回路。
【請求項15】
前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
請求項１２又は１３に記載のスイッチ回路。
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
請求項１２又は１３に記載のスイッチ回路。
【請求項16】
前記スイッチ回路は、さらに、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ドレイン端子が前記第１ソース端子及び前記第１選択端子の間の経路に接続され、前記第３ソース端子がグランドに接続される第３スイッチと、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ドレイン端子が前記第２ソース端子及び前記第２選択端子の間の経路に接続され、前記第４ソース端子がグランドに接続される第４スイッチと、を備え、
前記第１電圧制御回路は、さらに、前記第３ゲート端子に接続され、
前記第２電圧制御回路は、さらに、前記第４ゲート端子に接続されている、
請求項１２又は１３に記載のスイッチ回路。
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ドレイン端子が前記第１ソース端子及び前記第１選択端子の間の経路に接続され、前記第３ソース端子がグランドに接続される第３スイッチと、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ドレイン端子が前記第２ソース端子及び前記第２選択端子の間の経路に接続され、前記第４ソース端子がグランドに接続される第４スイッチと、を備え、
前記第１電圧制御回路は、さらに、前記第３ゲート端子に接続され、
前記第２電圧制御回路は、さらに、前記第４ゲート端子に接続されている、
請求項１２又は１３に記載のスイッチ回路。
【請求項17】
前記第１電圧制御回路及び前記第３スイッチの間の距離は、前記第１電圧制御回路及び前記第４スイッチの間の距離よりも短い、
請求項１６に記載のスイッチ回路。
請求項１６に記載のスイッチ回路。
【請求項18】
前記第２電圧制御回路及び前記第４スイッチの間の距離は、前記第２電圧制御回路及び前記第３スイッチの間の距離よりも短い、
請求項１６に記載のスイッチ回路。
請求項１６に記載のスイッチ回路。
【請求項19】
前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加し、かつ、前記第３ゲート端子に前記第１ゲート電圧と逆レベルの第３ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加し、かつ、前記第４ゲート端子に前記第２ゲート電圧と逆レベルの第４ゲート電圧を前記第２ゲート電圧と同期して印加するよう構成される、
請求項１６に記載のスイッチ回路。
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加し、かつ、前記第４ゲート端子に前記第２ゲート電圧と逆レベルの第４ゲート電圧を前記第２ゲート電圧と同期して印加するよう構成される、
請求項１６に記載のスイッチ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチ回路に関する。
【背景技術】
【0002】
移動体通信機器では、一般的に複数のスイッチが実装される。例えば、特許文献１には、電力増幅器と低雑音増幅器とを切り替えるためのスイッチ回路が開示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／０２２６３６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上記従来技術では、スイッチ回路に含まれる複数の端子間のアイソレーションが不足する場合がある。
【0005】
そこで、本発明は、端子間のアイソレーションを改善することができるスイッチ回路を提供する。
【課題を解決するための手段】
【0006】
本発明の一態様に係るスイッチ回路は、第１入出力端子及び第２入出力端子を含む基板と、基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、第１ソース端子が電力増幅器の入力端に接続され、第１ドレイン端子が第１入出力端子に接続される第１スイッチと、基板に配置され、第１ゲート端子に接続される第１電圧制御回路と、基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、第２ソース端子が第２入出力端子に接続され、第２ドレイン端子が電力増幅器の出力端に接続される第２スイッチと、基板に第１電圧制御回路と離間して配置され、第２ゲート端子に接続される第２電圧制御回路と、を備える。
【0007】
本発明の一態様に係るスイッチ回路は、ＳＰｎＴ型のスイッチ回路であって、共通端子、第１選択端子及び第２選択端子を含む基板と、基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、第１ドレイン端子が共通端子に接続され、第１ソース端子が第１選択端子に接続される第１スイッチと、基板に配置され、第１ゲート端子に接続される第１電圧制御回路と、基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、第２ドレイン端子が共通端子に接続され、第２ソース端子が第２選択端子に接続される第２スイッチと、基板に第１電圧制御回路と離間して配置され、第２ゲート端子に接続される第２電圧制御回路と、を備える。
【発明の効果】
【0008】
本発明によれば、端子間のアイソレーションを改善することができる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
以下、本発明の実施の形態について、図面を用いて詳細に説明する。なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置及び接続形態などは、一例であり、本発明を限定する主旨ではない。
【0011】
なお、各図は、本発明を示すために適宜強調、省略、又は比率の調整を行った模式図であり、必ずしも厳密に図示されたものではなく、実際の形状、位置関係、及び比率とは異なる場合がある。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡素化される場合がある。
【0012】
以下の各図において、ｘ軸及びｙ軸は、基板の主面と平行な平面上で互いに直交する軸である。具体的には、平面視において基板が矩形状を有する場合、ｘ軸は、基板の第１辺に平行であり、ｙ軸は、基板の第１辺と直交する第２辺に平行である。また、ｚ軸は、基板の主面に垂直な軸であり、その正方向は上方向を示し、その負方向は下方向を示す。
【0013】
本発明の回路構成において、「接続される」とは、接続端子及び／又は配線導体で直接接続される場合だけでなく、他の回路素子を介して電気的に接続される場合も含む。「Ａ及びＢの間に接続される」とは、Ａ及びＢの間でＡ及びＢの両方に接続されることを意味し、Ａ及びＢを結ぶ経路に直列配置される意味する。
【0014】
本発明に回路構成おいて、「端子」とは、要素内の導体が終了するポイントを意味する。なお、要素間の導体のインピーダンスが十分に低い場合には、端子は、単一のポイントだけでなく、要素間の導体上の任意のポイント又は導体全体と解釈される。
【0015】
本発明の部品配置において、「部品が基板に配置される」とは、部品が基板と接触した状態で基板上に配置されることに加えて、基板と接触せずに基板の上方に配置されること（例えば、部品が、基板上に配置された他の部品上に積層されること）、及び、部品の一部又は全部が基板内に埋め込まれて配置されることを含む。
【0016】
また、本発明の部品配置において、「Ａ及びＢの間の距離」とは、Ａ及びＢの間の最短距離を意味する。つまり、「Ａ及びＢの間の距離」とは、Ａの表面上の任意の点とＢの表面上の任意の点とを結ぶ複数の線分のうち最も短い線分の長さを意味する。
【0017】
また、「平行」及び「垂直」などの要素間の関係性を示す用語、及び、「矩形」などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表すのではなく、実質的に同等な範囲、例えば数％程度の誤差をも含むことを意味する。
【0018】
（実施の形態１）
実施の形態１について説明する。本実施の形態に係る通信装置５は、セルラーネットワーク又は無線ローカルエリアネットワーク（ＷＬＡＮ：Wireless Local Area Network）におけるユーザ端末（ＵＥ：User Equipment）又はＷＬＡＮデバイスに相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ、ウェアラブル・デバイス等である。なお、通信装置５は、ＩｏＴ（Internet of Things）センサ・デバイス、医療／ヘルスケア・デバイス、車、無人航空機（ＵＡＶ：Unmanned Aerial Vehicle）（いわゆるドローン）、無人搬送車（ＡＧＶ：Automated Guided Vehicle）であってもよい。
実施の形態１について説明する。本実施の形態に係る通信装置５は、セルラーネットワーク又は無線ローカルエリアネットワーク（ＷＬＡＮ：Wireless Local Area Network）におけるユーザ端末（ＵＥ：User Equipment）又はＷＬＡＮデバイスに相当し、典型的には、携帯電話、スマートフォン、タブレットコンピュータ、ウェアラブル・デバイス等である。なお、通信装置５は、ＩｏＴ（Internet of Things）センサ・デバイス、医療／ヘルスケア・デバイス、車、無人航空機（ＵＡＶ：Unmanned Aerial Vehicle）（いわゆるドローン）、無人搬送車（ＡＧＶ：Automated Guided Vehicle）であってもよい。
【0019】
【0020】
なお、図１は、例示的な回路構成であり、通信装置５及びスイッチ回路１は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供される通信装置５及びスイッチ回路１の説明は、限定的に解釈されるべきではない。
【0021】
［１．１ 通信装置５の回路構成］
まず、本実施の形態に係る通信装置５の回路構成について図１を参照しながら説明する。通信装置５は、スイッチ回路１と、アンテナ２と、ＲＦＩＣ（Radio Frequency Integrated Circuit）３と、電力増幅器１１と、フィルタ１２と、を備える。
まず、本実施の形態に係る通信装置５の回路構成について図１を参照しながら説明する。通信装置５は、スイッチ回路１と、アンテナ２と、ＲＦＩＣ（Radio Frequency Integrated Circuit）３と、電力増幅器１１と、フィルタ１２と、を備える。
【0022】
スイッチ回路１は、アンテナ２とＲＦＩＣ３との間で高周波信号を伝送する。スイッチ回路１の回路構成については後述する。
【0023】
アンテナ２は、フィルタ１２の一端に接続される。アンテナ２は、スイッチ回路１からフィルタ１２を介して供給される高周波信号を外部に出力する。また、アンテナ２は、通信装置５の外部から高周波信号を受信してスイッチ回路１へ供給する。なお、アンテナ２は、通信装置５に含まれなくてもよい。また、通信装置５は、アンテナ２に加えて、さらに１以上のアンテナを備えてもよい。
【0024】
ＲＦＩＣ３は、高周波信号を処理する信号処理回路の一例である。具体的には、ＲＦＩＣ３は、ＢＢＩＣ（Baseband Integrated Circuit）（図示せず）から入力された送信信号をアップコンバート等により信号処理し、当該信号処理して生成された高周波送信信号を、スイッチ回路１に出力する。さらに、ＲＦＩＣ３は、スイッチ回路１の受信経路を介して入力された高周波受信信号を、ダウンコンバート等により信号処理し、当該信号処理して生成された受信信号をＢＢＩＣへ出力してもよい。また、ＲＦＩＣ３は、スイッチ回路１及び／又は電力増幅器１１等を制御する制御部を有する。なお、ＲＦＩＣ３の制御部としての機能の一部又は全部は、ＲＦＩＣ３の外部に構成されてもよく、例えば、スイッチ回路１に構成されてもよい。
【0025】
電力増幅器１１は、スイッチ回路１に接続される。具体的には、電力増幅器１１の入力端は、スイッチ回路１のＰＡ接続端子１１１に接続され、電力増幅器１１の出力端は、スイッチ回路１のＰＡ接続端子１１２に接続される。この接続構成において、電力増幅器１１は、電源（図示せず）から供給される電力を用いて、ＲＦＩＣ３からＰＡ接続端子１１１及びスイッチ３１を介して受けた入力信号（送信信号）を増幅することができる。そして、電力増幅器１１は、増幅された送信信号を、ＰＡ接続端子１１２、スイッチ３２及び入出力端子１０２を介してアンテナ２に出力することができる。なお、電力増幅器１１は、スイッチ回路１に含まれてもよい。
【0026】
フィルタ１２は、所定バンドの送信帯域を含む通過帯域を有するバンドパスフィルタである。なお、フィルタ１２は、バンドパスフィルタに限定されず、ローパスフィルタ又はハイパスフィルタであってもよい。フィルタ１２は、スイッチ回路１の入出力端子１０２とアンテナ２との間に接続される。具体的には、フィルタ１２の一端は、アンテナ２に接続され、フィルタ１２の他端は、入出力端子１０２に接続される。なお、フィルタ１２は、通信装置５に含まれなくてもよい。
【0027】
所定バンドは、無線アクセス技術（ＲＡＴ：Radio Access Technology）を用いて構築される通信システムのための周波数バンドである。所定バンドは、標準化団体など（例えば３ＧＰＰ（登録商標）（3rd Generation Partnership Project）及びＩＥＥＥ（Institute of Electrical and Electronics Engineers）等）によって予め定義される。通信システムの例としては、５ＧＮＲ（5th Generation New Radio）システム、ＬＴＥ（Long Term Evolution）システム及びＷＬＡＮ（Wireless Local Area Network）システム等を挙げることができる。
【0028】
［１．２ スイッチ回路１の回路構成］
次に、本実施の形態に係るスイッチ回路１の回路構成について図１を参照しながら説明する。スイッチ回路１は、低雑音増幅器２１と、減衰器２２と、スイッチ３１～３６と、電圧制御回路４１～４６と、入力論理回路５１及び５２と、デジタル制御回路５３と、入出力端子１０１及び１０２と、ＰＡ接続端子１１１及び１１２と、制御端子１２１と、を備える。
次に、本実施の形態に係るスイッチ回路１の回路構成について図１を参照しながら説明する。スイッチ回路１は、低雑音増幅器２１と、減衰器２２と、スイッチ３１～３６と、電圧制御回路４１～４６と、入力論理回路５１及び５２と、デジタル制御回路５３と、入出力端子１０１及び１０２と、ＰＡ接続端子１１１及び１１２と、制御端子１２１と、を備える。
【0029】
入出力端子１０１は、第１入出力端子の一例であり、スイッチ回路１の外部接続端子（ＲＦＩＣ接続端子）である。入出力端子１０１は、ＲＦＩＣ３から送信信号を受けるための入力端子として機能し、かつ、ＲＦＩＣ３に受信信号を供給するための出力端子として機能する。入出力端子１０１は、スイッチ回路１の外部でＲＦＩＣ３に接続され、スイッチ回路１の内部でスイッチ３１、３３及び３５に接続される。
【0030】
入出力端子１０２は、第２入出力端子の一例であり、スイッチ回路１の外部接続端子（アンテナ接続端子）である。入出力端子１０２は、アンテナ２に送信信号を供給するための出力端子として機能し、かつ、アンテナ２から受信信号を受けるための入力端子として機能する。入出力端子１０２は、スイッチ回路１の外部でフィルタ１２の他端に接続され、スイッチ回路１の内部でスイッチ３２、３４及び３６に接続される。
【0031】
ＰＡ接続端子１１１は、スイッチ回路１の外部接続端子であり、電力増幅器１１に送信信号を供給するための出力端子として機能する。ＰＡ接続端子１１１は、スイッチ回路１の外部で電力増幅器１１の入力端に接続され、スイッチ回路１の内部でスイッチ３１を介して入出力端子１０１に接続される。
【0032】
ＰＡ接続端子１１２は、スイッチ回路１の外部接続端子であり、電力増幅器１１から増幅された送信信号を受けるための入力端子として機能する。ＰＡ接続端子１１２は、スイッチ回路１の外部で電力増幅器１１の出力端に接続され、スイッチ回路１の内部でスイッチ３２を介して入出力端子１０２に接続される。
【0033】
制御端子１２１は、スイッチ回路１の外部接続端子であり、ＲＦＩＣ３からデジタル制御信号を受けるための入力端子として機能する。制御端子１２１は、スイッチ回路１の外部でＲＦＩＣ３に接続され、スイッチ回路１の内部でデジタル制御回路５３に接続される。なお、制御端子１２１は、複数の端子で構成されてもよい。この場合、制御端子１２１を構成する複数の端子は、クロック信号を受けるための端子とデータ信号を受けるための端子とを含んでもよい。
【0034】
低雑音増幅器２１は、入出力端子１０１及び１０２の間に接続される。具体的には、低雑音増幅器２１の入力端は、スイッチ３４を介して入出力端子１０２に接続される。低雑音増幅器２１の出力端は、スイッチ３３を介して入出力端子１０１に接続される。この接続構成において、低雑音増幅器２１は、電源（図示せず）から供給される電力を用いて、アンテナ２から入出力端子１０２及びスイッチ３４を介して受けた入力信号（受信信号）を増幅することができる。そして、低雑音増幅器２１は、増幅された受信信号をスイッチ３３及び入出力端子１０１を介してＲＦＩＣ３に供給することができる。なお、低雑音増幅器２１は、スイッチ回路１に含まれなくてもよい。
【0035】
減衰器２２は、入出力端子１０１及び１０２の間に接続される。具体的には、減衰器２２の一端は、スイッチ３５を介して入出力端子１０１に接続される。減衰器２２の他端は、スイッチ３６を介して入出力端子１０２に接続される。この接続構成において、減衰器２２は、アンテナ２から入出力端子１０２及びスイッチ３６を介して受けた入力信号（受信信号）を減衰することができる。そして、減衰器２２は、減衰された受信信号をスイッチ３５及び入出力端子１０１を介してＲＦＩＣ３に供給することができる。なお、減衰器２２は、スイッチ回路１に含まれなくてもよい。
【0036】
スイッチ３１は、第１スイッチの一例であり、入出力端子１０１及び電力増幅器１１の間に接続される。具体的には、スイッチ３１は、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含む。ソース端子３１Ｓは、第１ソース端子の一例であり、ＰＡ接続端子１１１を介して電力増幅器１１の入力端に接続される。ゲート端子３１Ｇは、第１ゲート端子の一例であり、電圧制御回路４１に接続される。ドレイン端子３１Ｄは、第１ドレイン端子の一例であり、入出力端子１０１に接続される。
【0037】
この構成により、スイッチ３１は、電圧制御回路４１から供給されるゲート電圧ＶＧ１に基づいてソース端子３１Ｓ及びドレイン端子３１Ｄの間の接続及び非接続を切り替えることができる。スイッチ３１は、例えば、ＳＰＳＴ（Single-Pole Single-Throw）型のスイッチ回路で構成される。
【0038】
スイッチ３２は、第２スイッチの一例であり、電力増幅器１１及び入出力端子１０２の間に接続される。具体的には、スイッチ３２は、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含む。ソース端子３２Ｓは、第２ソース端子の一例であり、入出力端子１０２に接続される。ゲート端子３２Ｇは、第２ゲート端子の一例であり、電圧制御回路４２に接続される。ドレイン端子３２Ｄは、第２ドレイン端子の一例であり、ＰＡ接続端子１１２を介して電力増幅器１１の出力端に接続される。
【0039】
この構成により、スイッチ３２は、電圧制御回路４２から供給されるゲート電圧ＶＧ２に基づいてソース端子３２Ｓ及びドレイン端子３２Ｄの間の接続及び非接続を切り替えることができる。スイッチ３２は、例えば、ＳＰＳＴ型のスイッチ回路で構成される。
【0040】
スイッチ３３は、第３スイッチの一例であり、低雑音増幅器２１及び入出力端子１０１の間に接続される。具体的には、スイッチ３３は、ソース端子３３Ｓ、ゲート端子３３Ｇ及びドレイン端子３３Ｄを含む。ソース端子３３Ｓは、第３ソース端子の一例であり、入出力端子１０１に接続される。ゲート端子３３Ｇは、第３ゲート端子の一例であり、電圧制御回路４３に接続される。ドレイン端子３３Ｄは、第３ドレイン端子の一例であり、低雑音増幅器２１の出力端に接続される。
【0041】
この構成により、スイッチ３３は、電圧制御回路４３から供給されるゲート電圧ＶＧ３に基づいてソース端子３３Ｓ及びドレイン端子３３Ｄの間の接続及び非接続を切り替えることができる。スイッチ３３は、例えば、ＳＰＳＴ型のスイッチ回路で構成される。
【0042】
スイッチ３４は、第４スイッチの一例であり、入出力端子１０２及び低雑音増幅器２１の間に接続される。具体的には、スイッチ３４は、ソース端子３４Ｓ、ゲート端子３４Ｇ及びドレイン端子３４Ｄを含む。ソース端子３４Ｓは、第４ソース端子の一例であり、低雑音増幅器２１の入力端に接続される。ゲート端子３４Ｇは、第４ゲート端子の一例であり、電圧制御回路４４に接続される。ドレイン端子３４Ｄは、第４ドレイン端子の一例であり、入出力端子１０２に接続される。
【0043】
この構成により、スイッチ３４は、電圧制御回路４４から供給されるゲート電圧ＶＧ４に基づいてソース端子３４Ｓ及びドレイン端子３４Ｄの間の接続及び非接続を切り替えることができる。スイッチ３４は、例えば、ＳＰＳＴ型のスイッチ回路で構成される。
【0044】
スイッチ３５は、第５スイッチの一例であり、減衰器２２及び入出力端子１０１の間に接続される。具体的には、スイッチ３５は、ソース端子３５Ｓ、ゲート端子３５Ｇ及びドレイン端子３５Ｄを含む。ソース端子３５Ｓは、第５ソース端子の一例であり、入出力端子１０１に接続される。ゲート端子３５Ｇは、第５ゲート端子の一例であり、電圧制御回路４５に接続される。ドレイン端子３５Ｄは、第５ドレイン端子の一例であり、減衰器２２の一端に接続される。
【0045】
この構成により、スイッチ３５は、電圧制御回路４５から供給されるゲート電圧ＶＧ５に基づいてソース端子３５Ｓ及びドレイン端子３５Ｄの間の接続及び非接続を切り替えることができる。スイッチ３５は、例えば、ＳＰＳＴ型のスイッチ回路で構成される。
【0046】
スイッチ３６は、第６スイッチの一例であり、入出力端子１０２及び減衰器２２の間に接続される。具体的には、スイッチ３６は、ソース端子３６Ｓ、ゲート端子３６Ｇ及びドレイン端子３６Ｄを含む。ソース端子３６Ｓは、第６ソース端子の一例であり、減衰器２２の他端に接続される。ゲート端子３６Ｇは、第６ゲート端子の一例であり、電圧制御回路４６に接続される。ドレイン端子３６Ｄは、第６ドレイン端子の一例であり、入出力端子１０２に接続される。
【0047】
この構成により、スイッチ３６は、電圧制御回路４６から供給されるゲート電圧ＶＧ６に基づいてソース端子３６Ｓ及びドレイン端子３６Ｄの間の接続及び非接続を切り替えることができる。スイッチ３６は、例えば、ＳＰＳＴ型のスイッチ回路で構成される。
【0048】
なお、スイッチ３１～３６の各々において、ソース端子及びドレイン端子は、信号（電子）が流れる向きにより便宜的に呼び分けられているが、特に区別されなくてもよい。また、低雑音増幅器２１がスイッチ回路１に含まれない場合には、スイッチ３３及び３４は、スイッチ回路１に含まれなくてもよい。また、減衰器２２がスイッチ回路１に含まれない場合には、スイッチ３５及び３６は、スイッチ回路１に含まれなくてもよい。
【0049】
電圧制御回路４１は、第１電圧制御回路の一例であり、入力論理回路５１及びゲート端子３１Ｇに接続される。電圧制御回路４１は、入力論理回路５１の出力信号に基づいてゲート端子３１Ｇにゲート電圧ＶＧ１を印加することができる。
【0050】
電圧制御回路４２は、第２電圧制御回路の一例であり、入力論理回路５２及びゲート端子３２Ｇに接続される。電圧制御回路４２は、入力論理回路５２の出力信号に基づいてゲート端子３２Ｇにゲート電圧ＶＧ２を印加することができる。
【0051】
電圧制御回路４３は、第３電圧制御回路の一例であり、入力論理回路５１及びゲート端子３３Ｇに接続される。電圧制御回路４３は、入力論理回路５１の出力信号に基づいてゲート端子３３Ｇにゲート電圧ＶＧ３を印加することができる。
【0052】
電圧制御回路４４は、第４電圧制御回路の一例であり、入力論理回路５２及びゲート端子３４Ｇに接続される。電圧制御回路４４は、入力論理回路５２の出力信号に基づいてゲート端子３４Ｇにゲート電圧ＶＧ４を印加することができる。
【0053】
電圧制御回路４５は、第５電圧制御回路の一例であり、入力論理回路５１及びゲート端子３５Ｇに接続される。電圧制御回路４５は、入力論理回路５１の出力信号に基づいてゲート端子３５Ｇにゲート電圧ＶＧ５を印加することができる。
【0054】
電圧制御回路４６は、第６電圧制御回路の一例であり、入力論理回路５２及びゲート端子３６Ｇに接続される。電圧制御回路４６は、入力論理回路５２の出力信号に基づいてゲート端子３６Ｇにゲート電圧ＶＧ６を印加することができる。
【0055】
電圧制御回路４１～４６としては、例えばレベルシフタが用いられる。なお、電圧制御回路４１～４６は、レベルシフタに限定されない。
【0056】
なお、スイッチ３３及び３４がスイッチ回路１に含まれない場合には、電圧制御回路４３及び４４は、スイッチ回路１に含まれなくてもよい。また、スイッチ３５及び３６がスイッチ回路１に含まれない場合には、電圧制御回路４５及び４６は、スイッチ回路１に含まれなくてもよい。
【0057】
入力論理回路５１は、第１入力論理回路の一例であり、電圧制御回路４１、４３及び４５に接続される。入力論理回路５１は、デジタル制御回路５３の出力信号に基づいて電圧制御回路４１、４３及び４５に制御信号を出力することができる。つまり、入力論理回路５１は、デジタル制御回路５３から出力された入力論理回路５１のための制御信号を処理して、電圧制御回路４１、４３及び４５のための制御信号を生成することができる。
【0058】
入力論理回路５２は、第２入力論理回路の一例であり、電圧制御回路４２、４４及び４６に接続される。入力論理回路５２は、デジタル制御回路５３の出力信号に基づいて電圧制御回路４２、４４及び４６に制御信号を出力することができる。つまり、入力論理回路５２は、デジタル制御回路５３から出力された入力論理回路５２のための制御信号を処理して、電圧制御回路４２、４４及び４６のための制御信号を生成することができる。
【0059】
なお、入力論理回路５１及び５２は、単一の入力論理回路として実現されてもよく、３以上の入力論理回路として実現されてもよい。例えば、単一の入力論理回路は、電圧制御回路４１～４６に接続され、電圧制御回路４１～４６に制御信号を出力してもよい。
【0060】
デジタル制御回路５３は、入力論理回路５１及び５２に接続される。デジタル制御回路５３は、ＲＦＩＣ３から制御端子１２１を介して受けたデジタル制御信号に基づいて、入力論理回路５１及び５２に制御信号を送信することができる。つまり、デジタル制御回路５３は、デジタル制御信号を処理して入力論理回路５１及び５２のための制御信号を生成することができる。デジタル制御信号としては、ソース同期方式のデジタル制御信号を用いることができる。なお、デジタル制御信号は、ソース同期方式の制御信号に限定されない。例えば、デジタル制御信号として、クロック埋め込み方式の制御信号が用いられてもよい。
【0061】
【0062】
なお、図２は、例示的な回路構成であり、スイッチ３１は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ３１の説明は、限定的に解釈されるべきではない。また、スイッチ３２～３６の回路構成は、スイッチ３１の回路構成と同様であるので、図示及び説明を省略する。
【0063】
スイッチ３１は、トランジスタＴ１～Ｔ４と、抵抗Ｒ１～Ｒ８とを備える。トランジスタＴ１～Ｔ４は、電界効果トランジスタであり、スイッチ３１のドレイン端子３１Ｄとソース端子３１Ｓとの間に直列接続される。
【0064】
トランジスタＴ１のドレイン端は、スイッチ３１のドレイン端子３１Ｄに接続され、トランジスタＴ１のソース端は、トランジスタＴ２のドレイン端に接続される。さらに、トランジスタＴ１のゲート端は、抵抗Ｒ１を介して、スイッチ３１のゲート端子３１Ｇに接続され、トランジスタＴ１のドレイン端は、抵抗Ｒ５を介して、トランジスタＴ１のソース端に接続される。
【0065】
トランジスタＴ２のドレイン端は、トランジスタＴ１のソース端に接続され、トランジスタＴ２のソース端は、トランジスタＴ３のドレイン端に接続される。さらに、トランジスタＴ２のゲート端は、抵抗Ｒ２を介して、スイッチ３１のゲート端子３１Ｇに接続され、トランジスタＴ２のドレイン端は、抵抗Ｒ６を介して、トランジスタＴ２のソース端に接続される。
【0066】
トランジスタＴ３のドレイン端は、トランジスタＴ２のソース端に接続され、トランジスタＴ３のソース端は、トランジスタＴ４のドレイン端に接続される。さらに、トランジスタＴ３のゲート端は、抵抗Ｒ３を介して、スイッチ３１のゲート端子３１Ｇに接続され、トランジスタＴ３のドレイン端は、抵抗Ｒ７を介して、トランジスタＴ３のソース端に接続される。
【0067】
トランジスタＴ４のドレイン端は、トランジスタＴ３のソース端に接続され、トランジスタＴ４のソース端は、スイッチ３１のソース端子３１Ｓに接続される。さらに、トランジスタＴ４のゲート端は、抵抗Ｒ４を介して、スイッチ３１のゲート端子３１Ｇに接続され、トランジスタＴ４のドレイン端は、抵抗Ｒ８を介して、トランジスタＴ４のソース端に接続される。
【0068】
このような回路構成により、スイッチ３１は、電圧制御回路４１からゲート端子３１Ｇに印加されるゲート電圧ＶＧ１に基づいて、ドレイン端子３１Ｄ及びソース端子３１Ｓの間の接続及び非接続を切り替えることができる。
【0069】
なお、スイッチ３１に含まれるトランジスタの数は、４つに限定されない。例えば、スイッチ３１は、３つ以下のトランジスタのみを含んでもよいし、５つ以上のトランジスタを含んでもよい。また、スイッチ３１は、ドレイン端子３１Ｄ及びソース端子３１Ｓの間の経路とグランドとの間に接続される１以上のトランジスタを含んでもよい。
【0070】
［１．４ スイッチ３１～３６の動作］
次に、スイッチ３１～３６の動作の一例について、図３を参照しながら説明する。図３は、本実施の形態に係るスイッチ３１～３６に印加されるゲート電圧ＶＧ１～ＶＧ６とスイッチ３１～３６の開閉動作とを示すグラフである。図３において、縦軸は電圧レベルを表し、横軸は時間を表す。ＶＨ及びＶＬは、ハイレベル及びローレベルをそれぞれ表す。
次に、スイッチ３１～３６の動作の一例について、図３を参照しながら説明する。図３は、本実施の形態に係るスイッチ３１～３６に印加されるゲート電圧ＶＧ１～ＶＧ６とスイッチ３１～３６の開閉動作とを示すグラフである。図３において、縦軸は電圧レベルを表し、横軸は時間を表す。ＶＨ及びＶＬは、ハイレベル及びローレベルをそれぞれ表す。
【0071】
スイッチ３１のゲート端子３１Ｇに印加されるゲート電圧ＶＧ１と、スイッチ３２のゲート端子３２Ｇに印加されるゲート電圧ＶＧ２とには、同一の電圧レベルが設定される。つまり、電圧制御回路４１は、ゲート電圧ＶＧ２と同レベルのゲート電圧ＶＧ１をゲート端子３１Ｇに印加し、電圧制御回路４２は、ゲート電圧ＶＧ１と同レベルのゲート電圧ＶＧ２をゲート端子３２Ｇに印加する。これにより、スイッチ３１及び３２では、互いに同期して同一の開閉動作が行われる。
【0072】
同様に、スイッチ３３のゲート端子３３Ｇに印加されるゲート電圧ＶＧ３と、スイッチ３４のゲート端子３４Ｇに印加されるゲート電圧ＶＧ４とには、同一の電圧レベルが設定される。つまり、電圧制御回路４３は、ゲート電圧ＶＧ４と同レベルのゲート電圧ＶＧ３をゲート端子３３Ｇに印加し、電圧制御回路４４は、ゲート電圧ＶＧ３と同レベルのゲート電圧ＶＧ４をゲート端子３４Ｇに印加する。これにより、スイッチ３３及び３４では、互いに同期して同一の開閉動作が行われる。
【0073】
一方、ゲート電圧ＶＧ１とゲート電圧ＶＧ３とには、反対の電圧レベルが設定される。つまり、電圧制御回路４１は、ゲート電圧ＶＧ３と逆レベルのゲート電圧ＶＧ１をゲート端子３１Ｇに印加し、電圧制御回路４３は、ゲート電圧ＶＧ１と逆レベルのゲート電圧ＶＧ３をゲート端子３３Ｇに印加する。これにより、スイッチ３１及び３３では、互いに同期して反対の開閉動作が行われる。
【0074】
同様に、ゲート電圧ＶＧ２とゲート電圧ＶＧ４とには、反対の電圧レベルが設定される。つまり、電圧制御回路４２は、ゲート電圧ＶＧ４と逆レベルのゲート電圧ＶＧ２をゲート端子３２Ｇに印加し、電圧制御回路４４は、ゲート電圧ＶＧ２と逆レベルのゲート電圧ＶＧ４をゲート端子３４Ｇに印加する。これにより、スイッチ３２及び３４では、互いに同期して反対の開閉動作が行われる。
【0075】
なお、図３では、スイッチ３５及び３６は常に閉じられているが、スイッチ３５及び３６の動作は、このような動作に限定されない。例えば、スイッチ３５及び３６の動作は、スイッチ３３及び３４の動作と入れ替えられてもよい。つまり、スイッチ３５及び３６は、スイッチ３１及び３２と同期して反対の開閉動作が行われてもよい。
【0076】
［１．５ スイッチ回路１の実装例］
次に、スイッチ回路１の実装例について図４を参照しながら説明する。図４は、本実施の形態に係るスイッチ回路１の平面図であり、基板９１の内部を透視した図である。なお、図４では、基板９１上及び基板９１内の配線及び導体の一部については図示が省略されている。また、図４では、各回路部の配置関係が容易に理解できるように、各回路部にその機能を表す略称（「ＬＮＡ」など）が付されている場合があるが、実際の各回路部には、当該略称は付されなくてもよい。
次に、スイッチ回路１の実装例について図４を参照しながら説明する。図４は、本実施の形態に係るスイッチ回路１の平面図であり、基板９１の内部を透視した図である。なお、図４では、基板９１上及び基板９１内の配線及び導体の一部については図示が省略されている。また、図４では、各回路部の配置関係が容易に理解できるように、各回路部にその機能を表す略称（「ＬＮＡ」など）が付されている場合があるが、実際の各回路部には、当該略称は付されなくてもよい。
【0077】
なお、図４は、例示的な構成であり、スイッチ回路１は、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１の説明は、限定的に解釈されるべきではない。
【0078】
図４に示すように、スイッチ回路１は、半導体集積回路であり、基板９１に実装されている。基板９１は、半導体基板であり、ダイ又はチップと呼ばれる場合もある。半導体材料としては、シリコン単結晶、窒化ガリウム（ＧａＮ）又は炭化シリコン（ＳｉＣ）などを用いることができる。
【0079】
基板９１には、低雑音増幅器２１（ＬＮＡ）と、減衰器２２（ＡＴＴ）と、スイッチ３１～３６（ＳＷ）と、電圧制御回路４１～４６（ＬＳ）と、入力論理回路５１及び５２（ＩＬＣ）と、デジタル制御回路５３（ＤＣＣ）と、が配置されている。さらに、基板９１には、外部接続端子として、入出力端子１０１及び１０２と、ＰＡ接続端子１１１及び１１２と、制御端子１２１と、が配置されている。
【0080】
電圧制御回路４１は、電圧制御回路４２と離間して配置されている。電圧制御回路４１及びスイッチ３１の間の距離は、電圧制御回路４１及びスイッチ３２の間の距離よりも短い。電圧制御回路４１は、スイッチ３１の近傍に配置されている。
【0081】
電圧制御回路４２は、電圧制御回路４１と離間して配置されている。電圧制御回路４２及びスイッチ３２の間の距離は、電圧制御回路４２及びスイッチ３１の間の距離よりも短く、電圧制御回路４２は、スイッチ３２の近傍に配置されている。
【0082】
電圧制御回路４３は、電圧制御回路４４と離間して配置されている。電圧制御回路４３及びスイッチ３３の間の距離は、電圧制御回路４３及びスイッチ３４の間の距離よりも短く、電圧制御回路４３は、スイッチ３３の近傍に配置されている。
【0083】
電圧制御回路４４は、電圧制御回路４３と離間して配置されている。電圧制御回路４４及びスイッチ３４の間の距離は、電圧制御回路４４及びスイッチ３３の間の距離よりも短く、電圧制御回路４４は、スイッチ３４の近傍に配置されている。
【0084】
電圧制御回路４５は、電圧制御回路４６と離間して配置されている。電圧制御回路４５及びスイッチ３５の間の距離は、電圧制御回路４５及びスイッチ３６の間の距離よりも短く、電圧制御回路４５は、スイッチ３５の近傍に配置されている。
【0085】
電圧制御回路４６は、電圧制御回路４５と離間して配置されている。電圧制御回路４６及びスイッチ３６の間の距離は、電圧制御回路４６及びスイッチ３５の間の距離よりも短く、電圧制御回路４６は、スイッチ３６の近傍に配置されている。
【0086】
入力論理回路５１は、入力論理回路５２と離間して配置されている。入力論理回路５１と電圧制御回路４１、４３及び４５との間の距離は、入力論理回路５１と電圧制御回路４２、４４及び４６との間の距離よりも短く、入力論理回路５１は、電圧制御回路４１、４３及び４５の近傍に配置されている。
【0087】
入力論理回路５２は、入力論理回路５１と離間して配置されている。入力論理回路５２と電圧制御回路４２、４４及び４６との間の距離は、入力論理回路５２と電圧制御回路４１、４３及び４５との間の距離よりも短く、入力論理回路５２は、電圧制御回路４２、４４及び４６の近傍に配置されている。
【0088】
［１．６ 効果など］
以上のように、本実施の形態に係るスイッチ回路１は、入出力端子１０１及び１０２を含む基板９１と、基板９１に配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ソース端子３１Ｓが電力増幅器１１の入力端に接続され、ドレイン端子３１Ｄが入出力端子１０１に接続されるスイッチ３１と、基板９１に配置され、ゲート端子３１Ｇに接続される電圧制御回路４１と、基板９１に配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ソース端子３２Ｓが入出力端子１０２に接続され、ドレイン端子３２Ｄが電力増幅器１１の出力端に接続されるスイッチ３２と、基板９１に電圧制御回路４１と離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２と、を備える。
以上のように、本実施の形態に係るスイッチ回路１は、入出力端子１０１及び１０２を含む基板９１と、基板９１に配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ソース端子３１Ｓが電力増幅器１１の入力端に接続され、ドレイン端子３１Ｄが入出力端子１０１に接続されるスイッチ３１と、基板９１に配置され、ゲート端子３１Ｇに接続される電圧制御回路４１と、基板９１に配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ソース端子３２Ｓが入出力端子１０２に接続され、ドレイン端子３２Ｄが電力増幅器１１の出力端に接続されるスイッチ３２と、基板９１に電圧制御回路４１と離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２と、を備える。
【0089】
これによれば、スイッチ３１のゲート端子３１Ｇに接続される電圧制御回路４１と、スイッチ３２のゲート端子３２Ｇに接続される電圧制御回路４２と、が互いに離間して基板９１に配置される。したがって、スイッチ３２のドレイン端子３２Ｄ及びソース端子３２Ｓの間を流れる高周波信号が、ゲート端子３２Ｇに接続される電圧制御回路４２を介して、スイッチ３１のゲート端子３１Ｇに流入することを抑制することができる。つまり、スイッチ３１及び３２（すなわち、入出力端子１０１及び１０２）の間のアイソレーションを改善することができる。その結果、電力増幅器１１の入力端及び出力端の間のアイソレーションを改善することができ、電力増幅器１１の利得の低下及び安定係数の低下を抑制することができる。特に、電力増幅器１１の入力端及び出力端にそれぞれ接続されるスイッチ３１及び３２は、単一の電圧制御回路で制御されることが多いため、スイッチ３１及び３２のための電圧制御回路を２つの電圧制御回路４１及び４２に分離することによるアイソレーションの改善効果は大きい。
【0090】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４１及びスイッチ３１の間の距離は、電圧制御回路４１及びスイッチ３２の間の距離よりも短くてもよい。
【0091】
これによれば、電圧制御回路４１をスイッチ３１の近傍に配置することができ、電圧制御回路４１とスイッチ３１のゲート端子３１Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３１及び３２の制御配線間の結合を抑制することができ、スイッチ３２の制御配線に流入した高周波信号がスイッチ３１の制御配線を介して、スイッチ３１に流入することを抑制することができる。つまり、スイッチ３１及び３２の間のアイソレーションをさらに改善することができる。
【0092】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４２及びスイッチ３２の間の距離は、電圧制御回路４２及びスイッチ３１の間の距離よりも短くてもよい。
【0093】
これによれば、電圧制御回路４２をスイッチ３２の近傍に配置することができ、電圧制御回路４２とスイッチ３２のゲート端子３２Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３１及び３２の制御配線間の結合を抑制することができ、スイッチ３２の制御配線に流入した高周波信号がスイッチ３１の制御配線を介して、スイッチ３１に流入することを抑制することができる。つまり、スイッチ３１及び３２の間のアイソレーションをさらに改善することができる。
【0094】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４１は、ゲート端子３１Ｇにゲート電圧ＶＧ１を印加するよう構成されてもよく、電圧制御回路４２は、ゲート端子３２Ｇにゲート電圧ＶＧ１と同レベルのゲート電圧ＶＧ２をゲート電圧ＶＧ１と同期して印加するよう構成されてもよい。
【0095】
これによれば、同レベルの２つのゲート電圧ＶＧ１及びＶＧ２を同期して印加するための電圧制御回路が２つの電圧制御回路４１及び４２で実現される。つまり、単一の回路で実現可能な電圧制御回路が２つの電圧制御回路４１及び４２に分離されるので、スイッチ３１及び３２の間のアイソレーションの改善効果は大きい。
【0096】
また例えば、本実施の形態に係るスイッチ回路１は、さらに、基板９１に配置され、電圧制御回路４１に接続される入力論理回路５１と、基板９１に入力論理回路５１と離間して配置され、電圧制御回路４２に接続される入力論理回路５２と、を備えてもよい。
【0097】
これによれば、電圧制御回路４１及び４２に接続される入力論理回路５１及び５２も互いに離間して配置されるので、スイッチ３１及び３２の間のアイソレーションをさらに改善することができる。
【0098】
また例えば、本実施の形態に係るスイッチ回路１は、さらに、基板９１に配置された低雑音増幅器２１と、基板９１に配置され、ソース端子３３Ｓ、ゲート端子３３Ｇ及びドレイン端子３３Ｄを含み、ソース端子３３Ｓが入出力端子１０１に接続され、ドレイン端子３３Ｄが低雑音増幅器２１の出力端に接続されるスイッチ３３と、基板９１に配置され、ゲート端子３３Ｇに接続される電圧制御回路４３と、基板９１に配置され、ソース端子３４Ｓ、ゲート端子３４Ｇ及びドレイン端子３４Ｄを含み、ソース端子３４Ｓが低雑音増幅器２１の入力端に接続され、ドレイン端子３４Ｄが入出力端子１０２に接続されるスイッチ３４と、基板９１に電圧制御回路４３と離間して配置され、ゲート端子３４Ｇに接続される電圧制御回路４４と、を備えてもよい。
【0099】
これによれば、スイッチ３３のゲート端子３３Ｇに接続される電圧制御回路４３と、スイッチ３４のゲート端子３４Ｇに接続される電圧制御回路４４と、が互いに離間して基板９１に配置される。したがって、スイッチ３３のドレイン端子３３Ｄ及びソース端子３３Ｓの間を流れる高周波信号が、ゲート端子３３Ｇに接続される電圧制御回路４３を介して、スイッチ３４のゲート端子３４Ｇに流入することを抑制することができる。つまり、スイッチ３３及び３４（すなわち、入出力端子１０１及び１０２）の間のアイソレーションを改善することができる。その結果、低雑音増幅器２１の入力端及び出力端の間のアイソレーションを改善することができ、低雑音増幅器２１の利得の低下及び安定係数の低下を抑制することができる。特に、低雑音増幅器２１の入力端及び出力端にそれぞれ接続されるスイッチ３３及び３４は、単一の電圧制御回路で制御されることが多いため、スイッチ３３及び３４のための電圧制御回路を２つの電圧制御回路４３及び４４に分離することによるアイソレーションの改善効果は大きい。
【0100】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４３及びスイッチ３３の間の距離は、電圧制御回路４３及びスイッチ３４の間の距離よりも短くてもよい。
【0101】
これによれば、電圧制御回路４３をスイッチ３３の近傍に配置することができ、電圧制御回路４３とスイッチ３３のゲート端子３３Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３３及び３４の制御配線間の結合を抑制することができ、スイッチ３３の制御配線に流入した高周波信号がスイッチ３４の制御配線を介して、スイッチ３４に流入することを抑制することができる。つまり、スイッチ３３及び３４の間のアイソレーションをさらに改善することができる。
【0102】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４４及びスイッチ３４の間の距離は、電圧制御回路４４及びスイッチ３３の間の距離よりも短くてもよい。
【0103】
これによれば、電圧制御回路４４をスイッチ３４の近傍に配置することができ、電圧制御回路４４とスイッチ３４のゲート端子３４Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３３及び３４の制御配線間の結合を抑制することができ、スイッチ３３の制御配線に流入した高周波信号がスイッチ３４の制御配線を介して、スイッチ３４に流入することを抑制することができる。つまり、スイッチ３３及び３４の間のアイソレーションをさらに改善することができる。
【0104】
また例えば、本実施の形態に係るスイッチ回路１において、電圧制御回路４３は、ゲート端子３３Ｇにゲート電圧ＶＧ３を印加するよう構成され、電圧制御回路４４は、ゲート端子３４Ｇにゲート電圧ＶＧ３と同レベルのゲート電圧ＶＧ４をゲート電圧ＶＧ３と同期して印加するよう構成されてもよい。
【0105】
これによれば、同レベルの２つのゲート電圧ＶＧ３及びＶＧ４を同期して印加するための電圧制御回路が２つの電圧制御回路４３及び４４で実現される。つまり、単一の回路で実現可能な電圧制御回路が２つの電圧制御回路４３及び４４に分離されるので、スイッチ３３及び３４の間のアイソレーションの改善効果は大きい。
【0106】
（実施の形態１の変形例）
次に、上記実施の形態１の変形例について説明する。本変形例では、電圧制御回路とスイッチとの間にローパスフィルタが接続される点が、上記実施の形態１と主として異なる。以下に、上記実施の形態１と異なる点を中心に、本変形例について図５を参照しながら説明する。
次に、上記実施の形態１の変形例について説明する。本変形例では、電圧制御回路とスイッチとの間にローパスフィルタが接続される点が、上記実施の形態１と主として異なる。以下に、上記実施の形態１と異なる点を中心に、本変形例について図５を参照しながら説明する。
【0107】
［１．７ スイッチ回路１Ａの回路構成］
図５は、本変形例に係るスイッチ回路１Ａの回路構成図である。なお、図５は、例示的な回路構成であり、スイッチ回路１Ａは、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１Ａの説明は、限定的に解釈されるべきではない。
図５は、本変形例に係るスイッチ回路１Ａの回路構成図である。なお、図５は、例示的な回路構成であり、スイッチ回路１Ａは、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１Ａの説明は、限定的に解釈されるべきではない。
【0108】
スイッチ回路１Ａは、低雑音増幅器２１と、減衰器２２と、スイッチ３１～３６と、電圧制御回路４１～４６と、入力論理回路５１及び５２と、デジタル制御回路５３と、ローパスフィルタ６１～６６と、入出力端子１０１及び１０２と、ＰＡ接続端子１１１及び１１２と、制御端子１２１と、を備える。
【0109】
ローパスフィルタ６１は、電圧制御回路４１とスイッチ３１のゲート端子３１Ｇとの間に接続される。ローパスフィルタ６２は、電圧制御回路４２とスイッチ３２のゲート端子３２Ｇとの間に接続される。ローパスフィルタ６３は、電圧制御回路４３とスイッチ３３のゲート端子３３Ｇとの間に接続される。ローパスフィルタ６４は、電圧制御回路４４とスイッチ３４のゲート端子３４Ｇとの間に接続される。ローパスフィルタ６５は、電圧制御回路４５とスイッチ３５のゲート端子３５Ｇとの間に接続される。ローパスフィルタ６６は、電圧制御回路４６とスイッチ３６のゲート端子３６Ｇとの間に接続される。
【0110】
［１．８ 効果など］
以上のように、本実施の形態に係るスイッチ回路１Ａは、さらに、基板９１に配置され、電圧制御回路４１とゲート端子３１Ｇとの間に接続されるローパスフィルタ６１と、基板９１に配置され、電圧制御回路４２とゲート端子３２Ｇとの間に接続されるローパスフィルタ６２と、を備えてもよい。
以上のように、本実施の形態に係るスイッチ回路１Ａは、さらに、基板９１に配置され、電圧制御回路４１とゲート端子３１Ｇとの間に接続されるローパスフィルタ６１と、基板９１に配置され、電圧制御回路４２とゲート端子３２Ｇとの間に接続されるローパスフィルタ６２と、を備えてもよい。
【0111】
これによれば、ローパスフィルタ６１及び６２によって、スイッチ３１及び３２の制御配線に流入した高周波信号を減衰させることができるので、スイッチ３１及び３２の間のアイソレーションをさらに改善することができる。
【0112】
また例えば、本実施の形態に係るスイッチ回路１Ａは、さらに、電圧制御回路４３とゲート端子３３Ｇとの間に接続されるローパスフィルタ６３と、電圧制御回路４４とゲート端子３４Ｇとの間に接続されるローパスフィルタ６４と、を備えてもよい。
【0113】
これによれば、ローパスフィルタ６３及び６４によって、スイッチ３３及び３４の制御配線に流入した高周波信号を減衰させることができるので、スイッチ３３及び３４の間のアイソレーションをさらに改善することができる。
【0114】
（実施の形態２）
次に、実施の形態２について説明する。本実施の形態では、スイッチ回路がＳＰｎＴ型のスイッチ回路である点が上記実施の形態１と主として異なる。以下に、上記実施の形態１と異なる点を中心に、本実施の形態について図６～図８を参照しながら説明する。
次に、実施の形態２について説明する。本実施の形態では、スイッチ回路がＳＰｎＴ型のスイッチ回路である点が上記実施の形態１と主として異なる。以下に、上記実施の形態１と異なる点を中心に、本実施の形態について図６～図８を参照しながら説明する。
【0115】
［２．１ スイッチ回路１Ｂの回路構成］
まず、スイッチ回路１Ｂの回路構成について、図６を参照しながら説明する。図６は、本実施の形態に係るスイッチ回路１Ｂの回路構成図である。なお、図６は、例示的な回路構成であり、スイッチ回路１Ｂは、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１Ｂの説明は、限定的に解釈されるべきではない。
まず、スイッチ回路１Ｂの回路構成について、図６を参照しながら説明する。図６は、本実施の形態に係るスイッチ回路１Ｂの回路構成図である。なお、図６は、例示的な回路構成であり、スイッチ回路１Ｂは、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１Ｂの説明は、限定的に解釈されるべきではない。
【0116】
本実施の形態に係るスイッチ回路１Ｂは、ＳＰＤＴ（Single-Pole Double-Throw）型のスイッチ回路であり、スイッチ３１Ｂ～３４Ｂと、電圧制御回路４１Ｂ及び４２Ｂと、入力論理回路５１Ｂ及び５２Ｂと、デジタル制御回路５３Ｂと、共通端子１０１Ｂと、選択端子１０２Ｂ及び１０３Ｂと、制御端子１２１Ｂと、を備える。
【0117】
共通端子１０１Ｂ、選択端子１０２Ｂ及び１０３Ｂ、並びに、制御端子１２１Ｂは、スイッチ回路１Ｂの外部接続端子である。例えば、共通端子１０１Ｂ並びに選択端子１０２Ｂ及び１０３Ｂの各々は、外部から高周波信号を受けるための入力端子、及び／又は、外部に高周波信号を供給するための出力端子として用いることができる。また例えば、制御端子１２１Ｂは、外部からデジタル制御信号を受けるための端子として用いることができる。
【0118】
スイッチ３１Ｂは、第１スイッチの一例であり、共通端子１０１Ｂ及び選択端子１０２Ｂの間に接続される。具体的には、スイッチ３１Ｂは、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含む。ソース端子３１Ｓは、第１ソース端子の一例であり、選択端子１０２Ｂに接続される。ゲート端子３１Ｇは、第１ゲート端子の一例であり、電圧制御回路４１Ｂに接続される。ドレイン端子３１Ｄは、第１ドレイン端子の一例であり、共通端子１０１Ｂに接続される。
【0119】
この構成により、スイッチ３１Ｂは、電圧制御回路４１Ｂから供給されるゲート電圧ＶＧ１Ｂに基づいてソース端子３１Ｓ及びドレイン端子３１Ｄの間の接続及び非接続を切り替えることができる。
【0120】
スイッチ３２Ｂは、第２スイッチの一例であり、共通端子１０１Ｂ及び選択端子１０３Ｂの間に接続される。具体的には、スイッチ３２Ｂは、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含む。ソース端子３２Ｓは、第２ソース端子の一例であり、選択端子１０３Ｂに接続される。ゲート端子３２Ｇは、第２ゲート端子の一例であり、電圧制御回路４２Ｂに接続される。ドレイン端子３２Ｄは、第２ドレイン端子の一例であり、共通端子１０１Ｂに接続される。
【0121】
この構成により、スイッチ３２Ｂは、電圧制御回路４２Ｂから供給されるゲート電圧ＶＧ２Ｂに基づいてソース端子３２Ｓ及びドレイン端子３２Ｄの間の接続及び非接続を切り替えることができる。
【0122】
スイッチ３３Ｂは、第３スイッチの一例であり、共通端子１０１Ｂ及び選択端子１０２Ｂの間に接続される。具体的には、スイッチ３３Ｂは、ソース端子３３Ｓ、ゲート端子３３Ｇ及びドレイン端子３３Ｄを含む。ソース端子３３Ｓは、第３ソース端子の一例であり、グランドに接続される。ゲート端子３３Ｇは、第３ゲート端子の一例であり、電圧制御回路４１Ｂに接続される。ドレイン端子３３Ｄは、第３ドレイン端子の一例であり、スイッチ３１Ｂのソース端子３１Ｓと選択端子１０２Ｂとの間の経路に接続される。
【0123】
この構成により、スイッチ３３Ｂは、電圧制御回路４１Ｂから供給されるゲート電圧ＶＧ３Ｂに基づいてソース端子３３Ｓ及びドレイン端子３３Ｄの間の接続及び非接続を切り替えることができる。
【0124】
スイッチ３４Ｂは、第４スイッチの一例であり、共通端子１０１Ｂ及び選択端子１０３Ｂの間に接続される。具体的には、スイッチ３４Ｂは、ソース端子３４Ｓ、ゲート端子３４Ｇ及びドレイン端子３４Ｄを含む。ソース端子３４Ｓは、第４ソース端子の一例であり、グランドに接続される。ゲート端子３４Ｇは、第４ゲート端子の一例であり、電圧制御回路４２Ｂに接続される。ドレイン端子３４Ｄは、第４ドレイン端子の一例であり、スイッチ３２Ｂのソース端子３２Ｓと選択端子１０３Ｂとの間の経路に接続される。
【0125】
この構成により、スイッチ３４Ｂは、電圧制御回路４２Ｂから供給されるゲート電圧ＶＧ４Ｂに基づいてソース端子３４Ｓ及びドレイン端子３４Ｄの間の接続及び非接続を切り替えることができる。
【0126】
なお、スイッチ３１Ｂ～３４Ｂの回路構成については、実施の形態１に係るスイッチ３１と同様であるので、図示及び説明を省略する。
【0127】
電圧制御回路４１Ｂは、第１電圧制御回路の一例であり、入力論理回路５１Ｂ並びにゲート端子３１Ｇ及び３３Ｇに接続される。電圧制御回路４１Ｂは、入力論理回路５１Ｂの出力信号に基づいて、ゲート端子３１Ｇにゲート電圧ＶＧ１Ｂを印加し、ゲート端子３３Ｇにゲート電圧ＶＧ３Ｂを印加することができる。
【0128】
電圧制御回路４２Ｂは、第２電圧制御回路の一例であり、入力論理回路５２Ｂ並びにゲート端子３２Ｇ及び３４Ｇに接続される。電圧制御回路４２Ｂは、入力論理回路５２Ｂの出力信号に基づいて、ゲート端子３２Ｇにゲート電圧ＶＧ２Ｂを印加し、ゲート端子３４Ｇにゲート電圧ＶＧ４Ｂを印加することができる。
【0129】
入力論理回路５１Ｂは、電圧制御回路４１Ｂに接続される。入力論理回路５１Ｂは、デジタル制御回路５３Ｂの出力信号に基づいて電圧制御回路４１Ｂに制御信号を出力することができる。つまり、入力論理回路５１Ｂは、デジタル制御回路５３Ｂから出力された入力論理回路５１Ｂのための制御信号を処理して、電圧制御回路４１Ｂのための制御信号を生成することができる。
【0130】
入力論理回路５２Ｂは、電圧制御回路４２Ｂに接続される。入力論理回路５２Ｂは、デジタル制御回路５３Ｂの出力信号に基づいて電圧制御回路４２Ｂに制御信号を出力することができる。つまり、入力論理回路５２Ｂは、デジタル制御回路５３Ｂから出力された入力論理回路５２Ｂのための制御信号を処理して、電圧制御回路４２Ｂのための制御信号を生成することができる。
【0131】
なお、入力論理回路５１Ｂ及び５２Ｂは、単一の入力論理回路として実現されてもよい。例えば、単一の入力論理回路は、電圧制御回路４１Ｂ及び４２Ｂに接続され、電圧制御回路４１Ｂ及び４２Ｂに制御信号を出力してもよい。
【0132】
デジタル制御回路５３Ｂは、入力論理回路５１Ｂ及び５２Ｂに接続される。デジタル制御回路５３Ｂは、制御端子１２１Ｂを介して受けたデジタル制御信号に基づいて、入力論理回路５１Ｂ及び５２Ｂに制御信号を送信することができる。つまり、デジタル制御回路５３Ｂは、デジタル制御信号を処理して入力論理回路５１Ｂ及び５２Ｂのための制御信号を生成することができる。デジタル制御信号としては、ソース同期方式のデジタル制御信号を用いることができる。なお、デジタル制御信号は、ソース同期方式の制御信号に限定されない。例えば、デジタル制御信号として、クロック埋め込み方式の制御信号が用いられてもよい。
【0133】
［２．２ スイッチ３１Ｂ～３４Ｂの動作］
次に、スイッチ３１Ｂ～３４Ｂの動作の一例について、図７を参照しながら説明する。図７は、本実施の形態に係るスイッチ３１Ｂ～３４Ｂに印加されるゲート電圧ＶＧ１Ｂ～ＶＧ４Ｂとスイッチ３１Ｂ～３４Ｂの開閉動作とを示すグラフである。図７において、縦軸は電圧レベルを表し、横軸は時間を表す。
次に、スイッチ３１Ｂ～３４Ｂの動作の一例について、図７を参照しながら説明する。図７は、本実施の形態に係るスイッチ３１Ｂ～３４Ｂに印加されるゲート電圧ＶＧ１Ｂ～ＶＧ４Ｂとスイッチ３１Ｂ～３４Ｂの開閉動作とを示すグラフである。図７において、縦軸は電圧レベルを表し、横軸は時間を表す。
【0134】
スイッチ３１Ｂのゲート端子３１Ｇに印加されるゲート電圧ＶＧ１Ｂと、スイッチ３２Ｂのゲート端子３２Ｇに印加されるゲート電圧ＶＧ２Ｂとには、反対の電圧レベルが設定される。つまり、電圧制御回路４１Ｂは、ゲート電圧ＶＧ２Ｂと逆レベルのゲート電圧ＶＧ１Ｂをゲート端子３１Ｇに印加し、電圧制御回路４２Ｂは、ゲート電圧ＶＧ１Ｂと逆レベルのゲート電圧ＶＧ２Ｂをゲート端子３２Ｇに印加する。これにより、スイッチ３１Ｂ及び３２Ｂでは、互いに同期して反対の開閉動作が行われる。
【0135】
また、スイッチ３１Ｂのゲート端子３１Ｇに印加されるゲート電圧ＶＧ１Ｂと、スイッチ３３Ｂのゲート端子３３Ｇに印加されるゲート電圧ＶＧ３Ｂとには、反対の電圧レベルが設定される。つまり、電圧制御回路４１Ｂは、互いに反対の電圧レベルを有するゲート電圧ＶＧ１Ｂ及びＶＧ３Ｂをゲート端子３１Ｇ及び３３Ｇにそれぞれ印加する。これにより、スイッチ３１Ｂ及び３３Ｂでは、互いに同期して反対の開閉動作が行われる。
【0136】
同様に、スイッチ３２Ｂのゲート端子３２Ｇに印加されるゲート電圧ＶＧ２Ｂと、スイッチ３４Ｂのゲート端子３４Ｇに印加されるゲート電圧ＶＧ４Ｂとには、反対の電圧レベルが設定される。つまり、電圧制御回路４２Ｂは、互いに反対の電圧レベルを有するゲート電圧ＶＧ２Ｂ及びＶＧ４Ｂをゲート端子３２Ｇ及び３４Ｇにそれぞれ印加する。これにより、スイッチ３２Ｂ及び３４Ｂでは、互いに同期して反対の開閉動作が行われる。
【0137】
［２．３ スイッチ回路１Ｂの実装例］
次に、スイッチ回路１Ｂの実装例について図８を参照しながら説明する。図８は、本実施の形態に係るスイッチ回路１Ｂの平面図であり、基板９１Ｂの内部を透視した図である。なお、図８では、基板９１Ｂ上及び基板９１Ｂ内の配線及び導体については、その一部のみが表されている。また、図８では、各回路部の配置関係が容易に理解できるように、各回路部にその機能を表す略称（「ＬＮＡ」など）が付されている場合があるが、実際の各回路部には、当該略称は付されなくてもよい。
次に、スイッチ回路１Ｂの実装例について図８を参照しながら説明する。図８は、本実施の形態に係るスイッチ回路１Ｂの平面図であり、基板９１Ｂの内部を透視した図である。なお、図８では、基板９１Ｂ上及び基板９１Ｂ内の配線及び導体については、その一部のみが表されている。また、図８では、各回路部の配置関係が容易に理解できるように、各回路部にその機能を表す略称（「ＬＮＡ」など）が付されている場合があるが、実際の各回路部には、当該略称は付されなくてもよい。
【0138】
なお、図８は、例示的な構成であり、スイッチ回路１Ｂは、多種多様な回路実装及び回路技術のいずれかを使用して実装され得る。したがって、以下に提供されるスイッチ回路１Ｂの説明は、限定的に解釈されるべきではない。
【0139】
図８に示すように、スイッチ回路１Ｂは、基板９１Ｂに実装されている。基板９１Ｂは、半導体基板であり、ダイ又はチップと呼ばれる場合もある。半導体材料としては、実施の形態１に係る基板９１と同様に、シリコン単結晶、窒化ガリウム（ＧａＮ）又は炭化シリコン（ＳｉＣ）などを用いることができる。
【0140】
基板９１Ｂには、スイッチ３１Ｂ～３４Ｂと、電圧制御回路４１Ｂ及び４２Ｂ（ＬＳ）と、入力論理回路５１Ｂ及び５２Ｂ（ＩＬＣ）と、デジタル制御回路５３Ｂ（ＤＣＣ）と、が配置されている。さらに、基板９１Ｂには、外部接続端子として、共通端子１０１Ｂと、選択端子１０２Ｂ及び１０３Ｂと、制御端子１２１Ｂと、グランド端子と、が配置されている。
【0141】
電圧制御回路４１Ｂは、電圧制御回路４２Ｂと離間して配置されている。電圧制御回路４１Ｂ及びスイッチ３１Ｂの間の距離は、電圧制御回路４１Ｂ及びスイッチ３２Ｂの間の距離よりも短く、電圧制御回路４１Ｂは、スイッチ３１Ｂの近傍に配置されている。
【0142】
電圧制御回路４２Ｂは、電圧制御回路４１Ｂと離間して配置されている。電圧制御回路４２Ｂ及びスイッチ３２Ｂの間の距離は、電圧制御回路４２Ｂ及びスイッチ３１Ｂの間の距離よりも短く、電圧制御回路４２Ｂは、スイッチ３２Ｂの近傍に配置されている。
【0143】
入力論理回路５１Ｂは、入力論理回路５２Ｂと離間して配置されている。入力論理回路５１Ｂと電圧制御回路４１Ｂとの間の距離は、入力論理回路５１Ｂと電圧制御回路４２Ｂとの間の距離よりも短く、入力論理回路５１Ｂは、電圧制御回路４１Ｂの近傍に配置されている。
【0144】
入力論理回路５２Ｂは、入力論理回路５１Ｂと離間して配置されている。入力論理回路５２Ｂと電圧制御回路４２Ｂとの間の距離は、入力論理回路５２Ｂと電圧制御回路４１Ｂとの間の距離よりも短く、入力論理回路５２Ｂは、電圧制御回路４２Ｂの近傍に配置されている。
【0145】
なお、スイッチ回路１Ｂは、ＳＰＤＴ型のスイッチ回路に限定されない。例えば、スイッチ回路１Ｂは、ＳＰ３Ｔ型、ＳＰ４Ｔ型、又は、ＳＰ５Ｔ型のスイッチ回路であってもよい。つまり、スイッチ回路１Ｂは、ＳＰｎＴ型のスイッチ回路である。また、スイッチ回路１Ｂは、複数のＳＰｎＴ型のスイッチ回路を含んでもよい。つまり、スイッチ回路１Ｂは、ｎＰｎＴ型のスイッチ回路であってもよい。
【0146】
［２．４ 効果など］
以上のように、本実施の形態に係るスイッチ回路１Ｂは、ＳＰｎＴ型のスイッチ回路であって、共通端子１０１Ｂ、選択端子１０２Ｂ及び１０３Ｂを含む基板９１Ｂと、基板９１Ｂに配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ドレイン端子３１Ｄが共通端子１０１Ｂに接続され、ソース端子３１Ｓが選択端子１０２Ｂに接続されるスイッチ３１Ｂと、基板９１Ｂに配置され、ゲート端子３１Ｇに接続される電圧制御回路４１Ｂと、基板９１Ｂに配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ドレイン端子３２Ｄが共通端子１０１Ｂに接続され、ソース端子３２Ｓが選択端子１０３Ｂに接続されるスイッチ３２Ｂと、基板９１Ｂに電圧制御回路４１Ｂと離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２Ｂと、を備える。
以上のように、本実施の形態に係るスイッチ回路１Ｂは、ＳＰｎＴ型のスイッチ回路であって、共通端子１０１Ｂ、選択端子１０２Ｂ及び１０３Ｂを含む基板９１Ｂと、基板９１Ｂに配置され、ソース端子３１Ｓ、ゲート端子３１Ｇ及びドレイン端子３１Ｄを含み、ドレイン端子３１Ｄが共通端子１０１Ｂに接続され、ソース端子３１Ｓが選択端子１０２Ｂに接続されるスイッチ３１Ｂと、基板９１Ｂに配置され、ゲート端子３１Ｇに接続される電圧制御回路４１Ｂと、基板９１Ｂに配置され、ソース端子３２Ｓ、ゲート端子３２Ｇ及びドレイン端子３２Ｄを含み、ドレイン端子３２Ｄが共通端子１０１Ｂに接続され、ソース端子３２Ｓが選択端子１０３Ｂに接続されるスイッチ３２Ｂと、基板９１Ｂに電圧制御回路４１Ｂと離間して配置され、ゲート端子３２Ｇに接続される電圧制御回路４２Ｂと、を備える。
【0147】
これによれば、スイッチ３１Ｂのゲート端子３１Ｇに接続される電圧制御回路４１Ｂと、スイッチ３２Ｂのゲート端子３２Ｇに接続される電圧制御回路４２Ｂと、が互いに離間して基板９１Ｂに配置される。したがって、スイッチ３１Ｂのドレイン端子３１Ｄ及びソース端子３１Ｓの間を流れる高周波信号が、ゲート端子３１Ｇに接続される電圧制御回路４１Ｂを介して、スイッチ３２Ｂのゲート端子３２Ｇに流入することを抑制することができる。逆に、スイッチ３２Ｂのドレイン端子３２Ｄ及びソース端子３２Ｓの間を流れる高周波信号が、ゲート端子３２Ｇに接続される電圧制御回路４２Ｂを介して、スイッチ３１Ｂのゲート端子３１Ｇに流入することを抑制することもできる。つまり、スイッチ３１Ｂ及び３２Ｂの間のアイソレーションを改善することができる。その結果、選択端子１０２Ｂ及び１０３Ｂの間のアイソレーションを改善することができる。特に、ＳＰｎＴ型のスイッチ回路の選択端子１０２Ｂ及び１０３Ｂにそれぞれ接続されるシリーズスイッチであるスイッチ３１Ｂ及び３２Ｂは、単一の電圧制御回路で制御されることが多いため、スイッチ３１Ｂ及び３２Ｂのための電圧制御回路を２つの電圧制御回路４１Ｂ及び４２Ｂに分離することによるアイソレーションの改善効果は大きい。
【0148】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４１Ｂ及びスイッチ３１Ｂの間の距離は、電圧制御回路４１Ｂ及びスイッチ３２Ｂの間の距離よりも短くてもよい。
【0149】
これによれば、電圧制御回路４１Ｂをスイッチ３１Ｂの近傍に配置することができ、電圧制御回路４１Ｂとスイッチ３１Ｂのゲート端子３１Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３１Ｂ及び３２Ｂの制御配線間の結合を抑制することができ、スイッチ３１Ｂ及び３２Ｂの間のアイソレーションをさらに改善することができる。
【0150】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４２Ｂ及びスイッチ３２Ｂの間の距離は、電圧制御回路４２Ｂ及びスイッチ３１Ｂの間の距離よりも短くてもよい。
【0151】
これによれば、電圧制御回路４２Ｂをスイッチ３２Ｂの近傍に配置することができ、電圧制御回路４２Ｂとスイッチ３２Ｂのゲート端子３２Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３１Ｂ及び３２Ｂの制御配線間の結合を抑制することができ、スイッチ３１Ｂ及び３２Ｂの間のアイソレーションをさらに改善することができる。
【0152】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４１Ｂは、ゲート端子３１Ｇにゲート電圧ＶＧ１Ｂを印加するよう構成されてもよく、電圧制御回路４２Ｂは、ゲート端子３２Ｇにゲート電圧ＶＧ１Ｂと逆レベルのゲート電圧ＶＧ２Ｂをゲート電圧ＶＧ１Ｂと同期して印加するよう構成されてもよい。
【0153】
これによれば、逆レベルの２つのゲート電圧ＶＧ１Ｂ及びＶＧ２Ｂを同期して印加するための電圧制御回路が２つの電圧制御回路４１Ｂ及び４２Ｂで実現される。つまり、単一の回路で実現可能な電圧制御回路が２つの電圧制御回路４１Ｂ及び４２Ｂに分離されるので、スイッチ３１Ｂ及び３２Ｂの間のアイソレーションの改善効果は大きい。
【0154】
また例えば、本実施の形態に係るスイッチ回路１Ｂは、さらに、基板９１Ｂに配置され、ソース端子３３Ｓ、ゲート端子３３Ｇ及びドレイン端子３３Ｄを含み、ドレイン端子３３Ｄがソース端子３１Ｓ及び選択端子１０２Ｂの間の経路に接続され、ソース端子３３Ｓがグランドに接続されるスイッチ３３Ｂと、基板９１Ｂに配置され、ソース端子３４Ｓ、ゲート端子３４Ｇ及びドレイン端子３４Ｄを含み、ドレイン端子３４Ｄがソース端子３２Ｓ及び選択端子１０３Ｂの間の経路に接続され、ソース端子３４Ｓがグランドに接続されるスイッチ３４Ｂと、を備えてもよく、電圧制御回路４１Ｂは、さらに、ゲート端子３３Ｇに接続されてもよく、電圧制御回路４２Ｂは、さらに、ゲート端子３４Ｇに接続されてもよい。
【0155】
これによれば、スイッチ３３Ｂのゲート端子３３Ｇに接続される電圧制御回路４１Ｂと、スイッチ３４Ｂのゲート端子３４Ｇに接続される電圧制御回路４２Ｂと、が互いに離間して基板９１Ｂに配置される。したがって、スイッチ３３Ｂ及び３４Ｂの間のアイソレーションを改善することができ、選択端子１０２Ｂ及び１０３Ｂの間のアイソレーションを改善することができる。特に、ＳＰｎＴ型のスイッチ回路の選択端子１０２Ｂ及び１０３Ｂにそれぞれ接続されるシャントスイッチであるスイッチ３３Ｂ及び３４Ｂは、単一の電圧制御回路で制御されることが多いため、スイッチ３３Ｂ及び３４Ｂのための電圧制御回路を２つの電圧制御回路４１Ｂ及び４２Ｂに分離することによるアイソレーションの改善効果は大きい。
【0156】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４１Ｂ及びスイッチ３３Ｂの間の距離は、電圧制御回路４１Ｂ及びスイッチ３４Ｂの間の距離よりも短くてもよい。
【0157】
これによれば、電圧制御回路４１Ｂをスイッチ３３Ｂの近傍に配置することができ、電圧制御回路４１Ｂとスイッチ３３Ｂのゲート端子３３Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３３Ｂ及び３４Ｂの制御配線間の結合を抑制することができ、スイッチ３３Ｂ及び３４Ｂの間のアイソレーションをさらに改善することができる。
【0158】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４２Ｂ及びスイッチ３４Ｂの間の距離は、電圧制御回路４２Ｂ及びスイッチ３３Ｂの間の距離よりも短くてもよい。
【0159】
これによれば、電圧制御回路４２Ｂをスイッチ３４Ｂの近傍に配置することができ、電圧制御回路４２Ｂとスイッチ３４Ｂのゲート端子３４Ｇとの間を結ぶ制御配線の長さを短縮することができる。したがって、スイッチ３３Ｂ及び３４Ｂの制御配線間の結合を抑制することができ、スイッチ３３Ｂ及び３４Ｂの間のアイソレーションをさらに改善することができる。
【0160】
また例えば、本実施の形態に係るスイッチ回路１Ｂにおいて、電圧制御回路４１Ｂは、ゲート端子３１Ｇにゲート電圧ＶＧ１Ｂを印加し、かつ、ゲート端子３３Ｇにゲート電圧ＶＧ１Ｂと逆レベルのゲート電圧ＶＧ３Ｂをゲート電圧ＶＧ１Ｂと同期して印加するよう構成されてもよく、電圧制御回路４２Ｂは、ゲート端子３２Ｇにゲート電圧ＶＧ１Ｂと逆レベルのゲート電圧ＶＧ２Ｂをゲート電圧ＶＧ１Ｂと同期して印加し、かつ、ゲート端子３４Ｇにゲート電圧ＶＧ２Ｂと逆レベルのゲート電圧ＶＧ４Ｂをゲート電圧ＶＧ２Ｂと同期して印加するよう構成されてもよい。
【0161】
これによれば、同レベル又は逆レベルの４つのゲート電圧ＶＧ１Ｂ、ＶＧ２Ｂ、ＶＧ３Ｂ及びＶＧ４Ｂを同期して印加するための電圧制御回路が２つの電圧制御回路４１Ｂ及び４２Ｂで実現される。つまり、単一の回路で実現可能な電圧制御回路が２つの電圧制御回路４１Ｂ及び４２Ｂに分離されるので、スイッチ３１Ｂ及び３３Ｂとスイッチ３２Ｂ及び３４Ｂとの間のアイソレーションの改善効果は大きい。
【0162】
（他の実施の形態）
以上、本発明に係るスイッチ回路について、実施の形態及びその変形例に基づいて説明したが、本発明に係るスイッチ回路は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態又はその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記スイッチ回路を内蔵した各種機器も本発明に含まれる。
以上、本発明に係るスイッチ回路について、実施の形態及びその変形例に基づいて説明したが、本発明に係るスイッチ回路は、上記実施の形態及びその変形例に限定されるものではない。上記実施の形態及びその変形例における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態又はその変形例に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、上記スイッチ回路を内蔵した各種機器も本発明に含まれる。
【0163】
例えば、上記各実施の形態に係るスイッチ回路の回路構成において、図面に開示された各回路素子及び信号経路を接続する経路の間に、別の回路素子及び配線などが挿入されてもよい。例えば、実施の形態１に係るスイッチ回路１において、スイッチ３１及びＰＡ接続端子１１１の間の経路とグランドとの間にスイッチが挿入されてもよく、スイッチ３２及びＰＡ接続端子１１２の間の経路とグランドとの間にスイッチが挿入されてもよい。
【0164】
また例えば、実施の形態２と実施の形態１の変形例とが組み合わされてもよい。具体的には、実施の形態２に係るスイッチ回路１Ｂにおいて、電圧制御回路４１Ｂ及びスイッチ３１Ｂの間にローパスフィルタが挿入されてもよく、電圧制御回路４２Ｂ及びスイッチ３２Ｂの間にローパスフィルタが挿入されてもよい。さらに、電圧制御回路４１Ｂ及びスイッチ３３Ｂの間にローパスフィルタが挿入されてもよく、電圧制御回路４２Ｂ及びスイッチ３４Ｂの間にローパスフィルタが挿入されてもよい。
【0165】
また、上記各実施の形態において、スイッチ回路は、単一の半導体集積回路に実装されていたが、複数の半導体集積回路に分かれて実装されてもよい。
【0166】
以下に、上記各実施の形態に基づいて説明したスイッチ回路の特徴を示す。
＜１＞第１入出力端子及び第２入出力端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ソース端子が電力増幅器の入力端に接続され、前記第１ドレイン端子が前記第１入出力端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ソース端子が前記第２入出力端子に接続され、前記第２ドレイン端子が前記電力増幅器の出力端に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
＜２＞前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
＜１＞に記載のスイッチ回路。
＜３＞前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
＜１＞又は＜２＞に記載のスイッチ回路。
＜４＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と同レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
＜１＞～＜３＞のいずれか１つに記載のスイッチ回路。
＜５＞前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路と前記第１ゲート端子との間に接続される第１ローパスフィルタと、
前記基板に配置され、前記第２電圧制御回路と前記第２ゲート端子との間に接続される第２ローパスフィルタと、を備える、
＜１＞～＜４＞のいずれか１つに記載のスイッチ回路。
＜６＞前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路に接続される第１入力論理回路と、
前記基板に前記第１入力論理回路と離間して配置され、前記第２電圧制御回路に接続される第２入力論理回路と、を備える、
＜１＞～＜５＞のいずれか１つに記載のスイッチ回路。
＜７＞前記スイッチ回路は、さらに、
前記基板に配置された低雑音増幅器と、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ソース端子が前記第１入出力端子に接続され、前記第３ドレイン端子が前記低雑音増幅器の出力端に接続される第３スイッチと、
前記基板に配置され、前記第３ゲート端子に接続される第３電圧制御回路と、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ソース端子が前記低雑音増幅器の入力端に接続され、前記第４ドレイン端子が前記第２入出力端子に接続される第４スイッチと、
前記基板に前記第３電圧制御回路と離間して配置され、前記第４ゲート端子に接続される第４電圧制御回路と、を備える、
＜１＞～＜６＞のいずれか１つに記載のスイッチ回路。
＜８＞前記第３電圧制御回路及び前記第３スイッチの間の距離は、前記第３電圧制御回路及び前記第４スイッチの間の距離よりも短い、
＜７＞に記載のスイッチ回路。
＜９＞前記第４電圧制御回路及び前記第４スイッチの間の距離は、前記第４電圧制御回路及び前記第３スイッチの間の距離よりも短い、
＜７＞又は＜８＞に記載のスイッチ回路。
＜１０＞前記第３電圧制御回路は、前記第３ゲート端子に第３ゲート電圧を印加するよう構成され、
前記第４電圧制御回路は、前記第４ゲート端子に前記第３ゲート電圧と同レベルの第４ゲート電圧を前記第３ゲート電圧と同期して印加するよう構成される、
＜７＞～＜９＞のいずれか１つに記載のスイッチ回路。
＜１１＞前記スイッチ回路は、さらに、
前記第３電圧制御回路と前記第３ゲート端子との間に接続される第３ローパスフィルタと、
前記第４電圧制御回路と前記第４ゲート端子との間に接続される第４ローパスフィルタと、を備える、
＜７＞～＜１０＞のいずれか１つに記載のスイッチ回路。
＜１２＞ＳＰｎＴ型のスイッチ回路であって、
共通端子、第１選択端子及び第２選択端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ドレイン端子が前記共通端子に接続され、前記第１ソース端子が前記第１選択端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ドレイン端子が前記共通端子に接続され、前記第２ソース端子が前記第２選択端子に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
＜１３＞前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
＜１２＞に記載のスイッチ回路。
＜１４＞前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
＜１２＞又は＜１３＞に記載のスイッチ回路。
＜１５＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
＜１２＞～＜１４＞のいずれか１つに記載のスイッチ回路。
＜１６＞前記スイッチ回路は、さらに、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ドレイン端子が前記第１ソース端子及び前記第１選択端子の間の経路に接続され、前記第３ソース端子がグランドに接続される第３スイッチと、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ドレイン端子が前記第２ソース端子及び前記第２選択端子の間の経路に接続され、前記第４ソース端子がグランドに接続される第４スイッチと、を備え、
前記第１電圧制御回路は、さらに、前記第３ゲート端子に接続され、
前記第２電圧制御回路は、さらに、前記第４ゲート端子に接続されている、
＜１２＞～＜１５＞のいずれか１つに記載のスイッチ回路。
＜１７＞前記第１電圧制御回路及び前記第３スイッチの間の距離は、前記第１電圧制御回路及び前記第４スイッチの間の距離よりも短い、
＜１６＞に記載のスイッチ回路。
＜１８＞前記第２電圧制御回路及び前記第４スイッチの間の距離は、前記第２電圧制御回路及び前記第３スイッチの間の距離よりも短い、
＜１６＞又は＜１７＞に記載のスイッチ回路。
＜１９＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加し、かつ、前記第３ゲート端子に前記第１ゲート電圧と逆レベルの第３ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加し、かつ、前記第４ゲート端子に前記第２ゲート電圧と逆レベルの第４ゲート電圧を前記第２ゲート電圧と同期して印加するよう構成される、
＜１６＞～＜１８＞のいずれか１つに記載のスイッチ回路。
＜１＞第１入出力端子及び第２入出力端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ソース端子が電力増幅器の入力端に接続され、前記第１ドレイン端子が前記第１入出力端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ソース端子が前記第２入出力端子に接続され、前記第２ドレイン端子が前記電力増幅器の出力端に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
＜２＞前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
＜１＞に記載のスイッチ回路。
＜３＞前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
＜１＞又は＜２＞に記載のスイッチ回路。
＜４＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と同レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
＜１＞～＜３＞のいずれか１つに記載のスイッチ回路。
＜５＞前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路と前記第１ゲート端子との間に接続される第１ローパスフィルタと、
前記基板に配置され、前記第２電圧制御回路と前記第２ゲート端子との間に接続される第２ローパスフィルタと、を備える、
＜１＞～＜４＞のいずれか１つに記載のスイッチ回路。
＜６＞前記スイッチ回路は、さらに、
前記基板に配置され、前記第１電圧制御回路に接続される第１入力論理回路と、
前記基板に前記第１入力論理回路と離間して配置され、前記第２電圧制御回路に接続される第２入力論理回路と、を備える、
＜１＞～＜５＞のいずれか１つに記載のスイッチ回路。
＜７＞前記スイッチ回路は、さらに、
前記基板に配置された低雑音増幅器と、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ソース端子が前記第１入出力端子に接続され、前記第３ドレイン端子が前記低雑音増幅器の出力端に接続される第３スイッチと、
前記基板に配置され、前記第３ゲート端子に接続される第３電圧制御回路と、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ソース端子が前記低雑音増幅器の入力端に接続され、前記第４ドレイン端子が前記第２入出力端子に接続される第４スイッチと、
前記基板に前記第３電圧制御回路と離間して配置され、前記第４ゲート端子に接続される第４電圧制御回路と、を備える、
＜１＞～＜６＞のいずれか１つに記載のスイッチ回路。
＜８＞前記第３電圧制御回路及び前記第３スイッチの間の距離は、前記第３電圧制御回路及び前記第４スイッチの間の距離よりも短い、
＜７＞に記載のスイッチ回路。
＜９＞前記第４電圧制御回路及び前記第４スイッチの間の距離は、前記第４電圧制御回路及び前記第３スイッチの間の距離よりも短い、
＜７＞又は＜８＞に記載のスイッチ回路。
＜１０＞前記第３電圧制御回路は、前記第３ゲート端子に第３ゲート電圧を印加するよう構成され、
前記第４電圧制御回路は、前記第４ゲート端子に前記第３ゲート電圧と同レベルの第４ゲート電圧を前記第３ゲート電圧と同期して印加するよう構成される、
＜７＞～＜９＞のいずれか１つに記載のスイッチ回路。
＜１１＞前記スイッチ回路は、さらに、
前記第３電圧制御回路と前記第３ゲート端子との間に接続される第３ローパスフィルタと、
前記第４電圧制御回路と前記第４ゲート端子との間に接続される第４ローパスフィルタと、を備える、
＜７＞～＜１０＞のいずれか１つに記載のスイッチ回路。
＜１２＞ＳＰｎＴ型のスイッチ回路であって、
共通端子、第１選択端子及び第２選択端子を含む基板と、
前記基板に配置され、第１ソース端子、第１ゲート端子及び第１ドレイン端子を含み、前記第１ドレイン端子が前記共通端子に接続され、前記第１ソース端子が前記第１選択端子に接続される第１スイッチと、
前記基板に配置され、前記第１ゲート端子に接続される第１電圧制御回路と、
前記基板に配置され、第２ソース端子、第２ゲート端子及び第２ドレイン端子を含み、前記第２ドレイン端子が前記共通端子に接続され、前記第２ソース端子が前記第２選択端子に接続される第２スイッチと、
前記基板に前記第１電圧制御回路と離間して配置され、前記第２ゲート端子に接続される第２電圧制御回路と、を備える、
スイッチ回路。
＜１３＞前記第１電圧制御回路及び前記第１スイッチの間の距離は、前記第１電圧制御回路及び前記第２スイッチの間の距離よりも短い、
＜１２＞に記載のスイッチ回路。
＜１４＞前記第２電圧制御回路及び前記第２スイッチの間の距離は、前記第２電圧制御回路及び前記第１スイッチの間の距離よりも短い、
＜１２＞又は＜１３＞に記載のスイッチ回路。
＜１５＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成される、
＜１２＞～＜１４＞のいずれか１つに記載のスイッチ回路。
＜１６＞前記スイッチ回路は、さらに、
前記基板に配置され、第３ソース端子、第３ゲート端子及び第３ドレイン端子を含み、前記第３ドレイン端子が前記第１ソース端子及び前記第１選択端子の間の経路に接続され、前記第３ソース端子がグランドに接続される第３スイッチと、
前記基板に配置され、第４ソース端子、第４ゲート端子及び第４ドレイン端子を含み、前記第４ドレイン端子が前記第２ソース端子及び前記第２選択端子の間の経路に接続され、前記第４ソース端子がグランドに接続される第４スイッチと、を備え、
前記第１電圧制御回路は、さらに、前記第３ゲート端子に接続され、
前記第２電圧制御回路は、さらに、前記第４ゲート端子に接続されている、
＜１２＞～＜１５＞のいずれか１つに記載のスイッチ回路。
＜１７＞前記第１電圧制御回路及び前記第３スイッチの間の距離は、前記第１電圧制御回路及び前記第４スイッチの間の距離よりも短い、
＜１６＞に記載のスイッチ回路。
＜１８＞前記第２電圧制御回路及び前記第４スイッチの間の距離は、前記第２電圧制御回路及び前記第３スイッチの間の距離よりも短い、
＜１６＞又は＜１７＞に記載のスイッチ回路。
＜１９＞前記第１電圧制御回路は、前記第１ゲート端子に第１ゲート電圧を印加し、かつ、前記第３ゲート端子に前記第１ゲート電圧と逆レベルの第３ゲート電圧を前記第１ゲート電圧と同期して印加するよう構成され、
前記第２電圧制御回路は、前記第２ゲート端子に前記第１ゲート電圧と逆レベルの第２ゲート電圧を前記第１ゲート電圧と同期して印加し、かつ、前記第４ゲート端子に前記第２ゲート電圧と逆レベルの第４ゲート電圧を前記第２ゲート電圧と同期して印加するよう構成される、
＜１６＞～＜１８＞のいずれか１つに記載のスイッチ回路。
【産業上の利用可能性】
【0167】
本発明は、フロントエンド部に配置されるスイッチ回路として、携帯電話などの通信機器に広く利用できる。
【符号の説明】
【0168】
１、１Ａ、１Ｂ スイッチ回路
２ アンテナ
３ ＲＦＩＣ
５ 通信装置
１１ 電力増幅器
１２ フィルタ
２１ 低雑音増幅器
２２ 減衰器
３１、３１Ｂ、３２、３２Ｂ、３３、３３Ｂ、３４、３４Ｂ、３５、３６ スイッチ
３１Ｄ、３２Ｄ、３３Ｄ、３４Ｄ、３５Ｄ、３６Ｄ ドレイン端子
３１Ｇ、３２Ｇ、３３Ｇ、３４Ｇ、３５Ｇ、３６Ｇ ゲート端子
３１Ｓ、３２Ｓ、３３Ｓ、３４Ｓ、３５Ｓ、３６Ｓ ソース端子
４１、４１Ｂ、４２、４２Ｂ、４３、４４、４５、４６ 電圧制御回路
５１、５１Ｂ、５２、５２Ｂ 入力論理回路
５３、５３Ｂ デジタル制御回路
６１、６２、６３、６４、６５、６６ ローパスフィルタ
９１、９１Ｂ 基板
１０１、１０２ 入出力端子
１０１Ｂ 共通端子
１０２Ｂ、１０３Ｂ 選択端子
１１１、１１２ ＰＡ接続端子
１２１、１２１Ｂ 制御端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８ 抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４ トランジスタ
ＶＧ１、ＶＧ１Ｂ、ＶＧ２、ＶＧ２Ｂ、ＶＧ３、ＶＧ３Ｂ、ＶＧ４、ＶＧ４Ｂ、ＶＧ５、ＶＧ６ ゲート電圧
２ アンテナ
３ ＲＦＩＣ
５ 通信装置
１１ 電力増幅器
１２ フィルタ
２１ 低雑音増幅器
２２ 減衰器
３１、３１Ｂ、３２、３２Ｂ、３３、３３Ｂ、３４、３４Ｂ、３５、３６ スイッチ
３１Ｄ、３２Ｄ、３３Ｄ、３４Ｄ、３５Ｄ、３６Ｄ ドレイン端子
３１Ｇ、３２Ｇ、３３Ｇ、３４Ｇ、３５Ｇ、３６Ｇ ゲート端子
３１Ｓ、３２Ｓ、３３Ｓ、３４Ｓ、３５Ｓ、３６Ｓ ソース端子
４１、４１Ｂ、４２、４２Ｂ、４３、４４、４５、４６ 電圧制御回路
５１、５１Ｂ、５２、５２Ｂ 入力論理回路
５３、５３Ｂ デジタル制御回路
６１、６２、６３、６４、６５、６６ ローパスフィルタ
９１、９１Ｂ 基板
１０１、１０２ 入出力端子
１０１Ｂ 共通端子
１０２Ｂ、１０３Ｂ 選択端子
１１１、１１２ ＰＡ接続端子
１２１、１２１Ｂ 制御端子
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８ 抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４ トランジスタ
ＶＧ１、ＶＧ１Ｂ、ＶＧ２、ＶＧ２Ｂ、ＶＧ３、ＶＧ３Ｂ、ＶＧ４、ＶＧ４Ｂ、ＶＧ５、ＶＧ６ ゲート電圧
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】