特開 2024-43364 メモリコントローラ、メモリコントローラの制御方法、およびメモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024043364

(43)【公開日】2024-03-29

(54)【発明の名称】メモリコントローラ、メモリコントローラの制御方法、およびメモリシステム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240322BHJP

   G11C 16/04 20060101ALI20240322BHJP

   G11C 11/56 20060101ALI20240322BHJP

   G11C 16/26 20060101ALI20240322BHJP

   G06F 12/04 20060101ALI20240322BHJP

【ＦＩ】

G06F12/00 597U

G11C16/04 170

G11C11/56 220

G11C16/26 100

G06F12/04 530

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022148516

(22)【出願日】2022-09-16

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】島田 克行

(72)【発明者】

【氏名】小松 裕樹

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160DA08

5B160NA01

5B225BA01

5B225BA19

5B225DA03

5B225DA10

5B225DD11

5B225EA05

5B225FA01

(57)【要約】

【課題】多値メモリの閾値電圧の判定電圧をメモリ領域内に好適に記憶させることが可能なメモリコントローラ、メモリコントローラの制御方法、およびメモリシステムに関する。
【解決手段】一の実施形態によれば、メモリコントローラは、３種類以上の値を記憶可能なメモリセル用の閾値電圧の２種類以上の判定電圧を、ベクトル量に圧縮する圧縮部を備える。前記コントローラは、さらに、前記ベクトル量をメモリ領域内に記憶させる記憶部を備える。前記コントローラは、さらに、前記ベクトル量を前記判定電圧に伸張する伸張部を備える。
【選択図】図７

【特許請求の範囲】

【請求項1】

３種類以上の値を記憶可能なメモリセル用の閾値電圧の２種類以上の判定電圧を、ベクトル量に圧縮する圧縮部と、
前記ベクトル量をメモリ領域内に記憶させる記憶部と、
前記ベクトル量を前記判定電圧に伸張する伸張部と、
を備えるメモリコントローラ。

【請求項2】

前記判定電圧は、ｎ種類の判定電圧を含み、前記ベクトル量は、ｍ個の成分を含む（ｎおよびｍは、ｎ＞ｍ≧２を満たす整数）、請求項１に記載のメモリコントローラ。

【請求項3】

前記圧縮部は、前記判定電圧の所定の電圧に対するシフト値を、前記ベクトル量に圧縮する、請求項１に記載のメモリコントローラ。

【請求項4】

前記判定電圧は、前記メモリセルを含むメモリのブロックごとに設定される、請求項１に記載のメモリコントローラ。

【請求項5】

前記判定電圧は、前記メモリセルを含むメモリのワード線ごとに設定される、請求項１に記載のメモリコントローラ。

【請求項6】

前記圧縮部および前記伸張部の少なくともいずれかは、前記圧縮部により圧縮される前の前記判定電圧と、前記伸張部により伸張された後の前記判定電圧との間の誤差に基づいて訓練される、請求項１に記載のメモリコントローラ。

【請求項7】

前記圧縮部および前記伸張部の少なくともいずれかは、前記メモリセルを含むメモリの記憶データが読み出された際のＦＢＣ（Fail Bit Count）に基づいて訓練される、請求項１に記載のメモリコントローラ。

【請求項8】

前記記憶部は、前記ベクトル量と前記ＦＢＣとを前記メモリ領域内に記憶させる、請求項７に記載のメモリコントローラ。

【請求項9】

前記圧縮部は、関数を用いて前記判定電圧を前記ベクトル量に圧縮する、請求項１に記載のメモリコントローラ。

【請求項10】

前記判定電圧は、ｎ種類の判定電圧を含み、前記ベクトル量は、ｍ個の成分を含み（ｎおよびｍは、ｎ＞ｍ≧２を満たす整数）、
前記関数は、前記ｎ種類の判定電圧に対応するｎ種類の値を入力とし、前記ｎ種類の値から選択されたｍ種類の値を出力とする、請求項９に記載のメモリコントローラ。

【請求項11】

前記伸張部は、前記ベクトル量から前記判定電圧を推定することで、前記ベクトル量を前記判定電圧に伸張する、請求項９に記載のメモリコントローラ。

【請求項12】

前記推定の誤差は、前記伸張部の訓練により低減させることが可能である、請求項１１に記載のメモリコントローラ。

【請求項13】

前記圧縮部は、第１ニューラルネットワークにより、前記判定電圧を前記ベクトル量に圧縮する、請求項１に記載のメモリコントローラ。

【請求項14】

前記伸張部は、第２ニューラルネットワークにより、前記ベクトル量を前記判定電圧に伸張する、請求項１３に記載のメモリコントローラ。

【請求項15】

３種類以上の値を記憶可能なメモリセル用の閾値電圧の２種類以上の判定電圧を、圧縮部によりベクトル量に圧縮し、
前記ベクトル量を、記憶部によりメモリ領域内に記憶させ、
前記ベクトル量を、伸張部により前記判定電圧に伸張する、
ことを含むメモリコントローラの制御方法。

【請求項16】

前記判定電圧は、ｎ種類の判定電圧を含み、前記ベクトル量は、ｍ個の成分を含む（ｎおよびｍは、ｎ＞ｍ≧２を満たす整数）、請求項１５に記載のメモリコントローラの制御方法。

【請求項17】

前記圧縮部は、前記判定電圧の所定の電圧に対するシフト値を、前記ベクトル量に圧縮する、請求項１５に記載のメモリコントローラの制御方法。

【請求項18】

３種類以上の値を記憶可能なメモリセルを含むメモリと、
前記メモリセル用の閾値電圧の２種類以上の判定電圧を、ベクトル量に圧縮する圧縮部と、
前記ベクトル量を前記メモリのメモリ領域内に記憶させる記憶部と、
前記ベクトル量を前記判定電圧に伸張する伸張部と、
を備えるメモリシステム。

【請求項19】

前記判定電圧は、前記メモリのブロックごとに設定される、請求項１８に記載のメモリシステム。

【請求項20】

前記判定電圧は、前記メモリのワード線ごとに設定される、請求項１８に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリコントローラ、メモリコントローラの制御方法、およびメモリシステムに関する。

【背景技術】

【0002】

メモリコントローラが、多値メモリの閾値電圧の判定電圧を、当該メモリのメモリ領域内に記憶させると、判定電圧の記憶データがメモリ領域を圧迫するおそれがある。一方、判定電圧を圧縮し、判定電圧の圧縮データをメモリ領域内に記憶させ、その後に判定電圧の圧縮データを伸張すると、元の判定電圧と判定電圧の伸張データとの間に誤差が生じるおそれがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－５０８９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

多値メモリの閾値電圧の判定電圧をメモリ領域内に好適に記憶させることが可能なメモリコントローラ、メモリコントローラの制御方法、およびメモリシステムに関する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、メモリコントローラは、３種類以上の値を記憶可能なメモリセル用の閾値電圧の２種類以上の判定電圧を、ベクトル量に圧縮する圧縮部を備える。前記コントローラは、さらに、前記ベクトル量をメモリ領域内に記憶させる記憶部を備える。前記コントローラは、さらに、前記ベクトル量を前記判定電圧に伸張する伸張部を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の情報処理システムの構成を示すブロック図である。

【図2】第１実施形態のメモリコントローラ１１の機能構成を示すブロック図である。

【図3】第１実施形態のメモリユニット１２ａの構成を示すブロック図である。

【図4】第１実施形態のメモリセルアレイ４５の構成を示す回路図である。

【図5】第１実施形態の閾値電圧とメモリセル数との関係を示すグラフである。

【図6】第１実施形態の比較例のメモリコントローラ１１の動作を説明するための図である。

【図7】第１実施形態のメモリコントローラ１１の動作を説明するための図である。

【図8】第１実施形態の推定部５１の動作を説明するための模式図である。

【図9】第１実施形態の変形例の推定部５１の動作を説明するための模式図である。

【図10】第１実施形態の推定部５１の動作について説明するための模式図である。

【図11】第１実施形態の圧縮部２１および伸張部２２の動作を説明するための模式図である。

【図12】第１実施形態の圧縮部２１および伸張部２２の動作を説明するためのフローチャートである。

【図13】第２実施形態の圧縮部２１および伸張部２２の動作を説明するための模式図である。

【図14】第２実施形態の圧縮部２１および伸張部２２の動作を説明するためのフローチャートである。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には、同一の符号を付す。

【0008】

（第１実施形態）

【0009】

図１は、第１実施形態の情報処理システムの構成を示すブロック図である。図１は、一例として、ＮＡＮＤメモリ１２が３つのメモリユニット１２ａを備える場合を示している。

【0010】

第１実施形態の情報処理システムは、メモリシステム１と、ホスト装置２とを含む。メモリシステム１は、例えば、メモリカード、ＵＦＳ（Universal Flash Storage）、またはＳＳＤ（Solid State Drive）である。メモリシステム１は、例えば、ホスト装置２の外部記憶装置として機能する。ホスト装置２は、例えば、パーソナルコンピュータ、サーバ装置、モバイル装置などの情報処理装置である。ホスト装置２は、メモリシステム１に対するアクセス要求（リード要求およびライト要求）を発行することが可能である。

【0011】

メモリシステム１は、メモリコントローラ１１と、ＮＡＮＤメモリ１２とを備えている。

【0012】

メモリコントローラ１１は、メモリシステム１の種々の動作を制御する。例えば、メモリコントローラ１１は、ホスト装置２からのリード要求に基づいて、ＮＡＮＤメモリ１２からのデータの読み出しを制御する。また、メモリコントローラ１１は、ホスト装置２からのライト要求に基づいて、ＮＡＮＤメモリ１２へのデータの書き込みを制御する。メモリコントローラ１１は、ＣＰＵ（Central Processing Unit）１１ａと、ＲＡＭ（Random Access Memory）１１ｂと、ＲＯＭ（Read Only Memory）１１ｃと、ＥＣＣ（Error Correcting Code）回路１１ｄと、メモリＩ／Ｆ（Interface）コントローラ１１ｅと、ホストＩ／Ｆコントローラ１１ｆとを備えている。メモリコントローラ１１は、さらに、ソフトウェアが格納されたストレージを備えていてもよい。メモリコントローラ１１は、さらに、情報処理を実行する電気回路（ハードウェア）を備えていてもよい。

【0013】

ＣＰＵ１１ａは、種々のプログラムを実行するプロセッサである。例えば、ＲＯＭ１１ｃに格納されたファームフェアが、ＲＡＭ１１ｂに展開され、ＣＰＵ１１ａにより実行される。また、例えば、ストレージ内に格納されたソフトウェアが、ＲＡＭ１１ｂに展開され、ＣＰＵ１１ａにより実行される。
ＲＡＭ１１ｂは、データの読み出しおよび書き込みが可能な揮発性の半導体メモリである。ＲＡＭ１１ｂは、ＣＰＵ１１ａにワークエリアを提供する。
ＲＯＭ１１ｃは、データの読み出しが可能な半導体メモリである。ＲＯＭ１１ｃは、ＣＰＵ１１ａの動作に必要な種々のデータを格納している。

【0014】

ＥＣＣ回路１１ｄは、エラー訂正処理を行う回路である。ＥＣＣ回路１１ｄは、ＮＡＮＤメモリ１２にデータ（書き込みデータ）が書き込まれる際に、エラー訂正のための符号化を行う。これにより、書き込みデータにエラー訂正符号が付与される。ＥＣＣ回路１１ｄは、さらに、ＮＡＮＤメモリ１２からデータ（読み出しデータ）が読み出される際に、書き込み時に付与されたエラー訂正符号に基づいて、エラー訂正を行う。これにより、読み出しデータにエラーが含まれている場合に、エラーを訂正することが可能となる。

【0015】

メモリＩ／Ｆコントローラ１１ｅは、メモリコントローラ１１とＮＡＮＤメモリ１２との間のインタフェースを管理する回路である。メモリＩ／Ｆコントローラ１１ｅは、ＣＰＵ１１ａによる制御の下、メモリコントローラ１１とＮＡＮＤメモリ１２との間のデータ転送を制御する。
ホストＩ／Ｆコントローラ１１ｆは、メモリコントローラ１１とホスト装置２との間のインタフェースを管理する回路である。ホストＩ／Ｆコントローラ１１ｆは、ＣＰＵ１１ａによる制御の下、メモリコントローラ１１とホスト装置２との間のデータ転送を制御する。

【0016】

ＮＡＮＤメモリ１２は、各メモリセルに３種類以上の値を記憶させることが可能な多値メモリとして機能する。例えば、ＮＡＮＤメモリ１２が１６値メモリの場合には、各メモリセルは、１６種類の値を記憶することができる。１６種類の値としては、例えば、０から１５（２進法では、００００から１１１１）の値がある。ＮＡＮＤメモリ１２は、１つまたは複数のメモリユニット１２ａを備えている。各メモリユニット１２ａは、複数のメモリセルを含むメモリセルアレイを備えている。メモリセルアレイは、データを記憶可能なメモリ領域として機能する。メモリセルアレイの詳細については、後述する。

【0017】

図２は、第１実施形態のメモリコントローラ１１の機能構成を示すブロック図である。

【0018】

メモリコントローラ１１は、圧縮部２１と、伸張部２２と、情報管理部２３とを備えている。情報管理部２３は、記憶部の例である。これらの機能は、ファームウェア、ソフトウェア、および電気回路のうちのいずれにより実現されてもよい。また、これらの機能は、ファームウェア、ソフトウェア、および電気回路のうちの２つ以上を組み合わせて実現されてもよい。例えば、ＲＯＭ１１ｃ内に格納されたファームフェアが、ＲＡＭ１１ｂに展開され、ＣＰＵ１１ａにより実行されることで、これらの機能が実現される。

【0019】

圧縮部２１は、ＮＡＮＤメモリ１２のメモリセル用の２種類以上の判定電圧を、ベクトル量（圧縮データ）に圧縮する。

【0020】

伸張部２２は、ベクトル量をメモリ領域から取得し、ベクトル量を判定電圧（伸張データ）に伸張する。ベクトル量から伸張された判定電圧は、閾値電圧を特定するために使用される。

【0021】

なお、圧縮部２１が判定電圧をベクトル量に圧縮する過程は、判定電圧を何らかの量に変換する過程と、この変換量をベクトル量に圧縮する過程とを含んでいてもよい。この場合、伸張部２２がベクトル量を判定電圧に伸張する過程は、ベクトル量をこの変換量に伸張する過程と、この変換量を判定電圧に変換する過程とを含んでいてもよい。この変換量の例は、後述するシフト量Ｓｆｔである。

【0022】

情報管理部２３は、ベクトル量をＮＡＮＤメモリ１２のメモリ領域内に記憶させる。例えば、情報管理部２３は、メモリコントローラ１１の動作に必要な種々の情報を、メモリ領域内に記憶させることで管理する。情報管理部２３は、例えば、各メモリユニット１２ａの各ブロックに関する情報を、ブロック管理情報として管理する。本実施形態の判定電圧は、各メモリユニット１２ａのブロックごとに設定される。そのため、本実施形態の判定電圧は、ブロック管理情報として管理される。なお、判定電圧は、各ブロックのワード線ごとに設定されてもよい。この場合にも、判定電圧は、ブロック管理情報として管理されてもよい。

【0023】

ここで、上述した判定電圧の詳細を説明する。本実施形態のＮＡＮＤメモリ１２は、各メモリセルに３種類以上の値を記憶させることができる。よって、ＮＡＮＤメモリ１２の閾値電圧の分布が、３つ以上のロブ（Lob）と呼ばれるピークを有する。その結果、閾値電圧を特定するために、２種類以上の判定電圧が使用される。例えば、ＮＡＮＤメモリ１２が１６値メモリの場合、閾値電圧の分布は、１６個のロブを有する。この場合、閾値電圧を特定するために、１５種類の判定電圧が使用される。判定電圧は、ＮＡＮＤメモリ１２からデータを読み出す際に使用される。判定電圧は、読み出し閾値電圧とも呼ばれる。

【0024】

これらの判定電圧は、ＮＡＮＤメモリ１２のメモリ領域内に記憶されることで管理される。この場合、判定電圧をそのままメモリ領域内に記憶させると、メモリ領域を圧迫するおそれがある。理由は、多値メモリの判定電圧の種類が多いからである。そこで、本実施形態のメモリコントローラ１１は、判定電圧を圧縮し、判定電圧の圧縮データをメモリ領域内に記憶させる。これにより、メモリ領域の圧迫を抑制することが可能となる。

【0025】

一方、判定電圧を圧縮し、判定電圧の圧縮データをメモリ領域内に記憶させ、その後に判定電圧の圧縮データを伸張すると、元の判定電圧と判定電圧の伸張データとの間に誤差が生じるおそれがある。そこで、本実施形態のメモリコントローラ１１は、３種類以上の判定電圧をスカラー量ではなくベクトル量に圧縮する。これにより、上記のような誤差を低減しつつ、メモリ領域の圧迫を抑制することが可能となる。

【0026】

本実施形態の圧縮部２１、伸張部２２、および情報管理部２３のさらなる詳細については、後述する。

【0027】

図３は、第１実施形態のメモリユニット１２ａの構成を示すブロック図である。

【0028】

本実施形態の各メモリユニット１２ａは、Ｉ／Ｏ（Input/Output）信号処理回路３１と、制御信号処理回路３２と、チップ制御回路３３と、ＲＹ／ＢＹ生成回路３４と、コマンドレジスタ３５と、アドレスレジスタ３６と、ロウデコーダ４１と、カラムデコーダ４２と、データレジスタ４３と、センスアンプ４４と、メモリセルアレイ４５とを備えている。ロウデコーダ４１、カラムデコーダ４２、データレジスタ４３、およびセンスアンプ４４は、メモリセルアレイ４５に対するリード動作、ライト動作、およびイレース動作のインタフェースとして機能する。

【0029】

Ｉ／Ｏ信号処理回路３１は、メモリユニット１２ａへの入力信号と、メモリユニット１２ａからの出力信号とを処理するバッファ回路である。Ｉ／Ｏ信号処理回路３１によりラッチされたコマンド、アドレス、およびデータは、それぞれ、コマンドレジスタ３５、アドレスレジスタ３６、およびデータレジスタ４３に振り分けられる。

【0030】

制御信号処理回路３２は、メモリユニット１２ａへの制御信号を処理する回路である。制御信号処理回路３２は、メモリユニット１２ａへの制御信号に基づいて、Ｉ／Ｏ信号処理回路３１による上記の振り分けを制御する。制御信号処理回路３２に入力される制御信号は、例えば、ＣＥ（チップイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＥ（ライトイネーブル信号）信号、ＲＥ（リードイネーブル）信号、ＷＰ（ライトプロテスト）信号などである。制御信号処理回路３２は、さらに、制御信号をチップ制御回路３３に転送する。

【0031】

チップ制御回路３３は、メモリチップ（メモリユニット１２ａ）を制御する回路である。チップ制御回路３３は、制御信号処理回路３２から転送された制御信号に基づいて、メモリユニット１２ａの動作を制御する。チップ制御回路３３の動作態様は、例えば、チップ制御回路３３の状態が制御信号に応じて遷移することで変化する。

【0032】

ＲＹ／ＢＹ生成回路３４は、ＲＹ（レディ）信号およびＢＹ（ビジー）信号を出力する回路である。ＲＹ／ＢＹ生成回路３４は、チップ制御回路３３による制御の下、ＲＹ信号およびＢＹ信号を選択的に出力する。ＲＹ信号は、メモリユニット１２ａが非動作中（レディ状態）である場合に出力される。ＢＹ信号は、メモリユニット１２ａが動作中（ビジー状態）である場合に出力される。

【0033】

コマンドレジスタ３５は、コマンドを格納するレジスタである。コマンドレジスタ３５内に格納されたコマンドは、チップ制御回路３３により読み出される。

【0034】

アドレスレジスタ３６は、アドレスを格納するレジスタである。アドレスレジスタ３６内に格納されたアドレスは、チップ制御回路３３、ロウデコーダ４１、およびカラムデコーダ４２により読み出される。

【0035】

ロウデコーダ４１は、メモリセルアレイ４５のワード線に関する制御を行うデコーダである。ロウデコーダ４１は、アドレスレジスタ３６から読み出したロウアドレスに基づいて、メモリセルアレイ４５内のワード線に電圧を印加する。
カラムデコーダ４２は、データレジスタ４３のラッチ回路に関する制御を行うデコーダである。カラムデコーダ４２は、アドレスレジスタ３６から読み出したカラムアドレスに基づいて、データレジスタ４３内のラッチ回路を選択する。
データレジスタ４３は、データを格納するレジスタである。データレジスタ４３は、Ｉ／Ｏ信号処理回路３１からのデータと、センスアンプ４４からのデータとを格納する。
センスアンプ４４は、メモリセルアレイ４５のビット線に関する動作を行うアンプである。センスアンプ４４は、メモリセルアレイ４５内のビット線に読み出されたデータを検知する。

【0036】

メモリセルアレイ４５は、複数のメモリセルを含むアレイである。メモリセルアレイ４５は、データを記憶可能なメモリ領域として機能する。本実施形態ＮＡＮＤメモリ１２は、これらのメモリセルが３次元アレイ状に配置された３次元半導体メモリとなっている。メモリセルアレイ４５のさらなる詳細については、後述する。

【0037】

図４は、第１実施形態のメモリセルアレイ４５の構成を示す回路図である。

【0038】

メモリセルアレイ４５は、複数のブロックを含む。図４は、複数のブロックの例として、ブロックＢＬＫ０と、ブロックＢＬＫ１とを示している。以下、本実施形態のブロックの構成を、ブロックＢＬＫ０を題材として説明する。

【0039】

ブロックＢＬＫ０は、複数のストリングユニットＳＵ０～ＳＵ３を含んでいる。ストリングユニットＳＵ０～ＳＵ３の各々は、ｐ本のビット線ＢＬ０～ＢＬｐ－１とセルソース線ＣＥＬＳＲＣとの間に、ｐ本のＮＡＮＤストリングＳＴＲを含んでいる（ｐは、２以上の整数）。例えばストリングユニットＳＵ０では、ビット線ＢＬ０とセルソース線ＣＥＬＳＲＣとの間のＮＡＮＤストリングＳＴＲが、ワード線ＷＬ０～ＷＬ１５上にメモリセルトランジスタ（メモリセル）ＭＴ０～ＭＴ１５を備え、選択線ＳＧＳＬ０、ＳＧＤＬ０上に選択トランジスタ（選択ゲート）ＳＴ０、ＤＴ０を備えている。選択線ＳＧＳＬ０は、ソース側選択線と呼ばれる。選択線ＳＧＤＬ０は、ドレイン側選択線と呼ばれる。本実施形態では、他のＮＡＮＤストリングＳＴＲも同様の構造を有している。

【0040】

図５は、第１実施形態の閾値電圧とメモリセル数との関係を示すグラフである。

【0041】

図５は、閾値電圧の分布Ｄ_１～Ｄ_１６を示している。ＮＡＮＤメモリ１２が１６値メモリの場合、閾値電圧の分布は、１６個のロブを有する。分布Ｄ_１は、値１５（２進法で１１１１）が記憶されているメモリセルの閾値電圧の分布を示している。分布Ｄ_２は、値１４（２進法で１１１０）が記憶されているメモリセルの閾値電圧の分布を示している。これは、分布Ｄ_３～Ｄ_１６についても同様である。

【0042】

図５は、さらに、判定電圧Ｖ_１～Ｖ_１５を示している。ＮＡＮＤメモリ１２が１６値メモリの場合、閾値電圧を特定するために、１５種類の判定電圧Ｖ_１～Ｖ_１５が使用される。例えば、判定電圧Ｖ_１は、値１５（２進法で１１１１）が記憶されているメモリセルの閾値電圧と、値１４（２進法で１１１０）が記憶されているメモリセルの閾値電圧とを区別するために使用される。また、判定電圧Ｖ_２は、値１４（２進法で１１１０）が記憶されているメモリセルの閾値電圧と、値１０（２進法で１０１０）が記憶されているメモリセルの閾値電圧とを区別するために使用される。これは、判定電圧Ｖ_３～Ｖ_１５についても同様である。

【0043】

次に、図６および図７を参照し、第１実施形態のメモリコントローラ１１と、第１実施形態の比較例のメモリコントローラ１１とを比較する。

【0044】

図６は、第１実施形態の比較例のメモリコントローラ１１の動作を説明するための図である。比較例のメモリコントローラ１１については、実施形態のメモリコントローラ１１と同様に、図１～図５に示す符号を用いて説明する。

【0045】

図６(ａ)は、比較例のメモリコントローラ１１の圧縮部２１および伸張部２２を示している。比較例の圧縮部２１は、シフト量Ｓｆｔをコードブックインデックスｉに圧縮する。また、比較例の伸張部２２は、コードブックインデックスｉをシフト量Ｓｆｔに伸張する。シフト量Ｓｆｔは、ｎ個（ｎは、２以上の整数）の成分Ｓ_１～Ｓ_ｎを含むベクトル量である（Ｓｆｔ＝｛Ｓ_１，Ｓ_２，Ｓ_３，・・・，Ｓ_ｎ｝）。一方、コードブックインデックスｉは、スカラー量である。

【0046】

比較例のＮＡＮＤメモリ１２が１６値メモリの場合、閾値電圧を特定するために１５種類の判定電圧Ｖ_１～Ｖ_１５が使用される。一方、シフト量Ｓｆｔの成分Ｓ_ｋは、判定電圧Ｖ_ｋの所定の電圧Ｖ_ｋ（０）に対するシフト値である（ｋは、１≦ｋ≦ｎを満たす整数）。よって、シフト量Ｓｆｔの成分Ｓ_ｋは、Ｓ_ｋ＝Ｖ_ｋ－Ｖ_ｋ（０）で表される。その結果、１５種類の判定電圧Ｖ_１～Ｖ_１５が使用される場合、シフト量Ｓｆｔは、１５個の成分Ｓ_１～Ｓ_１５を含む１５次ベクトルとなる。以下、シフト量Ｓｆｔの成分Ｓ_ｋを「シフト値Ｓ_ｋ」とも表記する。なお、所定の電圧Ｖ_１（０）～Ｖ_{１５（０）}は、例えば、判定電圧Ｖ_１～Ｖ_１５の基準値（デフォルト値）である。

【0047】

図６(ｂ)は、比較例の情報管理部２３により管理されているコードブックテーブルを示している。コードブックテーブルは、コードブックインデックスｉとコードブックとの対応関係を示している。コードブックテーブルは、典型的なシフト量Ｓｆｔをコードブックとして列挙したテーブルである。例えば、シフト量Ｓｆｔをコードブックインデックスｉに圧縮する際に、シフト量Ｓｆｔが、コードブックインデックスｉを「１」とするコードブック｛Ｓ_１ ^１，Ｓ_２ ^１，Ｓ_３ ^１，・・・，Ｓ_ｎ ^１｝と最も近い場合には、シフト量Ｓｆｔの圧縮データは、「１」となる。この場合、コードブックインデックスｉをシフト量Ｓｆｔに伸張すると、圧縮データ「１」が伸張データ｛Ｓ_１ ^１，Ｓ_２ ^１，Ｓ_３ ^１，・・・，Ｓ_ｎ ^１｝に伸張される。すなわち、このシフト量Ｓｆｔ＝｛Ｓ_１，Ｓ_２，Ｓ_３，・・・，Ｓ_ｎ｝を圧縮および伸張すると、圧縮および伸張により得られるシフト量は、｛Ｓ_１ ^１，Ｓ_２ ^１，Ｓ_３ ^１，・・・，Ｓ_ｎ ^１｝となる。

【0048】

図６(ｃ)は、比較例の情報管理部２３により管理されているブロック管理情報を示している。ブロック管理情報は、例えば、ブロックインデックスｂとコードブックインデックスｉとの対応関係を示している。ブロックインデックスｂは、ＮＡＮＤメモリ１２の各ブロック（図４）を特定するためのインデックスである。例えば、ブロックインデックスｂを「ｂ１」「ｂ２」「ｂ３」とするブロックのシフト量Ｓｆｔがそれぞれ、コードブックインデックスｉを「ｉ１」「ｉ２」「ｉ３」とするように圧縮された場合には、図６(ｃ)に示すブロック管理情報が設定される。すなわち、ブロック「ｂ１」「ｂ２」「ｂ３」のコードブックインデックスｉの欄に、それぞれ「ｉ１」「ｉ２」「ｉ３」が格納される。ブロックインデックスｂは、例えば、スカラー量である。
比較例のシフト量Ｓｆｔは、コードブックインデックスｉに圧縮されて、メモリ領域内に記憶される。これにより、メモリ領域の圧迫を抑制することが可能となる。しかしながら、シフト量Ｓｆｔをコードブックインデックスｉに圧縮し、コードブックインデックスｉをシフト量Ｓｆｔ（コードブック）に伸張すると、元のシフト量Ｓｆｔと、伸張されたシフト量Ｓｆｔ（コードブック）との間に誤差が生じるおそれがある。例えば上述の例では、元のシフト量｛Ｓ_１，Ｓ_２，Ｓ_３，・・・，Ｓ_ｎ｝と、伸張されたシフト量｛Ｓ_１ ^１，Ｓ_２ ^１，Ｓ_３ ^１，・・・，Ｓ_ｎ ^１｝との間に誤差が生じる。

【0049】

図７は、第１実施形態のメモリコントローラ１１の動作を説明するための図である。

【0050】

図７(ａ)は、本実施形態のメモリコントローラ１１の圧縮部２１および伸張部２２を示している。圧縮部２１は、シフト量Ｓｆｔを圧縮ベクトルｖに圧縮する。また、伸張部２２は、圧縮ベクトルｖをシフト量Ｓｆｔに伸張する。シフト量Ｓｆｔは、上述のように、ｎ個（ｎは、２以上の整数）の成分Ｓ_１～Ｓ_ｎを含むベクトル量である（Ｓｆｔ＝｛Ｓ_１，Ｓ_２，Ｓ_３，・・・，Ｓ_ｎ｝）。一方、圧縮ベクトルｖは、ｍ個（ｍは、２以上の整数）の成分ｖ_１～ｖ_ｍを含むベクトル量である（ｖ＝｛ｖ_１，ｖ_２，ｖ_３，・・・，ｖ_ｍ｝）。ただし、ｍは、ｎよりも小さい整数である（ｎ＞ｍ≧２）。

【0051】

第１実施形態のＮＡＮＤメモリ１２が１６値メモリの場合、上述の通り、閾値電圧を特定するために１５種類の判定電圧Ｖ_１～Ｖ_１５が使用される。この場合、シフト量Ｓｆｔは、１５個の成分（シフト値）Ｓ_１～Ｓ_１５を含む１５次ベクトルとなる。一方、圧縮ベクトルｖの次数ｍは、２～１４の整数であり、例えば４である。この場合、圧縮ベクトルｖは、４個の成分ｖ_１～ｖ_４を含む４次ベクトルとなる。

【0052】

図７(ｂ)は、第１実施形態の情報管理部２３により管理されているブロック管理情報を示している。ブロック管理情報は、例えば、ブロックインデックスｂと圧縮ベクトルｖとの対応関係を示している。ブロックインデックスｂは、上述のように、ＮＡＮＤメモリ１２の各ブロック（図４）を特定するためのインデックスである。例えば、ブロックインデックスｂを「ｂ１」「ｂ２」「ｂ３」とするブロックのシフト量Ｓｆｔがそれぞれ、圧縮ベクトルｖを「ｖ１」「ｖ２」「ｖ３」とするように圧縮された場合には、図７(ｂ)に示すブロック管理情報が設定される。すなわち、ブロック「ｂ１」「ｂ２」「ｂ３」の圧縮ベクトルｖの欄に、それぞれ「ｖ１」「ｖ２」「ｖ３」が格納される。ブロックインデックスｂは、例えば、上述のように、スカラー量である。

【0053】

ブロック管理情報は、さらに、ブロックインデックスｂとＦＢＣ（Fail Bit Count）との対応関係を示している。ＦＢＣは、各ブロックの記憶データが読み出された際に、誤って読み出されたビットの総数である。図７(ｂ)では、ブロック「ｂ１」「ｂ２」「ｂ３」のＦＢＣの欄に、それぞれ「ＦＢＣ１」「ＦＢＣ２」「ＦＢＣ３」が格納されている。

【0054】

第１実施形態のシフト量Ｓｆｔは、スカラー量であるコードブックインデックスｉではなく、ベクトル量である圧縮ベクトルｖに圧縮される。これにより、誤差を低減しつつ、メモリ領域の圧迫を抑制することが可能となる。理由は、シフト量Ｓｆｔをベクトル量に圧縮すれば、一般に、シフト量Ｓｆｔをスカラー量に圧縮するのに比べて、圧縮により失われる情報量が少ないからである。

【0055】

次に、図８～図１０を参照し、第１実施形態の推定部５１について説明する。

【0056】

図８は、第１実施形態の推定部５１の動作を説明するための模式図である。

【0057】

圧縮部２１および伸張部２２の少なくともいずれかは、読み出し精度を訓練により向上させるための推定部５１を備えていてもよい。例えば、圧縮部２１を推定部５１により訓練することで、元のシフト量Ｓｆｔと伸張されたシフト量Ｓｆｔとの間の誤差が小さくなるように圧縮を行うことが可能となる。また、伸張部２２を推定部５１により訓練することで、元のシフト量Ｓｆｔと伸張されたシフト量Ｓｆｔとの間の誤差が小さくなるように伸張を行うことが可能となる。本実施形態の推定部５１は、例えば、図１１(ｂ)に示す伸張部２２、図１３に示す圧縮部２１（第２実施形態）、および図１３に示す伸張部２２（第２実施形態）に適用可能である。

【0058】

推定部５１は、ファームウェア、ソフトウェア、および電気回路のうちのいずれにより実現されてもよい。また、推定部５１は、ファームウェア、ソフトウェア、および電気回路のうちの２つ以上を組み合わせて実現されてもよい。本実施形態では、図１に示すＲＯＭ１１ｃ内に格納されたファームフェアが、ＲＡＭ１１ｂに展開され、ＣＰＵ１１ａにより実行されることで、推定部５１が実現される。例えば、推定部５１は、ＤＮＮ（Deep Neural Network）モデルなどの機械学習モデルに相当する。本実施形態によれば、メモリシステム１のメーカーによりメモリシステム１が出荷された後に、上記のような誤差を訓練（機械学習）により低減することが可能となる。

【0059】

以下、図８に示す推定部５１の動作について説明する。

【0060】

図８では、シフト量Ｓｆｔが推定部５１に入力され、シフト量Ｓｆｔ’が推定部５１から出力されている。推定部５１は、圧縮部２１と同様にシフト量Ｓｆｔを圧縮ベクトルｖに圧縮し、伸張部２２と同様に圧縮ベクトルｖをシフト量Ｓｆｔに伸張する。図８は、伸張されたシフト量Ｓｆｔを、元のシフト量Ｓｆｔと区別するために、符号Ｓｆｔ’で示している。よって、推定部５１は、元のシフト量Ｓｆｔを圧縮および伸張して得られたシフト量Ｓｆｔ’を出力している。シフト量Ｓｆｔとシフト量Ｓｆｔ’とが異なることは、推定部５１の解答「Ｓｆｔ’」が正解「Ｓｆｔ」と異なっていることを意味する。

【0061】

図８は、さらに、損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）を示している。損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）は、シフト量Ｓｆｔとシフト量Ｓｆｔ’との間の誤差に対応する値を出力する関数である。損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）の出力値は、推定部５１に損失（ｌｏｓｓ）として入力される。本実施形態の訓練は、損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）の出力値を用いて行われる。なお、損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）の出力値は、メモリコントローラ１１内の推定部５１以外の機能ブロックが計算してもよいし、推定部５１が計算してもよい。本実施形態の訓練は、例えば、損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）の出力値がゼロに近付くように行われる。

【0062】

上記の訓練は、どのようなタイミングで行ってもよい。例えば、メモリシステム１内でリード動作が行われた際に、訓練が行われてもよい。また、圧縮部２１により圧縮が行われた際に、訓練が行われてもよい。また、メモリシステム１内でパトロールリードまたはリトライが発生した際に、訓練が行われてもよい。

【0063】

図９は、第１実施形態の変形例の推定部５１の動作を説明するための模式図である。図９に示す推定部５１については、図８に示す推定部５１との相違点を中心に説明する。

【0064】

図９でも、シフト量Ｓｆｔが推定部５１に入力され、シフト量Ｓｆｔ’が推定部５１から出力されている。本変形例の推定部５１も、元のシフト量Ｓｆｔを圧縮および伸張して得られたシフト量Ｓｆｔ’を出力している。

【0065】

図９は、さらに、ＦＢＣを示している。ＦＢＣは、例えば、メモリセルアレイ４５（図４）のブロックごとに算出される。上述のように、各ブロックのＦＢＣは、各ブロックの記憶データが読み出された際に、誤って読み出されたビットの総数である。本変形例のＦＢＣは、推定部５１に損失として入力される。本変形例の訓練は、ＦＢＣを用いて行われる。なお、ＦＢＣは、メモリコントローラ１１内の推定部５１以外の機能ブロックが計算してもよいし、推定部５１が計算してもよい。本変形例の訓練は、例えば、ＦＢＣがゼロに近付くように行われる。

【0066】

本変形例では、推定部５１からシフト量Ｓｆｔ’が出力されると、シフト量Ｓｆｔ’に対応する判定電圧を用いてリード動作が行われる。その後、このリード動作の際のＦＢＣが算出される。このＦＢＣは、推定部５１に訓練用に入力される。また、このＦＢＣは、上述のブロック管理情報として記憶および管理される。

【0067】

図１０は、第１実施形態の推定部５１の動作について説明するための模式図である。図１０に示す推定部５１は、図８に示す推定部５１と同じものであるが、図９に示す推定部５１と同じものでもよい。

【0068】

図１０は、初期のＮＡＮＤメモリ１２の疲労度の例と、寿命近くのＮＡＮＤメモリ１２の疲労度の例とを示している。初期のＮＡＮＤメモリ１２は、疲労度８０％のメモリセルと、疲労度５０％のメモリセルと、疲労度１０％のメモリセルとを含んでいる。寿命近くのＮＡＮＤメモリ１２の疲労度は、疲労度９０％のメモリセルと、疲労度７０％のメモリセルと、疲労度５０％のメモリセルとを含んでいる。

【0069】

初期のＮＡＮＤメモリ１２は、疲労度の低いメモリセルを多く含んでいる。寿命近くのＮＡＮＤメモリ１２は、疲労度の高いメモリセルを多く含んでいる。一方、好適な判定電圧（シフト量Ｓｆｔ）の値は、このような疲労度に応じて変化すると考えられる。本実施形態によれば、メモリシステム１の出荷後に推定部５１による訓練を行うことができるため、疲労度に追従して判定電圧（シフト量Ｓｆｔ）を変化させることで、疲労度が変化しても読み出し精度を高く維持することが可能となる。

【0070】

次に、図１１および図１２を参照し、本実施形態の圧縮部２１および伸張部２２のさらなる詳細について説明する。

【0071】

図１１は、第１実施形態の圧縮部２１および伸張部２２の動作を説明するための模式図である。

【0072】

図１１(ａ)では、圧縮部２１が、シフト量Ｓｆｔを圧縮ベクトルｖに圧縮している。具体的には、圧縮部２１は、シフト量Ｓｆｔの１５個のシフト値Ｓ_１～Ｓ_１５の中から４個のシフト値Ｓ_４、Ｓ_７、Ｓ_１０、Ｓ_１４を選択し、選択されたシフト値Ｓ_４、Ｓ_７、Ｓ_１０、Ｓ_１４をそれぞれ、圧縮ベクトルｖの成分ｖ_１、ｖ_２、ｖ_３、ｖ_４として出力している。以下、圧縮ベクトルｖの成分ｖ_１～ｖ_４を「ベクトル成分ｖ_１～ｖ_４」とも表記する。

【0073】

図１１(ａ)では、圧縮部２１が、関数を用いてシフト量Ｓｆｔを圧縮ベクトルｖに圧縮する。この関数は、シフト値Ｓ_１～Ｓ_１５を入力とし、ベクトル成分ｖ_１～ｖ_４を出力としている。これら入力と出力との間には、ｖ_１＝Ｓ_４、ｖ_２＝Ｓ_７、ｖ_３＝Ｓ_１０、ｖ_４＝Ｓ_１４の関係が成り立つ。このように、本実施形態の圧縮部２１は、静的な関数を用いてシフト量Ｓｆｔを圧縮ベクトルｖに圧縮する。

【0074】

なお、ベクトル成分ｖ_１～ｖ_４の各々は、本実施形態では、シフト値Ｓ_１～Ｓ_１５のうちの１つに依存しているが、シフト値Ｓ_１～Ｓ_１５のうちの２つ以上に依存していてもよい。例えば、ベクトル成分ｖ_１は、ｖ_１＝√（Ｓ_１×Ｓ_３）で与えられてもよい。

【0075】

図１１(ｂ)では、伸張部２２が、圧縮ベクトルｖをシフト量Ｓｆｔに伸張している。ベクトル成分ｖ_１～ｖ_４は、シフト値Ｓ_１～Ｓ_１５の一部の情報しか含んでいないため、関数を用いて圧縮ベクトルｖをシフト量Ｓｆｔに精度よく伸張することは難しい。そこで、本実施形態の伸張部２２は、推定部５１を含んでいる。伸張部２２は、圧縮ベクトルｖからシフト量Ｓｆｔを推定部５１により推定することで、圧縮ベクトルｖをシフト量Ｓｆｔに伸張する。この推定の誤差は、上述の訓練により低減することが可能である。この推定は、ベクトル成分ｖ_１～ｖ_４と、その他の値とを用いて行ってもよい。このような値の例は、ライト動作からの経過時間ｔ、およびＷ／ＥサイクルＰＥである。

【0076】

一方、本実施形態の圧縮部２１は、関数を用いてシフト量Ｓｆｔを圧縮ベクトルｖに圧縮しているため、本実施形態の圧縮部２１は、推定部５１を含んでいなくてもよい。本実施形態によれば、関数を用いて圧縮を行うことで、圧縮を簡単に行うことが可能となる。

【0077】

図１２は、第１実施形態の圧縮部２１および伸張部２２の動作を説明するためのフローチャートである。

【0078】

図１２(ａ)は、圧縮部２１の動作フローを示している。

【0079】

まず、圧縮部２１が、シフト量Ｓｆｔを取得する（Ｓ１１）。シフト量Ｓｆｔの各成分（シフト値）は、図６を参照して説明したように、判定電圧（読み出し閾値電圧Ｖｔｈ）から所定の電圧を減算することで算出可能である。

【0080】

次に、圧縮部２１が、シフト量Ｓｆｔを圧縮ベクトルｖに変換する（Ｓ１２）。この変換は、例えば、上記の関数を用いて行われる。

【0081】

次に、圧縮部２１が、圧縮ベクトルｖを保存する（Ｓ１３）。圧縮ベクトルｖは、例えば、ブロック管理情報としてＮＡＮＤメモリ１２に保存される。

【0082】

図１２(ｂ)は、伸張部２２等の動作のフローを示している。

【0083】

まず、伸張部２２が、ＮＡＮＤメモリ１２に保存されている圧縮ベクトルｖを、ＲＡＭ１２ｂへとフェッチする（Ｓ２１）。次に、伸張部２２が、圧縮ベクトルｖからシフト量Ｓｆｔを推定する（Ｓ２２）。この推定は、例えば、推定部５１により行われる。

【0084】

次に、メモリシステム１が、このシフト量Ｓｆｔから得られた判定電圧を用いて、リード動作を行う（Ｓ２３）。この際、リード動作が成功した場合には（Ｓ２４ ＹＥＳ）、正しいシフト量Ｓｆｔとして、シフト量Ｓｆｔに追従する上述のシフト量Ｓｆｔ’を、推定部５１により取得する（Ｓ２５）。一方、リード動作が失敗した場合には（Ｓ２４ ＮＯ）、別の方法で、上述のシフト量Ｓｆｔ’に代わる正しいシフト量Ｓｆｔを取得する（Ｓ２６）。

【0085】

次に、伸張部２２（推定部５１）が、上述の損失（ｌｏｓｓ）を計算する（Ｓ２７）。損失は、例えば、損失関数Ｌ（Ｓｆｔ，Ｓｆｔ’）を用いて計算される。次に、計算された損失が推定部５１に入力され、推定部５１（ＤＮＮモデル）が更新される（Ｓ２８）。

【0086】

以上のように、本実施形態のメモリコントローラ１１は、判定電圧のシフト量Ｓｆｔを圧縮ベクトルｖに圧縮して、ＮＡＮＤメモリ１２のメモリ領域内に記憶させる。よって、本実施形態によれば、多値メモリの閾値電圧の判定電圧を、メモリ領域内に好適に記憶させることが可能となる。例えば、圧縮前の判定電圧と伸張後の判定電圧との間の誤差を低減しつつ、メモリ領域の圧迫を抑制することが可能となる。

【0087】

（第２実施形態）

【0088】

図１３は、第２実施形態の圧縮部２１および伸張部２２の動作を説明するための模式図である。図１３に示す圧縮部２１および伸張部２２は、図１１に示す圧縮部２１および伸張部２２の変形例に相当する。

【0089】

本実施形態では、圧縮部２１および伸張部２２の各々が、図８に示す推定部５１を備えている。そのため、本実施形態の圧縮部２１は、シフト量Ｓｆｔから圧縮ベクトルｖを推定部５１により推定することで、シフト量Ｓｆｔを圧縮ベクトルｖに圧縮する。また、本実施形態の伸張部２２は、圧縮ベクトルｖからシフト量Ｓｆｔを推定部５１により推定することで、圧縮ベクトルｖをシフト量Ｓｆｔに伸張する。圧縮部２１および伸張部２２の各々が、図８に示す推定部５１の代わりに、図９に示す推定部５１を備えていてもよい。

【0090】

本実施形態では、圧縮部２１が、推定部５１としてエンコーダを含み、伸張部２２が、推定部５１としてデコーダを含んでいる（図１３）。エンコーダは、シフト量Ｓｆｔを特徴量（圧縮ベクトルｖ）に変換し、デコーダは、特徴量をシフト量Ｓｆｔに逆変換する。図１３は、逆変換（復元）により得られたシフト量Ｓｆｔを、元のシフト量Ｓｆｔと区別するために、符号Ｓｆｔ’で示している。図１３は、エンコーダおよびデコーダという２つのニューラルネットワークにより構成されるオートエンコーダを示している。エンコーダおよびデコーダは、それぞれ、第１および第２ニューラルネットワークの例である。本実施形態によれば、圧縮も伸張も関数ではなく推定により行うことで、例えば、より正確に疲労度を反映した読み出しを実現することが可能となる。

【0091】

図１４は、第２実施形態の圧縮部２１および伸張部２２の動作を説明するためのフローチャートである。図１４に示すフローは、図１２に示すフローの変形例に相当する。

【0092】

図１４(ａ)は、圧縮部２１等の動作フローを示している。

【0093】

まず、圧縮部２１が、シフト量Ｓｆｔを取得する（Ｓ３１）。次に、圧縮部２１が、シフト量Ｓｆｔをエンコーダに入力して、圧縮ベクトルｖを算出する（Ｓ３２）。また、メモリシステム１が、このシフト量Ｓｆｔに対応する判定電圧を用いたリード動作を行って、ＦＢＣを取得する（Ｓ３３）。次に、圧縮部２１が、圧縮ベクトルｖおよびＦＢＣを保存する（Ｓ３４）。圧縮ベクトルｖおよびＦＢＣは、例えば、ブロック管理情報としてＮＡＮＤメモリ１２に保存される。

【0094】

図１４(ｂ)は、伸張部２２等の動作のフローを示している。

【0095】

まず、伸張部２２が、ＮＡＮＤメモリ１２に保存されている圧縮ベクトルｖおよびＦＢＣを、ＲＡＭ１２ｂへとフェッチする（Ｓ４１）。次に、伸張部２２が、圧縮ベクトルｖをデコーダに入力して、シフト量Ｓｆｔを推定する（Ｓ４２）。

【0096】

次に、メモリシステム１が、このシフト量Ｓｆｔから得られた判定電圧を用いて、リード動作を行う（Ｓ４３）。この際、リード動作が成功した場合には（Ｓ４４ ＹＥＳ）、正しいシフト量Ｓｆｔとして、シフト量Ｓｆｔに追従する上述のシフト量Ｓｆｔ’を、推定部５１により取得する（Ｓ４５）。一方、リード動作が失敗した場合には（Ｓ４４ ＮＯ）、別の方法で、上述のシフト量Ｓｆｔ’に代わる正しいシフト量Ｓｆｔを取得する（Ｓ４６）。Ｓ４５、Ｓ４６の各々では、さらに、このリード動作に関するＦＢＣを取得する。

【0097】

次に、伸張部２２（推定部５１）が、上述の損失（ｌｏｓｓ）を計算する（Ｓ４７）。損失は、例えば、ＦＢＣにより与えられる。次に、計算された損失が推定部５１に入力され、推定部５１（ＤＮＮモデル）が更新される（Ｓ４８）。

【0098】

本実施形態のメモリコントローラ１１は、第１実施形態のメモリコントローラ１１と同様に、判定電圧のシフト量Ｓｆｔを圧縮ベクトルｖに圧縮して、ＮＡＮＤメモリ１２のメモリ領域内に記憶させる。よって、本実施形態によれば、多値メモリの閾値電圧の判定電圧を、メモリ領域内に好適に記憶させることが可能となる。例えば、圧縮前の判定電圧と伸張後の判定電圧との間の誤差を低減しつつ、メモリ領域の圧迫を抑制することが可能となる。

【0099】

実施形態は例示であり、発明の範囲はそれらに限定されない。

【符号の説明】

【0100】

１ メモリシステム
２ ホスト装置
１１ メモリコントローラ
１１ａ ＣＰＵ
１１ｂ ＲＡＭ
１１ｃ ＲＯＭ
１１ｄ ＥＣＣ回路
１１ｅ メモリＩ／Ｆコントローラ
１１ｆ ホストＩ／Ｆコントローラ
１２ ＮＡＮＤメモリ
１２ａ メモリユニット
２１ 圧縮部
２２ 伸張部
２３ 情報管理部
３１ Ｉ／Ｏ信号処理回路
３２ 制御信号処理回路
３３ チップ制御回路
３４ ＲＹ／ＢＹ生成回路
３５ コマンドレジスタ
３６ アドレスレジスタ
４１ ロウデコーダ
４２ カラムデコーダ
４３ データレジスタ
４４ センスアンプ
４５ メモリセルアレイ
５１ 推定部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】