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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043383
(43)【公開日】2024-03-29
(54)【発明の名称】逐次比較型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 1/08 20060101AFI20240322BHJP
H03M 1/46 20060101ALI20240322BHJP
H03M 1/80 20060101ALI20240322BHJP
【ＦＩ】
H03M1/08 A
H03M1/46
H03M1/80
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2022148551
(22)【出願日】2022-09-16
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】齊藤 孝一
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA02
5J022AB03
5J022AB04
5J022AB09
5J022BA02
5J022CF04
5J022CF07
5J022CG01
(57)【要約】
【課題】精度よく信号を変換できる逐次比較型Ａ／Ｄコンバータを提供する。
【解決手段】逐次比較型Ａ／Ｄコンバータ１は、デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータ２０と、アナログ入力信号に応じた電圧を、Ｄ／Ａコンバータ２０の出力電圧と比較する比較器４と、デジタル入力をＤ／Ａコンバータ２０に入力する制御回路６と、を備える。Ｄ／Ａコンバータ２０は、比較器４に接続された出力線２４０および出力線２４０にそれぞれ接続された複数のキャパシタ２４１～２４７を含む容量型Ｄ／Ａ変換回路２４と、出力線２４０に接続されたアイソレーションキャパシタ２６０と、電流源３０と、を有する。電流源３０は、制御回路６によるＤ／Ａコンバータ２０へのデジタル入力の入力と同期して、アイソレーションキャパシタ２６０を介して出力線２４０に電流信号を出力する。
【選択図】図４
【解決手段】逐次比較型Ａ／Ｄコンバータ１は、デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータ２０と、アナログ入力信号に応じた電圧を、Ｄ／Ａコンバータ２０の出力電圧と比較する比較器４と、デジタル入力をＤ／Ａコンバータ２０に入力する制御回路６と、を備える。Ｄ／Ａコンバータ２０は、比較器４に接続された出力線２４０および出力線２４０にそれぞれ接続された複数のキャパシタ２４１～２４７を含む容量型Ｄ／Ａ変換回路２４と、出力線２４０に接続されたアイソレーションキャパシタ２６０と、電流源３０と、を有する。電流源３０は、制御回路６によるＤ／Ａコンバータ２０へのデジタル入力の入力と同期して、アイソレーションキャパシタ２６０を介して出力線２４０に電流信号を出力する。
【選択図】図４
【特許請求の範囲】
【請求項1】
デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、
アナログ入力信号に応じた電圧を、前記Ｄ／Ａコンバータの出力電圧と比較する比較器と、
前記デジタル入力を前記Ｄ／Ａコンバータに入力する制御回路と、を備え、
前記Ｄ／Ａコンバータは、前記比較器に接続された出力線および前記出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、前記出力線に接続されたアイソレーションキャパシタと、電流源と、を有し、
前記電流源は、前記制御回路による前記Ｄ／Ａコンバータへの前記デジタル入力の入力と同期して、前記アイソレーションキャパシタを介して前記出力線に電流信号を出力する、
逐次比較型Ａ／Ｄコンバータ。
アナログ入力信号に応じた電圧を、前記Ｄ／Ａコンバータの出力電圧と比較する比較器と、
前記デジタル入力を前記Ｄ／Ａコンバータに入力する制御回路と、を備え、
前記Ｄ／Ａコンバータは、前記比較器に接続された出力線および前記出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、前記出力線に接続されたアイソレーションキャパシタと、電流源と、を有し、
前記電流源は、前記制御回路による前記Ｄ／Ａコンバータへの前記デジタル入力の入力と同期して、前記アイソレーションキャパシタを介して前記出力線に電流信号を出力する、
逐次比較型Ａ／Ｄコンバータ。
【請求項2】
前記アイソレーションキャパシタは、前記容量型Ｄ／Ａ変換回路のスケーリングキャパシタである、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項3】
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ入力信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル出力信号に変換し、
前記Ｄ／Ａコンバータは、前記アイソレーションキャパシタを介して前記容量型Ｄ／Ａ変換回路に接続された抵抗型Ｄ／Ａ変換回路をさらに有し、
前記抵抗型Ｄ／Ａ変換回路は、下位側のＭビットに対応する信号を前記出力線に出力し、
前記容量型Ｄ／Ａ変換回路は、上位側のＮビットに対応する信号を前記出力線に出力する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
前記Ｄ／Ａコンバータは、前記アイソレーションキャパシタを介して前記容量型Ｄ／Ａ変換回路に接続された抵抗型Ｄ／Ａ変換回路をさらに有し、
前記抵抗型Ｄ／Ａ変換回路は、下位側のＭビットに対応する信号を前記出力線に出力し、
前記容量型Ｄ／Ａ変換回路は、上位側のＮビットに対応する信号を前記出力線に出力する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項4】
前記逐次比較型Ａ／Ｄコンバータは、前記アナログ入力信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル出力信号に変換し、
前記Ｄ／Ａコンバータは、前記容量型Ｄ／Ａ変換回路を第１の容量型Ｄ／Ａ変換回路とするとき、前記アイソレーションキャパシタを介して前記第１の容量型Ｄ／Ａ変換回路に接続された第２の容量型Ｄ／Ａ変換回路をさらに有し、
前記第１の容量型Ｄ／Ａ変換回路は、上位側のＭビットに対応する信号を前記出力線に出力し、
前記第２の容量型Ｄ／Ａ変換回路は、下位側のＮビットに対応する信号を前記出力線に出力する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
前記Ｄ／Ａコンバータは、前記容量型Ｄ／Ａ変換回路を第１の容量型Ｄ／Ａ変換回路とするとき、前記アイソレーションキャパシタを介して前記第１の容量型Ｄ／Ａ変換回路に接続された第２の容量型Ｄ／Ａ変換回路をさらに有し、
前記第１の容量型Ｄ／Ａ変換回路は、上位側のＭビットに対応する信号を前記出力線に出力し、
前記第２の容量型Ｄ／Ａ変換回路は、下位側のＮビットに対応する信号を前記出力線に出力する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項5】
前記電流源は、前記電流信号の波形を調整できるように構成されている、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項6】
前記電流源は、電流を吐き出すソース回路および電流を吸い込むシンク回路を有し、
前記ソース回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成された第１のトランジスタと、Ｐチャネル型のＭＯＳＦＥＴで構成された複数の第２のトランジスタとを有し、
前記シンク回路は、Ｎチャネル型のＭＯＳＦＥＴで構成された第３のトランジスタと、Ｎチャネル型のＭＯＳＦＥＴで構成された複数の第４のトランジスタとを有し、
前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタとカレントミラー回路を形成し、
前記複数の第４のトランジスタのそれぞれは、前記第３のトランジスタとカレントミラー回路を形成する、
請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
前記ソース回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成された第１のトランジスタと、Ｐチャネル型のＭＯＳＦＥＴで構成された複数の第２のトランジスタとを有し、
前記シンク回路は、Ｎチャネル型のＭＯＳＦＥＴで構成された第３のトランジスタと、Ｎチャネル型のＭＯＳＦＥＴで構成された複数の第４のトランジスタとを有し、
前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタとカレントミラー回路を形成し、
前記複数の第４のトランジスタのそれぞれは、前記第３のトランジスタとカレントミラー回路を形成する、
請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項7】
前記デジタル入力は、前記複数のキャパシタのそれぞれに供給される電圧を制御するための制御信号を含み、
前記電流源は、前記制御信号に応じた波形を有する前記電流信号を出力する、
請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
前記電流源は、前記制御信号に応じた波形を有する前記電流信号を出力する、
請求項５に記載の逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
アナログ信号をデジタル信号に変換する逐次比較型ＡＤＣ（Ａ／Ｄコンバータ）が知られている。逐次比較型ＡＤＣでは、標本化したアナログ入力信号と、ＤＡＣ（Ｄ／Ａコンバータ）から出力される信号とを比較器によって逐次比較し、その比較結果に基づいてデジタル信号を出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－１９２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、ＤＡＣから出力される信号を切り替える際に、ＤＡＣにおけるスイッチング動作によって過渡応答信号が発生する。逐次比較型ＡＤＣの変換速度が速くなると、この過渡応答信号が比較器による信号の比較動作に影響を与える可能性がある。
【0005】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、精度よく信号を変換できる逐次比較型ＡＤＣを提供することにある。
【課題を解決するための手段】
【0006】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、アナログ入力信号に応じた電圧を、Ｄ／Ａコンバータの出力電圧と比較する比較器と、デジタル入力をＤ／Ａコンバータに入力する制御回路と、を備える。Ｄ／Ａコンバータは、比較器に接続された出力線および出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、出力線に接続されたアイソレーションキャパシタと、電流源と、を有する。電流源は、制御回路によるＤ／Ａコンバータへのデジタル入力の入力と同期して、アイソレーションキャパシタを介して出力線に電流信号を出力する。
【0007】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【0008】
本開示によれば、精度よく信号を変換できる逐次比較型ＡＤＣを提供できる。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0011】
一実施形態に係る逐次比較型Ａ／Ｄコンバータは、デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、アナログ入力信号に応じた電圧を、Ｄ／Ａコンバータの出力電圧と比較する比較器と、デジタル入力をＤ／Ａコンバータに入力する制御回路と、を備える。Ｄ／Ａコンバータは、比較器に接続された出力線と、出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、出力線に接続されたアイソレーションキャパシタと、電流源と、を有する。電流源は、制御回路によるＤ／Ａコンバータへのデジタル入力の入力と同期して、アイソレーションキャパシタを介して出力線に電流信号を出力する。
【0012】
この構成によれば、ＤＡＣにおけるスイッチング動作によって発生する過渡応答信号を電流源の電流信号によって打ち消すことができる。これにより、精度よく信号を変換することが可能となる。
【0013】
一実施形態において、アイソレーションキャパシタは、容量型Ｄ／Ａ変換回路のスケーリングキャパシタであってよい。この構成により、キャパシタのサイズを大きくしなくとも、逐次比較型Ａ／Ｄコンバータの分解能を向上させることができる。
【0014】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、Ｄ／Ａコンバータは、アイソレーションキャパシタを介して容量型Ｄ／Ａ変換回路に接続された抵抗型Ｄ／Ａ変換回路をさらに有し、抵抗型Ｄ／Ａ変換回路は、下位側のＭビットに対応する信号を出力線に出力し、容量型Ｄ／Ａ変換回路は、上位側のＮビットに対応する信号を出力線に出力してよい。この構成により、逐次比較型Ａ／Ｄコンバータの分解能を向上させることができる。
【0015】
一実施形態において、逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、Ｄ／Ａコンバータは、容量型Ｄ／Ａ変換回路を第１の容量型Ｄ／Ａ変換回路とするとき、アイソレーションキャパシタを介して第１の容量型Ｄ／Ａ変換回路に接続された、第２の容量型Ｄ／Ａ変換回路をさらに有し、第１の容量型Ｄ／Ａ変換回路は、上位側のＭビットに対応する信号を出力線に出力し、第２の容量型Ｄ／Ａ変換回路は、下位側のＮビットに対応する信号を出力線に出力してよい。この構成により、逐次比較型Ａ／Ｄコンバータの分解能を向上させることができる。
【0016】
一実施形態において、電流源は、電流信号の波形を調整できるように構成されてよい。この構成により、簡便に所望の波形の電流信号を生成することが可能となる。
【0017】
一実施形態において、電流源は、電流を吐き出すソース回路および電流を吸い込むシンク回路を有してよい。ソース回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成された第１のトランジスタと、Ｐチャネル型のＭＯＳＦＥＴで構成された複数の第２のトランジスタとを有してよい。シンク回路は、Ｎチャネル型のＭＯＳＦＥＴで構成された第３のトランジスタと、Ｎチャネル型のＭＯＳＦＥＴで構成された複数の第４のトランジスタとを有してよい。複数の第２のトランジスタのそれぞれは、第１のトランジスタとカレントミラー回路を形成してよい。複数の第４のトランジスタのそれぞれは、第３のトランジスタとカレントミラー回路を形成してよい。この構成により、簡便に所望の波形の電流信号を生成することが可能となる。
【0018】
一実施形態において、デジタル入力は、複数のキャパシタのそれぞれに供給される電圧を制御するための制御信号を含み、電流源は、制御信号に応じた波形を有する電流信号を出力してよい。この構成により、過渡応答信号を打ち消すためのより適切な電流信号を生成することが可能となる。
【0019】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0020】
図１は、本開示の一実施形態に係る逐次比較型ＡＤＣ１の構成を示す図である。本実施形態に係る逐次比較型ＡＤＣ１は、アナログ入力信号ＡＩＮを１２ビットのデジタル信号ＤＯＵＴに変換する。逐次比較型ＡＤＣ１は、サンプルホールド回路２、比較器４、逐次比較制御回路６およびＤＡＣ２０を備える。
【0021】
サンプルホールド回路２は、入力電圧をサンプルホールドする。具体的には、サンプルホールド回路２は、アナログ入力信号ＡＩＮに基づく電圧をサンプリングし、サンプリングした電圧ＶＳＨをホールドし、電圧ＶＳＨを比較器４に出力する。
する。
する。
【0022】
ＤＡＣ２０は、デジタル入力ＳＣＴに応じたアナログの出力電圧を生成する。具体的には、ＤＡＣ２０は、逐次比較制御回路６から入力されるデジタル入力ＳＣＴに応じた出力電圧ＶＤＡＣを比較器４に出力する。
【0023】
比較器４は、アナログ入力信号ＡＩＮに基づく電圧を、ＤＡＣ２０の出力電圧と比較する。具体的には、比較器４は、サンプルホールド回路２がホールドしている電圧ＶＳＨと、ＤＡＣ２０が出力する出力電圧ＶＤＡＣとを比較し、比較結果信号ＳＣＲを逐次比較制御回路６に出力する。
【0024】
逐次比較制御回路６は、デジタル入力ＳＣＴをＤＡＣ２０に出力する。具体的には、逐次比較制御回路６は、比較器４の比較結果信号ＳＣＲに基づいて、ＤＡＣ２０にデジタル入力ＳＣＴを出力することによって、ＤＡＣ２０の動作を制御する。
【0025】
ＤＡＣ２０は、逐次比較制御回路６からのデジタル入力ＳＣＴに応じて出力電圧ＶＤＡＣを出力し、比較器４は、サンプルホールド回路２がホールドしている電圧ＶＳＨと、出力電圧ＶＤＡＣとを比較し、逐次比較制御回路６に比較結果信号ＳＣＲを逐次比較制御回路６に出力する。以下、比較器４は、サンプルホールド回路２がホールドしている電圧ＶＳＨと、比較結果信号ＳＣＲに基づく新たな出力電圧ＶＤＡＣとを逐次比較する。逐次比較制御回路６は、比較器４による逐次比較の結果に基づいて、デジタル出力信号ＤＯＵＴを出力する。このようにして、アナログ入力信号ＡＩＮは、１２ビットのデジタル出力信号ＤＯＵＴに変換される。
【0026】
ここで、本実施形態に係るＤＡＣ２０の詳細を説明する前に、参考例に係るＤＡＣ１０でＤＡＣ２０を置き換えた場合について説明する。図２は、参考例に係るＤＡＣ１０の構成を示す回路図である。参考例に係るＤＡＣ１０は、ＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側のＤ／Ａ変換回路であるＬＳＢ側回路１２、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）側のＤ／Ａ変換回路であるＭＳＢ側回路１４、スケーリングキャパシタ１１０を備える。
【0027】
ＬＳＢ側回路１２は、共通線１２０と、キャパシタ１２１～１２５と、セレクタ１３１～１３５とを備える。キャパシタ１２１～１２５は、下位側の５ビット分に対応する。キャパシタ１２１～１２５の容量値は、「Ｃ」を基準容量値とする（以下、同様に基準容量値を［Ｃ］とする。）と、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］および［１６Ｃ］である。すなわち、キャパシタ１２１～１２５は、それぞれ、所定の比率で重み付けされた容量値（＝２ｘＣ（ただし、ｘ＝０～４の整数））をもつ。
【0028】
キャパシタ１２１～１２５のそれぞれの一端は、共通線１２０に接続されている。また、キャパシタ１２１～１２５の他端には、セレクタ１３１～１３５が接続されている。セレクタ１３１～１３５は、逐次比較制御回路６からのデジタル入力ＳＣＴに基づいて、上側の基準電圧ＶＲＥＦＴ（第１の基準電圧）または下側の基準電圧ＶＲＥＦＢ（第２の基準電圧）をキャパシタ１２１～１２５の他端に供給するように構成されている。これらの基準電圧は、電源と共通であってよいし、グランドと共通であってよい。なお、以下では、上側の基準電圧ＶＲＥＦＴおよび下側の基準電圧ＶＲＥＦＢを区別しないとき、これらを単に「基準電圧ＶＲＥＦ」ともいう。
【0029】
ＭＳＢ側回路１４は、出力線１４０と、キャパシタ１４１～１４７と、セレクタ１５１～１５７とを備える。キャパシタ１４１～１４７は、上位側の７ビット分に対応する。キャパシタ１４１～１４７の容量値は、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］である。すなわち、キャパシタ１４１～１４７は、それぞれ、所定の比率で重み付けされた容量値（＝２ｙＣ（ただし、ｙ＝０～６の整数））をもつ。
【0030】
キャパシタ１４１～１４７のそれぞれの一端は、出力線１４０に接続されている。また、キャパシタ１４１～１４７の他端には、セレクタ１５１～１５７が接続されている。セレクタ１５１～１５７は、逐次比較制御回路６からのデジタル入力ＳＣＴに基づいて、上側の基準電圧ＶＲＥＦＴまたは下側の基準電圧ＶＲＥＦＢをキャパシタ１４１～１４７の他端に供給するように構成されている。
【0031】
スケーリングキャパシタ１１０は、ＬＳＢ側回路１２とＭＳＢ側回路１４との間において、ＬＳＢ側回路１２とＭＳＢ側回路１４とに直列に接続されている。具体的には、スケーリングキャパシタ１１０の一端は、ＬＳＢ側回路１２の共通線１２０に接続され、スケーリングキャパシタ１１０の他端は、ＭＳＢ側回路１４の出力線１４０に接続されている。スケーリングキャパシタ１１０をＤＡＣ１０に設けることにより、ＭＳＢ側回路１４のキャパシタのサイズを大きくしなくとも、逐次比較型ＡＤＣ１の分解能を向上させることができる。スケーリングキャパシタ１１０の容量値は、［１Ｃ］である。
【0032】
セレクタ１３１～１３５および１５１～１５７は、逐次比較制御回路６のデジタル入力ＳＣＲによって制御される。逐次比較制御回路６は、たとえば最上位ビットの判定時には、最上位ビットに対応するキャパシタ１４７の他端にＶＲＥＦＴが供給され、他のキャパシタ１２１～１２５および１４１～１４６の他端にＶＲＥＦＢが供給されるように、セレクタ１３１～１３５および１５１～１５７を制御してよい。
【0033】
図３は、参考例に係るＤＡＣ１０を用いた場合の逐次比較型ＡＤＣの動作例を示すタイミングチャートである。図３には、上から順に、ＡＤＣ動作信号ＣＬＫ、入力信号サンプルホールド信号（以下、「ホールド信号」ともいう。）、比較確定トリガＳＴ、比較確定値ＤＶおよび出力電圧ＶＤＡＣが示されている。
【0034】
サンプリング期間Ｔ１（時刻ｔ１～ｔ２）では、ホールド信号がハイであり、比較器４による逐次比較動作が停止している。時刻ｔ２において、ホールド信号がローになると、比較器４が逐次比較動作を行うようになる。たとえば、時刻ｔ４において、ＡＤＣ動作信号ＣＬＫが立ち上がり、ＤＡＣ１０のセレクタの状態が最上位ビット（ｂｉｔ１１）の判定するための状態に切り替わる。
【0035】
ＡＤＣ動作信号ＣＬＫが立ち上がると同時に、比較確定トリガＳＴが立ち上がり、比較器４が比較動作を行う。その後、ＡＤＣ動作信号ＣＬＫおよび比較確定トリガＳＴのハイとローとの切り替えが順次に行われ、各ビットについて逐次比較動作が行われる。図３に示す例では、最上位ビットに対応するｂｉｔ１１から最下位ビットに対応するｂｉｔ０までの１２ビットについて、比較動作が行われる。
【0036】
セレクタの状態が切り替わる際に、過渡応答による信号（以下、「過渡応答信号」ともいう。）が発生する。基準電圧ＶＲＥＦの電圧源（図示しない。）からＤＡＣ１０までの経路は、たとえばＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）配線、ボンディングワイヤ、リードフレームおよびＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）などの構成を含む。これらの構成によって、セレクタの状態が切り替わる際に、基準電圧ＶＲＥＦに過渡応答信号が乗る。特に、過渡応答信号の波形は、ボンディングワイヤのインダクタ成分による共振などの影響を受ける。
【0037】
上位側のビットほど、判定の対象となるビットの切り替わり（すなわち、セレクタの状態の切り替わり）において、大きな過渡応答信号が基準電圧ＶＲＥＦに乗る。図３に示す例では、時刻ｔ２においてセレクタの状態が切り替わる際に、時刻ｔ２～ｔ３の期間Ｔ２において、過渡応答信号１８０が基準電圧ＶＲＥＦに乗る。ＤＡＣ１０の変換速度を上げて、ＡＤＣ動作信号ＣＬＫおよび比較確定トリガＳＴの周期Ｔ４を短くすると、過渡応答信号１８０が収束してから次の切り替えまでの期間Ｔ３が短くなる。したがって、ＤＡＣ１０の変換速度を速くし過ぎると、過渡応答信号１８０が収束する前に次のビットの比較動作が開始し、次のビットの比較動作に影響を与える可能性が生じる。
【0038】
過渡応答を抑制するためにＷＢ（ワイヤボンディング）を２重するなどのインピーダンスを低減する方法があるが、程度差はあるものの、その改善には限界がある。根本的にインピーダンスを切るために基準電圧ＶＲＥＦにバッファを挿入し、ＡＣＤ回路１０の直近でドライブすることで過渡応答を改善する方法もある。しかしながら、ＡＣＤ回路１０の高精度および高速化を実現する場合には、バッファに対する性能も高精度および高速化が必要である。しかしながら、高速化による消費電力の背反があり、バッファのオフセットなど精度面においても限界がある。
【0039】
図４は、本開示の一実施形態に係る逐次比較型ＡＤＣ２０を示す図である。本実施形態に係るＤＡＣ２０は、ＬＳＢ側回路２２、ＭＳＢ側回路２４、スケーリングキャパシタ２６０（アイソレーションキャパシタ）および電流源３０を備える。
【0040】
本実施形態に係るＬＳＢ側回路２２は、５ビットの分解能をもつ、ラダー型の抵抗型Ｄ／Ａ変換回路である。ＬＳＢ側回路２２は、抵抗２２１～２２９およびセレクタ２３１～２３５を備える。抵抗２２１～２２９の抵抗値は、いずれも［Ｒ］である。抵抗２２１～２２５は、１２ビットのうちの下位５ビット分に相当する。本実施形態ではＬＳＢ側回路２２が５ビット分に対応する信号を出力線２４０に出力するものとして説明するが、ＬＳＢ側回路２２は、任意のＭ（Ｍ：正の整数）ビットの信号を出力線２４０に出力するように構成されてよい。
【0041】
抵抗２２６～２２９は、この順で直列に接続されている。抵抗２２１の一端は、抵抗２２６の一端に接続されており、抵抗２２２の一端は、抵抗２２６の他端と抵抗２２７の一端との間に接続されており、抵抗２２３の一端は、抵抗２２７の他端と抵抗２２８の一端との間に接続されており、抵抗２２４の一端は、抵抗２２８の他端と抵抗２２９の一端との間に接続されており、抵抗２２５の一端は、抵抗２２９の他端に接続されている。
【0042】
抵抗２２１～２２５の他端には、セレクタ２３１～２３５が接続されている。セレクタ２３１～２３５は、逐次比較制御回路６からのデジタル入力ＳＣＴに基づいて、上側の基準電圧ＶＲＥＦＴまたは下側の基準電圧ＶＲＥＦＢを抵抗２２１～２２５の他端に供給するように構成されている。
【0043】
本実施形態に係るＭＳＢ側回路２４は、７ビットの分解能をもつ、容量型Ｄ／Ａ変換回路である。ＭＳＢ側回路２４は、比較器４に接続された出力線２４０と、出力線２４０にそれぞれ接続されたキャパシタ２４１～２４７と、セレクタ２５１～２５７とを備える。キャパシタ２４１～２４７は、１２ビットのうちの上位７ビット分に相当する。なお、本実施形態では、ＭＳＢ側回路２４が７ビット分に対応する信号を出力線２４０に出力するものとして説明するが、ＭＳＢ側回路２４は、任意のＮ（Ｎ：正の整数）ビットの信号を出力線２４０に出力するように構成されてよい。
【0044】
キャパシタ２４１～２４７のそれぞれの一端は、出力線２４０に接続されている。また、キャパシタ２４１～２４７の他端には、セレクタ２５１～２５７が接続されている。セレクタ２５１～２５７は、逐次比較制御回路６からのデジタル入力ＳＣＴに基づいて、上側の基準電圧ＶＲＥＦＴまたは下側の基準電圧ＶＲＥＦＢをキャパシタ２４１～２４７の他端に供給するように構成されている。
【0045】
本実施形態に係るスケーリングキャパシタ２６０は、ＭＳＢ側回路２４を構成する容量型Ｄ／Ａ変換回路のスケーリングキャパシタとして機能する。スケーリングキャパシタ２６０は、ＬＳＢ側回路２２とＭＳＢ側回路２４との間において、ＬＳＢ側回路２２およびＭＳＢ側回路に直列に接続されている。具体的には、スケーリングキャパシタ２６０の一端は、ＬＳＢ側回路２２の抵抗２２９の他端および抵抗２２５の一端に接続されており、スケーリングキャパシタ２６０の他端は、ＭＳＢ側回路２４の出力線２４０に接続されている。
【0046】
デジタル入力ＳＣＲは、ＤＡＣ２０のセレクタ２３１～２３５および２５１～２５７のＯＮ－ＯＦＦを制御するための制御信号を含む。この制御信号に基づいて、セレクタ２３１～２３５および２５１～２５７のＯＮ－ＯＦＦが制御され、抵抗２２１～２２５およびキャパシタ２４１～２４７に供給される基準電圧が制御される。
【0047】
電流源３０は、スケーリングキャパシタ２６０と、ＬＳＢ側回路２２とを接続する経路２６２に接続されている。電流源３０は、逐次比較制御回路６によるＤＡＣ２０へのデジタル入力の入力と同期して、スケーリングキャパシタ２６０を介して出力線２４０に電流信号を出力する。本実施形態に係る電流源３０は、逐次比較制御回路６により入力される制御信号に応じて、スイッチ３６０を介してスケーリングキャパシタ２６０に電流信号を出力するように構成されている。出力された電流信号によって、基準電圧ＶＲＥＦに発生した過渡応答信号を打ち消すことが可能となる。
【0048】
電流源３０は、制御信号に応じた波形を有する電流信号を出力してよい。これにより、電流源３０は、より過渡応答信号を打ち消すのに適した電流信号を出力することが可能となる。
【0049】
たとえば、逐次比較制御回路６のデジタル入力ＳＣＴによって、最上位ビットに対応するキャパシタ２４７がＶＲＥＦＴに接続されており、その下のビットに対応するキャパシタ２４６がＶＲＥＦＢに接続されているとする。次いで、比較器４による比較結果に基づく新たなデジタル入力ＳＣＴによって、キャパシタ２４７がＶＲＥＦＢに接続され、キャパシタ２４６がＶＲＥＦＴに接続されるように、セレクタ２５６，２５７が切り替わるとする。
【0050】
このとき、供給される基準電圧の切り替えに応じて、上位側のビットに対応するキャパシタほど、大きな容量値を有するため、より大きな振幅および長い継続期間をもつ過渡応答信号を発生させる。このため、上述のようにセレクタ２５６，２５７が切り替わると、最上位を含む上位側のビットのキャパシタ２４６，２４７に供給される基準電圧が切り替わり、比較的大きな振幅および長い継続期間をもつ過渡応答信号が発生する。一方、ＭＳＢ側回路２４における一番下のビットに対応するキャパシタ２４１に供給される基準電圧が切り替わる場合には、比較的小さな振幅および短い継続期間をもつ過渡応答信号が発生する。
【0051】
このように、どのビットに供給される基準電圧が切り替わるかに応じて、発生する過渡応答信号の波形が変化する。このため、電流源３０は、基準電圧の切り替わりを制御する制御信号の変化に応じて電流信号の波形を変化させることにより、より過渡応答信号に合った電流信号を出力することが可能となる。
【0052】
図５は、本実施形態に係る電流源３０の構成を示す回路図である。電流源３０は、ソース回路３２０およびシンク回路３４０を備える。ソース回路３２０およびシンク回路３４０の動作に応じて、電流ＩＯＵＴが電流源３０からスケーリングキャパシタ２６０に吐き出されたり、電流ＩＩＮがスケーリングキャパシタ２６０から電流源３０に吸い込まれたりする。
【0053】
ソース回路３２０は、トランジスタ３２１～３２５、スイッチ３３１～３３４および抵抗３３０を備える。トランジスタ３２１～３２５は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）でそれぞれ構成されている。トランジスタ３２２～３２５（第２のトランジスタ）のそれぞれは、トランジスタ３２１（第１のトランジスタ）とカレントミラー回路を構成する。
【0054】
トランジスタ３２１～３２５のそれぞれのソースには、電源電圧Ｖｄｄが供給される。トランジスタ３２１のゲートおよびドレイン、トランジスタ３２２～３２５のそれぞれのゲートは、共通に接続されるとともに、抵抗３３０の一端と接続されている。トランジスタ３２２～３２５のドレインは、スイッチ３３１～３３４と接続されている。抵抗３３０の他端は、グランドに接続されている。
【0055】
抵抗３３０には、その抵抗値に応じた電流が流れる。スイッチ３３１～３３４の少なくともいずれかがＯＮになると、ＯＮになったスイッチのそれぞれには、抵抗３３０に流れる電流Ｉ１に等しい大きさの電流が流れる。スイッチ３３１～３３４に流れる電流は、ソース回路３２０からスイッチ３６０を介して、スケーリングキャパシタ２６０に流れる。したがって、スイッチ３３１～３３４を制御することにより、ソース回路３２０は、Ｘ×Ｉ１（Ｘ：正の整数）の電流を吐き出すことができる。ソース回路３２０から吐き出された電流は、スケーリングキャパシタ２６０を介して、出力線２４０に電流信号として伝達される。
【0056】
ソース回路３２０は、トランジスタ３４１～３４５、スイッチ３５１～３５４および抵抗３５５を備える。トランジスタ３４１～３４５は、Ｎチャネル型のＭＯＳＦＥＴでそれぞれ構成されている。トランジスタ３４２～３４５（第４のトランジスタ）のそれぞれは、トランジスタ３４１（第３のトランジスタ）とカレントミラー回路を形成する。
【0057】
トランジスタ３４１～３４５のそれぞれのソースは、共通に接続されるとともに、グランドに接続される。トランジスタ３４１のゲートおよびドレイン、トランジスタ３４２～３４５のそれぞれのゲートは、抵抗３５５の一端と接続されている。トランジスタ３４２～３４５のドレインは、スイッチ３５１～３５４と接続されている。抵抗３５５の他端は、電源電圧ＶＤＤに接続されている。
【0058】
トランジスタ３４１のドレインに接続された抵抗３５５には、その抵抗値に応じた電流が流れる。スイッチ３５１～３５４の少なくともいずれかがＯＮになると、ＯＮになったスイッチのそれぞれには、抵抗３５５に流れる電流に等しい大きさの電流が流れる。スイッチ３５１～３５４に流れる電流は、シンク回路３４０からスイッチ３６０を介して、スケーリングキャパシタ２６０から吸い込まれる。したがって、スイッチ３５１～３５４を制御することにより、シンク回路３４０は、Ｙ×Ｉ１（Ｙ：正の整数）の電流を吸い込むことができる。電流がシンク回路３４０に吸い込まれることに応じて、スケーリングキャパシタ２６０を介して、出力線２４０に電流信号が伝達される。
【0059】
以上のように、本実施形態に係る電流源３０によれば、ソース回路３２０およびシンク回路３４０の動作により、スケーリングキャパシタ１１０に所望の大きさの電流を吐き出したり、スケーリングキャパシタ１１０から所望の大きさの電流を吸い込んだりできる。この結果、電流源３０は、スケーリングキャパシタ１１０を介して、出力線１４０に所望も大きさの電流信号を伝達できる。
【0060】
また、電流信号の波形は、スイッチ３３１～３３４および３５１～３５４のＯＮ－ＯＦＦを制御することにより調整され得る。さらに、電流源３０が電流信号を出力するタイミングおよび期間は、スイッチ３３１～３３４および３５１～３５４のＯＮ－ＯＦＦを切り替えるタイミングおよびその状態を維持する期間を制御することにより調整され得る。
【0061】
なお、本実施形態では、ソース回路３２０およびシンク回路３４０とは別のスイッチ３６０を用いて電流源３０による電流信号の出力を制御する例を説明したが、これに限らず、スイッチ３６０を用いずに、ソース回路３２０のスイッチ３３１～３３４およびシンク回路３４０のスイッチ３５１～３５４のみによって電流信号の出力を制御してもよい。
【0062】
図６は、本実施形態に係る電流源３０が出力する電流信号を説明するためのタイミングチャートである。図６には、上から順に、電流信号、第１スイッチ信号Ｓ１、第２スイッチ信号Ｓ２、第３スイッチ信号Ｓ３および第４スイッチ信号Ｓ４が示されている。第１スイッチ信号Ｓ１、第２スイッチ信号Ｓ２、第３スイッチ信号Ｓ３および第４スイッチ信号Ｓ４は、それぞれスイッチ３３１，３３２，３５１，３４２のＯＮ－ＯＦＦを制御するための信号である。ここでは、スイッチ３３３，３３４，３５３，３５４は、ＯＦＦであるものとして説明する。
【0063】
時刻ｔ１０において、第１スイッチ信号Ｓ１、第２スイッチ信号Ｓ２、第３スイッチ信号Ｓ３および第４スイッチ信号Ｓ４は、ローであり、スイッチ３３１，３３２，３５１，３４２は、ＯＦＦである。このため、電流源３０は、電流信号を生成していない。
【0064】
時刻ｔ１１において、第１スイッチ信号Ｓ１がハイになると、スイッチ３３１がＯＮになり、電流源３０から電流信号ＩＰ１（＞０）が出力される。時刻ｔ１２において、第２スイッチ信号Ｓ２がハイになると、スイッチ３３２がＯＮになり、電流源３０から出力される電流信号がＩＰ１からＩＰ２（＞ＩＰ１）になる。次いで、時刻ｔ１３において第２スイッチ信号Ｓ２がローになると、スイッチ３３２がＯＦＦとなり、電流源３０から出力される電流信号がＩＰ２からＩＰ１になる。時刻ｔ１４において第１スイッチ信号Ｓ１がローになると、スイッチ３３１がＯＦＦとなり、電流源３０から電流信号が出力されなくなる。
【0065】
時刻ｔ１５において、第３スイッチ信号Ｓ３がハイになると、スイッチ３５１がＯＮになり、電流源３０から電流信号ＩＮ１（＜０）が出力される。時刻ｔ１６において、第４スイッチ信号Ｓ４がハイになると、スイッチ３５２がＯＮになり、電流源３０から出力される電流信号がＩＰ３からＩＰ４（＜ＩＰ３）になる。次いで、時刻ｔ１７において第４スイッチ信号Ｓ４がローになると、スイッチＳ３５２がＯＦＦとなり、電流源３０から出力される電流信号がＩＰ４からＩＰ３になる。さらに、時刻ｔ１８において第３スイッチ信号Ｓ３がローになると、スイッチＳ３５１がＯＦＦとなり、電流源３０から電流信号が出力されなくなる。以上のように、本実施形態に係る電流源３０によれば、スイッチのＯＮ－ＯＦＦの制御に応じた波形の電流信号を生成できる。
【0066】
図７は、本実施形態に係る逐次比較型ＡＤＣの効果を説明するための図である。ここでは、図７を参照しながら、２種類の電流信号（第１の電流信号および第２の電流信号）について説明する。図７には、出力線２４０に発生する過渡応答信号３８０の波形（実線）および電流源３０によって伝達される第１の電流信号３８４の波形（破線）および第２の電流信号３８６の波形（実線）が示されており、縦軸は信号の大きさ、横軸は時間を示している。
【0067】
まず、電流源３０が第１の電流信号３８４を出力する例について説明する。電流源３０の第１の電流信号３８４の波形を過渡応答信号３８０と同様の波形に調整し、過渡応答信号３８０が出力線２４０に発生するタイミングで出力線２４０に第１の電流信号３８４を伝達することにより、過渡応答信号３８０を第１の電流信号３８４で打ち消すことが可能となる。具体的には、セレクタ２３１～２３５および２５１～２５７が切り替わるタイミングで、電流源３０が第１の電流信号３８４を出力することにより、過渡応答信号３８０を打ち消すことが可能となる。これにより、比較器４による比較動作に過渡応答信号３８０が影響を与えることが抑制され、より精度良く比較器４が比較動作を行い、より精度よくアナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換できる。
【0068】
次に、電流源３０が、第１の電流信号３８４に代えて、第２の電流信号３８６を出力線２４０に出力する例を説明する。第２の電流信号３８６は、過渡応答信号３８０の最初の山波形３８２の少なくとも一部を打ち消すように、矩形のパルス信号として生成されてよい。具体的には、第２の電流信号３８６は、山波形３８２がピーク３８３をとる時刻ｔ２１を含む期間Ｔ２１において、山波形３８２と正負逆の大きさＡＩを有し、その他の時間において、第２の電流信号３８６の大きさは０であってよい。
【0069】
電流源３０が第２の電流信号３８６を出力する場合、第１の電流信号３８４を出力する場合ほど高速な制御が必要とされない。このため、電流源３０は、より簡便な制御により、過渡応答信号３８０の少なくとも一部を打ち消すことができる。また、最初の山波形３８２は、過渡応答信号３８０の残りの波形よりも大きいため、山波形３８２の少なくとも一部を打ち消すことにより、より効果的に過渡応答信号３８０を打ち消すことが可能となる。
【0070】
このように、本実施形態に係る逐次比較型ＡＤＣによれば、スケーリングキャパシタ２６０（アイソレーションキャパシタ）を介して出力線２４０に電流信号３６２を伝達することにより、過渡応答信号３８０が比較器４による比較動作に影響を与えることを抑制できる。また、スケーリングキャパシタ２６０によってＭＳＢ側回路２４と電流源３０とが互いに絶縁されている。このため、電流源３０が動作する際に、ＭＳＢ側回路２４のキャパシタ２４１～２４７に蓄積された電荷が、電流源３０による動作の影響を受けることが抑制される。この結果、精度よく比較器４により比較動作を行うことが可能となる。
【0071】
また、上位側のビットに対応するキャパシタに対応するセレクタの状態が切り替わると、過渡応答信号が大きい。そこで、電流源３０は、供給される基準電圧を切り替えられるキャパシタの容量値に応じて、電流信号を調節してよい。具体的には、電流源３０は、スイッチングされるキャパシタに対応するビットが上位側であるほど、電流信号を大きくしてよい。これにより、電流源３０が出力する電流信号の大きさを過渡応答信号の大きさに容易に合わせることが可能となる。この結果、より精度よく過渡応答信号を打ち消すことが可能となる。
【0072】
上述のように、逐次比較型ＡＤＣの変換速度を速くすると、過渡応答信号が比較器による比較動作に影響を与えやすくなる。本実施形態によれば、過渡応答信号を抑制できるため、過渡応答信号による比較動作への影響を抑制し、逐次比較型ＡＤＣの変換速度を高めることが可能となる。
【0073】
（第１変形例）
第１変形例では、逐次比較型ＡＤＣが備えるＤＡＣが上記実施形態とは異なる。変形例１の他の構成および動作は、上記実施形態と同様である。なお、上記実施形態および変形例１の各構成は、任意に組み合わせられてもよい。
第１変形例では、逐次比較型ＡＤＣが備えるＤＡＣが上記実施形態とは異なる。変形例１の他の構成および動作は、上記実施形態と同様である。なお、上記実施形態および変形例１の各構成は、任意に組み合わせられてもよい。
【0074】
図８は、第１変形例に係るＤＡＣ４０の構成を示す回路図である。第１変形例４０に係るＤＡＣ４０は、ＬＳＢ側回路４２、ＭＳＢ側回路４４、スケーリングキャパシタ４６０、アイソレーションキャパシタ４６４および電流源３０を備える。
【0075】
ＬＳＢ側回路４２、ＭＳＢ側回路４４およびスケーリングキャパシタ４６０の構成は、図２を参照して説明したＬＳＢ側回路１２、ＭＳＢ側回路１４およびスケーリングキャパシタ１１０と実質的に同一の構成を有するため、ここでは詳細を省略する。
【0076】
第１変形例では、電流源３０は、アイソレーションキャパシタ４６４を介して、ＬＳＢ側回路４２の共通線４２０に接続されている。電流源３０は、アイソレーションキャパシタ４６４およびスケーリングキャパシタ４６０を介して、ＭＳＢ側回路４４の出力線４４０に電流信号を伝達する。これにより、出力線４４０に発生する過渡応答信号を電流信号によって打ち消し、比較器４による比較動作の精度を向上させ、より精度よくアナログ入力信号ＡＩＮをデジタル出力信号ＤＯＵＴに変換できる。
【0077】
（第２変形例）
第２変形例に係る逐次比較型ＡＤＣ５０は、差動型であり、アナログ入力信号ＶＩＮ＋，ＶＩＮ－を１２ビットのデジタル出力信号ＤＯＵＴＭに変換する。なお、上記実施形態および変形例１および２の各構成は、任意に組み合わせられてもよい。
第２変形例に係る逐次比較型ＡＤＣ５０は、差動型であり、アナログ入力信号ＶＩＮ＋，ＶＩＮ－を１２ビットのデジタル出力信号ＤＯＵＴＭに変換する。なお、上記実施形態および変形例１および２の各構成は、任意に組み合わせられてもよい。
【0078】
図９は、第２変形例に係る逐次比較型ＡＤＣ５０の構成を示す図である。第２変形例に係る逐次比較型ＡＤＣ５０は、主として、ＤＡＣ５０、比較器６０および逐次比較制御回路６２を備える。
【0079】
比較器６０は、ＤＡＣ５０から出力された正側の出力電圧ＶＤＡＣ＋と負側の出力電圧ＶＤＡＣ－とを比較し、その比較結果信号ＳＣＲＤを逐次比較制御回路６２に出力する。逐次比較制御回路６２は、比較結果信号ＳＣＲＤに基づきＤＡＣ５０にデジタル入力ＳＣＴＤを入力する。その後、比較器６０は、正側の出力電圧ＶＤＡＣ＋と負側の出力電圧ＶＤＡＣ－とを逐次比較し、逐次比較制御回路６２は、逐次比較の結果に応じたデジタル出力信号ＤＯＵＴＭを出力する。
【0080】
第２変形例に係るＤＡＣ５０は、第１電流源３０ａ、第２電流源３０ｂ、第１ＬＳＢ側回路５２、第１ＭＳＢ側回路５４、第２ＬＳＢ側回路５６および第２ＭＳＢ側回路５８を備える。
【0081】
第１ＬＳＢ側回路５２は、５ビットの分解能をもつラダー型の抵抗型Ｄ／Ａ変換回路である。第１ＬＳＢ側回路５２は、抵抗値が［Ｒ］である９つの抵抗を備える。これらの９つの抵抗は、図４に示した９つの抵抗２２１～２２９と同様に接続されている。これらの抵抗のうちの下位５ビットに対応する５つの抵抗のそれぞれには、セレクタ５２０が接続されている。セレクタ５２０は、逐次比較制御回路６２からのデジタル入力に基づいて、正側のアナログ入力信号ＶＩＮ＋、上側の基準電圧ＶＲＥＦＴまたは下側の基準電圧ＶＲＥＦＢを抵抗に供給するように構成されている。
【0082】
第１ＭＳＢ側回路５４は、７ビットの分解能をもつ容量型Ｄ／Ａ変換回路である。第１ＭＳＢ側回路５４は、上位７ビットに対応する７つのキャパシタを備え、それぞれのキャパシタは、それぞれ［１Ｃ］、［２Ｃ］、［４Ｃ］、［８Ｃ］、［１６Ｃ］、［３２Ｃ］および［６４Ｃ］の容量値を有する。これらのキャパシタは、一端が出力線５５０にそれぞれ接続されており、他端がセレクタ５４０にそれぞれ接続されている。セレクタ５４０は、逐次比較制御回路６２からのデジタル入力に基づいて、正側のアナログ入力信号ＶＩＮ＋、上側の基準電圧ＶＲＥＦＴまたは下側の基準電圧ＶＲＥＦＢをキャパシタに供給するように構成されている。
【0083】
第１スケーリングキャパシタ５３０は、［１Ｃ］の容量値を有し、第１ＬＳＢ側回路５２と第１ＭＳＢ側回路５４との間において、第１ＬＳＢ側回路５２および第１ＭＳＢ側回路５４に直列に接続されている。具体的には、第１スケーリングキャパシタ５３０は、一端が第１ＬＳＢ側回路５２の出力線５２２に接続されており、他端が第１ＭＳＢ側回路５４の出力線５５０に接続されている。出力線５５０は、正側の出力電圧ＶＤＡＣ＋を比較器６０に出力する。
【0084】
第１電流源３０ａは、第１スケーリングキャパシタ５３０を介して第１ＭＳＢ側回路５４の出力線５５０に電流信号を伝達するように配置されている。具体的には、第１電流源３０ａは、第１スケーリングキャパシタ５３０の一端に接続されている。
【0085】
第１電流源３０ａは、逐次比較制御回路６２によるＤＡＣ５０へのデジタル入力の入力と同期して、第１スケーリングキャパシタ５３０を介して第１ＭＳＢ側回路５４の出力線５５０に電流信号を出力する。これにより、ＤＡＣ５０におけるスイッチング動作により出力線５５０に発生する過渡応答信号を、第１電流源３０ａの電流信号によって打ち消すことが可能となる。
【0086】
第２ＬＳＢ側回路５６は、抵抗に接続されたセレクタ５６０が正側のアナログ入力信号ＶＩＮ＋の代わりに負側のアナログ入力信号ＶＩＮ－を抵抗に供給すること以外は、実質的に第１ＬＳＢ側回路５２と同一の構成を有する。また、第２ＭＳＢ側回路５８は、キャパシタに接続されたセレクタ５８０が正側のアナログ入力信号ＶＩＮ＋の代わりに負側のアナログ入力信号ＶＩＮ－を対応するキャパシタに供給すること以外は、実質的に第１ＭＳＢ側回路５４と同一の構成を有する。
【0087】
第２スケーリングキャパシタ５７０は、［１Ｃ］の容量値を有し、第２ＬＳＢ側回路５６と第２ＭＳＢ側回路５８との間において、第２ＬＳＢ側回路５６および第２ＭＳＢ側回路５８に直列に接続されている。具体的には、第２スケーリングキャパシタ５７０は、一端が第２ＬＳＢ側回路５６の出力線５６２に接続されており、他端が第２ＭＳＢ側回路５８の出力線５９０に接続されている。出力線５９０は、負側の出力電圧ＶＤＡＣ－を比較器６０に出力する。
【0088】
第２電流源３０ｂは、第２スケーリングキャパシタ５７０を介して第２ＭＳＢ側回路５８の出力線５９０に電流信号を伝達するように配置されている。具体的には、第２電流源３０ｂは、第２スケーリングキャパシタ５７０の一端に接続されている。
【0089】
第２電流源３０ｂは、逐次比較制御回路６２によるＤＡＣ５０へのデジタル入力ＳＣＴＤの入力と同期して、第２スケーリングキャパシタ５７０を介して第２ＭＳＢ側回路５８の出力線５９０に電流信号を出力する。これにより、ＤＡＣ５０におけるスイッチング動作により出力線５９０に発生する過渡応答信号を、第２電流源３０ｂの電流信号によって打ち消すことが可能となる。
【0090】
（補足）
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【0091】
（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。
本明細書に開示される技術は、一側面において以下のように把握できる。
【0092】
（項目１）
デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、
アナログ入力信号に応じた電圧を、前記Ｄ／Ａコンバータの出力電圧と比較する比較器と、
前記デジタル入力を前記Ｄ／Ａコンバータに入力する制御回路と、を備え、
前記Ｄ／Ａコンバータは、前記比較器に接続された出力線および前記出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、前記出力線に接続されたアイソレーションキャパシタと、電流源と、を有し、
前記電流源は、前記制御回路による前記Ｄ／Ａコンバータへの前記デジタル入力の入力と同期して、前記アイソレーションキャパシタを介して前記出力線に電流信号を出力する、
逐次比較型Ａ／Ｄコンバータ。
デジタル入力に応じたアナログの出力電圧を生成するＤ／Ａコンバータと、
アナログ入力信号に応じた電圧を、前記Ｄ／Ａコンバータの出力電圧と比較する比較器と、
前記デジタル入力を前記Ｄ／Ａコンバータに入力する制御回路と、を備え、
前記Ｄ／Ａコンバータは、前記比較器に接続された出力線および前記出力線にそれぞれ接続された複数のキャパシタを含む容量型Ｄ／Ａ変換回路と、前記出力線に接続されたアイソレーションキャパシタと、電流源と、を有し、
前記電流源は、前記制御回路による前記Ｄ／Ａコンバータへの前記デジタル入力の入力と同期して、前記アイソレーションキャパシタを介して前記出力線に電流信号を出力する、
逐次比較型Ａ／Ｄコンバータ。
【0093】
（項目２）
前記アイソレーションキャパシタは、前記容量型Ｄ／Ａ変換回路のスケーリングキャパシタである、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。
前記アイソレーションキャパシタは、前記容量型Ｄ／Ａ変換回路のスケーリングキャパシタである、
項目１に記載の逐次比較型Ａ／Ｄコンバータ。
【0094】
（項目３）
前記逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、
前記Ｄ／Ａコンバータは、前記アイソレーションキャパシタを介して前記容量型Ｄ／Ａ変換回路に接続された抵抗型Ｄ／Ａ変換回路をさらに有し、
前記抵抗型Ｄ／Ａ変換回路は、下位側のＭビットに対応する信号を前記出力線に出力し、
前記容量型Ｄ／Ａ変換回路は、上位側のＮビットに対応する信号を前記出力線に出力する、
項目１または２に記載の逐次比較型Ａ／Ｄコンバータ。
前記逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、
前記Ｄ／Ａコンバータは、前記アイソレーションキャパシタを介して前記容量型Ｄ／Ａ変換回路に接続された抵抗型Ｄ／Ａ変換回路をさらに有し、
前記抵抗型Ｄ／Ａ変換回路は、下位側のＭビットに対応する信号を前記出力線に出力し、
前記容量型Ｄ／Ａ変換回路は、上位側のＮビットに対応する信号を前記出力線に出力する、
項目１または２に記載の逐次比較型Ａ／Ｄコンバータ。
【0095】
（項目４）
前記逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、
前記Ｄ／Ａコンバータは、前記容量型Ｄ／Ａ変換回路を第１の容量型Ｄ／Ａ変換回路とするとき、前記アイソレーションキャパシタを介して前記第１の容量型Ｄ／Ａ変換回路に接続された、第２の容量型Ｄ／Ａ変換回路をさらに有し、
前記第１の容量型Ｄ／Ａ変換回路は、上位側のＭビットに対応する信号を前記出力線に出力し、
前記第２の容量型Ｄ／Ａ変換回路は、下位側のＮビットに対応する信号を前記出力線に出力する、
項目１または２に記載の逐次比較型Ａ／Ｄコンバータ。
前記逐次比較型Ａ／Ｄコンバータは、アナログ信号を（Ｍ＋Ｎ）ビット（ここで、Ｍ，Ｎは正の整数）のデジタル信号に変換し、
前記Ｄ／Ａコンバータは、前記容量型Ｄ／Ａ変換回路を第１の容量型Ｄ／Ａ変換回路とするとき、前記アイソレーションキャパシタを介して前記第１の容量型Ｄ／Ａ変換回路に接続された、第２の容量型Ｄ／Ａ変換回路をさらに有し、
前記第１の容量型Ｄ／Ａ変換回路は、上位側のＭビットに対応する信号を前記出力線に出力し、
前記第２の容量型Ｄ／Ａ変換回路は、下位側のＮビットに対応する信号を前記出力線に出力する、
項目１または２に記載の逐次比較型Ａ／Ｄコンバータ。
【0096】
（項目５）
前記電流源は、前記電流信号の波形を調整できるように構成されている、
項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
前記電流源は、前記電流信号の波形を調整できるように構成されている、
項目１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【0097】
（項目６）
前記電流源は、電流を吐き出すソース回路および電流を吸い込むシンク回路を有し、
前記ソース回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成された第１のトランジスタと、Ｐチャネル型のＭＯＳＦＥＴで構成された複数の第２のトランジスタとを有し、
前記シンク回路は、Ｎチャネル型のＭＯＳＦＥＴで構成された第３のトランジスタと、Ｎチャネル型のＭＯＳＦＥＴで構成された複数の第４のトランジスタとを有し、
前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタとカレントミラー回路を形成し、
前記複数の第４のトランジスタのそれぞれは、前記第３のトランジスタとカレントミラー回路を形成する、
項目５に記載の逐次比較型Ａ／Ｄコンバータ。
前記電流源は、電流を吐き出すソース回路および電流を吸い込むシンク回路を有し、
前記ソース回路は、Ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成された第１のトランジスタと、Ｐチャネル型のＭＯＳＦＥＴで構成された複数の第２のトランジスタとを有し、
前記シンク回路は、Ｎチャネル型のＭＯＳＦＥＴで構成された第３のトランジスタと、Ｎチャネル型のＭＯＳＦＥＴで構成された複数の第４のトランジスタとを有し、
前記複数の第２のトランジスタのそれぞれは、前記第１のトランジスタとカレントミラー回路を形成し、
前記複数の第４のトランジスタのそれぞれは、前記第３のトランジスタとカレントミラー回路を形成する、
項目５に記載の逐次比較型Ａ／Ｄコンバータ。
【0098】
（項目７）
前記デジタル入力は、前記複数のキャパシタのそれぞれに供給される電圧を制御するための制御信号を含み、
前記電流源は、前記制御信号の変化に基づく波形を有する前記電流信号を出力する、
項目５または６に記載の逐次比較型Ａ／Ｄコンバータ。
前記デジタル入力は、前記複数のキャパシタのそれぞれに供給される電圧を制御するための制御信号を含み、
前記電流源は、前記制御信号の変化に基づく波形を有する前記電流信号を出力する、
項目５または６に記載の逐次比較型Ａ／Ｄコンバータ。
【符号の説明】
【0099】
１ 逐次比較型ＡＤＣ、４ 比較器、６ 逐次比較制御回路、１２，２２ ＬＳＢ側回路、１４，２４ ＭＳＢ側回路、１１０，２６０ スケーリングキャパシタ、１２１～１２５，１４１～１４７，２４１～２４７ キャパシタ、１３１～１３５，１５１～１５７，２３１～２３５，２５１～２５７ セレクタ、１４０，２４０ 出力線、２２１～２２９ 抵抗、２４０ 出力線、３０ 電流源、３２０ ソース回路、３４０ シンク回路、３８４ 第１の電流信号、３８６ 第２の電流信号。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】