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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043768
(43)【公開日】2024-04-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240326BHJP
H01L 21/8234 20060101ALI20240326BHJP
【ＦＩ】
H01L29/78 301S
H01L29/78 301G
H01L29/78 301R
H01L27/088 B
H01L27/088 C
H01L27/088 D
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022148940
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】松本 裕司
【テーマコード（参考）】
5F048
5F140
【Ｆターム（参考）】
5F048AC01
5F048AC03
5F048BA02
5F048BA07
5F048BB01
5F048BC03
5F048BC06
5F048BF02
5F048BF07
5F048BF16
5F048BF19
5F048BG03
5F048BG13
5F048DA25
5F048DA27
5F140AA04
5F140AB03
5F140AC01
5F140BA16
5F140BF54
5F140BF58
5F140BG12
5F140BG14
5F140BH04
5F140BH15
5F140BH30
5F140BH35
5F140BJ05
5F140BJ07
5F140CB04
5F140CB08
5F140CC03
5F140CC08
(57)【要約】
【課題】ドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる半導体装置を提供する。。
【解決手段】チップのｎ型ウェルに形成されたｐ型ソース領域２５ｐと、ｎ型ウェルに形成され、平面視でｐ型ソース領域２５ｐの周囲を取り囲むｐ型ドレイン領域２６ｐと、ｐ型ソース領域２５ｐとｐ型ドレイン領域２６ｐとの間のｎ型ウェル上に形成され、平面視でｐ型ソース領域２５ｐの周囲を取り囲むゲート電極４３と、ゲート電極４３とｎ型ウェルとの間に形成されたゲート絶縁膜と、トレンチ絶縁構造１３上に形成されたゲートコンタクト部４４と、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８からｐ型ドレイン領域２６ｐを横切り、ゲートコンタクト部４４とゲート電極４３とを接続するゲート接続部４５とを含む、半導体装置１を提供する。
【選択図】図２
【解決手段】チップのｎ型ウェルに形成されたｐ型ソース領域２５ｐと、ｎ型ウェルに形成され、平面視でｐ型ソース領域２５ｐの周囲を取り囲むｐ型ドレイン領域２６ｐと、ｐ型ソース領域２５ｐとｐ型ドレイン領域２６ｐとの間のｎ型ウェル上に形成され、平面視でｐ型ソース領域２５ｐの周囲を取り囲むゲート電極４３と、ゲート電極４３とｎ型ウェルとの間に形成されたゲート絶縁膜と、トレンチ絶縁構造１３上に形成されたゲートコンタクト部４４と、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８からｐ型ドレイン領域２６ｐを横切り、ゲートコンタクト部４４とゲート電極４３とを接続するゲート接続部４５とを含む、半導体装置１を提供する。
【選択図】図２
【特許請求の範囲】
【請求項1】
主面を有するチップと、
前記主面にアクティブ領域を区画するトレンチ絶縁構造と、
前記アクティブ領域に形成された第１導電型のウェル領域と、
前記ウェル領域に形成された第２導電型の第１不純物領域と、
前記ウェル領域に形成され、平面視で前記第１不純物領域の周囲を取り囲む第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間の前記ウェル領域上に形成され、平面視で前記第１不純物領域の周囲を取り囲むゲート電極と、
前記ゲート電極と前記ウェル領域との間に形成されたゲート絶縁膜と、
前記トレンチ絶縁構造上に形成されたゲートコンタクト部と、
前記トレンチ絶縁構造と前記アクティブ領域との境界から前記第２不純物領域を横切り、前記ゲートコンタクト部と前記ゲート電極とを接続するゲート接続部とを含む、半導体装置。
前記主面にアクティブ領域を区画するトレンチ絶縁構造と、
前記アクティブ領域に形成された第１導電型のウェル領域と、
前記ウェル領域に形成された第２導電型の第１不純物領域と、
前記ウェル領域に形成され、平面視で前記第１不純物領域の周囲を取り囲む第２不純物領域と、
前記第１不純物領域と前記第２不純物領域との間の前記ウェル領域上に形成され、平面視で前記第１不純物領域の周囲を取り囲むゲート電極と、
前記ゲート電極と前記ウェル領域との間に形成されたゲート絶縁膜と、
前記トレンチ絶縁構造上に形成されたゲートコンタクト部と、
前記トレンチ絶縁構造と前記アクティブ領域との境界から前記第２不純物領域を横切り、前記ゲートコンタクト部と前記ゲート電極とを接続するゲート接続部とを含む、半導体装置。
【請求項2】
前記第２不純物領域は、第１方向に沿って形成され、前記第１方向に直交する第２方向において前記第１不純物領域を挟む一対の第１部分と、前記第２方向に沿って形成され、前記第１方向において前記第１不純物領域を挟む一対の第２部分とを含む、請求項２に記載の半導体装置。
【請求項3】
前記ゲート接続部は、前記一対の第１部分および前記一対の第２部分のうちの少なくとも１つを選択的に横切って前記ゲートコンタクト部と前記ゲート電極とを接続している、請求項２に記載の半導体装置。
【請求項4】
前記ウェル領域は、前記第１不純物領域と前記第２不純物領域の前記第１部分との間に形成され、前記第２方向に沿ってチャネルが形成される第１チャネル領域と、前記第１不純物領域と前記第２不純物領域の前記第２部分との間に形成され、前記第１方向に沿ってチャネルが形成される第２チャネル領域とを含む、請求項１～３のいずれか一項に記載の半導体装置。
【請求項5】
前記第１チャネル領域のチャネル長と、前記第２チャネル領域のチャネル長とがほぼ等しい、請求項４に記載の半導体装置。
【請求項6】
前記第１不純物領域は、前記第２方向に長手な形状に形成されており、
前記ゲート電極は、前記第１不純物領域を取り囲む前記第２方向に長手な略楕円環状に形成されている、請求項４に記載の半導体装置。
前記ゲート電極は、前記第１不純物領域を取り囲む前記第２方向に長手な略楕円環状に形成されている、請求項４に記載の半導体装置。
【請求項7】
前記ゲート接続部は、前記第２方向において前記第１不純物領域に対向する位置に形成され、前記第１方向において、前記第１不純物領域よりも狭い幅を有している、請求項６に記載の半導体装置。
【請求項8】
前記ゲート接続部の幅は、０．０８μｍ以上０．３μｍ以下である、請求項７に記載の半導体装置。
【請求項9】
前記第２不純物領域は、平面視において無端環状に形成されている、請求項４に記載の半導体装置。
【請求項10】
前記ゲート接続部は、前記ゲート接続部が前記第２不純物領域を横切る方向に直交する方向において、前記ゲート電極および前記ゲートコンタクト部よりも狭い幅を有している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項11】
前記ゲート接続部は、前記ゲート接続部が前記第２不純物領域を横切る方向に直交する方向において、前記第１不純物領域よりも狭い幅を有している、請求項１～３のいずれか一項に記載の半導体装置。
【請求項12】
前記ゲート接続部の幅は、０．０８μｍ以上０．３μｍ以下である、請求項１０に記載の半導体装置。
【請求項13】
前記トレンチ絶縁構造は、前記主面に形成されたトレンチと、前記トレンチの開口端を露出させるように前記主面に埋め込まれた絶縁体と、前記絶縁体の上端部において前記トレンチの底壁に向かって窪んだ窪みとを含み、
前記ゲート接続部は、前記窪みを被覆するように形成されている、請求項１～３のいずれか一項に記載の半導体装置。
前記ゲート接続部は、前記窪みを被覆するように形成されている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項14】
前記第１不純物領域がソース領域であり、前記第２不純物領域がドレイン領域である、請求項１～３のいずれか一項に記載の半導体装置。
【請求項15】
前記アクティブ領域は、ＣＭＯＳトランジスタ用のＣＭＯＳ領域を含み、
前記ソース領域および前記ドレイン領域は、前記ＣＭＯＳトランジスタの一部である、請求項１４に記載の半導体装置。
前記ソース領域および前記ドレイン領域は、前記ＣＭＯＳトランジスタの一部である、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
たとえば、特許文献１は、浅溝分離（ＳＴＩ）構造のディボットの形成を制限する方法を開示している。特許文献１の方法は、シリコン領域に形成されたトレンチに堆積された酸化物を設けるステップと、シリコン領域の上層を酸化してシリコン領域の上面に熱酸化物層を形成するステップと、熱酸化物を堆積された酸化物に対して選択的にエッチングするステップとを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表２００５－５１００８０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の一実施形態は、ドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる半導体装置を提供する。
【課題を解決するための手段】
【0005】
本開示の一実施形態に係る半導体装置は、主面を有するチップと、前記主面にアクティブ領域を区画するトレンチ絶縁構造と、前記アクティブ領域に形成された第１導電型のウェル領域と、前記ウェル領域に形成された第２導電型の第１不純物領域と、前記ウェル領域に形成され、平面視で前記第１不純物領域の周囲を取り囲む第２不純物領域と、前記第１不純物領域と前記第２不純物領域との間の前記ウェル領域上に形成され、平面視で前記第１不純物領域の周囲を取り囲むゲート電極と、前記ゲート電極と前記ウェル領域との間に形成されたゲート絶縁膜と、前記トレンチ絶縁構造上に形成されたゲートコンタクト部と、前記トレンチ絶縁構造と前記アクティブ領域との境界から前記第２不純物領域を横切り、前記ゲートコンタクト部と前記ゲート電極とを接続するゲート接続部とを含む。
【発明の効果】
【0006】
本開示の一実施形態に係る半導体装置によれば、第２不純物領域が第１不純物領域の周囲を取り囲んでいる。これにより、第１不純物領域の周囲の略全体もしくは全体をトランジスタのチャネルとして利用することができる。チャネルの周縁が、第２不純物領域を介してトレンチ絶縁構造から離れている。その結果、たとえばトレンチ絶縁構造のディボットに起因してドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【0009】
以下では、複数のトランジスタの配列方向が第１方向Ｘと定義され、当該配列方向に直交する方向が第２方向Ｙと定義され、チップ２の厚さ方向が第３方向Ｚと定義されている。第１方向Ｘ、第２方向Ｙおよび第３方向Ｚの定義は、これに限らない。
【0010】
≪半導体装置１の概要≫
図１は、本開示の第１実施形態に係る半導体装置１の模式的な平面図である。図１を参照して、半導体装置１は、たとえば、共通のチップ２上に複数の素子が搭載された複合素子であり、ＣＭＯＳエリア３を含む。ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４が形成されている。図１では示されていないが、チップ２には、ＣＭＯＳエリア３以外に、たとえば、ＤＭＯＳトランジスタが形成されたＤＭＯＳエリア、バイポーラトランジスタが形成されたバイポーラエリア、抵抗素子、キャパシタ等の受動素子が形成された受動素子エリア等が形成されていてもよい。
図１は、本開示の第１実施形態に係る半導体装置１の模式的な平面図である。図１を参照して、半導体装置１は、たとえば、共通のチップ２上に複数の素子が搭載された複合素子であり、ＣＭＯＳエリア３を含む。ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４が形成されている。図１では示されていないが、チップ２には、ＣＭＯＳエリア３以外に、たとえば、ＤＭＯＳトランジスタが形成されたＤＭＯＳエリア、バイポーラトランジスタが形成されたバイポーラエリア、抵抗素子、キャパシタ等の受動素子が形成された受動素子エリア等が形成されていてもよい。
【0011】
ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４として、たとえば、低耐圧ＣＭＯＳトランジスタ５、中耐圧ＣＭＯＳトランジスタ、および高耐圧トランジスタが形成されていてもよい。低耐圧ＣＭＯＳトランジスタ５は、たとえば、１．０Ｖ以上４．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。中耐圧ＣＭＯＳトランジスタは、たとえば、４．０Ｖ以上７．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。高耐圧ＣＭＯＳトランジスタは、たとえば、７Ｖ以上６０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。定格電圧は、各ＣＭＯＳトランジスタのソース－ドレイン間に印加される電圧の最大許容値の範囲で定義してもよい。また、各ＣＭＯＳトランジスタの定格電圧は、各ＣＭＯＳトランジスタ４の耐圧と言い換えてもよい。
【0012】
以下では、低耐圧ＣＭＯＳトランジスタ５の構造、特に低耐圧ｐ型チャネルトランジスタ６ｐの構造について詳しく説明するが、低耐圧ｐ型チャネルトランジスタ６ｐの構造は、低耐圧ｎ型チャネルトランジスタ６ｎ、中耐圧ＣＭＯＳトランジスタおよび高耐圧ＣＭＯＳトランジスタにも適用することができる。
【0013】
≪低耐圧ｐ型チャネルトランジスタ６ｐの構造≫
図２は、図１の半導体装置１の拡大平面図である。図３は、図２の半導体装置１からｐ側プレーナゲート構造４２ｐを取り除いた図である。図４は、図２のＩＶ－ＩＶ線における断面を示す図である。図５は、図２のＶ－Ｖ線における断面を示す図である。図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。
図２は、図１の半導体装置１の拡大平面図である。図３は、図２の半導体装置１からｐ側プレーナゲート構造４２ｐを取り除いた図である。図４は、図２のＩＶ－ＩＶ線における断面を示す図である。図５は、図２のＶ－Ｖ線における断面を示す図である。図６は、図５の二点鎖線ＶＩで囲まれた部分の拡大図である。
【0014】
前述のように、低耐圧ＣＭＯＳトランジスタ５は、低耐圧ｐ型チャネルトランジスタ６ｐと、低耐圧ｎ型チャネルトランジスタ６ｎとを含む。低耐圧ｐ型チャネルトランジスタ６ｐおよび低耐圧ｎ型チャネルトランジスタ６ｎは、共通のチップ２上に形成されている。
【0015】
図４および図５を参照して、チップ２は、この実施形態では、半導体基板７と、エピタキシャル層８とを含んでいてもよい。半導体基板７は、ｐ型のシリコン基板であってもよい。半導体基板７の不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。半導体基板７は、第１主面９およびその反対側の第２主面１０を有している。第１主面９および第２主面１０は、それぞれ、半導体基板７の表面および裏面と言い換えてもよい。本願の図面中の「ｐ＋」、「ｐ－」、「ｎ＋」、「ｎ」および「ｎ－」の表示は、ｐ型不純物またはｎ型不純物を含有する各不純物領域（半導体領域）の相対的な大小関係を便宜的に示しているに過ぎず、特定の範囲の不純物濃度を定義するものではない。
【0016】
エピタキシャル層８は、半導体基板７上に形成されている。エピタキシャル層８は、この実施形態では、ｎ型のシリコン半導体層であってもよい。エピタキシャル層８の不純物濃度は、たとえば、１．０×１０１３ｃｍ－３以上１．０×１０１７ｃｍ－３以下であってもよい。エピタキシャル層８は、第１主面１１およびその反対側の第２主面１２を有していてもよい。第１主面１１および第２主面１２は、それぞれ、エピタキシャル層８の表面および裏面と言い換えてもよい。エピタキシャル層８の第２主面１２は、チップ２の第１主面９との接合面であってもよい。
【0017】
図１～図６を参照して、エピタキシャル層８には、第１主面１１上の領域を複数のアクティブ領域に区画するトレンチ絶縁構造１３が形成されている。トレンチ絶縁構造１３は、素子分離部と称されてもよい。図１を参照して、トレンチ絶縁構造１３は、エピタキシャル層８の第１主面１１に、低耐圧ＣＭＯＳトランジスタ５用のＬＶ－アクティブ領域１４を区画している。ＬＶ－アクティブ領域１４は、低耐圧ｐ型チャネルトランジスタ６ｐ用のｐ側アクティブ領域１４ｐと、低耐圧ｎ型チャネルトランジスタ６ｎ用のｎ側アクティブ領域１４ｎとを含む。
【0018】
ｐ側アクティブ領域１４ｐとｎ側アクティブ領域１４ｎは、第１方向Ｘにおいて、トレンチ絶縁構造１３を隔てて隣接している。ｐ側アクティブ領域１４ｐおよびｎ側アクティブ領域１４ｎは、第１主面１１の法線方向から見た平面視において、第２方向Ｙに長手な同じ大きさの長方形状に形成されていてもよい。
【0019】
図５を参照して、ｐ側アクティブ領域１４ｐは、第２方向Ｙにおいて、一方側の第１端部１５、その反対側の第２端部１６、および第１端部１５と第２端部１６との間の中央部１７を有していてもよい。第１端部１５および第２端部１６と中央部１７との間に明確な境界はなくてもよい。
【0020】
たとえば、ｐ側アクティブ領域１４ｐにおいて、後述するｐ型ドレイン領域２６ｐで占有された領域が第１端部１５および第２端部１６であり、ｐ型ドレイン領域２６ｐで取り囲まれた領域が中央部１７であってもよい。また、ｐ側アクティブ領域１４ｐとトレンチ絶縁構造１３との境界１８から第１方向Ｘにおける内側に向かって０．１μｍ以上１．０μｍ以下までの範囲が第１端部１５および第２端部１６であり、それ以外の部分が中央部１７であってもよい。
【0021】
【0022】
トレンチ１９は、側壁２１および底壁２２を有している。トレンチ１９の側壁２１は、図４および図５に示すようにエピタキシャル層８の第１主面１１に対して直交する面であってもよいし、図６に示すようにエピタキシャル層８の第１主面１１に対して傾斜する面であってもよい。図６の場合、トレンチ１９は、断面視において、第３方向Ｚにおいて第１主面１１から底壁２２に向かうに従って幅が狭くなるテーパ形状を有していてもよい。
【0023】
埋め込み絶縁体２０は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。この実施形態では、埋め込み絶縁体２０は、酸化シリコンからなる。埋め込み絶縁体２０は、トレンチ１９の開口端２３を露出させている。また、トレンチ絶縁構造１３は、一般的な名称として、ＳＴＩ（Shallow Trench Isolation）と称してもよい。
【0024】
エピタキシャル層８の表層部には、低耐圧ｐ型チャネルトランジスタ６ｐ用のｎ型ウェル２４が形成されている。ｎ型ウェル２４の不純物濃度は、エピタキシャル層８の不純物濃度よりも高く、たとえば、１．０×１０１７ｃｍ－３以上１．０×１０１９ｃｍ－３以下であってもよい。このｎ型ウェル２４内に低耐圧ｐ型チャネルトランジスタ６ｐが形成されている。
【0025】
ｎ型ウェル２４の表層部には、互いに間隔を開けてｐ型ソース領域２５ｐ（第１不純物領域）およびｐ型ドレイン領域２６ｐ（第２不純物領域）が形成されている。ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐの不純物濃度は、ｎ型ウェル２４の不純物濃度よりも高く、たとえば、１．０×１０１９ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐは、第１主面１１から互いに同じ深さで形成されている。ｐ型ドレイン領域２６ｐは、第１主面１１からエピタキシャル層８の深さ方向全体にわたって、トレンチ絶縁構造１３の埋め込み絶縁体２０に接している。なお、図１では、ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐに対応する低耐圧ｎ型チャネルトランジスタ６ｎ構造として、それぞれ、ｎ型ソース領域２５ｎおよびｎ型ドレイン領域２６ｎが示されている。
【0026】
図３を参照して、ｐ型ソース領域２５ｐは、ｎ型ウェル２４の外周縁から離れた内方領域に形成されている。ｐ型ソース領域２５ｐは、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８から内側に間隔を空けて形成されていてもよい。ｐ型ソース領域２５ｐは、全周にわたって境界１８から内側に離れた外周縁２７を有している。
【0027】
ｐ型ソース領域２５ｐは、この実施形態では、平面視において第２方向Ｙに長手な形状に形成されている。より詳細には、ｐ型ソース領域２５ｐは、平面視において第２方向Ｙに長手な略楕円形状に形成されている。ｐ型ソース領域２５ｐの外周縁２７は、第２方向Ｙに沿って平行に延びる一対の直線部２８と、第１方向Ｘに沿って延び、一対の直線部２８の端部同士を接続する一対の曲線部２９とを含んでいてもよい。図２を参照して、ｐ型ソース領域２５ｐの第１方向Ｘにおける幅Ｗ１は、たとえば、３μｍ以上１０μｍ以下であってもよい。
【0028】
ｐ型ドレイン領域２６ｐは、ｐ型ソース領域２５ｐの外周縁２７から外側に離れ、かつ平面視でｐ型ソース領域２５ｐの周囲を取り囲むように形成されている。ｐ型ドレイン領域２６ｐは、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８から内側に所定幅の領域を占有する領域であってもよい。この実施形態では、ｐ型ドレイン領域２６ｐは、平面視において、ｐ型ソース領域２５ｐの周囲を取り囲む無端環状に形成されている。
【0029】
図３を参照して、ｐ型ドレイン領域２６ｐは、境界１８を形成する外周縁３０と、ｐ型ソース領域２５ｐの外周縁２７と間隔を空けて対向する内周縁３１とを有している。外周縁３０と内周縁３１との間に挟まれた環状の領域がｐ型ドレイン領域２６ｐである。ｐ型ドレイン領域２６ｐの外周縁３０は、平面視において第２方向Ｙに長手な長方形環状に形成されている。ｐ型ドレイン領域２６ｐの外周縁３０は、第１方向Ｘに沿って平行に延びる一対の第１直線部３２と、第２方向Ｙに沿って平行に延び、一対の第１直線部３２の端部同士を接続する一対の第２直線部３３とを含んでいてもよい。
【0030】
ｐ型ドレイン領域２６ｐの内周縁３１は、平面視において第２方向Ｙに長手な略楕円環状に形成されている。ｐ型ドレイン領域２６ｐの内周縁３１は、第２方向Ｙに沿って平行に延びる一対の直線部３４と、第１方向Ｘに沿って延び、一対の直線部３４の端部同士を接続する一対の曲線部３５とを含んでいてもよい。ｐ型ドレイン領域２６ｐの内周縁３１は、ｐ型ソース領域２５ｐの外周縁２７と相似形であってもよい。
【0031】
これにより、ｐ型ソース領域２５ｐの外周縁２７とｐ型ドレイン領域２６ｐの内周縁３１との間に外周縁２７に対する垂線を引いた場合、その長さは全て等しくてもよい。図３では、ｐ型ソース領域２５ｐの一対の直線部２８および一対の曲線部２９に対する垂線は、垂線Ｐ１，Ｐ２，Ｐ３，Ｐ４を含む。垂線Ｐ１，Ｐ２，Ｐ３，Ｐ４のそれぞれの長さＬ１，Ｌ２，Ｌ３，Ｌ４が互いに等しい。
【0032】
ｐ型ドレイン領域２６ｐは、一対の第１部分３６と、一対の第２部分３７とを含んでいてもよい。一対の第１部分３６および一対の第２部分３７は、ｎ型ウェル２４の表層部の所定面積を占める領域であり、互いに組み合わさってｐ型ドレイン領域２６ｐを形成している。第１部分３６および第２部分３７は、それぞれ、第１領域および第２領域と称されてもよいし、第１エリアおよび第２エリアと称されてもよい。図３では、一対の第１部分３６が斜めハッチングの付された領域であり、一対の第２部分３７がクロスハッチングの付された領域である。
【0033】
一対の第１部分３６は、ｐ型ドレイン領域２６ｐのうち一対の第１直線部３２に沿って形成された部分であり、一対の第２部分３７は、ｐ型ドレイン領域２６ｐのうち一対の第２直線部３３に沿って形成された部分である。第１部分３６と第２部分３７との間に明確な境界はないが、たとえば、内周縁３１の曲線部３５に対する垂線によって定義されていてもよい。他の定義方法としては、たとえば図３に示すように、ソース側の外周縁２７の各曲線部２９の円の中心Ｃから、ドレイン側の外周縁３０の第１直線部３２と第２直線部３３との交差点まで引いた仮想境界線３８によって、第１部分３６と第２部分３７との境界が定義されていてもよい。この実施形態では、ソース側の曲線部２９およびドレイン側の曲線部３５が互いに相似関係である半円であるため、中心Ｃから引いた仮想境界線３８は、ドレイン側の曲線部３５に対する垂線である。
【0034】
一対の第１部分３６は、第２方向Ｙにおいて間隔を空けてｐ型ソース領域２５ｐを挟み、ｐ型ソース領域２５ｐを介して互いに対向している。各第１部分３６は、第１方向Ｘに沿って形成されており、第２方向Ｙにおいて、ｐ型ドレイン領域２６ｐの第１直線部３２とドレイン側の曲線部３５とで挟まれた領域であってもよい。各第１部分３６の第２方向Ｙにおける幅Ｗ２（たとえば、ドレイン側の曲線部３５とドレイン側の第１直線部３２との距離）は、たとえば、０．１μｍ以上１．０μｍ以下であってもよい。
【0035】
一対の第２部分３７は、第１方向Ｘにおいて間隔を空けてｐ型ソース領域２５ｐを挟み、ｐ型ソース領域２５ｐを介して互いに対向している。各第２部分３７は、第２方向Ｙに沿って形成されており、第１方向Ｘにおいて、ｐ型ドレイン領域２６ｐの第２直線部３３とドレイン側の直線部３４とで挟まれた領域であってもよい。各第２部分３７の第１方向Ｘにおける幅Ｗ３（たとえば、ドレイン側の直線部３４とドレイン側の第２直線部３３との距離）は、たとえば、０．４μｍ以上１．５μｍ以下であってもよい。
【0036】
ｎ型ウェル２４においてｐ型ソース領域２５ｐとｐ型ドレイン領域２６ｐに挟まれた領域は、トランジスタのチャネルが形成されるチャネル領域３９である。図３を参照して、チャネル領域３９は、平面視においてｐ型ソース領域２５ｐの周囲を取り囲むように形成されている。この実施形態では、チャネル領域３９は、ｐ型ソース領域２５ｐの周囲を取り囲む第２方向Ｙに長手な略楕円環状に形成されている。
【0037】
チャネル領域３９は、第１チャネル領域４０と、第２チャネル領域４１とを含んでいてもよい。この実施形態では、第２方向Ｙにおいてｐ型ソース領域２５ｐの一方側および他方側に１つずつ第１チャネル領域４０が形成され、第１方向Ｘにおいてｐ型ソース領域２５ｐの一方側および他方側に１つずつ第２チャネル領域４１が形成されている。つまり、チャネル領域３９は、一対の第１チャネル領域４０と、一対の第２チャネル領域４１とを含んでいてもよい。
【0038】
一対の第１チャネル領域４０は、チャネル領域３９のうち第１方向Ｘに沿って形成された部分であり、一対の第２チャネル領域４１は、チャネル領域３９のうち第２方向Ｙに沿って形成された部分である。第１チャネル領域４０と第２チャネル領域４１との間に明確な境界はないが、たとえば、外周縁２７の曲線部２９に対する垂線によって定義されていてもよい。他の定義方法としては、たとえば図３に示すように、前述の仮想境界線３８によって、第１チャネル領域４０と第２チャネル領域４１との境界が定義されていてもよい。第１チャネル領域４０は、第２方向Ｙにおいて、ドレイン側の曲線部３５とソース側の曲線部２９とで挟まれた領域であってもよい。第２チャネル領域４１は、第１方向Ｘにおいて、ドレイン側の直線部３４とソース側の直線部２８とで挟まれた領域であってもよい。
【0039】
この実施形態では、ｐ型ドレイン領域２６ｐの内周縁３１が全周にわたって、ｐ型ソース領域２５ｐの外周縁２７から等距離に形成されている。これにより、第１チャネル領域４０のチャネル長と第２チャネル領域４１のチャネル長とは、互いに等しいか、ほぼ等しい。「ほぼ等しい」は、半導体装置１の製造工程において、第１チャネル領域４０のチャネル長と第２チャネル領域４１のチャネル長との間に生じる少しの誤差を含むことを意味している。図３において、第１チャネル領域４０のチャネル長は、前述の垂線Ｐ１，Ｐ３の長さＬ１，Ｌ３であってもよく、第２チャネル領域４１のチャネル長は、前述の垂線Ｐ２，Ｐ４の長さＬ２，Ｌ４であってもよい。
【0040】
ｐ側アクティブ領域１４ｐにおいて、エピタキシャル層８の第１主面１１には、ｐ側プレーナゲート構造４２ｐが形成されている。図１では、ｐ側プレーナゲート構造４２ｐに対応する低耐圧ｎ型チャネルトランジスタ６ｎ構造として、ｎ側プレーナゲート構造４２ｎが示されている。ｐ側プレーナゲート構造４２ｐは、チャネル領域３９を被覆するように第１主面１１の上に形成されている。図２を参照して、ｐ側プレーナゲート構造４２ｐは、チャネル領域３９のオンオフを制御するゲート電極４３と、電圧の供給を受けるゲートコンタクト部４４と、ゲートコンタクト部４４とゲート電極４３とを接続するゲート接続部４５とを一体的に含む。
【0041】
図２を参照して、ゲート電極４３は、その全体がｐ側アクティブ領域１４ｐに形成されている。ゲート電極４３は、境界１８から内側に離れた外周縁４６を有している。ゲート電極４３は、チャネル領域３９上に形成されている。ゲート電極４３は、チャネル領域３９と同様に、平面視においてｐ型ソース領域２５ｐの周囲を取り囲むように形成されている。この実施形態では、ゲート電極４３は、ｐ型ソース領域２５ｐの周囲を取り囲む第２方向Ｙに長手な略楕円環状に形成されている。ゲート電極４３は、一対の第１チャネル領域４０に対向する一対の曲線部４７と、一対の第２チャネル領域４１に対向する一対の直線部４８とを含んでいてもよい。
【0042】
ゲート電極４３の中央部には、ゲート電極４３の内周縁４９によって区画されたゲート開口５０が形成されている。ゲート開口５０から、ｐ型ソース領域２５ｐが露出している。ゲート開口５０は、平面視において略楕円形状に形成されている。図４および図５を参照して、ｐ型ソース領域２５ｐはゲート電極４３の内周縁４９に対して自己整合的に形成され、ｐ型ドレイン領域２６ｐはゲート電極４３の外周縁４６に対して自己整合的に形成されていてもよい。
【0043】
ゲートコンタクト部４４は、トレンチ絶縁構造１３上に形成され、ゲート電極４３から境界１８を隔てて対向している。ゲートコンタクト部４４は、たとえば、ゲート電極４３に対して第１方向Ｘまたは第２方向Ｙに間隔を空けて配置されている。この実施形態では、ゲートコンタクト部４４は、第２方向Ｙにおけるゲート電極４３の一方側に選択的に配置されている。ゲートコンタクト部４４の第１方向Ｘにおける幅Ｗ５は、ゲート電極４３の第１方向Ｘにおける幅Ｗ４よりも狭くてもよい。図示は省略するが、ゲートコンタクト部４４は、ｐ側アクティブ領域１４ｐの周囲を取り囲むように形成されていてもよい。
【0044】
ゲート接続部４５は、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８からｐ型ドレイン領域２６ｐを横切ってゲート電極４３に接続されている。図３を参照して、この実施形態では、ゲート接続部４５は、ｐ型ドレイン領域２６ｐの一対の第１部分３６および一対の第２部分３７のうちの１つの第１部分３６を選択的に横切っている。
【0045】
ゲート電極４３におけるゲート接続部４５の接続位置は特に制限されない。好ましくは、図２に示すように、ゲート電極４３の曲線部４７の頂部５１（第２方向Ｙにおいて曲線部４７の最も外側の部分）にゲート接続部４５が接続されている。これにより、ゲートコンタクト部４４とゲート電極４３とを最短距離で接続できるので、抵抗成分であるゲート接続部４５に起因する電圧降下を抑制することができる。たとえば、ゲート接続部４５の長さＬ５は、０．３μｍ以上１．２μｍ以下であってもよい。
【0046】
ゲート接続部４５は、ゲート接続部４５がｐ型ドレイン領域２６ｐを横切る方向（図２では第２方向Ｙ）に直交する方向（図２では第１方向Ｘ）において、ｐ型ソース領域２５ｐの幅Ｗ１よりも狭い幅Ｗ６を有している。幅Ｗ１＜幅Ｗ４および幅Ｗ１＜幅Ｗ５であるので、ゲート接続部４５の幅Ｗ６は、ゲート電極４３の幅Ｗ４およびゲートコンタクト部４４の幅Ｗ５よりも狭い。ゲート接続部４５の幅Ｗ６は、たとえば、０．０８μｍ以上０．３μｍ以下であってもよい。また、幅Ｗ５は、たとえば、０．３μｍ以上であってもよい。
【0047】
ｐ側プレーナゲート構造４２ｐと第１主面１１との間にゲート絶縁膜５２が形成されている。ゲート絶縁膜５２は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜５２は、エピタキシャル層８の酸化物からなる酸化シリコン膜を含むことが好ましい。
【0048】
図６を参照して、ｐ側アクティブ領域１４ｐの第１端部１５および第２端部１６におけるｐ側プレーナゲート構造４２ｐの断面構造について詳細に説明する。図６では、第１端部１５および第２端部１６のうち第１端部１５における構造を一例として示すが、第１端部１５の構造は、第２端部１６にも適用することができる。さらに、第１端部１５の構造は、ｐ側アクティブ領域１４ｐの第１方向Ｘにおける両端部にも適用することができる。
【0049】
ｐ側アクティブ領域１４ｐの第１端部１５の近傍において埋め込み絶縁体２０には、窪み５３が選択的に形成されている。窪み５３は、ゲート絶縁膜５２の形成のための熱酸化工程前に、その都度行われる洗浄処理（フッ酸液によるライトエッチング等）等に起因して発生する窪み５３である。窪み５３は、ディボットと称してもよい。この窪み５３は、ｐ側アクティブ領域１４ｐを取り囲むように、ｐ側アクティブ領域１４ｐの周囲全体に亘って連続的に形成されていてもよい。
【0050】
ゲート絶縁膜５２は、窪み５３内において埋め込み絶縁体２０に一体的に接続されるようにトレンチ１９の開口端２３を被覆している。窪み５３の近傍の埋め込み絶縁体２０とゲート絶縁膜５２との境界部５４において、ゲート絶縁膜５２には顕著な薄膜部５５が生じている。たとえば、中央部１７におけるゲート絶縁膜５２の厚さＴ１が５０Å以上２５０Å以下であり、薄膜部５５の厚さＴ２は、中央部１７のゲート絶縁膜５２の厚さＴ１よりも小さい。薄膜部５５は、リークの原因となり、ゲート絶縁膜５２の耐圧の低下を招く。また、薄膜部５５は、部分的に低閾値の領域を形成することになるから、低耐圧ｐ型チャネルトランジスタ６ｐの静特性の悪化（閾値が不安定になる等）を招く。そこで、この実施形態では、当該静特性の悪化が生じない構造を提供する。
【0051】
ゲート接続部４５は、境界部５４および埋め込み絶縁体２０の窪み５３を覆っており、窪み５３に埋め込まれた埋め込み部５６を含んでいてもよい。これにより、ゲート接続部４５は、ｐ側アクティブ領域１４ｐの第１端部１５において、境界部５４に対してトレンチ絶縁構造１３側およびｐ側アクティブ領域１４ｐ側の両側に跨っている。
【0052】
【0053】
ｐ側プレーナゲート構造４２ｐの周囲には、サイドウォール５８が形成されている。サイドウォール５８は、ｐ側プレーナゲート構造４２ｐの側面を覆うように、ｐ側プレーナゲート構造４２ｐの周囲全体にわたって連続的に形成されている。サイドウォール５８は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。
【0054】
ｎ型ウェル２４の表層部には、ｎ型バックゲート領域５９が形成されている。ｎ型バックゲート領域５９は、ｎ型ウェル２４に電気的に接続されている。図１では、ｎ型バックゲート領域５９は省略されている。
【0055】
エピタキシャル層８の第１主面１１には、層間絶縁膜６０が形成されている。層間絶縁膜６０は、たとえば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）等であってもよい。この実施形態では、層間絶縁膜６０は、酸化シリコンからなる。
【0056】
層間絶縁膜６０には、ソースコンタクト６１、ドレインコンタクト６２およびゲートコンタクト６３が形成されている。これらのコンタクト６１～６３は、層間絶縁膜６０に埋め込まれている。コンタクト６１～６３は、たとえば、タングステン（Ｗ）等の金属材料であってもよい。図２を参照して、ソースコンタクト６１およびドレインコンタクト６２は、それぞれ、第２方向Ｙに沿って互いに間隔を空けて複数形成されている。ゲートコンタクト６３は、第１方向Ｘに沿って互いに間隔を空けて複数形成されている。
【0057】
図４および図５を参照して、層間絶縁膜６０上には、ソース配線６４、ドレイン配線６５およびゲート配線６６が形成されている。配線６４～６６は、たとえば、アルミニウム（Ａｌ）等の金属材料であってもよい。ソース配線６４は、ソースコンタクト６１を介してｐ型ソース領域２５ｐに電気的に接続されている。ドレイン配線６５は、ドレインコンタクト６２を介してｐ型ドレイン領域２６ｐに電気的に接続されている。ゲート配線６６は、ゲートコンタクト６３を介してｐ側プレーナゲート構造４２ｐ（ゲートコンタクト部４４）に電気的に接続されている。
【0058】
≪半導体装置１の効果≫
次に、半導体装置１と半導体装置８１との比較に基づいて、半導体装置１の技術的な効果について説明する。
次に、半導体装置１と半導体装置８１との比較に基づいて、半導体装置１の技術的な効果について説明する。
【0059】
【0060】
まず、図８を参照して、半導体装置８１の構成について説明する。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0061】
前述の半導体装置１では、ｐ型ドレイン領域２６ｐがｐ型ソース領域２５ｐの周囲を取り囲むように形成されている例について説明した。これに対して、半導体装置８１では、第１方向Ｘにおいてｐ型ソース領域２５ｐを挟む一対のｐ型ドレイン領域８２ｐが形成されている。第１方向Ｘにおいて一対のｐ型ドレイン領域８２ｐの間の領域は、ｎ型ウェル２４の一部からなるチャネル領域８３である。
【0062】
チャネル領域８３は、一対の第１チャネル領域８４と、一対の第２チャネル領域８５とを含んでいてもよい。一対の第１チャネル領域８４および一対の第２チャネル領域８５は、チャネル領域８３の表層部の所定面積を占める領域であり、互いに組み合わさってチャネル領域８３を形成している。一対の第１チャネル領域８４は、チャネル領域８３のうち第１方向Ｘに沿って形成された部分であり、トレンチ絶縁構造１３との間に境界８６を形成している。一対の第２チャネル領域８５は、チャネル領域８３のうち第２方向Ｙに沿って形成された部分であり、ｐ型ドレイン領域８２ｐとの間に境界８７を形成している。半導体装置８１は、トレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８の一部がチャネル領域８３により形成されている点が、境界１８が全周にわたってｐ型ドレイン領域２６ｐの外周縁３０で形成されている半導体装置１と異なっている。
【0063】
半導体装置８１では、ゲート電極４３は、第２方向Ｙの両端部が境界８６に沿って形成されている。ゲートコンタクト部４４は、ゲート接続部４５を介さずに、境界８６においてゲート電極４３に接続されている。ｐ側プレーナゲート構造４２ｐは、ゲート電極４３およびゲートコンタクト部４４により、平面視において略四角環状に形成されている。
【0064】
上記の構成を有する半導体装置８１では、第１チャネル領域８４がトレンチ絶縁構造１３との間に境界８６を形成している。この境界８６はトレンチ絶縁構造１３とｐ側アクティブ領域１４ｐとの境界１８の一部であるので、前述のように、窪み５３に起因するゲート絶縁膜５２の薄膜部５５が生じている（図６参照）。そのため、ゲート電極４３への電圧の印加初期において、境界８６に沿う第１チャネル領域８４に優先的にチャネルが形成される。この動作によって、図８に実線矢印で示された第１電流経路８８が形成される。第１電流経路８８の形成に遅れて、境界８６から離れた第２チャネル領域８５に、図８に破線矢印で示された第２電流経路８９が形成される。この構成において、第２方向Ｙにおける境界８６からｐ型ソース領域２５ｐまでの長さＬ６が、第１方向Ｘにおけるｐ型ドレイン領域８２ｐからｐ型ソース領域２５ｐまでの長さＬ７よりも短い（Ｌ６＜Ｌ７）と、トランジスタの静特性にハンプ現象が発生する原因となる。
【0065】
ハンプ現象については、図９を参照して説明することができる。図９は、トランジスタの静特性の一例を示す図である。図９では、ソース接地、ドレイン電圧Ｖｄｓ＝０．１Ｖのときにおける、ゲート電圧Ｖｇｓに対するドレイン電流Ｉｄｓの変化が示されている。破線は、ハンプ現象が発生した場合の特性を示し、実線は、ハンプ現象が発生していない場合の特性を示す。図９に示す複数の特性曲線は、バックゲート電圧ＢＧＶを０Ｖ，－１Ｖ，－２Ｖ，－３Ｖ，－４Ｖ，－５Ｖにそれぞれ設定した場合の特性を示す。図９から、ハンプ現象の傾向はバックゲート電圧ＢＧＶが高いほど顕著であることが分かる。ハンプの原因は、ゲート酸化膜に窪み５３に対応した薄膜部５５（図６参照）が生じ、薄膜部５５において部分的な導通が生じることによる。
【0066】
そこで、本願発明者は、ハンプ現象の抑制のためにＬ６＞＞Ｌ７とする対策を検討した。Ｌ６＞＞Ｌ７の採用によって、第１チャネル領域８４が優先的にオンしても、第１電流経路８８の導通を第２電流経路８９の導通よりも遅らせることができるので、ハンプ特性を見えにくくすることができる。しかしながら、この対策では、長さＬ６を長さＬ７に比べて非常に大きく確保する必要があるので、トランジスタの面積効率が低下する。
【0067】
これに対し、半導体装置１の構成であれば、当該面積効率の低下を回避しつつ、ドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる。より具体的には、図７を参照して、ｐ型ドレイン領域２６ｐがｐ型ソース領域２５ｐの周囲を取り囲んでいる。これにより、ｐ型ソース領域２５ｐの周囲の全体をトランジスタのチャネルとして利用することができる。
【0068】
チャネル領域３９の周縁（この実施形態では、ｐ型ドレイン領域２６ｐの内周縁３１）が、ｐ型ドレイン領域２６ｐを介してトレンチ絶縁構造１３から離れている。また、ゲート電極４３とゲートコンタクト部４４との間は、境界１８を横切るゲート接続部４５により接続されている。ゲート接続部４５は、チャネル領域３９を覆っておらずｐ型ドレイン領域２６ｐ上に形成されているので、寄生トランジスタ用のゲートではなく、ゲートコンタクト部４４からゲート電極４３への電流経路の抵抗成分である。そのため、ゲート接続部４５に印加された電圧によりゲート接続部４５の直下にチャネルが形成されることがない。したがって、チャネル領域３９の全体にわたって均等に、電流経路６７を形成することができる。その結果、たとえばトレンチ絶縁構造１３の窪み５３（ディボット）に起因してドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる。これにより、バックゲート電圧を高くしても、良好な静特性を実現することができる。そのため、半導体装置１の構造は、バックゲート電圧の印加が比較的多いアナログ回路のトランジスタ構造として好適である。
【0069】
たとえば、ハンプ現象の原因となる窪み５３（ディボット）は、トレンチ絶縁構造１３（たとえば、ＳＴＩ）からのストレスに起因するので、共通のチップ２の面内においても、ばらつきがある。そのため、トランジスタ領域のレイアウトによっては、あるトランジスタ領域では頻繁にハンプ現象が発生する一方、他のトランジスタ領域ではハンプ現象がほとんど発生しない場合がある。半導体装置１の構成であれば、共通のチップ２におけるハンプ現象の発生ばらつきを抑制できるので、複数のトランジスタのマッチング特性を向上させることができる。
【0070】
また、図２を参照して、半導体装置１では、ゲート接続部４５の幅Ｗ６は、ｐ型ソース領域２５ｐの幅Ｗ１、ゲート電極４３の幅Ｗ４およびゲートコンタクト部４４の幅Ｗ５よりも狭い。たとえば、ゲート接続部４５は、ｐ側プレーナゲート構造４２ｐの形成時に加工可能な最小寸法（パターニング可能な最小寸法）で形成されていてもよい。ｐ型ドレイン領域２６ｐのうちゲート接続部４５の直下の部分は、抵抗成分であるゲート接続部４５に対向する部分であるため、トランジスタのドレインとしての機能を十分に発揮できない場合がある。ゲート接続部４５の幅Ｗ６を可能な限り小さくすることによって、ｐ型ドレイン領域２６ｐに与える影響を小さく抑えることができる。
【0071】
≪半導体装置１０１（第３実施形態）の構造の説明≫
図１０は、本開示の第３実施形態に係る半導体装置１０１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１０は、本開示の第３実施形態に係る半導体装置１０１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0072】
第３実施形態では、ゲート接続部４５の幅Ｗ６は、ゲート電極４３の幅Ｗ４よりも狭く、ゲートコンタクト部４４の幅Ｗ５と同じである。
【0073】
以上、第３実施形態に係る半導体装置１０１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１０１の構成であれば、ゲート接続部４５の幅Ｗ６が第１実施形態よりも広いので、抵抗成分であるゲート接続部４５に起因する電圧降下を抑制することができる。
【0074】
≪半導体装置１１１（第４実施形態）の構造の説明≫
図１１は、本開示の第４実施形態に係る半導体装置１１１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１１は、本開示の第４実施形態に係る半導体装置１１１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0075】
第４実施形態では、ゲート接続部４５の幅Ｗ６は、ゲート電極４３の幅Ｗ４よりも狭く、ゲートコンタクト部４４の幅Ｗ５よりも広い。
【0076】
以上、第４実施形態に係る半導体装置１１１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１１１の構成であれば、ゲート接続部４５の幅Ｗ６が第１実施形態および第３実施形態よりも広いので、抵抗成分であるゲート接続部４５に起因する電圧降下をさらに抑制することができる。
【0077】
≪半導体装置１２１（第５実施形態）の構造の説明≫
図１２は、本開示の第５実施形態に係る半導体装置１２１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１２は、本開示の第５実施形態に係る半導体装置１２１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0078】
第５実施形態では、ゲートコンタクト部４４は、第２方向Ｙにおけるゲート電極４３の一方側に加え、第１方向Ｘにおけるゲート電極４３の一方側にも配置されている。つまり、ゲートコンタクト部４４は、ゲート電極４３の周囲の複数個所に、互いに独立して複数個設けられていてもよい。複数のゲートコンタクト部４４は、互いに物理的に独立したゲート接続部４５によってゲート電極４３に接続されていてもよい。
【0079】
以上、第５実施形態に係る半導体装置１２１によっても、半導体装置１に対して述べた効果と同様の効果を奏することができる。また、半導体装置１２１の構成であれば、ゲートコンタクト部４４が複数設けられている。これにより、たとえば、最小加工寸法でゲート接続部４５を形成する際に１つのゲート接続部４５に加工不良が生じ、トランジスタ特性に影響を与え得る状況になっても、他のゲート接続部４５を介してゲート電極４３へ安定して電圧を印加することができる。
【0080】
≪半導体装置１３１（第６実施形態）の構造の説明≫
図１３は、本開示の第６実施形態に係る半導体装置１３１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１３は、本開示の第６実施形態に係る半導体装置１３１の一部を示す模式的な平面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0081】
第６実施形態では、ｐ型ドレイン領域２６ｐは、平面視において、ｐ型ソース領域２５ｐの周囲を取り囲む有端環状に形成されている。ｐ型ドレイン領域２６ｐは、ｐ型ソース領域２５ｐの周囲を取り囲んでいるが、内周縁３１から外周縁３０に向かって延びる空白領域１３２によって、部分的に分断されていてもよい。空白領域１３２は、図１３に示すように一箇所のみに形成されていてもよいし、複数個所に形成されていてもよい。空白領域１３２は、ゲート接続部４５の直下の領域に形成されていることが好ましい。ゲート接続部４５の直下の部分は、抵抗成分であるゲート接続部４５に対向する部分である。したがって、ｐ型ドレイン領域２６ｐが形成されていても、トランジスタのドレインとしての機能を十分に発揮できない場合があるためである。
【0082】
≪半導体装置１４１（第７実施形態）の構造の説明≫
図１４は、本開示の第７実施形態に係る半導体装置１４１の一部を示す模式的な断面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
図１４は、本開示の第７実施形態に係る半導体装置１４１の一部を示す模式的な断面図である。以下では、第１実施形態に係る半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。
【0083】
第７実施形態では、ｐ側アクティブ領域１４ｐにはさらに、ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐのそれぞれから第１方向Ｘに沿って一体的に延びるｐ型ソースエクステンション領域１４２およびｐ型ドレインエクステンション領域１４３が形成されている。ｐ型ソースエクステンション領域１４２およびｐ型ドレインエクステンション領域１４３の不純物濃度は、ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐの不純物濃度よりも低く、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下であってもよい。ｐ型ソースエクステンション領域１４２およびｐ型ドレインエクステンション領域１４３は、ゲート電極４３に対して自己整合的に形成されている。
【0084】
ｐ側アクティブ領域１４ｐにはさらに、ｐ型ソース領域２５ｐおよびｐ型ドレイン領域２６ｐのそれぞれから第１方向Ｘに沿って一体的に延びるｎ型ソースポケットインプラ領域１４４およびｎ型ドレインポケットインプラ領域１４５が形成されている。ｎ型ソースポケットインプラ領域１４４およびｎ型ドレインポケットインプラ領域１４５の不純物濃度は、ｎ型ウェル２４よりも高く、たとえば、１．０×１０１８ｃｍ－３以上１．０×１０２０ｃｍ－３以下であってもよい。ｎ型ソースポケットインプラ領域１４４およびｎ型ドレインポケットインプラ領域１４５は、サイドウォール５８とゲート電極４３と境界を第１方向Ｘに沿って横切り、ゲート絶縁膜５２を挟んでゲート電極４３に対向している。
【0085】
ｎ型ソースポケットインプラ領域１４４およびｎ型ドレインポケットインプラ領域１４５は、それぞれ、ｐ型ソースエクステンション領域１４２およびｐ型ドレインエクステンション領域１４３の底部および側部を覆っている。
【0086】
なお、ｐ型ソース領域２５ｐおよびｐ型ソースエクステンション領域１４２は、いずれもｐ型であり一体的なｐ型不純物領域であるため、これらを総称して単にｐ型ソース領域２５ｐと称してもよい。同様に、ｐ型ドレイン領域２６ｐおよびｐ型ドレインエクステンション領域１４３は、いずれもｐ型であり一体的なｐ型不純物領域であるため、これらを総称して単にｐ型ドレイン領域２６ｐと称してもよい。
【0087】
また、ｐ型ソース領域２５ｐからゲート電極４３の下方へ延びるｐ型ソースエクステンション領域１４２およびｎ型ソースポケットインプラ領域１４４を総称して、ｐ側ソースＬＤＤ（Lightly Doped Drain）領域と称してもよい。同様に、ｐ型ドレイン領域２６ｐからゲート電極４３の下方へ延びるｐ型ドレインエクステンション領域１４３およびｎ型ドレインポケットインプラ領域１４５を総称して、は、ｐ側ドレインＬＤＤ（Lightly Doped Drain）領域と称してもよい。
【0088】
本開示の実施形態について説明したが、本開示は他の形態で実施することもできる。
【0089】
たとえば、前述の実施形態の説明および添付図面においてｎ型領域をｐ型領域に置き換
え、ｐ型領域をｎ型領域に置き換えてもよい。
え、ｐ型領域をｎ型領域に置き換えてもよい。
【0090】
以上、本開示の実施形態は、すべての点において例示であり限定的に解釈されるべきではなく、すべての点において変更が含まれることが意図される。
【0091】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0092】
［付記１－１］
主面（１１）を有するチップ（２）と、
前記主面（１１）にアクティブ領域（１４，１４ｐ，１４ｎ）を区画するトレンチ絶縁構造（１３）と、
前記アクティブ領域（１４，１４ｐ，１４ｎ）に形成された第１導電型のウェル領域（２４）と、
前記ウェル領域（２４）に形成された第２導電型の第１不純物領域（２５ｐ，２５ｎ）と、
前記ウェル領域（２４）に形成され、平面視で前記第１不純物領域（２５ｐ，２５ｎ）の周囲を取り囲む第２不純物領域（２６ｐ，２６ｎ）と、
前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）との間の前記ウェル領域（２４）上に形成され、平面視で前記第１不純物領域（２５ｐ，２５ｎ）の周囲を取り囲むゲート電極（４３）と、
前記ゲート電極（４３）と前記ウェル領域（２４）との間に形成されたゲート絶縁膜（５２）と、
前記トレンチ絶縁構造（１３）上に形成されたゲートコンタクト部（４４）と、
前記トレンチ絶縁構造（１３）と前記アクティブ領域（１４，１４ｐ，１４ｎ）との境界（１８）から前記第２不純物領域（２６ｐ，２６ｎ）を横切り、前記ゲートコンタクト部（４４）と前記ゲート電極（４３）とを接続するゲート接続部（４５）とを含む、半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
主面（１１）を有するチップ（２）と、
前記主面（１１）にアクティブ領域（１４，１４ｐ，１４ｎ）を区画するトレンチ絶縁構造（１３）と、
前記アクティブ領域（１４，１４ｐ，１４ｎ）に形成された第１導電型のウェル領域（２４）と、
前記ウェル領域（２４）に形成された第２導電型の第１不純物領域（２５ｐ，２５ｎ）と、
前記ウェル領域（２４）に形成され、平面視で前記第１不純物領域（２５ｐ，２５ｎ）の周囲を取り囲む第２不純物領域（２６ｐ，２６ｎ）と、
前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）との間の前記ウェル領域（２４）上に形成され、平面視で前記第１不純物領域（２５ｐ，２５ｎ）の周囲を取り囲むゲート電極（４３）と、
前記ゲート電極（４３）と前記ウェル領域（２４）との間に形成されたゲート絶縁膜（５２）と、
前記トレンチ絶縁構造（１３）上に形成されたゲートコンタクト部（４４）と、
前記トレンチ絶縁構造（１３）と前記アクティブ領域（１４，１４ｐ，１４ｎ）との境界（１８）から前記第２不純物領域（２６ｐ，２６ｎ）を横切り、前記ゲートコンタクト部（４４）と前記ゲート電極（４３）とを接続するゲート接続部（４５）とを含む、半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0093】
この構成によれば、第２不純物領域が第１不純物領域の周囲を取り囲んでいる。これにより、第１不純物領域の周囲の略全体もしくは全体をトランジスタのチャネルとして利用することができる。チャネルの周縁が、第２不純物領域を介してトレンチ絶縁構造から離れている。その結果、たとえばトレンチ絶縁構造のディボットに起因してドレイン電流－ゲート電圧（Ｉｄｓ－Ｖｇｓ）特性にハンプ現象が発生することを抑制することができる。
【0094】
［付記１－２］
前記第２不純物領域（２６ｐ，２６ｎ）は、第１方向（Ｘ）に沿って形成され、前記第１方向（Ｘ）に直交する第２方向（Ｙ）において前記第１不純物領域（２５ｐ，２５ｎ）を挟む一対の第１部分（３６）と、前記第２方向（Ｙ）に沿って形成され、前記第１方向（Ｘ）において前記第１不純物領域（２５ｐ，２５ｎ）を挟む一対の第２部分（３７）とを含む、付記１－２に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記第２不純物領域（２６ｐ，２６ｎ）は、第１方向（Ｘ）に沿って形成され、前記第１方向（Ｘ）に直交する第２方向（Ｙ）において前記第１不純物領域（２５ｐ，２５ｎ）を挟む一対の第１部分（３６）と、前記第２方向（Ｙ）に沿って形成され、前記第１方向（Ｘ）において前記第１不純物領域（２５ｐ，２５ｎ）を挟む一対の第２部分（３７）とを含む、付記１－２に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0095】
［付記１－３］
前記ゲート接続部（４５）は、前記一対の第１部分（３６）および前記一対の第２部分（３７）のうちの少なくとも１つを選択的に横切って前記ゲートコンタクト部（４４）と前記ゲート電極（４３）とを接続している、付記１－２に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記ゲート接続部（４５）は、前記一対の第１部分（３６）および前記一対の第２部分（３７）のうちの少なくとも１つを選択的に横切って前記ゲートコンタクト部（４４）と前記ゲート電極（４３）とを接続している、付記１－２に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0096】
［付記１－４］
前記ウェル領域（２４）は、前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）の前記第１部分（３６）との間に形成され、前記第２方向（Ｙ）に沿ってチャネルが形成される第１チャネル領域（４０）と、前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）の前記第２部分（３７）との間に形成され、前記第１方向（Ｘ）に沿ってチャネルが形成される第２チャネル領域（４１）とを含む、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記ウェル領域（２４）は、前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）の前記第１部分（３６）との間に形成され、前記第２方向（Ｙ）に沿ってチャネルが形成される第１チャネル領域（４０）と、前記第１不純物領域（２５ｐ，２５ｎ）と前記第２不純物領域（２６ｐ，２６ｎ）の前記第２部分（３７）との間に形成され、前記第１方向（Ｘ）に沿ってチャネルが形成される第２チャネル領域（４１）とを含む、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0097】
［付記１－５］
前記第１チャネル領域（４０）のチャネル長（Ｌ１，Ｌ３）と、前記第２チャネル領域（４１）のチャネル長（Ｌ２，Ｌ４）とがほぼ等しい、付記１－４に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記第１チャネル領域（４０）のチャネル長（Ｌ１，Ｌ３）と、前記第２チャネル領域（４１）のチャネル長（Ｌ２，Ｌ４）とがほぼ等しい、付記１－４に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0098】
［付記１－６］
前記第１不純物領域（２５ｐ，２５ｎ）は、前記第２方向（Ｙ）に長手な形状に形成されており、
前記ゲート電極（４３）は、前記第１不純物領域（２５ｐ，２５ｎ）を取り囲む前記第２方向（Ｙ）に長手な略楕円環状に形成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記第１不純物領域（２５ｐ，２５ｎ）は、前記第２方向（Ｙ）に長手な形状に形成されており、
前記ゲート電極（４３）は、前記第１不純物領域（２５ｐ，２５ｎ）を取り囲む前記第２方向（Ｙ）に長手な略楕円環状に形成されている、付記１－１～付記１－４のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0099】
［付記１－７］
前記ゲート接続部（４５）は、前記第２方向（Ｙ）において前記第１不純物領域（２５ｐ，２５ｎ）に対向する位置に形成され、前記第１方向（Ｘ）において、前記第１不純物領域（２５ｐ，２５ｎ）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
前記ゲート接続部（４５）は、前記第２方向（Ｙ）において前記第１不純物領域（２５ｐ，２５ｎ）に対向する位置に形成され、前記第１方向（Ｘ）において、前記第１不純物領域（２５ｐ，２５ｎ）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
【0100】
［付記１－８］
前記ゲート接続部（４５）の幅（Ｗ６）は、０．０８μｍ以上０．３μｍ以下である、付記１－７に記載の半導体装置（１，１２１，１３１，１４１）。
前記ゲート接続部（４５）の幅（Ｗ６）は、０．０８μｍ以上０．３μｍ以下である、付記１－７に記載の半導体装置（１，１２１，１３１，１４１）。
【0101】
［付記１－９］
前記第２不純物領域（２６ｐ，２６ｎ）は、平面視において無端環状に形成されている、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１４１）。
前記第２不純物領域（２６ｐ，２６ｎ）は、平面視において無端環状に形成されている、付記１－１～付記１－８のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１４１）。
【0102】
［付記１－１０］
前記ゲート接続部（４５）は、前記ゲート接続部（４５）が前記第２不純物領域（２６ｐ，２６ｎ）を横切る方向に直交する方向において、前記ゲート電極（４３）および前記ゲートコンタクト部（４４）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
前記ゲート接続部（４５）は、前記ゲート接続部（４５）が前記第２不純物領域（２６ｐ，２６ｎ）を横切る方向に直交する方向において、前記ゲート電極（４３）および前記ゲートコンタクト部（４４）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
【0103】
［付記１－１１］
前記ゲート接続部（４５）は、前記ゲート接続部（４５）が前記第２不純物領域（２６ｐ，２６ｎ）を横切る方向に直交する方向において、前記第１不純物領域（２５ｐ，２５ｎ）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
前記ゲート接続部（４５）は、前記ゲート接続部（４５）が前記第２不純物領域（２６ｐ，２６ｎ）を横切る方向に直交する方向において、前記第１不純物領域（２５ｐ，２５ｎ）よりも狭い幅（Ｗ６）を有している、付記１－１～付記１－３のいずれか一項に記載の半導体装置（１，１２１，１３１，１４１）。
【0104】
［付記１－１２］
前記ゲート接続部（４５）の幅（Ｗ６）は、０．０８μｍ以上０．３μｍ以下である、付記１－１０または付記１－１１に記載の半導体装置（１，１２１，１３１，１４１）。
前記ゲート接続部（４５）の幅（Ｗ６）は、０．０８μｍ以上０．３μｍ以下である、付記１－１０または付記１－１１に記載の半導体装置（１，１２１，１３１，１４１）。
【0105】
［付記１－１３］
前記トレンチ絶縁構造（１３）は、前記主面（１１）に形成されたトレンチ（１９）と、前記トレンチ（１９）の開口端（２３）を露出させるように前記主面（１１）に埋め込まれた絶縁体（２０）と、前記絶縁体（２０）の上端部において前記トレンチ（１９）の底壁（２２）に向かって窪んだ窪み（５３）とを含み、
前記ゲート接続部（４５）は、前記窪み（５３）を被覆するように形成されている、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記トレンチ絶縁構造（１３）は、前記主面（１１）に形成されたトレンチ（１９）と、前記トレンチ（１９）の開口端（２３）を露出させるように前記主面（１１）に埋め込まれた絶縁体（２０）と、前記絶縁体（２０）の上端部において前記トレンチ（１９）の底壁（２２）に向かって窪んだ窪み（５３）とを含み、
前記ゲート接続部（４５）は、前記窪み（５３）を被覆するように形成されている、付記１－１～付記１－１２のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0106】
［付記１－１４］
前記第１不純物領域（２５ｐ，２５ｎ）がソース領域であり、前記第２不純物領域（２６ｐ，２６ｎ）がドレイン領域である、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記第１不純物領域（２５ｐ，２５ｎ）がソース領域であり、前記第２不純物領域（２６ｐ，２６ｎ）がドレイン領域である、付記１－１～付記１－１３のいずれか一項に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【0107】
［付記１－１５］
前記アクティブ領域（１４，１４ｐ，１４ｎ）は、ＣＭＯＳトランジスタ（４）用のＣＭＯＳ領域（３）を含み、
前記ソース領域および前記ドレイン領域は、前記ＣＭＯＳトランジスタ（４）の一部である、付記１－１４に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
前記アクティブ領域（１４，１４ｐ，１４ｎ）は、ＣＭＯＳトランジスタ（４）用のＣＭＯＳ領域（３）を含み、
前記ソース領域および前記ドレイン領域は、前記ＣＭＯＳトランジスタ（４）の一部である、付記１－１４に記載の半導体装置（１，１０１，１１１，１２１，１３１，１４１）。
【符号の説明】
【0108】
１ ：半導体装置
２ ：チップ
３ ：ＣＭＯＳエリア
４ ：ＣＭＯＳトランジスタ
５ ：低耐圧ＣＭＯＳトランジスタ
６ｎ ：低耐圧ｎ型チャネルトランジスタ
６ｐ ：低耐圧ｐ型チャネルトランジスタ
７ ：半導体基板
８ ：エピタキシャル層
９ ：第１主面
１０ ：第２主面
１１ ：第１主面
１２ ：第２主面
１３ ：トレンチ絶縁構造
１４ ：ＬＶ－アクティブ領域
１４ｎ ：ｎ側アクティブ領域
１４ｐ ：ｐ側アクティブ領域
１５ ：第１端部
１６ ：第２端部
１７ ：中央部
１８ ：境界
１９ ：トレンチ
２０ ：埋め込み絶縁体
２１ ：側壁
２２ ：底壁
２３ ：開口端
２４ ：ｎ型ウェル
２５ｎ ：ｎ型ソース領域
２５ｐ ：ｐ型ソース領域
２６ｎ ：ｎ型ドレイン領域
２６ｐ ：ｐ型ドレイン領域
２７ ：外周縁
２８ ：直線部
２９ ：曲線部
３０ ：外周縁
３１ ：内周縁
３２ ：第１直線部
３３ ：第２直線部
３４ ：直線部
３５ ：曲線部
３６ ：第１部分
３７ ：第２部分
３８ ：仮想境界線
３９ ：チャネル領域
４０ ：第１チャネル領域
４１ ：第２チャネル領域
４２ｎ ：ｎ側プレーナゲート構造
４２ｐ ：ｐ側プレーナゲート構造
４３ ：ゲート電極
４４ ：ゲートコンタクト部
４５ ：ゲート接続部
４６ ：外周縁
４７ ：曲線部
４８ ：直線部
４９ ：内周縁
５０ ：ゲート開口
５１ ：頂部
５２ ：ゲート絶縁膜
５３ ：窪み
５４ ：境界部
５５ ：薄膜部
５６ ：埋め込み部
５７ ：シリサイド
５８ ：サイドウォール
５９ ：ｎ型バックゲート領域
６０ ：層間絶縁膜
６１ ：ソースコンタクト
６２ ：ドレインコンタクト
６３ ：ゲートコンタクト
６４ ：ソース配線
６５ ：ドレイン配線
６６ ：ゲート配線
６７ ：電流経路
８１ ：半導体装置
８２ｐ ：ｐ型ドレイン領域
８３ ：チャネル領域
８４ ：第１チャネル領域
８５ ：第２チャネル領域
８６ ：境界
８７ ：境界
８８ ：第１電流経路
８９ ：第２電流経路
１０１ ：半導体装置
１１１ ：半導体装置
１２１ ：半導体装置
１３１ ：半導体装置
１３２ ：空白領域
１４１ ：半導体装置
１４２ ：ｐ型ソースエクステンション領域
１４３ ：ｐ型ドレインエクステンション領域
１４４ ：ｎ型ソースポケットインプラ領域
１４５ ：ｎ型ドレインポケットインプラ領域
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：第３方向
２ ：チップ
３ ：ＣＭＯＳエリア
４ ：ＣＭＯＳトランジスタ
５ ：低耐圧ＣＭＯＳトランジスタ
６ｎ ：低耐圧ｎ型チャネルトランジスタ
６ｐ ：低耐圧ｐ型チャネルトランジスタ
７ ：半導体基板
８ ：エピタキシャル層
９ ：第１主面
１０ ：第２主面
１１ ：第１主面
１２ ：第２主面
１３ ：トレンチ絶縁構造
１４ ：ＬＶ－アクティブ領域
１４ｎ ：ｎ側アクティブ領域
１４ｐ ：ｐ側アクティブ領域
１５ ：第１端部
１６ ：第２端部
１７ ：中央部
１８ ：境界
１９ ：トレンチ
２０ ：埋め込み絶縁体
２１ ：側壁
２２ ：底壁
２３ ：開口端
２４ ：ｎ型ウェル
２５ｎ ：ｎ型ソース領域
２５ｐ ：ｐ型ソース領域
２６ｎ ：ｎ型ドレイン領域
２６ｐ ：ｐ型ドレイン領域
２７ ：外周縁
２８ ：直線部
２９ ：曲線部
３０ ：外周縁
３１ ：内周縁
３２ ：第１直線部
３３ ：第２直線部
３４ ：直線部
３５ ：曲線部
３６ ：第１部分
３７ ：第２部分
３８ ：仮想境界線
３９ ：チャネル領域
４０ ：第１チャネル領域
４１ ：第２チャネル領域
４２ｎ ：ｎ側プレーナゲート構造
４２ｐ ：ｐ側プレーナゲート構造
４３ ：ゲート電極
４４ ：ゲートコンタクト部
４５ ：ゲート接続部
４６ ：外周縁
４７ ：曲線部
４８ ：直線部
４９ ：内周縁
５０ ：ゲート開口
５１ ：頂部
５２ ：ゲート絶縁膜
５３ ：窪み
５４ ：境界部
５５ ：薄膜部
５６ ：埋め込み部
５７ ：シリサイド
５８ ：サイドウォール
５９ ：ｎ型バックゲート領域
６０ ：層間絶縁膜
６１ ：ソースコンタクト
６２ ：ドレインコンタクト
６３ ：ゲートコンタクト
６４ ：ソース配線
６５ ：ドレイン配線
６６ ：ゲート配線
６７ ：電流経路
８１ ：半導体装置
８２ｐ ：ｐ型ドレイン領域
８３ ：チャネル領域
８４ ：第１チャネル領域
８５ ：第２チャネル領域
８６ ：境界
８７ ：境界
８８ ：第１電流経路
８９ ：第２電流経路
１０１ ：半導体装置
１１１ ：半導体装置
１２１ ：半導体装置
１３１ ：半導体装置
１３２ ：空白領域
１４１ ：半導体装置
１４２ ：ｐ型ソースエクステンション領域
１４３ ：ｐ型ドレインエクステンション領域
１４４ ：ｎ型ソースポケットインプラ領域
１４５ ：ｎ型ドレインポケットインプラ領域
Ｘ ：第１方向
Ｙ ：第２方向
Ｚ ：第３方向
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】