特開 2024-43887 集積回路、および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024043887

(43)【公開日】2024-04-02

(54)【発明の名称】集積回路、および半導体装置

(51)【国際特許分類】

   G01R 19/00 20060101AFI20240326BHJP

【ＦＩ】

G01R19/00 N

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022149116

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000176

【氏名又は名称】弁理士法人一色国際特許事務所

(72)【発明者】

【氏名】岩本 基光

【テーマコード（参考）】

2G035

【Ｆターム（参考）】

2G035AA05

2G035AB04

2G035AC08

2G035AD10

2G035AD20

2G035AD28

2G035AD56

2G035AD65

(57)【要約】

【課題】センシングの精度を向上させる。
【解決手段】ブリッジ回路の一対の入力端子に第１入力電圧が印加される第１の場合に、一対の出力端子から出力される第１出力電圧を所定利得で増幅した電圧と、基準電圧と、に基づく第１電圧を出力し、前記一対の入力端子に前記第１入力電圧とは極性が逆の第２入力電圧が印加される第２の場合に、前記一対の出力端子から出力される第２出力電圧を前記所定利得で増幅した電圧と、前記基準電圧と、に基づく第２電圧を出力する増幅回路と、前記第１の場合に、前記基準電圧のレベルを第１レベルとし、前記第２の場合に、前記基準電圧のレベルを第２レベルとする基準電圧出力回路と、を備え、前記第１レベルは、前記ブリッジ回路の前記一対の出力端子に発生するオフセット電圧を前記所定利得で増幅した電圧と、所定電圧との和に応じたレベルであり、前記第２レベルは、前記オフセット電圧を前記所定利得で増幅した電圧と、前記所定電圧との差に応じたレベルである。
【選択図】図４

【特許請求の範囲】

【請求項1】

ブリッジ回路の一対の入力端子に第１入力電圧が印加される第１の場合に、一対の出力端子から出力される第１出力電圧を所定利得で増幅した電圧と、基準電圧と、に基づく第１電圧を出力し、前記一対の入力端子に前記第１入力電圧とは極性が逆の第２入力電圧が印加される第２の場合に、前記一対の出力端子から出力される第２出力電圧を前記所定利得で増幅した電圧と、前記基準電圧と、に基づく第２電圧を出力する増幅回路と、
前記第１の場合に、前記基準電圧のレベルを第１レベルとし、前記第２の場合に、前記基準電圧のレベルを第２レベルとする基準電圧出力回路と、
を備え、
前記第１レベルは、前記ブリッジ回路の前記一対の出力端子に発生するオフセット電圧を前記所定利得で増幅した電圧と、所定電圧との和に応じたレベルであり、
前記第２レベルは、前記オフセット電圧を前記所定利得で増幅した電圧と、前記所定電圧との差に応じたレベルである、
集積回路。

【請求項2】

請求項１記載の集積回路であって、
前記基準電圧出力回路は、
デジタルアナログコンバータである、
集積回路。

【請求項3】

請求項２に記載の集積回路であって、
前記第１および第２電圧のそれぞれをデジタル値に変換するアナログデジタルコンバータと、
前記デジタル値に基づいて、前記ブリッジ回路が計測する物理量を演算する処理回路と、
を備える集積回路。

【請求項4】

請求項３に記載の集積回路であって、
前記ブリッジ回路の温度と、前記オフセット電圧との関係を示す情報を記憶する記憶回路を備え、
前記処理回路は、前記ブリッジ回路の温度を検出する温度検出素子の検出結果と、前記情報とに基づいて、前記デジタルアナログコンバータに前記検出結果に応じた前記基準電圧を出力させる、
集積回路。

【請求項5】

請求項１～４の何れかに記載の集積回路であって、
前記増幅回路は、
反転入力端子と、非反転入力端子と有するオペアンプと、
前記ブリッジ回路の前記一対の出力端子の一方と、前記反転入力端子との間に接続された第１抵抗と、
前記ブリッジ回路の前記一対の出力端子の他方と、前記非反転入力端子との間に接続された第２抵抗と、
前記オペアンプの出力と前記反転入力端子の間に接続された第３抵抗と、
一端が前記非反転入力端子に接続され、他端に前記基準電圧が印加される第４抵抗と、
を有する集積回路。

【請求項6】

一対の入力端子および一対の出力端子を有するブリッジ回路と、
ブリッジ回路の前記一対の入力端子に第１入力電圧が印加される第１の場合に、前記一対の出力端子から出力される第１出力電圧を所定利得で増幅した電圧と、基準電圧と、に基づく第１電圧を出力し、前記一対の入力端子に前記第１入力電圧とは極性が逆の第２入力電圧が印加される第２の場合に、前記一対の出力端子から出力される第２出力電圧を前記所定利得で増幅した第２電圧と、前記基準電圧と、に基づく第２電圧を出力する増幅回路と、
前記第１の場合に、前記基準電圧のレベルを第１レベルとし、前記第２の場合に、前記基準電圧のレベルを第２レベルとする基準電圧出力回路と、
を備え、
前記第１レベルは、前記ブリッジ回路の前記一対の出力端子に発生するオフセット電圧を前記所定利得で増幅した電圧と、所定電圧との和に応じたレベルであり、
前記第２レベルは、前記オフセット電圧を前記所定利得で増幅した電圧と、前記所定電圧との差に応じたレベルである、
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、集積回路、および半導体装置に関する。

【背景技術】

【0002】

例えば、圧力、重量、加速度などの物理量を検出するセンサとして、４個の抵抗を直列に接続（ブリッジ接続）したブリッジ回路が用いられており、ブリッジ回路の微小レベルの出力を差動増幅回路で増幅している（例えば、特許文献１参照）。特許文献１には、ブリッジ回路に交流電圧を印加し、その出力の差を演算することにより、差動増幅回路のノイズを除去できることが記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２－２１４０２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、ブリッジ回路を構成する抵抗の抵抗値にばらつきがある場合など、ブリッジ回路からの出力にも誤差成分（オフセット電圧）が含まれることがある。特許文献１では、このようなブリッジ回路の誤差成分を除去できないため、物理量の検出精度（センシングの精度）が悪化するおそれがあった。

【0005】

本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的はセンシングの精度の向上を図ることのできる集積回路および半導体装置を提供することにある。

【課題を解決するための手段】

【0006】

上述した課題を解決する本発明の集積回路は、ブリッジ回路の一対の入力端子に第１入力電圧が印加される第１の場合に、一対の出力端子から出力される第１出力電圧を所定利得で増幅した電圧と、基準電圧と、に基づく第１電圧を出力し、前記一対の入力端子に前記第１入力電圧とは極性が逆の第２入力電圧が印加される第２の場合に、前記一対の出力端子から出力される第２出力電圧を前記所定利得で増幅した電圧と、前記基準電圧と、に基づく第２電圧を出力する増幅回路と、前記第１の場合に、前記基準電圧のレベルを第１レベルとし、前記第２の場合に、前記基準電圧のレベルを第２レベルとする基準電圧出力回路と、を備え、前記第１レベルは、前記ブリッジ回路の前記一対の出力端子に発生するオフセット電圧を前記所定利得で増幅した電圧と、所定電圧との和に応じたレベルであり、前記第２レベルは、前記オフセット電圧を前記所定利得で増幅した電圧と、前記所定電圧との差に応じたレベルである。

【0007】

また、上述した課題を解決する本発明の半導体装置は、一対の入力端子および一対の出力端子を有するブリッジ回路と、ブリッジ回路の前記一対の入力端子に第１入力電圧が印加される第１の場合に、前記一対の出力端子から出力される第１出力電圧を所定利得で増幅した電圧と、基準電圧と、に基づく第１電圧を出力し、前記一対の入力端子に前記第１入力電圧とは極性が逆の第２入力電圧が印加される第２の場合に、前記一対の出力端子から出力される第２出力電圧を前記所定利得で増幅した第２電圧と、前記基準電圧と、に基づく第２電圧を出力する増幅回路と、前記第１の場合に、前記基準電圧のレベルを第１レベルとし、前記第２の場合に、前記基準電圧のレベルを第２レベルとする基準電圧出力回路と、を備え、前記第１レベルは、前記ブリッジ回路の前記一対の出力端子に発生するオフセット電圧を前記所定利得で増幅した電圧と、所定電圧との和に応じたレベルであり、前記第２レベルは、前記オフセット電圧を前記所定利得で増幅した電圧と、前記所定電圧との差に応じたレベルである。

【発明の効果】

【0008】

本発明によれば、センシングの精度の向上を図ることができる。

【図面の簡単な説明】

【0009】

【図1】一般的な半導体装置１００の構成を示す図である。

【図2】図２Ａ～図２Ｃは、一般的な半導体装置１００におけるタイミングチャートを示す図である。

【図3】ブリッジ回路２０の出力電圧Ｗｏとオフセット電圧ΔＳの説明図である。

【図4】第１実施形態の半導体装置１の構成を示す図である。

【図5】図５Ａ～図５Ｃは、第１実施系形態の半導体装置１におけるタイミングチャートを示す図である。

【図6】第２実施形態の半導体装置１Ａの構成を示す図である。

【発明を実施するための形態】

【0010】

本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。

【0011】

以下では、各図面に示される同一又は同等の構成要素、部材等には同一の符号を付し、適宜重複した説明を省略することがある。

【0012】

本実施形態で、「接続」とは、特段の言及がない限り電気的に接続されている状態をいう。このため「接続」には、２つの部品が配線のみならず、例えば、抵抗を介して接続されている場合も含む。

【0013】

＝＝＝＝＝第１実施形態＝＝＝＝＝
＜＜比較例＞＞
本実施形態について説明する前に比較例について説明する。

【0014】

図１は、一般的な半導体装置１００の構成を示す図である。

【0015】

図１に示す半導体装置１００は、交流電源回路１０と、ブリッジ回路２０と、集積回路（以下ＩＣ）３００と、を備えている。なお、図において破線で囲まれた構成はチップ上に集積化されたＩＣ３００であり、交流電源回路１０とブリッジ回路２０は、外付けの構成となっている。但し、この構成には限られず、交流電源回路１０やブリッジ回路２０をＩＣ３００の内部に構成することも可能である（後述の実施形態においても同様）。

【0016】

交流電源回路１０は、タイミング回路３４（後述）から出力される信号（タイミング信号）に応じて交流電圧Ｖａｃを発生させる。なお、交流電圧Ｖａｃの波形は特に限定されず、例えば、正弦波でも矩形波でもよいが、ここでは矩形波として説明する。また、交流電源回路１０の出力電圧の振幅Ｅ０は５Ｖとする（図２Ａ参照）。交流電源回路１０の出力の一方はブリッジ回路２０のノードＮ１（後述）に印加され、他方はブリッジ回路２０のノードＮ２（後述）に印加される。

【0017】

ブリッジ回路２０は、４つの抵抗Ｒａ，Ｒｂ，Ｒｃ，Ｒｄを有しており、これら４つの抵抗Ｒａ～Ｒｄが直列に接続（ブリッジ接続）されて構成されている。

【0018】

なお、抵抗Ｒａと抵抗Ｒｄとの接続点（以下、ノードＮ１）、および抵抗Ｒｂと抵抗Ｒｃの接続点（以下、ノードＮ２）は、一対の入力端子を構成しており、それぞれ、交流電源回路１０の出力（交流電圧）が印加される。以下、ノードＮ１の電圧をＶａとし、ノードＮ２の電圧をＶｂとする。

【0019】

また、抵抗Ｒａと抵抗Ｒｂとの接続点（以下、ノードＮ３）、および抵抗Ｒｃと抵抗Ｒｄの接続点（以下、ノードＮ４）は、一対の出力端子を構成している。以下、ノードＮ３の電圧をＶｃとし、ノードＮ４の電圧をＶｄとする。

【0020】

ブリッジ回路２０を構成する抵抗Ｒａ～Ｒｄの抵抗値（規格値）は全て同じとする。この場合、ブリッジ回路２０の一対の出力端子（ノードＮ３，Ｎ４）の電圧Ｖｃと電圧Ｖｄの差は、理想的にはゼロであるが後述するように各抵抗の抵抗値による誤差が含まれる場合もある。ブリッジ回路２０をセンサとして使用するとき、１つまたは複数の抵抗の値が、測定する特性の強度に応じて変化する（換言すると電圧Ｖｃ，Ｖｄが変化する）。よって、電圧Ｖｃ，Ｖｄの変化から圧力などの物理量を検出できることになる。

【0021】

ＩＣ３００は、ブリッジ回路２０の出力に基づいて、検出対象の物理量（例えば圧力）を求める回路である。ＩＣ３００は、差動増幅回路３１、アナログデジタルコンバータ（以下ＡＤコンバータ）３２、ＣＰＵ３３、タイミング回路３４、および端子Ｔ１～Ｔ４を備えている。

【0022】

差動増幅回路３１は、ブリッジ回路２０の一対の出力端子（ノードＮ３，Ｎ４）の微小な電圧の差を増幅する回路である。差動増幅回路３１には、ノードＮ３の電圧Ｖｃが端子Ｔ１を介して入力され、ノードＮ４の電圧Ｖｄが端子Ｔ２を介して入力される。そして、差動増幅回路３１は、電圧Ｖｃと電圧Ｖｄの差（ブリッジ回路２０の出力電圧Ｗｏ）を所定の増幅率Ｇｗ（ここでは１０倍）で増幅した電圧と、基準電圧Ｖｒｅｆとに基づく電圧Ｖｉを出力する（詳細は後述）。なお、比較例では基準電圧Ｖｒｅｆは一定（ここでは２．５Ｖ）である。また、差動増幅回路３１は、５Ｖの電源電圧Ｖｄｄ（不図示）に基づいて動作しており、差動増幅回路３１の出力（電圧Ｖｉ）の最大値は５Ｖ、最小値は０Ｖである。

【0023】

ＡＤコンバータ３２は、差動増幅回路３１から出力される電圧Ｖｉをデジタル信号Ｖｏに変換する。

【0024】

ＣＰＵ３３は、各種の演算処理を行う回路である。例えば、ＣＰＵ３３は、ＡＤコンバータ３２の出力（デジタル信号Ｖｏ）に基づいてブリッジ回路２０によるセンシングの検出結果（圧力など）を演算し、端子Ｔ４を介して外部に出力する。また、ＣＰＵ３３は、タイミング回路３４を制御することにより、装置全体の動作を制御する。

【0025】

タイミング回路３４は、ＣＰＵ３３からの指示に基づいて、タイミング信号を生成し、ＡＤコンバータ３２、及び端子Ｔ３を介して交流電源回路１０に出力する。

【0026】

図２Ａ～図２Ｃは、一般的な半導体装置１００におけるタイミングチャートを示す図である。図２Ａは、ブリッジ回路２０の入力端子（ノードＮ１，Ｎ２）の電圧Ｖａ，Ｖｂを示す図である。図２Ａにおいて、電圧Ｖａは実線で、電圧Ｖｂは破線で示されている。また、図２Ｂは、差動増幅回路３１の入力（換言するとブリッジ回路２０の出力端子（ノードＮ３，Ｎ４）の電圧Ｖｃ，Ｖｄ）と、基準電圧Ｖｒｅｆを示す図である。図２Ｂにおいて、電圧Ｖｃは破線で、電圧Ｖｄは実線で、基準電圧Ｖｒｅｆは一点鎖線で示されている。また、図２Ｃは、差動増幅回路３１の出力（電圧Ｖｉ）を示す図である。各図の横軸は時間であり、縦軸は電圧である。なお、都合上、各図の縦軸のスケールは異なっている。また、この比較例では、ブリッジ回路２０に交流電圧を印加することにより、差動増幅回路３１の誤差（オフセット）成分を除去できることについて説明する（後述するブリッジ回路２０のオフセット等については考慮していない）。

【0027】

交流電源回路１０は、ブリッジ回路２０のノードＮ１，Ｎ２間に振幅Ｅ０の矩形波を印加する。ここでは前述したように振幅Ｅ０は５Ｖとする。

【0028】

時刻ｔ０～ｔ１では、ブリッジ回路２０のノードＮ１の電圧Ｖａは０Ｖ、ノードＮ２の電圧Ｖｂは５Ｖである。このとき、図２Ｂに示すように、ノードＮ３の電圧Ｖｃは、基準電圧Ｖｒｅｆ（２．５Ｖ）よりも低く、ノードＮ４の電圧Ｖｄは、基準電圧Ｖｒｅｆよりも高くなっている。また、図２Ｃに示すように、差動増幅回路３１から出力される電圧Ｖｉは基準電圧Ｖｒｅｆよりも低い電圧Ｖ１となる。なお、電圧Ｖｉ（ここでは電圧Ｖ１）の算出等については後述する。

【0029】

時刻ｔ１でタイミング回路３４からのタイミング信号によって交流電源回路１０の極性が逆になる。すなわち、ブリッジ回路２０のノードＮ１の電圧Ｖａが５Ｖ、ノードＮ２の電圧が０Ｖになる。このとき図２Ｂに示すように、ノードＮ３の電圧Ｖｃは、基準電圧Ｖｒｅｆ（２．５Ｖ）よりも高く、ノードＮ４の電圧Ｖｄは、基準電圧Ｖｒｅｆよりも低くなる。また、図２Ｃに示すように、差動増幅回路３１の出力Ｖｉは電圧Ｖ２になる。

【0030】

時刻ｔ２でタイミング回路３４からのタイミング信号によって交流電源回路１０の極性が逆になり、電圧Ｖａ，Ｖｂ（および電圧Ｖｃ，Ｖｄ）は時刻ｔ０～ｔ１と同じ関係になる。また、差動増幅回路３１の出力Ｖｉが電圧Ｖ１になる。以下、同様に、電圧Ｖａ，Ｖｂ、電圧Ｖｃ，Ｖｄおよび電圧Ｖｉの値が変化していく。

【0031】

差動増幅回路３１にオフセット（Δｅとする）がある場合、差動増幅回路３１から出力される電圧Ｖｉは、次式（１）で表される。
Ｖｉ＝Ｖｒｅｆ＋Ｇｗ（±Ｗｏ＋Δｅ） ・・・・（１）
ここで、Ｇｗは、差動増幅回路３１の増幅率（利得）であり、Ｗｏは、ブリッジ回路２０の出力電圧（電圧Ｖｃと電圧Ｖｄの差電圧）である。

【0032】

なお、出力電圧Ｗｏは、電圧Ｖｃ電位を基準としており、式（１）における±は、ブリッジ回路２０に交流電圧を印加していることによりＷｏの符号が一定時間で反転することを意味している（図３参照）。

【0033】

また、Δｅは、差動増幅回路３１の内部のオペアンプ（不図示）のオフセット電圧であり、後段のＣＰＵ３３等で補正することが難しい。しかし、ブリッジ回路２０の入力を交流電圧とすることで、Δｅを除去することが可能である。具体的には、時刻ｔ０～ｔ１の電圧ｖｉをＶ１、つまり、そのときのブリッジ回路２０の出力電圧を－Ｗｏ）とし、時刻ｔ１～ｔ２の電圧ｖｉをＶ２、つまりそのときのブリッジ回路２０の出力電圧を＋Ｗｏとすると、
Ｖ１＝Ｖｒｅｆ＋Ｇｗ×Δｅ－Ｇｗ×Ｗｏ ・・・・（２）
Ｖ２＝Ｖｒｅｆ＋Ｇｗ×Δｅ＋Ｇｗ×Ｗｏ ・・・・（３）
となり、式（３）から式（２）を減算することにより、
Ｖ２－Ｖ１＝２（Ｇｗ×Ｗｏ） ・・・・（４）
となる。例えば、ＣＰＵ３３が上記の演算を行うことにより、差動増幅回路３１のオフセット電圧Δｅを除去することができる。なお、ここでは差動増幅回路３１における誤差をオフセット電圧Δｅとしているが、差動増幅回路３１の誤差には、フリッカーノイズなども含まれる。これらの誤差（ノイズ等）も同様に上記の演算で除去される。

【0034】

ところで、ブリッジ回路２０を構成する各抵抗（Ｒ１～Ｒ４）の製造ばらつきなどにより、ブリッジ回路２０の出力電圧Ｗｏにも誤差成分（以下、オフセット電圧）が含まれていることがある。

【0035】

図３は、ブリッジ回路２０の出力電圧Ｗｏとオフセット電圧ΔＳの説明図である。図３において、出力電圧Ｗｏに含まれる実際のセンサ出力の信号成分（以下、検出電圧）をＳａとし、オフセット電圧をΔＳとする。

【0036】

図３の左側は、電圧Ｖｃと電圧Ｖｄの関係と、それぞれに含まれるオフセット電圧を示す図であり、電圧Ｖｃ及び電圧Ｖｄは実線で、オフセット電圧は一点鎖線で示されている。電圧Ｖｃと電圧Ｖｄは、極性が逆の矩形波（例えば１５０ｍＶの振幅の矩形波）となっており、電圧Ｖｃと電圧Ｖｄには、それぞれ、例えば１００ｍＶのオフセット電圧（ΔＳ／２）が含まれている。また、実線と一点鎖線の差分（例えば５０ｍＶ）が、センサの信号成分（Ｓａ／２）となる。

【0037】

また、図３の右側は、左側の電圧Ｖｃと電圧Ｖｄのときのブリッジ回路２０の出力電圧Ｗｏ（Ｖｃ電位を基準とした電圧）とオフセット電圧ΔＳを示す図であり、出力電圧Ｗｏは実線で、オフセット電圧ΔＳは一点鎖線で示されている。図３に示すように、ブリッジ回路２０の出力電圧Ｗｏは、Ｖｃ電位を基準とした場合、Ｖｃ電位を中心に、例えば３００ｍＶの振幅の矩形波となっており、この振幅に検出電圧Ｓａ（１００ｍＶ）とオフセット電圧ΔＳ（２００ｍＶ）が含まれている。上記の式（２）～（４）の演算では、ブリッジ回路２０の出力電圧Ｗｏに含まれるオフセット電圧ΔＳを除去することはできない。

【0038】

また、差動増幅回路３１の増幅率Ｇｗは１０倍である。図３のように、仮にブリッジ回路２０の出力電圧Ｗｏが３００ｍＶの振幅となる場合、差動増幅回路３１から出力される電圧Ｖｉは、基準電圧Ｖｒｅｆ（２．５Ｖ）を中心に、３００ｍＶ×１０＝３Ｖの振幅（－０．５Ｖ～５．５Ｖ）となる。しかし、差動増幅回路３１の電源電圧Ｖｄｄは前述したように５Ｖなので、５Ｖ以上の電圧を出力することはできない。

【0039】

また、差動増幅回路３１は、接地電位（０Ｖ）未満の電圧も出力できない。このため、図２Ｃに示すように、差動増幅回路３１の出力の低い側は０Ｖに、高い側は５Ｖにクランプされる。このように差動増幅回路３１の出力電圧がクランプされると、ＡＤ変換後にＣＰＵ３３でブリッジ回路２０のオフセット電圧ΔＳを除去する補正をしようとしても完全に補正できないという問題が生じる。

【0040】

そこで、本実施形態では、後述するように、基準電圧Ｖｒｅｆのレベルを変化させることにより、ブリッジ回路２０の出力電圧Ｗｏに含まれるオフセット電圧を除去できるとともに、差動増幅回路３１の出力が飽和することを防ぐことが可能となる。

【0041】

＜＜本実施形態＞＞
図４は、第１実施形態の半導体装置１の構成を示す図である。
図４に示すように、半導体装置１は、交流電源回路１０と、ブリッジ回路２０と、集積回路（ＩＣ）３０とを備えている。

【0042】

ＩＣ３０は、差動増幅回路３１、ＡＤコンバータ３２、ＣＰＵ３３、タイミング回路３４、デジタルアナログコンバータ（以下ＤＡコンバータ）３５、及び端子Ｔ１～Ｔ４を備えている。なお、差動増幅回路３１は、「増幅回路」に相当し、ＣＰＵ３３は、「処理回路」に相当し、ＤＡコンバータ３５は、「基準電圧出力回路」に相当する。

【0043】

差動増幅回路３１は、オペアンプ３１ａと抵抗Ｒ１～Ｒ４を備えている。

【0044】

オペアンプ３１ａは、入力端子として、－端子（反転入力端子）と、＋端子（非反転入力端子）と有し、この入力端子間の電圧の差を、基準電圧Ｖｒｅｆと、抵抗Ｒ１～Ｒ４で定まる増幅率Ｇｗ（本実施形態では１０倍）に応じた電圧Ｖｉを出力する。なお、増幅率Ｇｗは「所定利得」に相当する。

【0045】

抵抗Ｒ１は、ブリッジ回路２０のノードＮ３と、オペアンプ３１ａの－端子との間に接続されている。抵抗Ｒ２は、ブリッジ回路２０のノードＮ４と、オペアンプ３１ａの＋端子との間に接続されている。抵抗Ｒ３は、オペアンプ３１ａの出力とオペアンプ３１ａの－端子との間に接続された帰還抵抗である。抵抗Ｒ４は、一端がオペアンプ３１ａの＋端子に接続されており、他端がＤＡコンバータ３５に接続されている。そして抵抗Ｒ４の他端には基準電圧Ｖｒｅｆが印加される。なお、抵抗Ｒ１は「第１抵抗」、抵抗Ｒ２は「第２抵抗」、抵抗Ｒ３は「第３抵抗」、抵抗Ｒ４は「第４抵抗」に相当する。

【0046】

本実施形態において抵抗Ｒ１と抵抗Ｒ２の抵抗値は１０ｋΩであり、抵抗Ｒ３と抵抗Ｒ４の抵抗値は１００ｋΩである。この構成により、差動増幅回路３１は、＋端子の入力（電圧Ｖｄ）と－端子の入力（電圧Ｖｃ）の微小レベルの差電圧を、基準電圧Ｖｒｅｆを基準として、抵抗Ｒ１（＝Ｒ２）と抵抗Ｒ３（＝Ｒ４）の比（１０倍）で増幅する（式１参照）。
Ｖｉ＝Ｖｒｅｆ＋Ｇｗ（±Ｗｏ＋Δｅ） ・・・・（１）
＝Ｖｒｅｆ＋Ｇｗ｛±（Ｓａ＋ΔＳ）＋Δｅ｝・・・・（１ａ）

【0047】

ＤＡコンバータ３５は、ＣＰＵ３３からの指示に応じたレベルの基準電圧Ｖｒｅｆを出力する。具体的には、ブリッジ回路２０のオフセット電圧ΔＳ（ここでは２００ｍＶ）を差動増幅回路３１の増幅率Ｇｗ倍（ここでは１０倍）した電圧と、基準となる電圧（ここでは２．５Ｖ）との和、および差に応じて２つのレベル（２．５Ｖ±２００ｍＶ×１０）が設定される。この２つのレベルは、タイミング回路３４からのタイミング信号によって切り替えられる。

【0048】

例えば、ΔＳが負の場合、ＤＡコンバータ３５は、元の基準電圧Ｖｒｅｆを基準として、Ｇｗ×（－ΔＳ）を打ち消すレベルの電圧（Ｖｒｅｆ１とする）を出力する。Ｖｒｅｆ１は次式（５）で求められる。
Ｖｒｅｆ１＝Ｖｒｅｆ＋ΔＳ×Ｇｗ・・・・・（５）

【0049】

また、例えば、ΔＳが正の場合、ＤＡコンバータ３５は、元の基準電圧Ｖｒｅｆを基準として、Ｇｗ×ΔＳを打ち消すレベルの電圧（Ｖｒｅｆ２とする）を出力する。Ｖｒｅｆ２は次式（６）で求められる。
Ｖｒｅｆ２＝Ｖｒｅｆ－ΔＳ×Ｇｗ・・・・・（６）

【0050】

なお、本実施形態では、ブリッジ回路２０のオフセット電圧ΔＳを予めキャリブレーションにより測定しており、ＣＰＵ３３等に記憶させている。そして、ＣＰＵ３３は、記憶されたオフセット電圧ΔＳ（２００ｍｖ）に基づいて、ＤＡコンバータ３５で２つのレベルの基準電圧Ｖｒｅｆを生成させるとともに、タイミング回路３４を制御して、交流電源回路１０の極性を切り替えるタイミングで基準電圧ＶｒｅｆのレベルをＶｒｅｆ１とＶｒｅｆ２に切り替える。

【0051】

図５Ａ～図５Ｃは、第１実施形態の半導体装置１におけるタイミングチャートを示す図である。図５Ａは、ブリッジ回路２０の入力端子（ノードＮ１，Ｎ２）の電圧Ｖａ，Ｖｂを示す図である。図５Ａにおいて、電圧Ｖａは実線で、電圧Ｖｂは破線で示されている。また、図５Ｂは、差動増幅回路３１の入力（換言するとブリッジ回路２０の出力端子（ノードＮ３，Ｎ４）の電圧Ｖｃ，Ｖｄ）と、基準電圧Ｖｒｅｆを示す図である。図５Ｂにおいて、電圧Ｖｃは破線で、電圧Ｖｄは実線で、基準電圧Ｖｒｅｆは一点鎖線で示されている。また、図５Ｃは、差動増幅回路３１の出力（電圧Ｖｉ）を示す図である。各図の横軸は時間であり、縦軸は電圧である。本実施形態においても差動増幅回路３１の増幅率Ｇｗは１０倍である。

【0052】

また、本実施形態において、ブリッジ回路２０の電圧Ｖａ，Ｖｂ、及び電圧Ｖｃ，Ｖｄは比較例と同じである。ただし、本実施系形態では、図５Ｂに示すように基準電圧Ｖｒｅｆのレベルが比較例（図２Ｂ）と異なっている。

【0053】

本実施形態のＣＰＵ３３は、交流電源回路１０の極性（換言すると電圧Ｖａと電圧Ｖｂの大小）を切り替えるタイミングで、ＤＡコンバータ３５から出力される基準電圧Ｖｒｅｆのレベルを切り替える。

【0054】

例えば、図５ＡにおいてＶａ＜Ｖｂの場合（時刻ｔ０～ｔ１、時刻ｔ２～ｔ３、ｔ４～ｔ５など）、図５Ｂに示すようにＶｄ＜Ｖｃである。また、図３よりＶｄ＜ＶｃのときΔＳは負である。この場合、ＣＰＵ３３は、ＤＡコンバータ３５から出力される基準電圧Ｖｒｅｆのレベルを、Ｖｒｅｆ１とする。具体的には、オフセット電圧ΔＳ（２００ｍＶ）と差動増幅回路３１の増幅率Ｇｗ（１０倍）を用いて式（５）より４．５Ｖ（＝２．５Ｖ＋２００ｍＶ×１０）とする。

【0055】

なお、この４．５Ｖの基準電圧Ｖｒｅｆ（Ｖｒｅｆ１）は「第１レベル」に相当し、この基準電圧Ｖｒｅｆが出力される期間（ブリッジ回路２０の入力電圧がＶｂ＞Ｖａの場合）は「第１の場合」に相当する。また、このときのブリッジ回路２０の一対の入力端子（ノードＮ１，Ｎ２）への入力電圧（Ｖｂ基準で－５Ｖ）は「第１入力電圧」に相当する。また、基準となる２．５Ｖは「所定電圧」に相当する。

【0056】

また、図５ＡにおいてＶａ＞Ｖｂの場合（時刻ｔ１～ｔ２、時刻ｔ３～ｔ４、ｔ５～ｔ６など）、図５Ｂに示すようにＶｄ＞Ｖｃである。また、図３よりＶｄ＞ＶｃのときΔＳは正である。この場合、ＣＰＵ３３は、ＤＡコンバータ３５から出力される基準電圧Ｖｒｅｆのレベルを、Ｖｒｅｆ２とする。具体的には、オフセット電圧ΔＳ（２００ｍＶ）と差動増幅回路３１の増幅率Ｇｗ（１０倍）を用いて、式（６）より０．５Ｖ（＝２．５Ｖ－２００ｍＶ×１０）とする。

【0057】

なお、この０．５Ｖの基準電圧Ｖｒｅｆ（Ｖｒｅｆ２）は「第２レベル」に相当し、この基準電圧Ｖｒｅｆが出力される期間（ブリッジ回路２０の入力電圧がＶａ＞Ｖｂの場合）は「第２の場合」に相当する。また、このときのブリッジ回路２０の一対の入力端子（ノードＮ１，Ｎ２）への入力電圧（Ｖｂ基準で５Ｖ）は「第２入力電圧」に相当する。

【0058】

時刻ｔ０～ｔ１では、ブリッジ回路２０の出力電圧Ｗｏは－３００ｍＶ、基準電圧Ｖｒｅｆ１は４．５Ｖなので、そのとき差動増幅回路３１から出力される電圧ＶｉをＶ１とするとＶ１は、
Ｖ１＝－３００（ｍＶ）×１０＋４．５（Ｖ）＝１．５（Ｖ）
となる。なお、このときのブリッジ回路２０の出力電圧Ｗｏ（－３００ｍＶ）は「第１出力電圧」に相当し、電圧Ｖ１は、「第１電圧」に相当する。

【0059】

また、時刻ｔ１～ｔ２では、ブリッジ回路２０の出力電圧Ｗｏは３００ｍＶ、基準電圧Ｖｒｅｆ２は０．５Ｖなので、そのとき差動増幅回路３１から出力される電圧ＶｉをＶ２とするとＶ２は、
Ｖ２＝３００（ｍＶ）×１０＋０．５（Ｖ）＝３．５（Ｖ）
となる。なお、このときのブリッジ回路２０の出力電圧Ｗｏ（３００ｍＶ）は「第２出力電圧」に相当し、電圧Ｖ２は「第２電圧」に相当する。

【0060】

以降、同様の処理を繰り返し行う。ここで、上記２つの電圧の差（Ｖ２－Ｖ１）を２で除算すると、
（Ｖ２－Ｖ１）／２＝１（Ｖ）
となる。これは、ブリッジ回路２０の検出電圧Ｓａ（１００ｍＶ）を、差動増幅回路３１の増幅率Ｇｗ倍（１０倍）した値と等しい。よって、ブリッジ回路２０のオフセット電圧ΔＳ（２００ｍＶ）を除去出来ていることがわかる。

【0061】

また、上記では記載を省略しているが、Ｖ２とＶ１の差を計算しているため、比較例と同様に、差動増幅回路３１の誤差（オフセット電圧Δｅ）も除去できる。さらに、本実施形態では、基準電圧Ｖｒｅｆのレベルを変えることによって、電圧Ｖ１と電圧Ｖ２は、ともに差動増幅回路３１の動作電圧（０～５Ｖ）の範囲内にある。よって、差動増幅回路３１の出力が飽和することを抑制できる（クランプしないようにできる）。

【0062】

＝＝＝＝＝第２実施形態＝＝＝＝＝
図６は、第２実施形態の半導体装置１Ａの構成を示す図である。第２実施形態では、ブリッジ回路２０の誤差（オフセット電圧ΔＳ）が温度によって変動する場合でも、誤差を補正できるようにしている。

【0063】

第２実施形態の半導体装置１Ａは、ＩＣ３０Ａと温度センサ４０を備えている。

【0064】

温度センサ４０は、ブリッジ回路２０の温度を検出するための温度検出素子（例えばサーミスタ）であり、ブリッジ回路２０の近傍に配置されている。なお、温度センサ４０はサーミスタには限られず、サーミスタ以外の素子を用いても良い。

【0065】

ＩＣ３０Ａは、差動増幅回路３１、ＡＤコンバータ３２、ＣＰＵ３３、タイミング回路３４、ＤＡコンバータ３５、記憶回路３６、及び端子Ｔ１～Ｔ５を有している。

【0066】

記憶回路３６は、各種データや各種プログラムなどを記憶する回路であり、例えば、不揮発性メモリ（例えば、ＥＰＲＯＭ、フラッシュメモリ等）を有している。また、本実施形態の記憶回路３６には、ブリッジ回路２０の温度と、オフセット電圧ΔＳとの関係を示す情報を示すルックアップテーブル（以下、単にテーブルともいう）が記憶されている。テーブルには、複数の温度と各温度に対するオフセット電圧ΔＳとが対応付けられている。

【0067】

ＣＰＵ３３は、端子Ｔ５を介して温度センサ４０に接続されている。そして、ＣＰＵ３３は、温度センサ４０の検出結果（検出温度）に対応するオフセット電圧ΔＳを、記憶回路３６のテーブルから読み出して基準電圧Ｖｒｅｆの演算に用いる。これにより、ブリッジ回路２０のオフセット電圧ΔＳの温度依存性を補正することができる。なお、複数の温度と、２つのレベルの基準電圧Ｖｒｅｆとを予めテーブルに対応付けておいてもよい。この場合、ＣＰＵ３３は、検出された温度に対応する基準電圧Ｖｒｅｆを読み出せばよいので、基準電圧Ｖｒｅｆの演算（オフセット電圧ΔＳと差動増幅回路３１の増幅率Ｇｗを用いた演算）をしなくてもよくなる。

【0068】

この第２実施形態では、ブリッジ回路２０のオフセット電圧ΔＳが、温度によって変動しても、補正することが可能である。よって、センシングの精度をより向上させることができる。

【0069】

＝＝＝＝＝まとめ＝＝＝＝＝
以上、本実施形態のＩＣ３０について説明した。ＩＣ３０は、差動増幅回路３１とＤＡコンバータ３５を備えている。差動増幅回路３１は、ブリッジ回路２０の一対の入力端子（ノードＮ１，Ｎ２）に印加される電圧Ｖａ，Ｖｂ（交流電圧）に応じて、一対の出力端子（ノードＮ３，Ｎ４）から出力される出力電圧Ｗｏを増幅率Ｇｗで増幅した電圧と、基準電圧Ｖｒｅｆとに基づく電圧Ｖｉを出力する。ＤＡコンバータ３５は、Ｖａ＜Ｖｂの場合に基準電圧Ｖｒｅｆ（Ｖｒｅｆ１）を４．５Ｖ（＝２．５Ｖ＋２００ｍＶ×１０）とし、Ｖａ＞Ｖｂの場合に基準電圧Ｖｒｅｆ（Ｖｒｅｆ２）を０．５Ｖ（＝２．５Ｖ－２００ｍＶ×１０）とする。

【0070】

これにより、ブリッジ回路２０のオフセット電圧ΔＳを除去することができ、センシングの精度を向上させることができる。

【0071】

また、基準電圧Ｖｒｅｆを出力する回路としてＤＡコンバータ３５を用いている。

【0072】

これにより、基準電圧Ｖｒｅｆを所望のレベルに設定（変更）することができる。

【0073】

また、差動増幅回路３１から出力される電圧Ｖｉ（電圧Ｖ１，Ｖ２）のそれぞれをデジタル値に変換するＡＤコンバータと、デジタル値に基づいて、ブリッジ回路２０が計測する物理量（圧力等）を演算するＣＰＵ３３を備えている。

【0074】

これにより、ブリッジ回路２０の検出結果を精度よく求めることができる。

【0075】

また、第２実施形態のＩＣ３０Ａは、ブリッジ回路２０の温度と、オフセット電圧ΔＳとの関係を示す情報を記憶する記憶回路３６を備えている。そして、ＣＰＵ３３は、ブリッジ回路２０の温度を検出する温度センサ４０の検出結果と、上記情報とに基づいて、ＤＡコンバータ３５に上記検出結果に応じた基準電圧Ｖｒｅｆを出力させている。

【0076】

これにより、ブリッジ回路２０のオフセット電圧ΔＳの温度依存性に対応することができ、温度が変化した場合でも、センシングの精度を向上させることができる。

【0077】

また、差動増幅回路３１は、反転入力端子（－端子）と非反転入力端子（＋端子）を有するオペアンプ３１ａと、抵抗Ｒ１～Ｒ４とを備えている。
抵抗Ｒ１は、ブリッジ回路２０の出力端子（ノードＮ３）と、オペアンプ３１ａの－端子との間に接続され、抵抗Ｒ２は、ブリッジ回路２０の出力端子（ノードＮ４）と、オペアンプ３１ａの＋端子との間に接続されている。また、抵抗Ｒ３は、オペアンプ３１ａの出力と－端子の間に接続された帰還抵抗であり、抵抗Ｒ４の一端は、オペアンプ３１ａの＋端子に接続され、抵抗Ｒ４の他端には基準電圧Ｖｒｅｆが印加される。

【0078】

これにより、基準電圧ｖｒｅｆを基準として、抵抗Ｒ１～Ｒ４の抵抗の値に応じた増幅率Ｇｗで微小レベルの信号（ブリッジ回路２０の出力）を増幅することが出来る。

【0079】

＝＝＝＝＝その他の実施形態＝＝＝＝＝
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。

【0080】

前述の実施形態では、ＣＰＵ３３の指示に基づいて、ＤＡコンバータ３５が基準電圧Ｖｒｅｆを２つレベル（４．５Ｖと１．５Ｖ）に切り替えていたが、これには限られない。例えば、２つの電圧源と、スイッチで構成してもよい。そして、スイッチの切り替えによって、２つの電圧源の何れかの電圧が差動増幅回路３１（具体的には抵抗Ｒ４）に印加されるようしにてもよい。この場合、２つの電圧源とスイッチが「基準電圧出力回路」に相当する。

【符号の説明】

【0081】

１，１Ａ，１００ 半導体装置
１０ 交流電源回路
２０ ブリッジ回路
３０，３０Ａ，３００ 集積回路
３１ 差動増幅回路
３１ａ オペアンプ
３２ ＡＤコンバータ
３３ ＣＰＵ
３４ タイミング回路
３５ ＤＡコンバータ
３６ 記憶回路
４０ 温度センサ
Ｒａ～Ｒｄ，Ｒ１～Ｒ４ 抵抗
Ｎ１～Ｎ４ ノード
Ｔ１～Ｔ５ 端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】