特開 2024-43898 メモリシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024043898

(43)【公開日】2024-04-02

(54)【発明の名称】メモリシステム

(51)【国際特許分類】

   G06F 12/00 20060101AFI20240326BHJP

   G06F 12/06 20060101ALI20240326BHJP

   G06F 12/02 20060101ALI20240326BHJP

【ＦＩ】

G06F12/00 560B

G06F12/06 515J

G06F12/06 522A

G06F12/02 510A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022149133

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】唐 一凡

【テーマコード（参考）】

5B160

【Ｆターム（参考）】

5B160AA12

5B160MM03

(57)【要約】

【課題】性能が高いメモリシステムを提供すること。
【解決手段】メモリシステムは、不揮発性のメモリセルアレイを備える第１メモリと、第１メモリよりも高速に動作する第２メモリと、メモリコントローラと、を備える。メモリコントローラは、ホストからのライトコマンドに応じて、ライトコマンドによってライトが指示された第１データに対し、ホストからライトバッファへのデータ転送と、データイン動作と、プログラム動作と、を実行する。第１データに対するデータイン動作が開始した後であって、データイン動作が完了する前のタイミングでは、メモリコントローラは、第１データのリードを指示するリードコマンドに応じて、第２メモリからホストに第１データを転送する。第１データに対するプログラム動作が開始されるタイミングより後では、メモリコントローラは、リードコマンドに応じて、第１メモリからホストに第１データを転送する。
【選択図】図８

【特許請求の範囲】

【請求項1】

ホストに接続可能なメモリシステムであって、
不揮発性のメモリセルアレイを備える第１メモリと、
前記第１メモリよりも高速に動作する第２メモリと、
前記ホストからのライトコマンドに応じて、前記ライトコマンドによってライトが指示された第１データに対し、前記ホストから前記第２メモリへのデータ転送である第１動作を実行し、前記第２メモリから前記第１メモリへのデータ転送である第２動作を実行し、前記第２動作によって転送されたデータを前記メモリセルアレイへライトする第３動作を前記第１メモリに実行させる、ように構成されたメモリコントローラと、を備え、
前記メモリコントローラは、
前記第１データに対する前記第２動作が開始するタイミングである第１タイミングの後であって、前記第１データに対する前記第２動作が完了するタイミングである第２タイミングより前では、前記第１データのリードを指示するリードコマンドに応じて、前記第１動作によって前記第２メモリに格納された前記第１データである第２データを前記第２メモリから前記ホストに転送し、
前記第１データに対する前記第３動作が開始されるタイミングである第３タイミングより後では、前記リードコマンドに応じて、前記第３動作によって前記メモリセルアレイにライトされた前記第１データである第３データを前記第１メモリから取得して前記ホストに転送する、
ようにさらに構成される、
を備えるメモリシステム。

【請求項2】

前記メモリコントローラは、
前記ライトコマンドに応じて前記第２メモリに第１領域をアロケートし、
前記第１データに対する前記第１動作では、前記第１データを前記第１領域へ格納し、
前記第１データに対する前記第２動作では、前記第１領域から前記第１メモリへ前記第１データを転送し、
前記第１データに対する前記第２動作の完了に応じて前記第１領域をデアロケートする、
ようにさらに構成される、
請求項１に記載のメモリシステム。

【請求項3】

前記メモリコントローラは、
前記ホストからのアクセスパターンに応じて第１モードと第２モードとの切り替えを実行するようにさらに構成され、
前記第１モードは、前記第１タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第１タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送する、モードであり、
前記第２モードは、前記第２タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第３タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送する、モードである、
請求項１に記載のメモリシステム。

【請求項4】

前記メモリコントローラは、
前記ホストからのライトの頻度がしきい値よりも高い場合、前記第１タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第１タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送し、
前記ホストからのライトの頻度が前記しきい値よりも低い場合、前記第２タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第３タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送する、
ように構成される、
請求項１に記載のメモリシステム。

【請求項5】

前記メモリコントローラは、
前記ホストからのリードの頻度がしきい値よりも低い場合、前記第１タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第１タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送し、
前記ホストからのリードの頻度が前記しきい値よりも高い場合、前記第２タイミングより前では、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、前記第３タイミングより後では、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送する、
ように構成される、
請求項１に記載のメモリシステム。

【請求項6】

第３メモリと、
第４メモリと、
をさらに備え、
前記メモリコントローラは、
第１管理情報を前記第３メモリに格納し、
第２管理情報を前記第４メモリに格納し、
前記ライトコマンドに応じて前記第２メモリに第１領域をアロケートし、
前記第１データに対する前記第１動作では、前記第１データを前記第１領域へ格納し、
前記第１データに対する前記第２動作では、前記第１領域から前記第１メモリへ前記第１データを転送し、
前記第１データに対する前記第２動作の完了に応じて前記第１領域をデアロケートする、
ようにさらに構成され、
前記メモリコントローラは、
前記ライトコマンドに基づいて、論理アドレス空間内の前記第１データの位置を示す第１アドレスを特定し、
前記第１モードにおいては、
前記第１領域のアロケーションの際に前記第１アドレスと前記第１領域の識別情報との対応関係を前記第１管理情報に登録し、
前記第２動作の前に、前記メモリセルアレイにおける位置を示す第２アドレスを決定して、前記識別情報と前記第２アドレスとの対応関係を前記第２管理情報に登録し、
前記第３動作の完了に応じて、前記第２管理情報に登録された前記識別情報と前記第２アドレスとの前記対応関係を解消し、前記第１管理情報に登録された前記第１アドレスと前記識別情報との前記対応関係を前記第１アドレスと前記第２アドレスとの対応関係に更新し、
前記第２モードにおいては、
前記第１領域のアロケーションの際に前記第１アドレスと前記識別情報との対応関係を前記第１管理情報に登録し、
前記第２動作の前に、前記第２アドレスを決定し、
前記第２動作の完了に応じて、前記識別情報と前記第２アドレスとの対応関係を前記第２管理情報に登録し、
前記第３動作の完了に応じて、前記第２管理情報に登録された前記識別情報と前記第２アドレスとの前記対応関係を解消し、前記第１管理情報に登録された前記第１アドレスと前記識別情報との前記対応関係を前記第１アドレスと前記第２アドレスとの対応関係に更新する、
ようにさらに構成される、
請求項３に記載のメモリシステム。

【請求項7】

前記メモリコントローラは、
前記第１管理情報によって前記第１アドレスが前記識別情報に対応付けられており、かつ前記第２管理情報によって前記識別情報が前記第２アドレスに対応付けられていない場合、前記リードコマンドに応じて、前記第２データを前記第２メモリから前記ホストに転送し、
前記第１管理情報によって前記第１アドレスが前記識別情報に対応付けられており、かつ前記第２管理情報によって前記識別情報が前記第２アドレスに対応付けられている場合、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送し、
前記第１管理情報によって前記第１アドレスが前記第２アドレスに対応付けられている場合、前記リードコマンドに応じて、前記第３データを前記第１メモリから取得して前記ホストに転送する、
ように構成される、
請求項６に記載のメモリシステム。

【請求項8】

前記メモリコントローラは、
前記第１管理情報によって前記第１アドレスが前記識別情報に対応付けられており、かつ前記第２管理情報によって前記識別情報が前記第２アドレスに対応付けられている場合、前記リードコマンドに応じて、前記第１データに対する前記第３動作の完了を待ってから前記第３データを前記第１メモリから取得して前記ホストに転送する、
ように構成される、
請求項７に記載のメモリシステム。

【請求項9】

前記メモリコントローラは、
前記第１領域をデアロケートしたことに応じ、前記第１領域がアロケートされていた前記第２メモリの領域を、前記第１データとは異なる第２データを格納するための第２領域としてアロケートする、
ようにさらに構成される、
請求項６に記載のメモリシステム。

【請求項10】

前記メモリコントローラは、
前記第１領域をデアロケートした後も、前記第１アドレスと前記識別情報との対応関係を前記第１管理情報に登録したままとし、
前記第３動作の完了に応じて、前記第１管理情報に登録された前記第１アドレスと前記識別情報との前記対応関係を前記第１アドレスと前記第２アドレスとの対応関係に更新する
請求項９に記載のメモリシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、メモリシステムに関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリなどの不揮発性メモリを有するメモリシステムは、一般に、ホストと不揮発性メモリとの間の転送データが一時的に格納されるバッファメモリを有する。バッファメモリを効率的に使用することは、メモリシステムの性能の向上に寄与する。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９５０７７１１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

一つの実施形態は、性能が高いメモリシステムを提供することを目的とする。

【課題を解決するための手段】

【0005】

一つの実施形態によれば、メモリシステムはホストに接続可能である。メモリシステムは、不揮発性のメモリセルアレイを備える第１メモリと、第１メモリよりも高速に動作する第２メモリと、メモリコントローラと、を備える。メモリコントローラは、ホストからのライトコマンドに応じて、ライトコマンドによってライトが指示された第１データに対し、第１動作と、第２動作と、を実行し、第１メモリに第３動作を実行させる。第１動作は、ホストから第２メモリへのデータ転送である。第２動作は、第２メモリから第１メモリへのデータ転送である。第３動作は、第１メモリが、第２動作によって転送されたデータをメモリセルアレイへライトする動作である。第１データに対する第２動作が開始するタイミングである第１タイミングよりも後であって、第１データに対する第２動作が完了するタイミングである第２タイミングよりも前では、メモリコントローラは、第１データのリードを指示するリードコマンドに応じて、第１動作によって第２メモリに格納された第１データである第２データを第２メモリからホストに転送する。第１データに対する第３動作が開始されるタイミングである第３タイミングより後では、メモリコントローラは、リードコマンドに応じて、第３動作によってメモリセルアレイにライトされた第１データである第３データを第１メモリから取得して前記ホストに転送する。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかるメモリシステムのハードウェア構成の一例を示す模式的な図。

【図2】実施形態にかかるメモリチップの構成の一例を示す模式的な図。

【図3】実施形態にかかるＲＡＭの構成の一例を示す模式的な図。

【図4】実施形態にかかるＬＵＴ（Look Up Table）の構造の一例を示す模式的な図。

【図5】実施形態にかかるサブテーブルの構造の一例を示す模式的な図。

【図6】実施形態にかかるメモリコントローラの構成の一例を示す模式的な図。

【図7】実施形態にかかる第１モードでのホストライトの動作を説明するための模式的な図。

【図8】実施形態にかかる第２モードでのホストライトの動作を説明するための模式的な図。

【図9】実施形態にかかるメモリコントローラによるホストライトのモードの切り替えの動作の一例を示すフローチャート。

【図10】実施形態にかかる第１モードでのホストライトの動作のうちの第１アップデートまでの動作を説明するための模式的な図。

【図11】実施形態にかかる第１モードでのホストライトの動作のうちの第１アップデート完了からプログラム動作の開始までの動作を説明するための模式的な図。

【図12】実施形態にかかる第１モードでのホストライトの動作のうちのプログラム動作以降の動作を説明するための模式的な図。

【図13】実施形態にかかる第２モードでのホストライトの動作のうちの第１アップデート完了からプログラム動作の開始までの動作を説明するための模式的な図。

【図14】実施形態にかかるメモリコントローラによるリードコマンドの処理の一例を示すフローチャート。

【発明を実施するための形態】

【0007】

以下に添付図面を参照して、実施形態にかかるメモリシステムを詳細に説明する。なお、この実施形態により本発明が限定されるものではない。

【0008】

（実施形態）
図１は、実施形態にかかるメモリシステムのハードウェア構成の一例を示す模式的な図である。

【0009】

メモリシステム１は、ホスト２と通信路３を介して接続される。通信路３および通信路３を介した通信が準拠する規格は、特定の規格に限定されない。ホスト２は、例えばパーソナルコンピュータ、携帯情報端末、またはサーバなどである。

【0010】

ホスト２は、メモリシステム１にアクセスする際に、メモリシステム１にアクセスコマンドを送信する。アクセスコマンドは、ライトコマンドまたはリードコマンドなどを含む。アクセスコマンドは、論理アドレスとサイズ情報とを伴う。論理アドレスは、メモリシステム１がホスト２に提供する論理アドレス空間におけるデータの配置位置を示す情報である。なお、論理アドレスは、ＬＣＡ（Logical Cluster Address）またはＬＢＡ（Logical Block Address）とも称され得る。アクセスコマンドに含まれるサイズ情報は、論理アドレスによって指定された位置を先頭とする論理アドレス空間上の連続する範囲を示す。つまり、ホスト２は、各アクセスコマンドにおいて、論理アドレスとサイズ情報とによって論理アドレス空間上のアクセス範囲を指定する。

【0011】

なお、一例では、クラスタと称されるデータ単位毎に論理アドレスが定義される。即ち、論理アドレス空間における１つの論理アドレスが示す範囲には、１つのクラスタのみが配置され得る。したがって、ここでは、論理アドレスを、ＬＣＡと表記する。

【0012】

ホスト２は、ライトコマンドに対応するライト対象のデータをメモリシステム１に送信する。このようなホスト２からメモリシステム１に送られたデータを、ライトデータと表記する。

【0013】

メモリシステム１は、メモリコントローラ１０と、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）２０と、ＲＡＭ（Random Access Memory）３０と、を備える。

【0014】

ＮＡＮＤメモリ２０は、ライトデータが格納されるストレージとして機能する不揮発性のメモリである。

【0015】

メモリコントローラ１０は、メモリシステム１の制御を実行する。この制御は、ホスト２とＮＡＮＤメモリ２０との間のデータ転送に関する制御を含む。メモリコントローラ１０は、ＲＡＭ３０を、データ転送のためのバッファメモリ（後述する１以上のライトバッファ３０１）として使用したり、管理情報がキャッシュされるキャッシュメモリとして使用したりする。後述するＬＵＴ（Look Up Table）５０およびサブテーブル３０３は、管理情報の一例である。

【0016】

ＲＡＭ３０は、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）、またはこれらの組み合わせによって構成され得る。なお、ＲＡＭ３０が担う機能は、ＮＡＮＤメモリ２０よりも高速な動作が可能な他の任意の種類のメモリによって実現されてもよい。ＲＡＭ３０が担う機能は、２以上の種類のメモリによって実現されてもよい。

【0017】

メモリコントローラ１０は、例えばＳｏＣ（System-On-a-Chip）として構成され得る。メモリコントローラ１０は、複数のチップによって構成されてもよい。ＲＡＭ３０は、ＳｏＣとして構成されたメモリコントローラ１０内に配置されてもよいし、図１に示すようにメモリコントローラ１０外に配置されてもよい。

【0018】

ＮＡＮＤメモリ２０は、１以上のメモリチップ２１によって構成される。１以上のメモリチップ２１のそれぞれは、１以上のチャネルを介してメモリコントローラ１０に接続される。図１に示される例では、ＮＡＮＤメモリ２０は、メモリチップ２１－０，２１－１，２１－２，２１－３を含む。メモリチップ２１－０，２１－１は、チャネルｃｈ．０を介してメモリコントローラ１０に接続される。メモリチップ２１－２，２１－３は、チャネルｃｈ．１を介してメモリコントローラ１０に接続される。なお、ＮＡＮＤメモリ２０を構成するメモリチップ２１の数、およびＮＡＮＤメモリ２０とメモリコントローラ１０とを接続するチャネルの数は、これらに限定されない。

【0019】

図２は、実施形態にかかるメモリチップ２１の構成の一例を示す模式的な図である。メモリチップ２１は、メモリセルアレイ２１１、ページレジスタ２１２、およびデータキャッシュ２１３を備える。

【0020】

メモリセルアレイ２１１は、不揮発にデータを記憶することができる。メモリセルアレイ２１１は、複数のブロックを備える。１つのブロックに記憶される全データは、一括してイレースされる。各ブロックは、ページと称される記憶領域を複数備える。各ページには、連続する物理アドレスが割り当てられている。メモリセルアレイ２１１に対するライトおよびリードは、ページ単位で行われる。ページのサイズは、一例では、クラスタのサイズよりも大きい。

【0021】

メモリセルアレイ２１１における位置を示すアドレス情報である物理アドレスを、ＭＣＡ（Media Cluster Address）と表記する。ＭＣＡは、ＮＡＮＤメモリ２０内の位置をクラスタ単位で示す。

【0022】

ページレジスタ２１２は、例えばＳＲＡＭによって構成される。ページレジスタ２１２は、少なくともページのサイズの容量を有する。ページレジスタ２１２には、メモリコントローラ１０から受信したライト対象のデータが、メモリセルアレイ２１１に対するライトが完了するまで、格納される。また、メモリセルアレイ２１１からリードされたデータは、いったんページレジスタ２１２に格納される。

【0023】

データキャッシュ２１３は、例えばＳＲＡＭによって構成される。データキャッシュ２１３は、メモリコントローラ１０とメモリチップ２１との間のデータ転送のためのバッファメモリとして機能するメモリである。メモリコントローラ１０からメモリチップ２１に転送されたデータは、まず、データキャッシュ２１３に格納され、その後、ページレジスタ２１２を介してメモリセルアレイ２１１にライトされる。

【0024】

メモリセルアレイ２１１からリードされてページレジスタ２１２に格納されたデータは、データキャッシュ２１３を介してメモリコントローラ１０に転送される。

【0025】

メモリコントローラ１０からメモリチップ２１（より正確にはデータキャッシュ２１３）へデータを転送する動作を、データイン動作、と表記する。メモリチップ２１が、データイン動作によってデータキャッシュ２１３に受けたデータをメモリセルアレイ２１１にライトする動作を、プログラム動作、と表記する。

【0026】

図３は、実施形態にかかるＲＡＭ３０の構成の一例を示す模式的な図である。

【0027】

ＲＡＭ３０には、１以上のライトバッファ３０１がアロケートされ得る。１以上のライトバッファ３０１のそれぞれには、ライトデータが１クラスタ分、格納され得る。なお、以降の図においては、ライトバッファ３０１を、ＷＢと表記することがある。

【0028】

各ライトバッファ３０１には、それぞれの識別情報として数値情報がアサインされ得る。各ライトバッファ３０１にアサインされる数値情報をバッファＩＤと表記する。

【0029】

ＲＡＭ３０には、管理情報として、ＬＵＴ３０２およびサブテーブル３０３が格納され得る。ＬＵＴ３０２およびサブテーブル３０３は、ＬＣＡと、ＬＣＡに対応するクラスタのメモリシステム１内の位置と、の対応関係が記録された情報である。なお、実施形態では、ＬＣＡと、ＬＣＡに対応するクラスタのメモリシステム１内の位置と、の対応関係が記録された情報はテーブルのデータ構造を有することとしている。しかしながら、ＬＣＡと、ＬＣＡに対応するクラスタのメモリシステム１内の位置と、の対応関係が記録された情報のデータ構造は、必ずしもテーブルのデータ構造でなくてもよい。

【0030】

また、ＬＵＴ３０２の一部または全部はＮＡＮＤメモリ２０に格納されてもよい。ＬＵＴ３０２は、ＮＡＮＤメモリ２０に格納され、ＲＡＭ３０にはＬＵＴ３０２の一部または全部がキャッシュされてもよい。ＲＡＭ３０に格納されているＬＵＴ３０２は、適時、ＮＡＮＤメモリ２０に退避（save）されてもよい。

【0031】

サブテーブル３０３は、ＮＡＮＤメモリ２０に格納されてもよい。ＲＡＭ３０に格納されているサブテーブル３０３は、適時、ＮＡＮＤメモリ２０に退避されてもよい。

【0032】

なお、ＬＵＴ３０２は、第１管理情報の一例である。サブテーブル３０３は、第２管理情報の一例である。ＲＡＭ３０は、バッファメモリとして使用される第２メモリの一例である。また、ＲＡＭ３０は、第１管理情報としてのＬＵＴ３０２が格納される第３メモリの一例である。また、ＲＡＭ３０は、第２管理情報としてのサブテーブル３０３が格納される第４メモリの一例である。バッファメモリとして使用される第２メモリ、第１管理情報としてのＬＵＴ３０２が格納される第３メモリ、および第２管理情報としてのサブテーブル３０３が格納される第４メモリの一部または全部は、それぞれ異なるメモリによって構成されてもよい。

【0033】

図４は、実施形態にかかるＬＵＴ３０２の構造の一例を示す模式的な図である。

【0034】

ＬＵＴ３０２は、ＬＣＡ毎にＭＣＡまたはバッファＩＤが登録され得るテーブルである。つまり、ＬＵＴ３０２には、ＬＣＡとＭＣＡまたはバッファＩＤとの対応関係が登録される。

【0035】

図５は、実施形態にかかるサブテーブル３０３の構造の一例を示す模式的な図である。

【0036】

サブテーブル３０３は、バッファＩＤ毎にＭＣＡが登録され得るテーブルである。つまり、サブテーブル３０３には、バッファＩＤとＭＣＡとの対応関係が登録され得る。サブテーブル３０３は、ＭＣＡが登録されていないエントリ（例えば図５においてＮ／Ａと表記されたエントリ）を含み得る。

【0037】

サブテーブル３０３の或るエントリに記録されたＭＣＡは、そのエントリに対応するバッファＩＤが示すライトバッファ３０１に一時的に格納されているクラスタの最終的な転送先（即ち、メモリセルアレイ２１１における格納位置）を示す。

【0038】

ＬＵＴ３０２とサブテーブル３０３とは、協働して、ＬＣＡと、ＬＣＡに対応するクラスタのメモリシステム１内の位置と、の対応関係を示す。

【0039】

例えば、或るケースでは、ＬＵＴ３０２において、或るＬＣＡ（第１のＬＣＡと表記する）にバッファＩＤ（第１のバッファＩＤと表記する）が対応付けられ、サブテーブル３０３においては、第１のバッファＩＤにはいずれのＭＣＡも対応付けられていない。そのようなケースでは、第１のＬＣＡは、ＬＵＴ３０２およびサブテーブル３０３によって、第１のバッファＩＤに対応付けられるとして扱われる。

【0040】

別のケースでは、ＬＵＴ３０２において、第１のＬＣＡに第１のバッファＩＤが対応付けられ、サブテーブル３０３においては、第１のバッファＩＤに或るＭＣＡ（第１のＭＣＡと表記する）が対応付けられている。そのようなケースでは、第１のＬＣＡは、ＬＵＴ３０２およびサブテーブル３０３によって、第１のＭＣＡに対応付けられるとして扱われる。

【0041】

さらに別のケースでは、ＬＵＴ３０２において、第１のＬＣＡに第１のＭＣＡが対応付けられ、サブテーブル３０３においては、第１のＭＣＡは登録されていない。そのようなケースでは、第１のＬＣＡは、ＬＵＴ３０２およびサブテーブル３０３によって、第１のＭＣＡに対応付けられるとして扱われる。

【0042】

ＬＵＴ３０２およびサブテーブル３０３の状態の遷移の詳細については後述する。

【0043】

図６は、実施形態にかかるメモリコントローラ１０の構成の一例を示す模式的な図である。

【0044】

メモリコントローラ１０は、ホストインタフェース処理回路１０１、バッファ管理回路１０２、ＬＵＴ管理回路１０３、サブテーブル管理回路１０４、ライトコントローラ１０５、およびＮＡＮＤインタフェース処理回路１０６を備える。

【0045】

ホストインタフェース処理回路１０１は、通信路３を介したホスト２との間の通信を制御する。ホストインタフェース処理回路１０１は、その制御の一環として、アクセスコマンドの受信、ライトデータの受信、受信したライトデータのライトバッファ３０１への転送、などを実行する。

【0046】

バッファ管理回路１０２は、ＲＡＭ３０におけるライトバッファ３０１のアロケーション、アロケートしたライトバッファ３０１へのバッファＩＤのアサイン／デアサイン、などを実行する。

【0047】

ＬＵＴ管理回路１０３は、ＬＵＴ３０２の参照および更新を実行する。

【0048】

サブテーブル管理回路１０４は、サブテーブル３０３の参照および更新を実行する。

【0049】

ライトコントローラ１０５は、ライトデータのＮＡＮＤメモリ２０へのライトの制御を行う。

【0050】

ＮＡＮＤインタフェース処理回路１０６は、メモリコントローラ１０とＮＡＮＤメモリ２０との間のデータ転送、および各メモリチップ２１の制御、などを実行する。

【0051】

なお、メモリコントローラ１０が備えるこれらの回路のうちの任意の回路は多重化されていてもよい。例えば、ＬＵＴ管理回路１０３は、メモリコントローラ１０に複数設けられてもよい。また、ＮＡＮＤインタフェース処理回路１０６は、メモリコントローラ１０に複数設けられてもよい。例えば、メモリコントローラ１０は、チャネル毎にＮＡＮＤインタフェース処理回路１０６を備えていてもよい。また、メモリコントローラ１０が備えるこれらの回路のうちの任意の２以上の回路の機能は、１つの回路に統合されてもよい。また、メモリコントローラ１０が備えるこれらの回路は、ＣＰＵ（Central Processing Unit）などのコンピュータプログラムによって制御されるプロセッサ、ＦＰＧＡ（field-programmable gate array）、またはＡＳＩＣ（application specific integrated circuit）など、任意の種類の回路によって構成され得る。

【0052】

ホスト２から受信したライトデータは、クラスタ単位でライトバッファ３０１に格納され、その後、各ライトバッファからＮＡＮＤメモリ２０に転送される。メモリコントローラ１０は、ひとつのライトコマンドによってライトが指示されたライトデータの全部を１以上のライトバッファ３０１に格納すると、ライトコマンドの実行完了をホスト２に通知する。よって、ＲＡＭ３０に多くのライトバッファ３０１をアロケートすることができれば、ライトの性能が向上する。

【0053】

しかしながら、大容量のＲＡＭの搭載はコストの点で不利であるから、メモリシステムに搭載されるＲＡＭの容量は抑制される傾向にある。つまり、ライトバッファのアロケートに利用可能なＲＡＭの記憶容量には上限が存在する。

【0054】

メモリシステムが備えるＲＡＭの容量が小さくてもライトの性能を向上させるためのひとつの方法として、ライトバッファのアロケーション／デアロケーションのサイクルの速度を向上させることが考えられる。ライトバッファを早いタイミングでデアロケートできれば、そのライトバッファのデアロケートによって再利用可能となった領域に別のライトバッファをアロケートすることができる。

【0055】

一方、ホストからのリードコマンドによってリードが指示されたデータがライトバッファに格納されているケースにおいて、ライトバッファ内の当該データをメモリシステムがホストに転送できれば、ＮＡＮＤメモリへのアクセスを行う必要が無い分、リードコマンドに対する応答速度が向上する。よって、リードの性能を向上させるひとつの方法として、ホストから受信したライトデータをできるだけ長い時間、ライトバッファに格納しておくことが考えられる。

【0056】

実施形態では、ライトの性能とリードの性能とをともに向上させるために、メモリシステム１は、データイン動作が完了するまでライトバッファ３０１からホスト２へのデータ転送が可能に構成される。

【0057】

具体的には、メモリシステム１は、第１モードと、第２モードと、の何れのモードでも動作可能に構成される。第１モードは、データイン動作を開始するまでライトバッファ３０１からホスト２へのデータ転送が可能であり、データイン動作の開始後はライトバッファ３０１からホスト２へのデータ転送が不可能なモードである。第２モードは、データイン動作が完了するまでライトバッファ３０１からホスト２へのデータ転送が可能であり、プログラム動作の開始後はライトバッファ３０１からホスト２へのデータ転送が不可能なモードである。

【0058】

図７および図８は、実施形態にかかる第１モードおよび第２モードでのホストライトの動作をそれぞれ説明するための模式的な図である。これらの図には、第１モードおよび第２モードでのホストライトの動作を構成する一連の処理とともに、ホストライトにおいてバッファＩＤが使用される期間、ライトバッファ３０１がアロケートされる期間、ライト対象のユーザデータに対応するＬＵＴ３０２のエントリの内容の推移、ライト対象のユーザデータに対応するサブテーブル３０３のエントリの内容の推移、およびリードコマンドに応じたデータ転送の転送元の推移、がそれぞれ図示されている。

【0059】

まず、図７を参照して、実施形態にかかる第１モードでのホストライトの動作を説明する。

【0060】

ホスト２からライトコマンドが発行されると、ホストインタフェース処理回路１０１は、発行されたライトコマンドを受信して、当該ライトコマンドに対してホストインタフェース処理を実行する（Ｓ１０１）。ホストインタフェース処理では、ホストインタフェース処理回路１０１は、ライトコマンドに基づき、ライトデータの位置を示すＬＣＡをクラスタ単位で特定する。

【0061】

バッファ管理回路１０２は、必要数のライトバッファ３０１を準備する（Ｓ１０２）。具体的には、バッファ管理回路１０２は、特定されたＬＣＡの数、即ちライトデータを構成するクラスタの数、と同数のライトバッファ３０１のアロケーションと、アロケートした各ライトバッファ３０１へのバッファＩＤのアサインと、を実行する。ここでは説明を簡単にするために、１個のライトバッファ３０１の準備が実行されたこととする。

【0062】

続いて、ホストインタフェース処理回路１０１は、ホスト２からライトデータ（ユーザデータ）を受信して、受信したユーザデータを、ステップＳ１０２で準備されたライトバッファ３０１に転送する（Ｓ１０３）。

【0063】

続いて、ＬＵＴ管理回路１０３は、第１アップデートを実行する（Ｓ１０４）。第１アップデートでは、ＬＵＴ管理回路１０３は、ＬＵＴ３０２にバッファＩＤを登録する。第１アップデートでは、ＬＵＴ管理回路１０３は、ホストインタフェース処理によって特定されたＬＣＡに、ステップＳ１０２の処理によって準備されたライトバッファ３０１を示すバッファＩＤを対応付ける。

【0064】

また、ホストインタフェース処理回路１０１は、ステップＳ１０４の処理と並行して、ホスト２にライトコマンドの実行完了を通知する（Ｓ１０５）。

【0065】

続いて、サブテーブル管理回路１０４は、第２アップデートを実行する（Ｓ１０６）。第２アップデートでは、サブテーブル管理回路１０４は、サブテーブル３０３にＭＣＡを登録する。この処理で登録されるＭＣＡは、ライトコントローラ１０５によって決定される。第２アップデートでは、サブテーブル管理回路１０４は、ステップＳ１０２の処理によって準備されたライトバッファ３０１を示すバッファＩＤに、ライトコントローラ１０５によって決定されたＭＣＡを対応付ける。

【0066】

図７の説明において、ステップＳ１０１の処理によって特定されたＬＣＡを、単に、ＬＣＡ、と表記する。また、ステップＳ１０２の処理によって準備されたライトバッファ３０１を示すバッファＩＤを、単に、バッファＩＤ、と表記する。また、ステップＳ１０６の処理の前に決定されたＭＣＡを、単に、ＭＣＡ、と表記する。

【0067】

続いて、ＮＡＮＤインタフェース処理回路１０６は、データイン動作を実行する（Ｓ１０７）。データイン動作では、ＮＡＮＤインタフェース処理回路１０６は、ライトバッファ３０１からＮＡＮＤメモリ２０にライトデータを転送する。

【0068】

データイン動作が完了すると、バッファ管理回路１０２は、ライトバッファ３０１のデアロケーションを実行する（Ｓ１０８）。なお、ライトバッファ３０１がデアロケートされても、当該ライトバッファ３０１を示すバッファＩＤはＬＵＴ３０２に登録されたままとなる。

【0069】

ライトバッファ３０１がデアロケートされても、データイン動作が完了してからプログラム動作が完了してＬＵＴ３０２にＭＣＡが登録されるまでの期間中、対応するバッファＩＤがサブテーブル３０３への参照が行われる際に用いられる。当該期間中においてもサブテーブル３０３から正確なＭＣＡを取得可能とするために、ＬＵＴ３０２にＭＣＡが登録されるまで、当該ライトバッファ３０１を示すバッファＩＤがＬＵＴ３０２に登録されたままとされる。

【0070】

また、データイン動作が完了すると、ＮＡＮＤインタフェース処理回路１０６は、プログラム動作をＮＡＮＤメモリ２０（より詳しくはメモリチップ２１）に実行させる（Ｓ１０９）。プログラム動作では、ＮＡＮＤメモリ２０は、ライトデータをメモリセルアレイ２１１にライトする。ライト先はＭＣＡが示す位置である。

【0071】

プログラム動作が完了すると、ＬＵＴ管理回路１０３およびサブテーブル管理回路１０４は、第３アップデートを実行する（Ｓ１１０）。第３アップデートでは、ＬＵＴ管理回路１０３は、ＬＵＴ３０２に対し、ＬＣＡに対応付けられていたバッファＩＤをＭＣＡでリプレイスするアップデートを実行する。また、第３アップデートでは、サブテーブル管理回路１０４は、ＭＣＡをサブテーブル３０３から削除するアップデートを実行する。

【0072】

また、プログラム動作が完了すると、バッファ管理回路１０２は、バッファＩＤのデアサインを実行する（Ｓ１１１）。

【0073】

以上の動作により、ライトデータの格納に使用されるライトバッファ３０１のバッファＩＤは、ライトバッファ３０１の準備の処理によって生成され（タイミングｔ１）、プログラム動作が完了後の第３アップデートの際（タイミングｔ５）に破棄される。ライトバッファ３０１のデアロケーションは、データイン動作が完了した際（タイミングｔ４）に実行され、デアロケーションによって解放されたＲＡＭ３０のエリアに新たなライトバッファ３０１をアロケートすることが可能になる。

【0074】

ＬＵＴ３０２においては、第１アップデートによってＬＣＡにバッファＩＤが対応付けられる（タイミングｔ２）。そして、第３アップデートによってＬＣＡとバッファＩＤとの対応関係が解消されて、ＬＣＡにバッファＩＤが対応付けられる（タイミングｔ５）。

【0075】

サブテーブル３０３においては、第２アップデートによってバッファＩＤにＭＣＡが対応付けられる（タイミングｔ３）。そして、第３アップデートによってバッファＩＤとＭＣＡとの対応関係が解消される（タイミングｔ５）。

【0076】

メモリコントローラ１０は、上記のライトデータをリードの対象とするリードコマンドを受信した場合、ＬＵＴ３０２およびサブテーブル３０３によってリード対象のデータの位置を特定する。よって、リードコマンドの処理のタイミングによってリードコマンドに応じたデータ転送の転送元が異なり得る。

【0077】

例えば、タイミングｔ２からタイミングｔ３までの期間には、ＬＣＡは、ＬＵＴ３０２によってバッファＩＤに対応付けられ、当該バッファＩＤはサブテーブル３０３において何れのＭＣＡにも対応付けられていない。よって、メモリコントローラ１０は、この期間にリードコマンドを処理する場合、バッファＩＤが示すライトバッファ３０１を転送元としたホスト２へのデータ転送を実行する。即ち、メモリコントローラ１０は、ライトバッファ３０１からデータをリードして、リードしたデータをホスト２に転送する。

【0078】

タイミングｔ３からタイミングｔ５までの期間には、ＬＣＡは、ＬＵＴ３０２によってバッファＩＤに対応付けられ、当該バッファＩＤはサブテーブル３０３によってＭＣＡに対応付けられている。また、タイミングｔ５以降は、ＬＣＡは、ＬＵＴ３０２によってＭＣＡに対応付けられている。よって、メモリコントローラ１０は、タイミングｔ３よりも後にリードコマンドを処理する場合、ＮＡＮＤメモリ２０内のＭＣＡが示す位置を転送元としたホスト２へのデータ転送を実行する。即ち、メモリコントローラ１０は、ＮＡＮＤメモリ２０からデータをリードして、リードしたデータをホスト２に転送する。

【0079】

なお、タイミングｔ３からタイミングｔ５までの期間は、ライトデータに対し、データイン動作またはプログラム動作が実行されている。よって、この期間にリードコマンドの処理が行われる場合、ＮＡＮＤインタフェース処理回路１０６は、ＮＡＮＤメモリ２０に対するリード処理を自身が有するキューに記憶しておき、プログラム動作が完了してから当該リード処理を実行する。つまり、メモリコントローラ１０は、データのプログラム動作が完了した後、リードコマンドの処理として、ＮＡＮＤメモリ２０からの当該データのリードと、リードしたデータのホスト２への転送と、を実行する。

【0080】

次に、図８を参照して、実施形態にかかる第２モードでのホストライトの動作を説明する。

【0081】

メモリコントローラ１０は、ステップＳ２０１～Ｓ２０５では、図７を用いて説明した第１モードでの動作におけるステップＳ１０１～Ｓ１０５と同様の処理を実行する。

【0082】

ステップＳ２０４の第１アップデートおよびステップＳ２０５のライトコマンドの実行完了のホスト２への通知の後、ＮＡＮＤインタフェース処理回路１０６は、データイン動作を実行する（Ｓ２０６）。なお、ライトデータの格納先を示すＭＣＡは、ステップＳ２０６の処理の前にライトコントローラ１０５によって決定される。

【0083】

図８の説明において、ステップＳ２０１の処理によって特定されたＬＣＡを、単に、ＬＣＡ、と表記する。また、ステップＳ２０２の処理によって準備されたライトバッファ３０１を示すバッファＩＤを、単に、バッファＩＤ、と表記する。また、ステップＳ２０６の処理の前に決定されたＭＣＡを、単に、ＭＣＡ、と表記する。

【0084】

データイン動作が完了すると、サブテーブル管理回路１０４は、第２アップデートを実行する（Ｓ２０７）。第２アップデートでは、サブテーブル管理回路１０４は、サブテーブル３０３にＭＣＡを登録する。

【0085】

また、バッファ管理回路１０２は、ライトバッファ３０１のデアロケーションを実行する（Ｓ２０８）。なお、ライトバッファ３０１がデアロケートされても、当該ライトバッファ３０１を示すバッファＩＤの使用は継続される。

【0086】

また、ＮＡＮＤインタフェース処理回路１０６は、プログラム動作をＮＡＮＤメモリ２０（より詳しくはメモリチップ２１）に実行させる（Ｓ２０９）。プログラム動作では、ＮＡＮＤメモリ２０は、ライトデータをメモリセルアレイ２１１にライトする。ライト先はＭＣＡが示す位置である。

【0087】

プログラム動作が完了すると、ＬＵＴ管理回路１０３およびサブテーブル管理回路１０４は、図７を用いて説明した第１モードでの動作におけるステップＳ１１０と同様、第３アップデートを実行する（Ｓ２１０）。

【0088】

また、プログラム動作が完了すると、バッファ管理回路１０２は、バッファＩＤのデアサインを実行する（Ｓ２１１）。

【0089】

以上の動作により、ライトデータの格納に使用されるライトバッファ３０１のバッファＩＤは、ライトバッファ３０１の準備の処理によってアサインされ（タイミングｔ１１）、プログラム動作が完了後の第３アップデートの際（タイミングｔ１４）にデアサインされる。ライトバッファ３０１のデアロケーションは、データイン動作が完了した際（タイミングｔ１３）に実行され、デアロケーションによって解放されたＲＡＭ３０のエリアは、新たなライトバッファ３０１にアロケートすることが可能になる。新たにアロケートされたライトバッファ３０１は、別のライトデータの格納に使用され得る。

【0090】

ＬＵＴ３０２においては、第１アップデートによってＬＣＡにバッファＩＤが対応付けられる（タイミングｔ１２）。そして、第３アップデートによってＬＣＡとバッファＩＤとの対応関係が解消されて、ＬＣＡにバッファＩＤが対応付けられる（タイミングｔ１４）。

【0091】

サブテーブル３０３においては、第２アップデートによってバッファＩＤにＭＣＡが対応付けられる（タイミングｔ１３）。そして、第３アップデートによってバッファＩＤとＭＣＡとの対応関係が解消される（タイミングｔ１４）。

【0092】

よって、タイミングｔ１２からタイミングｔ１３までの期間には、ＬＣＡは、ＬＵＴ３０２によってバッファＩＤに対応付けられ、バッファＩＤはサブテーブル３０３において何れのＭＣＡにも対応付けられていない。よって、メモリコントローラ１０は、この期間にリードコマンドを処理する場合、バッファＩＤが示すライトバッファ３０１を転送元としたホスト２へのデータ転送を実行する。即ち、メモリコントローラ１０は、ライトバッファ３０１からデータをリードして、リードしたデータをホスト２に転送する。

【0093】

タイミングｔ１３からタイミングｔ１４までの期間には、ＬＣＡは、ＬＵＴ３０２によってバッファＩＤに対応付けられ、当該バッファＩＤはサブテーブル３０３によってＭＣＡに対応付けられている。また、タイミングｔ１４以降は、ＬＣＡは、ＬＵＴ３０２によってＭＣＡに対応付けられている。よって、メモリコントローラ１０は、タイミングｔ１３よりも後にリードコマンドを処理する場合、ＮＡＮＤメモリ２０内のＭＣＡが示す位置を転送元としたホスト２へのデータ転送を実行する。即ち、メモリコントローラ１０は、ＮＡＮＤメモリ２０からデータをリードして、リードしたデータをホスト２に転送する。

【0094】

なお、タイミングｔ１３からタイミングｔ１４までの期間は、ライトデータに対し、プログラム動作が実行されている。よって、この期間にリードコマンドの処理が行われる場合、ＮＡＮＤインタフェース処理回路１０６は、ＮＡＮＤメモリ２０に対するリード処理を自身が有するキューに記憶しておき、プログラム動作が完了してから当該リード処理を実行する。つまり、メモリコントローラ１０は、データのプログラム動作が完了した後、リードコマンドの処理として、ＮＡＮＤメモリ２０からの当該データのリードと、リードしたデータのホスト２への転送と、を実行する。

【0095】

このように、第２モードによれば、第１モードに比べ、ライトバッファ３０１を転送元としたホスト２へのデータ転送が可能な期間が長い。よって、第２モードでは、第１モードに比べてリードの性能が高い。

【0096】

本実施形態と比較される技術（以降、比較例と表記する）として、プログラム動作が完了するまでライトバッファを転送元としたホストへのデータ転送を可能とする技術が考えられる。比較例によれば、ライトバッファを転送元としたホストへのデータ転送が可能な期間は第２モードに比べて長いが、ライトバッファのデアロケーションが可能なタイミングが第１モードおよび第２モードに比べて遅い。よって、ライトバッファに格納されたデータへのリードが頻発した場合、ライトバッファのアロケーション／デアロケーションのサイクルの長さが延長され得るため、ライトの性能が劣化する。

【0097】

第２モードによれば、比較例に比べて早いタイミングでライトバッファのデアロケーションが実行されるので、ライトの性能の劣化が抑制される。つまり、第２モードによれば、ライトおよびリードの性能をともに向上させることができる。

【0098】

なお、第２モードによれば、第１モードに比べて、ライトバッファ３０１を転送元としたホスト２へのデータ転送が可能な期間が長い。この期間にライトバッファ３０１を転送元としたホスト２へのデータ転送が頻発すると、当該データ転送のためにライトバッファ３０１が使用中となる期間が長くなることにより、ライトバッファ３０１のデアロケーションの実行のタイミングが遅れる可能性がある。

【0099】

そこで、実施形態では、メモリコントローラ１０は、ホスト２からのアクセスパターンに応じて第１モードと第２モードとの間の切り替えを実行する。

【0100】

図９は、実施形態にかかるメモリコントローラ１０によるホストライトのモードの切り替えの動作の一例を示すフローチャートである。

【0101】

メモリコントローラ１０は、ホストライトの頻度の測定を行う（Ｓ３０１）。ホストライトの頻度の測定を実行する構成要素は特定の構成要素に限定されない。例えば、サブテーブル管理回路１０４またはＮＡＮＤインタフェース処理回路１０６がホストライトの頻度を測定する。

【0102】

また、ホストライトの頻度に対応する限り、任意の情報をホストライトの頻度と見なすことができる。例えば、メモリコントローラ１０は、所定の時間長さあたりにＮＡＮＤメモリ２０に送信したクラスタの数、所定の時間長さあたりに準備したライトバッファ３０１の数、所定の時間長さあたりに処理したライトコマンドの数、などをホストライトの頻度として測定する。

【0103】

メモリコントローラ１０は、ホストライトの頻度がしきい値以下であるか否かを判定する（Ｓ３０２）。ホストライトの頻度がしきい値以下でない場合（Ｓ３０２：Ｎｏ）、メモリコントローラ１０は、ホストライトのモードを第１モードに設定する（Ｓ３０３）。ホストライトの頻度がしきい値以下である場合（Ｓ３０２：Ｙｅｓ）、メモリコントローラ１０は、ホストライトのモードを第２モードに設定する（Ｓ３０４）。

【0104】

ステップＳ３０３またはＳ３０４によって、ホストモードの切り替えの動作が終了する。

【0105】

なお、ステップＳ３０１～Ｓ３０４の動作は繰り返し実行される。ステップＳ３０１～Ｓ３０４の動作は所定の時間周期で実行されてもよいし、任意の処理をトリガとして実行されてもよい。

【0106】

また、図９では、ホストライトの頻度がしきい値と等しい場合、メモリコントローラ１０は、ホストライトのモードを第２モードに設定した。ホストライトの頻度がしきい値と等しい場合、メモリコントローラ１０は、ホストライトのモードを第１モードに設定してもよい。

【0107】

このように、第２モードでの動作は、ホストライトの頻度が低い場合に限定して実行される。よって、たとえホスト２からのリードコマンドの処理によってライトバッファ３０１のデアロケーションの実行のタイミングが遅れる事象が発生したとしても、ライトの性能の悪化が抑制される。

【0108】

なお、上記したモードの切り替えの動作はあくまでも一例である。例えば、メモリコントローラ１０は、リードコマンドの処理の頻度に応じてモードの切り替えを実行してもよい。具体的には、メモリコントローラ１０は、リードコマンドの処理の頻度が或るしきい値よりも高い場合には第２モードでホストライトを実行し、リードコマンドの処理の頻度が当該しきい値よりも低い場合には第１モードでホストライトを実行するよう、構成されてもよい。

【0109】

続いて、図１０～図１２を参照して第１モードでのホストライトの動作の詳細を説明する。

【0110】

図１０は、実施形態にかかる第１モードでのホストライトの動作のうちの第１アップデートまでの動作を説明するための模式的な図である。

【0111】

ホストインタフェース処理回路１０１は、ホストインタフェース処理においてＬＣＡを特定すると、バッファ管理回路１０２にライトバッファ３０１の準備を要求する（Ｓ４０１）。ライトバッファ３０１の準備の要求は、ＬＣＡを含む。

【0112】

バッファ管理回路１０２は、ライトバッファ３０１の準備の要求に応じて、ライトバッファ３０１のアロケーションおよびバッファＩＤのアサインを実行する（Ｓ４０２）。ホストインタフェース処理回路１０１は、データ転送を実行する（Ｓ４０３）。即ち、ホストインタフェース処理回路１０１は、ホスト２からライトデータを取得して、取得したライトデータをライトバッファ３０１に格納する。

【0113】

なお、ステップＳ４０３の処理は、第１動作の一例である。

【0114】

バッファ管理回路１０２は、第１アップデートの要求をＬＵＴ管理回路１０３に送信する（Ｓ４０４）。第１アップデートの要求は、ＬＣＡと、バッファＩＤと、を含む。

【0115】

ＬＵＴ管理回路１０３は、第１アップデートの要求に応じて、第１アップデート、即ちＬＵＴ３０２に対するバッファＩＤの登録を実行する（Ｓ４０５）。ＬＵＴ管理回路１０３は、第１アップデートを完了すると、第１アップデートの完了をサブテーブル管理回路１０４を介してライトコントローラ１０５に通知する（Ｓ４０６）。第１アップデートの完了の通知はバッファＩＤを含む。

【0116】

図１１は、実施形態にかかる第１モードでのホストライトの動作のうちの第１アップデート完了からプログラム動作の開始までの動作を説明するための模式的な図である。

【0117】

ライトコントローラ１０５は、第１アップデート完了の通知に応じて、ＭＣＡを決定する（Ｓ４１１）。そして、ライトコントローラ１０５は、サブテーブル管理回路１０４に、データイン動作の要求を送信する（Ｓ４１２）。データイン動作の要求は、バッファＩＤおよびＭＣＡを含む。

【0118】

サブテーブル管理回路１０４は、データイン動作の要求に応じて、第２アップデート、つまりサブテーブル３０３へのＭＣＡの登録を実行する（Ｓ４１３）。

【0119】

また、サブテーブル管理回路１０４は、データイン動作の要求をＮＡＮＤインタフェース処理回路１０６に転送する（Ｓ４１４）。データイン動作の要求は、バッファＩＤおよびＭＣＡを含む。

【0120】

ＮＡＮＤインタフェース処理回路１０６は、データイン動作の要求に応じて、データ転送を実行する（Ｓ４１５）。即ち、ＮＡＮＤインタフェース処理回路１０６は、ライトバッファ３０１からライトデータをリードして、ライトデータをＮＡＮＤメモリ２０（より正確にはメモリチップ２１）に送信する。

【0121】

ステップＳ４１５の処理は、第２動作の一例である。

【0122】

ＮＡＮＤインタフェース処理回路１０６がデータイン動作を完了すると、データイン完了がバッファ管理回路１０２に通知される。バッファ管理回路１０２は、データイン完了の通知に応じて、ライトバッファ３０１のデアロケーションを実行する（Ｓ４１６）。そして、ＮＡＮＤインタフェース処理回路１０６は、ＮＡＮＤメモリ２０（より正確にはメモリチップ２１）にプログラム動作を指示する（Ｓ４１７）。プログラム動作を指示されたメモリチップ２１は、ライトデータをメモリセルアレイ２１１にライトするプログラム動作を実行する。

【0123】

なお、プログラム動作は、第３動作の一例である。

【0124】

図１２は、実施形態にかかる第１モードでのホストライトの動作のうちのプログラム動作以降の動作を説明するための模式的な図である。

【0125】

ＮＡＮＤインタフェース処理回路１０６は、プログラム動作が完了すると、プログラム動作の完了をライトコントローラ１０５に通知する（Ｓ４２１）。

【0126】

ライトコントローラ１０５は、プログラム動作の完了の通知に応じて、バッファＩＤのデアサインの要求をバッファ管理回路１０２へ送信し（Ｓ４２２）し、第３アップデートの要求をＬＵＴ管理回路１０３へ送信する（Ｓ４２３）。第３アップデートの要求は、バッファＩＤおよびＭＣＡを含む。

【0127】

バッファ管理回路１０２は、バッファＩＤのデアサインの要求に応じて、バッファＩＤのデアサインを実行する（Ｓ４２４）。デアサインによって、そのバッファＩＤは再利用が可能となる。

【0128】

ＬＵＴ管理回路１０３は、第３アップデートの要求に応じて、ＬＵＴ３０２においてＬＣＡに対応付けられて登録されたバッファＩＤをＭＣＡにリプレイスする（Ｓ４２５）。また、ＬＵＴ管理回路１０３は、受信した第３アップデートの要求をサブテーブル管理回路１０４に転送する（Ｓ４２６）。

【0129】

サブテーブル管理回路１０４は、第３アップデートの要求に応じて、サブテーブル３０３においてバッファＩＤに対応付けられて登録されたＭＣＡを削除する（Ｓ４２７）。

【0130】

続いて、第２モードでのホストライトの動作の詳細を説明する。

【0131】

第２モードでは、第１アップデートまで、図１０に示した第１モードと同様の動作が実行される。また、第２モードでは、プログラム動作以降は、図１２に示した第１モードと同様の動作が実行される。よって、ここでは、第２モードでのホストライトの動作のうちの第１アップデート完了からプログラム動作の開始までの動作を説明し、他の動作の説明を省略する。

【0132】

図１３は、実施形態にかかる第２モードでのホストライトの動作のうちの第１アップデート完了からプログラム動作の開始までの動作を説明するための模式的な図である。

【0133】

ライトコントローラ１０５は、第１アップデート完了の通知に応じて、ＭＣＡを決定する（Ｓ５１１）。そして、ライトコントローラ１０５は、ＮＡＮＤインタフェース処理回路１０６に、データイン動作の要求を送信する（Ｓ５１２）。データイン動作の要求は、バッファＩＤおよびＭＣＡを含む。

【0134】

ＮＡＮＤインタフェース処理回路１０６は、データイン動作の要求に応じて、データ転送を実行する（Ｓ５１３）。即ち、ＮＡＮＤインタフェース処理回路１０６は、ライトバッファ３０１からライトデータをリードして、ライトデータをＮＡＮＤメモリ２０（より正確にはメモリチップ２１）に送信する。

【0135】

ステップＳ５１３の処理は、第２動作の一例である。

【0136】

ＮＡＮＤインタフェース処理回路１０６は、データイン動作を完了すると、サブテーブル管理回路１０４にデータイン動作の完了を通知する（Ｓ５１４）。データイン動作の完了の通知は、バッファＩＤおよびＭＣＡを含む。

【0137】

サブテーブル管理回路１０４は、データイン動作完了の通知に応じて、第２アップデート、つまりサブテーブル３０３へのＭＣＡの登録を実行する（Ｓ５１５）。また、バッファ管理回路１０２は、ライトバッファ３０１のデアロケーションを実行する（Ｓ５１６）。

【0138】

ＮＡＮＤインタフェース処理回路１０６は、データイン動作完了をサブテーブル管理回路１０４に通知した後、ＮＡＮＤメモリ２０（より正確にはメモリチップ２１）にプログラム動作を指示する（Ｓ５１７）。プログラム動作を指示されたメモリチップ２１は、ライトデータをメモリセルアレイ２１１にライトするプログラム動作を実行する。

【0139】

プログラム動作は、第３動作の一例である。

【0140】

図１４は、実施形態にかかるメモリコントローラ１０によるリードコマンドの処理の一例を示すフローチャートである。

【0141】

メモリコントローラ１０は、ホスト２からリードコマンドを受信すると（Ｓ６０１）、ＬＵＴ３０２によって、リード対象のデータの位置を示すＬＣＡにバッファＩＤが対応付けられているか否かを判定する（Ｓ６０２）。

【0142】

なお、リード対象のデータの位置を示すＬＣＡは、例えばホストインタフェース処理回路１０１によって特定される。リード対象のデータが２以上のクラスタによって構成される場合には、ホストインタフェース処理回路１０１は、２以上のクラスタのそれぞれについてＬＣＡを特定する。なお、ここでは説明を簡単にするために、リード対象のデータは１つのクラスタによって構成されることとする。

【0143】

ＬＵＴ３０２によってＬＣＡにバッファＩＤが対応付けられているか否かは、例えばＬＵＴ管理回路１０３が判定する。

【0144】

ＬＵＴ３０２によってＬＣＡにバッファＩＤが対応付けられていない場合（Ｓ６０２：Ｎｏ）、即ちＬＣＡにＭＣＡが対応付けられている場合、メモリコントローラ１０は、ＮＡＮＤメモリ２０におけるＭＣＡが示す位置からデータをリードする（Ｓ６０３）。

【0145】

ＬＵＴ３０２によってＬＣＡにバッファＩＤが対応付けられている場合（Ｓ６０２：Ｙｅｓ）、メモリコントローラ１０は、サブテーブル３０３によって、そのバッファＩＤにＭＣＡが対応付けられているか否かを判定する（Ｓ６０４）。

【0146】

サブテーブル３０３によってバッファＩＤにＭＣＡが対応付けられている場合（Ｓ６０４：Ｙｅｓ）、図７に示したタイミングｔ３からタイミングｔ５までの期間、または図８に示したタイミングｔ１３からタイミングｔ１４までの期間を参照しても明らかなように、リード対象のデータのプログラム動作がまだ完了していない。よって、メモリコントローラ１０は、リード対象とされたデータのプログラム動作の完了後にＮＡＮＤメモリ２０におけるＭＣＡが示す位置からそのデータをリードする（Ｓ６０５）。

【0147】

サブテーブル３０３によってバッファＩＤにＭＣＡが対応付けられていない場合（Ｓ６０４：Ｎｏ）、メモリコントローラ１０は、そのバッファＩＤが示すライトバッファ３０１からデータをリードする（Ｓ６０６）。

【0148】

ステップＳ６０３、Ｓ６０５、またはＳ６０６の後、メモリコントローラ１０は、ライトバッファ３０１またはＮＡＮＤメモリ２０からリードしたデータをホスト２に送信する（Ｓ６０７）。そしてリードコマンドの処理が完了する。

【0149】

なお、以上述べた例では、メモリコントローラ１０は、第１モードと第２モードとの間でホストライトのモードの切り替えを行った。メモリコントローラ１０は、第１モードと第２モードとを含む３以上のモードのうちからホストライトのモードの切り替えを行ってもよい。または、メモリコントローラ１０は、ホストライトにおいては第２モードとして述べた動作のみ実行できるよう構成されてもよい。

【0150】

以上述べたように、実施形態によれば、第２アップデートよりも前、つまり少なくともライトデータに対するデータイン動作が完了するタイミングより前では、メモリコントローラ１０は、ライトデータをリード対象とするリードコマンドに応じて、ライトバッファ３０１を転送元としてリード対象のデータをホスト２に転送する。第２アップデートよりも後、つまり少なくともプログラム動作が開始されるタイミングより後では、メモリコントローラ１０は、リードコマンドに応じて、プログラム動作によってメモリセルアレイ２１１にライトされたデータをメモリチップ２１からリードしてホスト２に転送する。

【0151】

よって、ライトおよびリードの性能をともに向上させることができる。つまり、性能が高いメモリシステム１が得られる。

【0152】

また、実施形態によれば、メモリコントローラ１０は、ライトコマンドに応じてＲＡＭ３０にライトバッファ３０１をアロケートし、データイン動作の完了に応じてライトバッファ３０１をデアロケートする。

【0153】

また、実施形態によれば、ホスト２からのライトの頻度がしきい値よりも高い場合、メモリコントローラ１０は第１モードでホストライトを実行し、ホスト２からのライトの頻度がしきい値よりも低い場合、メモリコントローラ１０は第２モードでホストライトを実行する。

【0154】

第２モードでの動作は、ホストライトの頻度がしきい値よりも低いという限定された条件下で実行され得る。よって、たとえホスト２からのリードコマンドの処理によってライトバッファ３０１のデアロケーションの実行のタイミングが遅れる事象が発生したとしても、ライトの性能の悪化が抑制される。

【0155】

なお、前述したように、第１モードと第２モードとの切り替えの条件は、ホストライトの頻度に基づく条件に限定されない。

【0156】

例えば、メモリコントローラ１０は、ホスト２からのリードの頻度がしきい値よりも低い場合、第１モードでホストライトを実行し、ホスト２からのリードの頻度がしきい値よりも高い場合、第２モードでホストライトを実行してもよい。

【0157】

つまり、メモリコントローラ１０は、ホスト２からのアクセスパターンに応じて第１モードと第２モードとの切り替えを実行するように構成されてもよい。

【0158】

また、実施形態によれば、第３メモリとしてのＲＡＭ３０にＬＵＴ３０２が格納され、第４メモリとしてのＲＡＭ３０にサブテーブル３０３が格納される。

【0159】

第１モードにおいては、メモリコントローラ１０は、ライトバッファ３０１のアロケーションの際に、ライトコマンドに基づいて特定したＬＣＡと、アロケートするライトバッファ３０１の識別情報であるバッファＩＤと、の対応関係をＬＵＴ３０２に登録する。そして、メモリコントローラ１０は、データイン動作の前に、ＭＣＡを決定してバッファＩＤとＭＣＡとの対応関係をサブテーブル３０３に登録する。そして、メモリコントローラ１０は、プログラム動作の完了に応じて、サブテーブル３０３に登録されたバッファＩＤとＭＡＣとの対応関係を解消し、ＬＵＴ３０２に登録されたＬＣＡとバッファＩＤとの対応関係のうちのバッファＩＤをＭＣＡでリプレイスする。

【0160】

第２モードにおいては、メモリコントローラ１０は、ライトバッファ３０１のアロケーションの際に、ライトコマンドに基づいて特定したＬＣＡと、アロケートするライトバッファ３０１の識別情報であるバッファＩＤと、の対応関係をＬＵＴ３０２に登録する。そして、メモリコントローラ１０は、データイン動作の前にＭＣＡを決定する。そして、メモリコントローラ１０は、データイン動作の完了に応じて、バッファＩＤとＭＣＡとの対応関係をサブテーブル３０３に登録する。そして、メモリコントローラ１０は、プログラム動作の完了に応じて、サブテーブル３０３に登録されたバッファＩＤとＭＡＣとの対応関係を解消し、ＬＵＴ３０２に登録されたＬＣＡとバッファＩＤとの対応関係のうちのバッファＩＤをＭＣＡでリプレイスする。

【0161】

そして、実施形態によれば、ＬＵＴ３０２によってＬＣＡがバッファＩＤに対応付けられており、かつサブテーブル３０３によってそのバッファＩＤがＭＣＡに対応付けられていない場合、メモリコントローラ１０は、リードコマンドに応じて、リード対象のデータをライトバッファ３０１からホスト２に転送する。リードコマンドを処理する際に、ＬＵＴ３０２によってＬＣＡがバッファＩＤに対応付けられており、かつサブテーブル３０３によってそのバッファＩＤがＭＣＡに対応付けられている場合、メモリコントローラ１０は、リードコマンドに応じて、リード対象のデータをプログラム動作の完了後にＮＡＮＤメモリ２０から取得してホスト２に転送する。ＬＵＴ３０２によってＬＣＡがＭＣＡに対応付けられている場合、メモリコントローラ１０は、リードコマンドに応じて、リード対象のデータをＮＡＮＤメモリ２０から取得してホスト２に転送する。

【0162】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0163】

１ メモリシステム、２ ホスト、３ 通信路、１０ メモリコントローラ、２０ ＮＡＮＤメモリ、２１，２１－０，２１－１，２１－２，２１－３ メモリチップ、１０１ ホストインタフェース処理回路、１０２ バッファ管理回路、１０３ ＬＵＴ管理回路、１０４ サブテーブル管理回路、１０５ ライトコントローラ、１０６ ＮＡＮＤインタフェース処理回路、２１１ メモリセルアレイ、２１２ ページレジスタ、２１３ データキャッシュ、３０１ ライトバッファ、３０２ ＬＵＴ、３０３ サブテーブル。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】