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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043936
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置、および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/50 20230101AFI20240326BHJP
H10B 43/27 20230101ALI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
H10B 41/27 20230101ALI20240326BHJP
H10B 41/50 20230101ALI20240326BHJP
【ＦＩ】
H01L27/11575
H01L27/11582
H01L29/78 371
H01L27/11556
H01L27/11548
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022149186
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】永嶋 賢史
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083GA10
5F083GA27
5F083JA02
5F083JA04
5F083JA19
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083KA18
5F083MA06
5F083MA16
5F083MA20
5F083PR03
5F083PR05
5F083PR06
5F101BA01
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH14
5F101BH15
(57)【要約】 （修正有）
【課題】製造性の向上を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１は、第１積層体４０Ａと、第２積層体４０Ｂと、介在部５０と、柱状体６０とを有する。介在部５０は、第１積層体４０Ａと第２積層体４０Ｂとの間に配置されている。柱状体は、第１積層体内４０Ａを第１方向Ｚに延びた第１柱状部と、第２積層体４０Ｂ内を第１方向Ｚに延びた第２柱状部と、介在部５０内に配置されて第１柱状部と第２柱状部とを接続した接続部６０Ｃと、を有する。介在部５０の少なくとも一部は、第１絶縁材料を含む第１層５１と、第１方向Ｚで第１層５１と第２積層体４０Ｂとの間に配置され、第１絶縁材料を含む第２層５２と、第１方向Ｚで第１層５１と第２層５２との間に配置され、第１絶縁材料とは異なる第１材料を含む第３層５３と、を有する。
【選択図】図７
【解決手段】半導体記憶装置１は、第１積層体４０Ａと、第２積層体４０Ｂと、介在部５０と、柱状体６０とを有する。介在部５０は、第１積層体４０Ａと第２積層体４０Ｂとの間に配置されている。柱状体は、第１積層体内４０Ａを第１方向Ｚに延びた第１柱状部と、第２積層体４０Ｂ内を第１方向Ｚに延びた第２柱状部と、介在部５０内に配置されて第１柱状部と第２柱状部とを接続した接続部６０Ｃと、を有する。介在部５０の少なくとも一部は、第１絶縁材料を含む第１層５１と、第１方向Ｚで第１層５１と第２積層体４０Ｂとの間に配置され、第１絶縁材料を含む第２層５２と、第１方向Ｚで第１層５１と第２層５２との間に配置され、第１絶縁材料とは異なる第１材料を含む第３層５３と、を有する。
【選択図】図７
【特許請求の範囲】
【請求項1】
第１方向からみて第１領域および第２領域に設けられ、複数の第１ゲート電極層と複数の第１絶縁層とが前記第１方向に１層ずつ交互に積層された第１積層体と、
前記第１方向で前記第１積層体とは異なる位置に配置され、複数の第２ゲート電極層と複数の第２絶縁層とが前記第１方向に１層ずつ交互に積層された第２積層体と、
前記第１方向で前記第１積層体と前記第２積層体との間に配置された介在部と、
チャネル層およびメモリ膜を含む柱状体であって、前記第１積層体内を前記第１方向に延びた第１柱状部と、前記第２積層体内を前記第１方向に延びた第２柱状部と、前記介在部内に配置され、前記第２柱状部との間に前記第１方向とは交差した第２方向の幅が異なる段差を有するとともに、前記第１柱状部と前記第２柱状部とを接続した接続部とを有し、前記第１領域に設けられた柱状体と、
前記第２領域に設けられ、前記複数の第１ゲート電極層のうちの１つに接し、前記第１方向に延びた第１コンタクトと、
前記第２領域に設けられ、前記複数の第２ゲート電極層のうちの１つに接し、前記第１方向に延びた第２コンタクトと、
を備え、
前記介在部は、前記第１領域と前記第２領域との両方において、前記第１方向の厚さが前記第１絶縁層と比べて大きく、
前記介在部の少なくとも一部は、
第１絶縁材料を含む第１層と、
前記第１方向で前記第１層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第２層と、
前記第１方向で前記第１層と前記第２層との間に配置され、前記第１絶縁材料とは異なる第１材料を含む第３層と、
を有した、
半導体記憶装置。
前記第１方向で前記第１積層体とは異なる位置に配置され、複数の第２ゲート電極層と複数の第２絶縁層とが前記第１方向に１層ずつ交互に積層された第２積層体と、
前記第１方向で前記第１積層体と前記第２積層体との間に配置された介在部と、
チャネル層およびメモリ膜を含む柱状体であって、前記第１積層体内を前記第１方向に延びた第１柱状部と、前記第２積層体内を前記第１方向に延びた第２柱状部と、前記介在部内に配置され、前記第２柱状部との間に前記第１方向とは交差した第２方向の幅が異なる段差を有するとともに、前記第１柱状部と前記第２柱状部とを接続した接続部とを有し、前記第１領域に設けられた柱状体と、
前記第２領域に設けられ、前記複数の第１ゲート電極層のうちの１つに接し、前記第１方向に延びた第１コンタクトと、
前記第２領域に設けられ、前記複数の第２ゲート電極層のうちの１つに接し、前記第１方向に延びた第２コンタクトと、
を備え、
前記介在部は、前記第１領域と前記第２領域との両方において、前記第１方向の厚さが前記第１絶縁層と比べて大きく、
前記介在部の少なくとも一部は、
第１絶縁材料を含む第１層と、
前記第１方向で前記第１層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第２層と、
前記第１方向で前記第１層と前記第２層との間に配置され、前記第１絶縁材料とは異なる第１材料を含む第３層と、
を有した、
半導体記憶装置。
【請求項2】
前記第１材料は、前記第１絶縁材料とは異なる第２絶縁材料である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２絶縁材料は、第１エッチャントに対して前記第１絶縁材料よりもシリコン窒化物に近い特性を有し、前記第１エッチャントとは異なる第２エッチャントに対して前記シリコン窒化物よりも前記第１絶縁材料に近い特性を有する絶縁材料である、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記第１エッチャントは、炭素およびフッ素を含むエッチャントであり、
前記第２エッチャントは、リン酸を含むエッチャントである、
請求項３に記載の半導体記憶装置。
前記第２エッチャントは、リン酸を含むエッチャントである、
請求項３に記載の半導体記憶装置。
【請求項5】
前記第１絶縁材料は、酸素を含み、
前記第２絶縁材料は、窒素を含む、
請求項２に記載の半導体記憶装置。
前記第２絶縁材料は、窒素を含む、
請求項２に記載の半導体記憶装置。
【請求項6】
前記第２絶縁材料は、炭素および窒素を含む、
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項7】
前記第１材料は、金属材料である、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項8】
前記金属材料は、前記複数の第１ゲート電極層に含まれる金属材料と同じである、
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項9】
前記第２領域に設けられ、前記第１方向に延びて前記第３層に接したコンタクトをさらに備える、
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項10】
前記第３層は、前記第１領域と前記第２領域とに亘り設けられた、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項11】
前記介在部は、前記第１領域に位置した第１部分と、前記第２領域に位置した第２部分とを有し、
前記第２部分は、前記第１層、前記第２層、および前記第３層を含み、
前記第１部分は、前記第１絶縁材料により形成された、
請求項１に記載の半導体記憶装置。
前記第２部分は、前記第１層、前記第２層、および前記第３層を含み、
前記第１部分は、前記第１絶縁材料により形成された、
請求項１に記載の半導体記憶装置。
【請求項12】
前記第１方向から見た場合、前記第３層の前記第２方向の端は、前記複数の第１ゲート電極層に含まれる１つの第１ゲート電極層の前記第２方向の端と、前記複数の第２ゲート電極層に含まれる１つの第２ゲート電極層の前記第２方向の端との間に位置する、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項13】
前記第２領域は、前記第３層を前記第１方向に貫通して前記第１積層体の内部に達する２つ以上のコンタクトをさらに含む、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項14】
前記介在部の少なくとも一部は、
前記第１方向で前記第２層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第４層と、
前記第１方向で前記第２層と前記第４層との間に配置され、前記第１材料を含む第５層と、
を有した、
請求項１に記載の半導体記憶装置。
前記第１方向で前記第２層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第４層と、
前記第１方向で前記第２層と前記第４層との間に配置され、前記第１材料を含む第５層と、
を有した、
請求項１に記載の半導体記憶装置。
【請求項15】
第１積層体と、第２積層体と、介在部とを含む積層体を形成し、
前記第１積層体は、複数の第１膜と複数の第２膜とが第１方向に１層ずつ交互に積層されており、
前記第２積層体は、前記第１方向で前記第１積層体とは異なる位置に配置され、複数の第３膜と複数の第４膜とが前記第１方向に１層ずつ交互に積層されており、
前記介在部は、前記第１方向で前記第１積層体と前記第２積層体との間に配置され、
前記介在部の少なくとも一部は、第１絶縁材料を含む第１層と、前記第１方向で前記第１層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第２層と、前記第１方向で前記第１層と前記第２層との間に配置され、前記第１絶縁材料とは異なる第１材料を含む第３層と、を有し、
前記第３層に達する第１空間部と、前記第１方向の深さが前記第１空間部よりも深くて前記複数の第１膜に含まれる１つの第１膜に達する第２空間部とを一括して加工する、
ことを含む半導体記憶装置の製造方法。
前記第１積層体は、複数の第１膜と複数の第２膜とが第１方向に１層ずつ交互に積層されており、
前記第２積層体は、前記第１方向で前記第１積層体とは異なる位置に配置され、複数の第３膜と複数の第４膜とが前記第１方向に１層ずつ交互に積層されており、
前記介在部は、前記第１方向で前記第１積層体と前記第２積層体との間に配置され、
前記介在部の少なくとも一部は、第１絶縁材料を含む第１層と、前記第１方向で前記第１層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第２層と、前記第１方向で前記第１層と前記第２層との間に配置され、前記第１絶縁材料とは異なる第１材料を含む第３層と、を有し、
前記第３層に達する第１空間部と、前記第１方向の深さが前記第１空間部よりも深くて前記複数の第１膜に含まれる１つの第１膜に達する第２空間部とを一括して加工する、
ことを含む半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置、および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
ワード線と絶縁層とが交互に積層された積層体と、積層体を貫通したメモリピラーとを有した半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１２６９４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態は、製造性の向上を図ることができる半導体記憶装置、および半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１積層体と、第２積層体と、介在部と、柱状体と、第１コンタクトと、第２コンタクトとを有する。前記第１積層体は、第１方向からみて第１領域および第２領域に設けられ、複数の第１ゲート電極層と複数の第１絶縁層とが前記第１方向に１層ずつ交互に積層されている。前記第２積層体は、前記第１方向で前記第１積層体とは異なる位置に配置され、複数の第２ゲート電極層と複数の第２絶縁層とが前記第１方向に１層ずつ交互に積層されている。前記介在部は、前記第１方向で前記第１積層体と前記第２積層体との間に配置されている。前記柱状体は、チャネル層およびメモリ膜を含む柱状体であって、前記第１積層体内を前記第１方向に延びた第１柱状部と、前記第２積層体内を前記第１方向に延びた第２柱状部と、前記介在部内に配置され、前記第２柱状部との間に前記第１方向とは交差した第２方向の幅異なる段差を有するとともに、前記第１柱状部と前記第２柱状部とを接続した接続部とを有する。前記柱状体は、前記第１領域に設けられている。前記第１コンタクトは、前記第２領域に設けられ、前記複数の第１ゲート電極層のうちの１つに接している。前記第２コンタクトは、前記第２領域に設けられ、前記複数の第３ゲート電極層のうちの１つに接している。前記介在部は、前記第１領域と前記第２領域との両方において、前記第１方向の厚さが前記第１絶縁層と比べて大きい。前記介在部の少なくとも一部は、第１絶縁材料を含む第１層と、前記第１方向で前記第１層と前記第２積層体との間に配置され、前記第１絶縁材料を含む第２層と、前記第１方向で前記第１層と前記第２層との間に配置され、前記第１絶縁材料とは異なる第１材料を含む第３層とを有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体記憶装置の構成の一部を示すブロック図。
【図2】第１実施形態のメモリセルアレイの一部の等価回路を示す図。
【図3】第１実施形態のメモリセルアレイの一部を示す断面図。
【図8】第１実施形態の階段領域の形成工程を説明するための断面図。
【図9】第１実施形態の階段領域の形成工程を説明するための断面図。
【図10】第１実施形態の階段領域の形成工程を説明するための断面図。
【図11】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図12】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図13】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図14】第１実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図15】第１実施形態の第１穴に関する工程の詳細を説明するための断面図。
【図16】第２実施形態の半導体記憶装置の一部を示す断面図。
【図17】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図18】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図19】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図20】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図21】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図22】第２実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図23】第３実施形態の半導体記憶装置の一部を示す断面図。
【図24】第３実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図25】第３実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図26】第３実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図27】第４実施形態の半導体記憶装置の一部を示す断面図。
【図28】第４実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図29】第４実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図30】実施形態の第１変形例の半導体記憶装置の一部を示す断面図。
【図31】実施形態の第２変形例の半導体記憶装置の一部を示す断面図。
【図32】実施形態の第３変形例の半導体記憶装置の一部を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【0008】
本出願では用語を以下のように定義する。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、接続対象である２つの要素が別の要素を間に介在させて接続される場合を含み得る。「隣り合う」とは、２つの要素が接する場合に限定されず、２つの要素が互いに離れた場合（例えば２つの要素の間に別の要素が介在する場合）を含み得る。「層」および「膜」とは、構成要素の区別のために便宜上使い分けられた用語であり、実質的に同じものを意味する。このため以下の説明において「層」および「膜」は、互いに読み替えられてもよい。
【0009】
Ｘ方向、Ｙ方向、およびＺ方向は、以下のように定義される。Ｘ方向は、後述するワード線ＷＬ（図３参照）が延びた方向である。Ｙ方向は、Ｘ方向とは交差した（例えば直交した）方向である。Ｙ方向は、後述するビット線ＢＬ（図４参照）が延びた方向である。Ｚ方向は、Ｘ方向およびＹ方向とは交差した（例えば直交した）方向である。以下の説明では、第１積層体４０Ａから見て第２積層体４０Ｂが位置する側を「上」、その反対側を「下」と称する場合がある。また以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこれら表現は、説明の便宜上のものであり、重力方向を規定するものではない。Ｚ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。
【0010】
（第１実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0011】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。
【0012】
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。制御回路１４は、半導体記憶装置１の各種動作を制御する回路である。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0013】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0014】
＜２．メモリセルアレイの電気的構成＞
次に、メモリセルアレイ１１の電気的構成について説明する。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示す。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
次に、メモリセルアレイ１１の電気的構成について説明する。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示す。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
【0015】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0016】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
【0017】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤＱのいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印加された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
【0018】
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印加された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
【0019】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。各ストリングユニットＳＵ０～ＳＵＱ内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤＱに共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0020】
＜３．メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３は、メモリセルアレイ１１の一部を示す断面図である。メモリセルアレイ１１は、例えば、下部構造体２０、積層体３０、複数のメモリピラー６０、１つ以上の分断部７０（図４参照）、メモリピラー用の複数のコンタクト８０、導電層用の複数のコンタクト９０、支持体ＨＲ、および上部配線部１００を有する。
次に、メモリセルアレイ１１の物理的構成について説明する。
図３は、メモリセルアレイ１１の一部を示す断面図である。メモリセルアレイ１１は、例えば、下部構造体２０、積層体３０、複数のメモリピラー６０、１つ以上の分断部７０（図４参照）、メモリピラー用の複数のコンタクト８０、導電層用の複数のコンタクト９０、支持体ＨＲ、および上部配線部１００を有する。
【0021】
＜３．１ 下部構造体＞
まず、下部構造体２０について説明する。
図４は、図３に示されたメモリセルアレイ１１の一部のＦ４－Ｆ４線に沿う断面図である。下部構造体２０は、例えば、第１半導体層２１、第２半導体層２２、第３半導体層２３、絶縁層２４、および第４半導体層２５を含む。
まず、下部構造体２０について説明する。
図４は、図３に示されたメモリセルアレイ１１の一部のＦ４－Ｆ４線に沿う断面図である。下部構造体２０は、例えば、第１半導体層２１、第２半導体層２２、第３半導体層２３、絶縁層２４、および第４半導体層２５を含む。
【0022】
第１半導体層２１は、ポリシリコンのような半導体材料により形成された層である。第１半導体層２１は、不純物を含み、導電性を有する。第１半導体層２１は、Ｘ方向およびＹ方向に沿う。
【0023】
第２半導体層２２は、第１半導体層２１上に設けられている。第２半導体層２２は、ポリシリコンのような半導体材料により形成された層である。第２半導体層２２は、不純物を含み、導電性を有する。第２半導体層２２は、Ｘ方向およびＹ方向に沿う。
【0024】
第３半導体層２３は、第２半導体層２２上に設けられている。第３半導体層２３は、ポリシリコンのような半導体材料により形成された層である。第３半導体層２３は、不純物を含み、導電性を有する。第３半導体層２３は、Ｘ方向およびＹ方向に沿う。第３半導体層２３の厚さは、例えば、第１半導体層２１の厚さおよび第２半導体層２２の厚さよりも薄い。本実施形態では、第１半導体層２１、第２半導体層２２、および第３半導体層２３により、ソース線ＳＬが形成されている。
【0025】
絶縁層２４は、第３半導体層２３上に設けられている。絶縁層２４は、シリコン酸化物のような絶縁材料により形成された層である。絶縁層２４は、Ｘ方向およびＹ方向に沿う。
【0026】
第４半導体層２５は、絶縁層２４上に設けられている。第４半導体層２５は、後述する３０に溝が掘られる際にストッパ層として機能する層である。第４半導体層２５は、例えば、ポリシリコンのような半導体材料により形成される。なお、第４半導体層２５に代えて、絶縁材料により形成されたストッパ層が設けられてもよい。
【0027】
＜３．２ 積層体＞
次に、積層体３０について説明する。積層体３０は、第１積層体４０Ａ、第２積層体４０Ｂ、介在部５０、および絶縁層５９を含む。
次に、積層体３０について説明する。積層体３０は、第１積層体４０Ａ、第２積層体４０Ｂ、介在部５０、および絶縁層５９を含む。
【0028】
＜３．２．１ 第１積層体＞
まず、第１積層体４０Ａについて説明する。第１積層体４０Ａは、下部構造体２０上に設けられている。第１積層体４０Ａは、複数の導電層４１Ａと、複数の絶縁層４２Ａとを含む。複数の導電層４１Ａおよび複数の絶縁層４２Ａは、Ｚ方向に１層ずつ交互に積層されている。
まず、第１積層体４０Ａについて説明する。第１積層体４０Ａは、下部構造体２０上に設けられている。第１積層体４０Ａは、複数の導電層４１Ａと、複数の絶縁層４２Ａとを含む。複数の導電層４１Ａおよび複数の絶縁層４２Ａは、Ｚ方向に１層ずつ交互に積層されている。
【0029】
導電層４１Ａは、Ｘ方向およびＹ方向に沿う層である。導電層４１Ａは、例えば、タングステンまたはモリブデンのような導電材料により形成されている。導電層４１Ａは、「第１ゲート電極層」の一例である。
【0030】
絶縁層４２Ａは、Ｚ方向で隣り合う２つの導電層４１Ａの間に設けられ、当該２つの導電層４１Ａを絶縁する層間絶縁膜である。絶縁層４２Ａは、Ｘ方向およびＹ方向に沿う層である。絶縁層４２Ａは、シリコン酸化物（ＳｉＯ２）のような絶縁材料により形成されている。絶縁層４２Ａは、「第１絶縁層」および「第２膜」のそれぞれ一例である。
【0031】
＜３．２．２ 第２積層体＞
次に、第２積層体４０Ｂについて説明する。第２積層体４０Ｂは、Ｚ方向で、第１積層体４０Ａとは異なる位置に配置されている。本実施形態では、第２積層体４０Ｂは、第１積層体４０Ａの上方に配置されている。第２積層体４０Ｂは、例えば、複数の導電層４１Ｂと、複数の絶縁層４２Ｂとを含む。複数の導電層４１Ｂおよび複数の絶縁層４２Ｂは、Ｚ方向に１層ずつ交互に積層されている。
次に、第２積層体４０Ｂについて説明する。第２積層体４０Ｂは、Ｚ方向で、第１積層体４０Ａとは異なる位置に配置されている。本実施形態では、第２積層体４０Ｂは、第１積層体４０Ａの上方に配置されている。第２積層体４０Ｂは、例えば、複数の導電層４１Ｂと、複数の絶縁層４２Ｂとを含む。複数の導電層４１Ｂおよび複数の絶縁層４２Ｂは、Ｚ方向に１層ずつ交互に積層されている。
【0032】
導電層４１Ｂは、Ｘ方向およびＹ方向に沿う層である。導電層４１Ｂは、例えば、タングステンまたはモリブデンのような導電材料により形成されている。導電層４１Ｂは、「第２ゲート電極層」の一例である。
【0033】
絶縁層４２Ｂは、Ｚ方向で隣り合う２つの導電層４１Ｂの間に設けられ、当該２つの導電層４１Ｂを絶縁する層間絶縁膜である。絶縁層４２Ｂは、Ｘ方向およびＹ方向に沿う層である。絶縁層４２Ｂは、シリコン酸化物のような絶縁材料（ＳｉＯ２）により形成されている。絶縁層４２Ｂは、「第２絶縁層」および「第４膜」のそれぞれ一例である。
【0034】
＜３．２．３ 介在部＞
次に、介在部５０について説明する。介在部５０は、Ｚ方向で、第１積層体４０Ａと第２積層体４０Ｂとの間に配置されている。介在部５０は、後述するメモリピラー６０の接続部６０Ｃが設けられる層である。介在部５０は、Ｘ方向およびＹ方向に沿う層である。介在部５０のＺ方向の厚さＴ５０は、第１積層体４０Ａの絶縁層４２ＡのＺ方向の厚さＴ４２Ａよりも大きく、且つ、第２積層体４０Ｂの絶縁層４２ＢのＺ方向の厚さＴ４２Ｂよりも大きい。介在部５０の構成については、詳しく後述する。
次に、介在部５０について説明する。介在部５０は、Ｚ方向で、第１積層体４０Ａと第２積層体４０Ｂとの間に配置されている。介在部５０は、後述するメモリピラー６０の接続部６０Ｃが設けられる層である。介在部５０は、Ｘ方向およびＹ方向に沿う層である。介在部５０のＺ方向の厚さＴ５０は、第１積層体４０Ａの絶縁層４２ＡのＺ方向の厚さＴ４２Ａよりも大きく、且つ、第２積層体４０Ｂの絶縁層４２ＢのＺ方向の厚さＴ４２Ｂよりも大きい。介在部５０の構成については、詳しく後述する。
【0035】
＜３．２．４ 絶縁層＞
絶縁層５９は、第２積層体４０Ｂの上方に設けられている。絶縁層５９は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。絶縁層５９は、Ｘ方向およびＹ方向に沿う。
絶縁層５９は、第２積層体４０Ｂの上方に設けられている。絶縁層５９は、例えば、シリコン酸化物（ＳｉＯ２）により形成されている。絶縁層５９は、Ｘ方向およびＹ方向に沿う。
【0036】
＜３．２．５ 積層体の電気的構成＞
次に、積層体３０の電気的構成について説明する。以下では、第１積層体４０Ａの導電層４１Ａと、第２積層体４０Ｂの導電層４１Ｂとを区別しない場合、単に「導電層４１」と称する。同様に、第１積層体４０Ａの絶縁層４２Ａと、第２積層体４０Ｂの絶縁層４２Ｂとを区別しない場合、単に「絶縁層４２」と称する。
次に、積層体３０の電気的構成について説明する。以下では、第１積層体４０Ａの導電層４１Ａと、第２積層体４０Ｂの導電層４１Ｂとを区別しない場合、単に「導電層４１」と称する。同様に、第１積層体４０Ａの絶縁層４２Ａと、第２積層体４０Ｂの絶縁層４２Ｂとを区別しない場合、単に「絶縁層４２」と称する。
【0037】
複数の導電層４１のうち下部構造体２０から最も離れた１つ以上（例えば複数）の導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー６０に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラー６０のチャネル層６２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
【0038】
複数の導電層４１のうち下部構造体２０に最も近い１つ以上（例えば複数）の導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー６０に対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラー６０のチャネル層６２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
【0039】
複数の導電層４１のうちドレイン側選択ゲート線ＳＧＤまたはソース側選択ゲート線ＳＧＳとして機能する導電層４１に挟まれた残りの導電層４１は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラー６０に対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラー６０のチャネル層６２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
【0040】
＜３．２．６ アレイ領域および階段領域＞
図３に戻り、積層体３０が有するいくつかの領域について説明する。積層体３０は、例えば、アレイ領域ＡＲと、一対の階段領域ＳＲａ，ＳＲｂとを有する。
図３に戻り、積層体３０が有するいくつかの領域について説明する。積層体３０は、例えば、アレイ領域ＡＲと、一対の階段領域ＳＲａ，ＳＲｂとを有する。
【0041】
アレイ領域ＡＲは、後述する複数のメモリピラー６０が設けられ、データを記憶可能な領域である。アレイ領域ＡＲは、「第１領域」の一例である。
【0042】
階段領域ＳＲａ，ＳＲｂの各々は、複数の導電層４１のＸ方向の長さが異なり、導電層用の複数のコンタクト９０が設けられた領域である。階段領域ＳＲａ，ＳＲｂは、例えば、アレイ領域ＡＲのＸ方向の両側に分かれて配置されている。階段領域ＳＲａ，ＳＲｂでは、複数の導電層４１は、下方に位置する導電層４１であるほど、Ｘ方向の長さが長い。各導電層４１のＸ方向の端部は、例えば、その導電層４１よりも上方に位置する他の導電層４１と重ならないテラス部４１ｔを有する。階段領域ＳＲａ，ＳＲｂの各々は、「第２領域」の一例である。
【0043】
例えば、第２積層体４０Ｂの複数の導電層４１Ｂは、Ｘ方向の長さが互いに異なる２つ以上の導電層４１Ｂを含む。例えば、複数の導電層４１Ｂは、第１導電層４１－１、第２導電層４１－２、および第３導電層４１－３を含む。第１導電層４１－１は、３つの導電層４１－１，４１－２，４１－３のなかで最上位に位置する。第２導電層４１－２は、３つの導電層４１－１，４１－２，４１－３のなかで真ん中に位置する。言い換えると、第２導電層４１－２は、第１導電層４１－１と第１積層体４０Ａとの間に配置されている。第３導電層４１－３は、３つの導電層４１－１，４１－２，４１－３のなかで最下位に位置する。言い換えると、第３導電層４１－３は、第２導電層４１－２と第１積層体４０Ａとの間に配置されている。第２導電層４１－２のＸ方向の長さは、第１導電層４１－１のＸ方向の長さよりも長い。第３導電層４１－３のＸ方向の長さは、第２導電層４１－２のＸ方向の長さよりも長い。
【0044】
同様に、第１積層体４０Ａの複数の導電層４１Ａは、Ｘ方向の長さが互いに異なる２つ以上の導電層４１Ａを含む。複数の導電層４１Ａは、第４導電層４１－４、第５導電層４１－５、および第６導電層４１－６を含む。第４導電層４１－４は、これら３つの導電層４１－４，４１－５，４１－６のなかで最上位に位置する。第５導電層４１－５は、３つの導電層４１－４，４１－５，４１－６のなかで真ん中に位置する。言い換えると、第５導電層４１－５は、第４導電層４１－４と下部構造体２０との間に配置されている。第６導電層４１－６は、３つの導電層４１－４，４１－５，４１－６のなかで最下位に位置する。言い換えると、第６導電層４１－６は、第５導電層４１－５と下部構造体２０との間に配置されている。第４導電層４１－４のＸ方向の長さは、第２積層体４０Ｂの第３導電層４１－３のＸ方向の長さよりも長い。第５導電層４１－５のＸ方向の長さは、第４導電層４１－４のＸ方向の長さよりも長い。第６導電層４１－６のＸ方向の長さは、第５導電層４１－５のＸ方向の長さよりも長い。
【0045】
＜３．３ メモリピラー＞
次に、メモリピラー６０について説明する。
図３に示すように、複数のメモリピラー６０は、アレイ領域ＡＲに設けられている。複数のメモリピラー６０は、Ｘ方向およびＹ方向に並べて配置されている。
次に、メモリピラー６０について説明する。
図３に示すように、複数のメモリピラー６０は、アレイ領域ＡＲに設けられている。複数のメモリピラー６０は、Ｘ方向およびＹ方向に並べて配置されている。
【0046】
図４に示すように、各メモリピラー６０は、Ｚ方向に延び、積層体３０、絶縁層２４、第３半導体層２３、および第２半導体層２２を貫通している。各メモリピラー６０の下端部は、第１半導体層２１に入り込んでいる。メモリピラー６０は、「柱状体」の一例である。
【0047】
本実施形態では、各メモリピラー６０は、２段構成のピラーであり、下部ピラー６０Ａと、上部ピラー６０Ｂと、接続部６０Ｃとを含む。下部ピラー６０Ａは、第１積層体４０Ａ内をＺ方向に延びている。下部ピラー６０Ａは、例えば、円柱状または逆円錐台形状である。下部ピラー６０Ａは、「第１柱状部」の一例である。上部ピラー６０Ｂは、第２積層体４０Ｂ内をＺ方向に延びている。上部ピラー６０Ｂは、例えば、円柱状または逆円錐台形状である。上部ピラー６０Ｂは、「第２柱状部」の一例である。
【0048】
接続部６０Ｃは、介在部５０内に配置されている。接続部６０Ｃは、Ｚ方向で下部ピラー６０Ａと上部ピラー６０Ｂとの間に設けられ、下部ピラー６０Ａと上部ピラー６０Ｂとを接続する。接続部６０Ｃは、上部ピラー６０Ｂの少なくとも一部（例えば上部ピラー６０Ｂの下端６０Ｂｅ）と比べてＸ方向およびＹ方向の幅が大きい。接続部６０Ｃは、上部ピラー６０Ｂとの間にＸ方向およびＹ方向の幅が異なる段差６９Ｂを有する。また、接続部６０Ｃは、下部ピラー６０Ａの少なくとも一部（例えば下部ピラー６０Ａの上端６０Ａｅ）と比べてＸ方向およびＹ方向の幅が大きい。接続部６０Ｃは、下部ピラー６０Ａとの間にＸ方向およびＹ方向の幅が異なる段差６９Ａを有する。
【0049】
次に、メモリピラー６０の内部構成について説明する。
図５は、図４に示されたメモリセルアレイ１１のＦ５線で囲まれた領域を示す断面図である。メモリピラー６０は、例えば、メモリ膜６１、チャネル層６２、絶縁コア６３、およびキャップ部６４を有する。
図５は、図４に示されたメモリセルアレイ１１のＦ５線で囲まれた領域を示す断面図である。メモリピラー６０は、例えば、メモリ膜６１、チャネル層６２、絶縁コア６３、およびキャップ部６４を有する。
【0050】
（メモリ膜）
図６は、図５に示されたメモリセルアレイ１１のＦ６－Ｆ６線に沿う断面図である。メモリ膜６１は、チャネル層６２の外周側に設けられている。メモリ膜６１は、複数の導電層４１とチャネル層６２との間に配置されている。メモリ膜６１は、環状に形成されるとともに、メモリピラー６０の全長（全高）に亘るようにＺ方向に延びている。メモリ膜６１は、例えば、トンネル絶縁膜６７、チャージトラップ膜６８、およびブロック絶縁膜６９を含む。
図６は、図５に示されたメモリセルアレイ１１のＦ６－Ｆ６線に沿う断面図である。メモリ膜６１は、チャネル層６２の外周側に設けられている。メモリ膜６１は、複数の導電層４１とチャネル層６２との間に配置されている。メモリ膜６１は、環状に形成されるとともに、メモリピラー６０の全長（全高）に亘るようにＺ方向に延びている。メモリ膜６１は、例えば、トンネル絶縁膜６７、チャージトラップ膜６８、およびブロック絶縁膜６９を含む。
【0051】
トンネル絶縁膜６７は、チャネル層６２とチャージトラップ膜６８との間に位置する。トンネル絶縁膜６７は、例えばチャネル層６２の外周面に沿う環状に形成され、チャネル層６２に沿ってＺ方向に延びている。トンネル絶縁膜６７は、チャネル層６２とチャージトラップ膜６８との間の電位障壁である。トンネル絶縁膜６７は、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。
【0052】
チャージトラップ膜６８は、トンネル絶縁膜６７の外周側に設けられている。チャージトラップ膜６８は、トンネル絶縁膜６７とブロック絶縁膜６９との間に配置されている。チャージトラップ膜６８は、例えばトンネル絶縁膜６７の外周面に沿う環状に形成され、トンネル絶縁膜６７に沿ってＺ方向に延びている。チャージトラップ膜６８は、多数の結晶欠陥（捕獲準位）を有し、これら結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜６８は、例えばシリコン窒化物により形成されている。チャージトラップ膜６８のなかで各ワード線ＷＬと並ぶ部分６８ａは、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
【0053】
ブロック絶縁膜６９は、チャージトラップ膜６８の外周側に設けられている。ブロック絶縁膜６９は、複数の導電層４１とチャージトラップ膜６８との間に配置されている。ブロック絶縁膜６９は、例えばチャージトラップ膜６８の外周面に沿う環状に形成され、チャージトラップ膜６８に沿ってＺ方向に延びている。ブロック絶縁膜６９は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜６８へ電荷が注入される現象である。ブロック絶縁膜６９は、例えば、シリコン酸化膜または金属酸化物膜などの複数の絶縁膜が積層された積層構造膜である。金属酸化物の一例は、アルミニウム酸化物である。ブロック絶縁膜６９は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
【0054】
以上のような構成により、各ワード線ＷＬと同じ高さには、メモリピラー６０に隣り合うワード線ＷＬの端部、ブロック絶縁膜６９、チャージトラップ膜６８、トンネル絶縁膜６７、およびチャネル層６２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜６１は、電荷蓄積部として、チャージトラップ膜６８に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
【0055】
（チャネル層）
チャネル層６２は、メモリ膜６１の内側に設けられている。チャネル層６２は、環状に形成されるとともに、メモリピラー６０の全長（全高）に亘るようにＺ方向に延びている。本実施形態では、メモリ膜６１のなかでソース線ＳＬと同じ高さに位置する部分は除去されている（図５参照）。これにより、チャネル層６２の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。チャネル層６２は、ポリシリコンのような半導体材料で形成されている。チャネル層６２は、不純物がドープされていてもよい。チャネル層６２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
チャネル層６２は、メモリ膜６１の内側に設けられている。チャネル層６２は、環状に形成されるとともに、メモリピラー６０の全長（全高）に亘るようにＺ方向に延びている。本実施形態では、メモリ膜６１のなかでソース線ＳＬと同じ高さに位置する部分は除去されている（図５参照）。これにより、チャネル層６２の下端部は、ソース線ＳＬに接してソース線ＳＬと接続されている。チャネル層６２は、ポリシリコンのような半導体材料で形成されている。チャネル層６２は、不純物がドープされていてもよい。チャネル層６２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
【0056】
（絶縁コア）
絶縁コア６３は、チャネル層６２の内側に設けられている。絶縁コア６３は、チャネル層６２の内部の一部を埋めている。絶縁コア６３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア６３は、メモリピラー６０の上端部を除いてメモリピラー６０の大部分に亘るようにＺ方向に延びている。絶縁コア６３の一部は、チャネル層６２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。
絶縁コア６３は、チャネル層６２の内側に設けられている。絶縁コア６３は、チャネル層６２の内部の一部を埋めている。絶縁コア６３は、シリコン酸化物のような絶縁材料で形成されている。絶縁コア６３は、メモリピラー６０の上端部を除いてメモリピラー６０の大部分に亘るようにＺ方向に延びている。絶縁コア６３の一部は、チャネル層６２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。
【0057】
（キャップ部）
図５に戻り、キャップ部６４について説明する。キャップ部６４は、絶縁コア６３の上方に設けられている（図５参照）。キャップ部６４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部６４は、不純物がドープされていてもよい。キャップ部６４は、チャネル層６２の上端部の内周側に設けられ、チャネル層６２と一体に形成されている。キャップ部６４は、チャネル層６２の上端部とともに、メモリピラー６０の上端部を形成している。キャップ部６４には、メモリピラー用のコンタクト８０がＺ方向で接する。
図５に戻り、キャップ部６４について説明する。キャップ部６４は、絶縁コア６３の上方に設けられている（図５参照）。キャップ部６４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部６４は、不純物がドープされていてもよい。キャップ部６４は、チャネル層６２の上端部の内周側に設けられ、チャネル層６２と一体に形成されている。キャップ部６４は、チャネル層６２の上端部とともに、メモリピラー６０の上端部を形成している。キャップ部６４には、メモリピラー用のコンタクト８０がＺ方向で接する。
【0058】
＜３．４ 分断部＞
次に図４に戻り、分断部７０について説明する。分断部７０は、積層体３０をＹ方向に分断する壁部である。複数の分断部７０（図４では１つのみ示す）は、Ｙ方向に互いに離間して配置されている。分断部７０は、Ｚ方向に延びており、積層体３０を貫通している。分断部７０は、Ｘ方向に沿って延びており、アレイ領域ＡＲを間に挟んで一対の階段領域ＳＲａ，ＳＲｂに亘る。分断部７０は、例えば、絶縁部７１と、導電部７２とを含む。
次に図４に戻り、分断部７０について説明する。分断部７０は、積層体３０をＹ方向に分断する壁部である。複数の分断部７０（図４では１つのみ示す）は、Ｙ方向に互いに離間して配置されている。分断部７０は、Ｚ方向に延びており、積層体３０を貫通している。分断部７０は、Ｘ方向に沿って延びており、アレイ領域ＡＲを間に挟んで一対の階段領域ＳＲａ，ＳＲｂに亘る。分断部７０は、例えば、絶縁部７１と、導電部７２とを含む。
【0059】
絶縁部７１は、Ｚ方向に延びており、積層体３０、絶縁層２４、および第３半導体層２３を貫通している。絶縁部７１は、積層体３０に含まれる複数の導電層４１の各々をＹ方向に分断している。絶縁部７１は、シリコン酸化物のような絶縁材料により形成されている。
【0060】
導電部７２は、絶縁部７１の内部に設けられている。導電部７２は、Ｚ方向に延び、積層体３０、絶縁層２４、および第３半導体層２３を貫通している。導電部７２の下端は、ソース線ＳＬと接続されている。導電部７２は、タングステンのような導電材料で形成されている。導電部７２は、ソース線ＳＬとメモリセルアレイ１１内の配線とを接続する電気接続部である。
【0061】
＜３．５ メモリピラー用のコンタクト＞
次に図３に戻り、メモリピラー用のコンタクト８０について説明する。コンタクト８０は、メモリピラー６０と上部配線部１００に含まれるビット線ＢＬとを接続する電気接続部である。複数のコンタクト８０は、上方から見た場合、複数のメモリピラー６０に対応する位置に配置されている。各コンタクト８０は、Ｚ方向に延びており、ビット線ＢＬとメモリピラー６０のキャップ部６４とを電気的に接続する。
次に図３に戻り、メモリピラー用のコンタクト８０について説明する。コンタクト８０は、メモリピラー６０と上部配線部１００に含まれるビット線ＢＬとを接続する電気接続部である。複数のコンタクト８０は、上方から見た場合、複数のメモリピラー６０に対応する位置に配置されている。各コンタクト８０は、Ｚ方向に延びており、ビット線ＢＬとメモリピラー６０のキャップ部６４とを電気的に接続する。
【0062】
＜３．６ 導電層用のコンタクト＞
次に、導電層用のコンタクト９０について説明する。コンタクト９０は、導電層４１と上部配線部１００に含まれる配線１０１とを接続する電気接続部である。複数のコンタクト９０は、階段領域ＳＲａ，ＳＲｂに設けられている。複数のコンタクト９０は、上方から見た場合、複数の導電層４１のテラス部４１ｔに対応する位置に配置されている。複数のコンタクト９０は、Ｚ方向に延びており、Ｚ方向の長さが互いに異なる。
次に、導電層用のコンタクト９０について説明する。コンタクト９０は、導電層４１と上部配線部１００に含まれる配線１０１とを接続する電気接続部である。複数のコンタクト９０は、階段領域ＳＲａ，ＳＲｂに設けられている。複数のコンタクト９０は、上方から見た場合、複数の導電層４１のテラス部４１ｔに対応する位置に配置されている。複数のコンタクト９０は、Ｚ方向に延びており、Ｚ方向の長さが互いに異なる。
【0063】
例えば、複数のコンタクト９０は、コンタクト９０－１と、コンタクト９０－２と、コンタクト９０－３とを含む。コンタクト９０－１は、第１導電層４１－１のテラス部４１ｔに対応して設けられ、第１導電層４１－１のテラス部４１ｔに接する。コンタクト９０－２は、コンタクト９０－１よりも下方に長く延びている。コンタクト９０－２は、第２導電層４１－２のテラス部４１ｔに対応して設けられ、第２導電層４１－２のテラス部４１ｔに接する。コンタクト９０－３は、コンタクト９０－２よりも下方に長く延びている。コンタクト９０－３は、第３導電層４１－３のテラス部４１ｔに対応して設けられ、第３導電層４１－３のテラス部４１ｔに接する。
【0064】
さらに、複数のコンタクト９０は、コンタクト９０－４と、コンタクト９０－５と、コンタクト９０－６とを含む。コンタクト９０－４は、コンタクト９０－３よりも下方に長く延びている。コンタクト９０－４は、第４導電層４１－４のテラス部４１ｔに対応して設けられ、第４導電層４１－４のテラス部４１ｔに接する。コンタクト９０－５は、コンタクト９０－４よりも下方に長く延びている。コンタクト９０－５は、第５導電層４１－５のテラス部４１ｔに対応して設けられ、第５導電層４１－５のテラス部４１ｔに接する。コンタクト９０－６は、コンタクト９０－５よりも下方に長く延びている。コンタクト９０－６は、第６導電層４１－６のテラス部４１ｔに対応して設けられ、第６導電層４１－６のテラス部４１ｔに接する。
【0065】
＜３．７ 支持体＞
次に、支持体ＨＲについて説明する。支持体ＨＲは、積層体３０内をＺ方向に延びた柱状体である。支持体ＨＲは、例えば、絶縁材料で形成されてもよいし、メモリピラー６０と同様の構成を有してもよい。複数の支持体ＨＲは、階段領域ＳＲａ，ＳＲｂに設けられている。支持体ＨＲは、後述する置換工程において犠牲層１２１が除去された状態で、階段領域ＳＲａ，ＳＲｂにおいて複数の絶縁層４２を支持する支持部である。
次に、支持体ＨＲについて説明する。支持体ＨＲは、積層体３０内をＺ方向に延びた柱状体である。支持体ＨＲは、例えば、絶縁材料で形成されてもよいし、メモリピラー６０と同様の構成を有してもよい。複数の支持体ＨＲは、階段領域ＳＲａ，ＳＲｂに設けられている。支持体ＨＲは、後述する置換工程において犠牲層１２１が除去された状態で、階段領域ＳＲａ，ＳＲｂにおいて複数の絶縁層４２を支持する支持部である。
【0066】
＜３．８ 上部配線部＞
次に、上部配線部１００について説明する。上部配線部１００は、積層体３０の上方に配置された複数の配線１０１を含む。上部配線部１００は、例えば、複数のビット線ＢＬと、複数の配線１０１とを含む。
次に、上部配線部１００について説明する。上部配線部１００は、積層体３０の上方に配置された複数の配線１０１を含む。上部配線部１００は、例えば、複数のビット線ＢＬと、複数の配線１０１とを含む。
【0067】
各ビット線ＢＬは、対応するメモリピラー用のコンタクト８０の上に配置されている。ビット線ＢＬは、コンタクト８０を介して、メモリピラー６０のチャネル層６２に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元状に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。
【0068】
各配線１０１は、後述する導電層用のコンタクト９０の上に配置されている。配線１０１は、コンタクト９０を介して、導電層４１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）に接続されている。これにより、配線１０１に電圧を印加することで、所望の導電層４１に電圧を印加することができる。
【0069】
＜４．介在部の構成＞
次に、介在部５０の構成について説明する。
図７は、図３に示されたメモリセルアレイ１１のＦ７線で囲まれた領域を示す断面図である。なお図７において一点鎖線Ｍ１１で囲まれた領域の構造は、実際には、図８から図１０に示すようなスリミング加工を含む階段領域の形成工程により形成される構造（図１０中の（ｇ）において一点鎖線Ｍ１２で示されるような階段構造）を含む。ただし、図７では、説明の便宜上、一点鎖線Ｍ１１で囲まれた領域の構造を簡略化して図示している。これは、本実施形態の製造方法を説明するための図１３および図１４、並びに、第２実施形態以降で示されるいくつかの図でも同様である。
次に、介在部５０の構成について説明する。
図７は、図３に示されたメモリセルアレイ１１のＦ７線で囲まれた領域を示す断面図である。なお図７において一点鎖線Ｍ１１で囲まれた領域の構造は、実際には、図８から図１０に示すようなスリミング加工を含む階段領域の形成工程により形成される構造（図１０中の（ｇ）において一点鎖線Ｍ１２で示されるような階段構造）を含む。ただし、図７では、説明の便宜上、一点鎖線Ｍ１１で囲まれた領域の構造を簡略化して図示している。これは、本実施形態の製造方法を説明するための図１３および図１４、並びに、第２実施形態以降で示されるいくつかの図でも同様である。
【0070】
本実施形態では、介在部５０の少なくとも一部は、第１層５１、第２層５２、および第３層５３を含む。
【0071】
＜４．１ 第１層＞
第１層５１は、第１積層体４０Ａ上に配置されている。第１層５１は、第１絶縁材料を含む絶縁層である。第１絶縁材料は、例えば、酸素を含む。第１絶縁材料は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）により形成されたシリコン酸化物（ＳｉＯ２）である。第１層５１は、Ｘ方向およびＹ方向に沿う。第１層５１のＺ方向の厚さＴ５１は、例えば、絶縁層４２のＺ方向の厚さＴ４２よりも大きい。ただし、第１層５１のＺ方向の厚さＴ５１は、絶縁層４２のＺ方向の厚さＴ４２と同じでもよく、絶縁層４２のＺ方向の厚さＴ４２よりも小さくてもよい。
第１層５１は、第１積層体４０Ａ上に配置されている。第１層５１は、第１絶縁材料を含む絶縁層である。第１絶縁材料は、例えば、酸素を含む。第１絶縁材料は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）により形成されたシリコン酸化物（ＳｉＯ２）である。第１層５１は、Ｘ方向およびＹ方向に沿う。第１層５１のＺ方向の厚さＴ５１は、例えば、絶縁層４２のＺ方向の厚さＴ４２よりも大きい。ただし、第１層５１のＺ方向の厚さＴ５１は、絶縁層４２のＺ方向の厚さＴ４２と同じでもよく、絶縁層４２のＺ方向の厚さＴ４２よりも小さくてもよい。
【0072】
＜４．２ 第２層＞
第２層５２は、第１層５１よりも上方に配置され、第１層５１と第２積層体４０Ｂとの間に位置する。第２層５２は、上記第１絶縁材料を含む絶縁層である。すなわち、第１層５１および第２層５２は、同じ絶縁材料で形成されている。第２層５２は、Ｘ方向およびＹ方向に沿う。第２層５２のＺ方向の厚さＴ５２は、例えば、絶縁層４２のＺ方向の厚さＴ４２よりも大きい。ただし、第２層５２のＺ方向の厚さＴ５２は、絶縁層４２のＺ方向の厚さＴ４２と同じでもよく、絶縁層４２のＺ方向の厚さＴ４２よりも小さくてもよい。
第２層５２は、第１層５１よりも上方に配置され、第１層５１と第２積層体４０Ｂとの間に位置する。第２層５２は、上記第１絶縁材料を含む絶縁層である。すなわち、第１層５１および第２層５２は、同じ絶縁材料で形成されている。第２層５２は、Ｘ方向およびＹ方向に沿う。第２層５２のＺ方向の厚さＴ５２は、例えば、絶縁層４２のＺ方向の厚さＴ４２よりも大きい。ただし、第２層５２のＺ方向の厚さＴ５２は、絶縁層４２のＺ方向の厚さＴ４２と同じでもよく、絶縁層４２のＺ方向の厚さＴ４２よりも小さくてもよい。
【0073】
＜４．３ 第３層＞
（第３層の構成）
第３層５３は、Ｚ方向で第１層５１と第２層５２との間に配置されている。本実施形態では、第３層５３は、第２絶縁材料を含む絶縁層である。第２絶縁材料は、上記第１絶縁材料とは異なる絶縁材料である。すなわち、第３層５３は、第１層５１および第２層５２とは異なる材料で形成されている。
（第３層の構成）
第３層５３は、Ｚ方向で第１層５１と第２層５２との間に配置されている。本実施形態では、第３層５３は、第２絶縁材料を含む絶縁層である。第２絶縁材料は、上記第１絶縁材料とは異なる絶縁材料である。すなわち、第３層５３は、第１層５１および第２層５２とは異なる材料で形成されている。
【0074】
第３層５３は、Ｘ方向およびＹ方向に沿う。第３層５３のＺ方向の厚さＴ５３は、例えば、第１層５１のＺ方向の厚さＴ５１よりも小さく、第２層５２のＺ方向の厚さＴ５２よりも小さい。例えば、第３層５３のＺ方向の厚さＴ５３は、第１層５１のＺ方向の厚さＴ５１よりも、導電層４１のＺ方向の厚さＴ４１に近い。本実施形態では、第３層５３のＺ方向の厚さＴ５３は、導電層４１のＺ方向の厚さＴ４１と同じである。ただし、第３層５３のＺ方向の厚さＴ５３は、導電層４１のＺ方向の厚さＴ４１よりも大きくてもよく、小さくてもよい。
【0075】
第２絶縁材料は、第１エッチャントに対して上記第１絶縁材料よりもシリコン窒化物（ＳｉＮ）に近い特性を有するとともに、第１エッチャントとは異なる第２エッチャントに対して上記シリコン窒化物（ＳｉＮ）よりも上記第１絶縁材料に近い特性を有する。例えば、第２絶縁材料は、上記第１エッチャントに対して上記第１絶縁材料よりもシリコン窒化物（ＳｉＮ）に近い選択比を有するとともに、上記第２エッチャントに対して上記シリコン窒化物（ＳｉＮ）よりも上記第１絶縁材料に近い選択比を有する。
【0076】
第１エッチャントは、例えば、複数の犠牲層１２１（後述）および複数の絶縁層４２を所望の形状に加工するエッチングを行うためのエッチャントである。第１エッチャントは、例えば、炭素およびフッ素を含むガスである。第１エッチャントは、例えば、ＣｘＨｙＦｚガスである。ただし、Ｃは炭素、Ｈは水素、Ｆはフッ素を表し、ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数を表す（ｘ≧１、ｙ≧０、ｚ≧１）。ｙ＝０の場合、ＣｘＨｙＦｚはフルオロカーボンであり、ｙ≠０の場合、ＣｘＨｙＦｚはハイドロフルオロカーボンである。ＣｘＨｙＦｚガスは、例えば、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、またはＣＨ２Ｆ２ガスなどである。
【0077】
第２エッチャントは、例えば、複数の犠牲層１２１を複数の導電層４１に置換する置換工程において、複数の犠牲層１２１を除去するために用いられるエッチャントである。第２エッチャントは、例えば、リン酸を含む溶液である。第２エッチャントは、例えば、ホットリン酸（Ｈ３ＰＯ４）を含む溶液である。
【0078】
上記特性を有する第２絶縁材料は、例えば、窒素を含む絶縁材料である。例えば、第２絶縁材料は、炭素および窒素を含む絶縁材料である。第２絶縁材料は、例えば、シリコン炭窒化物（ＳｉＣＮ）である。第２絶縁材料は、「第１材料」の一例である。例えば、第３層５３がシリコン炭窒化物で形成された場合、後述する階段構造の形成工程において、絶縁層４２の加工時には、シリコン酸化物（ＳｉＯ２）である絶縁層４２に対して選択比をとることができ、犠牲層１２１の加工時には、シリコン窒化物（ＳｉＮ）である犠牲層１２１と同等のエッチングレートで第３層５３を削ることができる。
【0079】
第３層５３は、少なくとも階段領域ＳＲａ，ＳＲｂに設けられている。本実施形態では、第３層５３は、アレイ領域ＡＲと、一対の階段領域ＳＲａ，ＳＲｂとに亘り設けられている。Ｚ方向から見た場合（例えば上方から見た場合）、第３層５３のＸ方向の端５３ｅは、第３導電層４１－３のＸ方向の端４１ｅ１と、第４導電層４１－４のＸ方向の端４１ｅ２との間に位置する。
【0080】
（第３層の作用）
次に、第３層５３の作用について説明する。
図８から図１０は、階段領域Ｓａ，Ｓｂの形成工程を説明するための断面図である。本実施形態では、２つ以上（例えば３つ以上）の導電層４１のテラス部４１ｔを一括して形成する加工（以下「階段多段加工」と称する）が行われる。例えば、図８から図１０は、３つの導電層４１のテラス部４１ｔを一括して形成する階段多段加工を示す。
次に、第３層５３の作用について説明する。
図８から図１０は、階段領域Ｓａ，Ｓｂの形成工程を説明するための断面図である。本実施形態では、２つ以上（例えば３つ以上）の導電層４１のテラス部４１ｔを一括して形成する加工（以下「階段多段加工」と称する）が行われる。例えば、図８から図１０は、３つの導電層４１のテラス部４１ｔを一括して形成する階段多段加工を示す。
【0081】
まず、積層体１１０が形成される（図８中の（ａ）参照）。積層体１１０は、第１積層体１２０Ａ、介在部５０、第２積層体１２０Ｂ、および絶縁層５９を含む。第１積層体１２０Ａは、第１積層体４０Ａの元になる積層体である。第１積層体１２０Ａでは、複数の犠牲層１２１Ａおよび複数の絶縁層４２Ａが１層ずつ交互に積層されている。犠牲層１２１Ａは、後に行われる置換工程（後述）において導電層４１Ａに置換される層である。犠牲層１２１Ａは、例えば、シリコン窒化物（ＳｉＮ）により形成されている。犠牲層１２１Ａは、「第１膜」の一例である。
【0082】
同様に、第２積層体１２０Ｂは、第２積層体４０Ｂの元になる積層体である。第２積層体１２０Ｂは、介在部５０を間に介在させて、第１積層体１２０Ａの上方に配置される。第２積層体１２０Ｂでは、複数の犠牲層１２１Ｂおよび複数の絶縁層４２Ｂが１層ずつ交互に積層されている。犠牲層１２１Ｂは、後に行われる置換工程において導電層４１Ｂに置換される層である。犠牲層１２１Ｂは、例えば、シリコン窒化物（ＳｉＮ）により形成されている。犠牲層１２１Ｂは、「第３膜」の一例である。以下では、犠牲層１２１Ａと、犠牲層１２１Ｂとを区別しない場合、単に「犠牲層１２１」と称する。
【0083】
介在部５０は、第１層５１、第２層５２、および第３層５３を有する。介在部５０は、第１積層体１２０Ａと、第２積層体１２０Ｂとの間に配置される。絶縁層５９は、第２積層体１２０Ｂの上部に設けられている。
【0084】
次に、積層体１１０上にレジスト層Ｒ１を形成し、パターニングにより積層体１１０の上面の所定箇所だけを露出させる。次に、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、犠牲層１２１を１層だけ加工する（図８中の（ｂ）参照）。これにより、それぞれ第１底面Ｂａを持つ複数の窪みＨが形成される。
【0085】
ここで、第１エッチャントを用いた異方性エッチングでは、犠牲層１２１と絶縁層４２との界面を目標に窪みＨの深さの制御が可能である。以下では、犠牲層１２１の下面（すなわち絶縁層４２の上面）を目標に窪みＨの深さの制御が行われる例について説明する。なおこの例に代えて、犠牲層１２１の上面（すなわち絶縁層４２の下面）を目標に窪みＨの深さの制御が行われてもよい。
【0086】
次に、レジスト層Ｒ１に対して等方性エッチングを行い、レジスト層Ｒ１のスリミングを行う。そして、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、絶縁層４２および犠牲層１２１をさらに１層ずつ加工する（図９中の（ｃ）参照）。これにより、それぞれ第１底面Ｂａおよび第２底面Ｂｂを持つ複数の窪みＨが形成される。
【0087】
次に、レジスト層Ｒ１に対して追加の等方性エッチングを行い、レジスト層Ｒ１のスリミングを行う。そして、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、絶縁層４２および犠牲層１２１をさらに１層ずつ加工する（図９中の（ｄ）参照）。これにより、それぞれ第１底面Ｂａ、第２底面Ｂｂ、および第３底面Ｂｃを持つ複数の窪みＨが形成される。
【0088】
これにより、３つの導電層４１を一括して加工するための複数の窪みＨが形成される。各窪みＨの底部は、１つ以上（例えば２つ以上）の段差Ｓｔと、段差Ｓｔにより高さが異なる２つ以上の底面（例えば底面Ｂａ，Ｂｂ，Ｂｃ）とを有する。段差Ｓｔは、１層の絶縁層４２と１層の犠牲層１２１の合計の厚さに対応する高さを有する。図８に示す例では、窪みＨの底部は、２つの段差Ｓｔを有する。
【0089】
積層体１１０に設けられた複数の窪みＨは、例えば、第１窪みＨ１、第２窪みＨ２、第３窪みＨ３、および第４窪みＨ４を含む。第２窪みＨ２は、アレイ領域ＡＲから見て第１窪みＨ１よりも遠くに位置する。第３窪みＨ３は、アレイ領域ＡＲから見て第２窪みＨ２よりも遠くに位置する。第４窪みＨ４は、アレイ領域ＡＲから見て第３窪みＨ３よりも遠くに位置する。
【0090】
次に、第１窪みＨ１の内部をマスクとなる犠牲体Ｒ２で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行う。これにより、第２窪みＨ２、第３窪みＨ３、および第４窪みＨ４の各々について、絶縁層４２および犠牲層１２１をさらに３層ずつ加工する（図９中の（ｅ）参照）。
【0091】
次に、第１窪みＨ１および第２窪みＨ２の内部をマスクとなる犠牲体Ｒ２で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行う。これにより、第３窪みＨ３および第４窪みＨ４の各々について、絶縁層４２および犠牲層１２１をさらに３層ずつ加工する（図１０中の（ｆ）参照）。図１０に示す例では、第３窪みＨ３および第４窪みＨ４は、介在部５０を貫通するように深く掘られる。これにより、第３窪みＨ３および第４窪みＨ４は、第１積層体４０Ａの内部に達する。
【0092】
次に、第１窪みＨ１、第２窪みＨ２、および第３窪みＨ３の内部をマスクとなる犠牲体Ｒ２で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、第４窪みＨ４について、絶縁層４２および犠牲層１２１をさらに３層ずつ加工する（図１０中の（ｇ）参照）。このような加工を繰り返すことで、３つの導電層４１のテラス部４１ｔが一括して形成される階段多段加工が行われる。これにより、導電層４１の加工を１層ずつ行う場合と比べて、少ない工程数で階段領域ＳＲａ，ＳＲｂと形成することができる。
【0093】
ここで本実施形態では、介在部５０に第３層５３が設けられている。第３層５３は、第１エッチャントに対して第１層５１および第２層５２よりも犠牲層１２１に近い特性を有する。このため、第３層５３は、介在部５０に達する窪みＨが形成される場合に、犠牲層１２１と類似した挙動を示す。このため、窪みＨが持つ１つの底面（例えば第１から第３の底面Ｂａ，Ｂｂ，Ｂｃのいずれか）に対して第３層５３がストッパ層のような役割を果たし、窪みＨの底部の深さ位置の制御が容易になる。例えば、図１０中の（ｆ）に示す例では、第３層５３が存在することで、窪みＨ３および窪みＨ４の各々の第３底面Ｂｃの高さ位置の精度が向上する。
【0094】
これにより、介在部５０の内部において、目標とする深さ位置に窪みＨの底部を形成しやすくなる。これにより、多段階段加工を行うための窪みＨの一部が介在部５０に存在する場合であっても、第１積層体４０Ａ、第２積層体４０Ｂ、および介在部５０に亘り、多段階段加工により形成される階段形状の段差のピッチが均一になりやすい。このため、第１積層体４０Ａ、第２積層体４０Ｂ、および介在部５０に亘り、多段階段加工を連続して行うことができる。
【0095】
本実施形態では、窪みＨのなかで第３底面Ｂｃの上方に位置する空間が「第１空間部Ｓ１」の一例である。窪みＨのなかで第２底面Ｂｂの上方に位置する空間が「第２空間部Ｓ２」の一例である。窪みＨのなかで第１底面Ｂａの上方に位置する空間が「第３空間部Ｓ３」の一例である。本実施形態では、ある階段多段加工において、第１空間部Ｓ１が第３層５３に達して第３層５３によって深さが制御され、第２空間部Ｓ２が１つの犠牲層１２１Ａに達して犠牲層１２１Ａによって深さが制御され、第３空間部Ｓ３が別の１つの犠牲層１２１Ａに達して犠牲層１２１Ａによって深さが制御される（図９中の（ｆ）参照）。
【0096】
＜５．半導体記憶装置の製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図１１から図１４は、半導体記憶装置１の製造方法を説明するための断面図である。ここで、製造途中の下部構造体２０Ａは、第２半導体層２２に代えて、犠牲層２２Ａを有する。犠牲層２２Ａは、例えば公知の方法により後工程で第２半導体層２２に置換される。これにより、下部構造体２０Ａから下部構造体２０が形成される（図１３中の（ｉ）参照）。
次に、半導体記憶装置１の製造方法について説明する。
図１１から図１４は、半導体記憶装置１の製造方法を説明するための断面図である。ここで、製造途中の下部構造体２０Ａは、第２半導体層２２に代えて、犠牲層２２Ａを有する。犠牲層２２Ａは、例えば公知の方法により後工程で第２半導体層２２に置換される。これにより、下部構造体２０Ａから下部構造体２０が形成される（図１３中の（ｉ）参照）。
【0097】
本実施形態では、下部構造体２０Ａ上に犠牲層１２１Ａと絶縁層４２Ａとを１層ずつ交互に積層することで第１積層体１２０Ａが形成される。次に、第１積層体１２０Ａ上に、第１層５１、第３層５３、第２層５２が順に積層されることで介在部５０が形成される。次に、第１積層体１２０Ａに対して第１穴１３１Ａおよび第２穴１３２Ａが形成される。第１穴１３１Ａおよび第２穴１３２Ａは、介在部５０および第１積層体１２０Ａ内をＺ方向に延びた穴である（図１１中の（ａ）参照）。第１穴１３１Ａは、メモリピラー６０の下部ピラー６０Ａが形成されるための穴である。第２穴１３２Ａは、支持体ＨＲの下部が形成されるための穴である。
【0098】
次に、第１穴１３１ＡがマスクＭ１により塞がれた状態でシリコン酸化物のような絶縁材料が供給され、第２穴１３２Ａの内部を埋める絶縁体１３５が形成される（図１１中の（ｂ）参照）。次に、マスクＭ１が除去されてカーボンのような犠牲体材料が供給され、第１穴１３１Ａの内部を埋める犠牲体１３６が形成される。次に、エッチングにより犠牲体１３６の上部が除去される（図１１中の（ｃ）参照）。次に、エッチングにより第１穴１３１Ａの上端部が拡径される（図１２中の（ｄ）参照）。
【0099】
図１５は、第１穴１３１Ａの上端部を拡径する工程の詳細を説明するための図である。第１穴１３１Ａの上端部を拡径する工程では、まず、ウェットエッチングにより介在部５０の第１層５１および第２層５２が除去される。これにより、第３層５３を除く部分で第１穴１３１Ａの上端部が拡径される。次に、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）によりエッチバックを行うことで、第３層５３の不要な端部が除去される。これにより、第１穴１３１Ａの上端部を拡径する工程が完了する。
【0100】
図１１に戻り、残りの工程について説明する。次に、カーボンのような犠牲体材料が供給され、拡径された第１穴１３１Ａの上端部を埋める犠牲体１３６が形成される。
【0101】
次に、介在部５０上に犠牲層１２１Ｂと絶縁層４２Ｂとを１層ずつ交互に積層することで第２積層体１２０Ｂが形成される。これにより、第１積層体１２０Ａ、介在部５０、および第２積層体１２０Ｂを含む積層体１１０が形成される。次に、第２積層体１２０Ｂに対して第３穴１３１Ｂおよび第４穴１３２Ｂが形成される。第３穴１３１Ｂおよび第４穴１３２Ｂは、第２積層体４０Ｂ内をＺ方向に延びた穴である。第３穴１３１Ｂは、メモリピラー６０の上部ピラー６０Ｂが形成されるための穴である。第３穴１３１Ｂは、第１穴１３１Ａに繋がる。第４穴１３２Ｂは、支持体ＨＲの上部が形成されるための穴である。第４穴１３２Ｂは、第２穴１３２Ａに繋がる。（図１２中の（ｆ）参照）。
【0102】
次に、第１穴１３１Ａから犠牲体１３６が除去され、第１穴１３１Ａおよび第３穴１３１Ｂの内部にメモリピラー６０が形成される。また、第４穴１３２Ｂの内部に絶縁材料が供給されることで、第２穴１３２Ａと第４穴１３２Ｂとに亘る支持体ＨＲが形成される。なお以降の図では、図面の見やすさのため、支持体ＨＲは破線で示す。
【0103】
次に、図８から図１０を参照して先に説明した階段多段加工により、複数の犠牲層１２１の端部が階段状に加工される（図１３中の（ｇ）参照）。次に、階段領域ＳＲａ，ＳＲｂに絶縁材料が供給され、複数の犠牲層１２１の端部を埋める絶縁部１４１が形成される（図１３中の（ｈ）参照）。
【0104】
次に、分断部７０を形成するためのスリットＳＬＴ（図２０参照）が積層体３０に形成さ、スリットＳＬＴを通じたエッチング（第２エッチャントを用いたエッチング）により犠牲層１２１が除去される（図１３中の（ｉ）参照）。このとき、第３層５３は、第２エッチャントでは除去されず、介在部５０の一部として残る。次に、犠牲層１２１が除去された空間に導電材料が供給され、導電層４１が形成される。これにより、複数の犠牲層１２１が複数の導電層４１に置換される置換工程が行われる（図１４中の（ｊ）参照）。これにより、積層体３０が形成される。
【0105】
次に、複数のコンタクト９０を設けるための複数の穴１４５が積層体３０に設けられる（図１４中の（ｋ）参照）。次に、複数の穴１４５の内部に導電材料が供給され、複数のコンタクト９０が形成される（図１４中の（ｌ）参照）。その後、上部配線部１００などが形成され、半導体記憶装置１が完成する。
【0106】
＜６．利点＞
半導体記憶装置の高密度化においては、メモリセルトランジスタＭＴを含む積層体の高積層化が有効である。この実現のためには、高積層化された積層体をＺ方向に加工するＨＡＲＨ（High Aspect Ratio Hole）エッチング技術が必要になる。しかしながら、ＨＡＲＨエッチングにおいては、（１）高アスペクト化に伴う（イオン供給量の減少による）ホール底のエッチングレートの低下、すなわちスループットの低下、（２）斜め入射イオンのアタックによる最大ホール径の増大などが課題として存在する。
半導体記憶装置の高密度化においては、メモリセルトランジスタＭＴを含む積層体の高積層化が有効である。この実現のためには、高積層化された積層体をＺ方向に加工するＨＡＲＨ（High Aspect Ratio Hole）エッチング技術が必要になる。しかしながら、ＨＡＲＨエッチングにおいては、（１）高アスペクト化に伴う（イオン供給量の減少による）ホール底のエッチングレートの低下、すなわちスループットの低下、（２）斜め入射イオンのアタックによる最大ホール径の増大などが課題として存在する。
【0107】
ＨＡＲＨエッチングを高アスペクト化せずに、積層体の高積層化する方法としては、Ｚ方向において積層体を複数に分割し、低積層の積層体の形成とＨＡＲＨエッチングとの組み合わせを繰り返すこと（以下「マルチＴｉｅｒ化」とする）により、積層体の高積層化を図ることが可能になる。ただしこの場合、工程数の増加が課題となる。工程数を削減するためには、階段部に含まれる複数の段差を一括して形成する階段多段加工が有効になる。
【0108】
しかしながら、マルチＴｉｅｒ化を実現する場合、積層体の分割部分には、メモリピラーの多段構成の柱状体を接続する接続部を設けるための介在部が存在する。このため、積層体の分割部分では、積層体に含まれる導電層４１と絶縁層４２とのピッチが崩れている（不等ピッチが存在する）。その結果、上述した階段多段加工を行う場合、積層体の分割部分において、階段多段加工のずれが生じてしまい、オーバエッチングに起因する加工不良などを生じる場合がある。このため、半導体記憶装置の製造性の向上が難しい。
【0109】
一方で、本実施形態では、半導体記憶装置１は、第１積層体４０Ａと第２積層体４０Ｂとの間に配置された介在部５０を有する。介在部５０の少なくとも一部は、第１絶縁材料を含む第１層５１と、Ｚ方向で第１層５１と第２積層体４０Ｂとの間に配置され、第１絶縁材料を含む第２層５２と、Ｚ方向で第１層５１と第２層５２との間に配置され、第１絶縁材料とは異なる第１材料を含む第３層５３とを有する。このような構成によれば、積層体３０に含まれる犠牲層１２１と同様に、第３層５３がストッパ層のような役割を果たすため、窪みＨの底部の深さ位置の制御が容易になる。このため、オーバエッチングに起因する加工不良などの発生を抑制することができる。これにより、半導体記憶装置１の製造性の向上を図ることができる。
【0110】
本実施形態では、上記第１材料は、第１絶縁材料とは異なる第２絶縁材料である。このような構成よれば、メモリピラー６０または導電層４１に対して第３層５３が電気的な影響を与えることを抑制することができる。これにより、電気的特性にも優れた半導体記憶装置１を提供しやすくなる。
【0111】
本実施形態では、上記第２絶縁材料は、第１エッチャントに対して第１絶縁材料よりもシリコン窒化物に近い特性を有し、第１エッチャントとは異なる第２エッチャントに対してシリコン窒化物よりも第１絶縁材料に近い特性を有する。このような構成によれば、階段部の加工時には、第３層５３が積層体１１０内の犠牲層１２１と同じ役割を果たすことができるとともに、犠牲層１２１が導電層４１に置換される置換工程において、第３層５３が導電材料に置換されずに残ることができる。これにより、上述したように電気的特性にも優れた半導体記憶装置１を提供しやすくなる。
【0112】
（第２実施形態）
次に、第２実施形態について説明する。第２実施形態は、第３層５３が階段領域ＳＲａ，ＳＲｂのみに設けられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。なお本実施形態の図面では、説明の便宜上、Ｘ方向に沿う断面図に分断部７０を図示する。
次に、第２実施形態について説明する。第２実施形態は、第３層５３が階段領域ＳＲａ，ＳＲｂのみに設けられた点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。なお本実施形態の図面では、説明の便宜上、Ｘ方向に沿う断面図に分断部７０を図示する。
【0113】
図１６は、第２実施形態の半導体記憶装置１Ａの一部を示す断面図である。本実施形態では、介在部５０は、第１部分１５１と、第２部分１５２とを有する。
【0114】
第１部分１５１は、介在部５０のなかでアレイ領域ＡＲに含まれる部分である。第１部分１５１は、１つの絶縁層１６１により形成されている。絶縁層１６１は、Ｚ方向で、第１積層体４０Ａと第２積層体４０Ｂとの間に配置されている。絶縁層１６１は、Ｘ方向およびＹ方向に沿う。絶縁層１６１は、上記第１絶縁材料により形成されている。
【0115】
第２部分１５２は、介在部５０のなかで階段領域ＳＲａ，ＳＲｂに含まれる部分である。第２部分１５２は、第１層５１、第２層５２、および第３層５３を含む。すなわち、本実施形態では、第３層５３は、階段領域ＳＲａ，ＳＲｂのみに設けられ、アレイ領域ＡＲには設けられていない。本実施形態では、第３層５３は、第３層５３のアレイ領域ＡＲ側の端に、上方に向けて起立した起立部５３ｓを有する。
【0116】
次に、半導体記憶装置１Ａの製造方法について説明する。
図１７から図２１は、半導体記憶装置１Ａの製造方法を説明するための断面図である。まず、下部構造体２０上に犠牲層１２１Ａと絶縁層４２Ａとを１層ずつ交互に積層することで第１積層体１２０Ａが形成される。次に、第１積層体１２０Ａ上に、絶縁層１７１および絶縁層１７２が順に形成される（図１７中の（ａ）参照）。絶縁層１７１および絶縁層１７２は、アレイ領域ＡＲと階段領域ＳＲａ，ＳＲｂとに亘り設けられる。
図１７から図２１は、半導体記憶装置１Ａの製造方法を説明するための断面図である。まず、下部構造体２０上に犠牲層１２１Ａと絶縁層４２Ａとを１層ずつ交互に積層することで第１積層体１２０Ａが形成される。次に、第１積層体１２０Ａ上に、絶縁層１７１および絶縁層１７２が順に形成される（図１７中の（ａ）参照）。絶縁層１７１および絶縁層１７２は、アレイ領域ＡＲと階段領域ＳＲａ，ＳＲｂとに亘り設けられる。
【0117】
次に、アレイ領域ＡＲ上にマスクＭ２が設けられた状態、階段領域ＳＲａ，ＳＲｂにおいて絶縁層１７１および絶縁層１７２が除去される。これにより、第１積層体４０Ａには段差１７３が形成される（図１７中の（ｂ）参照）。次に、段差１７３が形成された第１積層体１２０Ａ上に、第１層５１Ａ、第３層５３Ａ、第２層５２Ａ、および絶縁層１７４が順に形成される（図１７中の（ｃ）参照）。
【0118】
次に、階段領域ＳＲａ，ＳＲｂにマスクＭ３が設けられた状態で、アレイ領域ＡＲに設けられた第１層５１Ａ、第３層５３Ａ、第２層５２Ａ、および絶縁層１７４が除去される。これにより、第１層５１Ａ、第３層５３Ａ、第２層５２Ａは、階段領域ＳＲａ，ＳＲｂのみに残り、第１層５１、第３層５３、第２層５２となる（図１８中の（ｄ）参照）。次に、絶縁材料が供給され、不要な窪みなどを埋める絶縁部１７５が形成される（図１８中の（ｅ）参照）。次に、絶縁部１７５の不要部分が除去される（図１８中の（ｆ）参照）。その後、第１実施形態の図１２から１４の工程に対応する図１９から図２１の工程が行われる。これにより、半導体記憶装置１Ａが製造される。
【0119】
このような構成によれば、第１実施形態と同様に、半導体記憶装置１Ａの製造性の向上を図ることができる。また本実施形態では、介在部５０は、アレイ領域ＡＲに位置した第１部分１５１と、階段領域ＳＲａ，ＳＲｂに位置した第２部分１５２とを含む。第２部分１５２は、第１層５１、第２層５２、および第３層５３を有する。第１部分１５１は、第１絶縁材料により形成されている。このような構成によれば、アレイ領域ＡＲに第３層５３が存在しないため、メモリピラー６０を設けるための第１穴１３１Ａの上端部を拡径する工程（図１２中の（ｄ）および図１５参照）において、第３層５３の影響を小さくすることができる。第１穴１３１Ａの上端部を拡径する加工を容易に行うことができる。
【0120】
（第３実施形態）
次に、第３実施形態について説明する。第３実施形態は、第３層５３が導電材料により形成された点で、第２実施形態とは異なる。なお以下に説明する以外の構成は、第２実施形態と同じである。
次に、第３実施形態について説明する。第３実施形態は、第３層５３が導電材料により形成された点で、第２実施形態とは異なる。なお以下に説明する以外の構成は、第２実施形態と同じである。
【0121】
図２３は、第３実施形態の半導体記憶装置１Ｂの一部を示す断面図である。本実施形態では、第３層５３は、第２実施形態と同様に、階段領域ＳＲａ，ＳＲｂのみに設けられている。本実施形態では、第３層５３は、金属材料により形成されている。金属材料は、例えば、導電層４１に含まれる金属材料と同じである。第３層５３を形成する金属材料は、例えば、タングステンまたはモリブデンである。
【0122】
本実施形態では、メモリセルアレイ１１は、コンタクト１８０を有する。コンタクト１８０は、Ｚ方向に延びて第３層５３に接続されている。コンタクト１８０は、コンタクト１８０の上方に設けられたコンタクト１８１を介して半導体記憶装置１Ｂのグラウンドに電気的に接続されている。これにより、第３層５３は、グラウンド電位となる。
【0123】
次に、半導体記憶装置１Ｂの製造方法について説明する。
図２４から図２６は、半導体記憶装置１Ｂの製造方法を説明するための図である。本実施形態では、第２実施形態における図１７中の（ａ）から図１９中の（ｉ）と同じ工程により、積層体２００が形成される（図２４中の（ａ）参照）。ただし、本実施形態では、積層体３００は、シリコン炭窒化物（ＳｉＣＮ）である第３層５３に代えては、犠牲層２０１を含む。犠牲層２０１は、犠牲層１２１と同じ材料であるシリコン窒化物（ＳｉＮ）により形成されている。
図２４から図２６は、半導体記憶装置１Ｂの製造方法を説明するための図である。本実施形態では、第２実施形態における図１７中の（ａ）から図１９中の（ｉ）と同じ工程により、積層体２００が形成される（図２４中の（ａ）参照）。ただし、本実施形態では、積層体３００は、シリコン炭窒化物（ＳｉＣＮ）である第３層５３に代えては、犠牲層２０１を含む。犠牲層２０１は、犠牲層１２１と同じ材料であるシリコン窒化物（ＳｉＮ）により形成されている。
【0124】
その後、第２実施形態の図２０中の（ｊ）、図２０中の（ｋ）、図２１中の（ｌ）の工程に対応する図２４中の（ｂ）、図２４中の（ｃ）、図２５中の（ｄ）の工程が行われる。本実施形態では、上述した置換工程により、犠牲層１２１とともに犠牲層２０１が除去される（図２５中の（ｅ）参照）。そして、犠牲層１２１および犠牲層２０１が除去された空間に導電材料（例えばタングステンのような金属材料）が供給されることで導電層４１および第３層５３が形成される（図２５中の（ｆ）参照）。
【0125】
【0126】
このような構成によれば、犠牲層１２１と同じ材料の犠牲層２０１を用いて積層体２００を形成することができるため、製造性の向上を図ることができる場合がある。
【0127】
（第４実施形態）
次に、第４実施形態について説明する。第４実施形態は、メモリセルアレイ１１が階段領域ＳＲａ，ＳＲｂに代えてコンタクト領域ＣＲを有する点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
次に、第４実施形態について説明する。第４実施形態は、メモリセルアレイ１１が階段領域ＳＲａ，ＳＲｂに代えてコンタクト領域ＣＲを有する点で、第１実施形態とは異なる。なお以下に説明する以外の構成は、第１実施形態と同じである。
【0128】
図２７は、第４実施形態の半導体記憶装置１Ｃの一部を示す断面図である。本実施形態では、複数の導電層４１のＸ方向の長さは、互いに同じである。例えば、６つの導電層４１－１，４１－２，４１－３，４１－４，４１－５，４１－６のＸ方向の長さは、互いに同じである。また本実施形態では、複数の絶縁層４２のＸ方向の長さは、互いに同じである。また、介在部５０の第１層５１、第２層５２、および第３層５３のＸ方向の長さは、互いに同じである。
【0129】
本実施形態の半導体記憶装置１Ｃは、導電層用のコンタクトとして、コンタクト９０に代えて、コンタクト２１０を有する。コンタクト２１０は、導電層４１と上部配線部１００に含まれる配線１０１とを接続する電気接続部である。複数のコンタクト２１０は、コンタクト領域ＣＲに設けられている。複数のコンタクト２１０は、Ｘ方向の位置が互いに異なる。複数のコンタクト２１０は、Ｚ方向に延びており、Ｚ方向の長さが互いに異なる。例えば、複数のコンタクト２１０は、アレイ領域ＡＲから遠くに位置するコンタクト２１０であるほど、Ｚ方向に深く延びている。各コンタク２１０の下端は、対応する導電層４１に接続されている。本実施形態では、複数のコンタクト２１０に含まれる２つ以上のコンタクト２１０は、介在部５０の第３層５３をＺ方向に貫通して第１積層体４０Ａの内部に達する。
【0130】
例えば、複数のコンタクト２１０は、コンタクト２１０－１と、コンタクト２１０－２と、コンタクト２１０－３とを含む。コンタクト２１０－１は、第１導電層４１－１の上面まで延びており、第１導電層４１－１の上面に接する。コンタクト２１０－２は、コンタクト２１０－１よりも下方に長く延びている。例えば、コンタクト２１０－２は、第１導電層４１－１をＺ方向に貫通して第２導電層４２－１の上面まで延びて、第２導電層４１－２の上面に接する。コンタクト２１０－３は、コンタクト２１０－２よりも下方に長く延びている。例えば、コンタクト２１０－３は、第１および第２の導電層４１－１，４１－２をＺ方向に貫通して第３導電層４２－３の上面まで延びて、第３導電層４１－３の上面に接する。
【0131】
さらに、複数のコンタクト２１０は、コンタクト２１０－４と、コンタクト２１０－５と、コンタクト２１０－６とを含む。コンタクト２１０－４は、コンタクト２１０－３よりも下方に長く延びている。コンタクト２１０－４は、第１から第３の導電層４１－１～４１－３および介在部５０をＺ方向に貫通して第４導電層４１－４の上面まで延びており、第４導電層４１－４の上面に接する。コンタクト２１０－５は、コンタクト２１０－４よりも下方に長く延びている。コンタクト２１０－５は、第１から第４の導電層４１－１～４１－４および介在部５０をＺ方向に貫通して第５導電層４１－５の上面まで延びており、第５導電層４１－５の上面に接する。コンタクト２１０－６は、コンタクト２１０－５よりも下方に長く延びている。コンタクト２１０－６は、第１から第５の導電層４１－１～４１－５および介在部５０をＺ方向に貫通して第６導電層４１－６の上面まで延びており、第６導電層４１－６の上面に接する。
【0132】
本実施形態では、各コンタクト２１０は、表層２１１と、導電部２１２とを有する。表層２１１は、環状であり、コンタクト２１０の表面に位置する。表層２１１は、シリコン酸化物（ＳｉＯ２）のような絶縁材料で形成され、絶縁性を有する。表層２１１は、コンタクト２１０が貫通する導電層４１と、コンタクト２１０の導電部２１２との間を電気的に遮断する。導電部２１２は、表層２１１の内部に設けられている。導電部２１２は、例えば、タングステンのような導電材料により形成され、導電性を有する。導電部２１２の下端は、接続対象の導電層４１の上面に接し、接続対象の導電層４１に接続されている。
【0133】
本実施形態では、コンタクト領域ＣＲは、少なくとも１つの柱状体２２０を有する。柱状体２２０は、Ｚ方向に延びている。柱状体２２０は、第１から第３の導電層４１－１～４１－３および介在部５０の第２層５２をＺ方向に貫通して介在部５０の第３層５３の上面まで延びており、第３層５３の上面に接している。柱状体２２０は、例えば、コンタクト２１０と同じ構成を有する。すなわち、柱状体２２０は、表層２１１と、導電部２１２とを有する。柱状体２２０は、例えば、柱状体２２０の上方に設けられたコンタクト１８１を介して半導体記憶装置１Ｃのグラウンドに電気的に接続される。
【0134】
次に、第４実施形態の半導体記憶装置１Ｃの製造方法について説明する。
図２８および図２９は、半導体記憶装置１Ｃの製造方法を説明するための断面図である。まず、第１実施形態と同様に、積層体１１０が形成される（図２８中の（ａ）参照）。
図２８および図２９は、半導体記憶装置１Ｃの製造方法を説明するための断面図である。まず、第１実施形態と同様に、積層体１１０が形成される（図２８中の（ａ）参照）。
【0135】
次に、積層体１１０上に不図示のレジスト層を形成してパターニングにより積層体１１０の上面の任意の箇所だけを露出させることと、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことを繰り返すことで、複数の穴群ＨＧを形成する。複数の穴群ＨＧは、例えば、第１穴群ＨＧ１、第２穴群ＨＧ２、第３穴群ＨＧ３、および第４穴群ＨＧ４を含む（図２８中の（ｂ）参照）。
【0136】
各穴群ＨＧは、互いに深さが異なる複数の穴２３０を有する。１つの穴群ＨＧに含まれる複数の穴２３０は、例えば、第１穴２３１、第２穴２３２、および第３穴２３３を含む。第２穴２３２は、第１穴２３１と比べて、１層の絶縁層４２と１層の犠牲層１２１の合計の厚さに対応する深さ分、下方に長く延びている。第３穴２３３は、第２穴２３２と比べて、１層の絶縁層４２と１層の犠牲層１２１の合計の厚さに対応する深さ分、下方に長く延びている。
【0137】
次に、第１穴群ＨＧ１の複数の穴２３０の内部をマスクとなる犠牲体Ｒ１１で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、第２穴群ＨＧ２、第３穴群ＨＧ３、および第４穴群ＨＧ４に含まれる複数の穴２３０を、絶縁層４２および犠牲層１２１を３層ずつ加工して下方に延伸させる（図２８中の（ｃ）参照）。すなわち本実施形態では、各穴群ＨＧに含まれる第１穴２３１、第２穴２３２、および第３穴２３３は、一括して加工される。
【0138】
次に、第１穴群ＨＧ１および第２穴群ＨＧ２の複数の穴２３０の内部をマスクとなる犠牲体Ｒ１１で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、第３穴群ＨＧ３および第４穴群ＨＧ４に含まれる複数の穴２３０を、絶縁層４２および犠牲層１２１を３層ずつ加工して下方に延伸させる（図２９中の（ｄ）参照）。図２９に示す例では、第３穴群ＨＧ３および第４穴群ＨＧ４の各々の第１穴２３１は、介在部５０の第２層５２を貫通するとともに、第３層５３に達する。この加工において、第３穴群ＨＧ３および第４穴群ＨＧ４の各々の第１穴２３１の底部の位置は、第３層５３によって規制される。
【0139】
次に、第１穴群ＨＧ１、第２穴群ＨＧ２、および第３穴群ＨＧ３の複数の穴２３０の内部をマスクとなる犠牲体Ｒ１１で埋めた状態で、積層体１１０に対して第１エッチャントを用いた異方性エッチングを行うことで、第４穴群ＨＧ４に含まれる複数の穴２３０を、絶縁層４２および犠牲層１２１を３層ずつ加工して下方に延伸させる（図２９中の（ｅ）参照）。これにより、コンタクト２１０および柱状体２２０が形成される複数の穴２３０が積層体１１０に形成される。
【0140】
すなわち本実施形態では、介在部５０に第３層５３が設けられている。第３層５３は、第１エッチャントに対して第１層５１および第２層５２よりも犠牲層１２１に近い特性を有する。このため、第３層５３は、介在部５０に達する穴２３０が形成される場合に、犠牲層１２１と類似した挙動を示す。このため、穴２３０の底部に対して第３層５３がストッパ層のような役割を果たし、穴２３０の底部の深さ位置の制御が容易になる。例えば、図２９中の（ｄ）に示す例では、第３層５３が存在することで、第３穴群ＨＧ３および第４穴群ＨＧ４の各々の第１穴２３１の底面の高さ位置の精度が向上する。
【0141】
これにより、介在部５０の内部において、目標とする深さ位置に複数の穴２３０の底部を形成しやすくなる。これにより、互いに深さが異なる複数の穴２３０を一括加工する場合において、当該複数の穴２３０に含まれる１つの穴２３０が介在部５０に存在する場合であっても、複数の穴２３０の深さの差が均一になりやすい。このため、第１積層体４０Ａ、第２積層体４０Ｂ、および介在部５０に亘り、複数の穴群ＨＧを一括して加工することができる。
【0142】
本実施形態では、第３穴群ＨＧ３に含まれる第１穴２３１が「第１空間部Ｓ１」の一例である。第３穴群ＨＧ３に含まれる第２穴２３２が「第２空間部Ｓ２」の一例である。第３穴群ＨＧ３に含まれる第３穴２３３が「第３空間部Ｓ３」の一例である。
【0143】
その後、各穴群ＨＧに含まれる複数の穴２３０には、犠牲体２４０が埋められる（図２９中の（ｆ）参照）。その後、第１実施形態で説明した置換工程（図１３中の（ｉ）および図１４中の（ｊ）参照）が行われる。その後、犠牲体２４０が除去され、複数の穴２３０に導電材料が供給されることで、コンタクト２１０および柱状体２２０が形成される。
【0144】
このような構成でも、第１実施形態と同様に、製造性の向上を図ることができる。
【0145】
（変形例）
次に、いくつかの変形例について説明する。なお、以下に説明する変形例は、上述した第１から第４の実施形態のうちいずれの構成と組み合わされて実施されてもよい。
次に、いくつかの変形例について説明する。なお、以下に説明する変形例は、上述した第１から第４の実施形態のうちいずれの構成と組み合わされて実施されてもよい。
【0146】
（第１変形例）
図３０は、第１変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、介在部５０の少なくとも一部は、第１から第３層５１，５２，５３に加えて、第４層５４と、第５層５５とを有する。
図３０は、第１変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、介在部５０の少なくとも一部は、第１から第３層５１，５２，５３に加えて、第４層５４と、第５層５５とを有する。
【0147】
第４層５４は、第２層５２よりも上方に配置され、第２層５２と第２積層体４０Ｂとの間に位置する。第４層５４は、Ｘ方向およびＹ方向に沿う。第４層５４は、上記第１絶縁材料（例えばシリコン酸化物）を含む絶縁層である。すなわち、第４層５４は、第１層５１および第２層５２と同じ絶縁材料で形成されている。
【0148】
第５層５５は、Ｚ方向で第２層５２と第４層５４との間に配置されている。第５層５５は、Ｘ方向およびＹ方向に沿う。第５層５５は、例えば、第１および第２実施形態と同様に、上記第２絶縁材料（例えばシリコン炭窒化物）を含む絶縁層である。すなわち、第５層５５は、第３層５３と同じ材料により形成されている。これに代えて、第５層は、第３実施形態と同様に、金属材料により形成されてもよい。以下では、第３層５３および第５層５５を区別しない場合、「ストッパ層５３Ｐ」と称する。また以下では、第１層５１、第２層５２、および第４層５４を区別しない場合、「絶縁層５１Ｐ」と称する。
【0149】
本実施形態の構成によれば、介在部５０が厚い場合でも、複数のストッパ層５３Ｐが設けられることで、多段階段加工（第１から第３の実施形態）や、複数の穴２３０の一括加工（第４実施形態）において、介在部５０の影響を小さくすることができる。これにより、製造性の向上を図ることができる。
【0150】
なお、ストッパ層５３Ｐは、介在部５０において、３層以上設けられてもよい。例えば、各絶縁層５１ＰのＺ方向の厚さが絶縁層４２のＺ方向の厚さと同じなるように、複数のストッパ層５３Ｐが設けられてもよい。
【0151】
（第２変形例）
図３１は、第２変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、階段領域ＳＲａ，ＳＲｂには、絶縁層２５０が設けられている。絶縁層２５０は、複数の導電層４１のテラス部４１ｔに沿って階段状に形成されている。絶縁層２５０は、例えば、シリコン窒化物（ＳｉＮ）のような絶縁材料により形成されている。絶縁層２５０は、コンタクト９０を形成するための穴１４５を加工する際に、ストッパ層として機能する。
図３１は、第２変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、階段領域ＳＲａ，ＳＲｂには、絶縁層２５０が設けられている。絶縁層２５０は、複数の導電層４１のテラス部４１ｔに沿って階段状に形成されている。絶縁層２５０は、例えば、シリコン窒化物（ＳｉＮ）のような絶縁材料により形成されている。絶縁層２５０は、コンタクト９０を形成するための穴１４５を加工する際に、ストッパ層として機能する。
【0152】
このような構成によれば、絶縁層２５０が設けられているため、コンタクト９０を形成するための穴１４５の加工を行う際に、穴１４５の底の位置を制御しやすくなる。これにより、製造性のさらなる向上を図ることができる。
【0153】
（第３変形例）
図３２は、第３変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、Ｚ方向で隣り合う２つの導電層４１（以下「導電層４１Ｓ」と称する場合がある）は、Ｘ方向で同じ長さを有する。
図３２は、第３変形例の半導体記憶装置１の一部を示す断面図である。本変形例では、Ｚ方向で隣り合う２つの導電層４１（以下「導電層４１Ｓ」と称する場合がある）は、Ｘ方向で同じ長さを有する。
【0154】
図３３は、図３２に示された半導体記憶装置１のＦ３３－Ｆ３３線に沿う断面図である。本変形例では、階段領域ＳＲａ，ＳＲｂにおいて、Ｘ方向で同じ長さを有する２つの導電層４１Ｓは、Ｙ方向の長さが異なる。これにより、Ｙ方向の段差部ＳＹが形成されている。本実施形態では、Ｙ方向の段差部ＳＹが形成されることで、Ｚ方向で隣り合う２つの導電層４１Ｓのうち下層側の導電層４１Ｓのテラス部４１ｔが形成されている。
【0155】
図３４は、図３２に示された半導体記憶装置１のＦ３４－Ｆ３４線に沿う断面図である。本変形例では、階段領域ＳＲａ，ＳＲｂにおいて、第２層５２および第３層５３は、第１層５１に対して、Ｙ方向の長さが異なる。すなわち、第２層５２および第３層５３は、第１層５１に対してＹ方向の段差部ＳＹを有する。言い換えると、本変形例では、第１実施形態と同様に、第１積層体４０Ａ、第２積層体４０Ｂ、および介在部５０に亘る多段階段加工が行われ、第３層５３がストッパ層となることで、介在部５０にもＹ方向の段差部ＳＹが形成されている。
【0156】
このような構成によれば、Ｙ方向に段差部ＳＹを有する階段構造においても、第３層５３が設けられることで、上述した実施形態と同様に、製造性の向上を図ることができる。
【0157】
以上、いくつかの実施形態および変形例について説明したが、実施形態および変形例は、上述した例に限定されない。例えば、メモリピラー６０は、２段構成のメモリピラーに代えて、２つ以上の接続部６０Ｃを有した３段構成以上のメモリピラーでもよい。この場合、積層体３０は、それぞれ第１層５１、第２層５２、および第３層５３を含む複数の介在部５０を有する。
【0158】
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１積層体と、第２積層体と、介在部と、柱状体とを有する。介在部は、第１積層体と第２積層体との間に配置されている。柱状体は、第１積層体内を第１方向に延びた第１柱状部と、第２積層体内を第１方向に延びた第２柱状部と、介在部内に配置され、第１柱状部と第２柱状部とを接続した接続部とを有する。介在部の少なくとも一部は、第１絶縁材料を含む第１層と、第１方向で第１層と第２積層体との間に配置され、第１絶縁材料を含む第２層と、第１方向で第１層と第２層との間に配置され、第１絶縁材料とは異なる第１材料を含む第３層とを有する。このような構成によれば、製造性の向上を図ることができる。
【0159】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0160】
１…半導体記憶装置、４０Ａ…第１積層体、４０Ｂ…第２積層体、４１Ａ…導電層（第１ゲート電極層）、４１Ｂ…導電層（第２ゲート電極層）、４２Ａ…絶縁層（第１絶縁層）、４２Ｂ…絶縁層（第２絶縁層）、５０…介在部、５１…第１層、５２…第２層、５３…第３層、６０…メモリピラー（柱状体）、６０Ａ…下部ピラー（第１柱状部）、６０Ｂ…上部ピラー（第２柱状部）、６０Ｃ…接続部、９０…コンタクト、２１０…コンタクト、ＡＲ…アレイ領域（第１領域）、ＳＲａ，ＳＲｂ…階段領域（第２領域）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】