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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024043938
(43)【公開日】2024-04-02
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 16/34 20060101AFI20240326BHJP
G11C 16/04 20060101ALI20240326BHJP
【ＦＩ】
G11C16/34 120
G11C16/04 170
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022149189
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】于 冬暁
(72)【発明者】
【氏名】清岡 雅弘
(72)【発明者】
【氏名】西川 卓
(72)【発明者】
【氏名】小島 慶久
【テーマコード（参考）】
5B225
【Ｆターム（参考）】
5B225BA01
5B225BA19
5B225CA19
5B225DA03
5B225DA09
5B225DE08
5B225DE16
5B225EA05
5B225FA01
(57)【要約】
【課題】パトロール動作に要する時間を短縮することができるメモリシステムを提供する。
【解決手段】実施形態のメモリシステムは、複数のメモリセルを含むセルユニットと、複数のメモリセルを制御する制御回路１６とを備える半導体メモリ１０と、半導体メモリ１０を制御するメモリコントローラ２０とを備える。制御回路１６は、セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、読み出し動作によって第１データを取得し、第１データに基づいて、第１データよりデータサイズが小さい第２データを取得し、第２データをメモリコントローラ２０に送信する。メモリコントローラ２０は、第２データに基づいてセルユニットに書き込まれたページデータを書き直すか否かを判断する。
【選択図】図８
【解決手段】実施形態のメモリシステムは、複数のメモリセルを含むセルユニットと、複数のメモリセルを制御する制御回路１６とを備える半導体メモリ１０と、半導体メモリ１０を制御するメモリコントローラ２０とを備える。制御回路１６は、セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、読み出し動作によって第１データを取得し、第１データに基づいて、第１データよりデータサイズが小さい第２データを取得し、第２データをメモリコントローラ２０に送信する。メモリコントローラ２０は、第２データに基づいてセルユニットに書き込まれたページデータを書き直すか否かを判断する。
【選択図】図８
【特許請求の範囲】
【請求項1】
複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記制御回路は、
前記セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、
前記読み出し動作によって第１データを取得し、
前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、
前記第２データを前記コントローラに送信し、
前記コントローラは、前記第２データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する、
メモリシステム。
前記半導体メモリを制御するコントローラと、
を具備し、
前記制御回路は、
前記セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、
前記読み出し動作によって第１データを取得し、
前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、
前記第２データを前記コントローラに送信し、
前記コントローラは、前記第２データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する、
メモリシステム。
【請求項2】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して複数の読み出し電圧を用いて読み出しを実行する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して第１、第２、第３、及び第４読み出し電圧を用いて読み出しを実行することにより前記第１、第２、第３、及び第４読み出し電圧にそれぞれ対応する前記第１データを取得し、前記第２読み出し電圧は前記第１読み出し電圧よりも高く、前記第３読み出し電圧は前記第２読み出し電圧よりも高く、前記第４読み出し電圧は前記第３読み出し電圧よりも高く、前記第１データは、前記第１、第２、第３、及び第４読み出し電圧を用いた前記読み出し動作によって、それぞれオン状態となるメモリセルの第１、第２、第３、及び第４メモリセル数を含み、
前記制御回路は、前記第１、第２、第３、及び第４読み出し電圧と、前記第１、第２、第３、及び第４メモリセル数とに基づいて第１、第２、第３、及び第４差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２値とで表され、
前記第３差分点は、前記第３読み出し電圧と前記第４読み出し電圧との相加平均である第３平均値と、前記第４メモリセル数と前記第３メモリセル数との差分である第３値とで表され、
前記制御回路は、前記第１差分点、前記第２差分点、及び前記第３差分点を通る近似曲線の極小値に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
前記制御回路は、前記第１、第２、第３、及び第４読み出し電圧と、前記第１、第２、第３、及び第４メモリセル数とに基づいて第１、第２、第３、及び第４差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２値とで表され、
前記第３差分点は、前記第３読み出し電圧と前記第４読み出し電圧との相加平均である第３平均値と、前記第４メモリセル数と前記第３メモリセル数との差分である第３値とで表され、
前記制御回路は、前記第１差分点、前記第２差分点、及び前記第３差分点を通る近似曲線の極小値に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
【請求項4】
前記近似曲線は２次関数によって算出される、
請求項３に記載のメモリシステム。
請求項３に記載のメモリシステム。
【請求項5】
前記制御回路は、前記読み出し動作において、前記セルユニットに対して第１、第２、及び第３読み出し電圧を用いて読み出しを実行することにより前記第１、第２、及び第３読み出し電圧にそれぞれ対応する前記第１データを取得し、前記第２読み出し電圧は前記第１読み出し電圧よりも高く、前記第３読み出し電圧は前記第２読み出し電圧よりも高く、前記第１データは、前記第１、第２、及び第３読み出し電圧を用いた前記読み出し動作によって、それぞれオン状態となるメモリセルの第１、第２、及び第３メモリセル数を含み、
前記制御回路は、前記第１、第２、及び第３読み出し電圧と、前記第１、第２、及び第３メモリセル数とに基づいて第１、第２、及び第３差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１差分値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２差分値とで表され、
横軸に閾値電圧を表し縦軸にメモリセル数を表した場合に、前記第１差分点、前記第２差分点、前記第１平均値に対応する第１閾値電圧、及び前記第２平均値に対応する第２閾値電圧の４点を結ぶ四角形の対角線の交点で表される第１交点を、前記制御回路は算出し、前記制御回路は、前記第１交点に対応するメモリセルの数を前記第２データとする、
請求項１に記載のメモリシステム。
前記制御回路は、前記第１、第２、及び第３読み出し電圧と、前記第１、第２、及び第３メモリセル数とに基づいて第１、第２、及び第３差分点をそれぞれ取得し、
前記第１差分点は、前記第１読み出し電圧と前記第２読み出し電圧との相加平均である第１平均値と、前記第２メモリセル数と前記第１メモリセル数との差分である第１差分値とで表され、
前記第２差分点は、前記第２読み出し電圧と前記第３読み出し電圧との相加平均である第２平均値と、前記第３メモリセル数と前記第２メモリセル数との差分である第２差分値とで表され、
横軸に閾値電圧を表し縦軸にメモリセル数を表した場合に、前記第１差分点、前記第２差分点、前記第１平均値に対応する第１閾値電圧、及び前記第２平均値に対応する第２閾値電圧の４点を結ぶ四角形の対角線の交点で表される第１交点を、前記制御回路は算出し、前記制御回路は、前記第１交点に対応するメモリセルの数を前記第２データとする、
請求項１に記載のメモリシステム。
【請求項6】
前記複数のメモリセルのそれぞれは、複数の閾値電圧に応じて異なる値のデータを記憶するように構成され、
前記制御回路は、前記複数の閾値電圧のうちの最も電圧が高い第１閾値電圧以上の閾値電圧を有するメモリセルが記憶する第３データと、前記第１閾値電圧未満の閾値電圧を有するメモリセルが記憶する第４データとを判定する第１読み出し電圧を設定し、
前記制御回路は、前記読み出し動作において、前記セルユニットに対して前記第１読み出し電圧を用いて読み出しを実行することにより前記第１読み出し電圧に対応する前記第１データを取得し、前記第１データは、前記第１読み出し電圧を用いた前記読み出し動作によってオフ状態となったメモリセルの第１メモリセル数を含み、
前記制御回路は、前記セルユニットに含まれる前記複数のメモリセルの数に占める前記第１メモリセル数の割合を算出し、前記割合に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
前記制御回路は、前記複数の閾値電圧のうちの最も電圧が高い第１閾値電圧以上の閾値電圧を有するメモリセルが記憶する第３データと、前記第１閾値電圧未満の閾値電圧を有するメモリセルが記憶する第４データとを判定する第１読み出し電圧を設定し、
前記制御回路は、前記読み出し動作において、前記セルユニットに対して前記第１読み出し電圧を用いて読み出しを実行することにより前記第１読み出し電圧に対応する前記第１データを取得し、前記第１データは、前記第１読み出し電圧を用いた前記読み出し動作によってオフ状態となったメモリセルの第１メモリセル数を含み、
前記制御回路は、前記セルユニットに含まれる前記複数のメモリセルの数に占める前記第１メモリセル数の割合を算出し、前記割合に基づいて前記第２データを取得する、
請求項１に記載のメモリシステム。
【請求項7】
前記コントローラは、前記第２データが第１閾値より大きいとき、前記セルユニットに書き込まれた前記ページデータの書き直しを実行し、前記第２データが前記第１閾値以下であるとき、前記セルユニットに書き込まれた前記ページデータの書き直しを実行しない、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項8】
前記複数のメモリセルのそれぞれは、複数の閾値電圧に応じて異なる値のデータを記憶するように構成され、前記読み出し電圧は、前記複数の閾値電圧のうちの隣り合う２つの閾値電圧を有するメモリセルが記憶する異なるデータを判定する電圧である、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項9】
前記半導体メモリは、前記セルユニットに含まれる前記複数のメモリセルに接続されたワード線をさらに備える、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項10】
前記第２データは、前記セルユニットに対して前記読み出し動作を実行した場合に、前記読み出し動作で得られたページデータに含まれる誤りビット数に関する値に相関がある値である、
請求項１乃至９のいずれかに記載のメモリシステム。
請求項１乃至９のいずれかに記載のメモリシステム。
【請求項11】
複数のメモリセルを含むセルユニットを含む半導体メモリと、
メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、
前記セルユニットに対応する読み出し電圧に関する第１値を前記メモリに記憶させ、
前記メモリから前記第１値を取得し、
前記第１値に基づいて第１データを算出し、
前記第１データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する、
メモリシステム。
メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、
前記セルユニットに対応する読み出し電圧に関する第１値を前記メモリに記憶させ、
前記メモリから前記第１値を取得し、
前記第１値に基づいて第１データを算出し、
前記第１データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する、
メモリシステム。
【請求項12】
前記第１値は、第１時刻における第１読み出し電圧と、前記第１時刻の後の第２時刻における第２読み出し電圧との差分値であり、
前記第１読み出し電圧は前記第１時刻において前記複数のメモリセルに対応して設定された電圧であり、前記第２読み出し電圧は前記第２時刻において前記複数のメモリセルに対して実行された第１動作において検出された電圧である、
請求項１１に記載のメモリシステム。
前記第１読み出し電圧は前記第１時刻において前記複数のメモリセルに対応して設定された電圧であり、前記第２読み出し電圧は前記第２時刻において前記複数のメモリセルに対して実行された第１動作において検出された電圧である、
請求項１１に記載のメモリシステム。
【請求項13】
前記複数のメモリセルのそれぞれは、複数の閾値電圧に応じて異なる値のデータを記憶するように構成され、前記第１動作は、前記複数の閾値電圧のうちの隣り合う２つの閾値電圧を有するメモリセルが記憶する異なるデータを判定する電圧を検出するための動作である、
請求項１２に記載のメモリシステム。
請求項１２に記載のメモリシステム。
【請求項14】
複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記制御回路は、
前記セルユニットに対して１つ以上の読み出し電圧を用いて第１読み出し動作を実行し、
前記第１読み出し動作によって第１データを取得し、
前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、
前記第２データを前記コントローラに送信し、
前記コントローラは、前記第２データに基づいて第１動作を実施するか否かを判断し、
前記第１動作を実施すると前記コントローラが判断した場合、
前記制御回路は、前記セルユニットに対して第２読み出し動作を実行し、前記第２読み出し動作によってページデータを取得し、前記ページデータを前記コントローラに送信し、
前記コントローラは、前記ページデータに基づいて前記セルユニットに書き込まれた前記ページデータを書き直すか否かを判断する、
メモリシステム。
前記半導体メモリを制御するコントローラと、
を具備し、
前記制御回路は、
前記セルユニットに対して１つ以上の読み出し電圧を用いて第１読み出し動作を実行し、
前記第１読み出し動作によって第１データを取得し、
前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、
前記第２データを前記コントローラに送信し、
前記コントローラは、前記第２データに基づいて第１動作を実施するか否かを判断し、
前記第１動作を実施すると前記コントローラが判断した場合、
前記制御回路は、前記セルユニットに対して第２読み出し動作を実行し、前記第２読み出し動作によってページデータを取得し、前記ページデータを前記コントローラに送信し、
前記コントローラは、前記ページデータに基づいて前記セルユニットに書き込まれた前記ページデータを書き直すか否かを判断する、
メモリシステム。
【請求項15】
複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、
メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、
前記セルユニットに対応する読み出し電圧に関する第１値を前記メモリに記憶させ、
前記メモリから前記第１値を取得し、前記第１値に基づいて第１データを算出し、前記第１データに基づいて第１動作を実施するか否かを判断し、
前記第１動作を実施すると前記コントローラが判断した場合、
前記制御回路は、前記セルユニットに対して読み出し動作を実行し、前記読み出し動作によってページデータを取得し、前記ページデータを前記コントローラに送信し、
前記コントローラは、前記ページデータに基づいて前記セルユニットに書き込まれた前記ページデータを書き直すか否かを判断する、
メモリシステム。
メモリと、
前記半導体メモリを制御するコントローラと、
を具備し、
前記コントローラは、
前記セルユニットに対応する読み出し電圧に関する第１値を前記メモリに記憶させ、
前記メモリから前記第１値を取得し、前記第１値に基づいて第１データを算出し、前記第１データに基づいて第１動作を実施するか否かを判断し、
前記第１動作を実施すると前記コントローラが判断した場合、
前記制御回路は、前記セルユニットに対して読み出し動作を実行し、前記読み出し動作によってページデータを取得し、前記ページデータを前記コントローラに送信し、
前記コントローラは、前記ページデータに基づいて前記セルユニットに書き込まれた前記ページデータを書き直すか否かを判断する、
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性の半導体メモリとして、例えば、メモリセルが二次元あるいは三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラとにより、メモリシステムが構成される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／００２６７２８号明細書
【特許文献2】米国特許出願公開第２０１８／０２７６０７３号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
パトロール動作に要する時間を短縮することができるメモリシステムを提供する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、複数のメモリセルを含むセルユニットと、前記複数のメモリセルを制御する制御回路と、を備える半導体メモリと、前記半導体メモリを制御するコントローラと、を具備し、前記制御回路は、前記セルユニットに対して１つ以上の読み出し電圧を用いて読み出し動作を実行し、前記読み出し動作によって第１データを取得し、前記第１データに基づいて、前記第１データよりデータサイズが小さい第２データを取得し、前記第２データを前記コントローラに送信し、前記コントローラは、前記第２データに基づいて前記セルユニットに書き込まれたページデータを書き直すか否かを判断する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係るＮＡＮＤ型フラッシュメモリチップの構成を示す図である。
【図3】第１実施形態に係るメモリセルアレイ内のブロックの回路図である。
【図4A】第１実施形態に係るメモリセルアレイの断面図である。
【図5】第１実施形態に係るメモリセルトランジスタの取り得る閾値電圧分布とデータの関係を示す図である。
【図6】第１実施形態に係るパトロール動作を示すフローチャートである。
【図7】第１実施形態に係るパトロールリードの動作を示すフローチャートである。
【図8】第１実施形態に係るパトロール動作を示すシーケンス図である。
【図9】第１実施形態に係る誤りビット数を説明する図である。
【図10】第１実施形態に係る４点リード方式を示す図である。
【図11】第１実施形態に係る３点リード方式を示す図である。
【図12】第１実施形態に係る１点リード方式を示す図である。
【図13】第１実施形態に係る１点リード方式の他例を示す図である。
【図14】第２実施形態に係るメモリシステムの構成を示すブロック図である。
【図15】第２実施形態に係るＮＡＮＤ型フラッシュメモリチップの構成を示す図である。
【図16】第２実施形態に係るパトロール動作を示すフローチャートである。
【図17】第２実施形態に係るパトロールリードの動作を示すフローチャートである。
【図18】第２実施形態に係るパトロール動作を示すシーケンス図である。
【図19】第３実施形態に係るパトロール動作を示すフローチャートである。
【図20】第３実施形態に係る第１パトロールリードの動作を示すフローチャートである。
【図21】第３実施形態に係る第２パトロールリードの動作を示すフローチャートである。
【図22】第３実施形態に係るパトロール動作を示すシーケンス図である。
【図23】第４実施形態に係るパトロール動作を示すフローチャートである。
【図24】第４実施形態に係る第１パトロールリードの動作を示すフローチャートである。
【図25】第４実施形態に係る第２パトロールリードの動作を示すフローチャートである。
【図26】第４実施形態に係るパトロール動作を示すシーケンス図である。
【図27】第５実施形態に係るメモリシステムの構成を示すブロック図である。
【図28】第５実施形態に係るパトロール動作を示すフローチャートである。
【図29】第５実施形態に係る履歴値検査の動作を示すフローチャートである。
【図30】第５実施形態に係るパトロール動作を示すシーケンス図である。
【図31】第５実施形態に係る履歴値テーブルの一例を示す図である。
【図32】第５実施形態に係る履歴値テーブルの更新値が更新される動作を示すフローチャートである。
【図33】第５実施形態に係るトラッキング動作における２つのステートの閾値電圧分布を示す図である。
【図34】第５実施形態に係るブロックの状態が遷移する様子を示す図である。
【図35】第５実施形態に係る２つのステートの閾値電圧分布を示す図である。
【図36】第５実施形態に係る読み出し電圧の更新値と初期値の差分値と、ＦＢＣ推定値との関係を示す図である。
【図37】第６実施形態に係るパトロール動作を示すフローチャートである。
【図38】第６実施形態に係る履歴値検査の動作を示すフローチャートである。
【図39】第６実施形態に係るパトロールリードの動作を示すフローチャートである。
【図40】第６実施形態に係るパトロール動作を示すシーケンス図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、以下に示す実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、及び配置等を下記のものに特定するものではない。
【0008】
機能ブロックは、ハードウェア、コンピュータソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。以下では、半導体メモリとして、メモリセルトランジスタが半導体基板の上方に三次元に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
【0009】
１．第１実施形態
第１実施形態のメモリシステムについて説明する。
第１実施形態のメモリシステムについて説明する。
【0010】
【0011】
メモリシステム１は、半導体メモリ１０及びメモリコントローラ２０を備える。メモリシステム１は、外部のホスト２に接続され、ホスト２からの命令に応じて各種動作を実行し得る。
【0012】
半導体メモリ１０は、例えば、１つまたは複数のＮＡＮＤ型フラッシュメモリチップ１０_１、１０_２、…、１０_ｎ（ｎは１以上の自然数）を含む。ここでは、半導体メモリ１０は、４つのＮＡＮＤ型フラッシュメモリチップ１０_１、１０_２、１０_３、１０_４を含むものとする。ＮＡＮＤ型フラッシュメモリチップ１０_１～１０_４の各々は、複数のメモリセルを備え、データを不揮発に記憶する。半導体メモリ１０が含むＮＡＮＤ型フラッシュメモリチップ１０_１～１０_４の詳細については後述する。以降、ＮＡＮＤ型フラッシュメモリチップ１０_１～１０_４を、ＮＡＮＤメモリとも称する。
【0013】
メモリコントローラ２０は、ＮＡＮＤバスを介して半導体メモリ１０に接続される。ＮＡＮＤバスは、ＮＡＮＤインターフェースに従った信号の送受信に用いられる。メモリコントローラ２０は、また、ホストバスを介してホスト２に接続される。メモリコントローラ２０は、半導体メモリ１０を制御する。メモリコントローラ２０は、また、ホスト２から受信した命令に応じて、半導体メモリ１０にアクセスする。
【0014】
半導体メモリ１０とメモリコントローラ２０を含むメモリシステム１は、例えば、それらの組み合わせにより一つの半導体装置を構成してもよい。メモリシステム１の例としては、ＳＳＤ（solid state drive）や、ＳＤＴＭカードを含むメモリカード等が挙げられる。また、メモリコントローラ２０は、例えば、ＳｏＣ（system-on-a-chip）のような回路によって構成される。
【0015】
ホスト２は、例えば、データセンタ内のサーバやパーソナルコンピュータである。
【0016】
１．１．２ メモリコントローラ
次に、図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ（または、ＣＰＵ（central processing unit））２１、メモリ２２、ＥＣＣ（error checking and correcting）回路２３_１及び２３_２、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）２４_１及び２４_２、並びにホストインターフェース（ホストＩ／Ｆ）２５を備える。
次に、図１を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ（または、ＣＰＵ（central processing unit））２１、メモリ２２、ＥＣＣ（error checking and correcting）回路２３_１及び２３_２、ＮＡＮＤインターフェース（ＮＡＮＤ Ｉ／Ｆ）２４_１及び２４_２、並びにホストインターフェース（ホストＩ／Ｆ）２５を備える。
【0017】
プロセッサ２１は、メモリコントローラ２０全体の動作を制御する。例えば、プロセッサ２１は、ホスト２から書き込み命令を受信した際には、それに応じて、ＮＡＮＤインターフェース２４_１あるいは２４_２に対して書き込み命令を発行する。プロセッサ２１は、また、ホスト２から読み出し命令を受信した際には、それに応じて、ＮＡＮＤインターフェース２４_１あるいは２４_２に対して読み出し命令を発行する。プロセッサ２１は、また、消去動作を実行する際には、ＮＡＮＤインターフェース２４_１あるいは２４_２に対して消去命令を発行する。また、プロセッサ２１は、リフレッシュ判断回路２１Ａを有する。リフレッシュ判断回路２１Ａは、誤りビット数（fail bit count）の推定値あるいは誤りビット数に基づいてリフレッシュ処理を実施するか否かを判断する。リフレッシュ判断回路２１Ａについては後述する。また、プロセッサ２１は、ウェアレベリング等、半導体メモリ１０を管理するための様々な処理を実行する。本明細書に記載されるプロセッサ２１（及びリフレッシュ判断回路２１Ａ）の機能は、プロセッサ２１がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェア（または、専用回路）で実現されてもよい。
【0018】
メモリ２２は、例えば、ＤＲＡＭ（dynamic random access memory）やＳＲＡＭ（static random access memory）等の半導体メモリであり、プロセッサ２１の作業領域として使用される。メモリ２２は、各種の情報を記憶するバッファ、半導体メモリ１０を管理するためのファームウェア、及び各種の管理テーブル等を記憶する。管理テーブルは、例えば、後述する読み出し電圧に関する履歴値テーブルを含む。
【0019】
ＥＣＣ回路２３_１及び２３_２は、データのエラー訂正処理を実行する。書き込み動作時においてＥＣＣ回路２３_１及び２３_２は、ホスト２から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与する。読み出し動作時においてＥＣＣ回路２３_１及び２３_２は、半導体メモリ１０から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正する。
【0020】
ＮＡＮＤインターフェース２４_１は、ＮＡＮＤバスを介してＮＡＮＤメモリ１０_１及び１０_２と接続され、ＮＡＮＤメモリ１０_１及び１０_２との通信を司る。ＮＡＮＤインターフェース２４_１は、プロセッサ２１から受信した命令に基づき、種々の信号をＮＡＮＤメモリ１０_１及び１０_２へ送信し、また種々の信号をＮＡＮＤメモリ１０_１及び１０_２から受信する。
【0021】
同様に、ＮＡＮＤインターフェース２４_２は、ＮＡＮＤバスを介してＮＡＮＤメモリ１０_３及び１０_４と接続され、ＮＡＮＤメモリ１０_３及び１０_４との通信を司る。ＮＡＮＤインターフェース２４_２は、プロセッサ２１から受信した命令に基づき、種々の信号をＮＡＮＤメモリ１０_３及び１０_４へ送信し、また種々の信号をＮＡＮＤメモリ１０_３及び１０_４から受信する。
【0022】
ホストインターフェース２５は、ホストバスを介してホスト２と接続され、ホスト２との通信を司る。ホストインターフェース２５は、ホスト２から受信した命令及びデータを、それぞれプロセッサ２１、及びメモリ２２に転送する。
【0023】
１．１．３ 半導体メモリ
次に、半導体メモリ１０に含まれるＮＡＮＤメモリ１０_１～１０_４の構成について説明する。以下に、ＮＡＮＤメモリ１０_１の構成を述べる。その他のＮＡＮＤメモリ１０_２～１０_４の各々の構成は、ＮＡＮＤメモリ１０_１と同様である。
次に、半導体メモリ１０に含まれるＮＡＮＤメモリ１０_１～１０_４の構成について説明する。以下に、ＮＡＮＤメモリ１０_１の構成を述べる。その他のＮＡＮＤメモリ１０_２～１０_４の各々の構成は、ＮＡＮＤメモリ１０_１と同様である。
【0024】
図２は、第１実施形態に係るＮＡＮＤメモリ１０_１の構成を示す図である。
【0025】
ＮＡＮＤメモリ１０_１は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、制御回路１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９Ａ、データレジスタ１９Ｂ、及びセンスアンプ１９Ｃを備える。レジスタ群１５は、ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃを備える。
【0026】
メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０，ＢＬＫ１，ＢＬＫ２，…，ＢＬＫｍ（ｍは０以上の整数）を備える。複数のブロックＢＬＫ０～ＢＬＫｍの各々は、ロウ及びカラムに対応付けられた複数のメモリセルトランジスタ（以下、メモリセルとも記す）を含む。メモリセルトランジスタは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルトランジスタに電圧を印加するための、複数のワード線、複数のビット線、及びソース線を含む。ブロックＢＬＫｍの具体的な構成については後述する。
【0027】
入出力回路１２及びロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ２０に接続される。入出力回路１２は、メモリコントローラ２０との間で入出力端子を介して、入出力信号（Ｉ／Ｏ信号）ＤＱ（例えば、ＤＱ０、ＤＱ１、ＤＱ２、…、ＤＱ７）を送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレス、及びデータ等を通信する。
【0028】
ロジック制御回路１３は、メモリコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、制御信号を受信する。制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、及びライトプロテクト信号ＷＰｎを含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。
【0029】
チップイネーブル信号ＣＥｎは、半導体メモリ１０にＮＡＮＤメモリが複数実装されている場合、１つのＮＡＮＤメモリを選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、信号ＤＱとして送信されるデータをデータレジスタ１９Ｂに記憶することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータを、信号ＤＱとして出力することを可能にする。ライトプロテクト信号ＷＰｎは、ＮＡＮＤメモリに対する書き込み動作及び消去動作を禁止する際にアサートされる。
【0030】
レディ／ビジー回路１４は、制御回路１６からの制御に応じて、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、ＮＡＮＤメモリ１０_１がレディ状態であるか、あるいはビジー状態であるかを示す。レディ状態は、ＮＡＮＤメモリ１０_１がメモリコントローラ２０からの命令を受け付け可能な状態であることを示す。ビジー状態は、ＮＡＮＤメモリ１０_１がメモリコントローラ２０からの命令を受け付けできない状態であることを示す。メモリコントローラ２０は、ＮＡＮＤメモリ１０_１からレディ／ビジー信号Ｒ／Ｂｎを受けることで、ＮＡＮＤメモリ１０_１がレディ状態であるか、あるいはビジー状態であるかを知ることができる。
【0031】
ステータスレジスタ１５Ａは、ＮＡＮＤメモリ１０_１の動作に必要なステータス情報ＳＴＳを記憶する。ステータスレジスタ１５Ａは、制御回路１６の指示に従って、ステータス情報ＳＴＳを入出力回路１２に転送する。
【0032】
アドレスレジスタ１５Ｂは、入出力回路１２から転送されたアドレスＡＤＤを記憶する。アドレスＡＤＤは、ロウアドレス及びカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｍを指定するブロックアドレス、及び指定されたブロック内の動作対象のワード線ＷＬを指定するページアドレスを含む。
【0033】
コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えば、制御回路１６に書き込み動作を命ずる書き込みコマンド、読み出し動作を命ずる読み出しコマンド、及び消去動作を命ずる消去コマンドなどを含む。
【0034】
ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、及びコマンドレジスタ１５Ｃには、例えばＳＲＡＭ（static random access memory）が用いられる。
【0035】
制御回路１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってＮＡＮＤメモリ１０_１を統括的に制御する。
【0036】
制御回路１６は、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９Ａ、データレジスタ１９Ｂ、及びセンスアンプ１９Ｃなどを制御して、書き込み動作、読み出し動作、及び消去動作を実行する。具体的には、制御回路１６は、コマンドレジスタ１５Ｃから受信した書き込みコマンドに基づいて、アドレスＡＤＤにて指定された複数のメモリセルトランジスタにデータを書き込む。制御回路１６は、またコマンドレジスタ１５Ｃから受信した読み出しコマンドに基づいて、アドレスＡＤＤにて指定された複数のメモリセルトランジスタからデータを読み出す。制御回路１６は、またコマンドレジスタ１５Ｃから受信した消去コマンドに基づいて、アドレスＡＤＤにて指定されたブロックに記憶されたデータを消去する。
【0037】
制御回路１６は、またＦＢＣ推定値生成回路１６Ａを有する。ＦＢＣ推定値生成回路１６Ａは、ＦＢＣ推定値を算出する。ＦＢＣ推定値及びＦＢＣ推定値生成回路１６Ａについては後述する。本明細書に記載される制御回路（及びＦＢＣ推定値生成回路１６Ａ）の機能は、制御回路１６がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェア（または、専用回路）で実現されてもよい。
【0038】
電圧生成回路１７は、ＮＡＮＤメモリ１０_１の外部から電源端子（図示せず）を介して電源電圧ＶDD及び接地電圧ＶSSを受け取る。電源電圧ＶDDは、半導体メモリ１０の外部から供給される外部電圧であり、例えば３.３Ｖである。接地電圧ＶSSは、半導体メモリ１０の外部から供給される外部電圧であり、例えば０Ｖである。
【0039】
電圧生成回路１７は、電源電圧ＶDDを用いて、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ロウデコーダ１８、及びセンスアンプ１９Ｃなどに供給する。
【0040】
ロウデコーダ１８は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ１８は、ロウアドレスのデコード結果に基づいて、複数ブロックのうちのいずれかを選択し、さらに選択したブロックＢＬＫｍ内のワード線ＷＬを選択する。さらに、ロウデコーダ１８は、選択されたブロックＢＬＫｍに電圧生成回路１７から供給された複数の電圧を転送する。
【0041】
カラムデコーダ１９Ａは、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ１９Ａは、カラムアドレスのデコード結果に基づいてデータレジスタ１９Ｂ内のラッチ回路を選択する。
【0042】
データレジスタ１９Ｂは、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に記憶する。
【0043】
センスアンプ１９Ｃは、データの読み出し動作時には、メモリセルトランジスタからビット線に読み出されたデータをセンス及び増幅する。さらに、センスアンプ１９Ｃは、メモリセルトランジスタから読み出された読み出しデータＤＡＴを一時的に記憶し、記憶した読み出しデータＤＡＴをデータレジスタ１９Ｂへ転送する。また、センスアンプ１９Ｃは、データの書き込み動作時には、入出力回路１２からデータレジスタ１９Ｂを介して転送された書き込みデータＤＡＴを一時的に記憶する。さらに、センスアンプ１９Ｃは、書き込みデータＤＡＴをビット線に転送する。
【0044】
１．１．４ メモリセルアレイ
１．１．４．１ メモリセルアレイの回路構成
次に、ＮＡＮＤメモリ１０_１のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。
１．１．４．１ メモリセルアレイの回路構成
次に、ＮＡＮＤメモリ１０_１のメモリセルアレイ１１の回路構成について説明する。メモリセルアレイ１１は、前述したように、複数のブロックＢＬＫ０～ＢＬＫｍを有する。以下に、ブロックＢＬＫｍの回路構成について説明する。
【0045】
図３は、メモリセルアレイ１１内のブロックＢＬＫｍの回路図である。ブロックＢＬＫｍは、例えば、複数のストリングユニットＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３を備える。以降、ストリングユニットＳＵと記した場合、ストリングユニットＳＵ０～ＳＵ３のいずれかを示すものとする。ストリングユニットＳＵは、複数のＮＡＮＤストリング（または、メモリストリング）ＮＳを備える。
【0046】
ここでは、説明を平易にするために、ＮＡＮＤストリングＮＳが、例えば、８個のメモリセルトランジスタＭＴ０、ＭＴ１、ＭＴ２、…、ＭＴ７、及び２個のセレクトトランジスタＳＴ１、ＳＴ２を備える例を示す。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０～ＭＴ７のいずれかを示すものとする。
【0047】
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを備え、データを不揮発に記憶する。メモリセルトランジスタＭＴ０～ＭＴ７は、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列に接続される。メモリセルトランジスタＭＴは、１ビットのデータ、または２ビット以上のデータを記憶することが可能である。
【0048】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０に接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ１～ＳＧＤ３にそれぞれ接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ３の各々は、ロウデコーダ１８によって独立に制御される。
【0049】
ストリングユニットＳＵ０に含まれる複数のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。同様に、ストリングユニットＳＵ１～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳに接続される。なお、ストリングユニットＳＵ０～ＳＵ３の各々のセレクトトランジスタＳＴ２のゲートには、異なるセレクトゲート線ＳＧＳがそれぞれ接続される場合もある。セレクトトランジスタＳＴ１及びＳＴ２は、各種動作におけるストリングユニットＳＵの選択に使用される。
【0050】
ブロックＢＬＫｍに含まれるメモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。ワード線ＷＬ０～ＷＬ７の各々は、ロウデコーダ１８によって独立に制御される。
【0051】
ビット線ＢＬ０～ＢＬｒ（ｒは０以上の整数）の各々は、複数のブロックＢＬＫ０～ＢＬＫｍに接続され、ブロックＢＬＫｍに含まれるストリングユニットＳＵ内の１つのＮＡＮＤストリングＮＳに接続される。すなわち、ビット線ＢＬ０～ＢＬｒの各々は、ブロックＢＬＫｍ内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一列にある複数のＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインに接続される。また、ソース線ＳＬは、複数のブロックＢＬＫ０～ＢＬＫｍに接続される。すなわち、ソース線ＳＬは、ブロックＢＬＫｍに含まれる複数のセレクトトランジスタＳＴ２のソースに接続される。
【0052】
要するに、ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳを複数含む。また、ブロックＢＬＫｍは、ワード線ＷＬを共通にする複数のストリングユニットＳＵを含む。さらに、メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫ０～ＢＬＫｍを含む。
【0053】
ブロックＢＬＫｍは、例えば、データの消去単位である。すなわち、ブロックＢＬＫｍ内に含まれるメモリセルトランジスタＭＴに記憶されたデータは、一括して消去される。複数ブロック内のデータは、ブロック毎に順次消去される。また、複数ブロック内のデータは、並行して消去される。なお、データは、ストリングユニットＳＵ単位で消去されてもよいし、また、ストリングユニットＳＵ未満の単位で消去されてもよい。
【0054】
１つのストリングユニットＳＵ内でワード線ＷＬを共有する複数のメモリセルトランジスタＭＴを、セルユニットＣＵと呼ぶ。セルユニットＣＵに含まれる複数のメモリセルトランジスタＭＴがそれぞれ記憶する１ビットのデータの集まりをページデータと呼ぶ。セルユニットＣＵの記憶容量は、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて変化する。例えば、セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に１ページデータを記憶する。セルユニットＣＵは、各メモリセルトランジスタＭＴが２ビットデータを記憶する場合に２ページデータを記憶する。セルユニットＣＵは、各メモリセルトランジスタＭＴが３ビットデータを記憶する場合に３ページデータを記憶する。
【0055】
セルユニットＣＵに対する書き込み動作及び読み出し動作は、ページデータを単位として行われる。言い換えると、読み出し動作及び書き込み動作は、１つのストリングユニットＳＵの１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。
【0056】
なお、ブロックＢＬＫｍが備えるストリングユニットの数は、４（ＳＵ０～ＳＵ３）に限られるわけではなく、任意に設定可能である。また、ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳの数、及びＮＡＮＤストリングＮＳが備えるメモリセルトランジスタ、及びセレクトトランジスタの数も、任意に設定可能である。さらに、メモリセルトランジスタＭＴは、電荷蓄積層として絶縁膜を用いたＭＯＮＯＳ（metal-oxide-nitride-oxide-silicon）型であってもよいし、電荷蓄積層として導電層を用いたＦＧ（floating gate）型であってもよい。
【0057】
１．１．４．２ メモリセルアレイの構造
次に、第１実施形態のＮＡＮＤメモリ１０_１内のメモリセルアレイ１１の構造の一例について説明する。図４Ａは、第１実施形態に係るＮＡＮＤメモリ１０_１におけるメモリセルアレイ１１の断面構造を示す図である。図４Ａにおいて、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図４Ａでは図を見易くするために配線やコンタクト、絶縁層等の構成要素が適宜省略されている。
次に、第１実施形態のＮＡＮＤメモリ１０_１内のメモリセルアレイ１１の構造の一例について説明する。図４Ａは、第１実施形態に係るＮＡＮＤメモリ１０_１におけるメモリセルアレイ１１の断面構造を示す図である。図４Ａにおいて、半導体基板３０面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向とする。Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はワード線ＷＬが積層される方向に対応する。なお、図４Ａでは図を見易くするために配線やコンタクト、絶縁層等の構成要素が適宜省略されている。
【0058】
図４Ａに示すように、メモリセルアレイ１１は、半導体基板３０の上方に設けられた導電層３１～３５、メモリピラーＭＰ、コンタクトプラグＣＶ１、及びスリットＳＬＴを含む。
【0059】
半導体基板３０の上方に導電層３１が設けられる。導電層３１は、半導体基板３０の主面（あるいは、ＸＹ面）に平行な平板状に形成される。この導電層３１は、ソース線ＳＬとして機能する。導電層３１は、例えば、不純物がドープされたポリシリコン、あるいはタングステン（Ｗ）を含む。
【0060】
導電層３１上には、ＸＺ面に沿った複数のスリットＳＬＴが、Ｙ方向に配列される。導電層３１上かつ隣り合うスリットＳＬＴ間の構造体（または、積層体）が、例えば複数のストリングユニットＳＵに対応する。
【0061】
導電層３１上かつ隣り合うスリットＳＬＴ間には、下層から順に、導電層３２、複数の導電層３３、及び導電層３４が設けられる。これらの導電層のうちＺ方向に隣り合う導電層は、層間絶縁膜を介して積層される。導電層３２～３４は、それぞれがＸＹ面に平行な平板状に形成される。導電層３２は、セレクトゲート線ＳＧＳとして機能する。複数の導電層３３は、下層から順に、それぞれワード線ＷＬ０～ＷＬ７として機能する。導電層３４は、セレクトゲート線ＳＧＤとして機能する。導電層３２～３４は、例えばタングステン（Ｗ）あるいはポリシリコンを含む。
【0062】
複数のメモリピラーＭＰは、例えば、Ｘ方向及びＹ方向に千鳥状に配列される。複数のメモリピラーＭＰの各々は、スリットＳＬＴ間の積層体内をＺ方向に延伸（または、貫通）している。各メモリピラーＭＰは、導電層３４の上方から導電層３１の上面に達するように、導電層３４，３３，３２を通過して設けられる。各メモリピラーＭＰは、例えば、ブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。メモリピラーＭＰの各々は、１つのＮＡＮＤストリングＮＳとして機能する。
【0063】
メモリピラーＭＰの上方には、層間絶縁膜を介して複数の導電層３５が設けられる。複数の導電層３５はＸ方向に配列される。各導電層３５は、Ｙ方向に延伸したライン状の配線層であり、ビット線ＢＬとして機能する。各導電層３５は、ストリングユニットＳＵ毎に、対応する１つのメモリピラーＭＰと電気的に接続される。具体的には、各ストリングユニットＳＵにおいて、各メモリピラーＭＰの半導体層４３上にコンタクトプラグＣＶ１が設けられ、コンタクトプラグＣＶ１上に１つの導電層３５が設けられる。導電層３５は、例えばアルミニウム（Ａｌ）あるいはタングステン（Ｗ）を含む。コンタクトプラグＣＶ１は、導電層、例えばタングステン（Ｗ）を含む。
【0064】
以上の構造が、図４Ａを記載した紙面に直交する方向（奥行き方向）に複数配列されており、奥行き方向に並ぶ複数のメモリピラーＭＰ（即ち、ＮＡＮＤストリングＮＳ）の集合によってストリングユニットＳＵが構成される。
【0065】
なお、ワード線ＷＬ、及びセレクトゲート線ＳＧＤ及びＳＧＳの本数は、それぞれメモリセルトランジスタＭＴ、及びセレクトトランジスタＳＴ１及びＳＴ２の個数に従って変更される。
【0066】
図４Ｂは、図４ＡのＶ－Ｖ線に沿った断面図であり、メモリセルアレイ１１内のメモリピラーＭＰの断面構造を示す。図４Ｂは、半導体基板３０の表面に平行かつ導電層３３を含む層におけるメモリピラーＭＰの断面を示している。
【0067】
メモリピラーＭＰは、上述したように、例えばブロック絶縁層４０、電荷蓄積層４１、トンネル絶縁層（トンネル絶縁膜とも称する）４２、及び半導体層４３を有する。具体的には、メモリピラーＭＰを形成するためのメモリホールの内壁に、ブロック絶縁層４０が設けられる。ブロック絶縁層４０の内壁に、電荷蓄積層４１が設けられる。電荷蓄積層４１の内壁に、トンネル絶縁層４２が設けられる。さらに、トンネル絶縁層４２の内側に半導体層４３が設けられる。言い換えると、半導体層４３は、例えばメモリピラーＭＰの中央部に設けられる。トンネル絶縁層４２は、半導体層４３の側面を囲っている。電荷蓄積層４１は、トンネル絶縁層４２の側面を囲っている。ブロック絶縁層４０は、電荷蓄積層４１の側面を囲っている。導電層３３は、ブロック絶縁層４０の側面を囲っている。なお、メモリピラーＭＰは、半導体層４３の内部にコア絶縁層を設けた構造としてもよい。
【0068】
上述したメモリピラーＭＰの構造において、メモリピラーＭＰと導電層３２とが交差する部分が、セレクトトランジスタＳＴ２として機能する。メモリピラーＭＰと複数の導電層３３とが交差する部分が、それぞれメモリセルトランジスタＭＴ０～ＭＴ７として機能する。さらに、メモリピラーＭＰと導電層３４とが交差する部分が、セレクトトランジスタＳＴ１として機能する。
【0069】
半導体層４３は、メモリセルトランジスタＭＴ０～ＭＴ７、並びにセレクトトランジスタＳＴ１及びＳＴ２のチャネル層として機能する。半導体層４３の内部には、ＮＡＮＤストリングＮＳの電流経路が形成される。
【0070】
トンネル絶縁層４２は、半導体層４３から電荷蓄積層４１に電荷が注入される際、または電荷蓄積層４１に蓄積された電荷が半導体層４３へ拡散する際に電位障壁として機能する。トンネル絶縁層４２は、例えばシリコン酸化膜を含む。
【0071】
電荷蓄積層４１は、メモリセルトランジスタＭＴ０～ＭＴ７において半導体層４３から注入される電荷を蓄積する機能を有する。電荷蓄積層４１は、例えば、絶縁層であり、シリコン窒化膜を含む。
【0072】
ブロック絶縁層４０は、電荷蓄積層４１に蓄積された電荷が導電層３３（ワード線ＷＬ）へ拡散するのを防止する。ブロック絶縁層４０は、例えばアルミニウム酸化層、シリコン酸化層及びシリコン窒化層を含む。
【0073】
１．１．５ メモリセルトランジスタの閾値電圧分布
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。
次に、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係について説明する。
【0074】
図５は、メモリセルトランジスタＭＴの取り得る閾値電圧分布とデータの関係を示す図である。ここでは、メモリセルトランジスタＭＴの記憶方式として、１つのメモリセルトランジスタＭＴに３ビットのデータを記憶可能なＴＬＣ（Triple-Level Cell）方式を適用した例を示す。なお、本実施形態は、１つのメモリセルトランジスタＭＴに１ビットのデータを記憶可能なＳＬＣ（Single-Level Cell）方式、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能なＭＬＣ（Multi-Level Cell）方式、１つのメモリセルトランジスタＭＴに４ビットのデータを記憶可能なＱＬＣ（Quad-Level Cell）方式等、その他の記憶方式を用いた場合にも適用できる。
【0075】
メモリセルトランジスタＭＴが記憶可能な３ビットのデータは、下位（lower）ビット、中位（middle）ビット、及び上位（upper）ビットを含む。メモリセルトランジスタＭＴが３ビットを記憶する場合、メモリセルトランジスタＭＴは、複数の閾値電圧に対応する８つの状態（ステート）のうちのいずれかのステートを取り得る。８つのステートを、低い方から順に、ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”と呼ぶ。ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”の各々に属する複数のメモリセルトランジスタＭＴは、図５に示すような閾値電圧の分布を形成する。
【0076】
ステート“Ｅｒ”、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”には、例えば、それぞれデータ“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”が割り当てられる。ビットの並びは、下位ビットを“Ｘ”、中位ビットを“Ｙ”、上位ビットを“Ｚ”とすると、“Ｚ、Ｙ、Ｘ”である。なお、閾値電圧分布とデータとの割り当ては、任意に設定可能である。
【0077】
読み出し対象のメモリセルトランジスタＭＴに記憶されたデータを読み出すために、メモリセルトランジスタＭＴの閾値電圧が属するステートが判定される。ステートの判定のために、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲが用いられる。以下、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、およびＧＲを含め、閾値電圧の判定ために読み出し対象のメモリセルトランジスタＭＴが接続されたワード線ＷＬに印加される電圧は、読み出し電圧ＶCGRVと称される場合がある。
【0078】
ステート“Ｅｒ”は、例えば、データが消去された状態（消去状態）に相当する。ステート“Ｅｒ”に属するメモリセルトランジスタＭＴの閾値電圧は、電圧ＡＲより低く、例えば負の値を有する。
【0079】
ステート“Ａ”～“Ｇ”は、電荷蓄積層に電荷が注入されてメモリセルトランジスタＭＴにデータが書き込まれた状態に相当する。ステート“Ａ”～“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、例えば正の値を有する。ステート“Ａ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＡＲより高く、かつ読み出し電圧ＢＲ以下である。ステート“Ｂ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＢＲより高く、かつ読み出し電圧ＣＲ以下である。ステート“Ｃ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＣＲより高く、かつ読み出し電圧ＤＲ以下である。ステート“Ｄ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＤＲより高く、かつ読み出し電圧ＥＲ以下である。ステート“Ｅ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＥＲより高く、かつ読み出し電圧ＦＲ以下である。ステート“Ｆ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＦＲより高く、かつ読み出し電圧ＧＲ以下である。ステート“Ｇ”に属するメモリセルトランジスタＭＴの閾値電圧は、読み出し電圧ＧＲより高く、電圧ＶREADより低い。
【0080】
電圧ＶREADは、読み出し非対象のセルユニットＣＵのメモリセルトランジスタＭＴに接続されたワード線ＷＬに印加される電圧であり、いずれのステートにあるメモリセルトランジスタＭＴの閾値電圧よりも高い。このため、接続されたワード線ＷＬ（すなわち、制御ゲート）に電圧ＶREADが印加されたメモリセルトランジスタＭＴは、保持するデータに関わらずオン状態になる。
【0081】
また、隣り合う閾値分布の間には、それぞれ書き込み動作で使用されるベリファイ電圧が設定される。具体的には、ステート“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”に対応して、それぞれベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶが設定される。例えば、ベリファイ電圧ＡＶ、ＢＶ、ＣＶ、ＤＶ、ＥＶ、ＦＶ、ＧＶはそれぞれ、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、ＧＲより若干高く設定される。
【0082】
以上のように、各メモリセルトランジスタＭＴは、８個のステートのいずれかに設定され、３ビットデータを記憶することが可能である。また、書き込み及び読み出しは、１つのセルユニットＣＵに記憶されるページデータ単位で行われる。メモリセルトランジスタＭＴが３ビットデータ（下位ビット、中位ビット、及び上位ビット）を記憶している場合、セルユニットＣＵが保持する下位ビットの集合、中位ビットの集合、及び上位ビットの集合は、それぞれ下位（lower）ページデータ、中位（middle）ページデータ、及び上位（upper）ページデータと呼ばれる。
【0083】
上記したデータの割り付けが適用された場合、下位ページデータは、読み出し電圧ＡＲ、ＥＲを用いた読み出し動作によって確定する。中位ページデータは、読み出し電圧ＢＲ、ＤＲ、ＦＲを用いた読み出し動作によって確定する。上位ページデータは、読み出し電圧ＣＲ、ＧＲを用いた読み出し動作によって確定する。
【0084】
１．２ 動作
第１実施形態のメモリシステム１における動作について説明する。メモリシステム１では、半導体メモリ１０のＮＡＮＤメモリにおけるデータ保持の信頼性を高めるために、定期的（あるいは不定期）にＮＡＮＤメモリにおけるデータ保持状態を調べ、データ保持状態に基づいてリフレッシュ処理が実行される。このような、定期的に半導体メモリ１０におけるデータ保持状態を調べ、データ保持状態に基づいてリフレッシュ処理を実行する動作を、パトロール動作と称する。リフレッシュ処理は、半導体メモリ１０のＮＡＮＤメモリ内のあるブロックに書き込まれたデータを、誤り訂正を施した上で別のブロック（または当該ブロック）に書き直すことにより、データに含まれる誤りビット数を低減させる処理である。
第１実施形態のメモリシステム１における動作について説明する。メモリシステム１では、半導体メモリ１０のＮＡＮＤメモリにおけるデータ保持の信頼性を高めるために、定期的（あるいは不定期）にＮＡＮＤメモリにおけるデータ保持状態を調べ、データ保持状態に基づいてリフレッシュ処理が実行される。このような、定期的に半導体メモリ１０におけるデータ保持状態を調べ、データ保持状態に基づいてリフレッシュ処理を実行する動作を、パトロール動作と称する。リフレッシュ処理は、半導体メモリ１０のＮＡＮＤメモリ内のあるブロックに書き込まれたデータを、誤り訂正を施した上で別のブロック（または当該ブロック）に書き直すことにより、データに含まれる誤りビット数を低減させる処理である。
【0085】
１．２．１ パトロール動作
第１実施形態のメモリシステム１におけるパトロール動作について説明する。メモリコントローラ２０と半導体メモリ１０間の動作として、第１実施形態及び以降の実施形態では、メモリコントローラ２０とＮＡＮＤメモリ１０_１間の動作を例に示す。
第１実施形態のメモリシステム１におけるパトロール動作について説明する。メモリコントローラ２０と半導体メモリ１０間の動作として、第１実施形態及び以降の実施形態では、メモリコントローラ２０とＮＡＮＤメモリ１０_１間の動作を例に示す。
【0086】
図６は、第１実施形態に係るパトロール動作を示すフローチャートである。図７は、パトロール動作におけるパトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図８は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0087】
図６に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0088】
パトロール動作が開始されると、パトロールリードが実施される（Ｓ１）。すなわち、図８に示すように、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１にパトロールリードの実施を命令する（Ｓ１_１）。パトロールリードの実施命令を受けると、ＮＡＮＤメモリ１０_１は、パトロールリードを開始する。
【0089】
図７及び図８を用いて、パトロールリードの動作を説明する。第１実施形態のパトロールリードは、ＮＡＮＤメモリ１０_１のブロックＢＬＫ０～ＢＬＫｍに含まれる複数のセルユニットＣＵのうちの１つのセルユニットＣＵ（以下、対象セルユニット）に対して読み出し動作を実施し、読み出したデータに基づいて、対象セルユニットが記憶するページデータ(以下、対象ページデータ)に含まれていると推定される誤りビット数（fail bit count）の推定値をＮＡＮＤメモリ１０_１が算出する動作である。以降、誤りビット数の推定値を、ＦＢＣ推定値と称する。
【0090】
パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、対象セルユニットに対して読み出し動作を実施する（Ｓ１_２）。
【0091】
次に、ＮＡＮＤメモリ１０_１の制御回路１６に含まれるＦＢＣ推定値生成回路１６Ａは、読み出し動作により得られた読み出し結果に基づいて、対象ページデータに含まれていると推定されるＦＢＣ推定値を算出する（Ｓ１_３）。ＦＢＣ推定値の算出では、読み出した対象ページデータをＮＡＮＤメモリ１０_１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、ＮＡＮＤメモリ１０_１が備えるＦＢＣ推定値生成回路１６Ａにより、ＦＢＣ推定値が算出される。ＦＢＣ推定値の算出の動作の詳細については後述する。
【0092】
次に、制御回路１６は、ＦＢＣ推定値をメモリコントローラ２０に送信する（Ｓ１_４）。以上により、パトロールリードが終了する。
【0093】
次に、図６及び図８に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ２）。すなわち、リフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいて対象ページデータを書き直すか否かを判断する。
【0094】
具体的には、ＦＢＣ推定値が基準値（または、閾値）Ｃ１より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図６のＳ２でYES）、リフレッシュ処理が実施される（Ｓ３）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ３_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ３_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ３_３）。
【0095】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ３_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ３_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ３_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0096】
一方、ＦＢＣ推定値が基準値Ｃ１以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図６のＳ２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0097】
なお、上述のパトロール動作は、ＮＡＮＤメモリ１０_１のブロックＢＬＫ０～ＢＬＫｍのそれぞれに含まれる複数セルユニットのそれぞれに対して実行される。ＮＡＮＤメモリ１０_２～１０_４に対しても同様に、パトロール動作は、ブロックＢＬＫ０～ＢＬＫｍのそれぞれに含まれる複数セルユニットのうちのそれぞれに対して実行される。なお、パトロール動作は、ＮＡＮＤメモリ１０_１～１０＿４のそれぞれのブロックＢＬＫ０～ＢＬＫｍにそれぞれ含まれる複数セルユニットのうちの、１つのセルユニットのみに対して実行されてもよい。
【0098】
また、リフレッシュ処理は、ブロック毎に実施される。あるブロック内の１つの対象ページデータがリフレッシュ処理を実施する必要があると判断された場合、それ以降、そのブロック内の残りのセルユニットに対してパトロール動作は実施されない。そして、そのブロックに対するパトロール動作が終了した後、そのブロックに対してリフレッシュ処理が実施される。
【0099】
ここで、リフレッシュ処理の実施判断に用いられる基準値Ｃ１について詳述する。図６に、基準値Ｃ１と基準値Ｃ０の大小関係を示す。基準値Ｃ１は、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、前述したように、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。基準値Ｃ０は、比較例において、リフレッシュ処理の実施判断に用いられる、誤りビット数と比較される基準値である。すなわち、比較例においては、対象セルユニットに対して読み出し動作が実施され、対象ページデータが読み出される。読み出された対象ページデータに対してＥＣＣ回路により誤り訂正が実施され、対象ページデータに含まれる正確な誤りビット数が得られる。リフレッシュ処理を実施するべきブロックか否かを判断するために、基準値Ｃ０は、このようにして得られた正確な誤りビット数と比較される基準値である。本実施形態においては、リフレッシュ処理を実施するべきブロックに対してリフレッシュ処理が実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ１は、基準値Ｃ０より小さい値に設定される。
【0100】
１．２．２． ＦＢＣ推定値の算出
次に、パトロールリードおけるＦＢＣ推定値の算出について説明する。まず、誤りビット数（fail bit count）について説明する。図９は、誤りビット数を説明するための図である。図９は、ＡステートとＢステートのメモリセルに対して読み出し電圧ＢＲを用いて読み出しを実行した例を示す。
次に、パトロールリードおけるＦＢＣ推定値の算出について説明する。まず、誤りビット数（fail bit count）について説明する。図９は、誤りビット数を説明するための図である。図９は、ＡステートとＢステートのメモリセルに対して読み出し電圧ＢＲを用いて読み出しを実行した例を示す。
【0101】
Ａステートに属するメモリセル（すなわち、Ａステートに対応する閾値電圧を有するようにデータが書き込まれたメモリセル）を読み出し電圧ＢＲを用いて読み出しを実行すると、読み出し電圧ＢＲ以下の閾値電圧を有するメモリセルはオン状態となり、読み出し電圧ＢＲより高い閾値電圧を有するメモリセルはオフ状態となる。ここで、オフ状態のメモリセルは、本来、オン状態となるべきメモリセルであるにもかかわらずオフ状態となったため、誤りビットとしてカウントされる（図９中のＥＲＡ）。一方、Ｂステートに属するメモリセル（すなわち、Ｂステートに対応する閾値電圧を有するようにデータが書き込まれたメモリセル）を読み出し電圧ＢＲを用いて読み出しを実行すると、読み出し電圧ＢＲより低い閾値電圧を有するメモリセルはオン状態となり、読み出し電圧ＢＲ以上の閾値電圧を有するメモリセルはオフ状態となる。ここで、オン状態のメモリセルは、本来、オフ状態となるべきメモリセルであるにもかかわらずオン状態となったため、誤りビットとしてカウントされる（図９中のＥＲＢ）。誤りビット数は、図９に示す領域ＥＲＡのメモリセル数と、領域ＥＲＢのメモリセル数との合計となる。
【0102】
上述したように、第１実施形態のメモリシステム１では、ＮＡＮＤメモリ１０＿１がＦＢＣ推定値を算出する。ＦＢＣ推定値の算出では、読み出した対象ページデータをＮＡＮＤメモリ１０＿１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、ＦＢＣ推定値が算出される。ＮＡＮＤメモリ１０＿１がＦＢＣ推定値を算出する動作として、以下に３つの方式を説明する。
【0103】
１．２．２．１ ＦＢＣ推定値の算出動作（４点リード方式）
まず、４つの読み出し電圧を用いた読み出し動作で得られたオン状態のメモリセルの数からＦＢＣ推定値を算出する方法について説明する。以降、４つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、４点リード方式と称する。また、ある読み出し電圧を用いた読み出し動作でオン状態となるメモリセルの数を、その読み出し電圧におけるオンセル数と称する。
まず、４つの読み出し電圧を用いた読み出し動作で得られたオン状態のメモリセルの数からＦＢＣ推定値を算出する方法について説明する。以降、４つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、４点リード方式と称する。また、ある読み出し電圧を用いた読み出し動作でオン状態となるメモリセルの数を、その読み出し電圧におけるオンセル数と称する。
【0104】
４点リード方式では、制御回路１６に含まれるＦＢＣ推定値生成回路１６Ａは、対象セルユニットから得られたオンセル数に基づいて２次関数による近似曲線を求める。そして、ＦＢＣ推定値生成回路１６Ａは、２次関数による近似曲線における極小値をＦＢＣ推定値として算出する。なおここでは、２次関数による近似曲線を求める例を示すが、１次関数、あるいは３次関数、スプライン曲線、またはベジエ曲線による近似曲線を求めてもよい。
【0105】
【0106】
まず、図１０の（Ａ）に示すように、ＦＢＣ推定値生成回路１６Ａは、例えば、ＥｒステートとＡステートとの間の閾値電圧において、４点の読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４を設定する。読み出し電圧Ｒ１～Ｒ４はそれぞれ異なり、読み出し電圧Ｒ１とＲ２の差、Ｒ２とＲ３の差、及びＲ３とＲ４の差は、同じ一定の電圧差に設定される。なおここでは、これらの電圧差が同じ電圧差に設定される場合を示すが、これらの電圧差は同じでなくてもよい。
【0107】
次に、ＦＢＣ推定値生成回路１６Ａは、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４を用いて読み出し動作をそれぞれ実施して、対象トラッキングデータを取得する。対象トラッキングデータは、例えばページデータと同じサイズを有する。これらの読み出し動作により、図１０の（Ｂ）に示すように、ＦＢＣ推定値生成回路１６Ａは、読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４の各々におけるオンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４をそれぞれ求める。
【0108】
オンセル数Ｏ１は、読み出し電圧Ｒ１を用いた読み出し動作でオン状態となるメモリセル数である。オンセル数Ｏ２は、読み出し電圧Ｒ２を用いた読み出し動作でオン状態となるメモリセル数である。オンセル数Ｏ３は、読み出し電圧Ｒ３を用いた読み出し動作でオン状態となるメモリセル数である。オンセル数Ｏ４は、読み出し電圧Ｒ４を用いた読み出し動作でオン状態となるメモリセル数である。
【0109】
次に、図１０の（Ｃ）に示すように、ＦＢＣ推定値生成回路１６Ａは、オンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４において、隣接する２つのオンセル数の差分と、隣接する読み出し電圧の相加平均をそれぞれ求め、差分点Ｐ１、Ｐ２、Ｐ３を求める。
【0110】
差分点Ｐ１のＹ座標（すなわち、メモリセル数）は、オンセル数Ｏ２とオンセル数Ｏ１との差分で得られ、“Ｏ２－Ｏ１”で表される。差分点Ｐ１のＹ座標は、読み出し電圧がＲ１からＲ２に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ１とＲ２との間にあるメモリセルの数である。差分点Ｐ１のＸ座標（すなわち、閾値電圧）は、読み出し電圧Ｒ１とＲ２の相加平均であり、“(Ｒ１＋Ｒ２)/２”で表される。よって、差分点Ｐ１（ｘ，ｙ）は、Ｐ１((Ｒ１＋Ｒ２)/２，Ｏ２－Ｏ１)で表される。
【0111】
差分点Ｐ２のＹ座標は、オンセル数Ｏ３とオンセル数Ｏ２との差分で得られ、“Ｏ３－Ｏ２”で表される。差分点Ｐ２のＹ座標は、読み出し電圧がＲ２からＲ３に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ２とＲ３との間にあるメモリセルの数である。差分点Ｐ２のＸ座標は、読み出し電圧Ｒ２とＲ３の相加平均であり、“(Ｒ２＋Ｒ３)/２”で表される。よって、差分点Ｐ２（ｘ，ｙ）は、Ｐ２((Ｒ２＋Ｒ３)/２，Ｏ３－Ｏ２)で表される。
【0112】
差分点Ｐ３のＹ座標は、オンセル数Ｏ４とオンセル数Ｏ３との差分で得られ、“Ｏ４－Ｏ３”で表される。差分点Ｐ３のＹ座標は、読み出し電圧がＲ３からＲ４に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ３とＲ４との間にあるメモリセルの数である。差分点Ｐ３のＸ座標は、読み出し電圧Ｒ３とＲ４の相加平均であり、“(Ｒ３＋Ｒ４)/２”で表される。よって、差分点Ｐ３（ｘ，ｙ）は、Ｐ３((Ｒ３＋Ｒ４)/２，Ｏ４－Ｏ３)で表される。これら差分点Ｐ１、Ｐ２、Ｐ３から、図１０の（Ｃ）に斜線にて示すようなヒストグラムが得られる。
【0113】
次に、図１０の（Ｃ）に示すように、ＦＢＣ推定値生成回路１６Ａは、差分点Ｐ１、Ｐ２、Ｐ３を通る２次関数による近似曲線を計算する。ここで、閾値電圧をＶとし、メモリセル数をＣとすると、２次関数は、Ｃ＝ａＶ２＋ｂＶ＋ｄで表すことができる。なお、ａ、ｂ、ｄは定数であり、かつａは０以外の値である。次に、ＦＢＣ推定値生成回路１６Ａは、２次関数Ｃ＝ａＶ２＋ｂＶ＋ｄにおける極小値ｈを算出する。
【0114】
ここで、Ｅｒステートの閾値電圧分布とＡステートの閾値電圧分布とが重なるところの分布の“交点”の高さ（図１０（Ｃ）のｈ／２）は、２次関数による近似曲線の極小値ｈに対応すると仮定できる。さらに、対象ページデータに含まれる誤りビット数は、分布の“交点”の高さに比例すると考えられる。これにより、極小値ｈがＦＢＣ推定値として設定される。
【0115】
なお、上述したように、ＦＢＣ推定値生成回路１６Ａにより算出されたＦＢＣ推定値は、２次関数の極小値ｈである。極小値ｈは、２バイト程度のデータで表現可能である。極小値ｈのデータサイズは、対象トラッキングデータのサイズ（例えば、ページデータのサイズと等しい１６Ｋバイト）に比べて非常に小さい。このため、極小値ｈをＮＡＮＤメモリからメモリコントローラ２０に転送する場合、対象トラッキングデータをＮＡＮＤメモリからメモリコントローラ２０に転送する場合に比べて、転送するデータ量を低減できる。これにより、ＮＡＮＤメモリからメモリコントローラ２０へのデータ転送時間を短縮できる。
【0116】
１．２．２．２ ＦＢＣ推定値の算出動作（３点リード方式）
次に、３つの読み出し電圧を用いた読み出し動作で得られたオンセル数からＦＢＣ推定値を算出する方法について説明する。以降、３つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、３点リード方式と称する。
次に、３つの読み出し電圧を用いた読み出し動作で得られたオンセル数からＦＢＣ推定値を算出する方法について説明する。以降、３つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、３点リード方式と称する。
【0117】
３点リード方式では、ＦＢＣ推定値生成回路１６Ａは、対象セルユニットから得られたオンセル数に基づいて２つの１次関数を求める。そして、ＦＢＣ推定値生成回路１６Ａは、２つの１次関数の交点をＦＢＣ推定値として算出する。
【0118】
【0119】
まず、図１１の（Ａ）に示すように、制御回路１６のＦＢＣ推定値生成回路１６Ａは、例えば、ＥｒステートとＡステートとの間の閾値電圧において、３点の読み出し電圧Ｒ１、Ｒ２、Ｒ３を設定する。読み出し電圧Ｒ１～Ｒ３はそれぞれ異なり、読み出し電圧Ｒ１とＲ２の差、及びＲ２とＲ３の差は、同じ一定の電圧差に設定される。なおここでは、これらの電圧差が同じ電圧差に設定される場合を示すが、これらの電圧差は同じでなくてもよい。
【0120】
次に、ＦＢＣ推定値生成回路１６Ａは、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧Ｒ１、Ｒ２、Ｒ３を用いて読み出し動作をそれぞれ実施して、対象トラッキングデータを取得する。これらの読み出し動作により、図１１の（Ｂ）に示すように、ＦＢＣ推定値生成回路１６Ａは、読み出し電圧Ｒ１、Ｒ２、Ｒ３の各々におけるオンセル数Ｏ１、Ｏ２、Ｏ３をそれぞれ求める。
【0121】
オンセル数Ｏ１は、読み出し電圧Ｒ１を用いた読み出し動作でオン状態となるメモリセル数である。オンセル数Ｏ２は、読み出し電圧Ｒ２を用いた読み出し動作でオン状態となるメモリセル数である。オンセル数Ｏ３は、読み出し電圧Ｒ３を用いた読み出し動作でオン状態となるメモリセル数である。
【0122】
次に、図１１の（Ｃ）に示すように、ＦＢＣ推定値生成回路１６Ａは、オンセル数Ｏ１、Ｏ２、Ｏ３において、隣接する２つのオンセル数の差分と、隣接する読み出し電圧の相加平均をそれぞれ求め、差分点Ｐ１、Ｐ２を求める。
【0123】
差分点Ｐ１のＹ座標は、オンセル数Ｏ２とオンセル数Ｏ１との差分で得られ、“Ｏ２－Ｏ１”で表される。差分点Ｐ１のＹ座標は、読み出し電圧がＲ１からＲ２に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ１とＲ２との間にあるメモリセルの数である。差分点Ｐ１のＸ座標は、読み出し電圧Ｒ１とＲ２の相加平均であり、“(Ｒ１＋Ｒ２)/２”で表される。よって、差分点Ｐ１（ｘ，ｙ）は、Ｐ１((Ｒ１＋Ｒ２)/２，Ｏ２－Ｏ１)で表される。
【0124】
差分点Ｐ２のＹ座標は、オンセル数Ｏ３とオンセル数Ｏ２との差分で得られ、“Ｏ３－Ｏ２”で表される。差分点Ｐ２のＹ座標は、読み出し電圧がＲ２からＲ３に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ２とＲ３との間にあるメモリセルの数である。差分点Ｐ２のＸ座標は、読み出し電圧Ｒ２とＲ３の相加平均であり、“(Ｒ２＋Ｒ３)/２”で表される。よって、差分点Ｐ２（ｘ，ｙ）は、Ｐ２((Ｒ２＋Ｒ３)/２，Ｏ３－Ｏ２)で表される。これら差分点Ｐ１、Ｐ２から、図１１の（Ｃ）に斜線にて示すようなヒストグラムが得られる。
【0125】
次に、図１１の（Ｃ）に示すように、ＦＢＣ推定値生成回路１６Ａは、差分点Ｐ１、Ｐ２、差分点Ｐ１のＸ軸への正射影（即ち、（(Ｒ１＋Ｒ２)/２，０））、及び差分点Ｐ２のＸ軸への正射影（即ち、（(Ｒ２＋Ｒ３)/２，０））の４点を結ぶ四角形を求める。さらに、ＦＢＣ推定値生成回路１６Ａは、この四角形の対角線を１次関数と見なす。次に、ＦＢＣ推定値生成回路１６Ａは、２つの対角線、すなわち２つの１次関数の交点を算出する。
【0126】
ここで、Ｅｒステートの閾値電圧分布とＡステートの閾値電圧分布とが重なるところの分布の“交点”の高さは、２つの１次関数の交点におけるＹ座標の値Ｊに対応すると仮定できる。さらに、対象ページデータに含まれる誤りビット数は、分布の“交点”の高さに比例すると考えられる。これにより、２つの１次関数の交点におけるＹ座標の値ＪがＦＢＣ推定値として設定される。
【0127】
なお、上述したように、ＦＢＣ推定値生成回路１６Ａにより算出されたＦＢＣ推定値は、２つの１次関数の交点におけるＹ座標の値Ｊである。値Ｊは、２バイト程度のデータで表現可能である。値Ｊのデータサイズは対象トラッキングデータのサイズに比べて非常に小さい。このため、値ＪをＮＡＮＤメモリからメモリコントローラ２０に転送する場合、対象トラッキングデータをＮＡＮＤメモリからメモリコントローラ２０に転送する場合に比べて、転送するデータ量を低減できる。これにより、ＮＡＮＤメモリからメモリコントローラ２０へのデータ転送時間を短縮できる。
【0128】
１．２．２．３ ＦＢＣ推定値の算出動作（１点リード方式）
次に、１つの読み出し電圧を用いた読み出し動作で得られたオフ状態のメモリセルの数からＦＢＣ推定値を算出する方法について説明する。以降、１つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、１点リード方式と称する。また、ある読み出し電圧を用いた読み出し動作でオフ状態となるメモリセルの数を、その読み出し電圧におけるオフセル数と称する。
次に、１つの読み出し電圧を用いた読み出し動作で得られたオフ状態のメモリセルの数からＦＢＣ推定値を算出する方法について説明する。以降、１つの読み出し電圧を用いてＦＢＣ推定値を算出する方法を、１点リード方式と称する。また、ある読み出し電圧を用いた読み出し動作でオフ状態となるメモリセルの数を、その読み出し電圧におけるオフセル数と称する。
【0129】
１点リード方式では、対象セルユニットのメモリセル数に対するオフセル数の割合を求める。そして、オフセル数の割合に基づいてＦＢＣ推定値を算出する。
【0130】
【0131】
まず、図１２に示すように、制御回路１６内のＦＢＣ推定値生成回路１６Ａは、例えば、Ｇステートに対する読み出し電圧ＧＲを設定する。読み出し電圧ＧＲは、最も高い閾値電圧分布を有するＧステートと、その他のＥｒ～Ｆステートとの間を判別する読み出し電圧である。具体的には、読み出し電圧ＧＲは、書き込み直後からあまり時間が経過していない状態、すなわちデータリテンションエラーなどのストレスがあまりかかっていない状態での読み出し動作に適合する読み出し電圧である。この読み出し電圧をノーマルリード電圧と呼び、この読み出し電圧は例えばＮＡＮＤメモリの製造時に設定される。なお、ここで設定される読み出し電圧ＧＲには、例えば、後述する第５実施形態で述べるトラッキング動作が実施されている場合は、トラッキング動作で求めた適切な読み出し電圧を用いてもよい。
【0132】
次に、ＦＢＣ推定値生成回路１６Ａは、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧ＧＲを用いて読み出し動作を実施する。この読み出し動作により、図１２に示すように、ＦＢＣ推定値生成回路１６Ａは、読み出し電圧ＧＲにおけるオンセル数ＣＧを求める。図１２に示す例では、オンセル数ＣＧは、ＥｒステートからＧステートの一部までのオンセル数を加算した数となる。
【0133】
次に、ＦＢＣ推定値生成回路１６Ａは、対象セルユニットに含まれるメモリセル数Ｍ１からオンセル数ＣＧを減算して、対象セルユニットにおけるオフセル数Ｍ２を求める。さらに、ＦＢＣ推定値生成回路１６Ａは、対象セルユニットのメモリセル数Ｍ１に占めるオフセル数Ｍ２の割合Ｋ１を算出する。
【0134】
ここで、対象ページデータに含まれる誤りビット数は、オフセル数の割合Ｋ１と相関関係があると考えられる。Ｇステートは、ＥｒステートからＧステートまでの８つのステートのうちの１つである。このため、ランダマイズされたデータが対象セルユニットに書き込まれている場合、Ｇステートのメモリセル数が対象セルユニットのメモリセル数に占める割合の期待値は、１／８（＝１２.５％）である。オフセル数の割合Ｋ１と期待値との差が大きい場合、対象セルユニットの閾値電圧分布が、理想状態（すなわち、対象セルユニットのメモリセル数に、各ステートのメモリセル数が占める割合が１２.５％である状態）から乖離している可能性が高い。対象セルユニットの閾値電圧分布が理想状態から乖離している場合は、オフセル数の割合Ｋ１が期待値より大きい場合と、オフセル数の割合Ｋ１が期待値より小さい場合を含む。これにより、１点リード方式では、オフセル数の割合Ｋ１と期待値（１２.５％）との差がＦＢＣ推定値として設定される。
【0135】
なお、上述したように、ＦＢＣ推定値生成回路１６Ａにより算出されたＦＢＣ推定値は、オフセル数の割合Ｋ１と期待値との差である。割合Ｋ１と期待値との差は、２バイト程度のデータで表現可能である。例えば、割合Ｋ１と期待値との差のデータサイズは対象トラッキングデータのサイズに比べて非常に小さい。このため、割合Ｋ１と期待値との差をＮＡＮＤメモリからメモリコントローラ２０に転送する場合、対象トラッキングデータをＮＡＮＤメモリからメモリコントローラ２０に転送する場合に比べて、転送するデータ量を低減できる。これにより、ＮＡＮＤメモリからメモリコントローラ２０へのデータ転送時間を短縮できる。
【0136】
【0137】
上述の１点リード方式では、Ｇステートに対する読み出し電圧ＧＲを用いた読み出し動作によりＦＢＣ推定値を算出したが、Ａステートに対する読み出し電圧ＡＲを用いた読み出し動作によりＦＢＣ推定値を算出してもよい。
【0138】
図１３に示すように、制御回路１６内のＦＢＣ推定値生成回路１６Ａは、Ａステートに対する読み出し電圧ＡＲを設定する。読み出し電圧ＡＲは、最も低い閾値電圧分布を有するＥｒステートと、その他のＡ～Ｇステートとの間を判別する読み出し電圧である。
【0139】
次に、ＦＢＣ推定値生成回路１６Ａは、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧ＡＲを用いて読み出し動作を実施する。この読み出し動作により、図１３に示すように、ＦＢＣ推定値生成回路１６Ａは、読み出し電圧ＡＲにおけるオンセル数ＣＡを求める。図１３に示す例では、オンセル数ＣＡは、ＥｒステートとＡステートの一部のオンセル数を加算した数となる。
【0140】
次に、ＦＢＣ推定値生成回路１６Ａは、対象セルユニットに含まれるメモリセル数Ｍ１からオンセル数ＣＡを減算して、対象セルユニットにおけるオフセル数Ｍ３を求める。さらに、ＦＢＣ推定値生成回路１６Ａは、対象セルユニットのメモリセル数Ｍ１に占めるオフセル数Ｍ３の割合Ｋ２を算出する。
【0141】
ここで、対象ページデータに含まれる誤りビット数は、オフセル数の割合Ｋ２と相関関係があると考えられる。Ｅｒステートは、ＥｒステートからＧステートまでの８つのステートのうちの１つである。このため、ランダマイズされたデータが対象セルユニットに書き込まれている場合、Ｅｒステート以外、すなわちＡ～Ｇステートのメモリセル数が対象セルユニットのメモリセル数に占める割合の期待値は、７／８（＝８７.５％）である。この１点リード方式では、オフセル数の割合Ｋ２と期待値（８７.５％）との差がＦＢＣ推定値として設定される。
【0142】
また、上述の例のように、読み出し電圧ＡＲにおけるオンセル数ＣＡを求める場合、Ｅｒステートのメモリセル数が対象セルユニットのメモリセル数Ｍ１に占める割合Ｋ３の期待値は、１／８（＝１２.５％）である。ＦＢＣ推定値生成回路１６Ａは、オンセル数ＣＡの割合Ｋ３と期待値（１２.５％）との差をＦＢＣ推定値として設定してもよい。
【0143】
１．３ 第１実施形態に係る効果
第１実施形態によれば、パトロール動作に要する時間を短縮することができるメモリシステムを提供できる。
第１実施形態によれば、パトロール動作に要する時間を短縮することができるメモリシステムを提供できる。
【0144】
第１実施形態の構成では、ＦＢＣ推定値を算出するＦＢＣ推定値生成回路１６ＡをＮＡＮＤメモリが備える。ＦＢＣ推定値生成回路１６Ａは、対象セルユニットに対して１つあるいは複数の読み出し電圧を用いて読み出し動作を実施し、得られたオンセル数またはオフセル数に基づいてＦＢＣ推定値を算出する。ＦＢＣ推定値は、対象ページデータに含まれる誤りビット数を推定するための値である。算出されたＦＢＣ推定値は、ＮＡＮＤメモリからメモリコントローラ２０に転送される。メモリコントローラ２０は、ＦＢＣ推定値と基準値Ｃ１とを比較し、比較結果に従ってリフレッシュ処理を実施するか否かを判断する。ＮＡＮＤメモリは、対象トラッキングデータを送信することなく、ＦＢＣ推定値を送信するだけでよい。このため、ＮＡＮＤメモリからメモリコントローラ２０に転送されるデータのサイズを低減できる。これにより、パトロール動作における対象セルユニットの読み出し動作からリフレッシュ処理の実施判断のためのデータ（即ち、ＦＢＣ推定値）を得るまでの時間を短縮することができる。
【0145】
２．第２実施形態
第２実施形態のメモリシステムについて説明する。第２実施形態では、ＮＡＮＤメモリ１０_１はＦＢＣ推定値を算出せずに、ＦＢＣ推定値を算出するための構成要素をＮＡＮＤメモリ１０_１がメモリコントローラ２０に出力する。メモリコントローラ２０は、受け取った構成要素に基づいてＦＢＣ推定値を算出する。第２実施形態では、主に第１実施形態と異なる点について説明する。
第２実施形態のメモリシステムについて説明する。第２実施形態では、ＮＡＮＤメモリ１０_１はＦＢＣ推定値を算出せずに、ＦＢＣ推定値を算出するための構成要素をＮＡＮＤメモリ１０_１がメモリコントローラ２０に出力する。メモリコントローラ２０は、受け取った構成要素に基づいてＦＢＣ推定値を算出する。第２実施形態では、主に第１実施形態と異なる点について説明する。
【0146】
【0147】
メモリシステム１は、半導体メモリ１０及びメモリコントローラ２０を備える。
【0148】
２．１．２ メモリコントローラ
次に、図１４を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ２１、メモリ２２、ＥＣＣ回路２３_１及び２３_２、ＮＡＮＤインターフェース２４_１及び２４_２、並びにホストインターフェース２５を備える。
次に、図１４を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ２１、メモリ２２、ＥＣＣ回路２３_１及び２３_２、ＮＡＮＤインターフェース２４_１及び２４_２、並びにホストインターフェース２５を備える。
【0149】
プロセッサ２１は、リフレッシュ判断回路２１Ａ及びＦＢＣ推定値生成回路２１Ｂを有する。リフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいてリフレッシュ処理を実施するか否かを判断する。ＦＢＣ推定値生成回路２１Ｂは、ＦＢＣ推定値の構成要素に基づいてＦＢＣ推定値を算出する。ＦＢＣ推定値生成回路２１Ｂについては後述する。本明細書に記載されるプロセッサ２１（及びリフレッシュ判断回路２１Ａ、ＦＢＣ推定値生成回路２１Ｂ）の機能は、プロセッサ２１がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェア（または、専用回路）で実現されてもよい。
【0150】
メモリコントローラ２０が備えるその他の構成は、前述した第１実施形態と同様である。
【0151】
２．１．３ 半導体メモリ
次に、半導体メモリ１０に含まれるＮＡＮＤメモリ１０_１～１０_４の構成について説明する。以下に、ＮＡＮＤメモリ１０_１の構成を述べる。その他のＮＡＮＤメモリ１０_２～１０_４の各々の構成は、ＮＡＮＤメモリ１０_１と同様である。
次に、半導体メモリ１０に含まれるＮＡＮＤメモリ１０_１～１０_４の構成について説明する。以下に、ＮＡＮＤメモリ１０_１の構成を述べる。その他のＮＡＮＤメモリ１０_２～１０_４の各々の構成は、ＮＡＮＤメモリ１０_１と同様である。
【0152】
図１５は、第２実施形態に係るＮＡＮＤメモリ１０_１の構成を示す図である。
【0153】
ＮＡＮＤメモリ１０_１は、メモリセルアレイ１１、入出力回路１２、ロジック制御回路１３、レディ／ビジー回路１４、レジスタ群１５、制御回路１６、電圧生成回路１７、ロウデコーダ１８、カラムデコーダ１９Ａ、データレジスタ１９Ｂ、及びセンスアンプ１９Ｃを備える。
【0154】
制御回路１６は、構成要素生成回路１６Ｂを有する。構成要素生成回路１６Ｂは、ＦＢＣ推定値を算出するための構成要素を生成する。構成要素生成回路１６Ｂについては後述する。本明細書に記載される制御回路（及び構成要素生成回路１６Ｂ）の機能は、制御回路１６がソフトウェア（または、ファームウェア）を実行することによって実現されてもよいし、またはハードウェア（または、専用回路）で実現されてもよい。
【0155】
ＮＡＮＤメモリ１０_１が備えるその他の構成は、前述した第１実施形態と同様である。
【0156】
２．２ 動作
第２実施形態のメモリシステム１における動作について説明する。
第２実施形態のメモリシステム１における動作について説明する。
【0157】
２．２．１ パトロール動作
第２実施形態のメモリシステム１におけるパトロール動作について説明する。図１６は、第２実施形態に係るパトロール動作を示すフローチャートであり、図６に示した第１実施形態と同様である。図１７は、パトロール動作におけるパトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図１８は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
第２実施形態のメモリシステム１におけるパトロール動作について説明する。図１６は、第２実施形態に係るパトロール動作を示すフローチャートであり、図６に示した第１実施形態と同様である。図１７は、パトロール動作におけるパトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図１８は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0158】
図１６に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0159】
パトロール動作が開始されると、パトロールリードが実施される（Ｓ１）。すなわち、図１８に示すように、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１にパトロールリードの実施を命令する（Ｓ１_１）。パトロールリードの実施命令を受けると、ＮＡＮＤメモリ１０_１は、パトロールリードを開始する。
【0160】
図１７及び図１８を用いて、パトロールリードの動作を説明する。第２実施形態のパトロールリードは、ＮＡＮＤメモリ１０_１が対象セルユニットに対して読み出し動作を実施し、ＦＢＣ推定値を算出するための構成要素を取得し、構成要素をメモリコントローラ２０に送信する動作である。よって、ここでのパトロールリードの実施命令は、ＦＢＣ推定値の構成要素を取得するための命令と解釈することもできる。
【0161】
パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、対象セルユニットに対して読み出し動作を実施する（Ｓ１_２）。
【0162】
次に、ＮＡＮＤメモリ１０_１の制御回路１６に含まれる構成要素生成回路１６Ｂは、ＦＢＣ推定値を算出するための構成要素を取得する（Ｓ１_５）。ＦＢＣ推定値の構成要素は、例えば、複数の読み出し電圧と各読み出し電圧におけるオンセル数を含む。あるいは、ＦＢＣ推定値の構成要素は、複数の読み出し電圧のうち最も低い（または、高い）１つの読み出し電圧と、この読み出し電圧と他の読み出し電圧との間の電圧差、及び各読み出し電圧におけるオンセル数を含む。
【0163】
次に、制御回路１６は、ＦＢＣ推定値の構成要素をメモリコントローラ２０に送信する（Ｓ１_６）。
【0164】
次に、メモリコントローラ２０のプロセッサ２１に含まれるＦＢＣ推定値生成回路２１Ｂは、受信したＦＢＣ推定値の構成要素に基づいて、対象ページデータに含まれていると推定されるＦＢＣ推定値を算出する（Ｓ１_７）。ＦＢＣ推定値の算出では、読み出した対象ページデータをＮＡＮＤメモリ１０_１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、メモリコントローラ２０が備えるＦＢＣ推定値生成回路２１Ｂにより、ＦＢＣ推定値が算出される。ＦＢＣ推定値の算出の動作については後述する。以上により、パトロールリードが終了する。
【0165】
次に、図１６及び図１８に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ２）。すなわち、リフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいて対象ページデータを書き直すか否かを判断する。
【0166】
具体的には、ＦＢＣ推定値が基準値Ｃ１より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図１６のＳ２でYES）、リフレッシュ処理が実施される（Ｓ３）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ３_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ３_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ３_３）。
【0167】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ３_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ３_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ３_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0168】
一方、ＦＢＣ推定値が基準値Ｃ１以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図１６のＳ２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0169】
リフレッシュ処理の実施判断に用いられる基準値Ｃ１については、第１実施形態と同様である。図１６に、基準値Ｃ１と基準値Ｃ０の大小関係を示す。基準値Ｃ１は、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。基準値Ｃ０は、比較例において、リフレッシュ処理の実施判断に用いられる、対象ページデータに含まれる正確な誤りビット数と比較される基準値である。すなわち、比較例においては、対象セルユニットに対して読み出し動作が実施され、対象ページデータが読み出される。読み出された対象ページデータに対してＥＣＣ回路により誤り訂正が実施され、対象ページデータに含まれる正確な誤りビット数が得られる。リフレッシュ処理を実施するべきブロックか否かを判断するために、基準値Ｃ０は、このようにして得られた正確な誤りビット数と比較される基準値である。本実施形態においては、リフレッシュ処理を実施するべきブロックに対してリフレッシュ処理が実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ１は、基準値Ｃ０より小さい値に設定される。
【0170】
２．２．２． ＦＢＣ推定値の算出
次に、パトロールリードおけるＦＢＣ推定値の算出について説明する。上述したように、第２実施形態のメモリシステム１では、ＮＡＮＤメモリにおいてＦＢＣ推定値の構成要素を取得し、取得したＦＢＣ推定値の構成要素をメモリコントローラ２０へ転送する。メモリコントローラ２０は、ＦＢＣ推定値の構成要素に基づいてＦＢＣ推定値を算出する。メモリコントローラ２０がＦＢＣ推定値を算出する動作として、以下に２つの方式を説明する。
次に、パトロールリードおけるＦＢＣ推定値の算出について説明する。上述したように、第２実施形態のメモリシステム１では、ＮＡＮＤメモリにおいてＦＢＣ推定値の構成要素を取得し、取得したＦＢＣ推定値の構成要素をメモリコントローラ２０へ転送する。メモリコントローラ２０は、ＦＢＣ推定値の構成要素に基づいてＦＢＣ推定値を算出する。メモリコントローラ２０がＦＢＣ推定値を算出する動作として、以下に２つの方式を説明する。
【0171】
２．２．２．１ ＦＢＣ推定値の算出動作（４点リード方式）
まず、第２実施形態のメモリシステム１における４点リード方式の動作について説明する。４点リード方式では、プロセッサ２１に含まれるＦＢＣ推定値生成回路２１Ｂは、対象セルユニットから得られたオンセル数に基づいて２次関数による近似曲線を求める。そして、ＦＢＣ推定値生成回路２１Ｂは、２次関数による近似曲線における極小値ｈをＦＢＣ推定値として算出する。
まず、第２実施形態のメモリシステム１における４点リード方式の動作について説明する。４点リード方式では、プロセッサ２１に含まれるＦＢＣ推定値生成回路２１Ｂは、対象セルユニットから得られたオンセル数に基づいて２次関数による近似曲線を求める。そして、ＦＢＣ推定値生成回路２１Ｂは、２次関数による近似曲線における極小値ｈをＦＢＣ推定値として算出する。
【0172】
図１０を用いて、第２実施形態における４点リード方式の動作を説明する。
【0173】
まず、制御回路１６に含まれる構成要素生成回路１６Ｂは、第１実施形態と同様に、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、図１０の（Ａ）に示した読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４を用いて読み出し動作をそれぞれ実施して、対象トラッキングデータを取得する。これらの読み出し動作により、図１０の（Ｂ）に示したように、構成要素生成回路１６Ｂは、読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４の各々におけるオンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４をそれぞれ求める。
【0174】
次に、制御回路１６は、ＦＢＣ推定値を算出するための構成要素をメモリコントローラ２０に送信する。構成要素は、例えば、読み出し電圧Ｒ１、Ｒ２、Ｒ３、Ｒ４と各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４を含む。あるいは、構成要素は、最も低い１つの読み出し電圧Ｒ１、読み出し電圧Ｒ１と読み出し電圧Ｒ２、Ｒ３、Ｒ４の各々との間の電圧差、及び各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４を含む。あるいは、構成要素は、最も高い１つの読み出し電圧Ｒ４、読み出し電圧Ｒ４と読み出し電圧Ｒ１、Ｒ２、Ｒ３の各々との間の電圧差、及び各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４を含む。
【0175】
次に、図１０の（Ｂ）に示したように、メモリコントローラ２０のプロセッサ２１のＦＢＣ推定値生成回路２１Ｂは、オンセル数Ｏ１、Ｏ２、Ｏ３、Ｏ４において、隣接する２つのオンセル数の差分と、隣接する読み出し電圧の相加平均をそれぞれ求め、差分点Ｐ１、Ｐ２、Ｐ３を求める。
【0176】
差分点Ｐ１のＹ座標は、オンセル数Ｏ２とオンセル数Ｏ１との差分で得られ、“Ｏ２－Ｏ１”で表される。差分点Ｐ１のＹ座標は、読み出し電圧がＲ１からＲ２に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ１とＲ２との間にあるメモリセルの数である。差分点Ｐ１のＸ座標は、読み出し電圧Ｒ１とＲ２の相加平均であり、“(Ｒ１＋Ｒ２)/２”で表される。よって、差分点Ｐ１（ｘ，ｙ）は、Ｐ１((Ｒ１＋Ｒ２)/２，Ｏ２－Ｏ１)で表される。
【0177】
差分点Ｐ２のＹ座標は、オンセル数Ｏ３とオンセル数Ｏ２との差分で得られ、“Ｏ３－Ｏ２”で表される。差分点Ｐ２のＹ座標は、読み出し電圧がＲ２からＲ３に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ２とＲ３との間にあるメモリセルの数である。差分点Ｐ２のＸ座標は、読み出し電圧Ｒ２とＲ３の相加平均であり、“(Ｒ２＋Ｒ３)/２”で表される。よって、差分点Ｐ２（ｘ，ｙ）は、Ｐ２((Ｒ２＋Ｒ３)/２，Ｏ３－Ｏ２)で表される。
【0178】
差分点Ｐ３のＹ座標は、オンセル数Ｏ４とオンセル数Ｏ３との差分で得られ、Ｐ３＝Ｏ４－Ｏ３で表される。差分点Ｐ３のＹ座標は、読み出し電圧がＲ３からＲ４に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ３とＲ４との間にあるメモリセルの数である。差分点Ｐ３のＸ座標は、読み出し電圧Ｒ３とＲ４の相加平均であり、“(Ｒ３＋Ｒ４)/２”で表される。よって、差分点Ｐ３（ｘ，ｙ）は、Ｐ３((Ｒ３＋Ｒ４)/２，Ｏ４－Ｏ３)で表される。これら差分点Ｐ１、Ｐ２、Ｐ３から、図１０の（Ｃ）に斜線にて示すようなヒストグラムが得られる。
【0179】
次に、図１０の（Ｃ）に示したように、ＦＢＣ推定値生成回路２１Ｂは、差分点Ｐ１、Ｐ２、Ｐ３を通る２次関数による近似曲線を求め、２次関数による近似曲線における極小値ｈを算出する。さらに、ＦＢＣ推定値生成回路２１Ｂは、算出した極小値ｈをＦＢＣ推定値として設定する。以上により、メモリコントローラ２０は、パトロールリードを終了させる。
【0180】
２．２．２．２ ＦＢＣ推定値の算出動作（３点リード方式）
次に、第２実施形態のメモリシステム１における３点リード方式の動作について説明する。３点リード方式では、ＦＢＣ推定値生成回路２１Ｂは、対象セルユニットから得られたオンセル数に基づいて２つの１次関数を求める。そして、ＦＢＣ推定値生成回路２１Ｂは、２つの１次関数の交点をＦＢＣ推定値として算出する。
次に、第２実施形態のメモリシステム１における３点リード方式の動作について説明する。３点リード方式では、ＦＢＣ推定値生成回路２１Ｂは、対象セルユニットから得られたオンセル数に基づいて２つの１次関数を求める。そして、ＦＢＣ推定値生成回路２１Ｂは、２つの１次関数の交点をＦＢＣ推定値として算出する。
【0181】
図１１を用いて、第２実施形態における３点リード方式の動作を説明する。
【0182】
まず、制御回路１６の構成要素生成回路１６Ｂは、第１実施形態と同様に、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、図１１の（Ａ）に示した読み出し電圧Ｒ１、Ｒ２、Ｒ３を用いて読み出し動作をそれぞれ実施して、対象トラッキングデータを取得する。これらの読み出し動作により、図１１の（Ｂ）に示したように、構成要素生成回路１６Ｂは、読み出し電圧Ｒ１、Ｒ２、Ｒ３の各々におけるオンセル数Ｏ１、Ｏ２、Ｏ３をそれぞれ求める。
【0183】
次に、制御回路１６は、ＦＢＣ推定値を算出するための構成要素をメモリコントローラ２０に送信する。構成要素は、例えば、読み出し電圧Ｒ１、Ｒ２、Ｒ３と各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３を含む。あるいは、構成要素は、最も高い１つの読み出し電圧Ｒ３、読み出し電圧Ｒ３と読み出し電圧Ｒ１、Ｒ２の各々との間の電圧差、及び各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３を含む。あるいは、構成要素は、最も低い１つの読み出し電圧Ｒ１、読み出し電圧Ｒ１と読み出し電圧Ｒ２、Ｒ３の各々との間の電圧差、及び各読み出し電圧におけるオンセル数Ｏ１、Ｏ２、Ｏ３を含む。
【0184】
次に、図１１の（Ｂ）に示したように、メモリコントローラ２０のプロセッサ２１のＦＢＣ推定値生成回路２１Ｂは、オンセル数Ｏ１、Ｏ２、Ｏ３において、隣接する２つのオンセル数の差分と、隣接する読み出し電圧の相加平均をそれぞれ求め、差分点Ｐ１、Ｐ２を求める。
【0185】
差分点Ｐ１のＹ座標は、オンセル数Ｏ２とオンセル数Ｏ１との差分で得られ、“Ｏ２－Ｏ１”で表される。差分点Ｐ１のＹ座標は、読み出し電圧がＲ１からＲ２に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ１とＲ２との間にあるメモリセルの数である。差分点Ｐ１のＸ座標は、読み出し電圧Ｒ１とＲ２の相加平均であり、“(Ｒ１＋Ｒ２)/２”で表される。よって、差分点Ｐ１（ｘ，ｙ）は、Ｐ１((Ｒ１＋Ｒ２)/２，Ｏ２－Ｏ１)で表される。
【0186】
差分点Ｐ２のＹ座標は、オンセル数Ｏ３とオンセル数Ｏ２との差分で得られ、“Ｏ３－Ｏ２”で表される。差分点Ｐ２のＹ座標は、読み出し電圧がＲ２からＲ３に上昇することにより新たにオン状態となるメモリセルの数であり、閾値電圧が読み出し電圧Ｒ２とＲ３との間にあるメモリセルの数である。差分点Ｐ２のＸ座標は、読み出し電圧Ｒ２とＲ３の相加平均であり、“(Ｒ２＋Ｒ３)/２”で表される。よって、差分点Ｐ２（ｘ，ｙ）は、Ｐ２((Ｒ２＋Ｒ３)/２，Ｏ３－Ｏ２)で表される。これら差分点Ｐ１、Ｐ２から、図１１の（Ｃ）に斜線にて示すようなヒストグラムが得られる。
【0187】
次に、図１１の（Ｃ）に示したように、ＦＢＣ推定値生成回路２１Ｂは、差分点Ｐ１、Ｐ２、差分点Ｐ１のＸ軸への正投影（即ち、（(Ｒ１＋Ｒ２)/２，０））、及び差分点Ｐ２のＸ軸への正投影（即ち、（(Ｒ２＋Ｒ３)/２，０））の４点を結ぶ四角形を求める。さらに、ＦＢＣ推定値生成回路２１Ｂは、この四角形の対角線の交点を算出する。さらに、ＦＢＣ推定値生成回路２１Ｂは、算出した交点におけるＹ座標の値ＪをＦＢＣ推定値として設定する。以上により、メモリコントローラ２０は、パトロールリードを終了させる。
【0188】
２．３ 第２実施形態に係る効果
第２実施形態によれば、パトロール動作に要する時間を短縮することができるメモリシステムを提供できる。
第２実施形態によれば、パトロール動作に要する時間を短縮することができるメモリシステムを提供できる。
【0189】
第２実施形態の構成では、ＮＡＮＤメモリが構成要素生成回路１６Ｂを備え、メモリコントローラ２０がＦＢＣ推定値生成回路２１Ｂを備える。構成要素生成回路１６Ｂは、ＦＢＣ推定値を算出するための構成要素を生成する。構成要素生成回路１６Ｂは、対象セルユニットに対して複数の読み出し電圧を用いて読み出し動作を実施し、構成要素（例えば、読み出し電圧及びオンセル数）をメモリコントローラ２０に送信する。メモリコントローラ２０は、受け取った構成要素に基づいてＦＢＣ推定値を算出する。メモリコントローラ２０は、ＦＢＣ推定値と基準値Ｃ１とを比較し、比較結果に従ってリフレッシュ処理を実施するか否かを判断する。ＮＡＮＤメモリは、対象トラッキングデータを送信することなく、構成要素を送信するだけでよい。このため、ＮＡＮＤメモリからメモリコントローラ２０に転送されるデータのサイズを低減できる。これにより、パトロール動作における対象セルユニットの読み出し動作からリフレッシュ処理の実施判断のためのデータ（即ち、ＦＢＣ推定値）を得るまでの時間を短縮することができる。
【0190】
３．第３実施形態
第３実施形態のメモリシステムについて説明する。第３実施形態では、目的の異なる第１段階目のパトロールリードと第２段階目のパトロールリードを実施する。第１段階目のパトロールリードでは、第２段階目のパトロールリードを実施するか否かを判断する。第２段階目のパトロールリードでは、対象ページデータを用いてリフレッシュ処理を実施するか否かを判断する。さらに、第１段階目のパトロールリードにおいて、第１実施形態と同様に、ＮＡＮＤメモリ１０_１がＦＢＣ推定値を算出する。第３実施形態では、主に第１実施形態と異なる点について説明する。
第３実施形態のメモリシステムについて説明する。第３実施形態では、目的の異なる第１段階目のパトロールリードと第２段階目のパトロールリードを実施する。第１段階目のパトロールリードでは、第２段階目のパトロールリードを実施するか否かを判断する。第２段階目のパトロールリードでは、対象ページデータを用いてリフレッシュ処理を実施するか否かを判断する。さらに、第１段階目のパトロールリードにおいて、第１実施形態と同様に、ＮＡＮＤメモリ１０_１がＦＢＣ推定値を算出する。第３実施形態では、主に第１実施形態と異なる点について説明する。
【0191】
３．１ 構成
第３実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第１実施形態と同様である。
第３実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第１実施形態と同様である。
【0192】
３．２ 動作
第３実施形態のメモリシステム１における動作について説明する。
第３実施形態のメモリシステム１における動作について説明する。
【0193】
３．２．１ パトロール動作
第３実施形態のメモリシステム１におけるパトロール動作について説明する。第３実施形態のパトロール動作では、第１段階目のパトロールリードにおいてＮＡＮＤメモリ１０_１がＦＢＣ推定値を算出し、第２段階目のパトロールリードを実施するか否かを、ＦＢＣ推定値を用いてメモリコントローラ２０が判断する。さらに、第２段階目のパトロールリードにおいて、リフレッシュ処理を実施するか否かをメモリコントローラ２０が判断する。以降、第１段階目のパトロールリードを第１パトロールリードとも称し、第２段階目のパトロールリードを第２パトロールリードとも称する。
第３実施形態のメモリシステム１におけるパトロール動作について説明する。第３実施形態のパトロール動作では、第１段階目のパトロールリードにおいてＮＡＮＤメモリ１０_１がＦＢＣ推定値を算出し、第２段階目のパトロールリードを実施するか否かを、ＦＢＣ推定値を用いてメモリコントローラ２０が判断する。さらに、第２段階目のパトロールリードにおいて、リフレッシュ処理を実施するか否かをメモリコントローラ２０が判断する。以降、第１段階目のパトロールリードを第１パトロールリードとも称し、第２段階目のパトロールリードを第２パトロールリードとも称する。
【0194】
図１９は、第３実施形態に係るパトロール動作を示すフローチャートである。図２０は、パトロール動作における第１パトロールリードの動作を示すフローチャートである。図２１は、パトロール動作における第２パトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図２２は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0195】
図１９に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0196】
パトロール動作が開始されると、第１パトロールリードが実施される（Ｓ１１）。すなわち、図２２に示すように、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に第１パトロールリードの実施を命令する（Ｓ１１_１）。第１パトロールリードの実施命令を受け取ると、ＮＡＮＤメモリ１０_１は、第１パトロールリードを開始する。
【0197】
図２０及び図２２を用いて、第１パトロールリードの動作を説明する。第３実施形態の第１パトロールリードは、図７を用いて説明した第１実施形態のパトロールリードと同様である。すなわち、第１パトロールリードは、対象セルユニットに対して読み出し動作を実施し、読み出したデータに基づいて、対象ページデータにおけるＦＢＣ推定値をＮＡＮＤメモリ１０_１が算出する動作である。
【0198】
第１パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、対象セルユニットに対して読み出し動作を実施する（Ｓ１１_２）。
【0199】
次に、ＮＡＮＤメモリ１０_１の制御回路１６に含まれるＦＢＣ推定値生成回路１６Ａは、読み出し動作により得られた読み出し結果に基づいて、対象ページデータに含まれていると推定されるＦＢＣ推定値を算出する（Ｓ１１_３）。ＦＢＣ推定値の算出では、読み出した対象ページデータをＮＡＮＤメモリ１０_１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、ＮＡＮＤメモリ１０_１が備えるＦＢＣ推定値生成回路１６Ａにより、ＦＢＣ推定値が算出される。ＦＢＣ推定値の算出の動作については後述する。
【0200】
次に、制御回路１６は、ＦＢＣ推定値をメモリコントローラ２０に送信する（Ｓ１１_４）。以上により、第１パトロールリードが終了する。
【0201】
【0202】
具体的には、ＦＢＣ推定値が基準値（または、閾値）Ｃ１ａより大きいとき、メモリコントローラ２０は、第２パトロールリードを実施する必要があると判断する。第２パトロールリードを実施する必要がある場合（図１９のＳ１２でYES）、メモリコントローラ２０はＮＡＮＤメモリ１０_１に第２パトロールリードの実施を命令する（図２２のＳ１３_１）。第２パトロールリードの実施命令を受け取ると、ＮＡＮＤメモリ１０_１は第２パトロールリードを実施する（図１９のＳ１３）。一方、ＦＢＣ推定値が基準値Ｃ１ａ以下であるとき、メモリコントローラ２０は、第２パトロールリードを実施する必要がないと判断する。第２パトロールリードを実施する必要がない場合（図１９のＳ１２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0203】
ここで、第２パトロールリードの実施判断に用いられる基準値Ｃ１ａについて詳述する。図１９に、基準値Ｃ１ａと基準値Ｃ２の大小関係を示す。基準値Ｃ１ａは、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、前述したように、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。また、基準値Ｃ２は、後述するように、対象ページデータに含まれる正確な誤りビット数と比較される基準値である。よって、第２パトロールリードを実施する必要があるにもかかわらず実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ１ａは、基準値Ｃ２より小さい値に設定される。
【0204】
なお、基準値Ｃ１ａは、第１実施形態における基準値Ｃ１と比較して特に大小関係は問わないが、例えば、基準値Ｃ１ａは、基準値Ｃ１と同じ値、あるいは基準値Ｃ１より大きな値に設定される。
【0205】
図２１及び図２２を用いて、第２パトロールリードの動作を説明する。第２パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを用いて読み出し動作を実施する（Ｓ１３_２）。次に、制御回路１６は、読み出し動作により得られた対象ページデータをメモリコントローラ２０に送信する（Ｓ１３_３）。次に、メモリコントローラ２０は、ＥＣＣ回路２３_１により対象ページデータに対して誤り訂正を行い、誤りビット数を算出する（Ｓ１３_４）。以上により、第２パトロールリードが終了する。
【0206】
次に、図１９及び図２２に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、誤りビット数に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ１４）。すなわち、リフレッシュ判断回路２１Ａは、誤りビット数に基づいて対象ページデータを書き直すか否かを判断する。
【0207】
具体的には、誤りビット数が基準値（または、閾値）Ｃ２より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図１９のＳ１４でYES）、リフレッシュ処理が実施される（Ｓ１５）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ１５_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ１５_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ１５_３）。
【0208】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ１５_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ１５_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ１５_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0209】
一方、誤りビット数が基準値Ｃ２以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図１９のＳ１４でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0210】
３．２．２． ＦＢＣ推定値の算出
次に、第１パトロールリードにおけるＦＢＣ推定値の算出について説明する。上述したように、第３実施形態のメモリシステム１では、第１パトロールリードにおいてＮＡＮＤメモリ１０＿１がＦＢＣ推定値を算出する。
次に、第１パトロールリードにおけるＦＢＣ推定値の算出について説明する。上述したように、第３実施形態のメモリシステム１では、第１パトロールリードにおいてＮＡＮＤメモリ１０＿１がＦＢＣ推定値を算出する。
【0211】
ＦＢＣ推定値を算出する動作として、第１実施形態において説明した３つの方式、すなわち４点リード方式、３点リード方式、及び１点リード方式が用いられる。これら４点リード方式、３点リード方式、及び１点リード方式の動作は、第１実施形態と同様である。
【0212】
３．３ 第３実施形態に係る効果
第３実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
第３実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
【0213】
第３実施形態の構成では、第１実施形態の効果に加えて、パトロール動作を、第１段階目のパトロールリードと、第２段階目のパトロールリードの２段階に分けて実施することにより、パトロール動作に要する時間を短縮できる。さらに、第２段階目のパトロールリードにおいて、ＥＣＣ回路が対象ページデータに対して誤り訂正を行い、誤りビット数を取得することにより信頼性の高いデータ保持特性を維持することが可能である。
【0214】
４．第４実施形態
第４実施形態のメモリシステムについて説明する。第４実施形態では、第３実施形態と同様に、第１段階目のパトロールリードと第２段階目のパトロールリードが実施される。さらに、第１段階目のパトロールリードにおいて、第２実施形態と同様に、ＮＡＮＤメモリ１０＿１がＦＢＣ推定値の構成要素をメモリコントローラ２０に転送する。メモリコントローラ２０は、ＦＢＣ推定値の構成要素を用いてＦＢＣ推定値を算出する。第４実施形態では、主に第２及び第３実施形態と異なる点について説明する。
第４実施形態のメモリシステムについて説明する。第４実施形態では、第３実施形態と同様に、第１段階目のパトロールリードと第２段階目のパトロールリードが実施される。さらに、第１段階目のパトロールリードにおいて、第２実施形態と同様に、ＮＡＮＤメモリ１０＿１がＦＢＣ推定値の構成要素をメモリコントローラ２０に転送する。メモリコントローラ２０は、ＦＢＣ推定値の構成要素を用いてＦＢＣ推定値を算出する。第４実施形態では、主に第２及び第３実施形態と異なる点について説明する。
【0215】
４．１ 構成
第４実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第２実施形態と同様である。
第４実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第２実施形態と同様である。
【0216】
４．２ 動作
第４実施形態のメモリシステム１における動作について説明する。
第４実施形態のメモリシステム１における動作について説明する。
【0217】
４．２．１ パトロール動作
第４実施形態のメモリシステム１におけるパトロールの動作について説明する。第４実施形態のパトロール動作では、第１パトロールリードにおいてＮＡＮＤメモリ１０_１がメモリコントローラ２０へＦＢＣ推定値の構成要素を転送し、メモリコントローラ２０がＦＢＣ推定値を算出し、第２パトロールリードを実施するか否かを、ＦＢＣ推定値を用いてメモリコントローラ２０が判断する。さらに、第２パトロールリードにおいてリフレッシュ処理を実施するか否かをメモリコントローラ２０が判断する。
第４実施形態のメモリシステム１におけるパトロールの動作について説明する。第４実施形態のパトロール動作では、第１パトロールリードにおいてＮＡＮＤメモリ１０_１がメモリコントローラ２０へＦＢＣ推定値の構成要素を転送し、メモリコントローラ２０がＦＢＣ推定値を算出し、第２パトロールリードを実施するか否かを、ＦＢＣ推定値を用いてメモリコントローラ２０が判断する。さらに、第２パトロールリードにおいてリフレッシュ処理を実施するか否かをメモリコントローラ２０が判断する。
【0218】
図２３は、第４実施形態に係るパトロール動作を示すフローチャートである。図２４は、パトロール動作における第１パトロールリードの動作を示すフローチャートである。図２５は、パトロール動作における第２パトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図２６は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0219】
図２３に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0220】
パトロール動作が開始されると、第１パトロールリードが実施される（Ｓ１１）。すなわち、図２６に示すように、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に第１パトロールリードの実施を命令する（Ｓ１１_１）。第１パトロールリードの実施命令を受け取ると、ＮＡＮＤメモリ１０_１は、第１パトロールリードを開始する。
【0221】
図２４及び図２６を用いて、第１パトロールリードの動作を説明する。第４実施形態の第１パトロールリードは、対象セルユニットに対して読み出し動作を実施し、読み出したデータに基づいて、対象ページデータにおけるＦＢＣ推定値をメモリコントローラ２０が算出する動作である。
【0222】
第１パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、対象セルユニットに対して読み出し動作を実施する（Ｓ１１_２）。
【0223】
次に、ＮＡＮＤメモリ１０_１の制御回路１６に含まれる構成要素生成回路１６Ｂは、ＦＢＣ推定値を算出するための構成要素を取得する（Ｓ１１_５）。ＦＢＣ推定値の構成要素は、例えば、複数の読み出し電圧と各読み出し電圧におけるオンセル数を含む。あるいは、ＦＢＣ推定値の構成要素は、複数の読み出し電圧のうち最も低い（または、高い）１つの読み出し電圧と、この読み出し電圧と他の読み出し電圧との間の電圧差、及び各読み出し電圧におけるオンセル数を含む。
【0224】
次に、制御回路１６は、ＦＢＣ推定値の構成要素をメモリコントローラ２０に送信する（Ｓ１１_６）。
【0225】
次に、メモリコントローラ２０のプロセッサ２１に含まれるＦＢＣ推定値生成回路２１Ｂは、受信したＦＢＣ推定値の構成要素に基づいて、対象ページデータに含まれていると推定されるＦＢＣであるＦＢＣ推定値を算出する（Ｓ１１_７）。ＦＢＣ推定値の算出では、読み出した対象ページデータをＮＡＮＤメモリ１０_１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、メモリコントローラ２０が備えるＦＢＣ推定値生成回路２１Ｂにより、ＦＢＣ推定値が算出される。ＦＢＣ推定値の算出の動作については後述する。以上により、第１パトロールリードが終了する。
【0226】
【0227】
具体的には、ＦＢＣ推定値が基準値Ｃ１ａより大きいとき、メモリコントローラ２０は、第２パトロールリードを実施する必要があると判断する。第２パトロールリードを実施する必要がある場合（図２３のＳ１２でYES）、メモリコントローラ２０はＮＡＮＤメモリ１０_１に第２パトロールリードの実施を命令する（図２６のＳ１３_１）。第２パトロールリードの実施命令を受け取ると、ＮＡＮＤメモリ１０_１は第２パトロールリードを実施する（図２３のＳ１３）。一方、ＦＢＣ推定値が基準値Ｃ１ａ以下であるとき、メモリコントローラ２０は、第２パトロールリードを実施する必要がないと判断する。第２パトロールリードを実施する必要がない場合（図２３のＳ１２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0228】
また、第２パトロールリードの実施判断に用いられる基準値Ｃ１ａについては、第３実施形態と同様である。図２３に、基準値Ｃ１ａと基準値Ｃ２の大小関係を示す。基準値Ｃ１ａは、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。また、基準値Ｃ２は、対象ページデータに含まれる正確な誤りビット数と比較される基準値である。よって、第２パトロールリードを実施する必要があるにもかかわらず実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ１ａは、基準値Ｃ２より小さい値に設定される。
【0229】
なお、基準値Ｃ１ａは、第１実施形態における基準値Ｃ１と比較して特に大小関係は問わないが、例えば、基準値Ｃ１ａは、基準値Ｃ１と同じ値、あるいは基準値Ｃ１より大きな値に設定される。
【0230】
【0231】
第２パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを用いて読み出し動作を実施する（Ｓ１３_２）。次に、制御回路１６は、読み出し動作により得られた対象ページデータをメモリコントローラ２０に送信する（Ｓ１３_３）。次に、メモリコントローラ２０は、ＥＣＣ回路２３_１により対象ページデータに対して誤り訂正を行い、誤りビット数を算出する（Ｓ１３_４）。以上により、第２パトロールリードが終了する。
【0232】
次に、図２３及び図２６に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、誤りビット数に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ１４）。すなわち、リフレッシュ判断回路２１Ａは、誤りビット数に基づいて対象ページデータを書き直すか否かを判断する。
【0233】
具体的には、誤りビット数が基準値Ｃ２より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図２３のＳ１４でYES）、リフレッシュ処理が実施される（Ｓ１５）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ１５_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ１５_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ１５_３）。
【0234】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ１５_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ１５_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ１５_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0235】
一方、誤りビット数が基準値Ｃ２以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図２３のＳ１４でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0236】
４．２．２． ＦＢＣ推定値の算出
次に、第１パトロールリードにおけるＦＢＣ推定値の算出について説明する。上述したように、第４実施形態のメモリシステム１では、第１パトロールリードにおいてＮＡＮＤメモリ１０_１がメモリコントローラ２０にＦＢＣ推定値の構成要素を送信し、メモリコントローラ２０がＦＢＣ推定値を算出する。
次に、第１パトロールリードにおけるＦＢＣ推定値の算出について説明する。上述したように、第４実施形態のメモリシステム１では、第１パトロールリードにおいてＮＡＮＤメモリ１０_１がメモリコントローラ２０にＦＢＣ推定値の構成要素を送信し、メモリコントローラ２０がＦＢＣ推定値を算出する。
【0237】
ＦＢＣ推定値を算出する動作として、第２実施形態にて説明した２つの方式、すなわち４点リード方式、及び３点リード方式が用いられる。これら４点リード方式、及び３点リード方式の動作は、第２実施形態と同様である。
【0238】
４．３ 第４実施形態に係る効果
第４実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
第４実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
【0239】
第４実施形態の構成では、第２実施形態の効果に加えて、パトロール動作を、第１段階目のパトロールリードと、第２段階目のパトロールリードの２段階に分けて実施することにより、パトロール動作に要する時間を短縮できる。さらに、第２段階目のパトロールリードにおいて、ＥＣＣ回路が対象ページデータに対して誤り訂正を行い、誤りビット数を取得することにより信頼性の高いデータ保持特性を維持することが可能である。
【0240】
５．第５実施形態
第５実施形態のメモリシステムについて説明する。第５実施形態では、ＮＡＮＤメモリからデータを読み出さず、メモリコントローラ２０が管理している情報に基づいてＦＢＣ推定値を算出する。第５実施形態では、主に第１実施形態と異なる点について説明する。
第５実施形態のメモリシステムについて説明する。第５実施形態では、ＮＡＮＤメモリからデータを読み出さず、メモリコントローラ２０が管理している情報に基づいてＦＢＣ推定値を算出する。第５実施形態では、主に第１実施形態と異なる点について説明する。
【0241】
【0242】
メモリシステム１は、半導体メモリ１０及びメモリコントローラ２０を備える。
【0243】
５．１．２ メモリコントローラ
次に、図２７を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ２１、メモリ２２、ＥＣＣ回路２３_１及び２３_２、ＮＡＮＤインターフェース２４_１及び２４_２、並びにホストインターフェース２５を備える。
次に、図２７を用いて、メモリコントローラ２０の構成について説明する。メモリコントローラ２０は、プロセッサ２１、メモリ２２、ＥＣＣ回路２３_１及び２３_２、ＮＡＮＤインターフェース２４_１及び２４_２、並びにホストインターフェース２５を備える。
【0244】
プロセッサ２１は、リフレッシュ判断回路２１Ａ及びＦＢＣ推定値生成回路２１Ｂを有する。リフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいてリフレッシュ処理を実施するか否かを判断する。ＦＢＣ推定値生成回路２１Ｂは、ＦＢＣ推定値の構成要素に基づいてＦＢＣ推定値を算出する。
【0245】
メモリ２２は、履歴値テーブル２２Ａを記憶する。履歴値テーブル２２Ａは、読み出し動作で用いる読み出し電圧の更新値及び初期値を記憶する。履歴値テーブル２２Ａの詳細については後述する。なおここでは、履歴値テーブル２２Ａが更新値及び初期値を記憶する例を示すが、履歴値テーブル２２Ａは更新値のみを記憶してもよい。この場合、例えば、更新値は初期値からのシフト量を示す値である。
【0246】
メモリコントローラ２０が備えるその他の構成は、前述した第１実施形態と同様である。
【0247】
５．１．３ 半導体メモリ
第５実施形態のメモリシステム１が備える半導体メモリ１０、及びメモリセルアレイ１１の構成及び構造は、ＮＡＮＤメモリ１０_１～１０_４がＦＢＣ推定値生成回路１６Ａを有しない点を除き、前述した第１実施形態と同様である。
第５実施形態のメモリシステム１が備える半導体メモリ１０、及びメモリセルアレイ１１の構成及び構造は、ＮＡＮＤメモリ１０_１～１０_４がＦＢＣ推定値生成回路１６Ａを有しない点を除き、前述した第１実施形態と同様である。
【0248】
５．２ 動作
第５実施形態のメモリシステム１における動作について説明する。
第５実施形態のメモリシステム１における動作について説明する。
【0249】
５．２．１ パトロール動作
第５実施形態のメモリシステム１におけるパトロール動作について説明する。第５実施形態のパトロール動作では、メモリコントローラ２０は、履歴値テーブル２２Ａに含まれた読み出し電圧の更新値と初期値との差分を取り、差分に基づいてＦＢＣ推定値を算出する。以降、ＮＡＮＤメモリ１０_１からデータを読み出さずに、メモリコントローラ２０が取得している読み出し電圧の更新値と初期値を用いてＦＢＣ推定値を算出する方法を、履歴値検査（あるいは、０点リード方式）と称する。
第５実施形態のメモリシステム１におけるパトロール動作について説明する。第５実施形態のパトロール動作では、メモリコントローラ２０は、履歴値テーブル２２Ａに含まれた読み出し電圧の更新値と初期値との差分を取り、差分に基づいてＦＢＣ推定値を算出する。以降、ＮＡＮＤメモリ１０_１からデータを読み出さずに、メモリコントローラ２０が取得している読み出し電圧の更新値と初期値を用いてＦＢＣ推定値を算出する方法を、履歴値検査（あるいは、０点リード方式）と称する。
【0250】
図２８は、第５実施形態に係るパトロール動作を示すフローチャートである。図２９は、パトロール動作における履歴値検査の動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図３０は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0251】
図２８に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0252】
パトロール動作が開始されると、履歴値検査が実施される（Ｓ２１）。
【0253】
図２９及び図３０を用いて、履歴値検査の動作を説明する。第５実施形態の履歴値検査は、履歴値テーブル２２Ａに含まれる対象セルユニットに対応する読み出し電圧に基づいて、メモリコントローラ２０が対象ページデータにおけるＦＢＣ推定値を算出する動作である。履歴値テーブル２２Ａは、誤りビット数が最小であることが期待される読み出し電圧を含む。
【0254】
メモリコントローラ２０のプロセッサ２１は、履歴値検査を実施する（Ｓ２１）。
【0255】
より具体的には、プロセッサ２１は、メモリ２２に記憶された履歴値テーブル２２Ａから、例えば、Ｇステートに対する読み出し電圧の更新値と初期値を取得する（Ｓ２１_１）。履歴値テーブル２２Ａの詳細については後述する。
【0256】
次に、プロセッサ２１は、取得した読み出し電圧の更新値と初期値との差分を算出する。さらに、プロセッサ２１は、算出した差分に基づいて、対象ページデータに含まれていると推定されるＦＢＣ推定値を算出する（Ｓ２１_２）。ＦＢＣ推定値の算出では、対象ページデータをＮＡＮＤメモリ１０_１がメモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、プロセッサ２１（より詳しくは、ＦＢＣ推定値生成回路２１Ｂ）により、ＦＢＣ推定値が算出される。ＦＢＣ推定値の算出の動作については後述する。以上により、履歴値検査が終了する。なおここでは、更新値と初期値との差分に基づいてＦＢＣ推定値を算出する例を示したが、更新値が初期値からのシフト量を示す値である場合は、更新値に基づいてＦＢＣ推定値が算出される。
【0257】
次に、図２８及び図３０に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ２２）。すなわち、リフレッシュ判断回路２１Ａは、ＦＢＣ推定値に基づいて対象ページデータを書き直すか否かを判断する。
【0258】
具体的には、ＦＢＣ推定値が基準値（または、閾値）Ｃ３より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図２８のＳ２２でYES）、リフレッシュ処理が実施される（Ｓ２３）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ２３_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ２３_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ２３_３）。
【0259】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ２３_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ２３_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ２３_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0260】
一方、ＦＢＣ推定値が基準値Ｃ３以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図２８のＳ２２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0261】
ここで、リフレッシュ処理の実施判断に用いられる基準値Ｃ３について詳述する。図２８に、基準値Ｃ３と基準値Ｃ０の大小関係を示す。基準値Ｃ３は、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、前述したように、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。一方、基準値Ｃ０は、比較例において、リフレッシュ処理の実施判断に用いられる、対象ページデータに含まれる正確な誤りビット数と比較される基準値である。本実施形態においては、リフレッシュ処理を実施するべきブロックに対してリフレッシュ処理が実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ３は、基準値Ｃ０より小さい値に設定される。
【0262】
５．２．２． 履歴値テーブル
次に、メモリ２２に記憶された履歴値テーブル２２Ａについて説明する。上述したように、第５実施形態のメモリシステム１では、ＮＡＮＤメモリ１０_１からデータを読み出さず、メモリコントローラ２０は、メモリ２２の履歴値テーブル２２Ａから取得した更新値及び初期値に基づいてＦＢＣ推定値を算出する。
次に、メモリ２２に記憶された履歴値テーブル２２Ａについて説明する。上述したように、第５実施形態のメモリシステム１では、ＮＡＮＤメモリ１０_１からデータを読み出さず、メモリコントローラ２０は、メモリ２２の履歴値テーブル２２Ａから取得した更新値及び初期値に基づいてＦＢＣ推定値を算出する。
【0263】
例えば、ＮＡＮＤメモリ１０_１が含むメモリセルに対してデータを書き込んだ場合、書き込み直後から時間の経過とともにメモリセルの閾値電圧が電位中性点に収束していく傾向がある。例えば、メモリセルが有する各ステートの閾値電圧分布は、書き込み直後から時間の経過に従って、電圧が低い側に徐々にシフトする。このため、メモリシステム１では、メモリコントローラ２０が、読み出し動作で用いる読み出し電圧を各ステートの閾値電圧分布のシフト量に応じて定期的に更新し、適切な読み出し電圧を設定している。ここでは、書き込み直後に対応した読み出し電圧を初期値と称し、各ステートの閾値電圧分布のシフト量に合せて更新された読み出し電圧を更新値と称する。履歴値テーブル２２Ａは、ブロックＢＬＫｍの物理アドレスと、ブロックＢＬＫｍに対応する更新値及び初期値と、更新値を更新した時間（以下、更新時間）及び初期値を記憶した時間（以下、生成時間）とを含む。
【0264】
図３１を用いて、メモリコントローラ２０のメモリ２２に記憶された履歴値テーブル２２Ａについて説明する。図３１は、履歴値テーブル２２Ａの一例を示す図である。履歴値テーブル２２Ａは、読み出し電圧の更新値を含む履歴値テーブル２２Ａｕと、初期値を含む履歴値テーブル２２Ａｉを有する。
【0265】
履歴値テーブル２２Ａｕには、例えば、ブロックＢＬＫ０～ＢＬＫｍの物理的な場所を示す物理アドレスＢＡ０、ＢＡ１、…、ＢＡｍと、それら物理アドレスに対するＡステート～Ｇステートの読み出し電圧の更新値と、それら更新値を更新した更新時間ＴＵ０、ＴＵ１、…、ＴＵｍとが対応付けられている。例えば、ブロックＢＬＫ０の物理アドレスＢＡ０に対するＧステートの読み出し電圧の更新値はＸｇであり、更新値Ｘｇの更新時間はＴＵ０である。
【0266】
履歴値テーブル２２Ａｉには、例えば、ブロックＢＬＫ０～ＢＬＫｍの物理的な場所を示す物理アドレスＢＡ０、ＢＡ１、…、ＢＡｍと、それら物理アドレスに対するＡステート～Ｇステートの読み出し電圧の初期値と、それら初期値を記憶した生成時間ＴＩ０、ＴＩ１、…、ＴＩｍとが対応付けられている。例えば、ブロックＢＬＫ０の物理アドレスＢＡ０に対するＧステートの読み出し電圧の初期値はＮｇであり、初期値Ｎｇの生成時間はＴＩ０である。
【0267】
なお、履歴値テーブル２２Ａｕ及び２２Ａｉ内のＡステート～Ｇステートの読み出し電圧の各々は、前述したステート判定のために用いられる読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲにそれぞれ相当する電圧である。
【0268】
また、履歴値テーブル２２Ａｕに記憶された読み出し電圧の更新値は、定期的（または、不定期）に適切な読み出し電圧に更新される。履歴値テーブル２２Ａｉは、読み出し電圧の設定値が初期値から更新されるときに、履歴値テーブル２２Ａｕとして複写され、履歴値テーブル２２Ａｉはそのまま保持される。なおここでは、更新値と初期値とが別のテーブルに記憶されるものとして説明したが、１つのテーブルに更新値及び更新時刻並びに初期値及び生成時刻とをまとめて記憶してもよい。
【0269】
図３２を用いて、履歴値テーブル２２Ａｕに記憶された更新値が定期的に更新される動作を説明する。図３２は、履歴値テーブル２２Ａｕ内の更新値が更新される動作を示すフローチャートである。このフローチャートに示された手順による動作は、メモリコントローラ２０によって命令あるいは実行される。
【0270】
更新動作が開始されると、メモリコントローラ２０は、履歴値テーブル２２Ａｕ内の物理アドレスに対応する更新時刻を取得する（Ｓ３１）。次に、メモリコントローラ２０は、現在の時刻を取得する（Ｓ３２）。
【0271】
次に、メモリコントローラ２０は、履歴値テーブル２２Ａｕの更新時刻から現在の時刻までに更新時間間隔が経過したか否かを判断する（Ｓ３３）。なお、更新時間間隔は２４時間であるが、これは一例であり、その他の時間でもよい。
【0272】
更新時刻から更新時間間隔が経過していた場合、メモリコントローラ２０は、物理アドレスが指定するブロックに対して読み出し電圧のトラッキング動作を実行する（Ｓ３４）。トラッキング動作は、隣り合う２つのステートの閾値電圧分布が互いに重なる場合に、誤りビット数が最小となる点（即ち、２つの閾値電圧分布の交点）に近い読み出し電圧を求めるものである。トラッキング動作では、Ｘ軸を閾値電圧、Ｙ軸をメモリセル数としたとき、２つのステートのメモリセル数が合算された分布の谷（即ち、極小値）を求め、得られた谷から適切な読み出し電圧（あるいは、シフト量）を算出する。２つのステートのメモリセル数が合算された分布の谷は、通常、2つの閾値電圧分布の交点の電圧に近い電圧であることが期待される。トラッキング動作の詳細については後述する。メモリコントローラ２０は、トラッキング動作で算出した読み出し電圧に従い、その物理アドレスに対応する更新値と更新時刻を更新する（Ｓ３５）。
【0273】
一方、更新時刻から更新時間間隔が経過していない場合、メモリコントローラ２０は、物理アドレスに対応する更新値と更新時刻を現状のまま維持し、更新しない（Ｓ３６）。
【0274】
その後、メモリコントローラ２０は、ステップＳ３１に戻り、その他の物理アドレスに対してステップＳ３１からＳ３５あるいはＳ３６までの処理を繰り返す。
【0275】
次に、図３３を用いて、読み出し電圧のトラッキング動作について説明する。上述したように、トラッキング動作は、Ｘ軸を閾値電圧、Ｙ軸をメモリセル数としたとき、隣り合う２つのステートのメモリセル数が合算された分布の谷となる場所から適切な読み出し電圧を算出するものである。以下に、ＦステートとＧステートとにそれぞれ対応する２つの閾値電圧分布の交点を算出する場合を例に説明する。
【0276】
図３３は、ＦステートとＧステートの閾値電圧分布の様子を示している。例えば、データの書き込み直後の閾値電圧分布が図３３の（Ａ）の通りであったとする。すなわち、データの書き込み直後において、ＦステートとＧステートの閾値電圧分布は重なっていない。しかし、データリテンションエラーまたはディスターブ等により図３３の（Ｂ）のように、閾値電圧分布の分布幅が拡がり、ＦステートとＧステートの閾値電圧分布が重なったとする。すると、読み出し電圧ＧＲで読み出しを行うと、図３３の（Ｂ）の斜線部分の領域に相当するメモリセルが誤りビットとなる。そして、発生した誤りビット数が、ＥＣＣ回路２３_１のエラー訂正可能なビット数を超えていれば、データを正しく読み出すことが困難となる。そこで、メモリコントローラ２０は、この２つのステートのメモリセル数が合算された分布の谷の位置の電圧を探索し、その近傍の電圧を適切な読み出し電圧ＧＲａとする。以上がトラッキング動作である。
【0277】
以上に説明したトラッキング動作を含む履歴値テーブル２２Ａｕの更新動作により、ブロックに対する読み出し電圧の更新値が、定期的に適切な読み出し電圧に更新される。本実施形態では、このような読み出し電圧の更新値を用いてＦＢＣ推定値の算出が実施される。
【0278】
次に、履歴値テーブル２２Ａｉに記憶される初期値について説明する。初期値は、ブロックの状態が消去済みブロックから書き込み先ブロックに遷移する際に、あるいは書き込み先ブロックに対する書き込みが終了した直後に、生成される。
【0279】
まず、図３４を用いて、ブロックの状態が遷移するサイクルについて説明する。図３４は、ブロックの状態が遷移する様子を示す図である。ブロックの状態は、アクティブブロックＰＡ、フリーブロックＰＦ、消去済みブロックＰＥ、及び書き込み先ブロックＰＷの順で遷移する。メモリコントローラ２０は、ブロックの状態がこれらのうちのいずれにあるかを管理している。
【0280】
アクティブブロックＰＡは、データの書き込みと読み出しのうち読み出しのみが可能なブロックである。言い換えると、データの書き込みが禁止されるが、読み出しが可能なブロックである。アクティブブロックＰＡに記憶されたデータが全て無効化されると、そのアクティブブロックＰＡはフリーブロックＰＦへ遷移する。
【0281】
フリーブロックＰＦは、保存されたデータが全て無効データであり、データの消去が可能なブロックである。フリーブロックＰＦに記憶されたデータが消去されると、そのフリーブロックＰＦは消去済みブロックＰＥへ遷移する。
【0282】
消去済みブロックＰＥは、フリーブロックＰＦに対して消去が実行されて、消去が終了したブロックである。言い換えると、データが消去され、書き込み及び読み出しが禁止されたブロックである。書き込みが可能なブロックとして消去済みブロックＰＥが設定されると、その消去済みブロックＰＥは書き込み先ブロックＰＷへ遷移する。
【0283】
書き込み先ブロックＰＷは、データの書き込みが可能で、かつデータの読み出しが可能なブロックである。書き込み先ブロックＰＷに含まれる全てのセルユニットへの書き込み動作が完了した場合、あるいは、一部のセルユニットを未書き込みの状態としつつも、これ以上当該ブロックへの書き込みを行わないとメモリコントローラ２０が決定した場合、その書き込み先ブロックＰＷはアクティブブロックＰＡへ遷移する。
【0284】
上述したようにブロックの状態が遷移する場合に、履歴値テーブル２２Ａｉに記憶された読み出し電圧の初期値は、図３４に示すタイミングＴ１において、すなわちブロックの状態が消去済みブロックＰＥから書き込み先ブロックＰＷに遷移する際に生成される。あるいは、図３４に示すタイミングＴ２において、すなわち書き込み先ブロックＰＷに対する書き込み動作が完了した直後に生成される。この初期値は、例えば、ＮＡＮＤメモリが有するＲＯＭブロックに設定された読み出し電圧である。
【0285】
なお、履歴値テーブル２２Ａでは、ブロックＢＬＫ毎に、更新値及び初期値を対応付けたが、ブロックＢＬＫより小さい単位、例えばストリングユニットＳＵ毎にあるいはセルユニット（あるいは、ワード線）毎に、更新値及び初期値を対応付けてもよし、複数のセルユニットを含むセルユニットグループ毎に、更新値及び初期値を対応付けてもよい。
【0286】
５．２．３． ＦＢＣ推定値の算出
次に、図３５を用いて、履歴値検査（あるいは、０点リード方式）、すなわちメモリコントローラ２０が備える履歴値テーブル２２Ａの更新値及び初期値を用いてＦＢＣ推定値を算出する方法について説明する。ＡステートからＧステートの中でＧステートの閾値電圧分布は、時間の経過に従ってシフトする量が他のステートの閾値電圧分布より大きい場合がある。このため、本実施形態では、Ｇステート判定のための読み出し電圧の更新値と初期値を、ＦＢＣ推定値の算出に用いる。
次に、図３５を用いて、履歴値検査（あるいは、０点リード方式）、すなわちメモリコントローラ２０が備える履歴値テーブル２２Ａの更新値及び初期値を用いてＦＢＣ推定値を算出する方法について説明する。ＡステートからＧステートの中でＧステートの閾値電圧分布は、時間の経過に従ってシフトする量が他のステートの閾値電圧分布より大きい場合がある。このため、本実施形態では、Ｇステート判定のための読み出し電圧の更新値と初期値を、ＦＢＣ推定値の算出に用いる。
【0287】
図３５は、物理アドレスＢＡ０のブロックに含まれる対象セルユニットの閾値電圧分布図である。図３５には、書き込み直後のＧステートとＦステートの閾値電圧分布を破線にて示し、書き込み直後から時間が経過したＧステートとＦステートの閾値電圧分布を実線にて示している。破線にて示すＧステートとＦステートの閾値電圧分布が重なるところの交点の閾値電圧が初期値Ｎｇに対応する。実線にて示すＧステートとＦステートのメモリセル数が合算された分布の谷（即ち、極小値）の閾値電圧が更新値Ｘｇに対応する。
【0288】
メモリコントローラ２０は、履歴値テーブル２２Ａに含まれた更新値Ｘｇと初期値Ｎｇを取得し、更新値Ｘｇと初期値Ｎｇとの差分を取り差分値ａを求める。さらに、メモリコントローラ２０は、差分値ａに基づいてＦＢＣ推定値を算出する。例えば、差分値ａが大きくなると、ＦＢＣ推定値も増大する。
【0289】
また、ブロックの書き込み動作及び消去動作の繰り返し回数に応じて、ＦＢＣ推定値を増加させるレートを変化させてもよい。図３６は、読み出し電圧の更新値と初期値の差分値と、ＦＢＣ推定値との関係を表す。図３６は、書き込み動作及び消去動作の繰り返し回数が１回、３０００回、及び５０００回の場合を示している。
【0290】
図３６に示すように、差分値ａに対応して算出されるＦＢＣ推定値は、対象セルユニットが含まれるブロックに対する書き込み動作及び消去動作の繰り返し回数が多くなるのに従って増加する。
【0291】
また、差分値ｂが差分値ａより大きい場合、書き込み動作及び消去動作の繰り返し回数が同じでも、差分値ｂに対応して算出されるＦＢＣ推定値は、差分値ａに対応して算出されるＦＢＣ推定値より大きくなる。
【0292】
５．３ 第５実施形態に係る効果
第５実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
第５実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
【0293】
第５実施形態の構成では、ＮＡＮＤメモリからデータを読み出さずに、メモリコントローラ２０が管理している情報だけを用いてＦＢＣ推定値を算出することができる。これにより、第１乃至第４実施形態よりもさらにパトロール動作に要する時間を短縮することができる。
【0294】
６．第６実施形態
第６実施形態のメモリシステムについて説明する。第６実施形態では、履歴値検査とパトロールリードが実施される。履歴値検査では、パトロールリードを実施するか否かが判断される。パトロールリードでは、対象ページデータを用いてリフレッシュ処理を実施するか否かが判断される。さらに、履歴値検査において、第５実施形態と同様に、ＮＡＮＤメモリからデータを読み出さず、メモリコントローラ２０が管理している情報に基づいてＦＢＣ推定値を算出する。第６実施形態では、主に第３及び第５実施形態と異なる点について説明する。
第６実施形態のメモリシステムについて説明する。第６実施形態では、履歴値検査とパトロールリードが実施される。履歴値検査では、パトロールリードを実施するか否かが判断される。パトロールリードでは、対象ページデータを用いてリフレッシュ処理を実施するか否かが判断される。さらに、履歴値検査において、第５実施形態と同様に、ＮＡＮＤメモリからデータを読み出さず、メモリコントローラ２０が管理している情報に基づいてＦＢＣ推定値を算出する。第６実施形態では、主に第３及び第５実施形態と異なる点について説明する。
【0295】
６．１ 構成
第６実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第５実施形態と同様である。
第６実施形態のメモリシステム１が備えるメモリコントローラ２０及び半導体メモリ１０の構成及び構造は、前述した第５実施形態と同様である。
【0296】
６．２ 動作
第６実施形態のメモリシステム１における動作について説明する。
第６実施形態のメモリシステム１における動作について説明する。
【0297】
６．２．１ パトロール動作
第６実施形態のメモリシステム１におけるパトロール動作について説明する。第６実施形態のパトロール動作では、履歴値検査においてメモリコントローラ２０は、履歴値テーブル２２Ａに含まれた読み出し電圧の更新値と初期値との差分を取り、差分に基づいてＦＢＣ推定値を算出する。メモリコントローラ２０は、ＦＢＣ推定値に基づいてパトロールリードを実施するか否かを判断する。さらに、パトロールリードにおいて、メモリコントローラ２０はリフレッシュ処理を実施するか否かを判断する。
第６実施形態のメモリシステム１におけるパトロール動作について説明する。第６実施形態のパトロール動作では、履歴値検査においてメモリコントローラ２０は、履歴値テーブル２２Ａに含まれた読み出し電圧の更新値と初期値との差分を取り、差分に基づいてＦＢＣ推定値を算出する。メモリコントローラ２０は、ＦＢＣ推定値に基づいてパトロールリードを実施するか否かを判断する。さらに、パトロールリードにおいて、メモリコントローラ２０はリフレッシュ処理を実施するか否かを判断する。
【0298】
図３７は、第６実施形態に係るパトロール動作を示すフローチャートである。図３８は、パトロール動作における履歴値検査の動作を示すフローチャートである。図３９は、パトロール動作におけるパトロールリードの動作を示すフローチャートである。これらのフローチャートに示された手順による動作は、メモリコントローラ２０あるいは制御回路１６によって命令あるいは実行される。図４０は、パトロール動作におけるメモリコントローラ２０とＮＡＮＤメモリ１０_１の動作と、命令及びデータの送受信を示す図である。
【0299】
図３７に示すように、メモリコントローラ２０は、パトロール動作を開始する。パトロール動作は、定期的（あるいは不定期）に開始される。
【0300】
パトロール動作が開始されると、履歴値検査が実施される（Ｓ４１）。
【0301】
図３８及び図４０を用いて、履歴値検査の動作を説明する。第６実施形態の履歴値検査は、履歴値テーブル２２Ａに含まれた対象セルユニットに対応する読み出し電圧に基づいて、メモリコントローラ２０が対象ページデータにおけるＦＢＣ推定値を算出する動作である。履歴値テーブル２２Ａは、誤りビット数が最小であることが期待される電圧を含む。
【0302】
メモリコントローラ２０のプロセッサ２１は、履歴値検査を実施する（Ｓ４１）。
【0303】
より具体的には、プロセッサ２１は、メモリ２２に記憶された履歴値テーブル２２Ａから、例えば、Ｇステートに対する読み出し電圧の更新値と初期値を取得する（Ｓ４１_１）。
【0304】
次に、プロセッサ２１は、取得した読み出し電圧の更新値と初期値との差分を算出する。さらに、プロセッサ２１は、算出した差分に基づいて、対象ページデータに含まれていると推定されるＦＢＣ推定値を算出する（Ｓ４１_２）。ＦＢＣ推定値の算出では、対象ページデータをＮＡＮＤメモリ１０_１メモリコントローラ２０に転送することなく、すなわち、メモリコントローラ２０が備えるＥＣＣ回路２３_１により対象ページデータの誤り訂正が行われることなく、プロセッサ２１（より詳しくは、ＦＢＣ推定値生成回路２１Ｂ）により、ＦＢＣ推定値が算出される。以上により、履歴値検査が終了する。
【0305】
次に、図３７及び図４０に示すように、メモリコントローラ２０のプロセッサ２１は、ＦＢＣ推定値に基づいてパトロールリードを実施する必要があるか否かを判断する（Ｓ４２）。具体的には、ＦＢＣ推定値が基準値（または、閾値）Ｃ３ａより大きいとき、メモリコントローラ２０は、パトロールリードを実施する必要があると判断する。パトロールリードを実施する必要がある場合（図３７のＳ４２でYES）、メモリコントローラ２０はＮＡＮＤメモリ１０_１にパトロールリードの実施を命令する（図４０のＳ４３_１）。パトロールリードの実施命令を受け取ると、ＮＡＮＤメモリ１０_１はパトロールリードを実施する（図３７のＳ４３）。一方、ＦＢＣ推定値が基準値Ｃ３ａ以下であるとき、メモリコントローラ２０は、パトロールリードを実施する必要がないと判断する。パトロールリードを実施する必要がない場合（図３７のＳ４２でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0306】
ここで、パトロールリードの実施判断に用いられる基準値Ｃ３ａについて詳述する。図３７に、基準値Ｃ３ａと基準値Ｃ２の大小関係を示す。基準値Ｃ３ａは、ＦＢＣ推定値と比較される基準値である。ＦＢＣ推定値は、前述したように、対象ページデータに含まれる誤りビット数の推定値である。このため、ＦＢＣ推定値として算出される誤りビット数は誤差を含む。また、基準値Ｃ２は、前述したように、対象ページデータに含まれる正確な誤りビット数と比較される基準値である。よって、パトロールリードを実施する必要があるにもかかわらず実施されないという不具合が生じないように、誤差を含む推定値の基準値Ｃ３ａは、基準値Ｃ２より小さい値に設定される。
【0307】
なお、基準値Ｃ３ａは、第５実施形態における基準値Ｃ３と比較して特に大小関係は問わないが、例えば、基準値Ｃ３ａは、基準値Ｃ３と同じ値、あるいは基準値Ｃ３より大きな値に設定される。
【0308】
図３９を用いて、パトロールリードの動作を説明する。パトロールリードが開始されると、ＮＡＮＤメモリ１０_１の制御回路１６は、ＮＡＮＤメモリ１０_１における対象セルユニットに対して、読み出し電圧ＡＲ、ＢＲ、ＣＲ、ＤＲ、ＥＲ、ＦＲ、及びＧＲを用いて読み出し動作を実施する（Ｓ４３_２）。次に、制御回路１６は、読み出し動作により得られた対象ページデータをメモリコントローラ２０に送信する（Ｓ４３_３）。次に、メモリコントローラ２０は、ＥＣＣ回路２３＿１により対象ページデータに対して誤り訂正を行い、誤りビット数を算出する（Ｓ４３_４）。以上により、パトロールリードが終了する。
【0309】
次に、図３７及び図４０に示すように、メモリコントローラ２０のプロセッサ２１に含まれるリフレッシュ判断回路２１Ａは、誤りビット数に基づいてリフレッシュ処理を実施する必要があるか否かを判断する（Ｓ４４）。すなわち、リフレッシュ判断回路２１Ａは、誤りビット数に基づいて対象ページデータを書き直すか否かを判断する。
【0310】
具体的には、誤りビット数が基準値Ｃ２より大きいとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要があると判断する。リフレッシュ処理を実施する必要がある場合（図３７のＳ４４でYES）、リフレッシュ処理が実施される（Ｓ４５）。すなわち、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、対象セルユニットを含むブロックに対する読み出し動作を命令する（Ｓ４５_１）。読み出し動作の命令を受け取ると、制御回路１６は、対象セルユニットを含むブロックに対して読み出し動作を実施する（Ｓ４５_２）。続いて、制御回路１６は、読み出したデータをメモリコントローラ２０に送信する（Ｓ４５_３）。
【0311】
次に、メモリコントローラ２０は、読み出したデータに対してＥＣＣ回路２３_１により誤り訂正を実施する（Ｓ４５_４）。続いて、メモリコントローラ２０は、ＮＡＮＤメモリ１０_１に、誤り訂正を実施したデータの書き込み動作を命令する（Ｓ４５_５）。書き込み動作の命令を受け取ると、制御回路１６は、誤り訂正を実施したデータの書き込み動作を実施する（Ｓ４５_６）。すなわち、制御回路１６は、誤り訂正を実施したデータを、ＮＡＮＤメモリ１０_１に含まれるブロックに書き込む。
【0312】
一方、誤りビット数が基準値Ｃ２以下であるとき、メモリコントローラ２０は、リフレッシュ処理を実施する必要がないと判断する。リフレッシュ処理を実施する必要がない場合（図３７のＳ４４でNO）、メモリコントローラ２０は、パトロール動作を終了させる。
【0313】
６．２．２ ＦＢＣ推定値の算出
上述したように、第６実施形態のメモリシステム１では、履歴値検査においてメモリコントローラ２０がＦＢＣ推定値を算出する。履歴値検査の動作の詳細は、第５実施形態と同様である。
上述したように、第６実施形態のメモリシステム１では、履歴値検査においてメモリコントローラ２０がＦＢＣ推定値を算出する。履歴値検査の動作の詳細は、第５実施形態と同様である。
【0314】
６．３ 第６実施形態に係る効果
第６実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
第６実施形態によれば、パトロール時間を短縮することができるメモリシステムを提供できる。
【0315】
第６実施形態の構成では、ＮＡＮＤメモリからデータを読み出さずに、メモリコントローラ２０が管理している情報だけを用いてＦＢＣ推定値を算出することができる。これにより、第１乃至第４実施形態よりもさらにパトロール動作に要する時間を短縮することができる。
【0316】
さらに、第６実施形態の構成では、パトロール動作を、履歴値検査と、パトロールリードの２段階に分けて実施することにより、パトロール動作に要する時間を短縮できる。さらに、パトロールリードにおいて、ＥＣＣ回路が対象ページデータに対して誤り訂正を行い、誤りビット数を取得することにより信頼性の高いデータ保持特性を維持することが可能である。
【0317】
７．その他変形例等
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0318】
１…メモリシステム、２…ホスト、１０…半導体メモリ、１０_１～１０_４…ＮＡＮＤ型フラッシュメモリチップ、１１…メモリセルアレイ、１２…入出力回路、１３…ロジック制御回路、１４…レディ／ビジー回路、１５…レジスタ群、１５Ａ…ステータスレジスタ、１５Ｂ…アドレスレジスタ、１５Ｃ…コマンドレジスタ、１６…制御回路、１６Ａ…ＦＢＣ推定値生成回路、１６Ｂ…構成要素生成回路、１７…電圧生成回路、１８…ロウデコーダ、１９Ａ…カラムデコーダ、１９Ｂ…データレジスタ、１９Ｃ…センスアンプ、２０…メモリコントローラ、２１…プロセッサ、２１Ａ…リフレッシュ判断回路、２１Ｂ…ＦＢＣ推定値生成回路、２２…メモリ、２２Ａ…履歴値テーブル、２２Ａｉ…履歴値テーブル、２２Ａｕ…履歴値テーブル、２３_１，２３_２…ＥＣＣ回路、２４_１，２４_２…ＮＡＮＤインターフェース、２５…ホストインターフェース、３０…半導体基板、３１～３５…導電層、４０…ブロック絶縁層、４１…電荷蓄積層、４２…トンネル絶縁層、４３…半導体層、ＢＡ０～ＢＡｍ…物理アドレス、ＢＬＫ０～ＢＬＫｍ…ブロック、Ｃ１，Ｃ１ａ，Ｃ２，Ｃ３，Ｃ３ａ…基準値（あるいは、閾値）、Ｏ１～Ｏ４…オンセル数、Ｐ１…差分点、Ｐ２…差分点、Ｐ３…差分点。
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
