特開 2024-43940 半導体記憶装置および半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024043940

(43)【公開日】2024-04-02

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

【ＦＩ】

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022149191

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】松下 沙緒梨

(72)【発明者】

【氏名】塩田 倫也

(72)【発明者】

【氏名】山中 孝紀

(72)【発明者】

【氏名】藤塚 良太

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA06

5F083GA10

5F083JA04

5F083JA05

5F083JA19

5F083JA37

5F083JA39

5F083JA40

5F083MA06

5F083MA16

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】メモリセルの消去特性の向上とリーク電流の抑制とを両立させること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体を前記積層体の積層方向に延び、前記複数の導電層との交差部にそれぞれメモリセルが形成されるピラーと、を備え、前記ピラーは、前記積層方向に延びる半導体層と、前記半導体層の側壁を覆う酸窒化シリコン層と、前記酸窒化シリコン層の側壁を覆う窒化シリコン層と、前記窒化シリコン層の側壁を覆う酸化シリコン層と、を有し、前記酸窒化シリコン層は、平均値で１×１０^２０ａｔｍ／ｃｃ以下の水素濃度を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体を前記積層体の積層方向に延び、前記複数の導電層との交差部にそれぞれメモリセルが形成されるピラーと、を備え、
前記ピラーは、
前記積層方向に延びる半導体層と、
前記半導体層の側壁を覆う酸窒化シリコン層と、
前記酸窒化シリコン層の側壁を覆う窒化シリコン層と、
前記窒化シリコン層の側壁を覆う酸化シリコン層と、を有し、
前記酸窒化シリコン層は、
平均値で１×１０^２０ａｔｍ／ｃｃ以下の水素濃度を有する、
半導体記憶装置。

【請求項2】

前記酸窒化シリコン層に含有される窒素濃度は、０ａｔｍ％以上３０ａｔｍ％以下の範囲内にある、
請求項１に記載の半導体記憶装置。

【請求項3】

複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された第１の積層体を形成し、
前記第１の積層体を前記第１の積層体の積層方向に延びる孔を形成し、
前記孔の側壁に酸化シリコン層を形成し、
前記孔の側壁に、前記酸化シリコン層を覆う窒化シリコン層を形成し、
前記孔の側壁に、前記窒化シリコン層を覆う酸窒化シリコン層を形成し、
前記孔の側壁に、前記酸窒化シリコン層を覆う半導体層を形成し、
前記酸窒化シリコン層の形成は、
前記孔の側壁に、前記窒化シリコン層を覆う第１の酸窒化シリコン層を形成し、
前記第１の酸窒化シリコン層を熱酸化して第２の酸窒化シリコン層を形成し、
前記第２の酸窒化シリコン層を、還元性雰囲気下で、前記熱酸化における温度より高い温度で熱処理して前記酸窒化シリコン層を形成する、ことを含む、
半導体記憶装置の製造方法。

【請求項4】

前記第２の酸窒化シリコン層の熱処理は、水素または重水素の雰囲気下で実施する、
請求項３に記載の半導体記憶装置の製造方法。

【請求項5】

前記第１の酸窒化シリコン層の熱酸化は、酸化剤として水または重水を用いて実施する、
請求項３に記載の半導体記憶装置の製造方法。

【請求項6】

前記熱酸化の温度は５００℃以上１０００℃以下であり、
前記熱処理の温度は１０００℃以上である、
請求項３に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリでは、例えば複数の導電層が積層された積層体中にピラーを貫通させ、複数の導電層とピラーとの交差部にメモリセルが形成される。メモリセルにおいては、トンネル絶縁層の価電子帯障壁を小さくすることでデータの消去特性が向上する。一方で、これにより低中電界でのリーク電流が増大してしまう。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】国際公開第２００７／０６４０４８号

【特許文献2】特開２０１４－０１１４３４号公報

【特許文献3】特開２００７－１４２４５０号公報

【特許文献4】特開２００６－０５４４７５号公報

【特許文献5】特開２０２１－０４４４８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、メモリセルの消去特性の向上とリーク電流の抑制とを両立させることができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体を前記積層体の積層方向に延び、前記複数の導電層との交差部にそれぞれメモリセルが形成されるピラーと、を備え、前記ピラーは、前記積層方向に延びる半導体層と、前記半導体層の側壁を覆う酸窒化シリコン層と、前記酸窒化シリコン層の側壁を覆う窒化シリコン層と、前記窒化シリコン層の側壁を覆う酸化シリコン層と、を有し、前記酸窒化シリコン層は、平均値で１×１０^２０ａｔｍ／ｃｃ以下の水素濃度を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の概略構成を示す模式図。

【図2】実施形態にかかる半導体記憶装置のピラーの構成の一例を示す断面図。

【図3】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示するＹ方向に沿う断面図。

【図6】実施形態にかかるトンネル絶縁層の形成メカニズムについて説明する模式図。

【図7】実施形態にかかるトンネル絶縁層に電圧を印加した場合のメカニズムについて説明する模式図。

【図8】実施例および比較例にかかるトンネル絶縁層とリーク電流との関係を示すグラフ。

【図9】実施例および比較例にかかるトンネル絶縁層のリーク電流と温度との関係を示すグラフ。

【図10】実施例および比較例にかかるトンネル絶縁層を模した酸窒化シリコン層における水素の含有量を示すグラフ。

【発明を実施するための形態】

【0007】

以下に、本発明につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略構成を示す模式図である。図１に示すように、半導体記憶装置１は積層体ＬＭと周辺回路ＰＥＲとを備える。

【0009】

積層体ＬＭは、ソース線ＳＬ上に、複数のワード線が絶縁層を介して積層された構造を備える。半導体記憶装置１が積層体ＬＭを支持する支持基板１０を備えていてもよい。この場合、支持基板１０は半導体基板、セラミック基板、またはガラス基板等であってよく、ソース線ＳＬは支持基板の表層に配置される。支持基板１０が半導体基板である場合には、ソース線ＳＬが、支持基板１０表層の不純物が拡散された拡散層等であってもよい。

【0010】

積層体ＬＭのＸ方向の両端部ではワード線が階段状に加工されており、ワード線の各段にはコンタクトＣＣが接続される。コンタクトＣＣの上端はプラグを介して上層配線等に接続される。上層配線は、更にプラグを介して端子ＴＥＲｎに接続される。端子ＴＥＲｎは例えば銅（Ｃｕ）等で構成される。

【0011】

積層体ＬＭ中には、積層体ＬＭを積層方向に貫通してソース線ＳＬに到達する複数のピラーＰＬがマトリクス状に配置されている。個々のピラーＰＬはメモリ層およびチャネル層を備える。ピラーＰＬのチャネル層は、下端においてソース線ＳＬに接続され、上端はプラグ等を介してビット線ＢＬに接続される。ピラーＰＬと積層体ＬＭのワード線との交差部にはメモリセルＭＣが形成される。

【0012】

このように、半導体記憶装置１は、例えば３次元に配置されるメモリセルＭＣを備える３次元不揮発性メモリとして構成されている。

【0013】

積層体ＬＭ、コンタクトＣＣ、プラグ、上層配線、及びビット線ＢＬ等は絶縁層５０で覆われている。端子ＴＥＲｎは絶縁層５０の上面に露出している。

【0014】

周辺回路ＰＥＲは、半導体基板２０上に形成された複数のトランジスタＴＲを含んで構成され、上記複数のメモリセルＭＣの電気的な動作を制御する。トランジスタＴＲは、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ等であり、半導体基板２０の表層に配置される拡散層等であるアクティブ領域ＡＡを有する。

【0015】

トランジスタＴＲはコンタクトＣＳを介して上層配線に接続される。上層配線は、更にプラグを介して端子ＴＥＲｔに接続される。端子ＴＥＲｔは、例えば銅（Ｃｕ）等で構成される。

【0016】

トランジスタＴＲ等を含む周辺回路ＰＥＲ、コンタクトＣＳ、及びプラグ等は絶縁層３０で覆われている。端子ＴＥＲｔは絶縁層３０の上面に露出している。

【0017】

半導体記憶装置１は、積層体ＬＭを覆う絶縁層５０と周辺回路ＰＥＲを覆う絶縁層３０とが接合された構成を有する。これにより、絶縁層５０上面に露出する端子ＴＥＲｎと絶縁層３０上面に露出する端子ＴＥＲｔとが接合される。

【0018】

このように、積層体ＬＭのピラーＰＬ及びコンタクトＣＣ等の構成と周辺回路ＰＥＲとは、端子ＴＥＲｎ，ＴＥＲｔを介して電気的に導通している。周辺回路ＰＥＲは、例えばメモリセルＭＣと接続される積層体ＬＭのワード線に所定電圧を付与することにより、メモリセルＭＣの書き込み動作および読み出し動作等を制御する。

【0019】

図２は、実施形態にかかる半導体記憶装置１のピラーＰＬの構成の一例を示す断面図である。図２（ａ）は、半導体記憶装置１のピラーＰＬの全体構造を示すＹ方向に沿う断面図である。図２（ｂ）は、ワード線ＷＬ近傍のピラーＰＬの拡大断面図である。

【0020】

図２（ａ）に示すように、半導体記憶装置１は、ピラーＰＬ周辺の構成として、ソース線ＳＬ、積層体ＬＭ、絶縁層５１～５３、及びビット線ＢＬを備える。なお、本明細書においては、例えばピラーＰＬを基準として、ソース側にあたるソース線ＳＬに向かう方向を半導体記憶装置１の下方向とし、ドレイン側にあたるビット線ＢＬに向かう方向を半導体記憶装置１の上方向とする。

【0021】

ソース線ＳＬは、積層体ＬＭの下方に設けられており、下方側から順に下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔが積層された積層構造を有する。これらの下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔは、例えば導電性のポリシリコン層等である。上述のように、支持基板１０（図１参照）が例えば半導体基板等である場合、これらのソース線ＳＬの少なくとも一部が支持基板１０の一部から構成されていてもよい。

【0022】

積層体ＬＭは、複数の導電層としての複数のワード線ＷＬと、複数の絶縁層ＯＬとが、１層ずつ交互に積層された構成を有する。積層体ＬＭが、最上層のワード線ＷＬの更に上層に１つ以上の選択ゲート線を有していてもよい。また、積層体ＬＭが、最下層のワード線ＷＬの更に下層に１つ以上の選択ゲート線を有していてもよい。

【0023】

複数のワード線ＷＬは、例えばタングステン（Ｗ）層またはモリブデン（Ｍｏ）層等である。絶縁層ＯＬは例えば酸化シリコン（ＳｉＯ_２）層等である。より詳細には、複数のワード線ＷＬは、上記いずれかの層と、窒化タングステン（ＷＮ）層、窒化モリブデン（ＭｏＮ）層、または窒化チタン（ＴｉＮ）層等の積層構造となっている。また、複数のワード線ＷＬのそれぞれは、酸化アルミニウム（ＡｌＯ）層、酸化ハフニウム（ＨｆＯ）層、または酸化ジルコニウム（ＺｒＯ）層、ハフニウムシリケート（ＨｆＳｉＯ）層、またはジルコニウムシリケート（ＺｒＳｉＯ）層等のいずれか、またはこれらのうち幾つかの層の積層構造となったブロック層によって取り囲まれている。

【0024】

なお、図２（ａ）の例では、積層体ＬＭ内に９つのワード線ＷＬが設けられている。しかし、ワード線ＷＬの層数は、図２（ａ）の例によらず任意である。

【0025】

積層体ＬＭ上には、絶縁層５１～５３がこの順に積層されている。これらの絶縁層５１～５３は、例えば酸化シリコン層等であり、上述の絶縁層５０（図１参照）の一部を構成している。絶縁層５３中にはピラーＰＬの上層配線にあたるビット線ＢＬが設けられている。

【0026】

積層体ＬＭには、積層体ＬＭを各層の積層方向に延びるとともに、積層体ＬＭのＸ方向に沿う方向に延びる複数の板状コンタクトＬＩが設けられている。複数の板状コンタクトＬＩは、Ｘ方向と交差するＹ方向に互いに離れた位置で、絶縁層５２，５１、積層体ＬＭ、及び上部ソース線ＤＳＬｔを貫通して中間ソース線ＢＳＬに到達している。このように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0027】

板状コンタクトＬＩの側壁には酸化シリコン層等の絶縁層５４が設けられている。絶縁層５４の内側にはタングステン層等の導電層２１が充填されている。板状コンタクトＬＩの導電層２１は、図示しないプラグ等によって上層配線に接続されている。また、導電層２１の下端部は中間ソース線ＢＳＬに接続されている。

【0028】

以上の構成により、板状コンタクトＬＩは、例えばソース線コンタクトとして機能する。ただし、板状コンタクトＬＩの代わりに、ソース線コンタクトとしての機能を有さない絶縁層等が積層体ＬＭをＹ方向に分割していてもよい。

【0029】

Ｙ方向に隣接する２つの板状コンタクトＬＩの間には、複数のピラーＰＬが、積層体ＬＭの積層方向から見て例えば千鳥状に分散して設けられている。ピラーＰＬは、チャネル層ＣＮ、キャップ層ＣＰ、メモリ層ＭＥ、及びコア層ＣＲを含んで構成され、絶縁層５１、積層体ＬＭ、上部ソース線ＤＳＬｔ、及び中間ソース線ＢＳＬを貫通して下部ソース線ＤＳＬｂに到達している。

【0030】

ピラーＰＬの中心部には、積層体ＬＭの積層方向に延びる充填層としてのコア層ＣＲが設けられている。コア層ＣＲの上端部は、例えばチャネル層ＣＮの上端部からキャップ層ＣＰ内に突出している。コア層ＣＮは、例えば酸化シリコン層等の絶縁層である。

【0031】

半導体層としてのチャネル層ＣＮは積層体ＬＭ中を積層体ＬＭの積層方向に延びる。より具体的には、チャネル層ＣＮは、コア層ＣＲの側面および下端部を覆って、積層体ＬＭの少なくとも最上層のワード線ＷＬの高さ位置から積層体ＬＭ中へと延び、下部ソース線ＤＳＬｂにまで到達している。

【0032】

キャップ層ＣＰはチャネル層ＣＮ上に設けられ、上端部において絶縁層５３，５２中に設けられたプラグＣＨを介してビット線ＢＬに接続されている。つまり、キャップ層ＣＰは、積層体ＬＭの最上層のワード線ＷＬより高い位置からチャネル層ＣＮの上端部にまで至る。

【0033】

チャネル層ＣＮ及びキャップ層ＣＰは、ポリシリコン層またはアモルファスシリコン層等の半導体層である。チャネル層ＣＮ及びキャップ層ＣＰが、ポリシリコンとアモルファスシリコンとが混在した層となっていてもよい。チャネル層ＣＮ及びキャップ層ＣＰが、略単結晶のシリコン層であってよい。

【0034】

メモリ層ＭＥはチャネル層ＣＮの側面および底面に設けられている。より具体的には、メモリ層ＭＥは、図２（ｂ）に示すように、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された積層構造を有する。ブロック絶縁層ＢＫは例えば酸化シリコン（ＳｉＯ_２）層等であり、電荷蓄積層ＣＴは例えば窒化シリコン（ＳｉＮ）層等であり、トンネル絶縁層ＴＮは例えば酸窒化シリコン（ＳｉＯＮ）層等である。

【0035】

例えばトンネル絶縁層ＴＮを構成する酸窒化シリコン層に含有される窒素濃度は、平均値で例えば１０ａｔｍ％以上であり、より好ましくは１１ａｔｍ％以上である。より具体的には、トンネル絶縁層ＴＮに含有される窒素濃度は、例えば０ａｔｍ％以上３０ａｔｍ％以下の範囲内で、チャネル層ＣＮ側から電荷蓄積層ＣＴ側へと向かって増加していく。

【0036】

また、トンネル絶縁層ＴＮには水素が含まれうる。これは、例えばトンネル絶縁層ＴＮの原料ガス等に含まれていた水素がトンネル絶縁層ＴＮに残留したものである。トンネル絶縁層ＴＮに含有される水素濃度は、例えばチャネル層ＣＮ側から電荷蓄積層ＣＴ側へと向かって低下していく。これにより、トンネル絶縁層ＴＮの水素濃度は、例えば平均値で１×１０^２０ａｔｍ／ｃｃ以下に抑制されている。また、トンネル絶縁層ＴＮは、より好ましくは水素濃度が１×１０^１９ａｔｍ／ｃｃ以下の部分を含む。

【0037】

上記のように、メモリ層ＭＥは、チャネル層ＣＮの側面を覆って下部ソース線ＤＳＬｂにまで到達し、チャネル層ＣＮの下端部をも覆っている。ただし、メモリ層ＭＥは、ソース線ＳＬ内の中間ソース線ＢＳＬの深さ位置には設けられておらず、中間ソース線ＢＳＬはチャネル層ＣＮと接している。これにより、チャネル層ＣＮは、側面で中間ソース線ＢＳＬを介してソース線ＳＬに接続されている。

【0038】

以上の構成により、ピラーＰＬの側面には、ワード線ＷＬの高さ位置にそれぞれ配列される複数のメモリセルＭＣが形成される。上述のように、ワード線ＷＬを介して所定の電圧が印加されること等により、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0039】

つまり、メモリセルＭＣに“Ｈ”レベルデータを書き込むときは、接続されるワード線ＷＬに書き込み電圧を印加する。このとき、チャネル層ＣＮには接地電位が供給されてチャネルが形成され、チャネル中の電子がトンネル絶縁層ＴＮを抜けて電荷蓄積層ＣＴに注入され蓄積される。これにより、メモリセルＭＣの閾値電圧Ｖｔｈが上昇して、“Ｈ”レベルデータが書き込まれた状態となる。

【0040】

メモリセルＭＣに“Ｌ”レベルデータを書き込むときは、チャネル層ＣＮのチャネルをフローティング状態とすることで、電荷蓄積層ＣＴに電子が注入されず、メモリセルＭＣの閾値電圧Ｖｔｈが低いままの“Ｌ”レベルデータが書き込まれた状態が維持される。

【0041】

メモリセルＭＣからデータを読み出すときは、接続されるワード線ＷＬに読み出し電圧を印加する。読み出し電圧は、“Ｌ”レベルデータを保持しているメモリセルＭＣがオンし、“Ｈ”レベルデータを保持しているメモリセルＭＣはオンしない電圧である。したがって、ビット線ＢＬにセル電流が流れれば“Ｌ”レベルデータが読み出されたことを意味し、ビット線ＢＬにセル電流が流れなければ“Ｈ”レベルデータが読み出されたことを意味する。

【0042】

メモリセルＭＣに書き込まれたデータを消去するときは、ソース線ＳＬに大きな電位をかけて正孔を発生させる。この状態で、ワード線ＷＬに０Ｖを与えることで、正孔が電荷蓄積層ＣＴに注入されて、メモリセルＭＣの閾値電圧Ｖｔｈを低下させることができる。これにより、Ｙ方向に隣接する２つの板状コンタクトＬＩ間の全てのメモリセルＭＣのデータが消去される。

【0043】

上述の周辺回路ＰＥＲ（図１参照）は、ワード線ＷＬに印加する電圧を制御することで、メモリセルＭＣの書き込み及び読み出し等の動作を制御する。また、周辺回路ＰＥＲは、ビット線ＢＬを流れるセル電流をセンスしてメモリセルＭＣからのデータを読み出す。

【0044】

ここで、上述のように、トンネル絶縁層ＴＮの窒素濃度が所定値以上となっていることで、トンネル絶縁層ＴＮの価電子帯障壁が小さくなって、メモリセルＭＣのデータ消去時のストレスが低減される。つまり、メモリセルＭＣにおけるデータの消去特性が向上する。また、データ消去ストレスが低減すると、書き込み／消去を繰り返すことでトンネル絶縁層ＴＮの劣化（Ｄｅｔｒｉａｔｉｏｎ）により電子が漏れやすくなることが抑制されて、メモリセルＭＣの書き換え耐性が向上する。

【0045】

一方で、上述のように、トンネル絶縁層ＴＮの水素濃度が所定値以下となっていることで、例えば６ＭＶ／ｃｍ以下等の低中電界でのメモリセルＭＣの電荷保持特性が向上し、リーク電流の発生を抑制することができる。また、高温下でのリーク電流の増大が抑制されてメモリセルＭＣの動作特性が向上するほか、リーク電流の温度依存性が抑制されて温度上昇によるリーク電流の増加率が低減される。

【0046】

一例として、実施形態のメモリセルＭＣが備えるトンネル絶縁層ＴＮによれば、トンネル絶縁層ＴＮの窒素濃度の平均値が１０ａｔｍ％以上のとき、電界強度が５ＭＶ／ｃｍでのメモリセルＭＣのリーク電流が、例えば３．０×１０^－８Ａ／ｃｍ^２以下に抑制される。また、トンネル絶縁層ＴＮの窒素濃度の平均値が１１ａｔｍ％以上のとき、電界強度が５ＭＶ／ｃｍでのメモリセルＭＣのリーク電流が、例えば１．６×１０^－８Ａ／ｃｍ^２以下に抑制される。

【0047】

また他の例として、実施形態のメモリセルＭＣが備えるトンネル絶縁層ＴＮによれば、トンネル絶縁層ＴＮの窒素濃度の平均値が１０ａｔｍ％以上のとき、電界強度が６ＭＶ／ｃｍ、かつ１４０℃以上の動作環境下で、メモリセルＭＣのリーク電流が、例えば４．０×１０^－８Ａ／ｃｍ^２以下に抑制される。

【0048】

（半導体記憶装置の製造方法）
次に、図３～図５を用いて、実施形態の半導体記憶装置１の製造方法の例について説明する。図３～図５は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示するＹ方向に沿う断面図である。

【0049】

図３（ａ）に示すように、下部ソース線ＤＳＬｂ、中間層ＳＣＮ、及び上部ソース線ＤＳＬｔをこの順に形成する。中間層ＳＣＮは、例えば窒化シリコン層等の犠牲層であり、後に導電性のポリシリコン層等と置き換えられて中間ソース線ＢＳＬが形成される。

【0050】

また、上部ソース線ＤＳＬｔ上に、複数の第１の絶縁層としての絶縁層ＮＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等の犠牲層であり、後にタングステン層またはモリブデン層等に置き換えられてワード線ＷＬが形成される。

【0051】

また、積層体ＬＭｓの図示しないＸ方向両端部において、複数の絶縁層ＮＬを階段状に加工する。また、積層体ＬＭｓを覆う絶縁層５１を形成する。

【0052】

図３（ｂ）に示すように、絶縁層５１、積層体ＬＭｓ、上部ソース線ＤＳＬｔ、及び中間層ＳＣＮを貫通して下部ソース線ＤＳＬｂに到達する複数のメモリホールＭＨを形成する。

【0053】

図３（ｃ）に示すように、メモリホールＭＨの側壁および底面に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ（図２（ｂ）参照）、及び第１の酸窒化シリコン層としてのトンネル絶縁層ＴＮｐがこの順に積層されたメモリ層ＭＥｐを形成する。

【0054】

この時点において、メモリ層ＭＥｐに含まれるトンネル絶縁層ＴＮｐは、上述の窒素濃度および水素濃度を有するトンネル絶縁層ＴＮとはなっていない。より具体的には、この時点でのトンネル絶縁層ＴＮｐは、例えば原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により、トンネル絶縁層ＴＮｐ中の窒素のターゲット濃度を例えば１４ａｔｍ％、ターゲット層厚を数ｎｍなどとして、シリコンの原料ガス、酸化ガス、及び窒化ガス等を用いて形成された酸窒化シリコン層等である。

【0055】

シリコンの原料ガスとしては、例えばモノシラン（ＳｉＨ_４）、ジクロロシラン（ＳｉＨ_２Ｃｌ_２)、トリクロロシラン（ＳｉＨＣｌ_３）、テトラクロロシラン（ＳｉＣｌ_４）、ヘキサクロロジシラン（Ｓｉ_２Ｃｌ_６）等のシラン系ガスを用いることができる。酸化ガスとしては、例えば酸素（Ｏ_２）ガス、水（Ｈ_２Ｏ）等を用いることができる。窒化ガスとしては、例えばアンモニア（ＮＨ_３）ガス等を用いることができる。このようなガスを用いることにより、トンネル絶縁層ＴＮｐには所定濃度の水素が含有されることとなる。

【0056】

メモリ層ＭＥｐは絶縁層５１の上面にも形成される。

【0057】

図３（ｄ）に示すように、数ｎｍ厚さのトンネル絶縁層ＴＮｐに対し、熱酸化のターゲット層厚、つまり、トンネル絶縁層ＴＮｐ中への酸素の含侵深さを全体の層厚の５０％～６０％などとして、メモリ層ＭＥｐの最表面であるトンネル絶縁層ＴＮｐを熱酸化する。このとき、熱酸化の温度を例えば５００℃以上１０００℃以下、より好ましくは７００℃以上９００℃以下とする。また、熱酸化の酸化剤ＯＧとして、例えば水（Ｈ_２Ｏ）または重水（Ｄ_２Ｏ）等を用いることができる。

【0058】

このとき、トンネル絶縁層ＴＮｐは表面側から酸化されていき、トンネル絶縁層ＴＮｐ中の酸素濃度および窒素濃度には勾配が生じる。すなわち、酸素濃度は、トンネル絶縁層ＴＮｐの電荷蓄積層ＣＴ側の面から最表面に向けて増加していき、窒素濃度は、トンネル絶縁層ＴＮｐの電荷蓄積層ＣＴ側の面から最表面に向けて低下していく。

【0059】

これにより、形成直後の状態よりも全体として窒素濃度が低下した第２の酸窒化シリコン層としてのトンネル絶縁層ＴＮｐが得られる。

【0060】

図３（ｅ）に示すように、メモリ層ＭＥｐ最表面のトンネル絶縁層ＴＮｐを還元性の雰囲気下で熱処理する。このとき、熱処理の温度を、上述の熱酸化よりも高い温度であって、例えば１０００℃以上、より好ましくは１０００℃以上１１５０℃以下とする。また、還元性雰囲気として、例えば水素（Ｈ_２）ガスまたは重水素（Ｄ_２）ガス等の還元性ガスＲＧの雰囲気下で熱処理を行う。

【0061】

あるいは、還元性ガスＲＧとして、塩素（Ｃｌ_２）ガス、フッ素（Ｆ_２）ガス、またはアンモニア（ＮＨ_３）ガスの雰囲気下で熱処理を行ってもよい。ただし、トンネル絶縁層ＴＮｐが一部除去されて層厚が減少してしまうことを抑制するため、還元性ガスＲＧとしては、腐食性を有さないガスを用いることが好ましい。

【0062】

また、還元性ガスＲＧの流量を制御すること等により、熱処理時の圧力を例えば５Ｔｏｒｒ以上５５０Ｔｏｒｒ以下とすることができる。

【0063】

このように、還元性雰囲気下で、図３（ｄ）の熱酸化よりも高い温度で熱処理を行うことで、還元性ガスＲＧの還元作用によりトンネル絶縁層ＴＮｐ中の窒素濃度が酸素濃度に対して再び増加し、平均値で例えば１０ａｔｍ％以上であり、より好ましくは１１ａｔｍ％以上の窒素濃度を有することとなる。

【0064】

このとき、上述の熱酸化により生じた窒素濃度の勾配が維持される。すなわち、窒素濃度は、例えば０ａｔｍ％以上３０ａｔｍ％以下の範囲内で、トンネル絶縁層ＴＮｐの電荷蓄積層ＣＴ側の面から最表面に向けて低下している。

【0065】

また、後にデータで示すように、還元性雰囲気下で熱処理を行うことで、トンネル絶縁層ＴＮｐ形成時に原料ガス等から混入した水素濃度が低下することが判っている。これにより、トンネル絶縁層ＴＮｐは、例えば平均値で１×１０^２０ａｔｍ／ｃｃ以下の水素濃度を有し、より好ましくは、水素濃度が１×１０^２０ａｔｍ／ｃｃ以下の部分を層中に含むこととなる。

【0066】

図３（ｆ）に示すように、上記の熱酸化および熱処理により、上述のトンネル絶縁層ＴＮが得られる。

【0067】

図４（ａ）に示すように、メモリホールＭＨの側壁および底面に、メモリ層ＭＥを介して更にチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリ層ＭＥを介して絶縁層５１の上面にも形成される。また、メモリホールＭＨのチャネル層ＣＮ内側をコア層ＣＲで充填する。コア層ＣＲは、チャネル層ＣＮ及びメモリ層ＭＥを介して絶縁層５１の上面にも形成される。

【0068】

図４（ｂ）に示すように、コア層ＣＲをエッチバックして、絶縁層５１の上面及びメモリホールＭＨの上端から除去する。また、チャネル層ＣＮ及びメモリ層ＭＥをエッチバックして絶縁層５１の上面から除去する。これにより、絶縁層５１の上面が露出する。

【0069】

このとき、チャネル層ＣＮのオーバーエッチング量を制御して、メモリホールＭＨ内においてもチャネル層ＣＮをエッチバックする。またこのとき、メモリ層ＭＥのオーバーエッチング量を抑制して、メモリホールＭＨ内のメモリ層ＭＥまでもが除去されないように制御する。これにより、チャネル層ＣＮの上端部がメモリホールＭＨ内の所定深さに位置することとなり、メモリホールＭＨ内のチャネル層ＣＮ上面からコア層ＣＲが突出する。

【0070】

図４（ｃ）に示すように、絶縁層５１の上面を覆うキャップ層ＣＰを形成する。キャップ層ＣＰは、メモリホールＭＨ内のチャネル層ＣＮ及びコア層ＣＲ上端部にも形成される。

【0071】

図４（ｄ）に示すように、キャップ層ＣＰをエッチバックして、絶縁層５１の上面から除去する。このとき、オーバーエッチング量を抑制して、メモリホールＭＨ内のキャップ層ＣＰまでもが除去されないように制御する。

【0072】

これにより、上端部にキャップ層ＣＰを有するピラーＰＬが形成される。ただし、この時点では、ピラーＰＬのチャネル層ＣＮの側面全体はメモリ層ＭＥに覆われている。

【0073】

図４（ｅ）に示すように、絶縁層５１上に絶縁層５２を形成する。また、絶縁層５２，５１、積層体ＬＭｓ、及び上部ソース線ＤＳＬｔを貫通して、中間層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは、積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。また、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５４ｓを形成する。

【0074】

図４（ｆ）に示すように、スリットＳＴの上部から熱リン酸等の除去液を注入して、スリットＳＴの底面に露出する中間層ＳＣＮを除去する。これにより、上部ソース線ＤＳＬｔと下部ソース線ＤＳＬｂとの間には空隙ＧＰｓが形成され、ピラーＰＬ最外周のメモリ層ＭＥの側面が空隙ＧＰｓ内に露出する。

【0075】

このとき、スリットＳＴ側壁の絶縁層５４ｓにより、除去液が積層体ＬＭｓ内へと流れ込むことが抑制されて、積層体ＬＭｓ内の絶縁層ＮＬは除去されない。

【0076】

図５（ａ）に示すように、スリットＳＴの上部から順次、酸化シリコン層、窒化シリコン層、及び酸窒化シリコン層等を除去する除去液を注入して、空隙ＧＰｓ内に露出したメモリ層ＭＥの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順に除去していく。これにより、チャネル層ＣＮの側面が空隙ＧＰｓ内に露出する。

【0077】

図５（ｂ）に示すように、スリットＳＴの上部から、ポリシリコン等の原料となる原料ガスを注入し、空隙ＧＰｓ内をポリシリコン層等で充填して中間ソース線ＢＳＬを形成する。

【0078】

これにより、下部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｔを含むソース線ＳＬが形成される。また、ピラーＰＬのチャネル層ＣＮが側面でソース線ＳＬに接続された状態となる。

【0079】

なお、図４（ｆ）～図５（ｂ）に示したように、中間層ＳＣＮを除去して中間ソース線ＢＳＬを形成する処理をソース線ＳＬのリプレース処理とも呼ぶ。

【0080】

図５（ｃ）に示すように、スリットＳＴ側壁の絶縁層５４ｓを除去する。

【0081】

図５（ｄ）に示すように、スリットＳＴの上部から熱リン酸等の除去液を注入して、スリットＳＴの側面に露出する積層体ＬＭｓ内の絶縁層ＮＬを除去する。これにより、複数の絶縁層ＯＬ間に空隙ＧＰｗを有する積層体ＬＭｇが形成される。

【0082】

図５（ｅ）に示すように、スリットＳＴの上部から、導電体等の原料となる原料ガスを注入し、空隙ＧＰｗ内を導電層で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬ及び複数の絶縁層ＯＬが交互に積層された積層体ＬＭが形成される。

【0083】

なお、図５（ｄ）～図５（ｅ）に示したように、絶縁層ＮＬを除去してワード線ＷＬを形成する処理をワード線ＷＬのリプレース処理とも呼ぶ。

【0084】

図５（ｆ）に示すように、スリットＳＴの側壁に絶縁層５４を形成し、絶縁層５４の内側を導電層２１で充填して板状コンタクトＬＩを形成する。ただし、スリットＳＴ内を全体的に絶縁層で充填して、ソース線コンタクトとして機能しない板状の部材を形成してもよい。この場合、スリットＳＴは、専らソース線ＳＬ及びワード線ＷＬのリプレース処理に用いるために形成されることとなる。

【0085】

その後、絶縁層５２上に絶縁層５３を形成し、絶縁層５３，５２を貫通してピラーＰＬのキャップ層ＣＰに接続されるプラグＣＨ、及びプラグＣＨに接続されるビット線ＢＬ等を形成する。

【0086】

また、表面にトランジスタＴＲを含む周辺回路ＰＥＲが形成された半導体基板２０を準備し（図１参照）、積層体ＬＭの上方に貼り合わせる。このように、周辺回路ＰＥＲを別作りとし、半導体記憶装置１の製造工程の終盤でメモリ構造と統合することで、周辺回路ＰＥＲが、上述の還元性雰囲気下での熱処理による熱の影響を受けてしまうことが抑制される。

【0087】

以上により、実施形態の半導体記憶装置１が製造される。

【0088】

（概括）
３次元不揮発性メモリ等の半導体記憶装置においては、チャネル層、トンネル絶縁層、電荷蓄積層、及びブロック絶縁層を有するピラーに、高さ方向に並ぶ複数のメモリセルを形成させる。このとき、トンネル絶縁層として酸窒化シリコン層等を用い、層中の窒素濃度を高めることで、価電子帯障壁を小さくして、メモリセルにおけるデータの消去特性、及び書き換え耐性を向上させることができる。

【0089】

しかしながら、トンネル絶縁層中の窒素濃度を高めると、メモリセルの低中電界でのリーク電流が増大し、データ保持特性が悪化してしまう。このように、上記構成を有するメモリセルにおいて、書き換え耐性と電荷保持特性とを両立させることは困難である。

【0090】

本発明者らは、トンネル絶縁層をＡＬＤ法等により成膜した後、水蒸気等を含有する雰囲気下で酸化処理を行い、その後、水素等を主成分とする還元性雰囲気下で熱処理を行うことで、含有される窒素濃度が高い状態で、低中電界下でのリーク電流を抑制することができることを見出した。

【0091】

本発明者らが、上記のように得られたトンネル絶縁層について各種評価を行ったところ、上記のトンネル絶縁層においては、熱酸化後に比べて窒素濃度が高まっているとともに、水素濃度が低下していることが判った。このことから、本発明者らは、実施形態のトンネル絶縁層ＴＮを用いることで、書き換え耐性と電荷保持特性とが両立されるメカニズムについて以下のように考察した。

【0092】

図６は、実施形態にかかるトンネル絶縁層ＴＮの形成メカニズムについて説明する模式図である。

【0093】

図６（ａ）に示すように、電荷蓄積層ＣＴの側壁に、ＡＬＤ法等によりトンネル絶縁層ＴＮｐが形成されている。トンネル絶縁層ＴＮｐの紙面左側の面はメモリホールＭＨ内に露出している。トンネル絶縁層ＴＮｐ中には、所定の比率で酸素欠損Ｖｏが存在するほか、トンネル絶縁層ＴＮｐ中に残存する水素が、一部のシリコンの結合手に結合した状態となっている。

【0094】

図６（ｂ）に示すように、例えば水蒸気を含有する雰囲気中で熱酸化を行うと、トンネル絶縁層ＴＮｐが所定の比率で酸化され、トンネル絶縁層ＴＮｐ中の一部の酸素欠損Ｖｏが修復される。

【0095】

図６（ｃ）に示すように、例えば水素ガスを含有する雰囲気中で熱処理を行うと、層中の水素が減少し、トンネル絶縁層ＴＮが形成される。

【0096】

図７は、実施形態にかかるトンネル絶縁層ＴＮに電圧を印加した場合のメカニズムについて説明する模式図である。

【0097】

図７（ａ）に示すように、図６（ｂ）のように形成されたトンネル絶縁層ＴＮの露出面にチャネル層ＣＮ等を形成し、さらにリプレース処理により、トンネル絶縁層ＴＮから電荷蓄積層ＣＴ及びブロック絶縁層ＢＫを隔てて、ワード線ＷＬを形成したものとする。図中、電荷蓄積層ＣＴ及びブロック絶縁層ＢＫは省略する。

【0098】

ワード線ＷＬからメモリセルの動作電圧が印加されると、ホットキャリア（図中のマル付きＨ）がトンネル絶縁層ＴＮに注入される。

【0099】

図７（ｂ）に示すように、トンネル絶縁層ＴＮに残留している一部の水素がホットキャリアからエネルギーを得て、例えばシリコンの結合手との結合が切断され、水素分子が生成される。また、ホットキャリアからエネルギーを得た水素と、トンネル絶縁層ＴＮ中の酸化シリコン（ＳｉＯ_２）に含まれる酸素とが結合して水分子（Ｈ_２Ｏ）が生成されるとともに、シリコンと酸素との結合が切断されることにより酸素欠損Ｖｏが新たに生成される。

【0100】

上述のように、熱酸化後の還元性雰囲気中での熱処理によって、実施形態のトンネル絶縁層ＴＮにおいては水素濃度が低減されている。これにより、電圧印加時のホットキャリアによる新たな酸素欠損Ｖｏの生成量を抑えることができると考えられる。

【0101】

実施形態の半導体記憶装置１によれば、トンネル絶縁層ＴＮは、平均値で１×１０^２０ａｔｍ／ｃｃ以下の水素濃度を有しており、より好ましくは、水素濃度が１×１０^１９ａｔｍ／ｃｃ以下の部分を含む。これにより、トンネル絶縁層ＴＮの窒素濃度を高めた場合であっても、低中電界下でのメモリセルＭＣのリーク電流を抑制することができる。よって、メモリセルＭＣの消去特性の向上とリーク電流の抑制とを両立させることができる。

【0102】

実施形態の半導体記憶装置１によれば、トンネル絶縁層ＴＮに含有される窒素濃度は、平均値で１０ａｔｍ％以上であり、より好ましくは１１ａｔｍ％以上である。このとき、トンネル絶縁層ＴＮに含有される窒素濃度は、例えば０ａｔｍ％以上３０ａｔｍ％以下の範囲内で、チャネル層ＣＮ側から電荷蓄積層ＣＴ側へと向かって増加していく。これにより、高濃度の窒素存在下で、メモリセルＭＣの書き換え耐性と電荷保持特性とを両立させることができる。

【0103】

実施形態の半導体記憶装置１の製造方法によれば、トンネル絶縁層ＴＮｐを熱酸化し、還元性雰囲気下で、熱酸化における温度より高い温度で熱処理してトンネル絶縁層ＴＮを形成する。これにより、メモリセルＭＣの消去特性の向上とリーク電流の抑制とを両立させることができる。

【0104】

実施形態の半導体記憶装置１の製造方法によれば、熱酸化の温度は５００℃以上１０００℃以下であり、より好ましくは、７００℃以上９００℃以下である、また、熱処理の温度は１０００℃以上であり、より好ましくは１０００℃以上１１５０℃以下である。これにより、トンネル絶縁層ＴＮｐ中に含まれる窒素濃度を増加させるとともに水素濃度を低減して、実施形態のトンネル絶縁層ＴＮを形成することができる。

【0105】

実施形態の半導体記憶装置１の製造方法によれば、トランジスタＴＲを含む周辺回路ＰＥＲが形成された半導体基板２０上に積層体ＬＭを貼り合わせる。このように、還元性雰囲気下でのトンネル絶縁層ＴＮｐの熱処理後、周辺回路ＰＥＲを貼り合わせるので、周辺回路ＰＥＲが熱による影響を受けてしまうのを抑制することができる。

【実施例0106】

以下に、図８～図１０を用いて、実施例のトンネル絶縁層の各種評価結果について説明する。

【0107】

図８は、実施例および比較例にかかるトンネル絶縁層とリーク電流との関係を示すグラフである。図８のグラフの横軸は、実施例および比較例のトンネル絶縁層に含有される平均の窒素濃度（ａｔｍ％）である。グラフの縦軸は、電界強度５ＭＶ／ｃｍでのリーク電流（Ａ／ｃｍ^２）である。

【0108】

実施例のトンネル絶縁層は、上述の実施形態で説明したように、ＡＬＤ法による成膜後、水蒸気雰囲気中での熱酸化、及び還元性雰囲気中での熱処理を行って形成されている。つまり、熱酸化の酸化剤には水を用いた。熱酸化後のトンネル絶縁層の窒素濃度は９ａｔｍ％程度である。

【0109】

また、熱処理としては、水素ガスの雰囲気中で、それぞれ１０５０℃と１０７０℃とで行った。このとき、熱処理時間を徐々に延ばしていき、リーク電流との関係を調べた。なお、幾つかのプロットにおいてマーカ中に記載した数字は熱処理の処理時間を示している。すなわち、マーカ中の数字「１５」は熱処理時間が１５秒であることを示し、「７２０」は熱処理時間が７２０秒（１２分）であることを示す。

【0110】

図８に示すように、実施例のトンネル絶縁層において、熱処理時間を延ばしていくと、得られるトンネル絶縁層中の窒素濃度は高くなっていく。また、例えば熱処理温度１０５０℃で７２０秒処理した場合と、熱処理温度１０７０℃で２４０秒処理した場合とで略同様の窒素濃度となっていることから、熱処理温度を高めていくほど、より短時間でトンネル絶縁層中の窒素濃度を高めることができる。

【0111】

また、実施例のトンネル絶縁層の窒素濃度が熱処理によって高まっていくにつれて、リーク電流は減少していく。例えば熱処理によって窒素濃度が１０ａｔｍ％程度となったトンネル絶縁層においては、リーク電流が３．０×１０^－８Ａ／ｃｍ^２程度に減少し、さらには、窒素濃度が１１ａｔｍ％程度となったトンネル絶縁層では、リーク電流が１．６×１０^－８Ａ／ｃｍ^２程度に減少している。

【0112】

一方、比較例のトンネル絶縁層は、上記の実施例と同様の条件下で熱酸化のみを行い、還元性雰囲気中での熱処理を行わずに形成した。このとき、熱酸化の時間を変更するなどして、トンネル絶縁層の窒素濃度を変化させ、リーク電流との関係を調べた。

【0113】

比較例のトンネル絶縁層においては、層中の窒素濃度が高まるほどリーク電流が増大している。例えば窒素濃度が７ａｔｍ％程度のトンネル絶縁層において、リーク電流は２．４×１０^－８Ａ／ｃｍ^２程度である。それが、窒素濃度が９ａｔｍ％程度のトンネル絶縁層においては、リーク電流は３．４×１０^－８Ａ／ｃｍ^２程度に増加し、さらには、窒素濃度が１１ａｔｍ％程度となったトンネル絶縁層では、リーク電流４．８×１０^－８Ａ／ｃｍ^２程度にまで増加している。

【0114】

以上のことから、比較例のトンネル絶縁層のように、熱酸化のみを行ってトンネル絶縁層を形成した場合、層中の窒素濃度が高まるにつれてリーク電流が増大してしまうことが判った。一方で、実施例のトンネル絶縁層のように、熱酸化によりトンネル絶縁層中の窒素濃度を低下させた後、還元性雰囲気中での熱処理によって再び窒素濃度を高めた場合には、リーク電流を減少させることが可能であることが判った。

【0115】

このように、比較例のトンネル絶縁層と同程度まで窒素濃度を高めた実施例のトンネル絶縁層において、充分にリーク電流を低減させることができた。

【0116】

図９は、実施例および比較例にかかるトンネル絶縁層のリーク電流と温度との関係を示すグラフである。図９のグラフの横軸は温度の逆数１／Ｔ（１／Ｋ）であり、グラフの縦軸は電界強度６ＭＶ／ｃｍでのリーク電流（Ａ／ｃｍ^２）である。

【0117】

実施例のトンネル絶縁層は、ＡＬＤ法による成膜後、水蒸気雰囲気中での熱酸化、及び還元性雰囲気中での熱処理を行って形成されている。つまり、熱酸化の酸化剤には水を用いた。また、熱処理は、水素ガスの雰囲気中にて１０７０℃で行った。熱処理後のトンネル絶縁層の窒素濃度は１０．７ａｔｍ％である。

【0118】

なお、プロットにおけるマーカ中に記載した数字は熱処理の処理時間を示している。すなわち、マーカ中に「７２０」とあるのは熱処理時間が７２０秒（１２分）であることを示す。

【0119】

図９に示すように、実施例のトンネル絶縁層においては、温度条件が－４５℃～１４０℃程度の範囲内で、リーク電流を４．０×１０^－８Ａ／ｃｍ^２以下に抑制することが可能である。

【0120】

一方、比較例のトンネル絶縁層は、上記の実施例と同様の条件下で熱酸化のみを行い、還元性雰囲気中での熱処理を行わずに形成した。このとき、熱酸化の時間を変更するなどして、トンネル絶縁層の窒素濃度を変化させ、窒素濃度が７．２ａｔｍ％、９．６ａｔｍ％、及び１１．３ａｔｍ％の比較例のトンネル絶縁層を得た。

【0121】

比較例のトンネル絶縁層においては、窒素濃度が１１．３ａｔｍ％で１４０℃近辺でのリーク電流が２．８×１０^－７Ａ／ｃｍ^２程度であり、窒素濃度が９．６ａｔｍ％で１４０℃近辺でのリーク電流が１．０×１０^－７Ａ／ｃｍ^２程度であった。また、１４０℃近辺で４．０×１０^－８Ａ／ｃｍ^２以下と、実施例と同程度にまでリーク電流が減少するのは、窒素濃度を７．２ａｔｍ％にまで落とした場合のみであった。

【0122】

加えて、比較例のトンネル絶縁層においては、窒素濃度が高まるにつれてリーク電流の温度依存性が増し、温度の逆数に対するリーク電流の傾きが急になっていくという傾向が見られた。

【0123】

以上のことから、比較例のトンネル絶縁層のように、熱酸化のみを行ってトンネル絶縁層を形成した場合、窒素濃度が高まるほど、リーク電流の温度依存性が増し、また、高温環境下でのリーク電流が増大することが判った。

【0124】

一方で、実施例のトンネル絶縁層のように、熱酸化によりトンネル絶縁層中の窒素濃度を低下させた後、還元性雰囲気中での熱処理によって再び窒素濃度を高めた場合には、リーク電流の温度依存性が低く、温度の逆数に対するリーク電流の傾きが緩やかなトンネル絶縁層が得られることが判った。また、高温環境下であってもリーク電流の増大を抑制することが可能であることが判った。

【0125】

このように、比較例のトンネル絶縁層と同程度まで窒素濃度を高めた実施例のトンネル絶縁層において、高温下での信頼性も向上させることが可能であることが判った。

【0126】

図１０は、実施例および比較例にかかるトンネル絶縁層を模した酸窒化シリコン層における水素の含有量を示すグラフである。図１０のグラフの横軸は、酸窒化シリコン層の最表面からの深さ（ｎｍ）であり、グラフの縦軸は、酸窒化シリコン層中の水素濃度（ａｔｍ／ｃｃ）である。

【0127】

図１０に示すように、実施例および比較例の酸窒化シリコン層は、それぞれ５．５ｎｍ厚さでシリコン基板上に形成されている。

【0128】

実施例の酸窒化シリコン層は、ＡＬＤ法による成膜後、水蒸気雰囲気中での熱酸化、及び還元性雰囲気中での熱処理を行って形成されている。つまり、熱酸化の酸化剤には水を用いた。また、熱処理は、水素ガスの雰囲気中にて１０７０℃で１２分間、行った。

【0129】

実施例の酸窒化シリコン層において、最表面で５×１０^２１ａｔｍ／ｃｃ以上であった水素濃度は、表面からの深さが０．５ｎｍ付近では５×１０^２０ａｔｍ／ｃｃ程度に一気に落ち込み、その後も減少を続け、シリコン基板との界面付近では２．５×１０^１９ａｔｍ／ｃｃ程度にまで低下している。

【0130】

比較例のトンネル絶縁層は、上記の実施例と同様の条件下で熱酸化のみを行い、還元性雰囲気中での熱処理を行わずに形成した。比較例のトンネル絶縁層においても、最表面から０．５ｎｍ深さ付近までの水素濃度は、実施例と略同等のプロファイルを示している。しかし、０．５ｎｍ以降３ｎｍ深さ付近までは、水素濃度は略一定に留まり、３ｎｍ深さ以上で再び減少に転じ、シリコン基板との界面付近では１．０×１０^２０ａｔｍ／ｃｃ程度となっている。

【0131】

以上のことから、実施例の酸窒化シリコン層のように、還元性雰囲気中での熱処理を行うことで、酸窒化シリコン層中の水素濃度が減少することが判った。このような水素濃度のプロファイルが、上述の実施形態のトンネル絶縁層ＴＮの種々の特性に寄与しているものと考えられる。

【0132】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0133】

１…半導体記憶装置、２０…半導体基板、ＢＫ…ブロック絶縁層、ＢＬ…ビット線、ＣＮ…チャネル層、ＣＲ…コア層、ＣＴ…電荷蓄積層、ＬＭ…積層体、ＭＥ…メモリ層、ＯＬ…絶縁層、ＰＥＲ…周辺回路、ＰＬ…ピラー、ＳＬ…ソース線、ＴＮ，ＴＮｐ…トンネル絶縁層、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】