特開 2024-43965 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024043965

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240326BHJP

   H01L 29/786 20060101ALI20240326BHJP

   H01L 21/3205 20060101ALI20240326BHJP

【ＦＩ】

H01L27/108 671A

H01L27/108 625

H01L27/108 671Z

H01L29/78 613B

H01L29/78 626A

H01L21/88 Z

【審査請求】未請求

【請求項の数】16

【出願形態】ＯＬ

(21)【出願番号】P 2022149230

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】犬飼 貴士

(72)【発明者】

【氏名】徳平 弘毅

(72)【発明者】

【氏名】稲場 恒夫

【テーマコード（参考）】

5F033

5F083

5F110

【Ｆターム（参考）】

5F033HH35

5F033KK35

5F033MM03

5F033MM30

5F033NN39

5F033UU01

5F033VV10

5F033VV16

5F033XX24

5F083AD02

5F083AD03

5F083AD06

5F083AD24

5F083AD60

5F083GA01

5F083GA02

5F083GA09

5F083HA02

5F083JA03

5F083JA39

5F083JA44

5F083JA60

5F083KA01

5F083KA05

5F083LA12

5F083LA16

5F083MA05

5F083MA06

5F083MA16

5F083MA17

5F083MA18

5F083MA19

5F083PR03

5F083PR05

5F083PR21

5F110AA04

5F110BB06

5F110BB11

5F110CC09

5F110DD05

5F110EE04

5F110EE45

5F110FF02

5F110FF29

5F110GG01

5F110GG44

5F110HK04

5F110HK34

5F110NN02

5F110NN72

5F110QQ04

5F110QQ05

(57)【要約】

【課題】優れた縦型トランジスタを含む半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、第１の層Ｌ１に設けられ、第１の方向に延伸する第１の配線５１と、第１の層の上層側に位置する第２の層Ｌ２に設けられ、第１の方向に延伸する第２の配線５２と、第２の配線は貫通せずに、第１の配線を貫通して第１の方向と交差する第２の方向に延伸する第１の半導体層３１ａと、第１の配線は貫通せずに、第２の配線を貫通して第２の方向に延伸する第２の半導体層３１ｂと、第１の配線と第１の半導体層との間に設けられた第１の絶縁層３２ａと、第２の配線と第２の半導体層との間に設けられた第２の絶縁層３２ｂと、第１の半導体層の第１の端部に電気的に接続された第１のキャパシタ４０ａと、第２の半導体層の第１の端部に電気的に接続された第２のキャパシタ４０ｂとを備える。
【選択図】図２

【特許請求の範囲】

【請求項1】

第１の層に設けられ、第１の方向に延伸する第１の配線と、
前記第１の層の上層側に位置する第２の層に設けられ、前記第１の方向に延伸する第２の配線と、
前記第２の配線は貫通せずに、前記第１の配線を貫通して前記第１の方向と交差する第２の方向に延伸する第１の半導体層と、
前記第１の配線は貫通せずに、前記第２の配線を貫通して前記第２の方向に延伸する第２の半導体層と、
前記第１の配線と前記第１の半導体層との間に設けられた第１の絶縁層と、
前記第２の配線と前記第２の半導体層との間に設けられた第２の絶縁層と、
前記第１の半導体層の第１の端部に電気的に接続された第１のキャパシタと、
前記第２の半導体層の第１の端部に電気的に接続された第２のキャパシタと、
を備える半導体装置。

【請求項2】

第１の方向に延伸する第１の配線と、
前記第１の配線を貫通して前記第１の方向と交差する第２の方向に延伸する第１の半導体層と、
前記第１の配線を貫通して前記第２の方向に延伸する第２の半導体層と、
前記第１の配線と前記第１の半導体層との間に設けられた第１の絶縁層と、
前記第１の配線と前記第２の半導体層との間に設けられた第２の絶縁層と、
前記第１の半導体層の第１の端部に電気的に接続された第１のキャパシタと、
前記第２の半導体層の第１の端部に電気的に接続された第２のキャパシタと、
を備え、
前記第１の方向から見て、前記第１の半導体層と前記第２の半導体層とは前記第１及び第２の方向と交差する第３の方向で互いにずれている
半導体装置。

【請求項3】

第１の層に設けられ、第１の方向に延伸する第１の配線と、
前記第１の層に設けられ、前記第１の方向に延伸する第２の配線と、
前記第１の層の上層側に位置する第２の層に設けられ、前記第１の方向に延伸する第３の配線と、
前記第２の配線を貫通せずに、前記第１の配線及び前記第３の配線を貫通して前記第１の方向と交差する第２の方向に延伸する第１の半導体層と、
前記第１の配線を貫通せずに、前記第２の配線及び前記第３の配線を貫通して前記第２の方向に延伸する第２の半導体層と、
前記第１の配線と前記第１の半導体層との間に設けられた第１の絶縁層と、
前記第３の配線と前記第１の半導体層との間に設けられた第２の絶縁層と、
前記第２の配線と前記第２の半導体層との間に設けられた第３の絶縁層と、
前記第３の配線と前記第２の半導体層との間に設けられた第４の絶縁層と、
前記第１の半導体層の第１の端部に電気的に接続された第１のキャパシタと、
前記第２の半導体層の第１の端部に電気的に接続された第２のキャパシタと、
を備える半導体装置。

【請求項4】

前記第１及び第２の方向と交差する第３の方向から見て、前記第１の半導体層と前記第２の半導体層とは前記第１の方向で互いにずれている
請求項１又は３に記載の半導体装置。

【請求項5】

前記第３の方向から見て、前記第１の半導体層と前記第２の半導体層とは前記第１の方向で互いにずれている
請求項２に記載の半導体装置。

【請求項6】

前記第１の半導体層の第２の端部及び前記第２の半導体層の第２の端部に電気的に接続され、前記第１及び第２の方向と交差する第３の方向に延伸する第３の配線
をさらに備える請求項１又は３に記載の半導体装置。

【請求項7】

前記第１の半導体層の第２の端部に電気的に接続され、前記第１及び第２の方向と交差する第３の方向に延伸する第３の配線と、
前記第２の半導体層の第２の端部に電気的に接続され、前記第３の方向に延伸する第４の配線と、
をさらに備える請求項１又は３に記載の半導体装置。

【請求項8】

前記第１の半導体層の第２の端部に電気的に接続され、前記第３の方向に延伸する第２の配線と、
前記第２の半導体層の第２の端部に電気的に接続され、前記第３の方向に延伸する第３の配線と、
をさらに備える請求項２に記載の半導体装置。

【請求項9】

前記第１の半導体層及び前記第２の半導体層は、酸化物半導体を含む
請求項１、２又は３のいずれか１項に記載の半導体装置。

【請求項10】

前記第１の方向から見て、前記第１の配線の上部コーナーは鈍角であり、前記第２の配線の下部コーナーは鈍角である
請求項１に記載の半導体装置。

【請求項11】

第１の方向に延伸する第１の配線と、
前記第１の配線を貫通して前記第１の方向と交差する第２の方向に延伸する半導体層と、
前記第１の配線と前記半導体層との間に設けられた絶縁層と、
前記半導体層の第１の端面及び前記半導体層の第１の端面の近傍の側面を覆う第１の電極と、
前記半導体層の第２の端面及び前記半導体層の第２の端面の近傍の側面を覆う第２の電極と、
を備える半導体装置。

【請求項12】

前記第１の電極に電気的に接続されたキャパシタ
をさらに備える請求項１１に記載の半導体装置。

【請求項13】

前記第２の電極に電気的に接続された第２の配線
をさらに備える請求項１２に記載の半導体装置。

【請求項14】

前記半導体層は、酸化物半導体を含む
請求項１１に記載の半導体装置。

【請求項15】

前記半導体層は、フッ素（Ｆ）を含有する
請求項１４に記載の半導体装置。

【請求項16】

前記第１の電極及び前記第２の電極は、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有する
請求項１１又は１４に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

半導体基板上に縦型トランジスタが集積化された半導体装置が提案されている。縦型トランジスタは、半導体基板の主面に対して交差する方向に延伸する半導体ピラーをチャネルとし、その周囲を囲むゲート電極を例えば基板表面に沿う方向に延伸する配線にて形成するトランジスタである。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２０－１５５４９５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

優れた縦型トランジスタを含む半導体装置を提供する。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１の層に設けられ、第１の方向に延伸する第１の配線と、前記第１の層の上層側に位置する第２の層に設けられ、前記第１の方向に延伸する第２の配線と、前記第２の配線は貫通せずに、前記第１の配線を貫通して前記第１の方向と交差する第２の方向に延伸する第１の半導体層と、前記第１の配線は貫通せずに、前記第２の配線を貫通して前記第２の方向に延伸する第２の半導体層と、前記第１の配線と前記第１の半導体層との間に設けられた第１の絶縁層と、前記第２の配線と前記第２の半導体層との間に設けられた第２の絶縁層と、前記第１の半導体層の第１の端部に電気的に接続された第１のキャパシタと、前記第２の半導体層の第１の端部に電気的に接続された第２のキャパシタと、を備える。

【図面の簡単な説明】

【0006】

【図1】実施形態に係る半導体装置の基本的構成（一般的構成）を模式的に示した断面図である。

【図2】第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図3】第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図4】第１の実施形態の第１の変形例に係る半導体装置の構成を模式的に示した断面図である。

【図5】第１の実施形態の第２の変形例に係る半導体装置の構成を模式的に示した断面図である。

【図6】第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図7】第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図8】第２の実施形態の変形例に係る半導体装置の構成を模式的に示した断面図である。

【図9】第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図10】第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図11】第３の実施形態の第１の変形例に係る半導体装置の構成を模式的に示した断面図である。

【図12】第３の実施形態の第２の変形例に係る半導体装置の構成を模式的に示した垂直な断面図である。

【図13A】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13B】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13C】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13D】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13E】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13F】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13G】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13H】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13I】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13J】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13K】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13L】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図13M】第４の実施形態に係る半導体装置の製造方法の一部を模式的に示した図である。

【図14A】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図14B】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図14C】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図14D】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図14E】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図14F】第４の実施形態に係る半導体装置の製造方法の一部を変更したときの製造方法を模式的に示した断面図である。

【図15】第４の実施形態に係る半導体装置の構成を模式的に示した断面図である。

【図16】第４の実施形態に係る半導体装置の変形例の構成を模式的に示した断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して実施形態を説明する。

【0008】

（基本的構成）
まず、実施形態に係る半導体装置の基本的構成（一般的構成）について説明する。

【0009】

図１は、実施形態に係る半導体装置の基本的構成（一般的構成）を模式的に示した断面図である。図１に示した半導体装置は、ＤＲＡＭ（dynamic random access memory）として機能する。なお、図１に示したＸ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。他の図についても同様である。

【0010】

図１の半導体装置は、半導体基板１０、周辺回路トランジスタ２０、縦型トランジスタ３０、キャパシタ４０、ワード線５０、ビット線６０、電極７１、７２及び７３、プラグ８０並びに層間絶縁層９１、９２、９３及び９４を含んでいる。

【0011】

縦型トランジスタ３０及び縦型トランジスタ３０に接続されたキャパシタ４０によってＤＲＡＭのメモリセルが形成されている。

【0012】

縦型トランジスタ３０は、半導体層３１及びゲート絶縁層３２を含んでおり、半導体層３１にチャネルが形成される。半導体層３１はＺ方向に延伸しており、半導体層３１の一端に電極７１が接続され、半導体層３１の他端に電極７２が接続されている。半導体層３１は、酸化物半導体で形成されている。

【0013】

キャパシタ４０は、導電層４１～４３及びキャパシタ絶縁層４４を含んでおり、導電層４１が電極７１に接続され、導電層４３が電極７３に接続されている。

【0014】

ワード線５０は、Ｘ方向に延伸しており、縦型トランジスタ３０のゲート電極として機能する。具体的には、ワード線５０は半導体層３１を囲んでおり、半導体層３１がワード線５０を貫通している。また、ワード線５０と半導体層３１との間にゲート絶縁層３２が設けられている。なお、図１では１つのワード線５０のみが示されているが、実際には、複数のワード線５０がＹ方向に配列されており、各ワード線５０がＸ方向に延伸している。

【0015】

ビット線６０は、電極７２を介して縦型トランジスタ３０の半導体層３１に接続されている。複数のビット線６０がＸ方向に配列され、各ビット線６０がＹ方向に延伸している。

【0016】

上述したことからわかるように、それぞれがＸ方向に延伸する複数のワード線５０がＹ方向に配列され、それぞれがＹ方向に延伸する複数のビット線６０がＸ方向に配列されている。また、複数のワード線５０と複数のビット線６０とが交差する位置に複数のメモリセルが設けられており、各メモリセルが縦型トランジスタ３０及びキャパシタ４０によって構成されている。

【0017】

なお、図１に示した例では、縦型トランジスタ３０の下部電極（電極７１）にキャパシタ４０が電気的に接続され、縦型トランジスタ３０の上部電極（電極７２）にビット線６０が電気的に接続されているが、逆に、縦型トランジスタ３０の上部電極（電極７２）にキャパシタ４０が電気的に接続され、縦型トランジスタ３０の下部電極（電極７１）にビット線６０が電気的に接続されていてもよい。

【0018】

図１の構成は、縦型トランジスタを用いたＤＲＡＭの基本的構成（一般的構成）を示したものであり、以下に説明する第１～第４の実施形態では、図１に示された構成が適宜変形されている。

【0019】

（第１の実施形態）
図２及び図３は、第１の実施形態に係る半導体装置の構成を模式的に示した断面図である。図２はＺ方向に対して平行な断面図であり、図３はＺ方向に対して垂直な断面図である。図２のＡ－Ａ線に沿った断面が図３（ａ）に対応し、図２のＢ－Ｂ線に沿った断面が図３（ｂ）に対応している。

【0020】

図２及び図３に示すように、本実施形態では、第１の層Ｌ１に設けられた複数のワード線５１と、第１の層Ｌ１の上層側に位置する第２の層Ｌ２に設けられた複数のワード線５２とが含まれている。各ワード線５１及び各ワード線５２は、Ｘ方向に延伸している。ワード線５１とワード線５２とは、互いに離間して配置されており、Ｙ方向に交互に配置されている。また、隣り合ったワード線５１間の領域、隣り合ったワード線５２間の領域、及びワード線５１とワード線５２との間の領域には層間絶縁膜（図示せず）が設けられている。

【0021】

半導体層３１ａは、ワード線５２は貫通せずに、ワード線５１を貫通してＺ方向に延伸している。半導体層３１ｂは、ワード線５１は貫通せずに、ワード線５２を貫通してＺ方向に延伸している。Ｚ方向から見て、同一のワード線５１を貫通する複数の半導体層３１ａはＸ方向に直線状に配置されている。同様に、Ｚ方向から見て、同一のワード線５２を貫通する複数の半導体層３１ｂはＸ方向に直線状に配置されている。また、Ｙ方向から見て、半導体層３１ａと半導体層３１ｂとはＸ方向で互いにずれて配置されている。なお、以下の説明では、半導体層３１ａ及び半導体層３１ｂを単に半導体層３１と呼ぶ場合もある。

【0022】

Ｚ方向から見て、任意の半導体層３１を囲む６つの半導体層３１は、該任意の半導体層３１から等距離に配置されており、該任意の半導体層３１を中心とする正六角形の頂点の位置に配置されている。

【0023】

ワード線５１と半導体層３１ａとの間にはゲート絶縁層３２ａが設けられており、ゲート絶縁層３２ａは、半導体層３１ａの側面を囲み、Ｚ方向に延伸している。同様に、ワード線５２と半導体層３１ｂとの間にはゲート絶縁層３２ｂが設けられており、ゲート絶縁層３２ｂは、半導体層３１ｂの側面を囲み、Ｚ方向に延伸している。

【0024】

ワード線（ゲート電極）５１、半導体層３１ａ及びゲート絶縁層３２ａによって縦型トランジスタが形成される。同様に、ワード線（ゲート電極）５２、半導体層３１ｂ及びゲート絶縁層３２ｂによって縦型トランジスタが形成される。

【0025】

各半導体層３１ａの一端（第１の端部）には、キャパシタ４０ａが電気的に接続されている。同様に、各半導体層３１ｂの一端（第１の端部）には、キャパシタ４０ｂが電気的に接続されている。

【0026】

半導体層３１ａ及び半導体層３１ｂの上方には、それぞれがＹ方向に延伸する複数のビット線６０が設けられている。各ビット線６０は、半導体層３１ａの他端（第２の端部）に電気的に接続され、且つ半導体層３１ｂの他端（第２の端部）に電気的に接続されている。すなわち、各ビット線６０は、隣り合った半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されている。

【0027】

以上のように、本実施形態では、第１の層Ｌ１にワード線５１が設けられ、第２の層Ｌ２にワード線５２が設けられている。このような構成により、以下に述べるように、優れた半導体装置（縦型トランジスタを有するＤＲＡＭ）を得ることが可能である。

【0028】

複数のワード線が同一の層に設けられているとすると、以下のような問題が生じるおそれがある。上述したように、縦型トランジスタの半導体層はワード線を貫通している。言い換えると、ワード線が半導体層を囲んでいる。そのため、ワード線のピッチを小さくすると、半導体層を囲む部分でワード線の線幅が小さくなる。その結果、細線効果によってワード線の抵抗が高くなるという問題が生じる。また、ワード線のピッチを小さくすると、隣り合ったワード線間の距離が小さくなる。その結果、隣り合ったワード線間の寄生容量が大きくなり、また、絶縁耐圧が低下するという問題も生じる。

【0029】

本実施形態では、第１の層Ｌ１にワード線５１が設けられ、第２の層Ｌ２にワード線５２が設けられている。そのため、第１の層Ｌ１と第２の層Ｌ２との距離をある程度とることにより、ワード線５１とワード線５２との距離を大きくすることができる。また、ワード線５１及びワード線５２それぞれの線幅を大きくすることができる。したがって、本実施形態では、上述したような問題を回避することができ、優れた半導体装置を得ることが可能となる。

【0030】

図４は、本実施形態の第１の変形例に係る半導体装置の構成を模式的に示したＺ方向に対して垂直な断面図である。Ｚ方向に対して平行な断面図は図２と同様であり、図２のＡ－Ａ線に沿った断面が図４（ａ）に対応し、図２のＢ－Ｂ線に沿った断面が図４（ｂ）に対応している。

【0031】

本変形例では、ビット線の構成が上述した実施形態とは異なっている。本変形例では、ビット線６０ａは半導体層３１ａの第２の端部に電気的に接続され、ビット線６０ｂは半導体層３１ｂの第２の端部に電気的に接続されている。一方、ビット線６０ａと半導体層３１ｂの第２の端部、ビット線６０ｂと半導体層３１ａの第２の端部は接続されない。すなわち、本変形例では、上述した実施形態とは異なり、ビット線６０ａは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されておらず、ビット線６０ｂは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されていない。ここで、半導体層３１ａを含む縦型トランジスタと半導体層３２ａを含む縦型トランジスタとはそれぞれ異なるワード線で制御されるため、ビット線６０ａとビット線６０ｂは同時には活性化されない。そのため、ビット線６０ａとビット線６０ｂのうち一方の動作時に、他方を参照信号線として使用することが可能である。

【0032】

本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。

【0033】

図５は、本実施形態の第２の変形例に係る半導体装置の構成を模式的に示したＺ方向に対して平行な断面図である。Ｚ方向に対して垂直な断面図は、図３或いは図４と同様である。

【0034】

本変形例では、Ｘ方向から見て、ワード線５１の上部コーナーが鈍角となっており、ワード線５２の下部コーナーが鈍角となっている。すなわち、本変形例では、ワード線５１及びワード線５２の互いに対向するコーナーが鈍角となっている。ワード線５２は、ワード線５１とは異なる方法で形成されるが、形成方法に応じて、ワード線５１とは異なる材料を使用することも可能である。

【0035】

本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。また、本変形例では、ワード線５１の上部コーナー及びワード線５２の下部コーナーをいずれも鈍角とすることで、ワード線５１とワード線５２との間の電界を緩和することや、ワード線５１とワード線５２との間のキャパシタンスを低減することが可能である。

【0036】

（第２の実施形態）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0037】

図６及び図７は、第２の実施形態に係る半導体装置の構成を模式的に示した断面図である。図６はＺ方向に対して平行な断面図であり、図７はＺ方向に対して垂直な断面図である。図６のＡ－Ａ線に沿った断面が図７に対応している。

【0038】

図６及び図７に示すように、本実施形態では、それぞれがＸ方向に延伸する複数のワード線５０が同一の層Ｌ０に設けられている。

【0039】

半導体層３１ａ及び半導体層３１ｂはいずれも、ワード線５０を貫通してＺ方向に延伸している。Ｘ方向から見て、半導体層３１ａと半導体層３１ｂとはＹ方向で互いにずれて配置されている。複数の半導体層３１ａはＸ方向に直線状に配置されており、複数の半導体層３１ｂはＸ方向に直線状に配置されている。また、Ｙ方向から見て、半導体層３１ａと半導体層３１ｂとはＸ方向で互いにずれて配置されている。なお、以下の説明では、半導体層３１ａ及び半導体層３１ｂを単に半導体層３１と呼ぶ場合もある。

【0040】

Ｚ方向から見て、任意の半導体層３１を囲む６つの半導体層３１は、該任意の半導体層３１から等距離に配置されており、該任意の半導体層３１を中心とする正六角形の頂点の位置に配置されている。

【0041】

また、本実施形態では、半導体層３１がワード線５０を貫通する位置において、ワード線５０が半導体層３１の配置に対応した形状を含んでいる。

【0042】

ワード線５０と半導体層３１ａとの間にはゲート絶縁層３２ａが設けられており、ゲート絶縁層３２ａは、半導体層３１ａの側面を囲み、Ｚ方向に延伸している。同様に、ワード線５０と半導体層３１ｂとの間にはゲート絶縁層３２ｂが設けられており、ゲート絶縁層３２ｂは、半導体層３１ｂの側面を囲み、Ｚ方向に延伸している。

【0043】

ワード線（ゲート電極）５０、半導体層３１ａ及びゲート絶縁層３２ａによって縦型トランジスタが形成される。同様に、ワード線（ゲート電極）５０、半導体層３１ｂ及びゲート絶縁層３２ｂによって縦型トランジスタが形成される。

【0044】

各半導体層３１ａの一端（第１の端部）には、キャパシタ４０ａが電気的に接続されている。同様に、各半導体層３１ｂの一端（第１の端部）には、キャパシタ４０ｂが電気的に接続されている。

【0045】

半導体層３１ａの上方には、それぞれがＹ方向に延伸する複数のビット線６０ａが設けられている。同様に、半導体層３１ｂの上方には、それぞれがＹ方向に延伸する複数のビット線６０ｂが設けられている。ビット線６０ａは半導体層３１ａの他端（第２の端部）に電気的に接続され、ビット線６０ｂは半導体層３１ｂの他端（第２の端部）に電気的に接続されている。一方、ビット線６０ａと半導体層３１ｂの第２の端部、ビット線６０ｂと半導体層３１ａの第２の端部は接続されない。すなわち、ビット線６０ａは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されておらず、ビット線６０ｂは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されていない。なお、以下の説明では、ビット線６０ａ及びビット線６０ｂを単にビット線６０と呼ぶ場合もある。

【0046】

図７及び上述した説明からわかるように、ワード線５０のピッチをＰｗとし、ビット線６０のピッチをＰｂとすると、Ｐｗ／Ｐｂ＝２×３^1/2 である。すなわち、ワード線５０のピッチＰｗがビット線６０のピッチＰｂよりも大きい。

【0047】

以上のように、本実施形態では、半導体層３１ａ及び半導体層３１ｂが同一のワード線５０を貫通しており、Ｘ方向から見て、半導体層３１ａと半導体層３１ｂとがＹ方向で互いにずれて配置されている。このような構成により、ワード線５０のピッチ及びワード線５０の線幅を大きくすることができる。これにより、細線効果が生じるといった問題や、ワード線間の電界強度が大きくなるといった問題を抑制することが可能である。したがって、本実施形態では、優れた半導体装置（縦型トランジスタを有するＤＲＡＭ）を得ることが可能となる。

【0048】

図８は、本実施形態の変形例に係る半導体装置の構成を模式的に示したＺ方向に対して垂直な断面図である。Ｚ方向に対して平行な断面の基本的な構成は図６と同様であり、図６のＡ－Ａ線に沿った断面が図８に対応する。

【0049】

本変形例では、ビット線６０のピッチが上述した実施形態とは異なっている。図８を図７と比較するとわかるように、本変形例（図８）の半導体層３１のＸ方向のピッチは、上述した実施形態（図７）の半導体層３１のＸ方向のピッチよりも大きくなっている。そのため、本変形例では、ワード線５０のピッチをＰｗとし、ビット線６０のピッチをＰｂとすると、Ｐｗ／Ｐｂ＝２／３^1/2 である。すなわち、本変形例でもワード線５０のピッチＰｗがビット線６０のピッチＰｂよりも大きくなっている。

【0050】

本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。

【0051】

（第３の実施形態）
次に、第３の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0052】

図９及び図１０は、第３の実施形態に係る半導体装置の構成を模式的に示した断面図である。図９はＺ方向に対して平行な断面図であり、図１０はＺ方向に対して垂直な断面図である。図９のＡ－Ａ線に沿った断面が図１０（ａ）に対応し、図９のＢ－Ｂ線に沿った断面が図１０（ｂ）に対応している。

【0053】

図９及び図１０に示すように、本実施形態では、第１の層Ｌ１に設けられた複数のワード線５１（５１ａ、５１ｂ）と、第１の層Ｌ１の上層側に位置する第２の層Ｌ２に設けられた複数のワード線５２とが含まれている。各ワード線５１及び各ワード線５２は、Ｘ方向に延伸している。ワード線５１とワード線５２とは、互いに離間して配置されており、Ｙ方向に交互に配置されている。ワード線５１ａ及びワード線５１ｂは、Ｙ方向で互いに隣り合っている。

【0054】

半導体層３１ａは、ワード線５１ｂは貫通せずに、ワード線５１ａ及びワード線５２を貫通してＺ方向に延伸している。半導体層３１ｂは、ワード線５１ａは貫通せずに、ワード線５１ｂ及びワード線５２を貫通してＺ方向に延伸している。ワード線５１ａ及びワード線５２を貫通する複数の半導体層３１ａは、Ｘ方向に直線状に配置されている。ワード線５１ｂ及びワード線５２を貫通する複数の半導体層３１ｂはＸ方向に直線状に配置されている。Ｙ方向から見て、半導体層３１ａと半導体層３１ｂとは、Ｘ方向で互いにずれて配置されている。なお、以下の説明では、半導体層３１ａ及び半導体層３１ｂを単に半導体層３１と呼ぶ場合もある。

【0055】

Ｚ方向から見て、任意の半導体層３１を囲む６つの半導体層３１は、該任意の半導体層３１から等距離に配置されており、該任意の半導体層３１を中心とする正六角形の頂点の位置に配置されている。

【0056】

ワード線５１ａと半導体層３１ａとの間にはゲート絶縁層３２ａ１が設けられており、ワード線５２と半導体層３１ａとの間にはゲート絶縁層３２ａ２が設けられている。ゲート絶縁層３２ａ１及び３２ａ２は、連続的に設けられており、半導体層３１ａの側面を囲み、Ｚ方向に延伸している。ワード線５１ｂと半導体層３１ｂとの間にはゲート絶縁層３２ｂ１が設けられており、ワード線５２と半導体層３１ｂとの間にはゲート絶縁層３２ｂ２が設けられている。ゲート絶縁層３２ｂ１及び３２ｂ２は、連続的に設けられており、半導体層３１ｂの側面を囲み、Ｚ方向に延伸している。

【0057】

ワード線５１ａ、半導体層３１ａ及びゲート絶縁層３２ａ１によって縦型トランジスタが形成され、ワード線５２、半導体層３１ａ及びゲート絶縁層３２ａ２によって縦型トランジスタが形成され、ワード線５１ｂ、半導体層３１ｂ及びゲート絶縁層３２ｂ１によって縦型トランジスタが形成され、ワード線５２、半導体層３１ｂ及びゲート絶縁層３２ｂ２によって縦型トランジスタが形成される。

【0058】

各半導体層３１ａの一端（第１の端部）には、キャパシタ４０ａが電気的に接続されている。同様に、各半導体層３１ｂの一端（第１の端部）には、キャパシタ４０ｂが電気的に接続されている。

【0059】

半導体層３１ａ及び半導体層３１ｂの上方には、それぞれがＹ方向に延伸する複数のビット線６０が設けられている。各ビット線６０は、半導体層３１ａの他端（第２の端部）に電気的に接続され、且つ半導体層３１ｂの他端（第２の端部）に電気的に接続されている。すなわち、各ビット線６０は、隣り合った半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されている。

【0060】

上述したように、本実施形態では、各半導体層３１は、２つのワード線５１及び５２を貫通している。したがって、各半導体層３１に対して、直列接続された２つの縦型トランジスタが形成される。すなわち、本実施形態では、１つのメモリセルに直列接続された２つの縦型トランジスタが設けられており、直列接続された２つの縦型トランジスタにキャパシタが接続されている。

【0061】

したがって、本実施形態では、所望のメモリセルに含まれる直列接続された２つの縦型トランジスタの両方をオン状態に設定することで、所望のメモリセルに対して書き込み或いは読み出しを行うことが可能となる。縦型トランジスタがＮ型トランジスタである場合には、所望のメモリセルに含まれる２つの縦型トランジスタを構成する２つのワード線５１及び５２にハイ（high）電圧を印加することで、所望のメモリセルに対して書き込み或いは読み出しを行うことが可能となる。

【0062】

以上のように、本実施形態では、第１の層Ｌ１にワード線５１（５１ａ、５１ｂ）が設けられ、第２の層Ｌ２にワード線５２が設けられている。そのため、第１の層Ｌ１と第２の層Ｌ２との距離をある程度とることにより、ワード線５１とワード線５２との距離を大きくすることができる。また、ワード線５１及びワード線５２それぞれの線幅を大きくすることができる。これにより、細線効果が生じるといった問題や、ワード線間の電界強度が大きくなるといった問題を抑制することが可能である。したがって、本実施形態では、優れた半導体装置を得ることが可能となる。

【0063】

図１１は、本実施形態の第１の変形例に係る半導体装置の構成を模式的に示したＺ方向に対して垂直な断面図である。Ｚ方向に対して平行な断面は図９と同様であり、図９のＡ－Ａ線に沿った断面が図１１（ａ）に対応し、図９のＢ－Ｂ線に沿った断面が図１１（ｂ）に対応している。

【0064】

本変形例では、ビット線の構成が上述した実施形態と異なっている。本変形例では、ビット線６０ａは半導体層３１ａの第２の端部に電気的に接続され、ビット線６０ｂは半導体層３１ｂの第２の端部に電気的に接続されている。一方、ビット線６０ａと半導体層３１ｂの第２の端部、ビット線６０ｂと半導体層３１ａの第２の端部は接続されない。すなわち、本変形例では、上述した実施形態とは異なり、ビット線６０ａは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されておらず、ビット線６０ｂは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されていない。ここで、ビット線６０ａ及びビット線６０ｂに接続されるキャパシタをアクセスするために駆動するワード線の組み合わせが異なるために、ビット線６０ａとビット線６０ｂは同時には活性化されない。そのため、ビット線６０ａとビット線６０ｂのうち一方の動作時に、他方を参照信号として使用することが可能である。

【0065】

本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。

【0066】

図１２は、本実施形態の第２の変形例に係る半導体装置の構成を模式的に示したＺ方向に対して垂直な断面図である。Ｚ方向に対して平行な基本的な断面は図９と同様であり、図９のＡ－Ａ線に沿った断面が図１２（ａ）に対応し、図９のＢ－Ｂ線に沿った断面が図１２（ｂ）に対応している。

【0067】

本変形例でも、ビット線の構成が上述した実施形態と異なっており、ビット線６０ａは半導体層３１ａの第２の端部に電気的に接続され、ビット線６０ｂは半導体層３１ｂの第２の端部に電気的に接続されている。一方、ビット線６０ａと半導体層３１ｂの第２の端部、ビット線６０ｂと半導体層３１ａの第２の端部は接続されない。すなわち、本変形例でも、ビット線６０ａは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されておらず、ビット線６０ｂは半導体層３１ａ及び半導体層３１ｂに電気的に共通に接続されていない。

【0068】

また、本変形例では、ビット線６０のピッチが第１の変形例と異なっている。第１の変形例では、ワード線５１のピッチ及びワード線５２のピッチをＰｗとし、ビット線６０のピッチをＰｂとすると、Ｐｗ／Ｐｂ＝２×３^1/2 である。これに対して、本変形例では、Ｐｗ／Ｐｂ＝２／３^1/2 となっている。

【0069】

本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。

【0070】

（第４の実施形態）
次に、第４の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

【0071】

図１３Ａ～図１３Ｍは、本実施形態に係る半導体装置の製造方法を模式的に示した図である。具体的には、図１３Ａ～図１３Ｍは、縦型トランジスタに含まれる半導体層の中心線（Ｚ方向に延伸する中心線）を通るＸＺ平面（Ｙ方向に垂直な平面）及びＹＺ平面（Ｘ方向に垂直な平面）で半導体装置を切断したときの構造を模式的に示した斜視図である。

【0072】

まず、図１３Ａに示す構造を形成する。具体的には、キャパシタ（図示せず）等を含む下部構造（図示せず）上に、層間絶縁層１１１、導電層１１２及び犠牲層１１３を含む構造を形成する。導電層１１２はキャパシタに電気的に接続されている。

【0073】

次に、図１３Ｂに示すように、層間絶縁層１１１及び犠牲層１１３をエッチングして、導電層１１２に達するホール１１４を形成する。

【0074】

次に、図１３Ｃに示すように、ホール１１４内及び層間絶縁層１１１上に、電極層１１５、半導体層１１６及びコア絶縁層１１７を形成する。電極層１１５は酸化物導電体で形成され、半導体層１１６はインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有するＩＧＺＯ等の酸化物半導体で形成される。

【0075】

次に、図１３Ｄに示すように、層間絶縁層１１１をエッチングしてＺ方向に延伸する溝（スリット）を形成し、さらに犠牲層１１３を除去する。これにより、空洞１１８が形成される。

【0076】

次に、図１３Ｅに示すように、空洞１１８を拡張する。なお、この工程は省略してもよい。すなわち、空洞１１８は必ずしも拡張しなくてもよい。

【0077】

次に、図１３Ｆに示すように、電極層１１５の露出部分をエッチングすることで、縦型トランジスタの下部電極１１５ａ及び上部電極１１５ｂが形成される。このエッチング工程で電極層１１５をオーバーエッチングすることで、溝１１９ａ及び１１９ｂが形成される。

【0078】

次に、図１３Ｇに示すように、図１３Ｆの工程で得られた構造の露出表面に、ゲート絶縁層１２０としてシリコン酸化物層を形成する。ゲート絶縁層１２０は溝１１９ａ及び１１９ｂの内部にも形成されてもよい。

【0079】

次に、図１３Ｈに示すように、ゲート絶縁層１２０の表面にゲート電極層１２１としてタングステン（Ｗ）層をＣＶＤによって形成する。これにより、空洞１１８がゲート電極層１２１で埋められる。

【0080】

次に、図１３Ｉに示すように、コア絶縁層１１７、ゲート絶縁層１２０及びゲート電極層１２１をエッチングして、半導体層１１６を露出させる。

【0081】

次に、図１３Ｊに示すように、半導体層１１６及びコア絶縁層１１７をリセスして、半導体層１１６及びコア絶縁層１１７の上面の位置を上部電極１１５ｂの上面の位置よりも低くする。

【0082】

次に、図１３Ｋに示すように、図１３Ｊの工程で得られた構造上に、酸化物導電体を含むキャップ電極層１１５ｃを形成する。なお、この工程は省略してもよい。

【0083】

次に、図１３Ｌに示すように、図１３Ｋの工程で得られた構造上に、導電層１２２を形成する。

【0084】

次に、図１３Ｍに示すように、導電層１２２に対して平坦化処理を行う。これにより、上部電極１１５ｂ及びキャップ電極層１１５ｃに形成された凹部内に導電部分１２２ａが形成される。

【0085】

なお、上述した図１３Ｄの製造工程において、犠牲層１１３をエッチングする際に、電極層１１５及び半導体層１１６もエッチングされるおそれがある。そのような場合には、図１４Ａ～図１４Ｆに示すような製造工程を適用してもよい。

【0086】

図１４Ａの工程は、図１３Ｂの工程に対応する。すなわち、層間絶縁層１１１及び犠牲層１１３をエッチングして、導電層１１２に達するホール１１４ａを形成する。

【0087】

次に、図１４Ｂに示すように、犠牲層１１３をエッチングして空洞１３０を形成する。

【0088】

次に、図１４Ｃに示すように、レジスト層１３１をホール１１４ａ及び空洞１３０内に形成する。

【0089】

次に、図１４Ｄに示すように、層間絶縁層１１１をマスクとして用いてＲＩＥによってレジスト層１３１をエッチングして、ホール１１４ｂを形成する。

【0090】

次に、図１４Ｅに示すように、ホール１１４ｂ内に、電極層１１５、半導体層１１６及びコア絶縁層１１７を形成する。

【0091】

次に、図１４Ｆに示すように、有機溶剤を用いてレジスト層１３１を除去する。有機溶剤を用いることで、レジスト層１３１のみがエッチングされ、電極層１１５、半導体層１１６及びコア絶縁層１１７はエッチングされずに残る。

【0092】

以上のようにして、図１３Ｄに示すような構造を得ることが可能である。

【0093】

図１５は、図１３Ａ～図１３Ｍに示した製造方法によって得られた半導体装置の構成を模式的に示した断面図である。

【0094】

図１５及び図１３Ｍに示すように、キャパシタ（図示せず）等を含む下部構造（図示せず）上に、下部電極１１５ａ、上部電極１１５ｂ、半導体層１１６、コア絶縁層１１７、ゲート絶縁層１２０及びゲート電極１２１を含む縦型トランジスタが形成されている。上部電極１１５ｂには、図１３Ａ～図１３Ｍの製造方法で示したキャップ電極層１１５ｃが含まれていてもよい。図１に示した基本的構成と同様に、下部電極１１５ａにはキャパシタ（図示せず）が電気的に接続され、上部電極１１５ｂにはビット線（図示せず）が電気的に接続されている。

【0095】

図１に示した基本的構成と同様に、ゲート電極１２１がワード線として機能し、ゲート電極（ワード線）１２１がＸ方向に延伸している。また、図１に示した基本的構成と同様に、ゲート電極（ワード線）１２１を半導体層１１６が貫通しており、ゲート電極（ワード線）１２１と半導体層１１６との間にゲート絶縁層１２０が設けられている。また、本実施形態では、ゲート電極（ワード線）１２１の表面（上面、下面及び側面）を囲むようにゲート絶縁層１２０が形成されている。

【0096】

また、本実施形態では、下部電極１１５ａが、半導体層１１６の下面（第１及び第２の端面の一方）及び下面近傍の外側面を覆っている。すなわち、下部電極１１５ａは、半導体層１１６の下面（第１及び第２の端面の一方）に接し、且つ半導体層１１６の下面近傍の外側面に接している。同様に、上部電極１１５ｂは、半導体層１１６の上面（第１及び第２の端面の他方）近傍の外側面を覆い、また、キャップ電極層１１５ｃを設ける場合は、この層１１５ｃが半導体層１１６の上面を覆っている。すなわち、キャップ電極層１１５ｃは、半導体層１１６の上面（第１及び第２の端面の他方）に接し、上部電極１１５ｂは、半導体層１１６の上面近傍の外側面に接している。本実施形態では、図１３Ｃの工程で、半導体層１１６の側面に沿って予め電極層１１５が形成されるため、このような構造を得ることが可能である。

【0097】

本実施形態では、上述したような構造により、半導体層１１６と下部電極１１５ａとの接触面積及び半導体層１１６と上部電極１１５ｂやキャップ電極層１１５ｃとの接触面積を大きくすることが可能である。そのため、半導体層１１６と下部電極１１５ａとの接触抵抗及び半導体層１１６と上部電極１１５ｂやキャップ電極層１１５ｃとの接触抵抗を小さくすることができ、優れた特性を有する縦型トランジスタを得ることが可能である。

【0098】

また、本実施形態では、図１３Ｃの工程で、半導体層１１６の側面に沿って電極層１１５が形成されるため、下部電極１１５ａを半導体層１１６に対して自己整合的に形成することが可能であり、上部電極１１５ｂを半導体層１１６に対して自己整合的に形成することが可能である。そのため、下部電極１１５ａと半導体層１１６並びに上部電極１１５ｂと半導体層１１６とを大きな接続面積で確実に接続することが可能である。

【0099】

また、本実施形態では、図１３Ｇの工程で、ゲート絶縁層１２０が溝１１９ａ及び１１９ｂの内部にも形成される場合は、ゲート絶縁層１２０は半導体層１１６に沿ってＺ方向に延伸する。ゲート絶縁層１２０が下部電極１１５ａや上部電極１１５ｂと接する構造となる場合は、素子の絶縁性を向上することができる。また、ゲート絶縁層１２０が半導体層１１６を隙間なく覆うことにより、半導体層１１６の側面を保護することができる。

【0100】

また、本実施形態では、ＩＧＺＯ等の酸化物半導体で形成された半導体層１１６には、フッ素（Ｆ）が含有されている。すなわち、図１３Ｈの工程でゲート電極層１２１としてタングステン（Ｗ）層をＣＶＤで形成する際に、成膜ガス中にＦが含有されているため、半導体層１１６にＦが導入される。例えば、半導体層１１６中のＦの含有率は５％程度である。このように、半導体層１１６中に少量のＦが含有されていると、トランジスタのオン電流を低下させずに閾値変動を抑制することが可能である。したがって、優れた特性を有する縦型トランジスタを得ることが可能である。

【0101】

また、下部電極１１５ａ及び上部電極１１５ｂの材料は、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有することが好ましい。すなわち、下部電極１１５ａ及び上部電極１１５ｂには、ＺｎＯベースの透明電極材料を用いることが好ましい。例えば、アルミニウム（Ａｌ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有するＡＺＯや、ガリウム（Ｇａ）、亜鉛（Ｚｎ）及び酸素（Ｏ）を含有するＧＺＯを用いることが可能である。ＺｎＯベースの電極材料は、半導体層１１６に用いるＩＧＺＯに比べて電子親和力が低いため、ショットキーバリアが電極側に存在する。したがって、下部電極１１５ａ及び上部電極１１５ｂの材料にＺｎＯベースの電極材料を用いることで、オーミック特性が得られやすくなる。

【0102】

また、ＺｎＯベースの電極材料は、ＩＧＺＯに対して大きなエッチング選択比を得ることが可能である。そのため、図１３Ｆの工程において、半導体層（ＩＧＺＯ層）１１６に対して高いエッチング選択比で電極層１１５をエッチングすることが可能である。また、より大きなエッチング選択比を得るために、半導体層１１６には、化学的により安定なＩＴＺＯ（Ｉｎ_xＳｎ_yＺｎ_zＯ_1-x-y-z）やＩＧＯ（Ｉｎ_xＧａ_yＯ_1-x-y）等を用いてもよい。

【0103】

図１６は、本実施形態の変形例の構成を模式的に示した断面図である。

【0104】

本変形例では、第１の実施形態及び第３の実施形態と同様に、ゲート電極（ワード線）１２１が２層構造となっている。そのため、半導体層１１６が下層側のゲート電極（ワード線）１２１を貫通する構造を有する縦型トランジスタでは、下部電極１１５ａの半導体層１１６の下面近傍の外側面を覆う部分のＺ方向の長さが、上部電極１１５ｂの半導体層１１６の上面近傍の外側面を覆う部分のＺ方向の長さよりも短くなっている。一方、半導体層１１６が上層側のゲート電極（ワード線）１２１を貫通する構造を有する縦型トランジスタでは、下部電極１１５ａの半導体層１１６の下面近傍の外側面を覆う部分のＺ方向の長さが、上部電極１１５ｂの半導体層１１６の上面近傍の外側面を覆う部分のＺ方向の長さよりも長くなっている。この構成により、半導体層１１６が下層側のゲート電極１２１を貫通する構造を有する縦型トランジスタ及び半導体層１１６が上層側のゲート電極１２１を貫通する構造を有する縦型トランジスタのいずれにおいても、接触抵抗の改善を図ることができる。

【0105】

その他、本変形例でも、基本的な構成は上述した実施形態と同様であり、上述した実施形態と同様の効果を得ることが可能である。

【0106】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0107】

１０…半導体基板 ２０…周辺回路トランジスタ
３０…縦型トランジスタ
３１ａ、３１ｂ…半導体層 ３２ａ、３２ｂ…ゲート絶縁層
４０、４０ａ、４０ｂ…キャパシタ
４１、４２、４３…導電層 ４４…キャパシタ絶縁層
５０、５１、５１ａ、５１ｂ、５２…ワード線
６０、６０ａ、６０ｂ…ビット線
７１、７２、７３…電極 ８０…プラグ
９１、９２、９３、９４…層間絶縁層
１１１…層間絶縁層 １１２…導電層 １１３…犠牲層
１１４、１１４ａ、１１４ｂ…ホール
１１５…電極層
１１５ａ…下部電極 １１５ｂ…上部電極 １１５ｃ…キャップ電極層
１１６…半導体層 １１７…コア絶縁層 １１８…空洞
１１９ａ、１１９ｂ…溝
１３０…空洞 １３１…レジスト層
Ｌ０、Ｌ１、Ｌ２…層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】

【図13F】

【図13G】

【図13H】

【図13I】

【図13J】

【図13K】

【図13L】

【図13M】

【図14A】

【図14B】

【図14C】

【図14D】

【図14E】

【図14F】

【図15】

【図16】