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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044081
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240326BHJP
H10B 43/50 20230101ALI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
【ＦＩ】
H01L27/11582
H01L27/11575
H01L29/78 371
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022149409
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】橋本 惇一
(72)【発明者】
【氏名】佐々木 俊行
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA27
5F083JA04
5F083JA19
5F083JA39
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083PR21
5F083ZA01
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH13
(57)【要約】
【課題】高エッチングレートの条件下で、ボトム径の広いメモリホールを形成すること。
【解決手段】実施形態の半導体記憶装置は、下層膜と、下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、第１の積層体を貫通して下層膜に到達し、複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、を備え、複数の第１の絶縁層のうち第１の積層体の積層方向における第１の領域に位置し、第１の積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層は、複数の第１の絶縁層のうち第１の積層体の第１の領域より上層の第２の領域に位置する第１の絶縁層よりも厚く、第１のピラーは、第１の積層体の少なくとも１つの第１の絶縁層の高さ位置において第１のボーイング形状を有し、第１の積層体の第２の領域の第１の絶縁層の高さ位置において第２のボーイング形状を有する。
【選択図】図２
【解決手段】実施形態の半導体記憶装置は、下層膜と、下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、第１の積層体を貫通して下層膜に到達し、複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、を備え、複数の第１の絶縁層のうち第１の積層体の積層方向における第１の領域に位置し、第１の積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層は、複数の第１の絶縁層のうち第１の積層体の第１の領域より上層の第２の領域に位置する第１の絶縁層よりも厚く、第１のピラーは、第１の積層体の少なくとも１つの第１の絶縁層の高さ位置において第１のボーイング形状を有し、第１の積層体の第２の領域の第１の絶縁層の高さ位置において第２のボーイング形状を有する。
【選択図】図２
【特許請求の範囲】
【請求項1】
下層膜と、
前記下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、
前記第１の積層体を貫通して前記下層膜に到達し、前記複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、を備え、
前記複数の第１の絶縁層のうち前記第１の積層体の積層方向における第１の領域に位置し、前記第１の積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層は、前記複数の第１の絶縁層のうち前記第１の領域より上層の第２の領域に位置する第１の絶縁層よりも厚く、
前記第１のピラーは、
前記第１の積層体の前記少なくとも１つの第１の絶縁層の高さ位置において第１のボーイング形状を有し、
前記第１の積層体の前記第２の領域の第１の絶縁層の高さ位置において第２のボーイング形状を有する、
半導体記憶装置。
前記下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、
前記第１の積層体を貫通して前記下層膜に到達し、前記複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、を備え、
前記複数の第１の絶縁層のうち前記第１の積層体の積層方向における第１の領域に位置し、前記第１の積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層は、前記複数の第１の絶縁層のうち前記第１の領域より上層の第２の領域に位置する第１の絶縁層よりも厚く、
前記第１のピラーは、
前記第１の積層体の前記少なくとも１つの第１の絶縁層の高さ位置において第１のボーイング形状を有し、
前記第１の積層体の前記第２の領域の第１の絶縁層の高さ位置において第２のボーイング形状を有する、
半導体記憶装置。
【請求項2】
前記少なくとも１つの第１の絶縁層は、
前記第１の積層体において、前記第１の積層体の最下面に対する最上面の高さを１００％として、２０％以上５０％以下の高さ位置に配置されている、
請求項１に記載の半導体記憶装置。
前記第１の積層体において、前記第１の積層体の最下面に対する最上面の高さを１００％として、２０％以上５０％以下の高さ位置に配置されている、
請求項１に記載の半導体記憶装置。
【請求項3】
前記少なくとも１つの第１の絶縁層は、前記第１の積層体の積層方向に並ぶ幾つかの第１の絶縁層であって、
前記幾つかの第１の絶縁層において、前記積層方向の中央部に向かうほど第１の絶縁層の厚さが増していく、
請求項１に記載の半導体記憶装置。
前記幾つかの第１の絶縁層において、前記積層方向の中央部に向かうほど第１の絶縁層の厚さが増していく、
請求項１に記載の半導体記憶装置。
【請求項4】
下層膜と、
前記下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、
前記第１の積層体を貫通して前記下層膜に到達し、前記複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、
前記第１の積層体から離れた位置で前記下層膜の上方に配置され、複数の第２の絶縁層と前記複数の第１の絶縁層とが１層ずつ交互に積層された第２の積層体と、を備え、
前記複数の第２の絶縁層には少なくとも窒素が含まれており、
前記複数の第２の絶縁層のうち前記第２の積層体の積層方向における第１の領域に位置する第２の絶縁層であって、前記第２の積層体の最下層の第２の絶縁層を除く少なくとも１つの第２の絶縁層には、前記複数の第２の絶縁層のうち前記第１の領域より上層の第２の領域に位置する第２の絶縁層よりも高い比率で酸素が含まれており、
前記第１のピラーは、
前記複数の第１の導電層のうち、前記少なくとも１つの第２の絶縁層と同じ高さ位置に配置される少なくとも１つの第１の導電層の高さ位置において第１のボーイング形状を有し、
前記複数の第１の導電層のうち、前記第２の領域の第２の絶縁層と同じ高さ位置に配置される他の少なくとも１つの第１の導電層の高さ位置において第２のボーイング形状を有する、
半導体記憶装置。
前記下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、
前記第１の積層体を貫通して前記下層膜に到達し、前記複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、
前記第１の積層体から離れた位置で前記下層膜の上方に配置され、複数の第２の絶縁層と前記複数の第１の絶縁層とが１層ずつ交互に積層された第２の積層体と、を備え、
前記複数の第２の絶縁層には少なくとも窒素が含まれており、
前記複数の第２の絶縁層のうち前記第２の積層体の積層方向における第１の領域に位置する第２の絶縁層であって、前記第２の積層体の最下層の第２の絶縁層を除く少なくとも１つの第２の絶縁層には、前記複数の第２の絶縁層のうち前記第１の領域より上層の第２の領域に位置する第２の絶縁層よりも高い比率で酸素が含まれており、
前記第１のピラーは、
前記複数の第１の導電層のうち、前記少なくとも１つの第２の絶縁層と同じ高さ位置に配置される少なくとも１つの第１の導電層の高さ位置において第１のボーイング形状を有し、
前記複数の第１の導電層のうち、前記第２の領域の第２の絶縁層と同じ高さ位置に配置される他の少なくとも１つの第１の導電層の高さ位置において第２のボーイング形状を有する、
半導体記憶装置。
【請求項5】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記積層体を貫通するホール内に複数のメモリセルが形成されるピラーを形成する半導体記憶装置の製造方法であって、
前記複数の第１の絶縁層はそれぞれが、第１の元素が窒化された層であり、
前記複数の第２の絶縁層はそれぞれが、前記第１の元素が酸化された層であり、
前記積層体を形成するときは、
前記複数の第２の絶縁層のうち前記積層体の積層方向における第１の領域に位置する第２の絶縁層であって、前記積層体の最下層の第２の絶縁層を除く少なくとも１つの第２の絶縁層を、前記複数の第２の絶縁層のうち前記第１の領域より上層に位置する第２の領域の第２の絶縁層よりも厚く形成し、
前記ホールを形成するときは、
前記第１の元素と窒素とを含む堆積物を前記ホールの側壁に付着させながら前記積層体をエッチングする、
半導体記憶装置の製造方法。
前記積層体を貫通するホール内に複数のメモリセルが形成されるピラーを形成する半導体記憶装置の製造方法であって、
前記複数の第１の絶縁層はそれぞれが、第１の元素が窒化された層であり、
前記複数の第２の絶縁層はそれぞれが、前記第１の元素が酸化された層であり、
前記積層体を形成するときは、
前記複数の第２の絶縁層のうち前記積層体の積層方向における第１の領域に位置する第２の絶縁層であって、前記積層体の最下層の第２の絶縁層を除く少なくとも１つの第２の絶縁層を、前記複数の第２の絶縁層のうち前記第１の領域より上層に位置する第２の領域の第２の絶縁層よりも厚く形成し、
前記ホールを形成するときは、
前記第１の元素と窒素とを含む堆積物を前記ホールの側壁に付着させながら前記積層体をエッチングする、
半導体記憶装置の製造方法。
【請求項6】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された積層体を形成し、
前記積層体を貫通するホール内に複数のメモリセルが形成されるピラーを形成する半導体記憶装置の製造方法であって、
前記複数の第１の絶縁層はそれぞれが、第１の元素が窒化された層であり、
前記複数の第２の絶縁層はそれぞれが、前記第１の元素が酸化された層であり、
前記積層体を形成するときは、
前記複数の第１の絶縁層のうち前記積層体の積層方向における第１の領域に位置する第１の絶縁層であって、前記積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層に、前記複数の第１の絶縁層のうち前記第１の領域より上層に位置する第２の領域の第１の絶縁層よりも高い比率で酸素を含有させ、
前記ホールを形成するときは、
前記第１の元素と窒素とを含む堆積物を前記ホールの側壁に付着させながら前記積層体をエッチングする、
半導体記憶装置の製造方法。
前記積層体を貫通するホール内に複数のメモリセルが形成されるピラーを形成する半導体記憶装置の製造方法であって、
前記複数の第１の絶縁層はそれぞれが、第１の元素が窒化された層であり、
前記複数の第２の絶縁層はそれぞれが、前記第１の元素が酸化された層であり、
前記積層体を形成するときは、
前記複数の第１の絶縁層のうち前記積層体の積層方向における第１の領域に位置する第１の絶縁層であって、前記積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層に、前記複数の第１の絶縁層のうち前記第１の領域より上層に位置する第２の領域の第１の絶縁層よりも高い比率で酸素を含有させ、
前記ホールを形成するときは、
前記第１の元素と窒素とを含む堆積物を前記ホールの側壁に付着させながら前記積層体をエッチングする、
半導体記憶装置の製造方法。
【請求項7】
前記少なくとも１つの第１の絶縁層のそれぞれが、
３０ａｔｍ％以上４５ａｔｍ％以下の前記第１の元素と、
３５ａｔｍ％以上５５ａｔｍ％以下の窒素と、
１０ａｔｍ％以上２０ａｔｍ％以下の酸素と、を含むように前記少なくとも１つの第１の絶縁層を形成する、
請求項６に記載の半導体記憶装置の製造方法。
３０ａｔｍ％以上４５ａｔｍ％以下の前記第１の元素と、
３５ａｔｍ％以上５５ａｔｍ％以下の窒素と、
１０ａｔｍ％以上２０ａｔｍ％以下の酸素と、を含むように前記少なくとも１つの第１の絶縁層を形成する、
請求項６に記載の半導体記憶装置の製造方法。
【請求項8】
前記少なくとも１つの第１の絶縁層はそれぞれが酸窒化層である、
請求項６に記載の半導体記憶装置の製造方法。
請求項６に記載の半導体記憶装置の製造方法。
【請求項9】
前記少なくとも１つの第１の絶縁層のそれぞれが、窒化層と酸窒化層との積層構造を有するように前記少なくとも１つの第１の絶縁層を形成する、
請求項６に記載の半導体記憶装置の製造方法。
請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置の製造工程においては、複数の異種の絶縁層が交互に積層された積層体を貫通するメモリホールが形成される。近年、複数の絶縁層の積層数が増しており、高エッチングレートの条件下で、ボトム径の広いメモリホールを形成することが求められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０２１／００４０６０７号明細書
【特許文献2】米国特許第９９１７０９７号明細書
【特許文献3】米国特許出願公開第２０２１／０３２０００４号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、高エッチングレートの条件下で、ボトム径の広いメモリホールを形成することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、下層膜と、前記下層膜の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に積層された第１の積層体と、前記第１の積層体を貫通して前記下層膜に到達し、前記複数の第１の導電層との交差部にそれぞれメモリセルが形成される第１のピラーと、を備え、前記複数の第１の絶縁層のうち前記第１の積層体の積層方向における第１の領域に位置し、前記第１の積層体の最下層の第１の絶縁層を除く少なくとも１つの第１の絶縁層は、前記複数の第１の絶縁層のうち前記第１の領域より上層の第２の領域に位置する第１の絶縁層よりも厚く、前記第１のピラーは、前記第１の積層体の前記少なくとも１つの第１の絶縁層の高さ位置において第１のボーイング形状を有し、前記第１の積層体の前記第２の領域の第１の絶縁層の高さ位置において第２のボーイング形状を有する。
【図面の簡単な説明】
【0006】
【図1】実施形態１にかかる半導体記憶装置の概略の構成例を示す図。
【図2】実施形態１にかかる半導体記憶装置の構成の一例を示すＹ方向に沿う断面図。
【図3】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図4】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図5】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図6】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図7】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図11】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図12】実施形態１および比較例にかかるメモリホールのエッチングメカニズムを示す模式図。
【図13】実施形態１の変形例にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図14】実施形態２にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図15】実施形態２の変形例にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図16】実施形態３にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図17】実施形態３の変形例１にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図18】実施形態３の変形例２にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【図19】実施形態３の変形例３にかかる半導体記憶装置の構成の一例を示すＸ方向に沿う断面図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0009】
（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１の模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。
図１は、実施形態１にかかる半導体記憶装置１の概略の構成例を示す図である。図１（ａ）は半導体記憶装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体記憶装置１の模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。
【0010】
なお、本明細書において、Ｘ方向およびＹ方向は共に、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、後述するワード線ＷＬの電気的な引き出し方向をＸ方向に沿う方向と定義する。また、後述するビット線ＢＬの延びる方向をＹ方向に沿う方向と定義する。
【0011】
図１に示すように、半導体記憶装置１は、例えば略矩形のチップ状に構成されており、紙面下側から順に、電極膜２０、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。なお、半導体記憶装置１の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の上方側とする。
【0012】
電極膜２０上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜２０とが電気的な導通を保っている。これにより、半導体記憶装置１の外部から、電極膜２０及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。
【0013】
ソース線ＳＬ上には複数のワード線ＷＬが積層されている。半導体記憶装置１において、複数のワード線ＷＬが配置された領域は素子領域ＥＲに相当する。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが配置され、Ｘ方向両端部には階段領域ＳＲが配置されている。
【0014】
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0015】
階段領域ＳＲでは、複数のワード線ＷＬが階段状に加工されて終端している。複数のワード線ＷＬによって構成される各段のテラス部分には、各階層のワード線ＷＬに接続するコンタクトＣＣがそれぞれ配置される。
【0016】
これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。
【0017】
複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。絶縁層５０のＸ方向両端部およびＹ方向の両端部は半導体記憶装置１の端面に相当する。
【0018】
半導体記憶装置１の端面近傍には、半導体記憶装置１の端面に沿うように外周領域ＯＲが配置されている。すなわち、外周領域ＯＲは、素子領域ＥＲから所定距離離れて素子領域ＥＲを囲っている。外周領域ＯＲには、複数の絶縁層ＮＬが、複数のワード線ＷＬの高さ位置にそれぞれ対応するように積層されている。
【0019】
チップ状の半導体記憶装置１は、例えば半導体記憶装置１を支持する基板を個片化することで得られる。個片化前の基板上には、複数の半導体記憶装置１が例えばマトリクス状に配置され、個々の半導体記憶装置１間には、半導体記憶装置１をチップ状に切り出す際のスクライブラインが設けられている。
【0020】
スクライブラインの大部分は、半導体記憶装置１を切り出す際に除去されるが、スクライブラインの一部が、半導体記憶装置１の端面に残る場合がある。上記の外周領域ＯＲは、このようなスクライブラインが残存した部分である。
【0021】
なお、図１の例では、半導体記憶装置１が、ワード線ＷＬの積層構造を素子領域ＥＲに１つだけ有することとしているが、半導体記憶装置１の構成はこれに限られない。半導体記憶装置１が、素子領域ＥＲに、ワード線ＷＬの積層構造を複数有していてもよい。
【0022】
絶縁層５０の上方には、半導体基板ＳＢに設けられた周辺回路ＣＢＡが配置されている。
【0023】
半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。これにより、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。
【0024】
周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、積層体ＬＭを覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。
【0025】
【0026】
図２（ａ）はメモリ領域ＭＲを含むＹ方向に沿う断面図である。図２（ｂ）は、メモリ領域ＭＲに配置されるピラーＰＬの断面を示す部分拡大図である。図２（ｃ）は階段領域ＳＲ及び外周領域ＯＲを含むＸ方向に沿う断面図である。
【0027】
なお、図２（ａ）（ｃ）においては、半導体基板ＳＢ及び周辺回路ＣＢＡ等の絶縁層４０上方の構造、及び電極膜２０等の絶縁層６０下方の構造が省略されている。
【0028】
図２（ａ）（ｃ）に示すように、プラグＰＧが設けられた絶縁層６０上にはソース線ＳＬが配置されている。下層膜としてのソース線ＳＬは、例えばソース線ＤＳＬａ、中間ソース線ＢＳＬまたは中間絶縁層ＳＣＯ、及びソース線ＤＳＬｂが、絶縁層６０側からこの順に積層された多層構造を有する。
【0029】
ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及びソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。中間ソース線ＢＳＬは、積層体ＬＭのメモリ領域ＭＲの下方に配置される。中間絶縁層ＳＣＯは例えば酸化シリコン層等である。中間絶縁層ＳＣＯは、積層体ＬＭの階段領域ＳＲの下方に配置される。
【0030】
ソース線ＳＬの上方には積層体ＬＭが配置されている。積層体ＬＭ上には、絶縁層５２，５３，５４がこの順に配置されている。また、図２（ｃ）に示すように、これらの絶縁層５２～５４と階段領域ＳＲにおける積層体ＬＭとの間には絶縁層５１が介在されている。これらの絶縁層５１～５４は図１の絶縁層５０の一部分を構成する。
【0031】
積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。ワード線ＷＬは、例えばタングステン層またはモリブデン層等である。絶縁層ＯＬは例えば酸化シリコン層等である。
【0032】
積層体ＬＭは、より詳細には、第１の積層体としての積層体ＬＭａと、第２の積層体としての積層体ＬＭｂとを備える。積層体ＬＭａは、複数の第１の導電層としてのワード線ＷＬと複数の第１の絶縁層としての絶縁層ＯＬとが１層ずつ交互にソース線ＳＬ上に積層された構成を有する。積層体ＬＭｂは、複数の第２の導電層としてのワード線ＷＬと複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層体ＬＭａ上に積層された構成を有する。
【0033】
なお、積層体ＬＭａの最下層のワード線ＷＬの更に下層、及び積層体ＬＭｂの最上層のワード線ＷＬの更に上層に、絶縁層ＯＬを介して１つ以上の選択ゲート線が積層されていてもよい。積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線の層数は任意である。ワード線ＷＬの層数は、例えば数十層～数百層となる場合がある。
【0034】
上述の積層体ＬＭａは、積層体ＬＭａに含まれる他の絶縁層ＯＬよりも厚い幾つかの絶縁層ＯＬｔを備える。これらの絶縁層ＯＬｔは、例えば積層体ＬＭａの下層側であって、積層体ＬＭａの最下層を除く位置に配置されている。
【0035】
より詳細には、これらの絶縁層ＯＬｔは、例えば積層体ＬＭａの最下面の高さに対する積層体ＬＭａの最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0036】
上述の積層体ＬＭｂは、積層体ＬＭｂに含まれる他の絶縁層ＯＬよりも厚い幾つかの絶縁層ＯＬｔを備える。これらの絶縁層ＯＬｔは、例えば積層体ＬＭｂの下層側であって、積層体ＬＭｂの最下層を除く位置に配置されている。
【0037】
より詳細には、これらの絶縁層ＯＬｔは、例えば積層体ＬＭｂの最下面の高さに対する積層体ＬＭｂの最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0038】
なお、積層体ＬＭａ，ＬＭｂに含まれるこれらの絶縁層ＯＬｔを除く他の絶縁層ＯＬは、例えばワード線ＷＬと略等しい層厚を有する。したがって、絶縁層Ｏｔの層厚は、他の絶縁層ＯＬ及びワード線ＷＬの層厚よりも厚く設定されている。
【0039】
これ以降、積層体ＬＭａ，ＬＭｂにそれぞれ含まれる絶縁層ＯＬｔと他の絶縁層ＯＬとを区別しない場合には、これらを一律に絶縁層ＯＬと呼ぶことがある。
【0040】
複数の板状コンタクトＬＩは、積層体ＬＭをＹ方向に分割している。
【0041】
これらの板状コンタクトＬＩは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。これにより、積層体ＬＭがＹ方向に分割される。
【0042】
より詳細には、板状コンタクトＬＩは、メモリ領域ＭＲにおいて、絶縁層５２、積層体ＬＭ、及びソース線ＤＳＬｂを貫通して中間ソース線ＢＳＬに到達している。また、階段領域ＳＲにおいては、板状コンタクトＬＩは、絶縁層５２，５１、積層体ＬＭの少なくとも一部、及びソース線ＤＳＬｂを貫通して中間絶縁層ＳＣＯに到達している。
【0043】
また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２１とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２１は例えばタングステン層または導電性のポリシリコン層等である。
【0044】
絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２１は絶縁層５５の内側に充填され、図２（ａ）に示すように、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２１は、図示しないプラグを介して上層配線と接続される。
【0045】
このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。ただし、板状コンタクトＬＩに替えて、例えば絶縁層により構成された板状部材によって、積層体ＬＭがＹ方向に分割されていてもよい。このような場合、板状部材は、ソース線コンタクトとしての機能を有さない。
【0046】
図２（ａ）に示すように、メモリ領域ＭＲの個々の板状コンタクトＬＩ間には、積層体ＬＭの積層方向に積層体ＬＭ内を延びる複数のピラーＰＬが分散して配置されている。複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。
【0047】
また、ピラーＰＬは、絶縁層５２、積層体ＬＭ、ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通してソース線ＤＳＬａに到達している。より詳細には、ピラーＰＬは、積層体ＬＭａ内を延びる第１のピラーとしてのピラーＰＬａと、積層体ＬＭｂ内を延びる第２のピラーとしてのピラーＰＬｂとを含む。
【0048】
すなわち、ピラーＰＬａは、積層体ＬＭａ、ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通してソース線ＤＳＬａに到達している。個々のピラーＰＬａは、積層体ＬＭａの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0049】
また、個々のピラーＰＬａは、下部と上部とにそれぞれボーイング形状を有している。ボーイング形状とは、ボーイング形状の周囲よりもピラーＰＬａ径が大きくなった形状である。すなわち、ボーイング形状のＸＹ平面に沿う方向の断面積は、周囲のＸＹ平面に沿う方向の断面積よりも大きい。
【0050】
ピラーＰＬａ下部の第１のボーイング形状としてのボーイング形状は、積層体ＬＭａの他より厚い絶縁層ＯＬｔと同じ高さに位置する。また、ピラーＰＬａ下部のボーイング形状の径、及びＸＹ平面の断面積は、積層体ＬＭａの積層方向に並ぶ幾つかの絶縁層ＯＬｔのうち、積層体ＬＭａの積層方向中央寄りの絶縁層ＯＬｔの高さ位置にあるほど大きくなる。したがって、ピラーＰＬａ下部のボーイング形状の径、及びＸＹ平面の断面積は、積層体ＬＭａの積層方向中央部の絶縁層ＯＬｔの高さ位置において最大となっていてよい。
【0051】
ピラーＰＬａ上部の第２のボーイング形状としてのボーイング形状は、ピラーＰＬａ下部のボーイング形状よりも上方にあり、例えばピラーＰＬａの上端部により近い位置に配置されている。
【0052】
また、ピラーＰＬｂは、絶縁層５２、及び積層体ＬＭｂを貫通して、積層体ＬＭａ中のピラーＰＬａの上端部に接続される。個々のピラーＰＬｂもまた、積層体ＬＭｂの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0053】
また、個々のピラーＰＬｂは、下部と上部とにそれぞれボーイング形状を有している。つまり、これらのボーイング形状も、周囲のピラーＰＬｂ径およびＸＹ平面の断面積よりも大きな径および断面積を有している。
【0054】
ピラーＰＬｂ下部の第３のボーイング形状としてのボーイング形状は、積層体ＬＭｂの他より厚い絶縁層ＯＬｔと同じ高さに位置する。また、ピラーＰＬｂ下部のボーイング形状の径、及びＸＹ平面の断面積は、積層体ＬＭｂの積層方向に並ぶ幾つかの絶縁層ＯＬｔのうち、積層体ＬＭｂの積層方向中央寄りの絶縁層ＯＬｔの高さ位置にあるほど大きくなる。したがって、ピラーＰＬｂ下部のボーイング形状の径、及びＸＹ平面の断面積は、積層体ＬＭｂの積層方向中央部の絶縁層ＯＬｔの高さ位置において最大となっていてよい。
【0055】
ピラーＰＬｂ上部の第４のボーイング形状としてのボーイング形状は、ピラーＰＬｂ下部のボーイング形状よりも上方にあり、例えばピラーＰＬｂの上端部により近い位置に配置されている。
【0056】
上下部にそれぞれボーイング形状を有するこれらのピラーＰＬａ，ＰＬｂの形状を、これ以降、２段ボーイング形状などとも呼ぶことがある。
【0057】
ピラーＰＬａ，ＰＬｂをそれぞれ含む個々のピラーＰＬは、ピラーＰＬの外周部に配置されるメモリ層ＭＥ、積層体ＬＭを貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、及びピラーＰＬの芯材となるコア層ＣＲを有する。ただし、メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置には配置されない。メモリ層ＭＥ及びチャネル層ＣＮは、ピラーＰＬのソース線ＳＬ側の端部をも覆っている。
【0058】
図２（ｂ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。
【0059】
チャネル層ＣＮは、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。チャネル層ＣＮは、絶縁層５２，５３中に配置されるプラグＣＨを介して、絶縁層５４中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。
【0060】
ビット線ＢＬは、絶縁層５４中に配置される電極パッドＰＤｂを介して、絶縁層４０中に配置される電極パッドＰＤｃと接続されている。電極パッドＰＤｃは、絶縁層４０で覆われた周辺回路ＣＢＡ（図１参照）に電気的に接続されている。これにより、ピラーＰＬのチャネル層ＣＮが、周辺回路ＣＢＡに電気的に接続される。
【0061】
メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。
【0062】
以上のような構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0063】
図２（ｃ）に示すように、階段領域ＳＲは階段部ＳＰを有する。階段部ＳＰは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された階段形状を有する。上述のように、階段部ＳＰは、積層体ＬＭの両端部の位置でＸ方向に延び（図１（ａ）参照）、積層体ＬＭ中央部のメモリ領域ＭＲから離れるにつれ、ソース線ＳＬ側へと向かって下降していく。また、上述のように、階段部ＳＰと絶縁層５２との間には、階段部ＳＰを覆い、その周辺へと広がる絶縁層５１が配置される。
【0064】
階段部ＳＰの各段を構成するワード線ＷＬには、絶縁層５１，５２を貫通するコンタクトＣＣが接続されている。
【0065】
コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２２とを有する。導電層２２は、絶縁層５３中に配置されるプラグＶ０を介して、絶縁層５４中に配置される配線ＭＸと接続される。配線ＭＸは、電極パッドＰＤｂ，ＰＣｃ等を介して周辺回路ＣＢＡ（図１参照）に電気的に接続されている。
【0066】
このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＢＡから、電極パッドＰＤｃ，ＰＣｂ、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。
【0067】
なお、階段領域ＳＲには、絶縁層５２，５１及び積層体ＬＭを積層体ＬＭの積層方向に延びる複数の柱状部（不図示）が分散して配置されている。柱状部は、後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。
【0068】
また、積層体ＬＭの外周領域ＯＲ（図１参照）には、積層体ＬＭから離れた位置で積層体ＬＭの周囲を囲うように積層体ＬＭｓが配置されている。積層体ＬＭｓは、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。複数の絶縁層ＮＬは、絶縁層ＯＬとは異なる材料から構成されており、例えば窒化シリコン層等である。
【0069】
積層体ＬＭｓは、より詳細には、積層体ＬＭｓａと積層体ＬＭｓｂとを備える。積層体ＬＭｓａには、上述の積層体ＬＭａの絶縁層ＯＬｔと対応するように、これらの絶縁層ＯＬｔと同じ高さ位置に配置される幾つかの絶縁層ＯＬｔが含まれている。積層体ＬＭｓｂにもまた、上述の積層体ＬＭｂの絶縁層ＯＬｔと対応するように、これらの絶縁層ＯＬｔと同じ高さ位置に配置される幾つかの絶縁層ＯＬｔが含まれている。
【0070】
（半導体記憶装置の製造方法）
次に、図３～図１１を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図３～図１１は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
次に、図３～図１１を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図３～図１１は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
【0071】
【0072】
図３（ａ）に示すように、支持基板ＳＳ上に、ソース線ＤＳＬａ、中間犠牲層ＳＣＮ、及びソース線ＤＳＬｂをこの順に形成する。支持基板ＳＳは、例えばシリコン基板等の半導体基板、セラミック基板もしくは石英基板等の絶縁性基板、または、サファイア基板等の導電性基板等であってよい。ソース線ＤＳＬａ，ＤＳＬｂは、例えばポリシリコン層等である。中間犠牲層ＳＣＮは、例えば窒化シリコン層等であり、後に導電性のポリシリコン等に置き換えられて中間ソース線ＢＳＬとなる部分である。
【0073】
また、ソース線ＤＳＬｂ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された第２の積層体としての積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後に導電材料に置き換えられてワード線ＷＬとなる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。
【0074】
このような積層体ＬＭｓａは、例えばプラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて形成される。このとき、絶縁層ＯＬを形成する際には、モノシラン（ＳｉＨ４）等のシラン系ガス、及び酸素（Ｏ２）ガス等の酸化ガスを使用する。絶縁層ＮＬを形成する際には、モノシラン（ＳｉＨ４）等のシラン系ガス、及びアンモニア（ＮＨ３）ガス等の窒化ガスを使用する。
【0075】
またこのとき、積層体ＬＭａは、他の絶縁層ＯＬよりも厚い上述の絶縁層ＯＬｔを所定位置に有するよう形成される。絶縁層ＯＬｔを厚く形成するには、例えば他の絶縁層ＯＬよりもプラズマＣＶＤ法等による処理時間を長くすればよい。
【0076】
なお、メモリ領域ＭＲとなる領域にソース線ＤＳＬａ、中間犠牲層ＳＣＮ、及びソース線ＤＳＬｂを形成する際には、図示はしないが、後に階段領域ＳＲとなる領域に、中間犠牲層ＳＣＮに替えて、上述の中間絶縁層ＳＣＯ（図２（ｃ）参照）を形成する。
【0077】
また、図示はしないが、積層体ＬＭｓａのＸ方向両端部に階段部ＳＰの積層体ＬＭａに配置される部分を形成する。積層体ＬＭｓａ端部の階段形状は、例えば積層体ＬＭｓａの上面に図示しないレジスト層等を形成し、酸素プラズマ等を用いてレジスト層をスリミングしつつ、積層体ＬＭｓａを上面側から加工していくことで得られる。
【0078】
また、メモリ領域ＭＲとなる領域において、積層体ＬＭｓａの上面から、積層体ＬＭｓａ、ソース線ＤＳＬｂ、中間犠牲層ＳＣＮを貫通し、ソース線ＤＳＬａに到達する複数のメモリホールＭＨａを形成する。
【0079】
複数のメモリホールＭＨａは、例えば低温下でのプラズマエッチング等により形成される。具体的には、例えば支持基板ＳＳを０℃以下、より好ましくは－１０℃以下に冷却したステージ上に載置し、上面にホールパターンを有する図示しないレジスト層等が形成された積層体ＬＭＳｓａを、ハイドロフルオロカーボン（ＣｘＨｙＦｚ）系ガス等のプラズマを用いてエッチング処理する。
【0080】
このような条件下では、例えばフルオロカーボン系ガス及び水素ガスと、絶縁層ＮＬ，ＯＬとのプラズマ中での反応により、形成途中のメモリホールＭＨａの側面等、積層体ＬＭｓａの加工面に堆積物を付着させつつエッチングが進行する。一例として、堆積物には（ＮＨ４）ｘＳｉＦｙ等が含まれうる。（ＮＨ４）ｘＳｉＦｙ等の堆積物に含有される窒素、及び第１の元素としてのシリコンは、例えば窒化シリコン層等である絶縁層ＮＬに由来するものである。
【0081】
メモリホールＭＨａ側面に付着する堆積物は、メモリホールＭＨａ側面をプラズマから保護する機能を有している。このため、プラズマ条件を様々に調整することで堆積物の量をも調整することができ、ストレート形状、テーパ形状、ボーイング形状等の所望の形状を有するメモリホールＭＨａを形成することが可能である。なお、上記条件下では、絶縁層ＮＬ，ＯＬのうち絶縁層ＮＬのエッチング時に、より堆積物が生成されやすい。
【0082】
エッチング開始当初、積層体ＬＭａの上層側を加工中には堆積物は比較的少ないため、メモリホールＭＨａ側面がプラズマから保護されず、メモリホールＭＨａは上部にボーイング形状を有することとなる。また、エッチングがある程度進行すると、側面の堆積物によりメモリホールＭＨａは次第に先細りのテーパ形状となっていく。
【0083】
しかし、積層体ＬＭｓａの下層側には、他より厚い絶縁層ＯＬｔが形成されている。上述のように、絶縁層ＯＬ，ＯＬｔのエッチング時には、絶縁層ＮＬのエッチング時に比べて、堆積物の生成量が減少する。このため、メモリホールＭＨａは下部にもボーイング形状を有することとなる。
【0084】
このように、上述のピラーＰＬａと同様、２段ボーイング形状、つまり、上部と下部とにボーイング形状を有するメモリホールＭＨａが形成される。
【0085】
図３（ｂ）に示すように、例えばアモルファスシリコン層等の犠牲層でメモリホールＭＨａ内を充填し、複数のピラーＰＬｓを形成する。
【0086】
図３（ｃ）に示すように、複数のピラーＰＬｓが形成された積層体ＬＭｓａ上に、複数の絶縁層ＮＬと、複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂを形成する。積層体ＬＭｓｂは後に積層体ＬＭｂとなる部分である。このような積層体ＬＭｓｂも、上述の積層体ＬＭｓａと同様、例えばプラズマＣＶＤ法等により、適宜ガス種を変更して形成することができる。
【0087】
また、積層体ＬＭｂにも、他の絶縁層ＯＬよりも厚い上述の絶縁層ＯＬｔが所定位置に形成される。積層体ＬＭｓｂ上には絶縁層５２が形成される。
【0088】
なお、例えば積層体ＬＭｓｂが形成された後、図示はしないが、積層体ＬＭｓｂのＸ方向両端部に階段部ＳＰの積層体ＬＭｂに配置される部分を形成する。積層体ＬＭｓｂ端部の階段形状は、積層体ＬＭｓａに形成される上述の階段形状と同様、例えばレジスト層等をスリミングしつつ、積層体ＬＭｓｂを上面側から加工していくことで得られる。
【0089】
また、図示はしないが、積層体ＬＭｓａ，ＬＭｓｂに形成された階段形状は、上述の絶縁層５１（図２参照）により覆われる。その後、階段領域ＳＲを含め、積層体の上面全体を絶縁層５２で覆う。
【0090】
また、メモリ領域ＭＲとなる領域において、積層体ＬＭｓａに形成されたピラーＰＬｓにそれぞれ到達する複数のメモリホールＭＨｂを形成する。複数のメモリホールＭＨｂもまた、上述のメモリホールＭＨａと同様、例えば低温下でのプラズマエッチング等により形成される。
【0091】
すなわち、例えば支持基板ＳＳを０℃以下、より好ましくは－1０℃以下に冷却したステージ上に載置し、上面にホールパターンを有する図示しないレジスト層等が形成された積層体ＬＭＳｓｂを、ハイドロフルオロカーボン（ＣｘＨｙＦｚ）系ガス等のプラズマを用いてエッチング処理する。
【0092】
このような処理により、メモリホールＭＨｂの側面にも、形成途中のメモリホールＭＨｂの深さに応じた量の堆積物が付着され、メモリホールＭＨｂは、積層体ＬＭｂの上層側に位置するボーイング形状と、積層体ＬＭｓｂの下層側の、他より厚い絶縁層ＯＬｔ高さに位置するボーイング形状とを有することとなる。
【0093】
このように、上述のピラーＰＬｂと同様、２段ボーイング形状、つまり、上部と下部とにボーイング形状を有するメモリホールＭＨｂが形成される。
【0094】
図４（ａ）に示すように、メモリホールＭＨｂを介してメモリホールＭＨａに充填された犠牲層を除去する。これにより、絶縁層５２、積層体ＬＭｓｂ，ＬＭｓａ、ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通し、ソース線ＤＳＬａに到達する複数のメモリホールＭＨが形成される。
【0095】
図４（ｂ）に示すように、メモリホールＭＨ内に、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮが積層されたメモリ層ＭＥを形成する。メモリ層ＭＥはメモリホールのＭＨの底面にも形成される。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。
【0096】
また、メモリ層ＭＥの内側に、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。チャネル層ＣＮは、メモリ層ＭＥを介してメモリホールのＭＨの底面にも形成される。また、チャネル層ＣＮの更に内側に、酸化シリコン層等のコア層ＣＲを充填する。
【0097】
以上により、複数のピラーＰＬが形成される。ただし、この段階では、メモリ層ＭＥは、中間犠牲層ＳＣＮの高さ位置にも形成されており、チャネル層ＣＮの側面全体を覆っている。
【0098】
【0099】
図５（ａ）に示すように、メモリ領域ＭＲの板状コンタクトＬＩが形成される位置に、積層体ＬＭｓａ，ＬＭｓｂ及びソース線ＤＳＬａを貫通して中間犠牲層ＳＣＮに到達する複数のスリットＳＴを形成する。これらのスリットＳＴはＸ方向にも延びており、積層体ＬＭｓａ，ＬＭｓｂをＹ方向に分割している。
【0100】
また、これらのスリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｓを形成する。絶縁層５５ｓは、例えば酸化シリコン層等であり、中間ソース線ＢＳＬを形成する際の積層体ＬＭｓａ，ＬＭｓｂの保護層として機能する。
【0101】
図５（ｂ）に示すように、複数のスリットＳＴから、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、中間犠牲層ＳＣＮを除去する。これにより、ソース線ＤＳＬａ，ＤＳＬｂ間にギャップ層ＧＰｓが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｓ内に露出する。
【0102】
このとき、積層体ＬＭｓａ，ＬＭｓｂを貫通するスリットＳＴの側壁には絶縁層５５ｓが形成されているため、積層体ＬＭｓａ，ＬＭｓｂに含まれる絶縁層ＮＬが除去されてしまうことが抑制される。
【0103】
図６（ａ）に示すように、複数のスリットＳＴを介してギャップ層ＧＰｓ内に異なる薬液を適宜流入させて、ギャップ層ＧＰｓ内に露出したブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮを順次除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部側壁がギャップ層ＧＰｓ内に露出する。
【0104】
図６（ｂ）に示すように、複数のスリットＳＴから、例えばアモルファスシリコン等を形成するための原料ガスを注入し、ギャップ層ＧＰｓをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｓ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。
【0105】
これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。
【0106】
【0107】
この後、スリットＳＴ側壁の絶縁層５５ｓを除去する。
【0108】
次に、積層体ＬＭａ，ＬＭｂが形成される様子を図７及び図８に示す。図７及び図８の（ａ）は、上述の図３～図６と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。図７及び図８の（ｂ）は、製造途中の階段領域ＳＲのＸ方向に沿う断面を示している。
【0109】
ここで、階段領域ＳＲには、積層体ＬＭｓａ，ＬＭｓｂの端部が階段状に加工された階段構造が形成されている。このような階段構造は、全体が絶縁層５１に覆われ、更に積層体ＬＭａ，ＬＭｂ全体を覆う絶縁層５２が形成されている。また、階段領域ＳＲには、上述のピラーＰＬの形成と並行して、複数の図示しない柱状部が形成される。
【0110】
さらに、階段領域ＳＲには、中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯが形成されている。この中間絶縁層ＳＣＯは、例えば酸化シリコン層等であるので、上述の中間ソース線ＢＳＬのリプレース処理によって除去されずに残る。
【0111】
また、階段領域ＳＲのＸ方向外側、及び積層体ＬＭｓａ，ＬＭｓｂの図示しないＹ方向外側の外周領域ＯＲ（図１参照）には、ピラーＰＬ及び階段構造等が形成された積層体ＬＭｓａ，ＬＭｓｂから切り離された積層体ＬＭｓａ，ＬＭｓｂが存在している。
【0112】
上述のように、外周領域ＯＲはスクライブラインに含まれる領域であって、素子領域ＥＲ（図１参照）外に配置されている。上記に述べたような各種処理は、素子領域ＥＲを対象として行われ、外周領域ＯＲはこれらの処理の対象外である。
【0113】
よって、ピラーＰＬ等が形成される積層体ＬＭａ，ＬＭｂに階段構造を形成する処理等により、ピラーＰＬ等が形成された積層体ＬＭａ，ＬＭｂから切り離された上述の積層体ＬＭａ，ＬＭｂが、外周領域ＯＲに残存する場合がある。
【0114】
図７（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂを貫通するスリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。
【0115】
図７（ｂ）に示すように、スリットＳＴを介する積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬの除去は、階段領域ＳＲにも及ぶ。上述のように、スリットＳＴは、積層体ＬＭｓａ，ＬＭｓｂをＹ方向に分割するように形成されており、図７（ｂ）に破線で示すように、階段領域ＳＲの外側にまで到達している。このようなスリットＳＴを介して、階段領域ＳＲにおける絶縁層ＮＬも除去される。
【0116】
しかし、スリットＳＴは、例えば階段領域ＳＲの更に外側の外周領域ＯＲにまでは到達していない。このため、外周領域ＯＲに残存する積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬは除去されない。
【0117】
なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。メモリ領域ＭＲでは、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。階段領域ＳＲでは、複数の図示しない柱状部が積層体ＬＭｇａ，ＬＭｇｂを支持する。このようなピラーＰＬ及び柱状部の支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂが歪んだり倒壊したりすることが抑制される。
【0118】
図８（ａ）（ｂ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材となる原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。
【0119】
このとき、上述のように、外周領域ＯＲにはスリットＳＴが形成されておらず、外周領域ＯＲの積層体ＬＭｓａ，ＬＭｓｂには、依然として絶縁層ＮＬが含まれている。つまり、外周領域ＯＲには、上述の図３（ａ）及び図３（ｃ）の処理により形成された積層体ＬＭｓａ，ＬＭｓｂがそのまま維持される。
【0120】
【0121】
次に、板状コンタクトＬＩ、コンタクトＣＣ、及び各種上層配線が形成される様子を図９及び図１０に示す。図９及び図１０の（ａ）は、上述の図７及び図８の（ａ）と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。図９及び図１０の（ｂ）は、図７及び図８の（ｂ）と同様、製造途中の階段領域ＳＲのＸ方向に沿う断面を示している。
【0122】
図９（ａ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５を形成し、絶縁層５５の内側に導電層２１を充填する。これにより、板状コンタクトＬＩが形成される。ただし、上述のように、スリットＳＴ内に例えば絶縁層５５等を充填して、ソース線コンタクトとして機能しない板状部材を形成してもよい。この場合、スリットＳＴは、専らワード線ＷＬのリプレース処理に使用することを目的として形成されることとなる。
【0123】
図９（ｂ）に示すように、絶縁層５２，５１を貫通し、階段部ＳＰの個々のワード線ＷＬの上面に到達する複数のコンタクトＣＣを形成する。これらのコンタクトＣＣは、絶縁層５２，５１を貫通してワード線ＷＬに到達する複数の図示しないコンタクトホールを形成し、コンタクトホールの側壁を覆う絶縁層５６を形成し、絶縁層５６の更に内側を充填する導電層２２を形成することにより形成される。
【0124】
図１０（ａ）（ｂ）に示すように、積層体ＬＭを覆う絶縁層５２上に更に絶縁層５３を形成する。
【0125】
図１０（ａ）に示すように、絶縁層５３を貫通し、ピラーＰＬのチャネル層ＣＮに接続されるプラグＣＨを形成する。また、絶縁層５３上にプラグＣＨに接続されるビット線ＢＬを形成する。また、絶縁層５３及びビット線ＢＬを覆う絶縁層５４を形成し、絶縁層５４中に、ビット線ＢＬに接続されるとともに、絶縁層５４の上面に露出する複数の電極パッドＰＤｂを形成する。
【0126】
図１０（ｂ）に示すように、階段領域ＳＲにおいては、図１０（ａ）の処理と並行して、絶縁層５３を貫通し、複数のコンタクトＣＣのそれぞれと接続されるプラグＶ０を形成する。また、図示はしないが、プラグＶ０は、板状コンタクトＬＩにも接続される。
【0127】
また、絶縁層５３上にプラグＶ０に接続される上層配線ＭＸを形成する。また、絶縁層５３及び上層配線ＭＸを覆う絶縁層５４を形成し、絶縁層５４中に、上層配線ＭＸに接続されるとともに、絶縁層５４の上面に露出する複数の電極パッドＰＤｂを形成する。
【0128】
次に、積層体ＬＭ上に周辺回路ＣＢＡが形成される様子を図１１に示す。図１１（ａ）は、周辺回路ＣＢＡが形成された半導体基板ＳＢのＹ方向に沿う断面を示している。図１１（ｂ）は、上述の図９及び図１０の（ａ）と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。
【0129】
図１１（ａ）に示すように、別途、シリコン基板等の半導体基板ＳＢ表面に、トランジスタＴＲを含む周辺回路ＣＢＡを形成する。また、周辺回路ＣＢＡを覆う絶縁層４０を形成する。絶縁層４０中には、周辺回路ＣＢＡに接続されるコンタクト、ビア、及び配線等を形成する。また、これらの構成を介して周辺回路ＣＢＡに電気的に接続されるとともに、絶縁層４０の表面に露出する複数の電極パッドＰＤｃを絶縁層４０中に形成する。
【0130】
このように周辺回路ＣＢＡが形成された半導体基板ＳＢの面を、図１１（ｂ）に示す支持基板ＳＳの積層体ＬＭ等が形成された面に対向させて配置する。
【0131】
この後、支持基板ＳＳ側の絶縁層５４と、半導体基板ＳＢ側の絶縁層４０とを接合する。これらの絶縁層５４，４０は、例えば予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５４，４０を接合する際には、絶縁層５４に形成された電極パッドＰＤｂと、絶縁層４０に形成された電極パッドＰＤｃとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。
【0132】
絶縁層５４，４０を接合した後、アニール処理を行って、電極パッドＰＤｂ，ＰＤｃを例えばＣｕ－Ｃｕ接合により接合させる。以上により、支持基板ＳＳと半導体基板ＳＢとが貼り合わされた、貼り合わせ基板が得られる。
【0133】
その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって、貼り合わせ基板から支持基板ＳＳを除去してソース線ＤＳＬａを露出させる。
【0134】
また、ソース線ＤＳＬａ下面に絶縁層６０を形成し、絶縁層６０を貫通するプラグＰＧ（図１参照）を形成する。また、絶縁層６０上に電極膜２０（図１参照）を形成する。これにより、ソース線ＳＬと電極膜２０とがプラグＰＧを介して電気的に接続される。
【0135】
また、周辺回路ＰＥＲが設けられ、積層体ＬＭを含む構成が貼り合わされた半導体基板ＳＢをダイシングブレード等によって切断し、個々の半導体記憶装置１に切り出す個片化処理を行う。このとき、積層体ＬＭの外周に設けられていたスクライブラインが略消失するが、例えば積層体ＬＭから切り離された積層体ＬＭｓを含む外周領域ＯＲとして、スクライブラインの一部が残る場合がある。
【0136】
以上により、実施形態１の半導体記憶装置１が製造される。
【0137】
（概括）
３次元不揮発性メモリ等の半導体記憶装置では、後にワード線に置き換えられる複数の窒化シリコン層と、複数のワード線間を絶縁することとなる複数の酸化シリコン層とを積層し、これらを貫通するメモリホール内にメモリ構造を形成する。
３次元不揮発性メモリ等の半導体記憶装置では、後にワード線に置き換えられる複数の窒化シリコン層と、複数のワード線間を絶縁することとなる複数の酸化シリコン層とを積層し、これらを貫通するメモリホール内にメモリ構造を形成する。
【0138】
半導体記憶装置の高集積化に伴って、窒化シリコン層と酸化シリコン層との積層数が増しており、エッチング処理によるメモリホール形成のスループットを高めることが望まれている。これまでメモリホールの形成に使用されていた０℃超の温度条件でのプラズマエッチングに替えて、０℃以下でフルオロカーボンガス及び水素ガスを用いたプラズマエッチングにすることで、窒化シリコン層のエッチングレートを飛躍的に高めることができる。
【0139】
一方で、このような低温エッチングの条件下では、窒化シリコン層のエッチング時に生成される堆積物によってメモリホールが先細りのテーパ形状となってしまい、メモリホール内に形成されるメモリ構造と、下層のソース線との導通が充分に得られないという課題が生じる。
【0140】
図１２を用いて、このような低温エッチングにおけるメモリホールのエッチングメカニズムについて説明する。
【0141】
図１２は、実施形態１および比較例にかかるメモリホールＭＨａ，ＭＨｘのエッチングメカニズムを示す模式図である。図１２（ａ）及び図１２（ｂ）は、比較例のメモリホールＭＨｘがエッチングにより形成される様子を示している。図１２（ｃ）は、実施形態１のメモリホールＭＨａがエッチングにより形成される様子を示している。
【0142】
図１２（ａ）に示すように、比較例においては、積層体に含まれる絶縁層ＯＬｘは全て等しい厚さを有する。このような積層体上にホールパターンを有するレジスト層７０を形成し、例えば低温下でフルオロカーボン系ガス及び水素ガスを用いたプラズマエッチングでレジスト層７０を介して積層体をエッチング加工することで、比較例のメモリホールＭＨｘが形成される。
【0143】
このようなエッチング処理においては、例えば絶縁層ＮＬ由来のシリコン及び窒素、フルオロカーボン系ガス由来のフッ素、及び水素ガス由来の水素等の反応混合物である堆積物Ｄｓｈを、メモリホールＭＨｘ側面等のエッチング加工面に付着させつつ、フルオロカーボンイオン（ＣＦｘ＋）等のイオン衝撃によってメモリホールＭＨｘが形成されていく。
【0144】
メモリホールＭＨｘ側面等に付着する堆積物Ｄｓｈは、例えば（ＮＨ４）ｘＳｉＦｙ，ＳｉＯｘＦｙ，ＮＨ４Ｆ，ＨＣＮ等を含んで生成される。これにより、堆積物ＤｓｈによるメモリホールＭＨｘの側壁保護効果も高まっていき、上部側でボーイング形状であったメモリホールＭＨｘは、次第に先細りのテーパ形状となっていく。
【0145】
このようなエッチング処理中、エッチングマスクであるレジスト層７０もまた、フルオロカーボンラジカル（ＣＦｘ＊）、及びフルオロカーボン中のフッ素ラジカル（Ｆ＊）等のエッチャントによって、若干ながらエッチングされていく。
【0146】
これにより、レジスト層７０のホールパターン開口部の側壁には、例えばレジスト層７０由来のカーボン、フルオロカーボン系ガス由来のカーボン及びフッ素等の反応混合物である堆積物Ｄｃｆが付着していく。このような堆積物Ｄｃｆは、例えばＣＦｘを含んで生成される。
【0147】
図１２（ｂ）に示すように、メモリホールＭＨｘが積層体を貫通し、下層のソース線ＤＳＬｂに到達した後、更にオーバーエッチングが行われる。メモリホールＭＨｘが下層側の積層体に達する時点では、メモリホールＭＨｘにいっそうテーパがつくほか、メモリホールＭＨｘのアスペクト比が高くなり、フルオロカーボンイオン（ＣＦｘ＋）等がメモリホールＭＨｘ底部に到達し難くなっている。このため、メモリホールＭＨｘは、よりいっそう先細りの形状となる。
【0148】
また、メモリホールＭＨｘがソース線ＤＳＬｂに到達する際には、ソース線ＤＳＬｂがエッチングされないようソース線ＤＳＬｂとの選択比をとるために、メモリホールＭＨｘ底部のソース線ＤＳＬｂ表面に、ＣＦｘ等が堆積しやすい条件であって、例えば支持基板を載置したステージを５０℃以上の高い温度に切り替えている。このとき、メモリホールＭＨｘ底面のソース線ＤＳＬｂ表面に堆積したＣＦｘ、及びソース線ＤＳＬｂ由来のシリコン等を含む混合物が、フルオロカーボンイオン（ＣＦｘ＋）の衝撃によってスパッタされて、堆積物Ｄｓｈの成分として追加される。
【0149】
このような堆積物Ｄｓｈ、及びＣＦｘ等の堆積物Ｄｃｆもまた、メモリホールＭＨｘが先細り形状となることを助長する。なお、上層の積層体を貫通するメモリホールを形成する際には、アモルファスシリコン層等が充填された下層のメモリホールに対してオーバーエッチングが行われることとなる。このため、上層のメモリホールの底面にも同様に、アモルファスシリコン層由来のシリコン等を含む堆積物Ｄｓｈ、及びＣＦｘ等の堆積物Ｄｃｆが堆積されるため、先細り形状となるものと考えられる。
【0150】
図１２（ｃ）に示すように、実施形態１の構成においては、先細り形状となりやすい積層体ＬＭａ下層側に、他の絶縁層ＯＬよりも厚い幾つかの絶縁層ＯＬｔが配置されている。これにより、これらの絶縁層ＯＬｔの高さ位置において、例えば窒化シリコン層等である絶縁層ＮＬから生成される堆積物Ｄｓｈの量が減少し、メモリホールＭＨａがテーパ形状となってしまうことを抑制することができる。
【0151】
また、絶縁層ＯＬｔの厚さ及び層数を調整することで、これらの絶縁層ＯＬｔの高さ位置においてボーイング形状を有するメモリホールＭＨａを形成することも可能である。このように、下部側でメモリホールＭＨａをボーイング形状とすることで、メモリホールＭＨａの底面積を効果的に広げることができる。
【0152】
ここで、積層体ＬＭａの最下層にも、他の絶縁層ＯＬよりも厚い絶縁層ＯＬｔを配置することも考えられる。しかしながら、本発明者らは、メモリホールＭＨａの底面積は、最下層の絶縁層ＯＬに至るまでの、より上層側で略決定づけられてしまうことを突き止めた。オーバーエッチングの際、メモリホールＭＨａの底部には、ソース線ＤＳＬｂからの堆積物Ｄｓｈ、及びＣＦｘ＊等の堆積物Ｄｃｆ等がいっそう付着しやすいためであると推測される。
【0153】
本発明者らによれば、積層体ＬＭａの最下面の高さに対する積層体ＬＭａの最上面の高さを１００％として、２０％以上５０％以下の高さ位置の範囲内において、メモリホールＭＨａのボーイング形状が得られやすく、また、このようなボーイング形状により、メモリホールＭＨａの底面積を増大させることが可能である。
【0154】
実施形態１の半導体記憶装置１の製造方法によれば、積層体ＬＭａの下層側の絶縁層ＯＬであって、積層体ＬＭａの最下層の絶縁層ＯＬを除く幾つかの絶縁層ＯＬｔを、積層体ＬＭａの上層側の絶縁層ＯＬよりも厚く形成する。また、メモリホールＭＨａを形成するときは、シリコンと窒素とを含む堆積物ＤｓｈをメモリホールＭＨａの側壁に付着させながら積層体ＬＭａをエッチングする。これにより、高エッチングレートの条件下で、ボトム径の広いメモリホールＭＨａを形成することができる。
【0155】
実施形態１の半導体記憶装置１の製造方法によれば、幾つかの絶縁層ＯＬｔは、積層体ＬＭａにおいて、積層体ＬＭａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の高さ位置に配置されている。
【0156】
このように、メモリホールＭＨａが下層のソース線ＤＳＬｂに到達し、オーバーエッチングが開始されるまでの適切な高さ位置に、幾つかの絶縁層ＯＬｔを配置することで、メモリホールＭＨａが２段ボーイング形状を有することとなり、ボトム径を効果的に広げることができる。
【0157】
（変形例）
次に、図１３を用いて、実施形態１の変形例の半導体記憶装置１ａについて説明する。変形例の半導体記憶装置１ａは、他の絶縁層ＯＬより厚い絶縁層ＯＬｔ，ＯＬｍが互いに異なる厚さを有する点が上述の実施形態１とは異なる。
次に、図１３を用いて、実施形態１の変形例の半導体記憶装置１ａについて説明する。変形例の半導体記憶装置１ａは、他の絶縁層ＯＬより厚い絶縁層ＯＬｔ，ＯＬｍが互いに異なる厚さを有する点が上述の実施形態１とは異なる。
【0158】
図１３は、実施形態１の変形例にかかる半導体記憶装置１ａの構成の一例を示すＸ方向に沿う断面図である。図１３には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭａｓの断面を示す。
【0159】
なお、図１３においては、上述の実施形態１と同様の構成には同様の符号を付し、その説明を省略する。
【0160】
図１３に示すように、変形例の半導体記憶装置１ａは、ソース線ＳＬ上に配置される第１の積層体としての積層体ＬＭａａと、積層体ＬＭａａ上に配置される積層体ＬＭａｂを含む積層体ＬＭｍを備える。
【0161】
積層体ＬＭａａは、複数のワード線ＷＬと、複数の第１の絶縁層としての絶縁層ＯＬとが、１層ずつ交互に積層された構成を有する。複数の絶縁層ＯＬのうち、積層体ＬＭａａの下層側の絶縁層ＯＬであって、積層体ＬＭａａの最下層の絶縁層ＯＬを除く幾つかの絶縁層ＯＬｔ，ＯＬｍは、積層体ＬＭｍの上層側の絶縁層ＯＬよりも厚い。また、これらの絶縁層ＯＬｔ，ＯＬｍのうち、絶縁層ＯＬｔは絶縁層ＯＬｍよりも更に厚い。
【0162】
より具体的には、幾つかの絶縁層ＯＬｔ，ＯＬｍは、積層体ＬＭａａにおいて、積層体ＬＭａａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。また、これらの絶縁層ＯＬｔ，ＯＬｍが配置される範囲内において、絶縁層ＯＬｔは、積層体ＬＭａａの積層方向の中央付近に配置されている。また、絶縁層ＯＬｍは、絶縁層ＯＬｔの上下にそれぞれ配置されている。
【0163】
なお、図１３の例では、２つの異なる層厚を有する２種類の絶縁層ＯＬｔ，ＯＬｍが示されているが、他の絶縁層ＯＬより厚い絶縁層ＯＬ（ＯＬｔ，ＯＬｍ・・・）が、３つ以上の異なる層厚を有する３種類以上の絶縁層ＯＬであってもよい。
【0164】
このように、変形例の積層体ＬＭａａは、幾つかの絶縁層ＯＬ（ＯＬｔ，ＯＬｍ・・・）において、積層体ＬＭａａの積層方向の中央部に向かうほど絶縁層ＯＬの厚さが増していくように構成されている。
【0165】
積層体ＬＭａｂは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。複数の絶縁層ＯＬのうち、積層体ＬＭａｂの下層側の絶縁層ＯＬであって、積層体ＬＭａｂの最下層の絶縁層ＯＬを除く幾つかの絶縁層ＯＬｔ，ＯＬｍは、積層体ＬＭｍの上層側の絶縁層ＯＬよりも厚い。また、これらの絶縁層ＯＬｔ，ＯＬｍのうち、絶縁層ＯＬｔは絶縁層ＯＬｍよりも更に厚い。
【0166】
より具体的には、幾つかの絶縁層ＯＬｔ，ＯＬｍは、積層体ＬＭａｂにおいて、積層体ＬＭａｂの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。また、これらの絶縁層ＯＬｔ，ＯＬｍが配置される範囲内において、絶縁層ＯＬｔは、積層体ＬＭａｂの積層方向の中央付近に配置されている。また、絶縁層ＯＬｍは、絶縁層ＯＬｔの上下にそれぞれ配置されている。
【0167】
なお、図１３の例では、２つの異なる層厚を有する２種類の絶縁層ＯＬｔ，ＯＬｍが示されているが、他の絶縁層ＯＬより厚い絶縁層ＯＬ（ＯＬｔ，ＯＬｍ・・・）が、３つ以上の異なる層厚を有する３種類以上の絶縁層ＯＬであってもよい。
【0168】
このように、変形例の積層体ＬＭａｂは、幾つかの絶縁層ＯＬ（ＯＬｔ，ＯＬｍ・・・）において、積層体ＬＭａｂの積層方向の中央部に向かうほど絶縁層ＯＬの厚さが増していくように構成されている。
【0169】
積層体ＬＭｍが以上のように構成されることで、変形例の半導体記憶装置１ａにおいても、積層体ＬＭａａに配置されるピラーＰＬａ、及び積層体ＬＭａｂに配置されるピラーＰＬｂは、いずれも２段ボーイング形状を有する。
【0170】
すなわち、ピラーＰＬａは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＯＬｔ，ＯＬｍの高さ位置に配置されている。また、絶縁層ＯＬｔ，ＯＬｍのうち、積層体ＬＭａａの積層方向中央部の絶縁層ＯＬｔの高さ位置において、ピラーＰＬａ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0171】
また、ピラーＰＬｂは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＯＬｔ，ＯＬｍの高さ位置に配置されている。また、絶縁層ＯＬｔ，ＯＬｍのうち、積層体ＬＭａｂの積層方向中央部の絶縁層ＯＬｔの高さ位置において、ピラーＰＬｂ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0172】
このように、他の絶縁層ＯＬより厚い絶縁層ＯＬｔ，ＯＬｍの互いの厚さを異ならせた場合にも、２段ボーイング形状を有するピラーＰＬａ，ＰＬｂを形成することができる。
【0173】
半導体記憶装置１ａの外周領域ＯＲに配置される積層体ＬＭａｓは、積層体ＬＭｍがリプレース処理を受ける前の状態を保っている。したがって、積層体ＬＭａｓは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａｓａ，ＬＭａｓｂを備える。また、積層体ＬＭａｓａ，ＬＭａｓｂは、上述の積層体ＬＭａａ，ＬＭａｂの絶縁層ＯＬｔ，ＯＬｍと対応する位置に、他の絶縁層ＯＬより厚く、互いに厚さの異なる幾つかの絶縁層ＯＬｔ，ＯＬｍをそれぞれ有する。
【0174】
変形例の半導体記憶装置１ａの製造方法によれば、積層体ＬＭａａの積層方向に並ぶ幾つかの絶縁層ＯＬｔ，ＯＬｍにおいて、積層体ＬＭａａの積層方向の中央部に向かうほど絶縁層ＯＬｔ，ＯＬｍの厚さが増していく。
【0175】
このように、絶縁層ＯＬｔの上下の絶縁層ＯＬｍを絶縁層ＯＬｔより若干薄くすることによって、幾つかの絶縁層ＯＬｔ，ＯＬｍのトータルの層厚を、例えば上述の実施形態１における幾つかの絶縁層ＯＬｔのトータルの層厚よりも減少させることができる。一方で、ボーイング形状が得られやすい高さ位置の中央付近に絶縁層ＯＬｍよりも更に厚い絶縁層ＯＬｔを配置する。これにより、エッチングレートの低下を抑制しつつ、２段ボーイング形状のメモリホールＭＨａを形成することができる。
【0176】
また、上記構成のように、絶縁層ＯＬｔ，ＯＬｍの厚さを異ならせ、さらに、より厚い絶縁層ＯＬｔを絶縁層ＯＬｍよりも積層方向の中央寄りに配置することで、メモリホールＭＨａ下部のボーイング形状をいっそう精密に制御することができる。
【0177】
変形例の半導体記憶装置１ａの製造方法によれば、その他、上述の実施形態１の半導体記憶装置１の製造方法と同様の効果を奏する。
【0178】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、絶縁層ＮＬに含有される酸素の比率を高める点が、上述の実施形態１とは異なる。
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、絶縁層ＮＬに含有される酸素の比率を高める点が、上述の実施形態１とは異なる。
【0179】
図１４は、実施形態２にかかる半導体記憶装置２の構成の一例を示すＸ方向に沿う断面図である。図１４には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｂｓの断面を示す。
【0180】
なお、図１４においては、上述の実施形態１と同様の構成には同様の符号を付し、その説明を省略する。
【0181】
図１４に示すように、実施形態２の半導体記憶装置２は、ソース線ＳＬ上に配置される第１の積層体としての積層体ＬＭｂａと、積層体ＬＭｂａ上に配置される第３の積層体としての積層体ＬＭｂｂとを含む積層体ＬＭｎを備える。
【0182】
積層体ＬＭｂａは、複数の第１の導電層としてのワード線ＷＬと、複数の第１の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。積層体ＬＭｂａの複数の絶縁層ＯＬは、全て実質的に等しい厚さを有する。
【0183】
積層体ＬＭｂｂは、複数の第２の導電層としてのワード線ＷＬと、複数の第３の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された構成を有する。積層体ＬＭｂｂの複数の絶縁層ＯＬは、全て実質的に等しい厚さを有する。
【0184】
また、半導体記憶装置２の外周領域ＯＲに配置される積層体ＬＭｂｓは、ソース線ＳＬ上に配置される積層体ＬＭｂｓａと、積層体ＬＭｂｓａ上に配置される積層体ＬＭｂｓｂとを備える。また、積層体ＬＭｂｓａ，ＬＭｂｓｂが備える複数の第２の絶縁層としての絶縁層ＯＬは、上述の積層体ＬＭｂａ，ＬＭｂｂと同様、全て実質的に等しい厚さを有する。
【0185】
その一方で、積層体ＬＭｂｓａは、窒化シリコン層等である複数の第１の絶縁層としての絶縁層ＮＬと、複数の絶縁層ＮＬのうち積層体ＬＭｂｓａの下層側の絶縁層ＮＬであって、積層体ＬＭｂｓａの最下層の絶縁層ＮＬを除く幾つかの絶縁層ＮＬに替えて、積層体ｂｓａの上層側の絶縁層ＮＬよりも高い比率で酸素を含有する幾つかの第１の絶縁層としての絶縁層ＮＯＬと、を備えている。
【0186】
より具体的には、絶縁層ＮＯＬは、例えば酸窒化シリコン層等であって、他の絶縁層ＮＬと略等しい層厚を備える。また、絶縁層ＮＯＬは、積層体ＬＭｂａにおいて、積層体ＬＭｂｓａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0187】
酸窒化シリコン層等である絶縁層ＮＯＬは、例えばプラズマＣＶＤ法等を用い、モノシラン（ＳｉＨ４）等のシラン系ガス、及びアンモニア（ＮＨ３）ガス等の窒化ガスに加え、酸素（Ｏ２）ガス等の酸化ガスを添加して形成される。
【0188】
同様に、第４の積層体としての積層体ＬＭｂｓｂは、複数の第４の絶縁層としての絶縁層ＮＬと、複数の絶縁層ＮＬのうち積層体ＬＭｂｓｂの下層側の絶縁層ＮＬであって、積層体ＬＭｂｓｂの最下層の絶縁層ＮＬを除く幾つかの絶縁層ＮＬに替えて、積層体ｂｓｂの上層側の絶縁層ＮＬよりも高い比率で酸素を含有する幾つかの第４の絶縁層としての絶縁層ＮＯＬと、を備えている。
【0189】
より具体的には、絶縁層ＮＯＬは、積層体ＬＭｂｓｂにおいて、積層体ＬＭｂｓｂの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0190】
ここで、積層体ＬＭｂｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが、下層側に酸素を含む幾つかの絶縁層ＮＯＬをそれぞれ備えることで、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、やはり、これらの絶縁層ＮＯＬから生成される堆積物Ｄｓｈが、他の絶縁層ＮＬから生成される堆積物Ｄｓｈよりも減少する。
【0191】
よって、実施形態２の半導体記憶装置２においても、積層体ＬＭｂａに配置されるピラーＰＬａ、及び積層体ＬＭｂｂに配置されるピラーＰＬｂは、いずれも２段ボーイング形状を有する。
【0192】
すなわち、ピラーＰＬａは、下部と上部とにそれぞれ第１及び第２のボーイング形状としてのボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬの高さ位置に配置されている。また、ピラーＰＬｂは、下部と上部とにそれぞれ第３及び第４のボーイング形状としてのボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬの高さ位置に配置されている。
【0193】
このように、酸窒化シリコン層等である絶縁層ＮＯＬを積層体ＬＭｂｓの適切な位置に配置した場合にも、２段ボーイング形状を有するピラーＰＬａ，ＰＬｂを形成することができる。
【0194】
このとき、積層体ＬＭｂｓに含める絶縁層ＮＯＬの酸化度および層数を調整することで、それぞれのピラーＰＬａ，ＰＬｂに形成されるボーイング形状をも調整し、これらのピラーＰＬａ，ＰＬｂ底面の径、及び底面積を所望の大きさに広げることができる。
【0195】
より好ましくは、絶縁層ＮＯＬの組成を、例えばシリコンが３０ａｔｍ％以上４５ａｔｍ％以下、窒素が３５ａｔｍ％以上５５ａｔｍ％以下、水素が２０ａｔｍ％以上３０ａｔｍ％以下、酸素が１０ａｔｍ％以上２０ａｔｍ％以下の比率となるよう調整することができる。
【0196】
実施形態２の半導体記憶装置２の製造方法によれば、複数の絶縁層ＮＬのうち積層体ＬＭｂｓａの下層側の絶縁層ＮＬであって、積層体ＬＭｂｓａの最下層の絶縁層ＮＬを除く幾つかの絶縁層ＮＯＬに、積層体ｂｓａの上層側の絶縁層ＮＬよりも高い比率で酸素を含有させ、メモリホールＭＨａを形成するときは、シリコンと窒素とを含む堆積物ＤｓｈをメモリホールＭＨａの側壁に付着させながら積層体ＬＭａをエッチングする。これにより、高エッチングレートの条件下で、ボトム径の広いメモリホールＭＨａを形成することができる。
【0197】
実施形態２の半導体記憶装置２の製造方法によれば、幾つかの絶縁層ＮＯＬを、積層体ＬＭｂｓａにおいて、積層体ＬＭｂｓａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の高さ位置に形成する。
【0198】
このように、メモリホールＭＨａが下層のソース線ＤＳＬｂに到達し、オーバーエッチングが開始されるまでの適切な高さ位置に、幾つかの絶縁層ＮＯＬを配置することで、メモリホールＭＨａが２段ボーイング形状を有することとなり、ボトム径を効果的に広げることができる。
【0199】
実施形態２の半導体記憶装置２の製造方法によれば、３０ａｔｍ％以上４５ａｔｍ％以下のシリコンと、３５ａｔｍ％以上５５ａｔｍ％以下の窒素と、１０ａｔｍ％以上２０ａｔｍ％以下の酸素と、をそれぞれ含むように幾つかの絶縁層ＮＯＬを形成する。
【0200】
このように、絶縁層ＮＯＬに含まれる窒素と酸素との比率を適正に調整することで、所望のボトム径および底面積を有するメモリホールＭＨａを形成することができる。
【0201】
実施形態２の半導体記憶装置２の製造方法によれば、その他、上述の実施形態１の半導体記憶装置１の製造方法と同様の効果を奏する。
【0202】
（変形例）
次に、図１５を用いて、実施形態２の変形例の半導体記憶装置２ａについて説明する。変形例の半導体記憶装置２ａは、絶縁層ＮＯＬ，ＮＯＬｃの酸素比率が互いに異なる点が上述の実施形態２とは異なる。
次に、図１５を用いて、実施形態２の変形例の半導体記憶装置２ａについて説明する。変形例の半導体記憶装置２ａは、絶縁層ＮＯＬ，ＮＯＬｃの酸素比率が互いに異なる点が上述の実施形態２とは異なる。
【0203】
図１５は、実施形態２の変形例にかかる半導体記憶装置２ａの構成の一例を示すＸ方向に沿う断面図である。図１５には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｃｓの断面を示す。
【0204】
なお、図１５においては、上述の実施形態２と同様の構成には同様の符号を付し、その説明を省略する。
【0205】
図１５に示すように、変形例の半導体記憶装置２ａもまた、上述の実施形態２と同様、全ての絶縁層ＯＬの厚さが実質的に等しい積層体ＬＭｎを備える。これは、外周領域ＯＲに配置され、ソース線ＳＬ上に配置される積層体ＬＭｃｓａと、積層体ＬＭｃｓａ上に配置される積層体ＬＭｃｓｂとを備える積層体ＬＭｃｓについても同様である。
【0206】
その一方で、積層体ＬＭｃｓａでは、上述の実施形態２の積層体ＬＭｂｓａの幾つかの絶縁層ＮＯＬの一部が、絶縁層ＮＯＬよりも酸素比率の低い酸窒化シリコン層等である絶縁層ＮＯＬｃとなっている。より具体的には、例えばいずれも酸窒化シリコン層等である絶縁層ＮＯＬ，ＮＯＬｃのうち、絶縁層ＮＯＬに比べて絶縁層ＮＯＬｃの酸化度が低い。
【0207】
より具体的には、幾つかの絶縁層ＮＯＬ，ＮＯＬｃは、他の絶縁層ＮＬと略等しい層厚をそれぞれ有しており、積層体ＬＭｃｓａにおいて、積層体ＬＭｃｓａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0208】
この場合であっても、絶縁層ＮＯＬ，ＮＯＬｃのいずれの組成も、これらの絶縁層ＮＯＬ，ＮＯＬｃの酸素比率を異ならせつつ、例えばシリコンが３０ａｔｍ％以上４５ａｔｍ％以下、窒素が３５ａｔｍ％以上５５ａｔｍ％以下、水素が２０ａｔｍ％以上３０ａｔｍ％以下、酸素が１０ａｔｍ％以上２０ａｔｍ％以下の比率となるよう調整することができる。
【0209】
また、これらの絶縁層ＮＯＬ，ＮＯＬｃが配置される範囲内において、酸化度の高い絶縁層ＮＯＬは、積層体ＬＭｃｓａの積層方向の中央付近に配置されている。また、酸化度の低い絶縁層ＮＯＬｃは、絶縁層ＮＯＬの上下にそれぞれ配置されている。
【0210】
これと同様に、積層体ＬＭｃｓｂでは、上述の実施形態２の積層体ＬＭｂｓｂの幾つかの絶縁層ＮＯＬの一部が、絶縁層ＮＯＬよりも酸素比率の低い酸窒化シリコン層等である絶縁層ＮＯＬｃとなっている。
【0211】
より具体的には、幾つかの絶縁層ＮＯＬ，ＮＯＬｃは、積層体ＬＭｃｓｂにおいて、積層体ＬＭｃｓｂの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。また、これらの絶縁層ＮＯＬ，ＮＯＬｃが配置される範囲内において、酸化度の高い絶縁層ＮＯＬは、積層体ＬＭｃｓｂの積層方向の中央付近に配置されている。また、酸化度の低い絶縁層ＮＯＬｃは、絶縁層ＮＯＬの上下にそれぞれ配置されている。
【0212】
なお、図１５の例では、積層体ＬＭｃｓａ，ＬＭｃｓｂにそれぞれ含まれる２つの異なる酸素比率を有する２種類の絶縁層ＮＯＬ，ＮＯＬｃが示されているが、酸素を含有する絶縁層ＮＯＬが、３つ以上の異なる酸素比率を有する３種類以上の絶縁層ＮＯＬであってもよい。
【0213】
このように、変形例の積層体ＬＭｃｓａ，ＬＭｃｓｂはそれぞれが、幾つかの絶縁層ＮＯＬ（ＮＯＬ，ＮＯＬｃ・・・）において、積層体ＬＭｃｓａ，ｃｓｂの積層方向のそれぞれの中央部に向かうほど、絶縁層ＮＯＬの酸素比率が増していくように構成されている。
【0214】
ここで、積層体ＬＭｃｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが、下層側に酸素比率の異なる幾つかの絶縁層ＮＯＬ，ＮＯＬｃをそれぞれ備えるように構成されることによっても、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、２段ボーイング形状を有するメモリホールＭＨａ，ＭＨｂが得られる。
【0215】
すなわち、積層体ＬＭｂａに配置されるピラーＰＬａは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬ，ＮＯＬｃの高さ位置に配置されている。また、絶縁層ＮＯＬ，ＮＯＬｃのうち、積層体ＬＭｂａの積層方向中央部の絶縁層ＮＯＬの高さ位置において、ピラーＰＬａ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0216】
同様に、積層体ＬＭｂｂに配置されるピラーＰＬｂは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬ，ＮＯＬｃの高さ位置に配置されている。また、絶縁層ＮＯＬ，ＮＯＬｃのうち、積層体ＬＭｂｂの積層方向中央部の絶縁層ＮＯＬの高さ位置において、ピラーＰＬｂ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0217】
変形例の半導体記憶装置２ａの製造方法によれば、積層体ＬＭｃｓａの積層方向に並ぶ幾つかの絶縁層ＮＯＬ，ＮＯＬｃにおいて、積層体ＬＭｃｓａの積層方向の中央部に向かうほど含有される酸素の比率が増していくように、幾つかの絶縁層ＮＯＬ，ＮＯＬｃを形成する。
【0218】
酸素を所定の比率で含む絶縁層ＮＯＬは、窒化シリコン層等である絶縁層ＮＬに比べて、低温プラズマエッチングにおけるエッチングレートが低下する。一方で、上述のように、積層体ＬＭｃｓａの最下面の高さに対する積層体ＬＭｃｓａの最上面の高さを１００％として、例えば２０％以上５０％以下の高さ位置において、メモリホールＭＨａのボーイング形状が得られやすいことが判明している。
【0219】
したがって、ボーイング形状が得られやすい高さ位置の中央付近に酸素比率の高い絶縁層ＮＯＬを配置し、絶縁層ＮＯＬの上下に配置される絶縁層ＮＯＬｃの酸素比率を下げることで、エッチングレートの低下を抑制しつつ、２段ボーイング形状のメモリホールＭＨａを形成することができる。
【0220】
また、上記構成のように、絶縁層ＮＯＬ，ＮＯＬｃの酸素比率を異ならせ、さらに、より酸素比率の高い絶縁層ＮＯＬを絶縁層ＮＯＬｃよりも積層方向の中央寄りに配置することで、メモリホールＭＨａ下部のボーイング形状をいっそう精密に制御することができる。
【0221】
変形例の半導体記憶装置２ａの製造方法によれば、その他、上述の実施形態２の半導体記憶装置２の製造方法と同様の効果を奏する。
【0222】
［実施形態３］
以下、図面を参照して実施形態３について詳細に説明する。実施形態３においては、１つの絶縁層ＮＯＬを異種層で構成する点が、上述の実施形態２とは異なる。
以下、図面を参照して実施形態３について詳細に説明する。実施形態３においては、１つの絶縁層ＮＯＬを異種層で構成する点が、上述の実施形態２とは異なる。
【0223】
以下に説明するように、幾つかの絶縁層ＮＬを、上述の実施形態２のように酸窒化シリコン層等である絶縁層ＮＯＬに置き換えるのではなく、例えば絶縁層ＮＬと絶縁層ＮＯＬとの積層構造とすることによっても、幾つかの絶縁層ＮＬにおいて酸素の比率を高めることが可能である。
【0224】
図１６は、実施形態３にかかる半導体記憶装置３の構成の一例を示すＸ方向に沿う断面図である。図１６には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｄｓの断面を示す。
【0225】
なお、図１６においては、上述の実施形態１，２と同様の構成には同様の符号を付し、その説明を省略する。
【0226】
図１６に示すように、実施形態３の半導体記憶装置３もまた、上述の実施形態２と同様、全ての絶縁層ＯＬの厚さが実質的に等しい積層体ＬＭｎを備える。これは、外周領域ＯＲに配置され、ソース線ＳＬ上に配置される積層体ＬＭｄｓａと、積層体ＬＭｄｓａ上に配置される積層体ＬＭｄｓｂとを備える積層体ＬＭｄｓについても同様である。
【0227】
その一方で、積層体ＬＭｄｓａは、上述の実施形態２の積層体ＬＭｂｓａの幾つかの絶縁層ＮＯＬに替えて、異種層がそれぞれ積層された幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬを備える。つまり、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬのそれぞれは、絶縁層ＮＬと絶縁層ＮＯＬとが積層された構成を有し、１種の層のみで構成される他の絶縁層ＮＬと略等しい層厚を有する。
【0228】
より具体的には、個々の絶縁層ＮＬ／ＮＯＬ／ＮＬは、絶縁層ＮＬ／ＮＯＬ／ＮＬの積層方向の中央部に絶縁層ＮＯＬが配置され、絶縁層ＮＯＬの上下にそれぞれ絶縁層ＮＬが配置されている。
【0229】
また、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬは、積層体ＬＭｃｓａにおいて、積層体ＬＭｃｓａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0230】
これと同様に、積層体ＬＭｄｓｂは、上述の実施形態２の積層体ＬＭｂｓｂの幾つかの絶縁層ＮＯＬに替えて、異種層がそれぞれ積層された幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬを備える。また、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬは、積層体ＬＭｃｓａにおいて、積層体ＬＭｃｓａの最下面に対する最上面の高さを１００％として、２０％以上５０％以下の範囲内で、これらの高さ位置の少なくともいずれかの高さ位置に配置されている。
【0231】
ここで、積層体ＬＭｄｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが、下層側に異種層が積層された幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬをそれぞれ備えるように構成されることによっても、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、２段ボーイング形状を有するメモリホールＭＨａ，ＭＨｂが得られる。
【0232】
すなわち、積層体ＬＭｂａに配置されるピラーＰＬａは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＬ／ＮＯＬ／ＮＬの高さ位置に配置されている。同様に、積層体ＬＭｂｂに配置されるピラーＰＬｂは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＬ／ＮＯＬ／ＮＬの高さ位置に配置されている。
【0233】
このとき、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＬ，ＮＯＬのそれぞれの層厚、及び絶縁層ＮＯＬの酸素比率を調整することで、それぞれのピラーＰＬａ，ＰＬｂに形成されるボーイング形状をも調整し、これらのピラーＰＬａ，ＰＬｂ底面の径、及び底面積を所望の大きさに広げることができる。
【0234】
この場合、絶縁層ＮＯＬの組成もまた、例えばシリコンが３０ａｔｍ％以上４５ａｔｍ％以下、窒素が３５ａｔｍ％以上５５ａｔｍ％以下、水素が２０ａｔｍ％以上３０ａｔｍ％以下、酸素が１０ａｔｍ％以上２０ａｔｍ％以下の比率となるよう調整することができる。
【0235】
実施形態３の半導体記憶装置３の製造方法によれば、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬのそれぞれが、絶縁層ＮＬと絶縁層ＮＯＬとの積層構造を有するように幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬを形成し、メモリホールＭＨａを形成するときは、シリコンと窒素とを含む堆積物ＤｓｈをメモリホールＭＨａの側壁に付着させながら積層体ＬＭａをエッチングする。これにより、高エッチングレートの条件下で、ボトム径の広いメモリホールＭＨａを形成することができる。
【0236】
実施形態３の半導体記憶装置３の製造方法によれば、絶縁層ＮＯＬと、積層体ＬＭｃｓａの積層方向に絶縁層ＮＯＬを挟む絶縁層ＮＬと、を有するように幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬを形成する。
【0237】
これにより、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＯＬのトータルの層厚を、例えば上述の実施形態２における幾つかの絶縁層ＮＯＬのトータルの層厚よりも減少させることができる。よって、絶縁層ＮＬに比べてエッチングレートの低い絶縁層ＮＯＬの層厚が増大することを抑制し、メモリホールＭＨａを高スループットで形成することができる。
【0238】
実施形態３の半導体記憶装置３の製造方法によれば、その他、上述の実施形態１，２の半導体記憶装置１，２の製造方法と同様の効果を奏する。
【0239】
（変形例１）
次に、図１７を用いて、実施形態３の変形例１の半導体記憶装置３ａについて説明する。変形例１の半導体記憶装置３ａは、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬに挿入される絶縁層ＮＯＬ，ＮＯＬｅの層厚が互いに異なる点が上述の実施形態３とは異なる。
次に、図１７を用いて、実施形態３の変形例１の半導体記憶装置３ａについて説明する。変形例１の半導体記憶装置３ａは、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬに挿入される絶縁層ＮＯＬ，ＮＯＬｅの層厚が互いに異なる点が上述の実施形態３とは異なる。
【0240】
図１７は、実施形態３の変形例１にかかる半導体記憶装置３ａの構成の一例を示すＸ方向に沿う断面図である。図１７には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｅｓの断面を示す。
【0241】
なお、図１７においては、上述の実施形態３と同様の構成には同様の符号を付し、その説明を省略する。
【0242】
図１７に示すように、変形例１の半導体記憶装置３ａもまた、上述の実施形態３と同様、全ての絶縁層ＯＬの厚さが実質的に等しい積層体ＬＭｎを備える。これは、外周領域ＯＲに配置され、ソース線ＳＬ上に配置される積層体ＬＭｅｓａと、積層体ＬＭｅｓａ上に配置される積層体ＬＭｅｓｂとを備える積層体ＬＭｅｓについても同様である。
【0243】
その一方で、積層体ＬＭｅｓａでは、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬのうち、絶縁層ＮＬ／ＮＯＬｅ／ＮＬに含まれる絶縁層ＮＯＬｅが、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＯＬよりも薄い。また、絶縁層ＮＬ／ＮＯＬｅ／ＮＬに含まれる絶縁層ＮＬが、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＬよりも厚い。
【0244】
すなわち、個々の絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬも、他の絶縁層ＮＬと略等しい層厚を有しており、また、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＯＬと絶縁層ＮＬとの層厚の比率と、絶縁層ＮＬ／ＮＯＬｅ／ＮＬに含まれる絶縁層ＮＯＬｅと絶縁層ＮＬとの層厚の比率とが異なっている。
【0245】
このとき、絶縁層ＮＯＬ，ＮＯＬｅのいずれの組成もまた、例えばシリコンが３０ａｔｍ％以上４５ａｔｍ％以下、窒素が３５ａｔｍ％以上５５ａｔｍ％以下、水素が２０ａｔｍ％以上３０ａｔｍ％以下、酸素が１０ａｔｍ％以上２０ａｔｍ％以下の比率となるよう調整することができる。
【0246】
このように、変形例１の積層体ＬＭｅｓａは、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ（ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬ・・・）において、積層体ＬＭｅｓａの積層方向の中央部に向かうほど、挿入される絶縁層ＮＯＬの層厚が増し、絶縁層ＮＯＬを上下に挟む絶縁層ＮＬの層厚が減少していくように構成されている。
【0247】
これと同様に、積層体ＬＭｅｓｂでは、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬのうち、絶縁層ＮＬ／ＮＯＬｅ／ＮＬに含まれる絶縁層ＮＯＬｅが、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＯＬよりも薄い。また、絶縁層ＮＬ／ＮＯＬｅ／ＮＬに含まれる絶縁層ＮＬが、絶縁層ＮＬ／ＮＯＬ／ＮＬに含まれる絶縁層ＮＬよりも厚い。
【0248】
なお、図１７の例では、積層体ＬＭｅｓａ，ＬＭｅｓｂにそれぞれ含まれる２つの異なる層厚比率を有する２種類の絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬが示されているが、これらに挿入される絶縁層ＮＯＬが３つ以上の異なる層厚を有する、３種類以上の絶縁層ＮＬ／ＮＯＬ／ＮＬを有していてもよい。
【0249】
このように、変形例１の積層体ＬＭｅｓａ，ＬＭｅｓｂは、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ（ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬ・・・）において、積層体ＬＭｅｓａ，ＬＭｅｓｂの積層方向のそれぞれの中央部に向かうほど、挿入される絶縁層ＮＯＬの層厚が増し、絶縁層ＮＯＬを上下に挟む絶縁層ＮＬの層厚が減少していくように構成されている。
【0250】
ここで、積層体ＬＭｅｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが、挿入される絶縁層ＮＯＬ．ＮＯＬｅの層厚が異なる幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬを備えるように構成されることによっても、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、２段ボーイング形状を有するメモリホールＭＨａ，ＭＨｂが得られる。
【0251】
すなわち、積層体ＬＭｂａに配置されるピラーＰＬａは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬの高さ位置に配置されている。また、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬのうち、絶縁層ＮＬ／ＮＯＬ／ＮＬの高さ位置において、ピラーＰＬａ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0252】
同様に、積層体ＬＭｂｂに配置されるピラーＰＬｂは、下部と上部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬの高さ位置に配置されている。また、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬのうち、絶縁層ＮＬ／ＮＯＬ／ＮＬの高さ位置において、ピラーＰＬｂ下部のボーイング形状の径、及びＸＹ平面の断面積が最大となっていてよい。
【0253】
変形例１の半導体記憶装置３ａによれば、積層体ＬＭｅｓａの積層方向に並ぶ幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／Ｎにおいて、積層方向の中央部に向かうほど絶縁層ＮＯＬの厚さが増していくように、幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／Ｎを形成する。
【0254】
このように、ボーイング形状が得られやすい高さ位置の中央付近の絶縁層ＮＬ／ＮＯＬ／ＮＬに挿入される絶縁層ＮＯＬを厚くし、上下の絶縁層ＮＬ／ＮＯＬｅ／ＮＬの絶縁層ＮＯＬｅを薄くすることによっても、上述の実施形態２の変形例と同様、エッチングレートの低下を抑制しつつ、２段ボーイング形状のメモリホールＭＨａを形成することができる。
【0255】
また、上記構成のように、絶縁層ＮＬ／ＮＯＬ／ＮＬ，ＮＬ／ＮＯＬｅ／ＮＬに挿入される絶縁層ＮＯＬ，ＮＯＬｅの層厚を異ならせ、さらに、より厚い絶縁層ＮＯＬを絶縁層ＮＯＬｅよりも積層方向の中央寄りに配置することで、メモリホールＭＨａ下部のボーイング形状をいっそう精密に制御することができる。
【0256】
変形例１の半導体記憶装置３ａの製造方法によれば、その他、上述の実施形態３の半導体記憶装置３の製造方法と同様の効果を奏する。
【0257】
（変形例２）
次に、図１８を用いて、実施形態３の変形例２の半導体記憶装置３ｂについて説明する。変形例２の半導体記憶装置３ｂは、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが積層された絶縁層ＮＯＬｍを有する点が上述の実施形態３とは異なる。
次に、図１８を用いて、実施形態３の変形例２の半導体記憶装置３ｂについて説明する。変形例２の半導体記憶装置３ｂは、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが積層された絶縁層ＮＯＬｍを有する点が上述の実施形態３とは異なる。
【0258】
図１８は、実施形態３の変形例２にかかる半導体記憶装置３ｂの構成の一例を示すＸ方向に沿う断面図である。図１８（ａ）には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｆｓの断面を示す。図１８（ｂ）には、積層体ＬＭｆｓが備える絶縁層ＮＯＬｍの部分拡大図を示す。
【0259】
なお、図１８においては、上述の実施形態３と同様の構成には同様の符号を付し、その説明を省略する。
【0260】
図１８に示すように、変形例２の半導体記憶装置３ｂもまた、上述の実施形態３と同様、全ての絶縁層ＯＬの厚さが実質的に等しい積層体ＬＭｎを備える。これは、外周領域ＯＲに配置され、ソース線ＳＬ上に配置される積層体ＬＭｆｓａと、積層体ＬＭｆｓａ上に配置される積層体ＬＭｆｓｂとを備える積層体ＬＭｆｓについても同様である。
【0261】
その一方で、積層体ＬＭｆｓａは、上述の実施形態３の積層体ＬＭｄｓａの幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬに替えて、幾つかの絶縁層ＮＯＬｍを有する。これと同様に、積層体ＬＭｆｓｂは、上述の実施形態３の積層体ＬＭｄｓｂの幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬに替えて、幾つかの絶縁層ＮＯＬｍを有する。
【0262】
これらの絶縁層ＮＯＬｍのそれぞれは、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが１層ずつ交互に積層された構成を有する。個々の絶縁層ＮＯＬｍの最下層および最下層には絶縁層ＮＬが配置される。
【0263】
このような積層構造を有する絶縁層ＮＯＬｍは、例えばプラズマＣＶＤ法等を用い、モノシラン（ＳｉＨ４）等のシラン系ガス、及びアンモニア（ＮＨ３）ガス等の窒化ガスに、間欠的に酸素（Ｏ２）ガス等の酸化ガスを添加することで形成することが可能である。
【0264】
ここで、積層体ＬＭｆｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが幾つかの絶縁層ＮＯＬｍを備えるように構成されることによっても、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、２段ボーイング形状を有するメモリホールＭＨａ，ＭＨｂが得られる。
【0265】
すなわち、積層体ＬＭｂａに配置されるピラーＰＬａは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬｍの高さ位置に配置されている。同様に、積層体ＬＭｂｂに配置されるピラーＰＬｂは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬｍの高さ位置に配置されている。
【0266】
変形例２の半導体記憶装置３ｂの製造方法によれば、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが１層ずつ交互に積層された構造を有するように幾つかの絶縁層ＮＯＬｍを形成する。これにより、絶縁層ＮＯＬｍにおける酸素比率をより精密に調整することができ、メモリホールＭＨａ下部のボーイング形状をいっそう精密に制御することができる。
【0267】
変形例２の半導体記憶装置３ｂの製造方法によれば、その他、上述の実施形態３の半導体記憶装置３の製造方法と同様の効果を奏する。
【0268】
（変形例３）
次に、図１９を用いて、実施形態３の変形例３の半導体記憶装置３ｃについて説明する。変形例３の半導体記憶装置３ｃは、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが異なる間隔で積層された絶縁層ＮＯＬｇを有する点が上述の実施形態３とは異なる。
次に、図１９を用いて、実施形態３の変形例３の半導体記憶装置３ｃについて説明する。変形例３の半導体記憶装置３ｃは、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが異なる間隔で積層された絶縁層ＮＯＬｇを有する点が上述の実施形態３とは異なる。
【0269】
図１９は、実施形態３の変形例３にかかる半導体記憶装置３ｃの構成の一例を示すＸ方向に沿う断面図である。図１９（ａ）には、メモリ領域ＭＲに配置されるピラーＰＬ、及び外周領域ＯＲに配置されるリプレース未処理の積層体ＬＭｇｓの断面を示す。図１９（ｂ）には、積層体ＬＭｇｓが備える絶縁層ＮＯＬｇの部分拡大図を示す。
【0270】
なお、図１９においては、上述の実施形態３と同様の構成には同様の符号を付し、その説明を省略する。
【0271】
図１９に示すように、変形例３の半導体記憶装置３ｃもまた、上述の実施形態３と同様、全ての絶縁層ＯＬの厚さが実質的に等しい積層体ＬＭｎを備える。これは、外周領域ＯＲに配置され、ソース線ＳＬ上に配置される積層体ＬＭｇｓａと、積層体ＬＭｇｓａ上に配置される積層体ＬＭｇｓｂとを備える積層体ＬＭｇｓについても同様である。
【0272】
その一方で、積層体ＬＭｇｓａは、上述の実施形態３の積層体ＬＭｄｓａの幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬに替えて、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが１層ずつ交互に積層された構成をそれぞれ有する幾つかの絶縁層ＮＯＬｇを備える。
【0273】
これと同様に、積層体ＬＭｇｓｂは、上述の実施形態３の積層体ＬＭｄｓｂの幾つかの絶縁層ＮＬ／ＮＯＬ／ＮＬに替えて、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとが１層ずつ交互に積層された構成をそれぞれ有する幾つかの絶縁層ＮＯＬｇを備える。
【0274】
これらの絶縁層ＮＯＬｇのそれぞれにおいては、複数の絶縁層ＮＬが１つの絶縁層ＮＯＬｇ内で異なる層厚を有しており、絶縁層ＮＯＬｇの積層方向の中央寄りほど絶縁層ＮＬが薄くなっていく。すなわち、絶縁層ＮＯＬｇの積層方向の中央寄りほど互いの絶縁層ＮＯＬの間隔が狭まっていく。
【0275】
ここで、積層体ＬＭｇｓは、積層体ＬＭｎがリプレース処理を受ける前の状態を示している。リプレース処理前の積層体ＬＭｎが幾つかの絶縁層ＮＯＬｇを備えるように構成されることによっても、低温プラズマエッチングによりメモリホールＭＨａ，ＭＨｂを形成する際、２段ボーイング形状を有するメモリホールＭＨａ，ＭＨｂが得られる。
【0276】
すなわち、積層体ＬＭｂａに配置されるピラーＰＬａは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬｇの高さ位置に配置されている。同様に、積層体ＬＭｂｂに配置されるピラーＰＬｂは、上部と下部とにそれぞれボーイング形状を有し、これらのうち下部のボーイング形状は、絶縁層ＮＯＬｇの高さ位置に配置されている。
【0277】
変形例３の半導体記憶装置３ｃの製造方法によれば、幾つかの絶縁層ＮＯＬｇの層厚方向の中央部に向かうほど、複数の絶縁層ＮＬと複数の絶縁層ＮＯＬとのうち絶縁層ＮＯＬの比率が増していくように、幾つかの絶縁層ＮＯＬｇを形成する。
【0278】
これにより、１つの絶縁層ＮＯＬｇの厚さ方向において、より堆積物Ｄｓｈが付着しやすい中央部分において絶縁層ＮＯＬｇの酸素比率を高めて堆積物Ｄｓｈを減少させることができる。
【0279】
変形例３の半導体記憶装置３ｃの製造方法によれば、その他、上述の実施形態３の半導体記憶装置３の製造方法と同様の効果を奏する。
【0280】
［その他の実施形態］
上述の実施形態１～３及びこれらの変形例では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。
上述の実施形態１～３及びこれらの変形例では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。
【0281】
また、上述の実施形態１～３及びこれらの変形例では、積層体ＬＭ等を２回に分けて積層し、積層体ＬＭａ，ＬＭｂ等を含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は、１Ｔｉｅｒ構造を有していてもよく、あるいは、３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。
【0282】
積層体が１Ｔｉｅｒ構造を有する場合、積層体全体の下層側に上述の実施形態１～３及びこれらの変形例のいずれかの構成を適用することができる。これにより、積層体全体を貫通し、上層側と下層側とに２段ボーイング形状を有するピラーが形成される。
【0283】
積層体が３Ｔｉｅｒ以上のＭｕｌｔｉ－Ｔｉｅｒ構造を有する場合、個々のＴｉｅｒを構成する積層体ごとに、上述の実施形態１～３及びこれらの変形例のいずれかの構成を適用することができる。これにより、個々のＴｉｅｒを構成する積層体ごとに、下部と上部とに２段ボーイング形状を有するピラーが形成される。
【0284】
また、上述の実施形態１～３及びこれらの変形例では、積層体ＬＭ等を含む構成と、周辺回路ＰＥＲとを別の基板に形成し、それらを貼り合わせることとした。しかし、半導体記憶装置の構成はこれに限られず、周辺回路ＰＥＲが形成される半導体基板ＳＢ上に、積層体ＬＭ等を含む構成が直接形成されてもよい。
【0285】
この場合、積層体ＬＭ等は、周辺回路ＰＥＲの形成領域から離れた半導体基板ＳＢ上に形成されることができる。あるいは、積層体ＬＭ等を、図１１に示す絶縁層４０上に形成し、積層体ＬＭ等を含む構成が周辺回路ＰＥＲの上方に配置されるようにしてもよい。上述の実施形態１～３及びこれらの変形例の手法は、これらの構成を備える半導体記憶装置に対しても適用可能である。
【0286】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0287】
１，１ａ，２，２ａ，３，３ａ，３ｂ，３ｃ…半導体記憶装置、ＬＭ，ＬＭａ，ＬＭａｓ，ＬＭｂ，ＬＭｂｓ，ＬＭｃｓ，ＬＭｄｓ，ＬＭｅｓ，ＬＭｆｓ，ＬＭｇｓ，ＬＭｍ，ＬＭｎ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＮＬ，ＮＯＬ，ＮＯＬｃ，ＮＯＬｍ，ＮＯＬｅ，ＯＬ，ＯＬｍ，ＯＬｔ…絶縁層、ＯＲ…外周領域、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】