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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044090
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置、および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
H01L 21/8234 20060101ALI20240326BHJP
H01L 27/00 20060101ALI20240326BHJP
H10B 41/27 20230101ALI20240326BHJP
H01L 21/768 20060101ALI20240326BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
H01L27/088 E
H01L27/00 301B
H01L27/11556
H01L27/088 D
H01L21/90 A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022149422
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】藤井 光太郎
【テーマコード（参考）】
5F033
5F048
5F083
5F101
【Ｆターム（参考）】
5F033HH19
5F033KK04
5F033KK07
5F033KK17
5F033KK18
5F033KK19
5F033KK20
5F033MM30
5F033NN07
5F033QQ08
5F033QQ13
5F033RR01
5F033RR06
5F033RR08
5F033VV16
5F048AA01
5F048AB01
5F048AC01
5F048BA01
5F048BA19
5F048BA20
5F048BB09
5F048BC03
5F048BC18
5F048BD07
5F048BF07
5F048BF15
5F048BF16
5F048CB01
5F048CB03
5F048CB04
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP76
5F083ER22
5F083ER23
5F083GA10
5F083GA27
5F083JA02
5F083JA03
5F083JA04
5F083JA19
5F083JA38
5F083JA39
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083MA01
5F083MA06
5F083MA16
5F083MA19
5F083MA20
5F083PR03
5F101BA45
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BH14
(57)【要約】 （修正有）
【課題】電気的特性の向上を図る半導体記憶装置及び半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置において、メモリセルアレイは、第１ビット線ＢＬ－１と、第２ビット線ＢＬ－２と、第１絶縁層８０と、第１層部８１と、第１絶縁部９１と、複数のビア７３と、を有する。第１層部８１は、第１部分８１－１と、第２部分８１－２と、第３部分８２と、を含む。第１部分は、第１ビット線に積層されている。第２部分は、第２ビット線に積層されている。第３部分は、第１部分及び第２部分に対して第１ビット線及び第２ビット線とは反対側に位置する。ビアは、第１絶縁層の第３部分及び第１部分を貫通して第１ビット線に接した第１部分７３ａと、第１絶縁層の第３部分を貫通して第１絶縁部に接し、ビアの第１部分との間に段差を有した第２部分７３ｂと、を含む。
【選択図】図６
【解決手段】半導体記憶装置において、メモリセルアレイは、第１ビット線ＢＬ－１と、第２ビット線ＢＬ－２と、第１絶縁層８０と、第１層部８１と、第１絶縁部９１と、複数のビア７３と、を有する。第１層部８１は、第１部分８１－１と、第２部分８１－２と、第３部分８２と、を含む。第１部分は、第１ビット線に積層されている。第２部分は、第２ビット線に積層されている。第３部分は、第１部分及び第２部分に対して第１ビット線及び第２ビット線とは反対側に位置する。ビアは、第１絶縁層の第３部分及び第１部分を貫通して第１ビット線に接した第１部分７３ａと、第１絶縁層の第３部分を貫通して第１絶縁部に接し、ビアの第１部分との間に段差を有した第２部分７３ｂと、を含む。
【選択図】図６
【特許請求の範囲】
【請求項1】
第１方向に延びた第１配線と、
前記第１方向とは交差した第２方向で前記第１配線から離れ、前記第１方向に延びた第２配線と、
前記第１方向および前記第２方向とは交差した第３方向で前記第１配線に積層された第１部分と、前記第３方向で前記第２配線に積層された第２部分と、前記第１部分および前記第２部分に対して前記第１配線および前記第２配線とは反対側に位置し、前記第１部分と前記第２部分とに亘るように少なくとも前記第２方向に延びた第３部分とを含む第１絶縁層と、
前記第２方向で前記第１絶縁層の前記第１部分と前記第２部分との間に位置した部分を含む第１絶縁部と、
前記第１絶縁層に対して前記第１配線とは反対側から前記第１絶縁層に向けて延びた導電部であって、前記第１絶縁層の前記第３部分および前記第１部分を前記第３方向に貫通して前記第１配線に接した第１部分と、前記第１絶縁層の前記第３部分を前記第３方向に貫通して前記第１絶縁部に接し、前記導電部の前記第１部分との間に段差を有した第２部分とを含む導電部と、
を備えた半導体記憶装置。
前記第１方向とは交差した第２方向で前記第１配線から離れ、前記第１方向に延びた第２配線と、
前記第１方向および前記第２方向とは交差した第３方向で前記第１配線に積層された第１部分と、前記第３方向で前記第２配線に積層された第２部分と、前記第１部分および前記第２部分に対して前記第１配線および前記第２配線とは反対側に位置し、前記第１部分と前記第２部分とに亘るように少なくとも前記第２方向に延びた第３部分とを含む第１絶縁層と、
前記第２方向で前記第１絶縁層の前記第１部分と前記第２部分との間に位置した部分を含む第１絶縁部と、
前記第１絶縁層に対して前記第１配線とは反対側から前記第１絶縁層に向けて延びた導電部であって、前記第１絶縁層の前記第３部分および前記第１部分を前記第３方向に貫通して前記第１配線に接した第１部分と、前記第１絶縁層の前記第３部分を前記第３方向に貫通して前記第１絶縁部に接し、前記導電部の前記第１部分との間に段差を有した第２部分とを含む導電部と、
を備えた半導体記憶装置。
【請求項2】
前記第１絶縁部は、酸素を含有した第１絶縁材料を含み、
前記第１絶縁層の前記第１部分、前記第２部分、および前記第３部分は、窒素を含有した第２絶縁材料を含む、
請求項１に記載の半導体記憶装置。
前記第１絶縁層の前記第１部分、前記第２部分、および前記第３部分は、窒素を含有した第２絶縁材料を含む、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１絶縁部は、酸素を含有した第１絶縁材料を含み、
前記第１絶縁層の前記第１部分および前記第２部分は、窒素を含有した第２絶縁材料を含み、前記第１絶縁層の前記第３部分は、窒素を含有するとともに前記第２絶縁材料とは異なる第３絶縁材料を含む、
請求項１に記載の半導体記憶装置。
前記第１絶縁層の前記第１部分および前記第２部分は、窒素を含有した第２絶縁材料を含み、前記第１絶縁層の前記第３部分は、窒素を含有するとともに前記第２絶縁材料とは異なる第３絶縁材料を含む、
請求項１に記載の半導体記憶装置。
【請求項4】
前記導電部に対して前記第１配線とは反対側に配置され、前記導電部に接続されるとともに、前記第１方向または前記第２方向に延びた第３配線と、
前記導電部を外れた位置で前記第３配線と前記第１絶縁層との間に配置され、酸素を含有した第４絶縁材料を含む第２絶縁部と、
をさらに備えた、
請求項１に記載の半導体記憶装置。
前記導電部を外れた位置で前記第３配線と前記第１絶縁層との間に配置され、酸素を含有した第４絶縁材料を含む第２絶縁部と、
をさらに備えた、
請求項１に記載の半導体記憶装置。
【請求項5】
前記第１配線は、前記第３方向において、前記第１絶縁層側に位置した第１端と、前記第１端とは反対側に位置した第２端とを有し、
前記第２端の前記第２方向の幅は、前記第１端の前記第２方向の幅よりも大きい、
請求項１に記載の半導体記憶装置。
前記第２端の前記第２方向の幅は、前記第１端の前記第２方向の幅よりも大きい、
請求項１に記載の半導体記憶装置。
【請求項6】
前記第１配線は、前記第２方向および前記第３方向に沿う１つの断面において、前記第１端から前記第２端に向かうに従い前記第２方向の幅が徐々に広くなる台形状である、
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項7】
前記第１配線および前記第２配線に対して前記第１絶縁層とは反対側に配置され、複数のゲート電極層と複数の第２絶縁層とを含み、前記複数のゲート電極層と前記複数の第２絶縁層とが前記第３方向に１層ずつ交互に積層された積層体と、
前記積層体内を前記第３方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む柱状体と、
をさらに備えた
請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。
前記積層体内を前記第３方向に延びており、絶縁コアと、前記複数のゲート電極層と前記絶縁コアとの間に配置されたチャネル層と、前記複数のゲート電極層と前記チャネル層との間に配置されたメモリ膜とを含む柱状体と、
をさらに備えた
請求項１乃至請求項６のいずれか１項に記載の半導体記憶装置。
【請求項8】
前記第１配線は、前記柱状体の前記チャネル層に電気的に接続されたビット線である、
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項9】
前記第１配線は、前記第２方向および前記第３方向に沿う１つの断面において、前記第１絶縁部に接した第１側端と、前記第１側端とは反対側に位置した第２側端とを有し、
前記第１配線の内部は、前記第１側端と前記第２側端との間に亘り一様である、
請求項７に記載の半導体記憶装置。
前記第１配線の内部は、前記第１側端と前記第２側端との間に亘り一様である、
請求項７に記載の半導体記憶装置。
【請求項10】
前記第２方向および前記第３方向に沿う１つの断面において、前記第１絶縁層の前記第３部分と前記第１絶縁部との境界を前記第２方向に延長した線を第１仮想線とする場合、少なくとも前記第３方向で前記第１仮想線と前記第２配線との間の領域では、前記第１絶縁層の内部が一様である、
請求項７に記載の半導体記憶装置。
請求項７に記載の半導体記憶装置。
【請求項11】
前記第１絶縁層の前記第３部分は、前記第３方向で前記第１絶縁部に接した第１表面と、前記第１表面とは反対側に位置した第２表面とを有し、
前記第２方向および前記第３方向に沿う１つの断面において、前記第２表面は、前記第１方向から見た場合に前記第２配線と重なる領域に、前記第３方向の深さが１０ｎｍを超える窪みを有しない、
請求項７に記載の半導体記憶装置。
前記第２方向および前記第３方向に沿う１つの断面において、前記第２表面は、前記第１方向から見た場合に前記第２配線と重なる領域に、前記第３方向の深さが１０ｎｍを超える窪みを有しない、
請求項７に記載の半導体記憶装置。
【請求項12】
第１方向に延びた第１配線と、前記第１方向とは交差した第２方向で前記第１配線から離れ、前記第１方向に延びた第２配線と、前記第１方向および前記第２方向とは交差した第３方向で前記第１配線に積層された第１絶縁膜と、前記第３方向で前記第２配線に積層された第２絶縁膜と、前記第２方向で前記第１絶縁膜と前記第２絶縁膜との間に位置した部分を含む第１絶縁部と、を含む構造体を形成し、
前記第１絶縁膜上、前記第２絶縁膜上、および前記第１絶縁部上に、少なくとも前記第２方向に延びた第３絶縁膜を設けることで、前記第１絶縁膜により形成された第１部分と、前記第２絶縁膜により形成された第２部分と、前記第３絶縁膜により形成された第３部分とを含む第１絶縁層を形成し、
前記第１絶縁層上に第２絶縁部を形成し、
前記第２絶縁部および前記第１絶縁層を前記第３方向に貫通する穴であって、前記第１絶縁層の前記第３部分および前記第１部分を前記第３方向に貫通して前記第１配線に達した第１部分と、前記第１絶縁層の前記第３部分を前記第３方向に貫通して前記第１絶縁部に達し、前記第１部分との間に段差を有した第２部分とを含む穴を形成し、
前記穴の内部に導電部を形成する、
ことを含む半導体装置の製造方法。
前記第１絶縁膜上、前記第２絶縁膜上、および前記第１絶縁部上に、少なくとも前記第２方向に延びた第３絶縁膜を設けることで、前記第１絶縁膜により形成された第１部分と、前記第２絶縁膜により形成された第２部分と、前記第３絶縁膜により形成された第３部分とを含む第１絶縁層を形成し、
前記第１絶縁層上に第２絶縁部を形成し、
前記第２絶縁部および前記第１絶縁層を前記第３方向に貫通する穴であって、前記第１絶縁層の前記第３部分および前記第１部分を前記第３方向に貫通して前記第１配線に達した第１部分と、前記第１絶縁層の前記第３部分を前記第３方向に貫通して前記第１絶縁部に達し、前記第１部分との間に段差を有した第２部分とを含む穴を形成し、
前記穴の内部に導電部を形成する、
ことを含む半導体装置の製造方法。
【請求項13】
前記第１配線および前記第２配線は、前記第１方向および前記第２方向に沿う金属層が反応性イオンエッチングにより前記第２方向に分断されることで形成される、
請求項１２に記載の半導体装置の製造方法。
請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第１絶縁膜および前記第２絶縁膜は、前記金属層上に形成された前記第１方向および前記第２方向に沿う絶縁膜が、前記金属層とともに前記反応性イオンエッチングにより前記第２方向に分断されることで形成される、
請求項１３に記載の半導体装置の製造方法。
請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置、および半導体装置の製造方法に関する。
【背景技術】
【0002】
ワード線と絶縁層とが交互に積層された積層体と、積層体を貫通したメモリピラーと、メモリピラーに接続されたビット線とを有した半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０，９３７，６８９号明細書
【非特許文献】
【0004】
【非特許文献1】2022 Symposium on VLSI Technology & Circuits Digest of Technical Papers, PP427-428, First demonstration of Two Metal Level Semi-damascene Interconnects with Fully Self-aligned Vias at 18MP, G. Murdoch, M. O’Toole, G. Marti, A. Pokhrel, D. Tsvetanova, S. Decoster, S. Kundu, Y. Oniki, A. Thiam, Q.T. Le, O. Varela Pedreira, A. Lesniewska, G. Martinez-Alanis, S. Park, Zs. Tokei, 2022 IEEE Symposium on VLSI Technology and Circuits
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一実施形態は、電気的特性の向上を図ることができる半導体記憶装置、および半導体装置の製造方法を提供する。
【課題を解決するための手段】
【0006】
実施形態の半導体記憶装置は、第１配線と、第２配線と、第１絶縁層と、第１絶縁部と、導電部とを有する。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向とは交差した第２方向で前記第１配線から離れ、前記第１方向に延びている。前記第１絶縁層は、第１部分と、第２部分と、第３部分とを含む。前記第１部分は、前記第１方向および前記第２方向とは交差した第３方向で前記第１配線に積層されている。前記第２部分は、前記第３方向で前記第２配線に積層されている。前記第３部分は、前記第１部分および前記第２部分に対して前記第１配線および前記第２配線とは反対側に位置し、前記第１部分と前記第２部分とに亘るように少なくとも前記第２方向に延びている。前記第１絶縁部は、前記第２方向で前記第１絶縁層の前記第１部分と前記第２部分との間に位置した部分を含む。前記導電部は、前記第１絶縁層に対して前記第１配線とは反対側から前記第１絶縁層に向けて延びている。前記導電部は、前記第１絶縁層の前記第３部分および前記第１部分を前記第３方向に貫通して前記第１配線に接した第１部分と、前記第１絶縁層の前記第３部分を前記第３方向に貫通して前記第１絶縁部に接し、前記導電部の前記第１部分との間に段差を有した第２部分とを含む。
【図面の簡単な説明】
【0007】
【図1】実施形態の半導体記憶装置の構成の一部を示すブロック図。
【図2】実施形態のメモリセルアレイの一部の等価回路を示す図。
【図3】実施形態の半導体記憶装置の一部を示す断面図。
【図9】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図10】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図11】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図12】実施形態の第１変形例のメモリセルアレイの一部を示す断面図。
【図13】実施形態の第２変形例のメモリセルアレイの一部を示す断面図。
【発明を実施するための形態】
【0008】
以下、実施形態の半導体記憶装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、区別のための数字または英字を末尾に伴う参照符号は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
【0009】
本出願では用語を以下のように定義する。「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、接続対象である２つの要素が直接に接続される場合に限定されず、接続対象である２つの要素が別の要素を間に介在させて接続される場合を含み得る。「隣り合う」とは、２つの要素が接する場合に限定されず、２つの要素が互いに離れた場合（例えば２つの要素の間に別の要素が介在する場合）を含み得る。「層」および「膜」とは、構成要素の区別のために便宜上使い分けられた用語であり、実質的に同じものを意味する。このため以下の説明において「層」および「膜」は、互いに読み替えられてもよい。
【0010】
Ｘ方向、Ｙ方向、＋Ｚ方向、および－Ｚ方向は、以下のように定義される。Ｘ方向は、後述するワード線ＷＬ（図３参照）が延びた方向である。Ｙ方向は、Ｘ方向とは交差した（例えば直交した）方向である。Ｙ方向は、後述するビット線ＢＬ（図３参照）が延びた方向である。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差した（例えば直交した）方向である。＋Ｚ方向は、後述する積層体４０からビット線ＢＬに向かう方向である（図３参照）。－Ｚ方向は、＋Ｚ方向とは反対の方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合、単に「Ｚ方向」と称する。以下の説明では、Ｚ方向の位置を「高さ」と称する場合がある。ただしこの表現は、説明の便宜上のものであり、重力方向を規定するものではない。Ｙ方向は、「第１方向」の一例である。Ｘ方向は、「第２方向」の一例である。Ｚ方向は、「第３方向」の一例である。
【0011】
（実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１の構成の一部を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ１１、コマンドレジスタ１２、アドレスレジスタ１３、制御回路（シーケンサ）１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７を含む。
【0012】
メモリセルアレイ１１は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ１１には、複数のビット線および複数のワード線が設けられている。各メモリセルトランジスタは、１本のビット線と、１本のワード線とに関連付けられる。
【0013】
コマンドレジスタ１２は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ１３は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。制御回路１４は、半導体記憶装置１の各種動作を制御する回路である。例えば、制御回路１４は、コマンドレジスタ１２に保持されたコマンドＣＭＤに基づき、データの書き込み動作、読み出し動作、または消去動作などを実行する。
【0014】
ドライバモジュール１５は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール１６は、選択されたワード線に対応する信号線に印加された電圧を、選択されたワード線に転送する。センスアンプモジュール１７は、書き込み動作において、各ビット線に所望の電圧を印加する。センスアンプモジュール１７は、読み出し動作において、各ビット線の電圧または電流に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
【0015】
＜２．メモリセルアレイの電気的構成＞
次に、メモリセルアレイ１１の電気的構成について説明する。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示す。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
次に、メモリセルアレイ１１の電気的構成について説明する。
図２は、メモリセルアレイ１１の一部の等価回路を示す図である。図２は、メモリセルアレイ１１に含まれる１つのブロックＢＬＫを示す。ブロックＢＬＫは、複数のストリングユニットＳＵ０～ＳＵＱ（Ｑは１以上の整数）を含む。
【0016】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
【0017】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴｎは、電気的に直列接続されている。各メモリセルトランジスタＭＴは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに電気的に接続されている。各メモリセルトランジスタＭＴは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データ値を不揮発に保持する。
【0018】
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに電気的に接続されている。ドレイン側選択トランジスタＳＴＤのソースは、電気的に直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの一端に電気的に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤＱのいずれかに電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、ドレイン側選択ゲート線ＳＧＤを介して、ロウデコーダモジュール１６と電気的に接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを電気的に接続する。
【0019】
ソース側選択トランジスタＳＴＳのドレインは、電気的に直列接続されたメモリセルトランジスタＭＴ０～ＭＴｎの他端に電気的に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに電気的に接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに電気的に接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを電気的に接続する。
【0020】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。各ストリングユニットＳＵ０～ＳＵＱ内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤＱに共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ１１において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
【0021】
＜３．半導体記憶装置の物理的構成＞
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
次に、半導体記憶装置１の物理的構成について説明する。
図３は、半導体記憶装置１の一部を示す断面図である。半導体記憶装置１は、例えば、第１チップ２と、第２チップ３とを有する。
【0022】
＜３．１ 第１チップ＞
まず、第１チップ２について説明する。第１チップ２は、周辺回路２２を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
まず、第１チップ２について説明する。第１チップ２は、周辺回路２２を含む回路チップである。第１チップ２は、例えば、半導体基板２１、周辺回路２２、絶縁部２３、および複数のパッド２４を含む。
【0023】
半導体基板２１は、例えば、第１チップ２のベースとなる基板である。半導体基板２１の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状である。半導体基板２１は、例えば、シリコンのような半導体材料により形成されている。
【0024】
周辺回路２２は、上述したメモリセルアレイ１１を機能させるための回路である。周辺回路２２は、上述したコマンドレジスタ１２、アドレスレジスタ１３、制御回路１４、ドライバモジュール１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７のうち１つ以上を含む。周辺回路２２は、例えば、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を含む。
【0025】
複数のトランジスタ３１は、半導体基板２１上に設けられている。トランジスタ３１は、例えば、半導体基板２１の上面部に形成されたソース領域およびドレイン領域を含む。複数のコンタクト３２は、導電性を有し、Ｚ方向に延びている。各コンタクト３２は、トランジスタ３１のソース領域、ドレイン領域、またはゲート電極に接する。
【0026】
複数の配線層３３は、複数の高さに分かれて配置されている。各配線層３３は、Ｘ方向またはＹ方向に延びた複数の配線３３ａを含む。各ビア３４は、Ｚ方向に延びている。複数のビア３４は、例えば、異なる高さに配置された２つの配線３３ａを接続するビア３４と、配線３３ａとパッド２４とを接続するビア３４とを含む。
【0027】
絶縁部２３は、複数のトランジスタ３１、複数のコンタクト３２、複数の配線層３３、および複数のビア３４を覆う。複数のパッド２４は、絶縁部２３の表面に設けられている。各パッド２４は、ビア３４を介して配線３３ａに電気的に接続されている。
【0028】
＜３．２ 第２チップ＞
まず、第２チップ３について説明する。第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
まず、第２チップ３について説明する。第２チップ３は、メモリセルアレイ１１を含むアレイチップである。第２チップ３は、例えば、メモリセルアレイ１１、絶縁部３５、および複数のパッド３６を有する。ここでは、絶縁部３５および複数のパッド３６について説明し、メモリセルアレイ１１については後述する。
【0029】
絶縁部３５は、メモリセルアレイ１１を覆う。複数のパッド３６は、絶縁部３５の表面に設けられている。各パッド３６は、後述するメモリセルアレイ１１の配線部７０に含まれる配線（例えば配線７２または配線７４）に電気的に接続されている。本実施形態では、第１チップ２の複数のパッド２４と、第２チップ３の複数のパッド３６とが向かい合わせにして貼合されることで、第１チップ２と第２チップ３とが一体化されている。
【0030】
＜４．メモリセルアレイの物理的構成＞
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラー５０、メモリピラー用の複数のコンタクト６１（図３では１つのみ図示）、導電層用の複数のコンタクト６２（図３では１つのみ図示）、および配線部７０を有する。
次に、メモリセルアレイ１１の物理的構成について説明する。
図３に示すように、メモリセルアレイ１１は、積層体４０、ソース線ＳＬ、複数のメモリピラー５０、メモリピラー用の複数のコンタクト６１（図３では１つのみ図示）、導電層用の複数のコンタクト６２（図３では１つのみ図示）、および配線部７０を有する。
【0031】
＜４．１ 積層体＞
まず、積層体４０について説明する。
図４は、図３に示されたメモリセルアレイ１１のＦ４線で囲まれた領域を示す断面図である。なお図４は、図３に対して上下逆向きに回転された図である。以下では説明の便宜上、積層体４０から見てビット線ＢＬが位置する側（すなわち＋Ｚ方向側）を「上」、その反対側（すなわち－Ｚ方向側）を「下」と称する場合がある。ただしこれら表現は、半導体記憶装置１の重力方向を規定するものではない。
まず、積層体４０について説明する。
図４は、図３に示されたメモリセルアレイ１１のＦ４線で囲まれた領域を示す断面図である。なお図４は、図３に対して上下逆向きに回転された図である。以下では説明の便宜上、積層体４０から見てビット線ＢＬが位置する側（すなわち＋Ｚ方向側）を「上」、その反対側（すなわち－Ｚ方向側）を「下」と称する場合がある。ただしこれら表現は、半導体記憶装置１の重力方向を規定するものではない。
【0032】
積層体４０は、複数の導電層４１と、複数の絶縁層４２とを含む。複数の導電層４１および複数の絶縁層４２は、Ｚ方向に１層ずつ交互に積層されている。
【0033】
導電層４１は、Ｘ方向およびＹ方向に沿う。各導電層４１は、例えば、タングステンのような導電材料で形成されている。導電層４１は、「ゲート電極層」の一例である。
【0034】
複数の導電層４１のうち上方に位置する１つ以上（例えば複数）の導電層４１は、ドレイン側選択ゲート線ＳＧＤとして機能する。ドレイン側選択ゲート線ＳＧＤは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー５０に対して共通に設けられている。ドレイン側選択ゲート線ＳＧＤと各メモリピラー５０のチャネル層５２（後述）との交差部分は、上述したドレイン側選択トランジスタＳＴＤとして機能する。
【0035】
複数の導電層４１のうち下方に位置する１つ以上（例えば複数）の導電層４１は、ソース側選択ゲート線ＳＧＳとして機能する。ソース側選択ゲート線ＳＧＳは、Ｘ方向またはＹ方向で並ぶ複数のメモリピラー５０に対して共通に設けられている。ソース側選択ゲート線ＳＧＳと各メモリピラー５０のチャネル層５２との交差部分は、上述したソース側選択トランジスタＳＴＳとして機能する。
【0036】
複数の導電層４１のうち、ドレイン側選択ゲート線ＳＧＤおよびソース側選択ゲート線ＳＧＳとして機能する導電層４１の間に設けられた残りの導電層４１の少なくとも一部は、ワード線ＷＬとして機能する。ワード線ＷＬは、Ｘ方向およびＹ方向で並ぶ複数のメモリピラー５０に対して共通に設けられている。本実施形態では、ワード線ＷＬと各メモリピラー５０のチャネル層５２との交差部分は、メモリセルトランジスタＭＴとして機能する。メモリセルトランジスタＭＴについては、詳しく後述する。
【0037】
絶縁層４２は、Ｚ方向で隣り合う２つの導電層４１の間に設けられ、当該２つの導電層４１を絶縁する層間絶縁膜である。絶縁層４２は、Ｘ方向およびＹ方向に沿う。絶縁層４２は、シリコンと酸素を含む膜（例えばＳｉＯ２膜）のような絶縁材料により形成されている。絶縁層４２は、「第２絶縁層」の一例である。
【0038】
＜４．２ ソース線＞
ソース線ＳＬは、積層体４０に対して－Ｚ方向側に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる板状の導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンを含む導電層のような導電材料により形成されている。
ソース線ＳＬは、積層体４０に対して－Ｚ方向側に配置されている。ソース線ＳＬは、Ｘ方向およびＹ方向に広がる板状の導電層である。ソース線ＳＬは、ポリシリコンまたはタングステンを含む導電層のような導電材料により形成されている。
【0039】
＜４．３ メモリピラー＞
複数のメモリピラー５０は、Ｚ方向に延びており、積層体４０を貫通している。各メモリピラー５０の下端５０ａは、ソース線ＳＬに接する。一方で、各メモリピラー５０の上端５０ｂは、後述するコンタクト６１に接する。メモリピラー５０は、「柱状体」の一例である。
複数のメモリピラー５０は、Ｚ方向に延びており、積層体４０を貫通している。各メモリピラー５０の下端５０ａは、ソース線ＳＬに接する。一方で、各メモリピラー５０の上端５０ｂは、後述するコンタクト６１に接する。メモリピラー５０は、「柱状体」の一例である。
【0040】
図５は、図４に示されたメモリセルアレイ１１のＦ５－Ｆ５線に沿う断面図である。メモリピラー５０は、例えば、メモリ膜（多層膜）５１、チャネル層５２、絶縁コア５３、およびキャップ部５４（図４参照）を有する。
【0041】
メモリ膜５１は、チャネル層５２の外周側に設けられている。メモリ膜５１は、複数の導電層４１とチャネル層５２との間に位置する。メモリ膜５１は、例えば、トンネル絶縁膜５７、チャージトラップ膜５８、およびブロック絶縁膜５９を含む。
【0042】
トンネル絶縁膜５７は、チャネル層５２とチャージトラップ膜５８との間に設けられている。トンネル絶縁膜５７は、例えばチャネル層５２の外周面に沿う環状であり、チャネル層５２に沿ってＺ方向に延びている。トンネル絶縁膜５７は、例えば、メモリピラー５０のＺ方向の全長に亘る。トンネル絶縁膜５７は、チャネル層５２とチャージトラップ膜５８との間の電位障壁である。トンネル絶縁膜５７は、シリコンと酸素を含む膜、または、シリコンと酸素と窒素を含む膜により形成されている。
【0043】
チャージトラップ膜５８は、トンネル絶縁膜５７の外周側に設けられている。チャージトラップ膜５８は、トンネル絶縁膜５７とブロック絶縁膜５９との間に位置する。チャージトラップ膜５８は、Ｚ方向に延びている。チャージトラップ膜５８は、例えば、メモリピラー５０のＺ方向の全長に亘る。チャージトラップ膜５８は、多数の結晶欠陥（捕獲準位）を有し、結晶欠陥に電荷を捕獲可能な機能膜である。チャージトラップ膜５８は、例えばシリコンと窒素を含む膜により形成されている。チャージトラップ膜５８のなかで各ワード線ＷＬと隣り合う部分は、電荷を蓄積することで情報を記憶可能な「電荷蓄積部」の一例である。
【0044】
ブロック絶縁膜５９は、チャージトラップ膜５８の外周側に設けられている。ブロック絶縁膜５９は、複数の導電層４１とチャージトラップ膜５８との間に位置する。ブロック絶縁膜５９は、バックトンネリングを抑制する絶縁膜である。バックトンネリングは、ワード線ＷＬからチャージトラップ膜５８へ電荷が戻る現象である。ブロック絶縁膜５９は、Ｚ方向に延びている。ブロック絶縁膜５９は、例えば、メモリピラー５０のＺ方向の全長に亘る。ブロック絶縁膜５９は、例えば、シリコンと酸素を含む膜または金属と酸素を含む膜などの複数の絶縁膜が積層された積層構造膜である。金属と酸素を含む膜の一例は、アルミニウム酸化物である。ブロック絶縁膜５９は、シリコン窒化物またはハフニウムオキサイドのような高誘電率材料（Ｈｉｇｈ－ｋ材料）を含んでもよい。
【0045】
チャネル層５２は、メモリ膜５１の内側に設けられている。チャネル層５２は、環状に形成されている。チャネル層５２は、Ｚ方向に延びている。チャネル層５２は、例えば、メモリピラー５０のＺ方向の全長に亘る。チャネル層５２は、ポリシリコンのような半導体材料で形成されている。チャネル層５２は、不純物がドープされていてもよい。チャネル層５２は、ワード線ＷＬに電圧が印加される場合に、チャネルを形成してビット線ＢＬとソース線ＳＬとを電気的に接続する。
【0046】
これにより、各ワード線ＷＬと同じ高さには、メモリピラー５０に隣り合うワード線ＷＬの端部、ブロック絶縁膜５９、チャージトラップ膜５８、トンネル絶縁膜５７、およびチャネル層５２により、ＭＡＮＯＳ（Metal-Al-Nitride-Oxide-Silicon）型のメモリセルトランジスタＭＴが形成されている。なお、メモリ膜５１は、電荷蓄積部として、チャージトラップ膜５８に代えて、フローティングゲート方式の電荷蓄積部（フローティングゲート電極）を有してもよい。フローティングゲート電極は、例えば、不純物を含むポリシリコンにより形成される。
【0047】
絶縁コア５３は、チャネル層５２の内側に設けられている。絶縁コア５３は、チャネル層５２の内部の一部を埋めている。絶縁コア５３は、シリコンと酸素を含む膜のような絶縁材料で形成されている。絶縁コア５３の一部は、チャネル層５２の内周面に沿う環状に形成され、内部に空間部（エアギャップ）Ｓを有してもよい。絶縁コア５３は、Ｚ方向に延びている。絶縁コア５３は、例えば、メモリピラー５０の上端部を除いてメモリピラー５０のＺ方向の大部分に亘る（図４参照）。
【0048】
次に図４に戻り、キャップ部５４について説明する。キャップ部５４は、絶縁コア５３の上方に設けられている。キャップ部５４は、アモルファスシリコンまたはポリシリコンのような半導体材料で形成された半導体部である。キャップ部５４は、不純物がドープされていてもよい。キャップ部５４は、メモリ膜５１の上端部の内周側に配置され、チャネル層５２と一体に形成されている。キャップ部５４は、チャネル層５２の上端部とともに、メモリピラー５０の上端部を形成している。キャップ部５４には、メモリピラー用のコンタクト６１がＺ方向で接する。
【0049】
＜４．４ メモリピラー用のコンタクト＞
次に、メモリピラー用のコンタクト６１について説明する。コンタクト６１は、メモリピラー５０と配線部７０に含まれるビット線ＢＬとを電気的に接続する電気接続部である。複数のコンタクト６１は、上方から見た場合、複数のメモリピラー５０に対応する位置に配置されている。各コンタクト６１は、Ｚ方向に延びている。各コンタクト６１の下端は、メモリピラー５０の上端５０ｂに接している。一方で、各コンタクト６１の上端は、コンタクト６１の上方に設けられたビア７１（後述）を介してビット線ＢＬに接続されている。
次に、メモリピラー用のコンタクト６１について説明する。コンタクト６１は、メモリピラー５０と配線部７０に含まれるビット線ＢＬとを電気的に接続する電気接続部である。複数のコンタクト６１は、上方から見た場合、複数のメモリピラー５０に対応する位置に配置されている。各コンタクト６１は、Ｚ方向に延びている。各コンタクト６１の下端は、メモリピラー５０の上端５０ｂに接している。一方で、各コンタクト６１の上端は、コンタクト６１の上方に設けられたビア７１（後述）を介してビット線ＢＬに接続されている。
【0050】
＜４．５ 導電層用のコンタクト＞
次に図３に戻り、導電層用のコンタクト６２について説明する。コンタクト６２は、導電層４１と配線部７０に含まれる配線７４とを電気的に接続する電気接続部である。複数のコンタクト６２は、例えば、積層体４０において複数の導電層４１の端部が階段状に配置された階段領域に対応して配置されている。複数のコンタクト６２は、上方から見た場合、複数の導電層４１に対応する位置に配置されている。複数のコンタクト６２は、Ｚ方向に延びており、Ｚ方向の長さが互いに異なる。
次に図３に戻り、導電層用のコンタクト６２について説明する。コンタクト６２は、導電層４１と配線部７０に含まれる配線７４とを電気的に接続する電気接続部である。複数のコンタクト６２は、例えば、積層体４０において複数の導電層４１の端部が階段状に配置された階段領域に対応して配置されている。複数のコンタクト６２は、上方から見た場合、複数の導電層４１に対応する位置に配置されている。複数のコンタクト６２は、Ｚ方向に延びており、Ｚ方向の長さが互いに異なる。
【0051】
＜４．６ 配線部＞
次に、配線部７０について説明する。配線部７０は、例えば、積層体４０と、半導体基板２１との間に配置されている（図３参照）。配線部７０は、例えば、複数のビット線ＢＬ、複数のビア７１、複数の配線７２、複数のビア７３、および複数の配線７４を含む。
次に、配線部７０について説明する。配線部７０は、例えば、積層体４０と、半導体基板２１との間に配置されている（図３参照）。配線部７０は、例えば、複数のビット線ＢＬ、複数のビア７１、複数の配線７２、複数のビア７３、および複数の配線７４を含む。
【0052】
各ビット線ＢＬは、メモリピラー５０を選択するために電圧の印加状態が制御される配線である。複数のビット線ＢＬは、互いに間隔を空けてＸ方向に並べて配置されている。複数のビット線ＢＬは、互いに平行にＹ方向に延びている。各ビット線ＢＬは、対応するメモリピラー用のコンタクト６１とＺ方向で少なくとも一部が重なる位置に配置されている。ビット線ＢＬとコンタクト６１との間には、ビット線ＢＬとコンタクト６１とを接続するビア７１が設けられている。ビット線ＢＬは、ビア７１およびコンタクト６１を介して、メモリピラー５０のチャネル層５２に電気的に接続されている。これにより、ワード線ＷＬとビット線ＢＬとの組み合わせにより、３次元状に配置された複数のメモリセルトランジスタＭＴのなかから任意のメモリセルトランジスタＭＴを選択することができる。ビット線ＢＬについては、詳しく後述する。
【0053】
各配線７２は、ビット線ＢＬと、パッド３６とを電気的に接続するための電気接続部である。複数の配線７２は、例えば、複数のビット線ＢＬに対して＋Ｚ方向側に配置されている。各配線７２は、例えば、Ｘ方向またはＹ方向に延びている。配線７２とビット線ＢＬとの間には、配線７２とビット線ＢＬとを接続するビア７３が設けられている。配線７２およびビア７３については、詳しく後述する。
【0054】
各配線７４は、導電層４１（ワード線ＷＬ、ドレイン側選択ゲート線ＳＧＤ、またはソース側選択ゲート線ＳＧＳ）を選択するために電圧の印加状態が制御される配線である。各配線７４は、コンタクト６２と、パッド３６とを電気的に接続する電気接続部である。
【0055】
＜５．ビット線と配線の接続構造＞
次に、ビット線ＢＬと配線７２の接続構造について説明する。
図６は、図３に示されたメモリセルアレイ１１のＦ６線で囲まれた領域を示す断面図である。なお図６は、図３に対して上下逆向きに回転されている。図６に示すように、メモリセルアレイ１１は、上述した複数のビット線ＢＬ、絶縁層８０、第１絶縁部９１、上述した複数の配線７２、複数のビア７３（図６では１つのみ図示）、および第２絶縁部９２を有する。以下、これらについて詳しく説明する。
次に、ビット線ＢＬと配線７２の接続構造について説明する。
図６は、図３に示されたメモリセルアレイ１１のＦ６線で囲まれた領域を示す断面図である。なお図６は、図３に対して上下逆向きに回転されている。図６に示すように、メモリセルアレイ１１は、上述した複数のビット線ＢＬ、絶縁層８０、第１絶縁部９１、上述した複数の配線７２、複数のビア７３（図６では１つのみ図示）、および第２絶縁部９２を有する。以下、これらについて詳しく説明する。
【0056】
＜５．１ ビット線＞
複数のビット線ＢＬは、互いに間隔を空けてＸ方向に並んでいる。以下では説明の便宜上、複数のビット線ＢＬに含まれる１つのビット線ＢＬ－１を「第１ビット線ＢＬ－１」と称し、第１ビット線ＢＬ－１と隣り合う１つのビット線ＢＬを「第２ビット線ＢＬ－２」と称する。第１ビット線ＢＬ－１は、「第１配線」の一例である。第２ビット線ＢＬ－２は、「第２配線」の一例である。
複数のビット線ＢＬは、互いに間隔を空けてＸ方向に並んでいる。以下では説明の便宜上、複数のビット線ＢＬに含まれる１つのビット線ＢＬ－１を「第１ビット線ＢＬ－１」と称し、第１ビット線ＢＬ－１と隣り合う１つのビット線ＢＬを「第２ビット線ＢＬ－２」と称する。第１ビット線ＢＬ－１は、「第１配線」の一例である。第２ビット線ＢＬ－２は、「第２配線」の一例である。
【0057】
ビット線ＢＬは、例えば、反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）により加工が可能な配線材料により形成される。ビット線ＢＬは、例えば、タングステン、モリブデン、クロム、またはルテニウムにより形成される。
【0058】
図６に示すように、各ビット線ＢＬは、Ｘ方向およびＺ方向に沿う１つの断面において、第１端１０１ａと、第２端１０１ｂとを有する。第１端１０１ａは、Ｚ方向において、絶縁層８０が位置する側の端である。第１端１０１ａは、Ｚ方向で後述する絶縁層８０の第１層部８１に接する。第２端１０１ｂは、Ｚ方向において、第１端１０１ａとは反対側に位置する端である。すなわち、第２端１０１ｂは、積層体４０が位置する側の端である。第２端１０１ｂは、Ｚ方向でビア７１に接する。
【0059】
本実施形態では、複数のビット線ＢＬは、反応性イオンエッチングによってパターニングされる。このため、各ビット線ＢＬに関して、ビット線ＢＬの第２端１０１ｂのＸ方向の幅Ｗ２は、ビット線ＢＬの第１端１０１ａのＸ方向の幅Ｗ１よりも大きい。各ビット線ＢＬは、Ｘ方向およびＺ方向に沿う１つの断面において、積層体４０が位置する側に近づくに従いＸ方向の幅が徐々に大きくなる台形状である。
【0060】
本実施形態では、各ビット線ＢＬは、バリアメタル層を有しない。言い換えると、各ビット線ＢＬは、Ｘ方向およびＺ方向に沿う１つの断面において、第１側端１０１ｃと、第１側端１０１ｃとは反対側に位置した第２側端１０１ｄとを有する。第１側端１０１ｃは、第１絶縁部９１に接する。第２側端１０１ｄは、第１側端１０１ｃとは異なる位置で、第１絶縁部９１に接する。そして、ビット線ＢＬの内部は、第１側端１０１ｃと第２側端１０１ｄとの間に亘り一様である。すなわち、ビット線ＢＬの内部は、第１側端１０１ｃと第２側端１０１ｄとの間に亘り同じ材質（例えばタングステンまたはモリブデン）が連続している。
【0061】
＜５．２ 絶縁層＞
絶縁層８０は、例えば、ビット線ＢＬに対してビア７３の位置ずれが生じた場合に、当該位置ずれによる影響を抑制するための絶縁層である。絶縁層８０は、複数のビット線ＢＬに対して積層体４０とは反対側（すなわち＋Ｚ方向側）に配置されている。絶縁層８０は、例えば、複数の第１層部８１と、第２層部８２とを有する。なお図６では、説明の便宜上、第１層部８１と第２層部８２とに異なるハッチングを施している。ただし、第１層部８１と第２層部８２とは、例えば同じ材料を含み一体に存在する。このため、第１層部８１と第２層部８２との間の境界は消失しており、１つの絶縁層８０として存在する。絶縁層８０は、「第１絶縁層」の一例である。
絶縁層８０は、例えば、ビット線ＢＬに対してビア７３の位置ずれが生じた場合に、当該位置ずれによる影響を抑制するための絶縁層である。絶縁層８０は、複数のビット線ＢＬに対して積層体４０とは反対側（すなわち＋Ｚ方向側）に配置されている。絶縁層８０は、例えば、複数の第１層部８１と、第２層部８２とを有する。なお図６では、説明の便宜上、第１層部８１と第２層部８２とに異なるハッチングを施している。ただし、第１層部８１と第２層部８２とは、例えば同じ材料を含み一体に存在する。このため、第１層部８１と第２層部８２との間の境界は消失しており、１つの絶縁層８０として存在する。絶縁層８０は、「第１絶縁層」の一例である。
【0062】
＜５．２．１ 第１層部＞
複数の第１層部８１は、複数のビット線ＢＬに対応して設けられている。第１層部８１は、絶縁層８０において、例えば電気絶縁性（耐圧性）を担う部分である。第１層部８１は、対応するビット線ＢＬに対して、＋Ｚ方向側に位置する。第１層部８１は、ビット線ＢＬ上に積層されている。第１層部８１は、ビット線ＢＬの表面に沿ってＹ方向に延びている（図８参照）。複数の第１層部８１は、互いにＸ方向に間隔を空けて配置されている。第１ビット線ＢＬ－１に積層された第１層部８１（第１層部８１－１）は、「第１絶縁層の第１部分」の一例である。第２ビット線ＢＬ－２に積層された第１層部８１（第１層部８１－２）は、「第１絶縁層の第２部分」の一例である。
複数の第１層部８１は、複数のビット線ＢＬに対応して設けられている。第１層部８１は、絶縁層８０において、例えば電気絶縁性（耐圧性）を担う部分である。第１層部８１は、対応するビット線ＢＬに対して、＋Ｚ方向側に位置する。第１層部８１は、ビット線ＢＬ上に積層されている。第１層部８１は、ビット線ＢＬの表面に沿ってＹ方向に延びている（図８参照）。複数の第１層部８１は、互いにＸ方向に間隔を空けて配置されている。第１ビット線ＢＬ－１に積層された第１層部８１（第１層部８１－１）は、「第１絶縁層の第１部分」の一例である。第２ビット線ＢＬ－２に積層された第１層部８１（第１層部８１－２）は、「第１絶縁層の第２部分」の一例である。
【0063】
第１層部８１は、例えば、窒素を含有した絶縁材料Ｇ２を含む。絶縁材料Ｇ２は、例えば、シリコンと窒素を含む膜（例えばＳｉＮ）、シリコンと炭素と窒素を含む膜（例えばＳｉＣＮ）、または、シリコンと酸素と窒素を含む膜（例えばＳｉＯＮ）のいずれかである。後述する第１絶縁部９１と第１層部８１とのエッチングの選択比を考慮する場合、絶縁材料Ｇ２としては、シリコン窒化物（ＳｉＮ）またはシリコン炭窒化物（ＳｉＣＮ）が好ましい。
【0064】
また、後述する配線７２とビット線ＢＬとの間の層間容量を考慮する場合（層間容量を小さくしたい場合）、絶縁材料Ｇ２としては、シリコン窒化物（ＳｉＮ）よりもシリコン炭窒化物（ＳｉＣＮ）が好ましい。一方で、後述する第１絶縁部９１と第１層部８１とのエッチングの選択比をさらに考慮する場合（選択比を高めたい場合）、絶縁材料Ｇ２としては、シリコン炭窒化物（ＳｉＣＮ）よりもシリコン窒化物（ＳｉＮ）が好ましい。絶縁材料Ｇ２は、「第２絶縁材料」の一例である。
【0065】
本実施形態では、第１層部８１のＸ方向の最大幅Ｗ３（例えば、ビット線ＢＬの第１端１０１ａのＸ方向の幅Ｗ１と同じ）は、第１層部８１のＺ方向の厚さＴ１と比べて大きい。複数の第１層部８１は、例えば、ビット線ＢＬとともに反応性イオンエッチングによってパターニングされる。このため、第１層部８１の第１端１０１ａ側のＸ方向の幅Ｗ３は、第２層部８２側のＸ方向の幅よりも大きい。第１層部８１は、Ｘ方向およびＺ方向に沿う１つの断面においては、積層体４０が位置する側に近づくに従いＸ方向の幅が徐々に大きくなる台形状である。
【0066】
本実施形態では、第１層部８１の内部には、ボイドや、膜の継ぎ目は、製造工程のばらつき等を理由とする意図しないボイドや膜の継ぎ目を除き、存在しない。言い換えると、Ｘ方向およびＺ方向に沿う１つの断面において、後述する第２層部８２と第１絶縁部９１との境界Ｂ１をＸ方向に延長した線を第１仮想線Ｌ１とする場合、少なくともＺ方向で第１仮想線Ｌ１と第２ビット線ＢＬ－２との間の領域（図６に一点鎖線で示す領域Ｒ１）では、絶縁層８０の内部が一様である。すなわち、当該領域Ｒ１には、ボイドや、膜の継ぎ目は、製造工程のばらつき等を理由とする意図しないボイドや膜の継ぎ目を除き、存在しない。
【0067】
＜５．２．２ 第２層部＞
第２層部８２は、例えば、ビア７３を形成するための穴の加工時に、当該穴の加工に対するストッパ層として機能する部分である。第２層部８２は、複数の第１層部８１に対して＋Ｚ方向側に位置する。すなわち、第２層部８２は、複数の第１層部８１に対して、複数のビット線ＢＬとは反対側に位置する。第２層部８２は、複数の第１層部８１に亘るように少なくともＸ方向に延びている。本実施形態では、第２層部８２は、Ｘ方向およびＹ方向に沿って広がる。第２層部８２のＺ方向の厚さＴ２は、例えば、第１層部８１のＺ方向の厚さＴ１と同じである。言い換えると、第１層部８１のＸ方向の最大幅Ｗ３は、第２層部８２のＺ方向の厚さＴ２と比べて大きい。第２層部８２は、「第１絶縁層の第３部分」の一例である。
第２層部８２は、例えば、ビア７３を形成するための穴の加工時に、当該穴の加工に対するストッパ層として機能する部分である。第２層部８２は、複数の第１層部８１に対して＋Ｚ方向側に位置する。すなわち、第２層部８２は、複数の第１層部８１に対して、複数のビット線ＢＬとは反対側に位置する。第２層部８２は、複数の第１層部８１に亘るように少なくともＸ方向に延びている。本実施形態では、第２層部８２は、Ｘ方向およびＹ方向に沿って広がる。第２層部８２のＺ方向の厚さＴ２は、例えば、第１層部８１のＺ方向の厚さＴ１と同じである。言い換えると、第１層部８１のＸ方向の最大幅Ｗ３は、第２層部８２のＺ方向の厚さＴ２と比べて大きい。第２層部８２は、「第１絶縁層の第３部分」の一例である。
【0068】
第２層部８２は、例えば、第１層部８１と同じ絶縁材料Ｇ２を含む。すなわち、第２層部８２は、例えば、シリコンと窒素を含む膜（例えばＳｉＮ）、シリコンと炭素と窒素を含む膜（例えばＳｉＣＮ）、またはシリコンと酸素と窒素を含む膜（例えばＳｉＯＮ）を含む。本実施形態では、第１層部８１と第２層部８２とは同じ材料により形成されている。
【0069】
本実施形態では、第２層部８２は、Ｚ方向で第１絶縁部９１に接した第１表面Ｓ１と、第１表面Ｓ１とは反対側に位置した第２表面Ｓ２とを有する。第２表面Ｓ２は、Ｘ方向およびＹ方向に沿う平坦な面である。言い換えると、Ｘ方向およびＺ方向に沿う１つの断面において、第２表面Ｓ２は、少なくともＺ方向から見た場合に前記第１配線と重なる領域（すなわち図６に一点鎖線で示す領域Ｒ２）に、Ｚ方向の深さが１０ｎｍを超える窪みを有しない。
【0070】
＜５．３ 第１絶縁部＞
第１絶縁部９１は、絶縁層８０に対して－Ｚ方向側に配置されている。第１絶縁部９１は、Ｘ方向において複数のビット線ＢＬの間に位置する部分９１ａと、Ｘ方向において絶縁層８０の複数の第１層部８１の間に位置する部分９１ｂとを含む。第１絶縁部９１の部分９１ｂは、Ｚ方向で絶縁層８０の第２層部８２の第１表面Ｓ１に接する。第１絶縁部９１は、例えば、酸素を含有した絶縁材料Ｇ１を含む。絶縁材料Ｇ１は、例えば、シリコンと酸素を含む膜（例えばＳｉＯ２）である。絶縁材料Ｇ１は、「第１絶縁材料」の一例である。
第１絶縁部９１は、絶縁層８０に対して－Ｚ方向側に配置されている。第１絶縁部９１は、Ｘ方向において複数のビット線ＢＬの間に位置する部分９１ａと、Ｘ方向において絶縁層８０の複数の第１層部８１の間に位置する部分９１ｂとを含む。第１絶縁部９１の部分９１ｂは、Ｚ方向で絶縁層８０の第２層部８２の第１表面Ｓ１に接する。第１絶縁部９１は、例えば、酸素を含有した絶縁材料Ｇ１を含む。絶縁材料Ｇ１は、例えば、シリコンと酸素を含む膜（例えばＳｉＯ２）である。絶縁材料Ｇ１は、「第１絶縁材料」の一例である。
【0071】
＜５．４ 配線＞
複数の配線７２は、絶縁層８０に対して＋Ｚ方向側に配置されている。図６に示す例では、配線７２は、Ｙ方向に延びている。これに代えて、配線７２は、Ｘ方向に延びていてもよい。
複数の配線７２は、絶縁層８０に対して＋Ｚ方向側に配置されている。図６に示す例では、配線７２は、Ｙ方向に延びている。これに代えて、配線７２は、Ｘ方向に延びていてもよい。
【0072】
複数の配線７２のなかで、第１ビット線ＢＬ－１に接続される配線７２－１は、「第３配線」の一例である。配線７２－１は、ビア７３に対して、第１ビット線ＢＬ－１とは反対側に配置されている。配線７２－１は、ビア７３に接続され、ビア７３を介して第１ビット線ＢＬ－１に電気的に接続されている。本出願で「ビア（導電部）に接続され」とは、ビア（導電部）と配線とが別々に形成されて接続される場合に限定されず、ビア（導電部）と配線とが一体に形成されることで両者が接続されている場合も含む。
【0073】
複数の配線７２のなかで、第１ビット線ＢＬ－１に接続されない配線７２－２は、「第４配線」の一例である。配線７２－２は、例えば、Ｘ方向で配線７２－１の隣に配置されている。
【0074】
本実施形態では、配線７２は、表層７２ｍと、表層７２ｍの内部に設けられた主部７２ｎとを含む。表層７２ｍは、例えば、バリアメタル層である。表層７２ｍは、例えば、チタンを含む導電材料で形成されている。主部７２ｎは、例えば、金属材料のような導電材料で形成されている。主部７３ｎは、例えば、タングステン、モリブデン、または銅などにより形成される。
【0075】
＜５．５ ビア＞
ビア７３は、配線７２とビット線ＢＬと（例えば、配線７２－１と第１ビット線ＢＬ－１と）を電気的に接続する電気接続部である。ビア７３は、Ｚ方向で配線７２とビット線ＢＬとの間に配置され、Ｚ方向に延びている。ビア７３は、絶縁層８０に対して第１ビット線ＢＬ－１とは反対側から絶縁層８０に向けて延びている。ビア７３は、「導電部」の一例である。ビア７３は、例えば、第１部分７３ａと、第２部分７３ｂとを有する。
ビア７３は、配線７２とビット線ＢＬと（例えば、配線７２－１と第１ビット線ＢＬ－１と）を電気的に接続する電気接続部である。ビア７３は、Ｚ方向で配線７２とビット線ＢＬとの間に配置され、Ｚ方向に延びている。ビア７３は、絶縁層８０に対して第１ビット線ＢＬ－１とは反対側から絶縁層８０に向けて延びている。ビア７３は、「導電部」の一例である。ビア７３は、例えば、第１部分７３ａと、第２部分７３ｂとを有する。
【0076】
第１部分７３ａは、Ｚ方向から見た場合、ビア７３のなかでビット線ＢＬと重なる部分である。第１部分７３ａは、絶縁層８０の第２層部８２および第１層部８１をＺ方向に貫通してビット線ＢＬに接する。第１部分７３ａは、配線７２とビット線ＢＬとを電気的に接続する。
【0077】
第２部分７３ｂは、Ｚ方向から見た場合、ビア７３のなかでビット線ＢＬを外れた部分である。第２部分７３ｂは、Ｘ方向で第１部分７３ａと隣接する。第２部分７３ｂは、絶縁層８０の第２層部８２をＺ方向に貫通して第１絶縁部９１に接する。第２部分７３ｂの－Ｚ方向側の端７３ｂｅは、例えば、絶縁層８０の第２層部８２と第１絶縁部９１との境界Ｂ１に位置する。第１部分７３ａと第２部分７３ｂとの間には、Ｚ方向の段差７３ｓが形成される。第２部分７３ｂは、非接続対象の第２ビット線ＢＬ－２に対して、少なくとも絶縁層８０の第１層部８１のＺ方向の厚さＴ１よりも大きな距離で離れる。
【0078】
図７は、図６中に示されたメモリセルアレイ１１の一部のＦ７―Ｆ７線に沿う断面の一部を拡大した断面図である。本実施形態では、ビア７３は、Ｘ方向およびＹ方向に沿う断面において、Ｘ方向に短軸、Ｙ方向に長軸を持つ楕円状である。第１部分７３ａと第２部分７３ｂとの間の段差７３ｓは、第１層部８１と第１絶縁部９１との境界Ｂ２に沿ってＹ方向に延びている。
【0079】
図６に戻り説明を続ける。本実施形態では、ビア７３は、表層７３ｍと、表層７３ｍの内部に設けられた主部７３ｎとを含む。表層７３ｍは、例えば、バリアメタル層である。表層７３ｍは、例えば、チタンを含む導電材料で形成されている。主部７３ｎは、例えば、金属材料のような導電材料により形成される。主部７３ｎは、例えば、タングステン、モリブデン、または銅などにより形成される。
【0080】
＜５．６ 第２絶縁部＞
第２絶縁部９２は、絶縁層８０に対して＋Ｚ方向側に配置されている。第２絶縁部９２は、絶縁層８０の第２層部８２の第２表面Ｓ２に沿って、Ｘ方向およびＹ方向に広がる。第２絶縁部９２は、例えば、酸素を含有した絶縁材料Ｇ４を含む。絶縁材料Ｇ４は、例えば、シリコンと酸素を含む膜（例えばＳｉＯ２）である。絶縁材料Ｇ４は、絶縁材料Ｇ１と同じでもよく、異なってもよい。絶縁材料Ｇ４は、「第４絶縁材料」の一例である。
第２絶縁部９２は、絶縁層８０に対して＋Ｚ方向側に配置されている。第２絶縁部９２は、絶縁層８０の第２層部８２の第２表面Ｓ２に沿って、Ｘ方向およびＹ方向に広がる。第２絶縁部９２は、例えば、酸素を含有した絶縁材料Ｇ４を含む。絶縁材料Ｇ４は、例えば、シリコンと酸素を含む膜（例えばＳｉＯ２）である。絶縁材料Ｇ４は、絶縁材料Ｇ１と同じでもよく、異なってもよい。絶縁材料Ｇ４は、「第４絶縁材料」の一例である。
【0081】
図８は、図６中に示されたメモリセルアレイ１１の一部のＦ８―Ｆ８線に沿う断面図である。第２絶縁部９２の一部は、ビア７３を外れた位置で配線７２（例えば配線７２－１）と絶縁層８０の第２層部８２との間に配置されている。本実施形態では、配線７２（例えば配線７２－１）と絶縁層８０の第２層部８２との間の第２絶縁部９２のＺ方向の厚さＴ４は、絶縁層８０のＺ方向の厚さＴ３よりも大きい。絶縁層８０のＺ方向の厚さＴ３は、例えば、第１層部８１のＺ方向の厚さＴ１と、第２層部８２のＺ方向の厚さＴ２との合計である。
【0082】
図６に示すように、第２絶縁部９２の別の一部は、配線７２（例えば配線７２－２）と絶縁層８０の第２層部８２との間に配置されている。配線７２（例えば配線７２－２）と絶縁層８０の第２層部８２との間の第２絶縁部９２のＺ方向の厚さＴ４は、絶縁層８０のＺ方向の厚さＴ３よりも厚い。
【0083】
＜６．製造方法＞
次に、半導体記憶装置１の製造方法について説明する。
図９から図１１は、半導体記憶装置１の製造方法を説明するための断面図である。なお、半導体記憶装置１の積層体４０、メモリピラー５０、コンタクト６１、およびビア７１などは、公知の方法で製造可能である。以下では、ビット線ＢＬ、絶縁層８０、配線７２、およびビア７３に関する部分について説明する。
次に、半導体記憶装置１の製造方法について説明する。
図９から図１１は、半導体記憶装置１の製造方法を説明するための断面図である。なお、半導体記憶装置１の積層体４０、メモリピラー５０、コンタクト６１、およびビア７１などは、公知の方法で製造可能である。以下では、ビット線ＢＬ、絶縁層８０、配線７２、およびビア７３に関する部分について説明する。
【0084】
まず、図９中の（ａ）に示すように、積層体４０、メモリピラー５０、およびコンタクト６１、およびビア７１を含む構造体２１０が形成される。次に、構造体２１０上に、化学気相成長（ＣＶＤ：Chemical Vapor Deposition）により、金属層２１１が形成される。金属層２１１は、Ｘ方向およびＹ方向に沿う板状である。金属層２１１は、後工程でビット線ＢＬが形成される金属層である。次に、金属層２１１上に、絶縁膜２１２が形成される。絶縁膜２１２は、Ｘ方向およびＹ方向に沿う。絶縁膜２１２は、後工程で複数の第１層部８１が形成される絶縁膜である。次に、絶縁膜２１２上に、例えばアモルファスシリコンのような材料が形成され、ハードマスクの元になる機能層２１３が形成される。
【0085】
次に、図９中の（ｂ）に示すように、機能層２１３に所定の加工が行われることで、機能層２１３からビット線ＢＬの配置に対応したハードマスクＭが形成される。
【0086】
次に、図９中の（ｃ）に示すように、ハードマスクＭを用いて反応性イオンエッチングが行われることで、金属層２１１の不要部分および絶縁膜２１２の不要部分が除去される。すなわち、反応性イオンエッチングにより金属層２１１がＸ方向に分断されることで、金属層２１１から複数のビット線ＢＬが形成される。また、上記反応性イオンエッチングにより金属層２１１とともに絶縁膜２１２がＸ方向に分断されることで、絶縁膜２１２から複数の第１層部８１が形成される。第１ビット線ＢＬ－１に積層された第１層部８１は、「第１絶縁膜」の一例である。第２ビット線ＢＬ－２に積層された第１層部８１は、「第２絶縁膜」の一例である。
【0087】
次に、図９中の（ｄ）に示すように、複数のビット線ＢＬおよび複数の第１層部８１を埋めるように絶縁部２２０が設けられる。絶縁部２２０は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）を用いて形成される。
【0088】
次に、図１０中の（ｅ）に示すように、絶縁部２２０の上端部が平坦化処理（ＣＭＰ：Chemical Mechanical Polishing）により除去されることで、絶縁部２２０から第１絶縁部９１が形成される。これにより、第１絶縁部９１の上面は、複数の第１層部８１の上面と同じ面上に位置する。これにより、複数のビット線ＢＬ、複数の第１層部８１、および第１絶縁部９１を含む構造体２３０が形成される。
【0089】
次に、図１０中の（ｆ）に示すように、複数の第１層部８１の上面および第１絶縁部９１の上面を覆うように第２層部８２が形成される。これにより、複数の第１層部８１と第２層部８２とにより絶縁層８０が形成される。第２層部８２は、「第３絶縁膜」の一例である。
【0090】
次に、図１０中の（ｇ）に示すように、絶縁層８０上に第２絶縁部９２が形成される。第２絶縁部９２は、例えば、ＴＥＯＳ（オルトケイ酸テトラエチル（Ｓｉ（ＯＣ２Ｈ５）４）を用いて形成される。
【0091】
次に、図１０中の（ｈ）に示すように、不図示のマスクが設けられ、ビア７３を設けるための穴Ｈが第２絶縁部９２に形成される。穴Ｈは、例えば、反応性イオンエッチングにより形成される。穴Ｈを形成するエッチングは、まず、第１条件で行われる。第１条件は、第２絶縁部９２は削れるが、第２絶縁部９２と比べて絶縁層８０は削れないエッチング条件である。これにより、まず、第２絶縁部９２をＺ方向に貫通して絶縁層８０の第２表面Ｓ２に達する穴Ｈ１が形成される。
【0092】
次に、図１１中の（ｉ）に示すように、穴Ｈを形成するためのエッチングは、エッチング条件を、第１条件から第２条件に切り替えられて行われる。第２条件は、絶縁層８０は削れるが、絶縁層８０と比べて第１絶縁部９１は削れないエッチング条件である。
【0093】
これにより、第１部分Ｈａと第２部分Ｈｂとを含む穴Ｈが形成される。第１部分Ｈａは、Ｚ方向から見た場合、穴Ｈのなかでビット線ＢＬと重なる部分である。第１部分Ｈａは、絶縁層８０の第２層部８２および第１層部８１をＺ方向に貫通してビット線ＢＬ（例えば第１ビット線ＢＬ－１）の表面に達する。第２部分Ｈｂは、Ｚ方向から見た場合、穴Ｈのなかでビット線ＢＬを外れた部分である。第２部分Ｈｂは、絶縁層８０の第２層部８２をＺ方向に貫通して第１絶縁部９１の上面で留まる。第１部分Ｈａと第２部分Ｈｂとの間には、Ｚ方向の段差Ｈｓが存在する。
【0094】
次に、図１１中の（ｊ）に示すように、不図示のマスクが設けられ、配線７２を形成するための溝Ｇが第２絶縁部９２の上面により形成される。溝Ｇは、例えば、反応性イオンエッチングにより形成される。
【0095】
次に、図１１中の（ｋ）に示すように、溝Ｇおよび穴Ｈの内面に、配線７２の表層７２ｍおよびビア７３の表層７２ｍとなるバリアメタル層２４１が形成される。次に、溝Ｇおよび穴Ｈの内部に導電材料が供給されることで、配線７２の主部７２ｎおよびビア７３の主部７３ｎが形成される。これにより、溝Ｇおよび穴Ｈの内部に配線７２およびビア７３がそれぞれ形成される。このとき、穴Ｈの第１部分Ｈａにはビア７３の第１部分７３ａが形成され、穴Ｈの第２部分Ｈｂにはビア７３の第２部分７３ｂが形成される。
【0096】
＜７．利点＞
比較例１として、反応性イオンエッチングによりビット線ＢＬおよび第１層部８１を形成するのではなく、絶縁部の上面に溝を形成し、この溝の内部にビット線および絶縁部を形成する例について考える。この比較例１では、例えば、シリコン酸化物（ＳｉＯ２）により形成された絶縁部の上面に溝を形成し、当該溝内の下部にビット線を形成し、当該溝内の上部および上記絶縁部の上面にシリコン窒化物（ＳｉＮ）を含む絶縁層を形成することが考えられる。このような構成によれば、上述した実施形態と同様に、ビアの底部に段差を設けることができる。
比較例１として、反応性イオンエッチングによりビット線ＢＬおよび第１層部８１を形成するのではなく、絶縁部の上面に溝を形成し、この溝の内部にビット線および絶縁部を形成する例について考える。この比較例１では、例えば、シリコン酸化物（ＳｉＯ２）により形成された絶縁部の上面に溝を形成し、当該溝内の下部にビット線を形成し、当該溝内の上部および上記絶縁部の上面にシリコン窒化物（ＳｉＮ）を含む絶縁層を形成することが考えられる。このような構成によれば、上述した実施形態と同様に、ビアの底部に段差を設けることができる。
【0097】
しかしながら、比較例１の構成では、耐圧性の確保のためには（すなわち、ビアが第１ビット線に接続される場合において、ビアと、非接続対象の第２ビット線との間の距離を確保するためには）、溝内に厚い絶縁層を設ける必要がある。この場合、溝内の空間にシリコン窒化物を多く埋め込む必要が生じる。しかしながら、シリコン窒化物は一般的に埋め込み性が悪く、溝内にシリコン窒化物を埋め込む際に、シリコン酸化物の内部にボイドが生じやすい。また、溝内にシリコン窒化物を埋め込む際に、溝の上方に対応する絶縁層の領域の上面に溝に向けて窪む大きな窪み（１０ｎｍを超える窪み）が生じやすい。このため、比較例１の構成では、耐圧性またはその他の電気的特性を向上させることが難しい場合がある。
【0098】
次に、比較例２として、厚いシリコン窒化物層を利用した構造について考える。この比較例２では、まず、ビット線の元になる金属層を形成し、当該金属層上に、厚いシリコン窒化物層を形成し、これら金属層と厚いシリコン窒化物層とを反応性イオンエッチングにより特定方向に分断することで、複数のビット線と、複数のビット線上に設けられた複数の第１絶縁部とを形成する。複数の第１絶縁部は、複数のビット線と１対１で対応するとともに、上述した厚いシリコン窒化物層の厚さを持つ。次に、複数のビット線および複数の第１絶縁部を埋める第２絶縁部が形成される。第２絶縁部は、シリコン酸化物を含む。次に、複数の第１絶縁部のなかで、ビアを形成する位置に対応する部分が反応性イオンエッチングにより除去され、この除去により第２絶縁部内に形成された空間部にビアが形成され、残りの複数の第１絶縁部上および第２絶縁部上にビアに接続された配線（以下「特定配線」と称する）が形成される。このような構成によれば、ビット線に対してビアの位置ずれが生じることが抑制される。
【0099】
しかしながら、比較例２の構成では、ビット線と特定配線とのＺ方向の距離がシリコン窒化物である第１絶縁部の厚さにより規定される。このため、ビット線と特定配線との間の距離を確保するためには、厚い第１絶縁部が必要になる。ここで、第１絶縁部が厚くなると、上述した金属層および厚いシリコン窒化物層をそれぞれ反応性イオンエッチングにより複数に分断する際に、高いアスペクト比での加工が必要になり、厚い第１絶縁部が倒れる可能性がある。このため、第１絶縁部の厚さを大きくすることが難しい。このため、比較例２の構成では、耐圧性の向上を図ることが難しい。
【0100】
また、比較例２の構成では、複数の第１絶縁部の各々は、反応性イオンエッチングにより形成されるため、ビット線に近づくほど第１絶縁部の横幅が広くなる台形状（以下「純テーパの台形状」と称する）に形成される。その結果、ビアを形成する位置の第１絶縁部を反応性イオンエッチングにより除去し、この除去により第２絶縁部内にビアを形成するための空間部を形成した場合、当該空間部は第１絶縁部の外形に倣う純テーパの台形状になり、導電材料を供給する入口部が狭くなるとともに、空間部の内部は広くなる。その結果、ビアの内部に埋め込み不良が生じる可能性がある。
【0101】
さらに、第２比較例の構成では、ビット線と特定配線との間がシリコン窒化物で埋められるため、層間容量が大きくなり、ＲＣ遅延が生じる可能性があるなど、電気的特性が低下する可能性がある。
【0102】
一方で、本実施形態では、絶縁層８０は、Ｚ方向で第１ビット線ＢＬ－１に積層された第１層部８１（第１部分）と、Ｚ方向で第２ビット線ＢＬ－２に積層された第１層部８１（第２部分）と、複数の第１層部８１に対してビット線ＢＬとは反対側に位置し、少なくともＸ方向に延びた第２層部８２（第３部分）とを含む。第１絶縁部９１は、絶縁層８０の複数の第１層部８１の間に位置した部分９１ｂを含む。ビア７３は、絶縁層８０の第２層部８２および第１層部８１をＺ方向に貫通して第１ビット線ＢＬ－１に接した第１部分７３ａと、絶縁層８０の第２層部８２をＺ方向に貫通して第１絶縁部９１に接し、第１部分７３ａとの間に段差７３ｓを有した第２部分７３ｂとを含む。
【0103】
このような構成によれば、第１層部８１および第２層部８２が設けられることで、底部に段差７３ｓを有したビア７３を形成することができる。これにより、ビア７３が第１ビット線ＢＬ－１に接続される場合において、ビア７３と、非接続対象の第２ビット線ＢＬ－２との間の距離を確保し、耐圧性を高めることができる。これにより、半導体記憶装置１の電気的特性の向上を図ることができる。
【0104】
また本実施形態の上記構成によれば、比較例２の構成と比べて、高いアスペクト比での加工が必要なく、厚い第１絶縁部が倒れることを抑制することができる。言い換えると、本実施形態の上記構成によれば、低加工難易度の配線プロセスによって、耐圧性の向上を図ることができる。
【0105】
また本実施形態の上記構成によれば、比較例２の構成と異なり、純テーパの台形状の空間部に導電材料を供給する必要がなくなる。このため、ビア７３の内部に埋め込み不良が生じることを抑制することができる。
【0106】
また本実施形態の上記構成によれば、比較例２の構成とは異なり、第１層部８１の厚さＴ１（耐圧性を担う絶縁部の厚さ）が必要な耐圧に応じて調整可能である。このため、必要な耐圧に応じて第１層部８１の厚さＴ１を調整することで、ビア７３の底と、第２ビット線ＢＬ－２との間の距離を調整することができる。
【0107】
また本実施形態の上記構成によれば、反応性イオンエッチングにより金属層２１１とともに絶縁膜２１２をＸ方向に分断することで、金属層２１１から複数のビット線ＢＬを形成するとともに、絶縁膜２１２から複数の第１層部８１を形成することができる。この場合、溝内にシリコン窒化物を埋め込む工程が不要になる。このため、第１比較例と比べて、第１層部８１の内部にボイドが生じにくいとともに、第２層部８２の第２表面Ｓ２に窪みが生じにくい。このため、比較例１と比べて、第１層部８１の厚さＴ１を大きくしやすく、耐圧性を確保しやすくなる。これにより、半導体記憶装置１の電気的特性のさらなる向上を図ることができる。
【0108】
本実施形態では、第１絶縁部９１は、酸素を含有した絶縁材料Ｇ１を含む。絶縁層８０の第１層部８１、第１層部８１、および第２層部８２は、窒素を含有した絶縁材料Ｇ２を含む。このような構成によれば、絶縁材料Ｇ１と絶縁材料Ｇ２とのエッチングの選択比により、ビア７３が設けられる穴として、第１部分Ｈａと第２部分Ｈｂとの間に段差Ｈｓを有した穴Ｈを形成しやすくなる。
【0109】
本実施形態では、配線７２は、Ｚ方向で絶縁層８０に対して第１ビット線ＢＬ－１とは反対側に配置され、ビア７３に接続されている。第２絶縁部９２は、ビア７３を外れた位置で配線７２と絶縁層８０との間に配置され、酸素を含有した絶縁材料Ｇ４を含む。このような構成によれば、酸素を含有した絶縁材料Ｇ４を含む第２絶縁部９２が配線７２とビット線ＢＬとの間に存在する。酸素を含有した絶縁材料Ｇ４（例えばシリコン酸化物）は、シリコン窒化物と比べて誘電率が低い。このため、例えば比較例２と比べて、配線７２とビット線ＢＬとの間の層間容量を小さくすることができる。これにより、例えばＲＣ遅延を抑制することができ、半導体記憶装置１の電気的特性の向上を図ることができる。
【0110】
＜８．変形例＞
次に、いくつかの変形例について説明する。なお各変形例において以下に説明する以外の構成は、上記実施形態と同じである。
次に、いくつかの変形例について説明する。なお各変形例において以下に説明する以外の構成は、上記実施形態と同じである。
【0111】
＜８．１ 第１変形例＞
図１２は、第１変形例のメモリセルアレイ１１の一部を示す断面図である。第１変形例では、絶縁層８０の第１層部８１は、例えば、窒素を含有した絶縁材料Ｇ２を含む。絶縁材料Ｇ２は、例えば、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）、およびシリコン酸窒化物（ＳｉＯＮ）のうちのいずれか１つである。
図１２は、第１変形例のメモリセルアレイ１１の一部を示す断面図である。第１変形例では、絶縁層８０の第１層部８１は、例えば、窒素を含有した絶縁材料Ｇ２を含む。絶縁材料Ｇ２は、例えば、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）、およびシリコン酸窒化物（ＳｉＯＮ）のうちのいずれか１つである。
【0112】
一方で、絶縁層８０の第２層部８２は、窒素を含有した絶縁材料Ｇ３を含む。絶縁材料Ｇ３は、絶縁材料Ｇ２とは異なる絶縁材料である。絶縁材料Ｇ３は、例えば、シリコン窒化物（ＳｉＮ）、シリコン炭窒化物（ＳｉＣＮ）、およびシリコン酸窒化物（ＳｉＯＮ）のうちのいずれか別の１つである。絶縁材料Ｇ３は、「第３絶縁材料」の一例である。
【0113】
このような構成によれば、特性が異なる複数の絶縁材料により絶縁層８０が形成されるため、半導体記憶装置１の電気的特性の向上を図ることができる場合がある。
【0114】
＜８．２ 第２変形例＞
図１３は、第２変形例のメモリセルアレイ１１の一部を示す断面図である。第２変形例では、第１層部８１のＺ方向の厚さＴ１は、第２層部８２のＺ方向の厚さＴ２よりも大きい。このような構成によれば、高い耐圧性が必要な場合に、耐圧性のさらなる向上を図ることができる。本変形例によれば、複数の第１層部８１は、反応性イオンエッチングにより絶縁膜２１２が分断されることで形成されるため、厚い第１層部８１が設けられた場合であっても、第１層部８１の内部でボイドが生じにくいとともに、第２層部８２の第２表面Ｓ２に窪みが生じにくい。
図１３は、第２変形例のメモリセルアレイ１１の一部を示す断面図である。第２変形例では、第１層部８１のＺ方向の厚さＴ１は、第２層部８２のＺ方向の厚さＴ２よりも大きい。このような構成によれば、高い耐圧性が必要な場合に、耐圧性のさらなる向上を図ることができる。本変形例によれば、複数の第１層部８１は、反応性イオンエッチングにより絶縁膜２１２が分断されることで形成されるため、厚い第１層部８１が設けられた場合であっても、第１層部８１の内部でボイドが生じにくいとともに、第２層部８２の第２表面Ｓ２に窪みが生じにくい。
【0115】
以上、１つの実施形態およびいくつかの変形例について説明したが、実施形態および変形例は、上記例に限定されない。例えば、第１層部８１のＺ方向の厚さＴ１は、第２層部８２のＺ方向の厚さＴ２よりも小さくてもよい。
【0116】
上述した実施形態および変形例は、ＮＡＮＤ型フラッシュメモリ以外の半導体記憶装置（例えば、ＮＯＲ型メモリや、ＭＲＡＭ（Magnetoresistive Random Access Memory）、抵抗変化型メモリ、ＤＲＡＭ（Dynamic Random Access Memory））に適用可能である。また、上述した実施形態および変形例は、半導体記憶装置以外の半導体装置（例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサや各種ＩＣ(Integrated Circuit)部品）に適用可能である。本出願において「第１」、「第２」のような序列を示す用語は、適宜付け直されてもよい。
【0117】
以上説明した少なくともひとつの実施形態によれば、実施形態の半導体記憶装置は、第１配線と、第２配線と、第１絶縁層と、第１絶縁部と、導電部とを有する。前記第１絶縁層は、第１部分と、第２部分と、第３部分とを含む。前記第１部分は、前記第１配線に積層されている。前記第２部分は、前記第２配線に積層されている。前記第３部分は、前記第１部分および前記第２部分に対して前記第１配線および前記第２配線とは反対側に位置する。前記導電部は、前記第１絶縁層の前記３部分および前記第１部分を貫通して前記第１配線に接した第１部分と、前記第１絶縁層の前記第３部分を貫通して前記第１絶縁部に接し、前記導電部の前記第１部分との間に段差を有した第２部分とを含む。このような構成によれば、電気的特性の向上を図ることができる。
【0118】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0119】
１…半導体記憶装置、ＢＬ…ビット線、ＢＬ－１…第１ビット線（第１配線）、ＢＬ－２…第２ビット線（第２配線）、４０…積層体、４１…導電層（ゲート電極層）、４２…絶縁層（第２絶縁層）、５０…メモリピラー（柱状体）、５１…メモリ膜、５２…チャネル層、５３…絶縁コア、７２…配線、７２－１…配線（第３配線）、８０…絶縁層（第１絶縁層）、８１…第１層部、８１－１…第１層部（第１部分、第１絶縁膜）、８１－２…第２層部（第２部分、第２絶縁膜）、８２…第２層部（第３部分、第３絶縁膜）、９１…第１絶縁部、９２…第２絶縁部、１０１ｃ…第１側端、１０１ｄ…第２側端、Ｓ１…第１表面、Ｓ２…第２表面、穴…Ｈ、２１１…金属層、２１２…絶縁膜、Ｌ１…第１仮想線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】