特開 2024-44122 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044122

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H10B 12/00 20230101AFI20240326BHJP

【ＦＩ】

H01L27/108 671A

H01L27/108 621B

H01L27/108 621Z

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022149472

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】園田 康幸

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083AD03

5F083AD28

5F083AD51

5F083GA06

5F083GA10

5F083JA02

5F083JA19

5F083JA37

5F083JA38

5F083JA39

5F083JA40

5F083JA56

5F083JA60

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083PR21

5F083PR33

5F083PR40

(57)【要約】

【課題】半導体装置の信頼性の低下を抑制する
【解決手段】半導体装置は、第１の導電体と、第２の導電体と、前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向に延在し、酸化物半導体層を囲む第１の配線と、第１の配線と酸化物半導体層との間に設けられた絶縁膜と、酸化物半導体層の上に設けられた導電体と、第２の導電体の上に設けられ、第１方向および第２方向のそれぞれと交差する第３方向に延在する第２の配線と、第２の配線の側面に接し、第１の空隙を有する第１の絶縁層と、第１の絶縁層の上に設けられ、第１の空隙の上に第２の空隙を有する第２の絶縁層と、を具備する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１の導電体と、
第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む第１の配線と、
前記第１の配線と前記酸化物半導体層との間に設けられた絶縁膜と、

前記第２の導電体の上に設けられ、前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在する第２の配線と、
前記第２の配線の側面に接し、第１の空隙を有する第１の絶縁層と、
前記第１の絶縁層の上に設けられ、第２の空隙を有する第２の絶縁層と、
を具備する、半導体装置。

【請求項2】

前記第１の空隙と前記第２の空隙は、前記第２方向および前記第３方向を含む平面において、少なくとも一部が重なる、請求項１に記載の半導体装置。

【請求項3】

前記第２の導電体は、前記酸化物半導体層に接し、金属酸化物を含む導電性酸化物層を有する、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記第２の空隙は、前記第３方向に沿って延在する、請求項１または請求項２に記載の半導体装置。

【請求項5】

前記第２の空隙は、前記第３方向に沿って複数設けられる、請求項１または請求項２に記載の半導体装置。

【請求項6】

第１の導電体と、
第２の導電体と、
前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、
前記第１方向と交差する第２方向に延在し、前記酸化物半導体層を囲む第１の配線と、
前記第１の配線と前記酸化物半導体層との間に設けられた絶縁膜と、
前記第２の導電体の上に設けられ、前記第１方向および前記第２方向のそれぞれと交差する第３方向に延在する第２の配線と、
前記第２の配線の側面に接し、第１の空隙を有する第１の絶縁層と、
を形成した後に、前記第１の絶縁層の上に下部絶縁層を形成し、
前記下部絶縁層を部分的に除去することにより凹部を形成し、
前記下部絶縁層の上に上部絶縁層を形成して前記凹部を覆うことにより前記下部絶縁層および前記上部絶縁層との間に第２の空隙を形成し、
前記第２の空隙を形成後に、酸素を含む雰囲気下で熱処理を行う、
半導体装置の製造方法。

【請求項7】

前記第１の空隙と前記第２の空隙は、前記第２方向および前記第３方向を含む平面において、少なくとも一部が重なる、請求項６に記載の方法。

【請求項8】

前記第２の導電体は、前記酸化物半導体層に接し、金属酸化物を含む導電性酸化物層を有する、請求項６または請求項７に記載の方法。

【請求項9】

前記第２の空隙は、前記第３方向に沿って延在する、請求項６または請求項７に記載の方法。

【請求項10】

前記第２の空隙は、前記第３方向に沿って複数設けられる、請求項６または請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

ビット線、ワード線、およびこれらに接続されるメモリセル（トランジスタおよびキャパシタ）を有する半導体記憶装置が用いられている。ビット線とワード線を選択して、電圧を印加することで、メモリセルにデータを書き込み、読み出すことができる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２０１９／０３０５０８１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の発明が解決しようとする課題は、半導体装置の信頼性の低下を抑制することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１の導電体と、第２の導電体と、前記第１の導電体と前記第２の導電体との間に設けられ、第１方向に延在する酸化物半導体層と、第１方向と交差する第２方向に延在し、酸化物半導体層を囲む第１の配線と、第１の配線と酸化物半導体層との間に設けられた絶縁膜と、酸化物半導体層の上に設けられた導電体と、第２の導電体の上に設けられ、第１方向および第２方向のそれぞれと交差する第３方向に延在する第２の配線と、第２の配線の側面に接し、第１の空隙を有する第１の絶縁層と、第１の絶縁層の上に設けられ、第１の空隙の上に第２の空隙を有する第２の絶縁層と、を具備する。

【図面の簡単な説明】

【0006】

【図1】半導体装置の構成例を示すブロック図である。

【図2】メモリセルアレイの回路構成例を説明するための回路図である。

【図3】半導体装置の構造例を説明するための断面模式図である。

【図4】メモリセルアレイの第１の構造例を説明するための断面模式図である。

【図5】メモリセルアレイの第１の構造例を説明するための平面模式図である。

【図6】第１の構造例の製造方法例を説明するための断面模式図である。

【図7】第１の構造例の製造方法例を説明するための断面模式図である。

【図8】第１の構造例の製造方法例を説明するための断面模式図である。

【図9】第１の構造例の製造方法例を説明するための断面模式図である。

【図10】第１の構造例の第１の変形例を説明するための平面模式図である。

【図11】第１の構造例の第２の変形例を説明するための平面模式図である。

【図12】メモリセルアレイの第２の構造例を説明するための断面模式図である。

【図13】メモリセルアレイの第２の構造例を説明するための平面模式図である。

【図14】メモリセルアレイの第２の構造例の第１の変形例を説明するための平面模式図である。

【図15】メモリセルアレイの第２の構造例の第２の変形例を説明するための平面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。上下方向は、重力加速度に従った上下方向と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含み、特に指定する場合を除き、直接接続だけでなく間接接続も含む。

【0009】

図１は、半導体装置の構成例を示すブロック図である。図１に示す半導体装置１は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）であって、メモリセルアレイ１１を含む領域１０１ａと、周辺回路１２を含む領域１０１ｂと、を有する半導体基板１０１と、を有する。

【0010】

図２は、メモリセルアレイの回路構成例を説明するための回路図である。図２は、複数のメモリセルＭＣと、複数のワード線ＷＬ（ワード線ＷＬ_ｎ、ワード線ＷＬ_ｎ＋１、ワード線ＷＬ_ｎ＋２、ｎは整数）と、複数のビット線ＢＬ（ビット線ＢＬ_ｍ、ビット線ＢＬ_ｍ＋１、ビット線ＢＬ_ｍ＋２、ｍは整数）と、を図示する。

【0011】

複数のメモリセルＭＣは、行列方向に配列され、メモリセルアレイ１１を形成する。それぞれのメモリセルＭＣは、電界効果トランジスタ（ＦＥＴ）であるメモリトランジスタＭＴＲと、メモリキャパシタＭＣＰと、を備える。メモリトランジスタＭＴＲのゲートは対応するワード線ＷＬに接続され、ソースまたはドレインの一方は対応するビット線ＢＬに接続される。メモリキャパシタＭＣＰの一方の電極はメモリトランジスタＭＴＲのソースまたはドレインの他方に接続され、他方の電極は図示しないが特定の電位を供給する電源線に接続される。メモリセルＭＣは、ワード線ＷＬによるメモリトランジスタＭＴＲのスイッチングによりビット線ＢＬからメモリキャパシタＭＣＰに電荷を蓄積してデータを保持できる。複数のメモリセルＭＣの数は、図２に示す数に限定されない。

【0012】

図３は、半導体装置の構造例を説明するための断面模式図であり、半導体装置のＸ軸とＸ軸に直交するＺ軸とを含むＸ－Ｚ断面の一部を示す。

【0013】

図３に示す半導体装置は、半導体基板１０１と、電界効果トランジスタ１０２と、導電体１１１と、絶縁体１１３と、電気伝導体１１５と、導電性酸化物層１１６と、導電体１１７ａと、導電体１１７ｂと、絶縁層１１８と、絶縁層１１９と、酸化物半導体層１２１と、導電層１２２と、絶縁層１２３と、導電体１２４ａと、導電体１２４ｂと、絶縁層１２５と、導電層１２６と、絶縁層１２７と、絶縁層１２８と、絶縁層１２９と、導電体１３０と、積層体１４０ａと、積層体１４０ｂと、絶縁層１４４と、絶縁層１５１と、絶縁層１５３と、絶縁層１５４と、導電体１５５と、導電体１６１と、絶縁層１６２と、を備える。

【0014】

電界効果トランジスタ１０２は、周辺回路１２に含まれる。周辺回路１２は、例えばセンスアンプを含む。電界効果トランジスタ１０２は、例えばＰチャネル型電界効果トランジスタ（Ｐｃｈ－ＦＥＴ）、またはＮチャネル型電界効果トランジスタ（Ｎｃｈ－ＦＥＴ）である。電界効果トランジスタ１０２は、例えば単結晶シリコン基板等の半導体基板１０１を用いて形成可能であり、半導体基板１０１にチャネル領域とソース領域とドレイン領域とを有する。なお、半導体基板１０１はＰ型の導電型を有していてもよい。

【0015】

導電体１１１、絶縁体１１３、および電気伝導体１１５は、メモリキャパシタＭＣＰを形成する。図３は、４つのメモリキャパシタＭＣＰを図示するが、メモリキャパシタＭＣＰの数は、４つに限定されない。

【0016】

メモリキャパシタＭＣＰは、いわゆるピラー型キャパシタ、シリンダー型キャパシタ等の３次元キャパシタである。導電体１１１は、Ｚ軸方向に延在する柱状部を有し、メモリキャパシタＭＣＰの他方の電極としての機能を有する。絶縁体１１３は、導電体１１１の柱状部の上に柱状部を囲むように設けられ、メモリキャパシタＭＣＰの誘電体層としての機能を有する。電気伝導体１１５は、絶縁体１１３の上に設けられ、絶縁体１１３を挟んで導電体１１１の柱状部を囲み、メモリキャパシタＭＣＰの一方の電極としての機能を有する。

【0017】

導電体１１１は、例えばタングステン、窒化チタン等を含む。絶縁体１１３は、例えば酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等を含む。電気伝導体１１５は、例えばアモルファスシリコン等を含む。

【0018】

導電性酸化物層１１６は、電気伝導体１１５の上に設けられる。導電性酸化物層１１６は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。

【0019】

導電体１１７ａは、例えば電界効果トランジスタ１０２のソース電極またはドレイン電極に電気的に接続される。導電体１１７ａは、ビアとしての機能を有する。導電体１１７ａは、例えば銅やタングステン等の金属を含む。

【0020】

導電体１１７ｂは、例えば電界効果トランジスタ１０２のゲート電極に電気的に接続される。導電体１１７ｂは、ビアとしての機能を有する。導電体１１７ｂは、例えば銅やタングステン等の金属を含む。

【0021】

絶縁層１１８は、例えば複数のメモリキャパシタＭＣＰ間に設けられる。絶縁層１１８は、例えばシリコンと酸素とを含む。

【0022】

絶縁層１１９は、絶縁層１１８の上に設けられる。絶縁層１１９は、例えばシリコンと窒素とを含む。

【0023】

酸化物半導体層１２１、導電層１２２、および絶縁層１２３は、メモリトランジスタＭＴＲを形成する。メモリトランジスタＭＴＲは、メモリキャパシタＭＣＰの上方に設けられ、メモリキャパシタＭＣＰとともにメモリセルＭＣを形成する。

【0024】

酸化物半導体層１２１は、例えばＺ軸方向に延在する柱状体である。酸化物半導体層１２１は、メモリトランジスタＭＴＲのチャネルを形成する。酸化物半導体層１２１は、例えばインジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む。酸化物半導体層１２１は、例えば、酸化インジウムと酸化ガリウム、酸化インジウムと酸化亜鉛、又は、酸化インジウムと酸化スズを含む。一例として、インジウム、ガリウム、および、亜鉛を含む酸化物（インジウム－ガリウム－亜鉛－酸化物）、いわゆるＩＧＺＯ（ＩｎＧａＺｎＯ）を含む。

【0025】

酸化物半導体層１２１のＺ軸方向の一端は、導電性酸化物層１３１を介して導電層１３２に接続され、メモリトランジスタＭＴＲのソースまたはドレインの一方として機能し、他端が導電性酸化物層１１６に接続され、メモリトランジスタＭＴＲのソースまたはドレインの他方として機能する。このとき、導電性酸化物層１１６は、メモリキャパシタＭＣＰの電気伝導体１１５とメモリトランジスタＭＴＲの酸化物半導体層１２１との間に設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の他方として機能する。導電性酸化物層１１６は、メモリトランジスタＭＴＲの酸化物半導体層１２１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲと導電性酸化物層１１６との接続抵抗を低減できる。

【0026】

導電層１２２は、Ｘ軸方向に延在する。導電層１２２は、Ｘ―Ｙ平面において絶縁層１２３を挟んで酸化物半導体層１２１を囲む。導電層１２２は、メモリトランジスタＭＴＲのゲート電極を形成するとともに、配線としてワード線ＷＬを形成する。導電層１２２は、例えば金属、金属化合物、又は、半導体を含む。導電層１２２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、およびルテニウム（Ｒｕ）からなる群より選ばれる少なくとも一つを含む。

【0027】

絶縁層１２３は、Ｘ―Ｙ平面において、酸化物半導体層１２１と導電層１２２との間に設けられる。絶縁層１２３は、メモリトランジスタＭＴＲのゲート絶縁膜を形成する。絶縁層１２３は、例えば、シリコンと、酸素または窒素と、を含む。

【0028】

メモリトランジスタＭＴＲは、ゲート電極がチャネルを囲んで配置される、いわゆるＳｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒ（ＳＧＴ）である。ＳＧＴにより半導体装置の面積を小さくできる。

【0029】

酸化物半導体を含むチャネル層を有する電界効果トランジスタは、半導体基板１０１に設けられた電界効果トランジスタよりもオフリーク電流が低い。よって、例えばメモリセルＭＣに保持されたデータを長く保持できるため、リフレッシュ動作の回数を減らすことができる。また、酸化物半導体を含むチャネル層を有する電界効果トランジスタは、低温プロセスで形成可能であるため、メモリキャパシタＭＣＰに熱ストレスを与えることを抑制できる。

【0030】

導電体１２４ａは、導電体１１７ａの上に設けられ、導電体１１７ａに電気的に接続される。導電体１２４ａは、例えば銅を含む。

【0031】

導電体１２４ｂは、導電体１１７ｂの上に設けられ、導電体１１７ｂに電気的に接続される。導電体１２４ｂは、例えば銅を含む。

【0032】

絶縁層１２５は、絶縁層１１９の上に設けられる。絶縁層１２５は、複数のメモリトランジスタＭＴＲの間、および導電体１２４ａと導電体１２４ｂとの間に設けられる。

【0033】

導電層１２６は、導電体１２４ｂの上に設けられ、導電体１２４ｂに電気的に接続される。導電層１２６は、導電層１２２と同一工程により形成される。よって、導電層１２６は、導電層１２２に適用可能な材料を含む。

【0034】

絶縁層１２７は、絶縁層１２５の上に設けられる。絶縁層１２７は、導電層１２２と導電層１２６との間に設けられる。絶縁層１２７は、例えば、シリコンと、酸素または窒素と、を含む。

【0035】

絶縁層１２８は、絶縁層１２７の上に設けられる。絶縁層１２８は、絶縁層１２７の上において、複数のメモリトランジスタＭＴＲの間に設けられる。絶縁層１２８は、例えば、シリコンと、酸素または窒素と、を含む。

【0036】

絶縁層１２９は、絶縁層１２８の上に設けられる。絶縁層１２９は、例えば、シリコンと、酸素または窒素と、を含む。

【0037】

導電体１３０は、導電性酸化物層１３１と、導電層１３２と、導電層１３３と、を有する。導電体１３０はビット線ＢＬを介して電界効果トランジスタ１０２に電気的に接続される。導電体１３０は、例えばメモリトランジスタＭＴＲとビット線ＢＬと接続するための導電性パッドとしての機能を有する。

【0038】

導電性酸化物層１３１は、金属酸化物を含む導電層である。導電性酸化物層１３１は、メモリトランジスタＭＴＲの酸化物半導体層１２１に接して設けられ、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。導電性酸化物層１３１は、例えばインジウム－錫－酸化物（ＩＴＯ）等の金属酸化物を含む。導電性酸化物層１３１は、酸化物半導体層１２１と同様に金属酸化物を含むため、メモリトランジスタＭＴＲと導電性酸化物層１３１との接続抵抗を低減できる。

【0039】

導電層１３２は、導電性酸化物層１３１の上方に設けられる。導電層１３２は、金属元素を含む。導電層１３２は、例えばタングステン、窒化チタン等を含む。

【0040】

導電層１３２は、導電性酸化物層１３１の上方に設けられ、導電性酸化物層１３１および導電層１３３を介してメモリトランジスタＭＴＲの酸化物半導体層１２１に接続される。導電性酸化物層１３１は、メモリトランジスタＭＴＲのソース電極またはドレイン電極の一方として機能する。

【0041】

導電層１３３は、導電性酸化物層１３１と導電層１３２との間に設けられる。導電層１３３は、例えば、金属化合物層であり、例えば、チタンと、窒素と、を含む。導電層１３３を形成することにより、導電性酸化物層１３１から導電層１３２への酸素の拡散を抑制できる。

【0042】

導電体１３４は、導電層１２６の上に設けられ、絶縁層１２８および絶縁層１２９をＺ軸方向に貫通する。導電体１３４は、ビアとしての機能を有する。導電体１３４は、例えば銅を含む。

【0043】

積層体１４０ａは、導電体１３０の上に設けられ、導電体１３０に電気的に接続される。積層体１４０ａは、配線としてビット線ＢＬを形成する。

【0044】

積層体１４０ｂは、導電体１３４の上に設けられ、導電体１３４に電気的に接続される。

【0045】

積層体１４０ａは、導電層１４１ａと、導電層１４１ａ上の絶縁層１４２ａと、絶縁層１４２ａ上の絶縁層１４３ａと、を有する。積層体１４０ｂは、導電層１４１ｂと、導電層１４１ｂ上の絶縁層１４２ｂと、絶縁層１４２ｂ上の絶縁層１４３ｂと、を有する。

【0046】

導電層１４１ａおよび導電層１４１ｂは、同一工程により形成される。導電層１４１ａおよび導電層１４１ｂは、例えばタングステンを含む。

【0047】

絶縁層１４２ａおよび絶縁層１４２ｂは、同一工程により形成される。絶縁層１４２ａおよび絶縁層１４２ｂは、例えばシリコンと酸素とを含む。

【0048】

絶縁層１４３ａおよび絶縁層１４３ｂは、同一工程により形成される。絶縁層１４３ａおよび絶縁層１４３ｂは、例えばシリコンと窒素とを含む。

【0049】

絶縁層１４４は、絶縁層１２９の上に設けられる。絶縁層１４４は、複数の積層体１４０ａの間に設けられ、積層体１４０ａの側面に接する。絶縁層１４４は、例えば、シリコンと、酸素と、を含む。

【0050】

絶縁層１４４は、空隙Ｓ１を有する。空隙Ｓ１は、例えば複数の積層体１４０ａの間に設けられる。空隙Ｓ１は、例えばＸ軸およびＺ軸のそれぞれに直交するＹ軸方向に延在する。空隙Ｓ１は、例えばホール形状でもよい。空隙Ｓ１は、例えば空気で満たされていてもよい。

【0051】

絶縁層１５１は、絶縁層１４４の上に設けられる。絶縁層１５１は、例えば、シリコンと、酸素と、を含む。

【0052】

絶縁層１５３は、絶縁層１５１の上に設けられる。絶縁層１５３は、例えば、シリコンと、窒素と、を含む。

【0053】

絶縁層１５４は、絶縁層１５３の上に設けられる。絶縁層１５４は、例えば、シリコンと、酸素と、を含む。

【0054】

導電体１５５は、導電層１４１ｂの上に設けられ、導電層１４１ｂに電気的に接続される。導電体１５５は、絶縁層１４２ｂ、絶縁層１４３ｂ、絶縁層１５１、絶縁層１５３、および絶縁層１５４をＺ軸方向に貫通する。導電体１５５は、例えば銅やタングステン等の金属を含む。

【0055】

導電体１６１は、導電体１５５の上に設けられ、導電体１５５に電気的に接続される。導電体１６１は、例えば銅やタングステン等の金属を含む。導電体１６１は、積層であってもよい。

【0056】

絶縁層１６２は、絶縁層１５４の上に設けられる。絶縁層１６２は、例えば、シリコンと、酸素または窒素と、を含む。

【0057】

図３に示すメモリセルアレイ１１を形成する場合、酸化物半導体層１２１から酸素が脱離しやすい。酸素が脱離するとメモリトランジスタＭＴＲの閾値電圧が負の方向にシフトしてメモリトランジスタＭＴＲの電気特性が悪化する。そこで、酸化物半導体層１２１の形成後に酸素雰囲気下で熱処理を行うことにより、酸化物半導体層１２１に酸素を供給する。これにより、メモリトランジスタＭＴＲの閾値電圧のシフトを抑制できる。絶縁層１５１は、例えば化学気相成長法（ＣＶＤ）により形成可能であるが、形成時に発生する熱でも酸化物半導体層１２１から酸素が脱離しやすいため、絶縁層１５１の形成後に酸素雰囲気下で熱処理を行うことが好ましい。

【0058】

しかしながら、絶縁層１５１の形成後に熱処理を行う場合、酸化物半導体層１２１への酸素の供給効率が低い場合がある。これは、絶縁層１５１が厚くなるほど顕著となる。酸化物半導体層１２１への酸素の供給効率が低下すると、メモリトランジスタＭＴＲの閾値電圧のシフトを十分に抑制することが困難となる。これは、メモリトランジスタＭＴＲの動作不良の原因となり、半導体装置の信頼性を低下させる。

【0059】

これに対し、本実施形態の半導体装置のメモリセルアレイは、空隙を有する絶縁層１５１を備えることにより、半導体装置の信頼性の低下を抑制できる。空隙を有する絶縁層１５１を備えるメモリセルアレイの具体的な構造例について以下に説明する。

【0060】

（メモリセルアレイの第１の構造例）
図４は、実施形態のメモリセルアレイ１１の第１の構造例を説明するための断面模式図である。以下では図３と異なる部分について説明し、その他の部分については、図３の説明を適宜援用できる。

【0061】

図４に示すメモリセルアレイ１１は、図３に示す絶縁層１５１に設けられた空隙Ｓ２をさらに具備する。空隙Ｓ２は、例えばＹ軸方向に延在する。空隙Ｓ２は、例えばホール形状でもよい。空隙Ｓ２は、例えば空気で満たされていてもよい。

【0062】

絶縁層１５１の形成時に絶縁層１５１中に空孔（ポア）が生じる場合がある。空隙Ｓ２は、空孔よりもはるかに大きいサイズを有する。空隙Ｓ２は、空隙Ｓ１の上方に設けられる。また、空隙Ｓ１と空隙Ｓ２は、Ｘ－Ｙ平面において少なくとも一部が重なる位置に設けられていればよい。空隙Ｓ１と重なる位置に空隙Ｓ２を形成することにより、酸化物半導体層１２１への酸素の供給効率を高めることができる。

【0063】

図５は、実施形態のメモリセルアレイ１１の第１の構造例を説明するための平面模式図である。なお、図５は、メモリセルＭＣと、導電体１３０と、導電層１４１ａと、を示し、その他の構成要素は便宜のため図示を省略している。

【0064】

複数の導電層１４１ａ（ビット線ＢＬ）は、Ｙ軸方向に延在し、Ｘ軸方向に互いに離れて配置される。各導電層１４１ａは、Ｙ軸方向において、複数のメモリセルＭＣに重なる。

【0065】

複数のメモリセルＭＣは、図５に示すようにＸ－Ｙ平面においてマトリクス配置を形成する。なお、メモリセルＭＣの数は、特に限定されない。

【0066】

空隙Ｓ２は、Ｙ軸方向に延在する。空隙Ｓ２は、例えば、複数の導電層１４１ａ（ビット線ＢＬ）の間に設けられる。

【0067】

（第１の構造例の製造方法例）
第１の構造例の製造方法例について図６、図７、図８、および図９を参照して説明する。図６ないし図９は、第１の構造例の製造方法例を説明するための断面模式図である。図６ないし図９は、Ｘ軸およびＺ軸を含む断面を示す。なお、ここでは、絶縁層１５１ａの形成から熱処理を行うまでの製造工程について説明する。

【0068】

図６に示すように、絶縁層１４３ａおよび絶縁層１４４の上に絶縁膜（下部絶縁層）１５１ａを形成する。絶縁膜１５１ａは、例えば減圧ＣＶＤ法（ＬＰ－ＣＶＤ）やプラズマＣＶＤ法（ＰＥ－ＣＶＤ）等のＣＶＤを用いて形成可能である。

【0069】

次に、図７に示すように、絶縁膜１５１ａを部分的に除去することにより、凹部Ｄを形成する。絶縁膜１５１ａは、例えばフォトリソグラフィ技術を用いてマスク層を形成し、当該マスク層を用いたドライエッチングやウェットエッチング等のエッチングにより絶縁膜１５１ａを部分的に除去可能である。凹部Ｄは、形成される空隙Ｓ２の形状に応じて適宜設定される。

【0070】

次に、図８に示すように、絶縁膜１５１ａおよび凹部Ｄの上に絶縁膜（上部絶縁層）１５１ｂを形成し、絶縁膜１５１ｂを平坦化する。絶縁膜１５１ｂは、絶縁膜１５１ａよりもカバレッジ（段差被覆性）が悪いことが好ましい。これにより、凹部Ｄを埋めることなく絶縁膜１５１ｂを形成できる。これにより、絶縁膜１５１ａと絶縁膜１５１ｂとの間に空隙Ｓ２を形成できる。空隙Ｓ２と同様に、複数の絶縁膜を用いて空隙Ｓ１を形成してもよい。

【0071】

絶縁膜１５１ｂは、例えばＬＰ－ＣＶＤやＰＥ－ＣＶＤ等のＣＶＤを用いて形成可能である。絶縁膜１５１ｂは、例えば反応性イオンエッチング（ＲＩＥ）や化学機械研磨（ＣＭＰ）により平坦化される。

【0072】

絶縁膜１５１ａと絶縁膜１５１ｂとの積層は、絶縁層１５１を形成する。なお、絶縁膜１５１ａと絶縁膜１５１ｂとの界面は、必ずしも視認されない。

【0073】

次に、図９に示すように、酸素を含む雰囲気下で熱処理を行うことにより、空隙Ｓ１および空隙Ｓ２を介して酸素を酸化物半導体層１２１に供給する。その他の構成要素の形成方法については、既知の方法を用いることができる。以上が第１の構造例の製造方法例の説明である。

【0074】

以上のように、第１の構造例は、空隙Ｓ２を有する絶縁層１５１を備え、酸素を含む熱処理により、絶縁層１５１が厚い場合であっても酸化物半導体層１２１に酸素を供給しやすくすることができる。これにより、半導体装置の信頼性の低下を抑制できる。

【0075】

（第１の構造例の変形例）
図１０は、第１の構造例の第１の変形例を説明するための平面模式図である。図１０は、Ｘ軸およびＹ軸を含む平面模式図である。図１０に示すメモリセルアレイは、図５に示す構造例と比較して空隙Ｓ２を複数の空隙Ｓ２ａに区切る領域１５２ａを有する点が異なる。以下では図５と異なる部分について説明し、その他の部分については、図５の説明を適宜援用できる。

【0076】

領域１５２ａは、Ｙ軸方向に沿う複数の空隙Ｓ２ａの間に設けられる。領域１５２ａは、絶縁層１５１の空隙Ｓ２を有しない部分である。よって、領域１５２ａは、シリコンと、酸素と、を含む。領域１５２ａを形成することにより、図１に示すメモリセルアレイ１１を含む領域１０１ａにおける空隙Ｓ２の密度（体積割合）を調整できる。空隙Ｓ２の密度とは、絶縁層１５１の体積に対する、空隙Ｓ２の体積の割合である。空隙Ｓ２の密度が高いと、絶縁層１５１の収縮が起こり易くなる。このため、空隙Ｓ２の密度を調整することがある。

【0077】

図１１は、第１の構造例の第２の変形例を説明するための平面模式図である。図１１は、Ｘ軸およびＹ軸を含む平面模式図である。図１０に示すメモリセルアレイは、図５に示す構造例と比較してＸ軸方向に並んだ複数の空隙Ｓ２の間に領域１５２ｂを有する点が異なる。以下では図５と異なる部分について説明し、その他の部分については、図５の説明を適宜援用できる。

【0078】

領域１５２ｂは、Ｘ軸方向において、複数の空隙Ｓ２の間であって、且つ複数の導電層１４１ａの間に設けられる。領域１５２ｂは、絶縁層１５１の空隙Ｓ２を有しない部分である。よって、領域１５２ｂは、シリコンと、酸素と、を含む。領域１５２ｂ形成することにより、例えば図１に示すメモリセルアレイ１１を含む領域１０１ａにおける空隙Ｓ２の密度（体積割合）を調整できる。

【0079】

なお、第１の構造例において、図１に示すメモリセルアレイ１１を含む領域１０１ａの空隙Ｓ２の密度（体積割合）は、図１に示す周辺回路１２を含む領域１０１ｂの空隙Ｓ２の密度（体積割合）よりも高い。例えば、Ｘ－Ｙ平面において、領域１０１ａにおける絶縁層１５１の面積に対する空隙Ｓ２の面積の割合は、領域１０１ｂにおける絶縁層１５１の面積に対する空隙Ｓ２の面積の割合より大きい。例えば、Ｘ－Ｙ平面において、領域１０１ａの絶縁層１５１の単位面積当たりの空隙Ｓ２の個数は、領域１０１ｂにおける絶縁層１５１の単位面積当たりの空隙Ｓ２の個数より多い。

【0080】

（メモリセルアレイの第２の構造例）
図１２は、メモリセルアレイ１１の第２の構造例を説明するための断面模式図であり、図１３は、メモリセルアレイ１１の第２の構造例を説明するための平面模式図であり、Ｘ軸と、Ｙ軸と、を含む平面模式図である。

【0081】

図１２に示すメモリセルアレイ１１は、第１の構造例と同様に絶縁層１５１に設けられた空隙Ｓ２をさらに具備する。

【0082】

空隙Ｓ２は、例えば絶縁層１５１の形成時に絶縁層１５１中に生じる空孔（ポア）よりもはるかに大きいサイズを有する。空隙Ｓ２は、空隙Ｓ１の上方に設けられる。空隙Ｓ２は、例えば空気で満たされていてもよい。空隙Ｓ１と重なる位置に空隙Ｓ２を形成することにより、酸化物半導体層１２１への酸素の供給効率を高めることができる。以下では第１の構造例と異なる部分について説明し、その他の部分については、第１の構造例の説明を適宜援用できる。

【0083】

複数のメモリセルＭＣは、図１３に示すようにＸ－Ｙ平面において千鳥配置を形成する。複数のメモリセルＭＣがＸ軸方向に並んで配列され、一つの行を形成する。当該一つの行に対してＹ軸方向に隣り合い、Ｘ軸方向に並ぶ複数のメモリセルＭＣは、当該一つの行のメモリセルＭＣに対してＸ軸方向にずれて配置される。これにより、メモリセルＭＣの集積度を高めることができる。なお、メモリセルＭＣの数は、特に限定されない。

【0084】

図１２に示す導電層１３２は、切り欠き面１３２ａを有する。例えば、導電層１３２の上部におけるＸ軸方向の長さは、導電層１３２の下部におけるＸ軸方向の長さより短い。例えば、導電層１３２の上部におけるＹ軸方向の長さは、導電層１３２の下部におけるＹ軸方向の長さより短い。切り欠き面１３２ａを形成することにより、酸化物半導体層１２１までの酸素の供給経路を広くすることができるため、空隙Ｓ１および空隙Ｓ２を介して酸素を酸化物半導体層１２１に供給しやすくできる。例えば、絶縁層１４４のＸ軸方向の長さを長くすることや、空隙Ｓ１から酸化物半導体層１２１までの距離を短くすることができる、切り欠き面１３２ａは、例えば積層体１４０ａをマスク層として用いたエッチングにより導電層１３２を部分的に除去することにより形成可能である。

【0085】

第２の構造例では、空隙Ｓ２を有する絶縁層１５１を備え、酸素を含む熱処理により、絶縁層１５１が厚い場合であっても酸化物半導体層１２１に酸素を供給しやすくすることができる。これにより、半導体装置の信頼性の低下を抑制できる。なお、空隙Ｓ２は、第１の構造例と同様の方法により形成可能である。

【0086】

（第２の構造例の変形例）
図１４は、第２の構造例の第１の変形例を説明するための平面模式図である。図１４は、Ｘ軸およびＹ軸を含む平面模式図である。図１４に示すメモリセルアレイは、図１２および図１３に示す構造例と比較して空隙Ｓ２を複数の空隙Ｓ２ｂに区切る領域１５２ｃを有する点が異なる。以下では図１２および図１３と異なる部分について説明し、その他の部分については、図１２および図１３の説明を適宜援用できる。

【0087】

領域１５２ｃは、Ｙ軸方向に沿う複数の空隙Ｓ２ｂの間に設けられる。領域１５２ｃは、絶縁層１５１の空隙Ｓ２を有しない部分である。よって、領域１５２ｃは、シリコンと、酸素と、を含む。領域１５２ｃを形成することにより、例えば図１に示すメモリセルアレイ１１を含む領域１０１ａにおける空隙Ｓ２の密度（体積割合）を調整できる。

【0088】

図１５は、第２の構造例の第２の変形例を説明するための平面模式図である。図１５は、Ｘ軸およびＹ軸を含む平面模式図である。図１５に示すメモリセルアレイは、図１２および図１３に示す構造例と比較して複数の空隙Ｓ２の間に領域１５２ｄを有する点が異なる。以下では図１２および図１３と異なる部分について説明し、その他の部分については、図１２および図１３の説明を適宜援用できる。

【0089】

領域１５２ｄは、Ｘ軸方向において、複数の空隙Ｓ２ｂの間であって、且つ複数の導電層１４１ａの間に設けられる。領域１５２ｄは、絶縁層１５１の空隙Ｓ２を有しない部分である。よって、領域１５２ｄは、シリコンと、酸素と、を含む。領域１５２ｄ形成することにより、例えば図１に示すメモリセルアレイ１１を含む領域１０１ａにおける空隙Ｓ２の密度（体積割合）を調整できる。

【0090】

なお、メモリセルアレイ１１の第２の構造例において、図１に示す領域１０１ａの空隙Ｓ２の密度（体積割合）は、図１に示す領域１０１ｂの空隙Ｓ２の密度（体積割合）よりも高い。

【0091】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0092】

１…半導体装置、１１…メモリセルアレイ、１２…周辺回路、１０１…半導体基板、１０１ａ…領域、１０１ｂ…領域、１０２…電界効果トランジスタ、１１１…導電体、１１３…絶縁体、１１５…電気伝導体、１１６…導電性酸化物層、１１７ａ…導電体、１１７ｂ…導電体、１１８…絶縁層、１１９…絶縁層、１２１…酸化物半導体層、１２２…導電層、１２３…絶縁層、１２４ａ…導電体、１２４ｂ…導電体、１２５…絶縁層、１２６…導電層、１２７…絶縁層、１２８…絶縁層、１２９…絶縁層、１３０…導電体、１３１…導電性酸化物層、１３２…導電層、１３２ａ…切り欠き面、１３３…導電層、１３４…導電体、１４０…積層体、１４０ａ…積層体、１４０ｂ…積層体、１４１ａ…導電層、１４１ｂ…導電層、１４２ａ…絶縁層、１４２ｂ…絶縁層、１４３ａ…絶縁層、１４３ｂ…絶縁層、１４４…絶縁層、１５１…絶縁層、１５１ａ…絶縁膜、１５１ｂ…絶縁膜、１５２ａ…領域、１５２ｂ…領域、１５２ｃ…領域、１５２ｄ…領域、１５３…絶縁層、１５４…絶縁層、１５５…導電体、１６１…導電体、１６２…絶縁層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】