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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044126
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置および半導体装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
【ＦＩ】
H01L27/11582
H01L29/78 371
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022149481
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】野村 晃太郎
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083GA11
5F083JA04
5F083JA19
5F083JA39
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH14
5F101BH15
(57)【要約】
【課題】電気的特性の向上を図ることができる半導体記憶装置および半導体装置の製造方法を提供することである。
【解決手段】実施形態の半導体記憶装置は、第１積層体および第１柱状部をもつ第１領域と、第２積層体および第２柱状部をもつ第２領域と、を持つ。第１積層体は、酸素を含む複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１柱状部は、第１積層体内において、半導体層を含み、第１方向に延びる。第２積層体は、複数の第１絶縁膜と、複数の第２絶縁膜と、複数の第３絶縁膜とを、第１絶縁膜、第２絶縁膜、第３絶縁膜の順に、第１方向に繰り返し積層される。第２絶縁膜は窒素を含む。第３絶縁膜は酸素および水素の少なくとも一つと窒素とを含む。第２柱状部は、第２積層体内において、半導体層を含み、第１方向に延びる。第１領域と前記第２領域は、第１方向とは交差した第２方向に沿って隣り合う。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、第１積層体および第１柱状部をもつ第１領域と、第２積層体および第２柱状部をもつ第２領域と、を持つ。第１積層体は、酸素を含む複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１柱状部は、第１積層体内において、半導体層を含み、第１方向に延びる。第２積層体は、複数の第１絶縁膜と、複数の第２絶縁膜と、複数の第３絶縁膜とを、第１絶縁膜、第２絶縁膜、第３絶縁膜の順に、第１方向に繰り返し積層される。第２絶縁膜は窒素を含む。第３絶縁膜は酸素および水素の少なくとも一つと窒素とを含む。第２柱状部は、第２積層体内において、半導体層を含み、第１方向に延びる。第１領域と前記第２領域は、第１方向とは交差した第２方向に沿って隣り合う。
【選択図】図４
【特許請求の範囲】
【請求項1】
酸素を含む複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内において、半導体層を含み、前記第１方向に延びる第１柱状部と
を有する第１領域と、
酸素を含む前記複数の第１絶縁膜と、窒素を含む複数の第２絶縁膜と、酸素および水素の少なくとも一つと窒素とを含む複数の第３絶縁膜とを、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜の順に、第１方向に繰り返し積層された第２積層体と、
前記第２積層体内において、前記半導体層を含み、前記第１方向に延びる第２柱状部と、
を有する第２領域と
を備え、
前記第１領域と前記第２領域は、前記第１方向とは交差した第２方向に沿って隣り合う半導体記憶装置。
前記第１積層体内において、半導体層を含み、前記第１方向に延びる第１柱状部と
を有する第１領域と、
酸素を含む前記複数の第１絶縁膜と、窒素を含む複数の第２絶縁膜と、酸素および水素の少なくとも一つと窒素とを含む複数の第３絶縁膜とを、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜の順に、第１方向に繰り返し積層された第２積層体と、
前記第２積層体内において、前記半導体層を含み、前記第１方向に延びる第２柱状部と、
を有する第２領域と
を備え、
前記第１領域と前記第２領域は、前記第１方向とは交差した第２方向に沿って隣り合う半導体記憶装置。
【請求項2】
前記第３絶縁膜の平均水素濃度が１５原子％超である、請求項１に記載の半導体記憶装置。
【請求項3】
前記第３絶縁膜の平均酸素濃度が５原子％超である、請求項１に記載の半導体記憶装置。
【請求項4】
前記第３絶縁膜の膜厚は１ｎｍ以上である、請求項１に記載の半導体記憶装置。
【請求項5】
前記第１絶縁膜の膜厚が２０ｎｍ以下、前記第２絶縁膜の膜厚が３０ｎｍ以下である、請求項１に記載の半導体記憶装置。
【請求項6】
前記第１積層体を前記第１方向に貫通し、前記第１方向および前記第２方向と交差する第３方向に延びる第１絶縁体を備え、
前記第１領域と前記第２領域とは、前記第１絶縁体によって、前記第２方向に分断され、
前記第２領域の前記第１領域側の第１端部および前記第１領域側とは反対側の第２端部のうち、前記第１端部側のみに前記第１絶縁体が設けられている、請求項１に記載の半導体記憶装置。
前記第１領域と前記第２領域とは、前記第１絶縁体によって、前記第２方向に分断され、
前記第２領域の前記第１領域側の第１端部および前記第１領域側とは反対側の第２端部のうち、前記第１端部側のみに前記第１絶縁体が設けられている、請求項１に記載の半導体記憶装置。
【請求項7】
酸素を含む複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層された第１積層体と、
前記第１積層体内において、半導体層を含み、前記第１方向に延びる第１柱状部と
を有する第１領域と、
酸素を含む前記複数の第１絶縁膜と、酸素および水素の少なくとも一つと窒素とを含む第４絶縁膜とを、前記第１方向に交互に積層された第３積層体と、
前記第３積層体内において、前記半導体層を含み、前記第１方向に延びる第２柱状部と、
を有する第２領域と
を備え、
前記第１領域と前記第２領域は、前記第１方向とは交差した第２方向に沿って隣り合う半導体記憶装置。
前記第１積層体内において、半導体層を含み、前記第１方向に延びる第１柱状部と
を有する第１領域と、
酸素を含む前記複数の第１絶縁膜と、酸素および水素の少なくとも一つと窒素とを含む第４絶縁膜とを、前記第１方向に交互に積層された第３積層体と、
前記第３積層体内において、前記半導体層を含み、前記第１方向に延びる第２柱状部と、
を有する第２領域と
を備え、
前記第１領域と前記第２領域は、前記第１方向とは交差した第２方向に沿って隣り合う半導体記憶装置。
【請求項8】
酸素を含む第１絶縁膜と、窒素を含む第２絶縁膜と、酸素および水素の少なくとも一つと窒素とを含む第３絶縁膜とを、前記第１絶縁膜、前記第２絶縁膜、前記第３絶縁膜の順に、第１方向に積層することを繰り返すことで第４積層体を形成する積層工程と、
炭素およびフッ素を含むガスを用いて前記第４積層体をドライエッチングすることで、前記第１方向に沿う穴を前記第４積層体に形成するエッチング工程と、
を含む半導体装置の製造方法。
炭素およびフッ素を含むガスを用いて前記第４積層体をドライエッチングすることで、前記第１方向に沿う穴を前記第４積層体に形成するエッチング工程と、
を含む半導体装置の製造方法。
【請求項9】
前記積層工程において、
前記第３絶縁膜の平均水素濃度を２０原子％超に制御する、請求項８に記載の半導体装置の製造方法。
前記第３絶縁膜の平均水素濃度を２０原子％超に制御する、請求項８に記載の半導体装置の製造方法。
【請求項10】
前記積層工程において、
前記第３絶縁膜の平均酸素濃度を５原子％超に制御する、請求項８に記載の半導体装置の製造方法。
前記第３絶縁膜の平均酸素濃度を５原子％超に制御する、請求項８に記載の半導体装置の製造方法。
【請求項11】
前記第３絶縁膜の膜厚は１ｎｍ以上である、請求項８に記載の半導体装置の製造方法。
【請求項12】
前記第１絶縁膜の膜厚が２０ｎｍ以下、前記第２絶縁膜の膜厚が３０ｎｍ以下である、請求項８に記載の半導体装置の製造方法。
【請求項13】
酸素を含む第１絶縁膜と、窒素と、酸素もしくは水素とを含む第４絶縁膜とを、交互に第１方向に積層することを繰り返すことで第５積層体を形成する積層工程と、
炭素およびフッ素を含むガスを用いて前記第５積層体をドライエッチングすることで、前記第１方向に沿う穴を前記第５積層体に形成するエッチング工程と、
を含む半導体装置の製造方法。
炭素およびフッ素を含むガスを用いて前記第５積層体をドライエッチングすることで、前記第１方向に沿う穴を前記第５積層体に形成するエッチング工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
基板と、基板の表面と交差する第１方向に積層された複数の配線層と、これら複数の配線層を貫通して第１方向に延びるメモリピラーと、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－３８９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一実施形態が解決しようとする課題は、電気的特性の向上を図ることができる半導体記憶装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、第１積層体および第１柱状部をもつ第１領域と、第２積層体および第２柱状部をもつ第２領域と、を持つ。第１積層体は、酸素を含む複数の第１絶縁膜と複数の第１導電膜とが第１方向に交互に積層される。第１柱状部は、第１積層体内において、半導体層を含み、第１方向に延びる。第２積層体は、複数の第１絶縁膜と、複数の第２絶縁膜と、複数の第３絶縁膜とを、第１絶縁膜、第２絶縁膜、第３絶縁膜の順に、第１方向に繰り返し積層される。第２絶縁膜は窒素を含む。第３絶縁膜は酸素および水素の少なくとも一つと窒素とを含む。第２柱状部は、第２積層体内において、半導体層を含み、第１方向に延びる。第１領域と前記第２領域は、第１方向とは交差した第２方向に沿って隣り合う。
【図面の簡単な説明】
【0006】
【図1】実施形態の半導体記憶装置およびメモリコントローラを示すブロック図。
【図2】実施形態の半導体記憶装置のメモリセルアレイの一部の等価回路を示す図。
【図3】実施形態の半導体記憶装置の一部を示す平面図。
【図4】実施形態の半導体記憶装置の一部を示す断面図。
【図5A】実施形態の半導体記憶装置の第１柱状体およびその近傍を示す断面図。
【図5B】実施形態の半導体記憶装置の第２柱状体およびその近傍を示す断面図。
【図6】実施形態の半導体記憶装置の第１柱状体およびその近傍を示す断面図。
【図7】実施形態の半導体記憶装置の導電膜の近傍を拡大した断面図。
【図8A】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図8B】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図9】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図10】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図11】実施形態の半導体記憶装置の製造方法を説明するための断面図。
【図12】実施形態の変形例の半導体記憶装置の一部を示す断面図。
【図13A】実施形態の変形例の半導体記憶装置の製造方法を説明するための断面図。
【図13B】実施形態の変形例の半導体記憶装置の製造方法を説明するための断面図。
【図14A】比較例の半導体記憶装置の製造方法におけるメモリホール形成時のメモリホール近傍を示す断面図。
【図14B】実施形態の半導体記憶装置の製造方法におけるメモリホール形成時のメモリホール近傍を示す断面図。
【発明を実施するための形態】
【0007】
以下、実施形態の半導体記憶装置および半導体装置の製造方法を、図面を参照して説明する。以下の説明では、同一又は類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。図面は模式的又は概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率等は、必ずしも現実のものと同一とは限らない。本出願において「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本出願において「平行」、「直交」、または「同一」とは、それぞれ「略平行」、「略直交」、または「略同一」である場合も含む。本出願において「Ａ方向に延びている」とは、例えば、後述するＸ方向、Ｙ方向、及びＺ方向の各寸法のうち最小の寸法よりもＡ方向の寸法が大きいことを意味する。ここでいう「Ａ方向」は任意の方向である。
【0008】
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述する基板３０の表面（図４参照）に沿う方向である。＋Ｘ方向は、後述する分離部８１（図３参照）の延びる方向のうちの一方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するビットラインＢＬ（図４参照）が延びた方向のうちの一方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、基板３０（図４参照）の厚さ方向である。＋Ｚ方向は、基板３０から後述するビットラインＢＬに向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。Ｚ方向は半導体記憶装置１の形成に使用される基板３０の表面に対する鉛直方向に対応している。本明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。＋Ｙ方向は、「第２方向」の一例である。＋Ｘ方向は、「第３方向」の一例である。
【0009】
以下で参照される図面のうち、平面図及び断面図のそれぞれでは、図を見易くするために、配線、コンタクト、層間絶縁膜等の一部の構成要素の図示が適宜省略されている。
【0010】
（実施形態）
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
＜１．半導体記憶装置の構成＞
図１は、半導体記憶装置１およびメモリコントローラ２を示すブロック図である。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、メモリコントローラ２によって、制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えば、ＮＡＮＤインターフェイス規格をサポートしている。半導体記憶装置１は、例えば、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を備える。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。各ブロックＢＬＫは、不揮発性のメモリセルトランジスタＭＴ（図２参照）の集合である。メモリセルアレイ１０には、複数のビットライン及び複数のワードラインが設けられている。各メモリセルトランジスタＭＴは、１本のビットラインと１本のワードラインとに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
【0012】
ロウデコーダ１１は、外部のメモリコントローラ２から受信したアドレス情報ＡＤＤに基づいて、１つのブロックＢＬＫを選択する。ロウデコーダ１１は、複数のワードラインのそれぞれに、所望の電圧を印可することで、メモリセルアレイ１０に対するデータの書き込み動作及び読み出し動作を制御する。
【0013】
センスアンプ１２は、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビットラインに所望の電圧を印加する。センスアンプ１２は、ビットラインの電圧に基づいてメモリセルトランジスタＭＴに記憶されたデータを判定し、判定した読み出しデータＤＡＴをメモリコントローラ２に送信する。
【0014】
シーケンサ１３は、メモリコントローラ２から受信したコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。
【0015】
以上で説明した半導体記憶装置１は、「半導体装置」の一例である。また、上記の半導体記憶装置１及びメモリコントローラ２は、これらの組み合わせにより１つのメモリシステムを構成してもよい。メモリシステムは、例えばメモリカードや、ＳＳＤ（Solid State Drive）等が挙げられる。なお、「半導体装置」は、半導体記憶装置１に限らず、例えば記憶機能を有しない半導体装置でもよい。
【0016】
次に、メモリセルアレイ１０の電気的な構成について説明する。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
図２は、メモリセルアレイ１０の一部の等価回路を示す図である。図２は、メモリセルアレイ１０に含まれた一つのブロックＢＬＫを抽出して示している。ブロックＢＬＫは、複数（例えば４つ）のストリングＳＴＲ０～ＳＴＲ３を含む。
【0017】
各ストリングＳＴＲ０～ＳＴＲ３は、複数のＮＡＮＤストリングスＮＳの集合体である。各ＮＡＮＤストリングスＮＳの一端は、ビットラインＢＬ０～ＢＬｍ（ｍは１以上の整数）のいずれかに接続されている。ＮＡＮＤストリングスＮＳの他端は、ソースラインＳＬに接続されている。各ＮＡＮＤストリングスＮＳは、複数のメモリセルトランジスタＭＴ０～ＭＴｎ（ｎは１以上の整数）、第１選択トランジスタＳ１、及び第２選択トランジスタＳ２を含む。
【0018】
複数のメモリセルトランジスタＭＴ０～ＭＴｎは、電気的に互いに直列に接続されている。メモリセルトランジスタＭＴは、制御ゲート及びメモリ積層膜を含み、データを不揮発に記憶する。メモリセルトランジスタＭＴは、制御ゲートに印加された電圧に応じて、メモリ積層膜の状態を変化させる。例えば、メモリ積層膜に含まれる電荷蓄積膜に電荷を蓄積する。メモリセルトランジスタＭＴの制御ゲートは、対応するワードラインＷＬ０～ＷＬｎのいずれかに接続されている。メモリセルトランジスタＭＴは、ワードラインＷＬを介して、ロウデコーダ１１と電気的に接続されている。
【0019】
各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、いずれかのビットラインＢＬ０～ＢＬｍとの間に接続されている。第１選択トランジスタＳ１のドレインは、いずれかのビットラインＢＬ０～ＢＬｍに接続されている。第１選択トランジスタＳ１のソースは、メモリセルトランジスタＭＴｎに接続されている。各ＮＡＮＤストリングスＮＳにおける第１選択トランジスタＳ１の制御ゲートは、いずれかの選択ゲートラインＳＧＤ０～ＳＧＤ３に接続されている。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のうち当該第１選択トランジスタＳ１に対応する選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
第１選択トランジスタＳ１は、選択ゲートラインＳＧＤを介して、ロウデコーダ１１と電気的に接続されている。第１選択トランジスタＳ１は、所定の電圧が選択ゲートラインＳＧＤ０～ＳＧＤ３のうち当該第１選択トランジスタＳ１に対応する選択ゲートラインＳＧＤに印可された場合に、ＮＡＮＤストリングスＮＳとビットラインＢＬとを接続する。
【0020】
各ＮＡＮＤストリングスＮＳにおける第２選択トランジスタＳ２は、複数のメモリセルトランジスタＭＴ０～ＭＴｎと、ソースラインＳＬとの間に接続されている。第２選択トランジスタＳ２のドレインは、メモリセルトランジスタＭＴ０に接続されている。第２選択トランジスタＳ２のソースは、ソースラインＳＬに接続されている。第２選択トランジスタＳ２の制御ゲートは、選択ゲートラインＳＧＳに接続されている。第２選択トランジスタＳ２は、選択ゲートラインＳＧＳを介して、ロウデコーダ１１と電気的に接続されている。第２選択トランジスタＳ２は、所定の電圧が選択ゲートラインＳＧＳに印可された場合に、ＮＡＮＤストリングスＮＳとソースラインＳＬとを接続する。
【0021】
なお、メモリセルアレイ１０は、上記で説明した以外のその他の回路構成であってもよい。例えば、各ブロックＢＬＫが含む各ストリングＳＴＲの個数、各ＮＡＮＤストリングスＮＳが含むメモリセルトランジスタＭＴ、ならびに選択トランジスタＳＴＤ及びＳＴＳの個数は、変更されてもよい。また、ＮＡＮＤストリングスＮＳが１つ以上のダミートランジスタを含んでいてもよい。
【0022】
図３は、本実施形態の半導体記憶装置１の一部を示す平面図である。図４は、図３におけるＡ－Ａ’面に沿った断面図である。図５Ａは、セルアレイ領域ＣＡにおける第１柱状体ＣＬ１の近傍を拡大した断面図である。図５Ｂは、端部領域ＥＡにおける第２柱状体ＣＬ２の近傍を拡大した断面図である。
【0023】
図３、図４に示すように、本実施形態の半導体記憶装置１は、メモリセルアレイ１０と、例えば、メモリセルアレイ１０のＸ方向の両端部に設けられた階段部分Ｓとを含む。各スリットＳＴは、一方の階段部分Ｓから、メモリセルアレイ１０を経て、他方の階段部分Ｓまで設けられている。
【0024】
＜１．１ メモリセルアレイ＞
次に、半導体記憶装置１のメモリセルアレイ１０の構造の一例について説明する。
メモリセルアレイ１０は、セルアレイ領域を有する。セルアレイ領域には、ＮＡＮＤストリングスＮＳが集積される。
次に、半導体記憶装置１のメモリセルアレイ１０の構造の一例について説明する。
メモリセルアレイ１０は、セルアレイ領域を有する。セルアレイ領域には、ＮＡＮＤストリングスＮＳが集積される。
【0025】
半導体記憶装置１のメモリセルアレイ１０は、図３、図４に示すように、基板３０、回路層ＰＥ、セルアレイ領域ＣＡ、及び端部領域ＥＡを有する。本実施形態において、セルアレイ領域ＣＡは「第１領域」の一例であり、端部領域ＥＡは「第２領域」の一例である。
【0026】
セルアレイ領域ＣＡは、複数の絶縁膜２４と複数の導電膜２５とがＺ方向に交互に積層された第１積層体２０Ａと、半導体ボディ６１を含む第１柱状部ＣＬ１と、を有する。本実施形態において、絶縁膜２４は「第１絶縁膜」の一例であり、導電膜２５は「第１導電膜」の一例である。半導体ボディ６１は「第１半導体層」の一例である。
【0027】
端部領域ＥＡは、図４、図５Ｂに示すように、複数の絶縁膜２４と、複数の積層絶縁膜２６とがＺ方向に交互に積層された第２積層体２０Ｂと、半導体ボディ６１を含む第２柱状部ＣＬ２と、を有する。積層絶縁膜２６は、図５Ｂに示すように、絶縁膜２６ａと絶縁膜２６ｂとを有する。つまり、第２積層体２０Ｂは、複数の絶縁膜２４と、複数の絶縁膜２６ａと、複数の絶縁膜２６ｂとを、絶縁膜２４、絶縁膜２６ａ、絶縁膜２６ｂの順にＺ方向に交互に積層されて構成される。本実施形態において、絶縁膜２６ａは「第２絶縁膜」の一例である。絶縁膜２６ｂは「第３絶縁膜」の一例である。
【0028】
基板３０は、例えば、シリコン基板である。基板３０の表面領域には、複数の素子分離領域３０Ａがある。素子分離領域３０Ａは、例えば、シリコン酸化物を含む。Ｙ方向に隣り合う素子分離領域３０Ａの間には、トランジスタＴｒのソース領域及びドレイン領域がある。
【0029】
回路層ＰＥは、基板３０上にある。回路層ＰＥは、半導体記憶装置１のロウデコーダ１１、センスアンプ１２、及びシーケンサ１３を含む。回路層ＰＥは、例えば、複数のトランジスタＴｒと複数の配線層Ｄ０，Ｄ１と複数のビアＣ１，Ｃ２を含む。複数のトランジスタＴｒ、複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、絶縁層Ｅ１内にある。絶縁層Ｅ１は、例えば、シリコン酸化物を含む。ビアＣ１は、トランジスタＴｒのソース領域又はドレイン領域と配線層Ｄ０とを接続する。ビアＣ２は、トランジスタＴｒのゲート領域と配線層Ｄ１とを接続する。ビアＣ１，Ｃ２及び配線層Ｄ０，Ｄ１は、例えば、タングステンを含む。
【0030】
（セルアレイ領域ＣＡ）
セルアレイ領域ＣＡは、第１積層体２０Ａと、半導体ボディ６１を含む複数の第１柱状部ＣＬ１と、を有する。
第１積層体２０Ａは、Ｚ方向に、導電膜２１、複数の導電膜２５、絶縁膜２２、および複数の絶縁膜２４を有する。導電膜２１および複数の導電膜２５は、それぞれＸ方向及びＹ方向に広がる。絶縁膜２２および複数の絶縁膜２４は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁膜２４と複数の導電膜２５は、Ｚ方向に１層ずつ交互に積層されている。
セルアレイ領域ＣＡは、第１積層体２０Ａと、半導体ボディ６１を含む複数の第１柱状部ＣＬ１と、を有する。
第１積層体２０Ａは、Ｚ方向に、導電膜２１、複数の導電膜２５、絶縁膜２２、および複数の絶縁膜２４を有する。導電膜２１および複数の導電膜２５は、それぞれＸ方向及びＹ方向に広がる。絶縁膜２２および複数の絶縁膜２４は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁膜２４と複数の導電膜２５は、Ｚ方向に１層ずつ交互に積層されている。
【0031】
絶縁膜２２は、導電膜２１と導電膜２５との間にある。絶縁膜２４は、Ｚ方向に隣り合う導電膜２５の間にある。絶縁膜２４は、Ｚ方向で隣り合う２つの導電膜２５の間を絶縁する。絶縁膜２４の層数は、導電膜２５の層数によって決まる。絶縁膜２４の膜厚は、例えば、２０ｎｍ以下である。絶縁膜２２と複数の絶縁膜２４は、例えば、シリコン酸化物を含む。
【0032】
複数の導電膜２５は、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの導電膜２５は、Ｘ方向およびＹ方向に沿って広がった板状に形成される。導電膜２５は、例えば、タングステン、または不純物がドープされたポリシリコンである。導電膜２５の層数は、任意である。
【0033】
複数の導電膜２５は、Ｚ方向に積層された複数の第１導電膜２５Ａと、Ｚ方向で基板３０と複数の第１導電膜２５Ａとの間に位置した第２導電膜２５Ｂと、Ｚ方向で複数の第１導電膜２５Ａに対して基板３０とは反対側に位置した第３導電膜２５Ｃとを含む。複数の導電膜２５は、例えば、機能的に３つに分けられる。複数の導電膜２５は、ソース側の選択ゲートラインＳＧＳ、ワードラインＷＬ、ドレイン側の選択ゲートラインＳＧＤのいずれかとして機能する。
【0034】
複数の導電膜２５のうち、第１積層体２０Ａの下から少なくとも１層の第２導電膜２５Ｂは、ソース側の選択ゲートライン（ソース側選択ゲートライン）ＳＧＳとして機能する。ソース側選択ゲートラインＳＧＳとして機能する導電膜２５は、単層でも複数層でもよい。すなわち、ソース側選択ゲートラインＳＧＳは、１層の導電膜２５によって構成されてもよいし、複数の導電膜２５によって構成されてもよい。また、ソース側選択ゲートラインＳＧＳが複数層で構成される場合、導電膜２５のそれぞれが、互いに異なる導電体によって構成されてもよい。
【0035】
導電膜２５のうち、第１積層体２０Ａの上から少なくとも１層の第３導電膜２５Ｃは、ドレイン側の選択ゲートライン（ドレイン側選択ゲートライン）ＳＧＤとして機能する。ドレイン側選択ゲートラインＳＧＤとして機能する第３導電膜２５Ｃは、単層でも複数層でもよい。すなわち、ドレイン側選択ゲートラインＳＧＤは、１層の第３導電膜２５Ｃによって構成されてもよいし、複数の第３導電膜２５Ｃによって構成されてもよい。また、ドレイン側選択ゲートラインＳＧＤが複数層で構成される場合、第３導電膜２５Ｃのそれぞれが、互いに異なる導電体によって構成されてもよい。
【0036】
複数の導電膜２５のうち、ソース側選択ゲートラインＳＧＳおよびドレイン側選択ゲートラインＳＧＤ以外の導電膜２５は、ワードラインＷＬとして機能する。ワードラインＷＬとして機能する導電膜２５は、例えば、柱状体ＣＬ１の外周を囲む。
【0037】
導電膜２１は、回路層ＰＥの上方に配置される。導電膜２１は、半導体層２１Ａ，２１Ｂ，２１Ｃを含む。半導体層２１Ａは、回路層ＰＥ上にある。半導体層２１Ａは、例えばｎ型の半導体である。半導体層２１Ａは、例えば、不純物がドープされたポリシリコンである。半導体層２１Ｂは、半導体層２１Ａ上にある。半導体層２１Ｂは、第１柱状体ＣＬ１の半導体層６１と接する。半導体層２１Ｂは、例えば不純物がドープされたエピタキシャル膜である。半導体層２１Ｂは、例えば、リンを含む。半導体層２１Ｃは、半導体層２１Ｂ上にある。半導体層２１Ｃは、例えばｎ型又はノンドープの半導体である。
【0038】
カバー絶縁層５０，５１は、第１積層体２０Ａの最上層の導電膜２５ｃの上方にある。カバー絶縁層５０，５１は、第１積層体２０ＡとビットラインＢＬとの間を絶縁する。カバー絶縁層５０，５１は、例えば、シリコン酸化物を含む。
【0039】
ビットラインＢＬは、カバー絶縁層５１の上方に、例えばＹ方向に延伸したライン状に形成され、柱状体ＣＬ１と電気的に接続される。複数のビットラインＢＬは、図示せぬ領域において、Ｘ方向に配列されている。
【0040】
複数の柱状体ＣＬ１は、積層体２０Ａ内に設けられている。複数の柱状体ＣＬ１は、それぞれＺ方向に延びている。複数の柱状体ＣＬ１は、例えば、それぞれ積層体２０ＡをＺ方向に貫通する。柱状体ＣＬ１の下部は、半導体層２１Ａに接している。柱状体ＣＬ１の上部は、カバー絶縁層５０に接している。柱状体ＣＬ１の具体的な構造の詳細は後述する。
【0041】
（端部領域ＥＡ）
端部領域ＥＡは、Ｙ方向においてセルアレイ領域ＣＡと隣接した、メモリセルアレイ１０の端部に位置する領域である。端部領域ＥＡは、第２積層体２０Ｂと、半導体ボディ６１を含む複数の第２柱状部ＣＬ２と、を有する。
第２積層体２０Ｂは、Ｚ方向に、導電膜２１、絶縁膜２２、複数の絶縁膜２４、複数の絶縁膜２６ａ、および複数の絶縁膜２６ｂを有する。絶縁膜２４、絶縁膜２６ａ、絶縁膜２６ｂは、Ｚ方向において、この順にて繰り返し積層されている。複数の絶縁膜２６ａと、複数の絶縁膜２６ｂは、それぞれＸ方向及びＹ方向に広がる。端部領域ＥＡにおける導電膜２１および絶縁膜２２の構成は、セルアレイ領域ＣＡにおけるそれらと同様である。
端部領域ＥＡは、Ｙ方向においてセルアレイ領域ＣＡと隣接した、メモリセルアレイ１０の端部に位置する領域である。端部領域ＥＡは、第２積層体２０Ｂと、半導体ボディ６１を含む複数の第２柱状部ＣＬ２と、を有する。
第２積層体２０Ｂは、Ｚ方向に、導電膜２１、絶縁膜２２、複数の絶縁膜２４、複数の絶縁膜２６ａ、および複数の絶縁膜２６ｂを有する。絶縁膜２４、絶縁膜２６ａ、絶縁膜２６ｂは、Ｚ方向において、この順にて繰り返し積層されている。複数の絶縁膜２６ａと、複数の絶縁膜２６ｂは、それぞれＸ方向及びＹ方向に広がる。端部領域ＥＡにおける導電膜２１および絶縁膜２２の構成は、セルアレイ領域ＣＡにおけるそれらと同様である。
【0042】
複数の絶縁膜２４は、それぞれＸ方向及びＹ方向に広がる。複数の絶縁膜２４は、例えば、シリコン酸化物を含む。絶縁膜２４は、Ｚ方向に隣り合う絶縁膜２６ａおよび絶縁膜２６ｂの間にある。絶縁膜２４の層数は、絶縁膜２６ａおよび絶縁膜２６ｂの層数によって決まる。絶縁膜２４の膜厚は、例えば、２０ｎｍ以下である。
【0043】
複数の絶縁膜２６ａは、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの絶縁膜２６ａは、Ｘ方向およびＹ方向に沿って広がった板状に形成される。絶縁膜２６ａは、例えば、シリコン窒化物を含む。絶縁膜２６ａの層数は、任意である。絶縁膜２６ａの膜厚は、例えば、３０ｎｍ以下である。
【0044】
複数の絶縁膜２６ｂは、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの絶縁膜２６ｂは、Ｘ方向およびＹ方向に沿って広がった板状に形成される。絶縁膜２６ｂは、絶縁膜２６ａ上に設けられ、かつ絶縁膜２４の下方に位置する。絶縁膜２６ｂは、例えば、シリコン窒化物を含み、さらに、酸素もしくは水素を含む。絶縁膜２６ｂの層数は、絶縁膜２６ａの層数によって決まり、例えば、絶縁膜２６ａの層数と同一としてよい。
【0045】
複数の絶縁膜２６ｂは、ドライエッチングによるメモリホールＭＨ形成時、メモリホールＭＨ内の側壁にフッ化カーボン（ＣＦ）が付着することを抑制する機能を有する。絶縁膜２６ａと絶縁膜２４との間に絶縁膜２６ｂを設けることによって得られる作用および効果については、後に詳述する。
【0046】
絶縁膜２６ｂの平均水素濃度は１５原子％超である。後に詳述するが、シリコン窒化物（ＳｉＮ）を含む絶縁膜２６ｂに水素を含有させることで、メモリホールＭＨ形成時、メモリホールＭＨ内の側壁にフッ化カーボン（ＣＦ）が付着することを抑制することができる。その結果、比較例のメモリセルアレイで生じていた、絶縁膜２６ａと絶縁膜２４との界面におけるＳｉＮ欠けの量（つまり、欠けサイズ）を減少することが可能となる。ＳｉＮ欠けの量が多くなると、駆動電圧のバラつきが大きくなり、電気的特性の不安定化を招くおそれがあるが、絶縁膜２６ｂの平均水素濃度を１５原子％以上とすることで、ＳｉＮ欠けの量を低減でき、電気的特性の安定化を図ることができる。この効果をより享受するためには、絶縁膜２６ｂの平均水素濃度は１９原子％以上とすることが好ましい。なお、ＳｉＮ欠けの寸法を３ｎｍ以下に低減し、電気的特性の安定化をより高めるためには、絶縁膜２６ｂの平均水素濃度は１９．８原子％以上とすることがより好ましい。
【0047】
ここで、「ＳｉＮ欠け」について図１４Ａ、１４Ｂを用いて説明する。図１４Ａ、１４Ｂはともに、ＳｉＮ欠けの発生メカニズムを説明する概略図である。図１４Ａは、比較例のメモリホール形成時のメモリホール近傍を示す断面図である。図１４Ｂは、本実施形態のメモリホール形成時のメモリホール近傍を示す断面図である。
【0048】
「ＳｉＮ欠け」とは、メモリホール形成時、つまりドライエッチング時に使用するガス（ＣｘＦｙ系ガス）由来のフッ化カーボン（ＣＦ）が、メモリホール内の側壁に付着および堆積することにより、導電膜と絶縁膜との間の界面に発生する“欠け”である。具体的には、図１４Ａに示すように、シリコン酸化物を含む絶縁膜１２４とシリコン窒化物を含む絶縁膜１２６が交互に積層された積層体にメモリホールＭＨを形成するが、メモリホールＭＨの形成は、ＣｘＦｙ系ガスを用いたドライエッチングにより実施される。この時、図１４Ａに示すように、ＣｘＦｙ系ガス由来のフッ化カーボン（ＣＦ）が、メモリホールＭＨ内の側壁に付着し、フッ化カーボン膜（ＣＦ膜）ＣＦＦとして堆積していく。ただし、メモリホールＭＨ内の側壁に露出している絶縁膜１２４および絶縁膜１２６のうち、シリコン窒化物を含む絶縁膜１２６の方にフッ化カーボン膜ＣＦＦが付着しやすい傾向があるため、絶縁膜１２６の側壁のフッ化カーボン膜ＣＦＦが大きくなる。つまり、メモリホールＭＨ内の側壁に堆積するフッ化カーボン膜ＣＦＦの膜厚に差が生じる。そして、絶縁膜１２６の側壁のフッ化カーボン膜ＣＦＦが大きくなると、フッ化カーボン膜ＣＦＦのＺ方向における上面にエッチングガスが衝突し（図中の矢印Ｑ参照）、それに伴い、ＣＦ膜を構成するフッ素が絶縁膜１２４および絶縁膜１２６との界面に沿って熱拡散し（図中、矢印Ｒ参照）、結果、絶縁膜１２６の上側の表面（界面）で、ＳｉＮ欠けＰが発生してしまう。このようなＳｉＮ欠けＰが生じた状態で、メモリホールＭＨ内に各柱状部の構成要素（例えば、電荷蓄積膜、カバー絶縁膜など）が形成されると、当該構成要素がＳｉＮ欠けＰ内に入り込んでしまい、書き込み電圧のバラつきが生じるなど、電気的特性が劣化してしまうおそれがあった。
【0049】
そこで、本実施形態では、図１４Ｂに示すように、絶縁膜２６ａ上に絶縁膜２６ｂを設けることで、メモリホールＭＨ内の側壁にフッ化カーボン膜ＣＦＦが付着することを抑制することができるため、絶縁膜２６ａおよび絶縁膜２６ｂの側面に堆積するＣＦ膜の薄膜化を図ることができる。これにより、フッ素の熱拡散量が低減され、結果、ＳｉＮ欠けＰのサイズを小さくすることができる。これは、絶縁膜２６ｂ中に含有される水素が有効に作用しているためと推察される。具体的には、窒素元素に比べ、水素元素は炭素元素と結合しやすく、かつ、メモリホールＭＨ内の側壁からの炭素元素の脱離を促す作用を有するため、フッ化カーボン膜ＣＦＦの堆積量を低減できると考えられる。
【0050】
絶縁膜２６ｂ中に含有される元素としては、水素に代わって酸素であっても構わない。酸素を絶縁膜２６ｂに含有させた場合でも、上記で述べたような水素含有による効果を発揮させることができる。上記効果を発揮させるためには、絶縁膜２６ｂ中の平均酸素濃度は５原子％超とする。好ましくは、１０原子％以上である。なお、ＳｉＮ欠けの寸法を３ｎｍ以下に低減し、電気的特性の安定化をより高めるためには、絶縁膜２６ｂの平均酸素濃度は１７原子％以上とすることがより好ましく、さらに好ましくは３３．９原子％以上である。
【0051】
なお、絶縁膜２６ｂ中に、水素と酸素がともに含有されても構わない。その場合でも、上記効果を享受できる。絶縁膜２６ｂ中に水素および酸素をともに含有させる場合には、合計含有量は１９原子％以上とすることが好ましい。
【0052】
複数の絶縁膜２６ｂそれぞれの膜厚は、０．５ｎｍ以上であることが好ましい。絶縁膜２６ｂの膜厚が０．５ｎｍ以上である場合、安定して、メモリホールＭＨ形成時におけるメモリホールＭＨ内側壁へのフッ化カーボンの付着を抑制することができる。そしてその結果、ＳｉＮ欠けの量を低減でき、電気的特性の安定化を図ることができる。複数の絶縁膜２６ｂそれぞれの膜厚は、より好ましくは、１ｎｍ以上である。
【0053】
端部領域ＥＡにおけるカバー絶縁層５０、ビットＢＬは、セルアレイ領域ＣＡにおけるカバー絶縁層５０、ビットＢＬと同様の構成である。
【0054】
複数の柱状体ＣＬ２は、積層体２０Ｂ内に設けられている。複数の柱状体ＣＬ２は、それぞれＺ方向に延びている。複数の柱状体ＣＬ２は、例えば、それぞれ積層体２０ＢをＺ方向に貫通する。柱状体ＣＬ２の下部は、半導体層２１Ａに接している。柱状体ＣＬ２の上部は、カバー絶縁層５０に接している。柱状体ＣＬ２の具体的な構造は柱状体ＣＬ１と同様であるが、端部領域ＥＡにおける柱状体ＣＬ２は、メモリの動作には寄与しない、いわゆるダミーピラーである。
【0055】
図５Ａは、セルアレイ領域ＣＡにおける第１柱状体ＣＬ１の近傍を拡大した断面図である。図５Ｂは、端部領域ＥＡにおける第２柱状体ＣＬ２の近傍を拡大した断面図である。図６は、第１柱状体ＣＬ１の近傍を導電膜２５に沿って切断した断面図である。図５Ａおよび図５Ｂは、第１柱状体ＣＬ１及び第２柱状体ＣＬ２をＹＺ面で切断した断面であり、図６は、柱状体ＣＬをＸＹ面で切断した断面である。複数の第１柱状体ＣＬ１および複数の第２柱状体ＣＬ２のそれぞれは、メモリホールＭＨ内に形成され、内側から順に、絶縁コア６０、半導体層６１、及びメモリ積層膜６２を有する。
【0056】
絶縁コア６０は、Ｚ方向に延び、柱状である。絶縁コア６０は、例えば、シリコン酸化物を含む。絶縁コア６０は、Ｚ方向から見てメモリホールＭＨの中心軸を含む中央部に設けられる。
【0057】
半導体層６１は、Ｚ方向に延びる。半導体層６１は、例えば環状に形成され、絶縁コア６０の外側面（外周面）を被覆する。半導体層６１は、例えばシリコンを含む。シリコンは、例えばアモルファスシリコンを結晶化させたポリシリコンである。半導体層６１は、第１選択トランジスタＳ１、複数のメモリセルトランジスタＭＴ及び第２選択トランジスタＳ２のそれぞれのチャネルとして機能する。ここでいう「チャネル」とは、ソース側とドレイン側との間におけるキャリアの流路である。
【0058】
メモリ積層膜６２は、Ｚ方向に延びる。メモリ積層膜６２は、半導体層６１の外側面（外周面）を被覆する。メモリ積層膜６２は、メモリホールＭＨの内側面（内周面）と半導体層６１の外側面（外周面）との間にある。メモリ積層膜６２は、例えば、トンネル絶縁膜６３、電荷蓄積膜６４、及びカバー絶縁膜６５を含む。これら複数の膜は、半導体層６１側から、トンネル絶縁膜６３、電荷蓄積膜６４、カバー絶縁膜６５の順で設けられる。
【0059】
トンネル絶縁膜６３は、半導体層６１の外側面を被覆する。すなわち、トンネル絶縁膜６３は、電荷蓄積膜６４と半導体層６１との間に位置する。トンネル絶縁膜６３は、例えばシリコン酸化物、又は、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜６３は、半導体層６１と電荷蓄積膜６４との間の電位障壁である。
【0060】
電荷蓄積膜６４は、トンネル絶縁膜６３の外側面を被覆する。すなわち、電荷蓄積膜６４は、それぞれの導電膜２５とトンネル絶縁膜６３との間に位置する。電荷蓄積膜６４は、例えばシリコン窒化物を含む。電荷蓄積膜６４と複数の導電膜２５のそれぞれとが交差する部分は、それぞれメモリセルトランジスタＭＴとして機能する。電荷蓄積膜６４が複数の導電膜２５のそれぞれと交差する部分（電荷蓄積部）内の電荷の有無、又は、蓄積された電荷量によって、メモリセルトランジスタＭＴはデータを保持する。電荷蓄積膜６４は、それぞれの導電膜２５と半導体層６１との間にあり、周りを絶縁材料で囲まれている。
【0061】
カバー絶縁膜６５は、セルアレイ領域ＣＡの場合、図５Ａに示すように、例えば、それぞれの絶縁層２４と電荷蓄積膜６４との間に位置する。カバー絶縁膜６５は、例えばシリコン酸化物を含む。カバー絶縁膜６５は、加工時に電荷蓄積膜６４をエッチングから保護する。カバー絶縁膜６５は、なくてもよいし、導電層２５と電荷蓄積膜６４との間に一部残して、ブロック絶縁膜として用いてもよい。なお、端部領域ＥＡの場合は、絶縁膜２６ａおよび絶縁膜２６ｂがリプレース処理による影響を受けていない（つまり、残存している）ため、カバー絶縁膜６５は、図５ＡのようにＺ方向に分断されることなく、電荷蓄積膜６４の外側面を被覆する。端部領域ＥＡにおけるカバー絶縁膜６５の外側面は、絶縁膜２４、絶縁膜２６ａ、および絶縁膜２６ｂと接している。
【0062】
また、セルアレイ領域ＣＡにおいては、それぞれの導電膜２５と絶縁膜２４との間、及び、それぞれの導電膜２５とメモリ積層膜６２との間には、ブロック絶縁膜２５ａ、バリア膜２５ｂを有してもよい。ブロック絶縁膜２５ａは、バックトンネリングを抑制する。バックトンネリングは、導電膜２５からメモリ積層膜６２への電荷が戻る現象である。バリア膜２５ｂは、導電膜２５とブロック絶縁膜２５ａとの間の密着性を向上させる。ブロック絶縁膜２５ａは、例えばシリコン酸化膜又は金属酸化物膜である。金属酸化物の一例は、アルミニウム酸化物である。バリア膜２５ｂは、例えば導電膜２５がタングステンの場合、一例として窒化チタンとチタンとの積層構造膜である。
【0063】
図７は、導電膜２１の近傍を拡大した断面図である。図７は、導電膜２１および第１柱状体ＣＬ１をＹ方向およびＺ方向に平行な面（ＹＺ面）で切断した断面である。導電膜２１は、上述のように例えば、半導体層２１Ａ、半導体層２１Ｂ、半導体層２１Ｃを含む。導電層２１は、複数の第１柱状体ＣＬ１それぞれに接続されている。導電膜２１は、例えばＸ方向およびＹ方向に沿って広がった板状に形成され、ソースラインＳＬとして機能する。なお、端部領域ＥＡにおける導電膜２１も、図７と同様の構造であってもよい。
【0064】
ここで本実施形態の半導体記憶装置１は、図３に示すように、Ｚ方向からの平面視で、複数のスリットＳＴおよびスリットＳＨＥを有する。複数のスリットＳＴは、第１積層体２０ＡをＹ方向に区分する、もしくは第１積層体２０Ａと第２積層体２０ＢをＹ方向に区分する溝である。すなわち、スリットＳＴにより、セルアレイ領域ＣＡと端部領域ＥＡとがＹ方向に分断されている。複数のスリットＳＴはいずれも、Ｘ方向に延びる。
【0065】
複数のスリットＳＴはいずれも深いスリットであり、第１積層体２０Ａおよび第２積層体２０Ｂを貫通し、カバー絶縁層５０の上面から導電膜２１まで至る。スリットＳＴ内は、第１分離部８１が配置されている。第１分離部８１は、例えば、シリコン酸化物を含む絶縁体である。Ｙ方向に隣り合うスリットＳＴ間にある第１積層体２０Ａは、ブロック（図１の「ＢＬＫｎ」参照）と呼ばれ、例えば、データ消去の最小単位を構成する。なお、第１分離部８１内には、導電体（例えば、タングステン、Ｐｏｌｙ－Ｓｉなど）が配置されていてもよい。第1分離部８１は、「第１絶縁体」の一例である。
【0066】
複数のスリットＳＨＥは浅いスリットであり、カバー絶縁層５０の上面から第１積層体２０Ａの途中、および第２積層体２０Ｂの途中まで設けられている。スリットＳＨＥ内は、第２分離部８２が配置されている。第２分離部８２は、例えば、シリコン酸化物を含む絶縁体である。Ｙ方向に隣り合う隣接する２つのスリットＳＨＥで区切られる領域が、いわゆるストリング（ＳＴＲ）である。
【0067】
尚、半導体記憶装置１のメモリセルアレイの平面レイアウトは、図３に示すレイアウトに限らず、その他のレイアウトであってもよい。例えば、隣り合う１つのストリング内における第１柱状体ＣＬ１の個数及び配置は、適宜変更されうる。
【0068】
＜１．２ 作用＞
上述したように、端部領域ＥＡとセルアレイ領域ＣＡは、スリットＳＴによって分断されている。端部領域ＥＡは上記の通り、メモリセルアレイ１０のＹ方向の端部に位置する。当該端部は、後述する製造方法で説明するように、リプレース時にスリットＳＴから投入されるエッチング液が到達しない（影響しない）領域である。つまり、端部領域ＥＡに位置する積層体のうち、スリットＳＴからＹ方向に一定の距離離れた領域は、犠牲膜である絶縁膜２６ｂが除去されることなく残存する。ただし、この端部領域ＥＡはメモリとして機能しない領域なので、絶縁膜２６ｂが残存する（つまり、導電膜２５に置換されない）ことによる悪影響はなく、半導体記憶装置１の機能としては何ら問題ない。
上述したように、端部領域ＥＡとセルアレイ領域ＣＡは、スリットＳＴによって分断されている。端部領域ＥＡは上記の通り、メモリセルアレイ１０のＹ方向の端部に位置する。当該端部は、後述する製造方法で説明するように、リプレース時にスリットＳＴから投入されるエッチング液が到達しない（影響しない）領域である。つまり、端部領域ＥＡに位置する積層体のうち、スリットＳＴからＹ方向に一定の距離離れた領域は、犠牲膜である絶縁膜２６ｂが除去されることなく残存する。ただし、この端部領域ＥＡはメモリとして機能しない領域なので、絶縁膜２６ｂが残存する（つまり、導電膜２５に置換されない）ことによる悪影響はなく、半導体記憶装置１の機能としては何ら問題ない。
【0069】
本実施形態では、端部領域ＥＡにおいて、絶縁膜２４と絶縁膜２６ａとの間に、リプレース時にメモリホールＭＨ内の側壁へのＣＦ膜の付着を抑制するための層として、絶縁膜２６ｂを設けている。これは、メモリホールＭＨ形成時のＳｉＮ欠けを防ぐためである。
ＳｉＮ欠けが生じると、上記の通り、メモリホールＭＨ内に設けられる各柱状部の構成要素（例えば、電荷蓄積膜６４、カバー絶縁膜６５）の一部がＳｉＮ欠け内に入り込んでしまい、書き込み電圧のバラつきが生じるなど、電気的特性が劣化してしまうことがある。
ＳｉＮ欠けが生じると、上記の通り、メモリホールＭＨ内に設けられる各柱状部の構成要素（例えば、電荷蓄積膜６４、カバー絶縁膜６５）の一部がＳｉＮ欠け内に入り込んでしまい、書き込み電圧のバラつきが生じるなど、電気的特性が劣化してしまうことがある。
【0070】
そこで、本実施形態では、絶縁膜２４ａの上（つまり＋Ｚ方向）に、水素および／または酸素を含むシリコン窒化物を含む絶縁膜２６ｂを設けた上で、ドライエッチングによってメモリホールＭＨを形成することで、ＳｉＮ欠けの量（つまりサイズ）を小さくすることができる（図１４Ｂ参照）。なお、本実施形態の半導体記憶装置１の場合、絶縁膜２６ａは端部領域ＥＡに存在するが、製法の途中段階では、セルアレイ領域ＣＡの形成領域にも絶縁膜２６ａは存在する。ただし、セルアレイ領域ＣＡの形成領域に存在していた絶縁膜２６ａは、リプレース処理によって導電膜２５に置き換わってしまうため、最終形態である半導体記憶装置１のセルアレイ領域ＣＡには絶縁膜２６ａは残存しない。しかし、製法の途中段階では、端部領域ＥＡ、セルアレイ領域ＣＡの各形成領域に絶縁膜２６ａは存在しているため、セルアレイ領域ＣＡのＳｉＮ欠けも、比較例よりも小さくできる。ここでいう「ＳｉＮ欠けの寸法」とは、絶縁膜２６ｂと絶縁膜２４との間の界面における欠けのＹ方向の最大長さを指す。
【0071】
なお、上記でも説明したが、メモリセルアレイ１０の大部分（ただし端部領域ＥＡ除く）では、リプレースによって絶縁膜２６ａ及び絶縁膜２６ｂは導電膜２５に置き換わる。そのため、少なくともセルアレイ領域ＣＡでは、絶縁膜２６ａ及び絶縁膜２６ｂは除去されてしまい残存しない。しかし、端部領域ＥＡはリプレースの影響がないため、リプレースが絶縁膜２６ｂを用いて実施されたかどうかは、端部領域ＥＡにおける積層体２０Ｂの構成、つまり端部領域ＥＡにて絶縁膜２６ｂが残存しているかどうかで判別できる。
【0072】
以上説明したように、本実施形態の半導体記憶装置１では、端部領域ＥＡにおいて、絶縁膜２４と絶縁膜２６ａとの間に、リプレース時にメモリホールＭＨ内の側壁へのＣＦ膜の付着を抑制するための層として、絶縁膜２６ｂが設けられているため、ＳｉＮ欠け量を小さくすることができる。その結果、半導体記憶装置１の電気的特性を向上させることができる。
【0073】
＜２．半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について説明する。以下では、半導体装置の一例として、本実施形態の半導体記憶装置１を例に挙げ、その製造方法について説明する。図８Ａ～図１１は、本実施形態の半導体記憶装置１の製造方法を説明するための断面図である。なお、図８Ｂは、図８Ａ中の領域Ｘの拡大図である。
次に、本実施形態の半導体装置の製造方法について説明する。以下では、半導体装置の一例として、本実施形態の半導体記憶装置１を例に挙げ、その製造方法について説明する。図８Ａ～図１１は、本実施形態の半導体記憶装置１の製造方法を説明するための断面図である。なお、図８Ｂは、図８Ａ中の領域Ｘの拡大図である。
【0074】
まず、図８Ａに示すように、基板３０内に素子分離領域３０Ａを形成し、トランジスタＴｒを回路層ＰＥ内に形成する。トランジスタＴｒは、公知の方法で作製できる。また回路層ＰＥ内において、トランジスタＴｒと電気的に接続される複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２を絶縁層Ｅ１内に形成する。複数の配線層Ｄ０，Ｄ１及び複数のビアＣ１，Ｃ２は、公知の方法で作製できる。
【0075】
次いで、回路層ＰＥの上に、半導体層２１Ａ、中間膜２１Ｂａ、第１犠牲膜２１Ｂｂ、中間膜２１Ｂｃ、半導体層２１Ｃ、絶縁膜２２を順に積層する。中間膜２１Ｂａ及び中間膜２１Ｂｃは、例えば、シリコン酸化物を含む。第１犠牲膜２１Ｂｂは、例えば、シリコン窒化物である。半導体層２１Ａ、半導体層２１Ｃ、絶縁膜２２は、上述のものと同様である。
【0076】
次いで、図８Ａに示すように、絶縁膜２２上に、絶縁膜２４、積層絶縁膜２６を、交互に積層していく（積層工程）。積層絶縁膜２６は、具体的には、図８Ｂに示すように、絶縁膜２６ａと絶縁膜２６ｂを、絶縁膜２４上に、Ｚ方向に交互に積層することで形成する。絶縁層２４は、上述のものであり、例えばシリコン酸化物を含む。絶縁膜２６ａは、例えばシリコン窒化物を含む。絶縁膜２６ｂは、例えばシリコン窒化物を含み、さらに水素または／および酸素を含む。
【0077】
絶縁膜２６ｂの平均水素濃度は２０原子％超としてよい。絶縁膜２６ｂに含まれる水素は、メモリホールＭＨ形成時、メモリホールＭＨ内の側壁にＣＦ膜が付着することを抑制する作用を有する。当該作用を発揮させるためには、絶縁膜２６ｂの平均水素濃度は２０原子％超とする。好ましくは２４．９原子％以上、より好ましくは３１．８原子％以上である。なお、絶縁膜２６ｂの水素濃度は、積層工程後に実施されるアニール処理によって、減少する。そのため、アニール後の絶縁膜２６ｂ中の平均水素濃度は、積層工程時の平均水素濃度から、例えば、５原子％前後減少する場合がある。すなわち、本実施形態の製造方法における平均水素濃度は、アニール処理前の平均水素濃度である。
【0078】
絶縁膜２６ｂ中に含有する元素として、水素に変わって酸素であっても構わない。酸素を絶縁膜２６ｂに含有させた場合でも、ＣＦの付着抑制効果を発揮させることができる。絶縁膜２６ｂ中に酸素を含有させる場合、平均酸素濃度は５原子％超とする。好ましくは、１０原子％以上である。なお、ＳｉＮ欠けの寸法を３ｎｍ以下に低減し、電気的特性の安定化をより高めるためには、絶縁膜２６ｂの平均酸素濃度は１７原子％以上とすることがより好ましく、さらに好ましくは３３．９原子％以上である。なお、絶縁膜２６ｂ中に、水素と酸素がともに含有されても構わない。
【0079】
ここで、絶縁膜２６ｂの成膜方法について説明する。
絶縁膜２６ｂは、シリコン窒化物を含む絶縁膜（以下、ＳｉＮ膜ともいう）２６ａ同様に、シリコン窒化物を主成分とする膜であり、当該シリコン窒化物に水素または／および酸素が添加された組成を有する。つまり、ＳｉＮ膜２６ａと絶縁膜２６ｂは、ともにＳｉＮを主成分とする点で共通する。よって、ＳｉＮ膜２６ａと絶縁膜２６ｂは、それぞれを個別に成膜してもよいが、プラズマＣＤＶ（Chemical Vapor Deposition）によって連続して成膜することも可能である。例えば、ＳｉＮ膜２６ａの成膜途中で成膜条件を適宜変更することで絶縁膜２６ｂを成膜できる。具体的には、水素を含有させる場合、例えば、絶縁膜２６ａの成膜途中で、圧力、高周波電源の電力（ＨＦパワー（Ｗ））、ＳｉＨ４ガスの流量、およびＮＨガスの流量のいずれか１つ以上の条件を変更することで、絶縁膜２６ｂ中の水素濃度を上記範囲内に調整できる。例えば、ＳｉＮ中の水素濃度を高めたい場合は、ＳｉＨ４ガスの流量を大きくすればよい。また、絶縁膜２６ｂ中に酸素を含有させる場合は、Ｎ２Ｏガスの流量を変更することで、絶縁膜２６ｂ中の酸素濃度を上記範囲内に調整できる。絶縁膜２６ｂ中に、水素および酸素をともに含有させる場合には、上記条件を適宜組み合わせることで、各元素の濃度調整を実現できる。
絶縁膜２６ｂは、シリコン窒化物を含む絶縁膜（以下、ＳｉＮ膜ともいう）２６ａ同様に、シリコン窒化物を主成分とする膜であり、当該シリコン窒化物に水素または／および酸素が添加された組成を有する。つまり、ＳｉＮ膜２６ａと絶縁膜２６ｂは、ともにＳｉＮを主成分とする点で共通する。よって、ＳｉＮ膜２６ａと絶縁膜２６ｂは、それぞれを個別に成膜してもよいが、プラズマＣＤＶ（Chemical Vapor Deposition）によって連続して成膜することも可能である。例えば、ＳｉＮ膜２６ａの成膜途中で成膜条件を適宜変更することで絶縁膜２６ｂを成膜できる。具体的には、水素を含有させる場合、例えば、絶縁膜２６ａの成膜途中で、圧力、高周波電源の電力（ＨＦパワー（Ｗ））、ＳｉＨ４ガスの流量、およびＮＨガスの流量のいずれか１つ以上の条件を変更することで、絶縁膜２６ｂ中の水素濃度を上記範囲内に調整できる。例えば、ＳｉＮ中の水素濃度を高めたい場合は、ＳｉＨ４ガスの流量を大きくすればよい。また、絶縁膜２６ｂ中に酸素を含有させる場合は、Ｎ２Ｏガスの流量を変更することで、絶縁膜２６ｂ中の酸素濃度を上記範囲内に調整できる。絶縁膜２６ｂ中に、水素および酸素をともに含有させる場合には、上記条件を適宜組み合わせることで、各元素の濃度調整を実現できる。
【0080】
次いで、最上部に位置する絶縁膜２６ｂ上に、カバー絶縁層５０を成膜して積層体２０を形成する。
【0081】
次いで、図９に示すように、図８Ａに示す積層体２０にメモリホールＭＨを形成する。メモリホールＭＨは、積層体２０の上面から半導体層２１Ａの途中まで至る。メモリホールＭＨは、エッチングにより作製する。例えば、積層体２０の上面から半導体層２１Ａまで異方性エッチングする。
【0082】
異方性エッチングは、例えば炭素元素とフッ素元素とを含むガスＧを用いて行われる。ガスＧは、例えばＣｘＨｙＦｚガスを含んでいる。ただし、Ｃは炭素、Ｈは水素、Ｆはフッ素を表し、ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数を表す（ｘ≧１、ｙ≧０、ｚ≧１）。ｙ＝０の場合、ＣｘＨｙＦｚはフルオロカーボンであり、ｙ≠０の場合、ＣｘＨｙＦｚはハイドロフルオロカーボンである。ＣｘＨｙＦｚガスは、例えばＣ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＨ２Ｆ２ガスなどである。
【0083】
上記エッチング処理では、ＣｘＨｙＦｚガスから生じたＣｘＨｙＦｚプラズマによりエッチングが行われると共に、メモリホールＭＨに露出した絶縁膜２４、絶縁膜２６ａの表面などに側壁膜が形成される。側壁膜は例えば、炭素元素とフッ素元素とを含むフルオロカーボン膜（ＣＦ膜）である。しかし、本実施形態の製造方法では、絶縁膜２６ａ上に、水素および／または酸素を含む絶縁膜２６ｂを設けるため、上記エッチング処理時、メモリホールＭＨに露出した絶縁膜２６ａの表面にＣＦ膜が付着されにくい。その結果、積層体２０全体において、ＳｉＮ欠けの量（サイズ）を減少させることができる。
【0084】
次いで、メモリホールＭＨ内にメモリ積層膜６２、半導体層６１、絶縁コア６０を順に形成する。メモリホールＭＨは、メモリ積層膜６２、半導体層６１及び絶縁コア６０で埋められる。これにより、メモリホールＭＨ内に第１柱状体ＣＬ１および第２柱状体ＣＬ２が形成される。第１柱状体ＣＬ１および第２柱状体ＣＬ２に対し、適宜、アニール処理が施されてもよい。
【0085】
次いで、第１柱状体ＣＬ１および第２柱状体ＣＬ２が形成された積層体２０上にカバー絶縁層５１を成膜する。その後、積層体２０に複数のスリットＳＴを形成する。スリットＳＴは、深いスリットであり、積層体２０の上面から犠牲膜２１Ｂｂの途中まで延びる。スリットＳＴは、異方性エッチングにより形成する。スリットＳＴの内壁には、ストッパ膜を形成する。ストッパ膜は、例えばシリコン酸化物である。
【0086】
次いで、スリットＳＴを介して犠牲膜２１Ｂｂを等方性エッチングする。犠牲膜２１Ｂｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物と比較して、シリコン窒化物をより早くエッチングできるエッチャントを用いて行う。またさらなるエッチングによりメモリ積層膜６２の一部も除去される。メモリ積層膜６２のうち、犠牲膜２１Ｂｂが除去されて露出した部分が除去される。メモリ積層膜６２の一部が除去されることで、半導体層６１の一部が露出する。メモリ積層膜６２のエッチングは、シリコン窒化物と比較して、シリコン酸化物をより早くエッチングできるエッチャントを用いて行う。メモリ積層膜６２のエッチングにおいては、メモリ積層膜６２と同時に、中間膜２１Ｂａ、２１Ｂｃおよびストッパ膜も除去される。半導体層２１Ａと半導体層２１Ｃとの間には、空間が形成される。
【0087】
次いで、図９に示すように、スリットＳＴを介して、当該空間内を半導体材料で埋め込み、半導体層２１Ｂを形成する。これにより、露出した半導体層６１と半導体層２１Ｂとが接触する。半導体層２１Ｂの材料は、上述のものである。半導体層２１Ｂは、例えば、リンを含む。
【0088】
次いで、図１０に示すように、絶縁膜２６ａおよび絶縁膜２６ｂを導電膜２５（２５Ａ、２５Ｂ、２５Ｃ）に置換する。まずスリットＳＴを介して、絶縁膜２６ａおよび絶縁膜２６ｂを除去する。絶縁膜２６ａおよび絶縁膜２６ｂは、等方性エッチングにより除去される。等方性エッチングは、シリコン酸化物及びポリシリコンと比較してシリコン窒化物をより早くエッチングできるエッチャントを用いる。ただしこの時、端部領域ＥＡの一部は、エッチャントが到達しない（影響しない）ため、犠牲膜である絶縁膜２６ａおよび絶縁膜２６ｂが除去されることなく残存する。つまり、絶縁膜２６ａおよび絶縁膜２６ｂは導電膜２５に置換されない。
【0089】
その後、絶縁膜２６ａおよび絶縁膜２６ｂが除去された部分を導電材料で埋め込み、導電層２５（２５Ａ、２５Ｂ、２５Ｃ）を形成する。これにより第１積層体２０Ａおよび第２積層体２Ｂが形成される。
【0090】
次いで、スリットＳＴ内を絶縁体で埋め込むことで第１分離部８１を形成する。これにより、セルアレイ領域ＣＡと端部領域ＥＡがＹ方向に分断される。
【0091】
次に、図１１に示すように、複数のスリットＳＨＥを形成する。複数のスリットＳＨＥはいずれも、少なくとも第１積層体２０Ａおよび第２積層体２０Ｂの上面から、第３導電層２５Ｃ（ドレイン側選択ゲートラインＳＧＤ）に対応する深さまで至る。複数のスリットＳＨＥは、エッチングにより作製する。例えば、第１積層体２０Ａおよび第２積層体２０Ｂの上面から第３導電層２５Ｃ（ドレイン側選択ゲートラインＳＧＤ）に対応する深さまで異方性エッチングする。異方性エッチングは、例えば、反応性イオンエッチング（ＲＩＥ）である。次いで、複数のスリットＳＨＥ内を絶縁体で埋め込むことで第２分離部８２を形成する。
【0092】
次いで、第１積層体２０Ａおよび第２積層体２０Ｂの上方にビットラインＢＬを設ける。
以上の工程により、本実施形態の半導体記憶装置１が作製される。なおここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
以上の工程により、本実施形態の半導体記憶装置１が作製される。なおここで示した製造工程は一例であり、各工程の間にその他の工程を挿入してもよい。
【0093】
＜３．実施形態の変形例＞
次に、実施形態の変形例について説明する。
図１２は、本変形例の半導体記憶装置１Ａの端部領域ＥＡの一部を示す断面図である。
本変形例は、端部領域ＥＡに第３積層体２０Ｃを有する。端部領域ＥＡの第３積層体２０Ｃにおいて、絶縁膜２４と、窒素と、酸素もしくは水素とを含む絶縁膜２６ｃとが、交互に積層されている点で本実施形態と異なる。すなわち、本実施形態では、シリコン窒化物を含む絶縁膜２６ｂ（例えば、シリコン窒化膜）の上に、酸素もしくは水素を含む絶縁膜２６ｂ（例えば、酸素もしくは水素含有シリコン窒化膜）が設けられていたが、本変形例では、隣り合う絶縁膜２４の間のすべてにおいて酸素もしくは水素を含む絶縁膜２６ｃが設けられている。なお、「絶縁膜２６ｃ」は第４絶縁膜の一例であり、膜組成は、絶縁膜２６ｂと同様である。
本変形例の、以下に説明する以外の構成は、本実施形態の構成と同様である。
次に、実施形態の変形例について説明する。
図１２は、本変形例の半導体記憶装置１Ａの端部領域ＥＡの一部を示す断面図である。
本変形例は、端部領域ＥＡに第３積層体２０Ｃを有する。端部領域ＥＡの第３積層体２０Ｃにおいて、絶縁膜２４と、窒素と、酸素もしくは水素とを含む絶縁膜２６ｃとが、交互に積層されている点で本実施形態と異なる。すなわち、本実施形態では、シリコン窒化物を含む絶縁膜２６ｂ（例えば、シリコン窒化膜）の上に、酸素もしくは水素を含む絶縁膜２６ｂ（例えば、酸素もしくは水素含有シリコン窒化膜）が設けられていたが、本変形例では、隣り合う絶縁膜２４の間のすべてにおいて酸素もしくは水素を含む絶縁膜２６ｃが設けられている。なお、「絶縁膜２６ｃ」は第４絶縁膜の一例であり、膜組成は、絶縁膜２６ｂと同様である。
本変形例の、以下に説明する以外の構成は、本実施形態の構成と同様である。
【0094】
本変形例における第３積層体２０Ｃは、Ｚ方向に、複数の絶縁膜２４と、複数の絶縁膜２６ｃとを有する。絶縁膜２４、絶縁膜２６ｃは、順にＺ方向に交互に積層されている。複数の絶縁膜２６ｃは、Ｘ方向及びＹ方向に広がる。
【0095】
複数の絶縁膜２６ｃは、それぞれＸ方向及びＹ方向に広がる。すなわち、それぞれの絶縁膜２６ｃは、Ｘ方向およびＹ方向に沿って広がった板状に形成される。絶縁膜２６ｃは、Ｚ方向に隣り合う絶縁膜２４の間に設けられる。すなわち、端部領域ＥＡの第３積層体２０Ｃは、絶縁膜２４と絶縁膜２６ｃが、Ｚ方向に交互に積層されて構成されている。絶縁膜２６ｃは、例えば、シリコン窒化物を含み、さらに、酸素もしくは水素を含む。絶縁膜２６ｃの層数は、絶縁膜２４の層数によって決まり、例えば、絶縁膜２４の層数と同一としてよい。
【0096】
複数の絶縁膜２６ｃは、本実施形態の絶縁膜２６ｂと同様に、メモリホールＭＨ形成時、エッチングガス由来によるフッ化カーボンがメモリホールＭＨ内の側壁に付着し、ＣＦ膜として堆積することを抑制する機能を有する。
【0097】
絶縁膜２６ｃの平均水素濃度は１５原子％超である。シリコン窒化物（ＳｉＮ）を含む絶縁膜２６ｃに水素を含有させることで、メモリホールＭＨ形成時、メモリホールＭＨ内の側壁にフッ化カーボン（ＣＦ）が付着することを抑制することができる。その結果、比較例のメモリセルアレイで生じていた、ＳｉＮ欠けの量（つまり、欠けサイズ）を減少させることが可能となる。ＳｉＮ欠けの量が一定以上となると、駆動電圧のバラつきが大きくなり、電気的特性の不安定化を招くおそれがあるが、絶縁膜２６ｃの平均水素濃度を１５原子％以上とすることで、ＳｉＮ欠けの量を低減でき、電気的特性の安定化を図ることができる。この効果をより享受するためには、絶縁膜２６ｃの平均水素濃度は１９原子％以上とすることが好ましい。
【0098】
また、絶縁膜２６ｃ中に含有される元素として、水素に変わって酸素であっても構わない。水素に変わって酸素を絶縁膜２６ｃに含有させた場合でも、上記で述べたような水素含有による効果を発揮させることができる。上記効果を発揮させるためには、絶縁膜２６ｃ中の平均酸素濃度は１７原子％超とする。好ましくは、１７．７原子％以上である。
【0099】
なお、絶縁膜２６ｃ中に、水素と酸素がともに含有されても構わない。その場合でも、上記効果を十分に享受できる。絶縁膜２６ｃ中に水素および酸素をともに含有させる場合には、合計含有量は１９原子％以上とすることが好ましい。
【0100】
複数の絶縁膜２６ｃそれぞれの膜厚は、１０ｎｍ以上であることが好ましい。絶縁膜２６ｃの膜厚が１０ｎｍ以上である場合、安定して、メモリホールＭＨ形成時におけるメモリホールＭＨ内側壁へのフッ化カーボン（ＣＦ）の付着を抑制することができる。そしてその結果、ＳｉＮ欠けの量を低減でき、電気的特性の安定化を図ることができる。複数の絶縁膜２６ｃそれぞれの膜厚は、より好ましくは、０．５ｎｍ以上である。電気的特性観点から、絶縁膜２６ｃの膜厚の上限は特に限定されないが、例えば、絶縁膜２６ｃの膜厚は４０ｎｍ以下としてよい。
【0101】
本変形例の半導体記憶装置１Ａによれば、本実施形態と同様に、ＳｉＮ欠け量を小さくすることができ、その結果、半導体記憶装置１Ａの電気的特性を向上させることができる。また、本変形例の半導体記憶装置１Ａでは、絶縁膜２４上に設けられる絶縁膜２６ｃの内部に、酸素および／または水素を含む。そのため、ＳｉＮ欠け量の低減効果をより高めることができる。
【0102】
次に、本実施形態の変形例である半導体記憶装置１Ａの製造方法について説明する。図１３Ａ～図１３Ｂは、本実施形態の半導体記憶装置１の製造方法を説明するための断面図である。なお、図１３Ｂは、図１３Ａ中の領域Ｙの拡大図である。
【0103】
【0104】
絶縁膜２６ｃの成膜方法は、絶縁膜２６ｂの成膜方法と同様に、プラズマＣＤＶ（Chemical Vapor Deposition）によって成膜することができる。具体的には、絶縁膜２６ｃに水素を含有させる場合は、例えば、ＳｉＨ４ガスの流量、およびＮＨガスの流量のいずれか１つ以上の条件を調製することで、絶縁膜２６ｃ中の水素濃度を上記範囲内に調整できる。例えば、水素濃度を高めたい場合は、ＳｉＨ４ガスの流量を大きくすればよい。また、絶縁膜２６ｃ中に酸素を含有させる場合は、Ｎ２Ｏガスを追加し、その流量を調製することで、絶縁膜２６ｃ中の酸素濃度を上記範囲内に調整できる。絶縁膜２６ｃ中に、水素および酸素をともに含有させる場合には、上記条件を適宜組み合わせることで、各元素の濃度調整を実現できる。
【0105】
絶縁膜２４と絶縁膜２６ｃを交互に積層した後の各工程については、上記の実施形態の半導体記憶装置１の製造方法と同様である。
【0106】
本変形例の半導体記憶装置１Ａの製造方法によれば、絶縁膜２４上に、酸素および／または水素を含んだシリコン窒化物である絶縁膜２６ｃが配置される。酸素および／または水素を含んだシリコン窒化物のウェットエッチングレートは、シリコン窒化物に比べて高いため、絶縁膜２６ｃを導電層に置換する際の処理効率を向上できる。
【0107】
以上、いくつかの実施形態について説明したが、実施形態は上記例に限定されない。例えば、メモリ膜は、分極の方向によりデータを記憶するＦｅＦＥＴ（Ferroelectric FET）メモリに含まれる強誘電体膜であってもよい。強誘電体膜は、例えば、ハフニウム酸化物で形成される。
【0108】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0109】
１，１Ａ…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…シーケンサ、２０Ａ…第１積層体、２０Ｂ…第２積層体、２１…導電膜、２１Ａ，２１Ｂ，２１Ｃ…半導体層、２２…絶縁膜、２５Ａ…第１導電膜（ＷＬ）、２５Ｂ…第２導電膜（ＳＧＳ）、２５Ｃ…第３導電膜（ＳＧＤ）、２６ａ，２６ｂ…絶縁膜、３０…基板、５０，５１…カバー絶縁層、６０…絶縁コア、６１…半導体層、６２…メモリ積層膜、６３…トンネル絶縁膜、６４…電荷蓄積膜、６５…カバー絶縁膜、８１…第１分離部、８２…第２分離部、ＢＬ…ビットライン、ＢＬＫ…ブロック、ＣＬ１…第１柱状体、ＣＬ２…第２柱状体、ＭＨ…メモリホール、ＷＬ…ワードライン、ＭＴ…メモリセルトランジスタ、ＰＥ…回路層、ＳＧＳ…選択ゲートライン（ソース側）、ＳＧＤ…選択ゲートライン（ドレイン側）、ＳＬ…ソースライン、ＳＬ…スリット、ＳＨＥ…スリット、Ｔｒ…トランジスタ。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】