特開 2024-44141 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044141

(43)【公開日】2024-04-02

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/30 20060101AFI20240326BHJP

   G11C 16/04 20060101ALI20240326BHJP

   G11C 5/14 20060101ALI20240326BHJP

   G11C 16/08 20060101ALI20240326BHJP

【ＦＩ】

G11C16/30 100

G11C16/04 170

G11C5/14 400

G11C5/14 550

G11C16/08 120

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2022149513

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100124372

【弁理士】

【氏名又は名称】山ノ井 傑

(72)【発明者】

【氏名】伊達 浩己

【テーマコード（参考）】

5B225

【Ｆターム（参考）】

5B225BA01

5B225CA04

5B225DA09

5B225DB08

5B225DC08

5B225EA05

5B225EG02

5B225EG06

5B225EG17

5B225FA02

(57)【要約】

【課題】ワード線を好適に充電することが可能な半導体記憶装置を提供する。
【解決手段】一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、前記ワード線に印加される第１電圧を生成する電圧生成回路とを備える。前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する。
【選択図】図１３

【特許請求の範囲】

【請求項1】

複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、
前記ワード線に印加される第１電圧を生成する電圧生成回路とを備え、
前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する、半導体記憶装置。

【請求項2】

前記電圧生成回路はさらに、前記消去ベリファイ動作時と書込ベリファイ動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する、請求項１に記載の半導体記憶装置。

【請求項3】

前記電圧生成回路はさらに、前記第１電圧を昇圧する際に、前記複数のメモリセルトランジスタのうちの少なくとも１つに書込が有るときと無いときとで、異なる昇圧波形を出力する、請求項１に記載の半導体記憶装置。

【請求項4】

前記電圧生成回路は、前記第１電圧の平均値が一定に維持される時間幅を、第１モードでは第１タイミングに第１幅から第２幅に増加させ、第２モードでは前記第１タイミングより早い第２タイミングに前記第１幅から前記第２幅に増加させる、請求項３に記載の半導体記憶装置。

【請求項5】

前記電圧生成回路は、前記第１電圧の昇圧開始電圧の平均値を、前記第１モードでは第１値に設定し、前記第２モードでは前記第１値より高い第２値に設定する、請求項４に記載の半導体記憶装置。

【請求項6】

前記電圧生成回路は、前記第１モードにおける前記第１電圧の昇圧開始電圧の平均値と、前記第２モードにおける前記第１電圧の昇圧開始電圧の平均値とを、同じ値に設定する、請求項４に記載の半導体記憶装置。

【請求項7】

前記電圧生成回路は、前記第１電圧の平均値が一定に維持される時間幅を、前記第１モードでは前記第１電圧の昇圧開始時から前記第１値に設定し、前記第２モードでは前記第１電圧の昇圧開始後から前記第１値に設定する、請求項４に記載の半導体記憶装置。

【請求項8】

前記電圧生成回路は、前記複数のメモリセルトランジスタのうちの少なくとも１つに書込があるか否かを判定可能な情報を、前記半導体記憶装置を制御するコントローラから取得する、請求項３に記載の半導体記憶装置。

【請求項9】

複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、
前記ワード線に印加される第１電圧を生成する電圧生成回路とを備え、
前記電圧生成回路は、前記第１電圧を昇圧する際に、第１読出の後に行われる第２読出時の前記第１電圧が、前記第１読出時の前記第１電圧とは異なる態様で変化するように、前記第１電圧を昇圧させる、半導体記憶装置。

【請求項10】

前記電圧生成回路は、前記第２読出の昇圧開始時の前記第１電圧の平均値を、前記第１読出の昇圧開始時の前記第１電圧の平均値より高く設定する、請求項９に記載の半導体記憶装置。

【請求項11】

前記電圧生成回路は、前記第２読出時の前記第１電圧の平均値の昇圧率を、昇圧開始から所定の時間内において、前記第１読出時の前記第１電圧の平均値の昇圧率より高く設定する、請求項９に記載の半導体記憶装置。

【請求項12】

前記電圧生成回路は、前記第２読出時に前記第１電圧の平均値が一定に維持される時間幅を、昇圧開始から所定の時間内において、前記第１読出時に前記第１電圧の平均値が一定に維持される時間幅より短く設定する、請求項９に記載の半導体記憶装置。

【請求項13】

前記電圧生成回路は、前記第２読出時の前記第１電圧の平均値の昇圧回数を、昇圧開始から所定の時間内において、前記第１読出時の前記第１電圧の平均値の昇圧回数より多く設定する、請求項９に記載の半導体記憶装置。

【請求項14】

複数のメモリセルトランジスタと、
前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、
前記ワード線に印加される第１電圧を生成する電圧生成回路とを備え、
前記電圧生成回路は、前記第１電圧を昇圧する際に、前記電圧生成回路の状態の切り替わり後の前記第１電圧が、前記電圧生成回路の状態の切り替わり前の前記第１電圧とは異なる態様で変化するように、前記第１電圧を昇圧させる、または、前記電圧生成回路の状態の切り替わり後のクロック信号が、前記電圧生成回路の状態の切り替わり前のクロック信号とは異なる態様で変化するクロック信号に応じて動作する、半導体記憶装置。

【請求項15】

前記電圧生成回路は、前記電圧生成回路の状態の切り替わり後に前記第１電圧の平均値が一定に維持される時間幅を、前記電圧生成回路の状態の切り替わり前に前記第１電圧の平均値が一定に維持される時間幅より長く設定する、請求項１４に記載の半導体記憶装置。

【請求項16】

前記電圧生成回路は、前記電圧生成回路の状態の切り替わり時点または直後に前記第１電圧の平均値が一定に維持される時間幅を、前記電圧生成回路の状態の切り替わり前および後に前記第１電圧の平均値が一定に維持される時間幅より長く設定する、請求項１４に記載の半導体記憶装置。

【請求項17】

前記電圧生成回路は、前記電圧生成回路の状態の切り替わり時点または直後の前記第１電圧の平均値の昇圧幅を、前記電圧生成回路の状態の切り替わり前および後の前記第１電圧の平均値の昇圧幅より短く設定する、請求項１４に記載の半導体記憶装置。

【請求項18】

前記電圧生成回路は、前記電圧生成回路の状態の切り替わり時点または直後の前記クロック信号の周波数を、前記電圧生成回路の状態の切り替わり前および後の前記第１電圧の前記クロック信号の周波数より小さく設定する、請求項１４に記載の半導体記憶装置。

【請求項19】

前記電圧生成回路は、第２電圧が入力される複数のチャージポンプを含み、前記複数のチャージポンプのうちの少なくとも１つにより前記第１電圧を生成し、前記第１電圧を出力する、請求項１４に記載の半導体記憶装置。

【請求項20】

前記複数のチャージポンプは、互いに直列接続または並列接続により電気的に接続可能であり、前記電圧生成回路の状態は、前記複数のチャージポンプの接続状態が変化するように切り替えられる、請求項１９に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

半導体記憶装置内のワード線を電圧生成回路により充電する際に、電圧生成回路で消費される電流のピーク値を低減することや、充電終了を早めることが望ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第１０８６１５３７号公報

【特許文献2】米国特許第９６５３１２６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ワード線を好適に充電することが可能な半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

一の実施形態によれば、半導体記憶装置は、複数のメモリセルトランジスタと、前記複数のメモリセルトランジスタのそれぞれのゲートに共通して電気的に接続されたワード線と、前記ワード線に印加される第１電圧を生成する電圧生成回路とを備える。前記電圧生成回路は、消去ベリファイ動作時と読出動作時とで、前記第１電圧を昇圧する際に、異なる昇圧波形を出力する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態のメモリシステムの構成を示すブロック図である。

【図2】第１実施形態のメモリセルアレイ１１の構成を示す回路図である。

【図3】第１実施形態の電圧生成回路１５の構成を示す回路図である。

【図4】第１実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【図5】第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【図6】第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【図7】第２実施形態の電圧生成回路１５の構成を示す回路図である。

【図8】第２実施形態の電圧生成回路１５の構成を示す別の回路図である。

【図9】第２実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【図10】第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【図11】第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【図12】第３実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【図13】第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【図14】第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【発明を実施するための形態】

【0007】

以下、本発明の実施形態を、図面を参照して説明する。図１～図１４において、同一の構成には同一の符号を付し、重複する説明は省略する。

【0008】

（第１実施形態）
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。

【0009】

本実施形態のメモリシステムは、ＮＡＮＤメモリ１と、メモリコントローラ２とを備えている。ＮＡＮＤメモリ１は半導体記憶装置の例であり、メモリコントローラ２はコントローラの例である。ＮＡＮＤメモリ１は、メモリセルアレイ１１と、コマンドレジスタ１２と、アドレスレジスタ１３と、シーケンサ１４と、電圧生成回路１５と、ロウデコーダモジュール１６と、センスアンプモジュール１７と、温度センサ１８とを備えている。

【0010】

ＮＡＮＤメモリ１の動作は、メモリコントローラ２により制御される。メモリコントローラ２は、不図示のホスト装置からの要求に応じて動作する。例えば、メモリコントローラ２は、ホスト装置からの読出要求に応じて、ＮＡＮＤメモリ１からのデータの読み出しを制御する。また、メモリコントローラ２は、ホスト装置からの書込要求に応じて、ＮＡＮＤメモリ１へのデータの書き込みを制御する。また、メモリコントローラ２は、ホスト装置からの消去要求に応じて、ＮＡＮＤメモリ１からのデータの消去を制御する。

【0011】

メモリセルアレイ１１は、複数のブロックＢＬＫを含んでいる。各ブロックＢＬＫは、データを不揮発に記憶可能な複数のメモリセルの集合である。ブロックＢＬＫは例えば、データの消去単位として使用される。一方、後述するページは例えば、データの書込単位および読出単位として使用される。図１は、ブロックＢＬＫの例として、ｎ＋１個のブロックＢＬＫ＿０～ＢＬＫ＿ｎ（ｎは１以上の整数）を示している。メモリセルアレイ１１はさらに、複数のビット線および複数のワード線を含んでいる。各メモリセルは、１本のビット線および１本のワード線と関連付けられている。

【0012】

コマンドレジスタ１２は、ＮＡＮＤメモリ１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは例えば、読出動作、書込動作、消去動作などをシーケンサ１４に実行させるための命令を含んでいる。

【0013】

アドレスレジスタ１３は、ＮＡＮＤメモリ１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは例えば、ブロックアドレスＢＡやカラムアドレスＣＡなどを含んでいる。ブロックアドレスＢＡおよびカラムアドレスＣＡはそれぞれ、ブロックＢＬＫおよびビット線を選択する際に使用される。

【0014】

シーケンサ１４は、ＮＡＮＤメモリ１全体の動作を制御する。例えば、シーケンサ１４は、コマンドレジスタ１２内に保持されているコマンドＣＭＤに基づいて、電圧生成回路１５、ロウデコーダモジュール１６、およびセンスアンプモジュール１７の動作を制御する。これにより、コマンドＣＭＤに基づいて、読出動作、書込動作、消去動作などが実行される。

【0015】

電圧生成回路１５は、シーケンサ１４による制御の下、読出動作、書込動作、消去動作などで使用される電圧を生成する。例えば、電圧生成回路１５は、選択されたワード線に対応する信号線に、生成した電圧を印加する。また、電圧生成回路１５は、温度センサ１８の電源電圧を生成し、当該電源電圧を温度センサ１８に印加する。

【0016】

ロウデコーダモジュール１６は、アドレスレジスタ１３内に保持されているブロックアドレスＢＡに基づいてブロックＢＬＫを選択し、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

【0017】

センスアンプモジュール１７は、書込動作の際に、メモリコントローラ２から受信した書込データをメモリセルアレイ１１に転送する。また、センスアンプモジュール１７は、読出動作の際に、ビット線の電圧に基づいて、各メモリセル内に記憶されている値を判定し、当該判定の結果を読出データＤＡＴとしてメモリコントローラ２に転送する。

【0018】

温度センサ１８は、ＮＡＮＤメモリ１の温度を検出する。温度センサ１８は、検出した温度に基づいて温度情報を生成し、当該温度情報をシーケンサ１４に送信する。温度情報は例えば、書込動作、読出動作、消去動作などの際に、シーケンサ１４が、電圧生成回路１５により生成される電圧を補正するために使用される。

【0019】

図２は、第１実施形態のメモリセルアレイ１１の構成を示す回路図である。

【0020】

図２は、メモリセルアレイ１１に含まれる複数のブロックＢＬＫのうちの１つを示している。本実施形態の各ブロックＢＬＫは、図２に示すように、複数のストリングユニットＳＵ０～ＳＵ３を含んでいる。ストリングユニットＳＵ０～ＳＵ３の各々は、ｍ＋１本のビット線ＢＬ０～ＢＬｍと１本のソース線ＳＲＣとの間に、ｍ＋１本のＮＡＮＤストリングＮＳ（ｍは１以上の整数）を含んでいる。以下、ストリングユニットＳＵ０～ＳＵ３の各々を「ストリングユニットＳＵ」とも表記し、ビット線ＢＬ０～ＢＬｍの各々を「ビット線ＢＬ」とも表記する。

【0021】

ストリングユニットＳＵ０では、ビット線ＢＬ０とソース線ＳＲＣとの間のＮＡＮＤストリングＮＳが、ワード線ＷＬ０～ＷＬ７上にメモリセルトランジスタ（メモリセル）ＭＴ０～ＭＴ７を備えている。このＮＡＮＤストリングＮＳはさらに、ソース側選択線ＳＧＳ０上に選択トランジスタＳＴＳを備え、ドレイン側選択線ＳＧＤ０上に選択トランジスタＳＴＤを備えている。本実施形態では、メモリセルアレイ１１内の他のＮＡＮＤストリングＮＳも同様の構造を有している。以下、ワード線ＷＬ０～ＷＬ７の各々を「ワード線ＷＬ」とも表記し、メモリセルトランジスタＭＴ０～ＭＴ７の各々を「メモリセルトランジスタＭＴ」とも表記し、選択トランジスタＳＴＳ、ＳＴＤの各々を「選択トランジスタＳＴ」とも表記する。

【0022】

本実施形態の各ブロックＢＬＫは、複数のセルユニットＣＵを含んでいる。各セルユニットＣＵは、１つのストリングユニットＳＵ内で１本のワード線ＷＬ上に設けられた複数のメモリセルトランジスタＭＴを含んでいる。よって、図２における各セルユニットＣＵは、ｍ＋１個のメモリセルトランジスタＭＴを含んでいる。各セルユニットＣＵは、１つのページに相当している。各セルユニットＣＵでは、各ワード線ＷＬは、ｍ＋１個のメモリセルトランジスタＭＴのそれぞれのゲートに共通して電気的に接続されている。

【0023】

図３は、第１実施形態の電圧生成回路１５の構成を示す回路図である。

【0024】

電圧生成回路１５は、図３に示すように、複数のチャージポンプＣＰ１～ＣＰ４と、複数の抵抗Ｒ１、Ｒ２と、オペアンプＡＭＰ１と、状態制御回路ＳＴＣＮＴＬと、複数の論理ゲート（ＡＮＤゲート）ＡＮＤ１～ＡＮＤ４とを備えている。図３はさらに、電圧生成回路１５内のノードＮＯＵＴおよびノードＮ１を示している。

【0025】

電圧生成回路１５に電圧ＶＩＮが入力されると、電圧生成回路１５は、電圧ＶＩＮより高い電圧ＶＯＵＴを生成し、電圧ＶＯＵＴをノードＮＯＵＴから出力する。電圧ＶＩＮは例えば、ＮＡＮＤメモリ１内の電圧源から電圧生成回路１５に供給される。電圧ＶＯＵＴは例えば、読出動作、書込動作、消去動作などで使用される。電圧ＶＩＮは、第２電圧の例である。

【0026】

図３に示す電圧ＢＩＮは、シーケンサ１４から出力されて、電圧生成回路１５に入力される。電圧ＢＩＮは、シーケンサ１４が電圧生成回路１５の動作を制御するための信号である。後述するように、電圧ＶＯＵＴの波形は、電圧ＢＩＮの波形に追従するように変化する。よって、シーケンサ１４は、電圧ＢＩＮの波形を制御することで、電圧ＶＯＵＴの波形を変化させることができる。電圧ＶＯＵＴは、第１電圧の例である。

【0027】

次に、引き続き図３を参照して、電圧生成回路１５内の各構成要素の詳細について説明する。

【0028】

チャージポンプＣＰ１は、電圧ＶＩＮが入力される入力端子と、信号ＰＣＬＫ１が入力される入力端子と、ノードＮＯＵＴに電気的に接続可能な出力端子とを有している。これは、チャージポンプＣＰ２～ＣＰ４についても同様である。ただし、チャージポンプＣＰ２～ＣＰ４はそれぞれ、信号ＰＣＬＫ１の代わりに信号ＰＣＬＫ２～ＰＣＬＫ４が入力される入力端子を有している。以下、チャージポンプＣＰ１～ＣＰ４の各々を「チャージポンプＣＰ」とも表記し、信号ＰＣＬＫ１～ＰＣＬＫ４の各々を「信号ＰＣＬＫ」とも表記する。

【0029】

各チャージポンプＣＰは、そのチャージポンプＣＰに入力される信号ＰＣＬＫがクロック信号ＣＬＫであり、かつシーケンサ１４により全チャージポンプＣＰの昇圧動作が一括禁止されていない間、昇圧動作を実行する。例えば、電圧ＶＯＵＴが昇圧動作の一括禁止用の閾値より高い場合には、シーケンサ１４により全チャージポンプＣＰの昇圧動作が一括禁止される。あるチャージポンプＣＰに入力される信号ＰＣＬＫがクロック信号ＣＬＫであり、かつそのチャージポンプＣＰが状態制御回路ＳＴＣＮＴＬにより昇圧動作可能なポンプに指定されている場合には、そのチャージポンプＣＰの状態を「アクティブ」という。アクティブなチャージポンプＣＰは、シーケンサ１４により全チャージポンプＣＰの昇圧動作が一括禁止されていない間、昇圧動作を実行する。

【0030】

一方、各チャージポンプＣＰは、そのチャージポンプＣＰに入力される信号ＰＣＬＫがクロック信号ＣＬＫではないか、またはシーケンサ１４により全チャージポンプＣＰの昇圧動作が一括禁止されている間、昇圧動作を停止する。あるチャージポンプＣＰに入力される信号ＰＣＬＫがクロック信号ＣＬＫではないか、またはそのチャージポンプＣＰが状態制御回路ＳＴＣＮＴＬにより昇圧動作可能でないポンプに指定されている場合には、そのチャージポンプＣＰの状態を「インアクティブ」という。インアクティブなチャージポンプＣＰは、シーケンサ１４により全チャージポンプＣＰの昇圧動作が一括禁止されていなくても、昇圧動作を停止する。なお、チャージポンプＣＰに入力される信号ＰＣＬＫがクロック信号ＣＬＫではない場合の例は、後述するように、信号ＰＣＬＫの値がＬ（ロー）レベルに維持される場合である。

【0031】

抵抗Ｒ１は、ノードＮＯＵＴとノードＮ１との間に配置されている。抵抗Ｒ２は、ノードＮ１と接地ノードとの間に配置されている。よって、抵抗Ｒ１と抵抗Ｒ２は、ノードＮＯＵＴと接地ノードとの間に直列に配置されている。本実施形態の抵抗Ｒ２は、可変抵抗である。抵抗Ｒ２の値は、電圧ＢＩＮにより変化させることが可能である。電圧ＶＯＵＴ、ＶＭＯＮの間には、ＶＯＵＴ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝ＶＭＯＮの関係が成り立つ。

【0032】

オペアンプＡＭＰ１は、基準電圧ＶＲＥＦが入力される非反転入力端子と、電圧ＶＭＯＮが入力される反転入力端子と、信号ＦＬＧ１を出力する出力端子とを有している。信号ＦＬＧ１は、基準電圧ＶＲＥＦと電圧ＶＭＯＮとの比較結果に基づいて生成される。例えば、電圧ＶＭＯＮが基準電圧ＶＲＥＦ未満の場合には、信号ＦＬＧ１の値がＨ（ハイ）レベルとなる。一方、電圧ＶＭＯＮが基準電圧ＶＲＥＦ以上の場合には、信号ＦＬＧ１の値がＬ（ロー）レベルとなる。

【0033】

状態制御回路ＳＴＣＮＴＬは、オペアンプＡＭＰ１から信号ＦＬＧ１が入力される入力端子と、クロック信号ＣＬＫが入力される入力端子と、論理ゲートＡＮＤ１～ＡＮＤ４にそれぞれ信号ＥＮ１～ＥＮ４を出力する出力端子とを有している。状態制御回路ＳＴＣＮＴＬは、クロック信号ＣＬＫを用いて、信号ＦＬＧ１の値がＨレベルに維持される期間ＮＨと、信号ＦＬＧ１の値がＬレベルに維持される期間ＮＬとを算出する。状態制御回路ＳＴＣＮＴＬはさらに、期間ＮＨおよび期間ＮＬに基づいて、信号ＥＮ１～ＥＮ４を生成する。信号ＥＮ１～ＥＮ４はそれぞれ、チャージポンプＣＰ１～ＣＰ４をアクティブとするかインアクティブとするかを指定する。以下、信号ＥＮ１～ＥＮ４の各々を「信号ＥＮ」とも表記する。

【0034】

信号ＥＮの値がＨレベルの場合には、信号ＥＮは、チャージポンプＣＰをアクティブとすることを指定する。一方、信号ＥＮの値がＬレベルの場合には、信号ＥＮは、チャージポンプＣＰをインアクティブとすることを指定する。状態制御回路ＳＴＣＮＴＬは、期間ＮＨおよび期間ＮＬに基づいて、信号ＥＮ１～ＥＮ４のうち、Ｈレベルの値を有する信号ＥＮの個数Ｎｕを制御する。状態制御回路ＳＴＣＮＴＬの状態は、個数Ｎｕに応じて４つの状態Ｓ１～Ｓ４の間を遷移する。状態Ｓ１～Ｓ４はそれぞれ、個数Ｎｕが１個～４個の状態である。

【0035】

論理ゲートＡＮＤ１は、信号ＥＮ１が入力される入力端子と、クロック信号ＣＬＫが入力される入力端子と、チャージポンプＣＰ１に信号ＰＣＬＫ１を出力する出力端子とを有している。信号ＰＣＬＫ１は、信号ＥＮ１とクロック信号ＣＬＫとのＡＮＤ演算結果を示している。例えば、信号ＥＮ１の値がＨレベルの場合には、信号ＰＣＬＫ１はクロック信号ＣＬＫとなる。一方、信号ＥＮ１の値がＬレベルの場合には、信号ＰＣＬＫ１の値はＬレベルに維持される。これは、論理ゲートＡＮＤ２～ＡＮＤ４についても同様である。ただし、論理ゲートＡＮＤ２～ＡＮＤ４はそれぞれ、信号ＥＮ１の代わりに信号ＥＮ２～ＥＮ４が入力される入力端子と、信号ＰＣＬＫ１の代わりに信号ＰＣＬＫ２～ＰＣＬＫ４を出力する出力端子とを有している。以下、論理ゲートＡＮＤ１～ＡＮＤ４の各々を「論理ゲートＡＮＤ」とも表記する。

【0036】

図４は、第１実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【0037】

上述のように、メモリセルアレイ１１は、複数のメモリセル、複数のワード線、複数のビット線などを含んでいる（図２）。読出動作の際には、これらのメモリセルのうちの選択セルからデータが読み出される。選択セル以外のメモリセルを、非選択セルと呼ぶ。読出動作の際には、選択セルに電気的に接続されたワード線（選択ワード線）に低電圧が与えられ、非選択セルに電気的に接続されたワード線（非選択ワード線）に高電圧が与えられる。これにより、選択セルおよび非選択セルのうち、選択セルのみからデータを読み出すことが可能となる。

【0038】

読出動作の際に、シーケンサ１４は、電圧ＢＩＮを出力し、電圧生成回路１５は、電圧ＢＩＮに応じて変化する電圧ＶＯＵＴを出力する。電圧ＶＯＵＴは、各ワード線に供給される。これにより、各ワード線が電圧ＶＯＵＴにより充電され、各ワード線の電圧が上昇する。その結果、選択ワード線に上記の低電圧が与えられ、非選択ワード線に上記の高電圧が与えられる。

【0039】

図４(ａ)は、読出動作の際に、非選択ワード線用の電圧ＶＯＵＴを生成するために出力される電圧ＢＩＮの時間変化を示している。符号Ａ１は、1st Read（第１読出）時の電圧ＢＩＮの時間変化を示し、符号Ａ２は、2nd Read（第２読出）時の電圧ＢＩＮの時間変化を示している。符号Ｔは、ワード線の充電開始時刻（昇圧開始時刻）を示している。

【0040】

一例として、メモリセルアレイ１１からデータを読み出し、その後にメモリセルアレイ１１から再びデータを読み出す場合を想定する。この場合、前者の読出と後者の読出との間の期間が短いと、後者の読出時にワード線の電圧がゼロに戻っていない。ワード線の電圧がゼロに戻る前に開始される読出を、2nd Readと呼ぶ。一方、ワード線の電圧がゼロの状態で開始される読出を、1st Readと呼ぶ。

【0041】

読出動作の際に、本実施形態のシーケンサ１４は、2nd Readが行われる際の非選択ワード線用の電圧ＢＩＮが、1st Readが行われる際の非選択ワード線用の電圧ＢＩＮとは異なる態様で変化するように、非選択ワード線用の電圧ＢＩＮの波形を制御する。よって、図４(ａ)では、符号Ａ２で示す電圧ＢＩＮが、符号Ａ１で示す電圧ＢＩＮとは異なる態様で変化している。

【0042】

具体的には、符号Ａ２で示す波形は、符号Ａ１で示す波形を、縦方向に平行移動させた形状を有している。よって、符号Ａ２で示す電圧ＢＩＮの上昇タイミング、上昇周期、および上昇率は、任意の時刻において、符号Ａ１で示す電圧ＢＩＮの上昇タイミング、上昇周期、および上昇率と同じになっている。符号Ａ１で示す電圧ＢＩＮと、符号Ａ２で示す電圧ＢＩＮは、いずれもステップ状に上昇している。一方、符号Ａ２で示す電圧ＢＩＮの充電開始時における値は、符号Ａ１で示す電圧ＢＩＮの充電開始時における値よりも高くなっている。図４(ａ)では、電圧ＢＩＮはステップ状に上昇するため、電圧ＢＩＮの上昇周期は、電圧ＢＩＮの１ステップの時間幅となっており、電圧ＢＩＮの上昇率は、電圧ＢＩＮの１ステップの電圧上昇幅を、電圧ＢＩＮの１ステップの時間幅で割った値となっている。

【0043】

なお、図４(ａ)では、符号Ａ２で示す波形が、符号Ａ１で示す波形をまったく変更せずに、符号Ａ１で示す波形を、縦方向に平行移動させた形状を有している。しかしながら、符号Ａ２で示す波形は、符号Ａ１で示す波形を変更して、符号Ａ１で示す波形を、縦方向に平行移動させた形状を有していてもよい。このような波形の例は、後述する図４(ｂ)に示されている。

【0044】

図４(ｂ)は、符号Ａ１、Ａ２で示す波形に加えて、符号Ｂ１、Ｂ２、Ｃ１、Ｃ２で示す波形を示している。符号Ｂ１、Ｂ２はいずれも、2nd Read時の電圧ＶＯＵＴの時間変化を示している。符号Ｃ１、Ｃ２はいずれも、2nd Read時におけるノードＮＯＵＴから遠方のワード線の電圧の時間変化を示している。ただし、符号Ｂ１、Ｃ１は、符号Ａ１で示す1st Read用の電圧ＢＩＮを採用した場合の電圧を示し、符号Ｂ２、Ｃ２は、符号Ａ２で示す2st Read用の電圧ＢＩＮを採用した場合の電圧を示している。

【0045】

電圧ＶＯＵＴの波形は、電圧ＢＩＮの波形に追従するように変化する。よって、図４(ｂ)では、符号Ｂ１で示す電圧ＶＯＵＴが、符号Ａ１で示す電圧ＢＩＮに追従するように上昇しており、符号Ａ１で示す電圧ＢＩＮの波形付近で振動するような波形を有している。同様に、符号Ｂ２で示す電圧ＶＯＵＴは、符号Ａ２で示す電圧ＢＩＮに追従するように上昇しており、符号Ａ２で示す電圧ＢＩＮの波形付近で振動するような波形を有している。

【0046】

ただし、符号Ｂ１で示す電圧ＶＯＵＴや、符号Ｃ１で示すワード線電圧は、これらの電圧が符号Ａ１で示す電圧ＢＩＮよりも高い間は、上昇していない。この現象は、2nd Readの充電開始時にワード線の電圧がゼロに戻っていないために生じる。その結果、ワード線の充電終了が遅れてしまう。

【0047】

一方、符号Ｂ２で示す電圧ＶＯＵＴや、符号Ｃ２で示すワード線電圧は、2nd Readの充電開始時から上昇している。理由は、2nd Readの充電開始時に、ワード線の電圧だけでなく、符号Ａ２で示す電圧ＢＩＮも十分に高くなっているからである。これにより、ワード線の充電終了を早めることが可能となる。

【0048】

図５は、第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0049】

図５(ａ)、図５(ｂ)、および図５(ｃ)は、読出動作の際に、非選択ワード線用の電圧ＶＯＵＴを生成するために出力される電圧ＢＩＮの時間変化を示している。図５(ａ)に示す例は、図４(ａ)に示す例と同じものであるが、図５(ｂ)および図５(ｃ)に示す例との比較用に示されている。図５(ａ)、図５(ｂ)、および図５(ｃ)はさらに、読出動作の際の非選択ワード線用の電圧ＶＯＵＴの時間変化を示している。

【0050】

図５(ｂ)では、符号Ａ２で示す電圧ＢＩＮの上昇率が、充電開始から所定の時間内において、符号Ａ１で示す電圧ＢＩＮの上昇率よりも高くなっている。具体的には、符号Ａ１で示す電圧ＢＩＮが１回目に上昇した際に、符号Ａ２で示す電圧ＢＩＮは４回目に上昇している。また、充電開始からこの時点までの間、符号Ａ２で示す電圧ＢＩＮが１回上昇する際の電圧上昇値は、符号Ａ１で示す電圧ＢＩＮが１回上昇する際の電圧上昇値と同じになっている。よって、充電開始からこの時点までの間、符号Ａ２で示す電圧ＢＩＮの上昇率は、符号Ａ１で示す電圧ＢＩＮの上昇率の４倍になっており、符号Ａ２で示す電圧ＢＩＮの上昇周期は、符号Ａ１で示す電圧ＢＩＮの上昇周期の４分の１になっている。これにより、2nd Read時のワード線の充電終了を早めることが可能となる。なお、上記の「４倍」「４分の１」という値は、一例に過ぎず、これらは他の値でもよい。

【0051】

図５(ｂ)では、符号Ａ１、Ａ２で示す電圧ＢＩＮの変化が、符号Ｂ１、Ｂ２で示す電圧ＶＯＵＴの変化にそれぞれ反映されている。よって、電圧ＢＩＮの上昇率、上昇回数、および電圧上昇値はそれぞれ、電圧ＶＯＵＴの平均値の上昇率、上昇回数、および電圧上昇値に対応している。また、電圧ＢＩＮの上昇周期は、電圧ＶＯＵＴの平均値が一定に維持される期間に対応している。ここで、電圧ＶＯＵＴの平均値とは、電圧ＶＯＵＴが１回振動する間の電圧ＶＯＵＴの値の平均であり、例えば、電圧ＶＯＵＴが１回振動する間の電圧ＶＯＵＴの最大値と最小値との平均である。図５(ｂ)では、充電開始から上記の時点までの間、符号Ｂ２で示す電圧ＶＯＵＴの平均値の上昇率は、符号Ｂ１で示す電圧ＶＯＵＴの平均値の上昇率の４倍になっており、符号Ｂ２で示す電圧ＶＯＵＴの平均値が一定に維持される期間は、符号Ｂ２で示す電圧ＶＯＵＴの平均値が一定に維持される期間の４分の１になっている。

【0052】

なお、符号Ａ１、Ａ２で示す電圧ＢＩＮの変化が、符号Ｂ１、Ｂ２で示す電圧ＶＯＵＴの変化にそれぞれ反映されることは、前述の図５(ａ)や後述の図５(ｃ)でも同様であり、さらには、後述の第２および第３実施形態でも同様である。例えば、充電開始時の電圧ＢＩＮは、充電開始時の電圧ＶＯＵＴの平均値に対応している。図５(ａ)の充電開始時には、符号Ｂ２で示す電圧ＶＯＵＴの平均値が、符号Ｂ１で示す電圧ＶＯＵＴの平均値よりも高くなっている。

【0053】

図５(ｃ)でも、符号Ａ２で示す電圧ＢＩＮの上昇率が、充電開始から所定の時間内において、符号Ａ１で示す電圧ＢＩＮの上昇率よりも高くなっている。具体的には、符号Ａ１で示す電圧ＢＩＮが１回目に上昇した際に、符号Ａ２で示す電圧ＢＩＮは２回目に上昇している。また、充電開始からこの時点までの間、符号Ａ２で示す電圧ＢＩＮが１回上昇する際の電圧上昇値は、符号Ａ１で示す電圧ＢＩＮが１回上昇する際の電圧上昇値の２倍になっている。よって、充電開始からこの時点までの間、符号Ａ２で示す電圧ＢＩＮの上昇率は、符号Ａ１で示す電圧ＢＩＮの上昇率の４倍になっており、符号Ａ２で示す電圧ＢＩＮの上昇周期は、符号Ａ１で示す電圧ＢＩＮの上昇周期の２分の１になっている。これにより、2nd Read時のワード線の充電終了を早めることが可能となる。なお、上記の「４倍」「２分の１」という値は、一例に過ぎず、これらは他の値でもよい。

【0054】

なお、電圧ＢＩＮの上昇周期は、電圧ＢＩＮが上昇した時点から、電圧ＢＩＮが次に上昇した時点までの時間である。また、電圧ＢＩＮの上昇率は、単位時間内の電圧ＢＩＮの上昇値である。

【0055】

図６は、第１実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0056】

図６(ａ)および図６(ｃ)はそれぞれ、時間Ｒ２が短い場合の2nd Read時および1st Read時の電圧変化を示している。図６(ｂ)および図６(ｄ)はそれぞれ、時間Ｒ２が長い場合の2nd Read時および1st Read時の電圧変化を示している。時間Ｒ２は、ワード線の充電に要する時間を示している。図６(ａ)～図６(ｄ)の各々は、ドレイン側選択線（ＳＧＤ）、非選択ワード線（ＷＬｎ＋１～）、および選択ワード線（ＳＥＬ ＷＬ）の電圧の時間変化を示している。

【0057】

時間Ｒ２が短いと、図６(ｃ)に示すように、ドレイン側ブーストによるRead Disturbが1st Readで生じてしまう。この問題は、図６(ｄ)に示すように、時間Ｒ２を長くすることで抑制することができる。しかしながら、時間Ｒ２を長くすると、図６(ｂ)に示すように、2nd Readにおけるワード線の充電終了が遅れてしまう。本実施形態によれば、上述のように、このような充電終了の遅れの問題を解消することが可能となる。

【0058】

以上のように、本実施形態のシーケンサ１４は、読出動作の際に、2nd Readが行われる際の非選択ワード線用の電圧ＢＩＮが、1st Readが行われる際の非選択ワード線用の電圧ＢＩＮとは異なる態様で変化するように、非選択ワード線用の電圧ＢＩＮの波形を制御する。よって、本実施形態によれば、ワード線の充電終了を早めることが可能となる。

【0059】

以下、第２実施形態のメモリシステムと、第３実施形態のメモリシステムについて説明する。第２および第３実施形態のメモリシステムの構成や動作は、第１実施形態のメモリシステムの構成や動作とおおむね同様である。以下の説明では、第１実施形態のメモリシステムと第２および第３実施形態のメモリシステムとの相違点を中心に説明する。

【0060】

（第２実施形態）
図７は、第２実施形態の電圧生成回路１５の構成を示す回路図である。

【0061】

本実施形態のＮＡＮＤメモリ１は、第１実施形態のＮＡＮＤメモリ１と同様に、電圧生成回路１５を備えている。ただし、本実施形態の電圧生成回路１５内のチャージポンプＣＰ１～ＣＰ４は、図７に示す構成を有している。

【0062】

図７は、電圧生成回路１５の入力端子ＰＭＰＩＮと、電圧生成回路１５の出力端子ＰＭＰＯＵＴとを示している。図７では、電圧ＶＩＮが入力端子ＰＭＰＩＮに入力され、電圧ＶＯＵＴが出力端子ＰＭＰＯＵＴから出力される。入力端子ＰＭＰＩＮは、チャージポンプＣＰ１の入力端子と電気的に接続されている。出力端子ＰＭＰＯＵＴは、チャージポンプＣＰ４の出力端子と電気的に接続されている。図７はさらに、電圧生成回路１５内のスイッチＳＷ１～ＳＷ９を示している。

【0063】

スイッチＳＷ１は、チャージポンプＣＰ１の出力端子とチャージポンプＣＰ２の入力端子との間に配置されている。スイッチＳＷ２は、チャージポンプＣＰ２の出力端子とチャージポンプＣＰ３の入力端子との間に配置されている。スイッチＳＷ３は、チャージポンプＣＰ３の出力端子とチャージポンプＣＰ４の入力端子との間に配置されている。

【0064】

スイッチＳＷ４は、入力端子ＰＭＰＩＮに電気的に接続されており、かつ、スイッチＳＷ１とチャージポンプＣＰ２の入力端子との間のノードに電気的に接続されている。スイッチＳＷ５は、入力端子ＰＭＰＩＮに電気的に接続されており、かつ、スイッチＳＷ２とチャージポンプＣＰ３の入力端子との間のノードに電気的に接続されている。スイッチＳＷ６は、入力端子ＰＭＰＩＮに電気的に接続されており、かつ、スイッチＳＷ３とチャージポンプＣＰ４の入力端子との間のノードに電気的に接続されている。

【0065】

スイッチＳＷ７は、出力端子ＰＭＰＯＵＴに電気的に接続されており、かつ、チャージポンプＣＰ１の出力端子とスイッチＳＷ１との間のノードに電気的に接続されている。スイッチＳＷ８は、出力端子ＰＭＰＯＵＴに電気的に接続されており、かつ、チャージポンプＣＰ２の出力端子とスイッチＳＷ２との間のノードに電気的に接続されている。スイッチＳＷ９は、出力端子ＰＭＰＯＵＴに電気的に接続されており、かつ、チャージポンプＣＰ３の出力端子とスイッチＳＷ３との間のノードに電気的に接続されている。

【0066】

本実施形態のシーケンサ１４は、スイッチＳＷ１～ＳＷ９のオン／オフを切り替えることで、電圧生成回路１５の状態を切り替えることができる。図７では、スイッチＳＷ１～ＳＷ３が開かれ（オフ）、スイッチＳＷ４～ＳＷ９が閉じられている（オン）。その結果、チャージポンプＣＰ１～ＣＰ４が、図３に示す構成と同様に、電気的に互いに並列に接続されている。以下、図７に示す接続状態を、４並列状態と呼ぶことにする。

【0067】

図８は、第２実施形態の電圧生成回路１５の構成を示す別の回路図である。

【0068】

図８に示す電圧生成回路１５は、図７に示す電圧生成回路１５と同じであるが、図７に示す電圧生成回路１５とは異なる状態にある。図８では、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ８が閉じられ（オン）、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ７、ＳＷ９が開かれている（オフ）。その結果、チャージポンプＣＰ１、ＣＰ２が、電気的に互いに直列に接続され、チャージポンプＣＰ３、ＣＰ４が、電気的に互いに直列に接続されている。さらには、チャージポンプＣＰ１、ＣＰ２の対と、チャージポンプＣＰ３、ＣＰ４の対が、電気的に互いに並列に接続されている。以下、図８に示す接続状態を、２並列状態と呼ぶことにする。

【0069】

本実施形態のシーケンサ１４は例えば、電圧生成回路１５の状態を、タイマーの動作に連動して、４並列状態および２並列状態の一方から、４並列状態および２並列状態の他方へと切り替えることができる。なお、電圧生成回路１５の状態は、シーケンサ１４以外の構成要素により切り替えられてもよい。

【0070】

図９は、第２実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【0071】

図９(ａ)は、読出動作の際に、非選択ワード線用の電圧ＶＯＵＴを生成するために出力される電圧ＢＩＮの一例を示している。図９(ａ)の符号Ａ１は、1st Read時の電圧ＢＩＮの時間変化の例を示しており、具体的には、電圧生成回路１５の状態が４並列状態から２並列状態に切り替わる際の電圧ＢＩＮの時間変化を示している。図９(ａ)はさらに、読出動作の際の非選択ワード線用の電圧ＶＯＵＴの時間変化を示している。

【0072】

読出動作の際に、本実施形態のシーケンサ１４は、電圧生成回路１５の状態の切り替わり後の非選択ワード線用の電圧ＢＩＮが、電圧生成回路１５の状態の切り替わり前の非選択ワード線用の電圧ＢＩＮとは異なる態様で変化するように、非選択ワード線用の電圧ＢＩＮの波形を制御する。よって、図９(ａ)では、２並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期が、４並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期よりも長くなっている。さらには、電圧生成回路１４の状態が４並列状態から２並列状態へと切り替わる時点の非選択ワード線用の電圧ＢＩＮの上昇周期が、切り替わり前や切り替わり後の非選択ワード線用の電圧ＢＩＮの上昇周期よりも長くなっている。

【0073】

具体的には、図９(ａ)では、４並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期が、ΔＴ／２となっており、２並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期が、ΔＴとなっている。よって、２並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期が、４並列状態における非選択ワード線用の電圧ＢＩＮの上昇周期の２倍になっている。さらには、電圧生成回路１４の状態が４並列状態から２並列状態へと切り替わる時点の非選択ワード線用の電圧ＢＩＮの上昇周期が、２ΔＴとなっている。よって、この時点の非選択ワード線用の電圧ＢＩＮの上昇周期（２ΔＴ）が、切り替わり前や切り替わり後の非選択ワード線用の電圧ＢＩＮの上昇周期（ΔＴ／２やΔＴ）よりも長くなっている。また、図９(ａ)では、非選択ワード線用の電圧ＢＩＮが１回上昇する際の電圧上昇値が、一定値であるΔＡとなっている。

【0074】

図９(ａ)では、符号ΔＴを挟む二本破線で示す期間が、非選択ワード線用の電圧ＢＩＮを上昇させない期間となっている。本実施形態のシーケンサ１４は、電圧生成回路１５の状態が４並列状態から２並列状態に切り替わる際、上記の期間の間、非選択ワード線用の電圧ＢＩＮを上昇させない。その結果、電圧生成回路１４の状態が切り替わる時点の電圧ＢＩＮの上昇周期が、２ΔＴとなっている。

【0075】

図９(ｂ)は、読出動作の際に、非選択ワード線用の電圧ＶＯＵＴを生成するために出力される電圧ＢＩＮの別の例を示している。図９(ｂ)の符号Ａ１は、1st Read時の電圧ＢＩＮの時間変化の例を示しており、具体的には、電圧生成回路１５の状態が４並列状態から２並列状態に切り替わる際の電圧ＢＩＮの時間変化を示している。図９(ｂ)はさらに、読出動作の際の非選択ワード線用の電圧ＶＯＵＴの時間変化を示している。

【0076】

図９(ｂ)に示す波形は、図９(ａ)に示す波形とおおむね同様である。ただし、図９(ｂ)では、電圧生成回路１４の状態が切り替わる時点の非選択ワード線用の電圧ＢＩＮの電圧上昇値が、ΔＡ／２になっている。よって、電圧生成回路１４の状態が切り替わる時点の非選択ワード線用の電圧ＢＩＮの上昇率（（ΔＡ／２）／ΔＴ）が、切り替わり前や切り替わり後の非選択ワード線用の電圧ＢＩＮの上昇率（ΔＡ／（ΔＴ／２）やΔＡ／ΔＴ）よりも低くなっている。

【0077】

図９(ｂ)では、符号ΔＴを挟む二本破線で示す期間が、非選択ワード線用の電圧ＢＩＮの電圧上昇値を小さくする期間となっている。本実施形態のシーケンサ１４は、電圧生成回路１５の状態が４並列状態から２並列状態に切り替わる際、上記の期間の間、非選択ワード線用の電圧ＢＩＮの電圧上昇値をΔＡからΔＡ／２へと低減させる。その結果、電圧生成回路１４の状態が切り替わる時点の電圧ＢＩＮの上昇率が、（ΔＡ／２）／ΔＴとなっている。

【0078】

なお、図９(ｂ)にて電圧生成回路１４の状態が切り替わる時点は、電圧ＢＩＮが上昇する時点と一致しているが、電圧ＢＩＮが上昇する時点とずれていてもよい。電圧生成回路１４の状態が切り替わる時点が、電圧ＢＩＮが上昇する時点とずれている場合には、電圧生成回路１４の状態が切り替わる時点ではなく、電圧生成回路１４の状態が切り替わった直後の電圧ＢＩＮの上昇率が、（ΔＡ／２）／ΔＴとなる。これは、図９(ａ)における電圧ＢＩＮの上昇周期についても同様に成り立ち得る。

【0079】

本実施形態によれば、図９(ａ)または図９(ｂ)に示すように電圧ＢＩＮを変化させることで、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。このような効果の詳細については、後述する。

【0080】

図１０は、第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0081】

図１０は、本実施形態の1st Read時の動作に関し、符号Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１で示す波形を示している。図１０はさらに、本実施形態の比較例の1st Read時の動作に関し、符号Ｂ１、Ｃ１、Ｄ１、Ｅ１で示す波形に対応して、符号Ｂ１’、Ｃ１’、Ｄ１’、Ｅ１’で示す波形を示している。なお、図１０の波形Ａ１は、図９(ａ)の波形Ａ１のように符号ΔＴで示す期間内の電圧ＢＩＮの変動をなくしたり、図９(ｂ)の波形Ａ１のように符号ΔＴで示す期間内の電圧ＢＩＮの変動を小さくしたりする前の電圧ＢＩＮを示している。

【0082】

図１０において、符号Ａ１は、非選択ワード線用の電圧ＢＩＮを示している。符号Ｂ１は、非選択ワード線用の電圧ＶＯＵＴを示している。符号Ｃ１は、ノードＮＯＵＴから遠方の非選択ワード線の電圧を示している。符号Ｄ１は、非選択ワード線の充電で発生する電流Ｉｃｃを示している。符号Ｅ１は、電流Ｉｃｃの時間平均を示している。非選択ワード線の充電は、電圧生成回路１４により行われるため、電流Ｉｃｃは、上述の「電圧生成回路１４で消費される電流」に相当する。

【0083】

符号Ｄ１’の波形にて矢印で示す期間には、電流Ｉｃｃの変動が高速で生じている。一方、符号Ｄ１の波形にて矢印で示す期間には、電流Ｉｃｃがより低速で変動している。これは、図９(ａ)または図９(ｂ)に示すように電圧ＢＩＮを変化させることに起因している。符号Ｅ１で示す波形と、符号Ｅ１’で示す波形との比較から分かるように、本実施形態によれば、電圧生成回路１４で消費される電流（Ｉｃｃ）のピーク値を低減することが可能となる。

【0084】

図１１は、第２実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0085】

図１１は、図１０と同様に、本実施形態の1st Read時の動作に関し、符号Ａ１、Ｂ１、Ｃ１で示す波形を示し、本実施形態の比較例の1st Read時の動作に関し、符号Ｂ１’、Ｃ１’で示す波形を示している。図１１はさらに、本実施形態の1st Read時の動作に関し、符号Ｆ１で示す波形を示している。図１１はさらに、本実施形態の比較例の1st Read時の動作に関し、符号Ｆ１で示す波形に対応して、符号Ｆ１’で示す波形を示している。

【0086】

図１１において、符号Ｆ１は、電圧生成回路１５内で使用されるクロック信号ＣＬＫを示している。符号Ｆ１の波形にて矢印で示す期間ΔＴ’には、クロック信号ＣＬＫの周波数が２分の１に減少している。これにより、図９(ａ)や図９(ｂ)に示す制御と同様に、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。期間ΔＴ’は、上述の期間Ｔと同様に、電圧生成回路１５の状態が４並列状態から２並列状態に切り替わった直後の期間である。

【0087】

ここで、図９(ａ)、図９(ｂ)、および図１１を比較する。

【0088】

図９(ａ)では、符号ΔＴで示す期間が、非選択ワード線用の電圧ＢＩＮを上昇させない期間となっている。図９(ｂ)では、符号ΔＴで示す期間が、非選択ワード線用の電圧ＢＩＮの電圧上昇値を小さくする期間となっている。本実施形態によれば、図９(ａ)または図９(ｂ)に示すように電圧ＢＩＮを変化させることで、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。図９(ａ)および図９(ｂ)では、符号ΔＴで示す期間におけるクロック信号ＣＬＫの周波数は、その他の期間における周波数と同じとなっている。

【0089】

一方、図１１では、符号ΔＴ’で示す期間におけるクロック信号ＣＬＫの周波数が、その他の期間における周波数の２分の１となっている。本実施形態によれば、図１１に示すようにクロック信号ＣＬＫの周波数を変化させることで、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。図１１では、符号ΔＴ’で示す期間における電圧ＢＩＮの上昇率は、その他の期間における電圧ＢＩＮの上昇率と同じとなっている。また、図１１では、２並列状態における電圧ＢＩＮの上昇率は、４並列状態における電圧ＢＩＮの上昇率と同じになっている。

【0090】

以上のように、本実施形態のシーケンサ１４は、読出動作の際に、電圧生成回路１５の状態の切り替わり後の非選択ワード線用の電圧ＢＩＮが、電圧生成回路１５の状態の切り替わり前の非選択ワード線用の電圧ＢＩＮとは異なる態様で変化するように、非選択ワード線用の電圧ＢＩＮの波形を制御する。さらに、本実施形態のシーケンサ１４は、電圧生成回路１４の状態が切り替わる時点の非選択ワード線用の電圧ＢＩＮを、図９(ａ)または図９(ｂ)に示す態様で変化させる。よって、本実施形態によれば、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。

【0091】

（第３実施形態）
図１２は、第３実施形態のメモリシステムの動作例を説明するためのタイミングチャートである。

【0092】

本実施形態の各メモリセルは、Eraseセルである場合と、Randomセルである場合とがある。Eraseセルは、データが消去された後にデータが書き込まれていないメモリセルである。Randomセルは、データが書き込まれているメモリセルである。例えば、あるブロックからデータが消去され、その後にそのブロック内のあるページにデータが書き込まれた場合には、そのページ内の各メモリセルは、Randomセルとなる。一方、あるブロックからデータが消去され、その後にそのブロック内のどのページにもデータが書き込まれなかった場合には、そのブロック内の各メモリセルは、Eraseセルとなる。

【0093】

図１２(ａ)は、本実施形態の比較例の1st Read時の動作に関し、符号Ａ１’、Ｂ１’で示す波形を示している。図１２(ａ)において、符号Ａ１’は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１’は、非選択ワード線用の電圧ＶＯＵＴを示している。図１２(ａ)では、非選択ワード線に電気的に接続された非選択セルは、Eraseセルである。

【0094】

図１２(ｂ)も、本実施形態の比較例の1st Read時の動作に関し、符号Ａ１’、Ｂ１’で示す波形を示している。図１２(ｂ)において、符号Ａ１’は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１’は、非選択ワード線用の電圧ＶＯＵＴを示している。図１２(ｂ)では、非選択ワード線に電気的に接続された非選択セルは、Randomセルである。

【0095】

本比較例では、図１２(ｂ)に示す電圧ＢＩＮの波形が、図１２(ａ)に示す電圧ＢＩＮの波形と同じである。Eraseセル上の非選択ワード線の電圧は、充電期間の前半に低くなる場合が多いが、Randomセル上の非選択ワード線の電圧は、充電期間の後半に低くなる場合が多い。理由は、Eraseセルはオンされやすく、負荷が見えるタイミングが早く、Randomセルはオンされにくく、負荷が見えるタイミングが遅いからである。よって、図１２(ｂ)に示す電圧ＢＩＮの波形が、図１２(ａ)に示す電圧ＢＩＮの波形と同じであるにもかかわらず、図１２(ｂ)に示す電圧ＶＯＵＴの波形は、図１２(ａ)に示す電圧ＶＯＵＴの波形と異なっている。例えば、図１２(ａ)に示す電圧ＶＯＵＴは、図１２(ａ)にて矢印で示す期間に低くなっており、図１２(ｂ)に示す電圧ＶＯＵＴは、図１２(ｂ)にて矢印で示す期間に低くなっている。

【0096】

図１２(ｃ)は、本実施形態の比較例の1st Read時の動作に関し、３つの電流波形Ｉ(Ideal)、Ｉ(Erase)、Ｉ(Random)を示している。これらは、電流Ｉｃｃの時間平均を示している。ただし、波形Ｉ(Ideal)は、理想的な電流波形を示している。波形Ｉ(Erase)は、非選択セルがRandomセルよりもEraseセルを多く含む場合の電流波形を示している。波形Ｉ(Random)は、非選択セルがEraseセルよりもRandomセルを多く含む場合の電流波形を示している。波形Ｉ(Erase)は、充電期間の前半に高いピークを示しており、波形Ｉ(Random)は、充電期間の後半に高いピークを示している。

【0097】

なお、Ｉ(Erase)のような波形は、消去動作中に行われるベリファイ読出動作（消去ベリファイ）でも生じる。また、Ｉ(Random)のような波形は、書込動作中に行われるベリファイ読出動作（消去ベリファイ）でも生じる。よって、Eraseセルに関する以下の制御は、消去ベリファイ動作にも適用可能であり、Randomセルに関する以下の制御は、書込ベリファイ動作にも適用可能である。書込ベリファイでは、各メモリセルからデータを読み出すことで、各メモリセルにデータが正しく書き込まれたか否かを確認する。消去ベリファイでは、各メモリセルからデータを読み出すことで、各メモリセルからデータが正しく消去されたか否かを確認する。

【0098】

図１３は、第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0099】

図１３(ａ)は、本実施形態の1st Read時の動作に関し、符号Ａ１、Ｂ１で示す波形を示している。図１３(ａ)において、符号Ａ１は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１は、非選択ワード線用の電圧ＶＯＵＴを示している。図１３(ａ)に示す電圧ＢＩＮ、ＶＯＵＴは、Eraseセル上の非選択ワード線を充電する際に使用される。この際のシーケンサ１４の動作モードは、第１モードの例である。図１３(ａ)に示す電圧ＢＩＮ、ＶＯＵＴは、上述の理由から、消去ベリファイ時に非選択ワード線を充電する際に使用されてもよい。

【0100】

図１３(ｂ)も、本実施形態の1st Read時の動作に関し、符号Ａ１、Ｂ１で示す波形を示している。図１３(ｂ)において、符号Ａ１は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１は、非選択ワード線用の電圧ＶＯＵＴを示している。図１３(ｂ)に示す電圧ＢＩＮ、ＶＯＵＴは、Randomセル上の非選択ワード線を充電する際に使用される。この際のシーケンサ１４の動作モードは、第２モードの例である。図１３(ｂ)に示す電圧ＢＩＮ、ＶＯＵＴは、上述の理由から、書込ベリファイ時に非選択ワード線を充電する際に使用されてもよい。

【0101】

図１３(ａ)はさらに、図１３(ｂ)との比較のために、図１３(ｂ)に示す波形Ａ１を符号「Ａ１ｂ」で示している。同様に、図１３(ｂ)はさらに、図１３(ａ)との比較のために、図１３(ａ)に示す波形Ａ１を符号「Ａ１ａ」で示している。

【0102】

読出動作の際に、本実施形態のシーケンサ１４は、非選択セルがEraseセルであるかRandomセルであるかを判定可能な情報に基づいて、非選択セル用の電圧ＢＩＮの波形を制御する。例えば、シーケンサ１４は、ある非選択セルがEraseセルであるとの情報を取得した場合には、その非選択セル用の電圧ＢＩＮの波形を図１３(ａ)のように制御する。一方、シーケンサ１４は、ある非選択セルがRandomセルであるとの情報を取得した場合には、その非選択セル用の電圧ＢＩＮの波形を図１３(ｂ)のように制御する。

【0103】

本実施形態のシーケンサ１４は、非選択セルがEraseセルであるかRandomセルであるかを判定可能な情報として、メモリコントローラ２により管理されている書込情報を取得する。書込情報は、各メモリセルへの書き込みが行われたか否かを示す情報である。シーケンサ１４は、ある非選択ワード線の充電を開始する前に、その非選択ワード線上の非選択セルに関する書込情報をメモリコントローラ２から取得する。シーケンサ１４は、この書込情報に基づいて、その非選択ワード線用の電圧ＢＩＮの波形を図１３(ａ)または図１３(ｂ)のように制御する。書込情報は、書込有無情報の例である。書込情報は例えば、リードコマンドと共にメモリコントローラ２からＮＡＮＤメモリ１に送られる。

【0104】

なお、本実施形態のシーケンサ１４は、非選択セルがEraseセルであるかRandomセルであるかを判定可能な情報として、書込情報以外の情報を取得してもよい。例えば、シーケンサ１４は、複数のメモリセル内に書き込まれた書込パターンに関する情報（パターン情報）を、メモリコントローラ２から取得してもよい。この場合、シーケンサ１４は、このパターン情報に基づいて、電圧ＢＩＮの波形を図１３(ａ)または図１３(ｂ)のように制御する。この書込情報も、書込有無情報の例である。

【0105】

本実施形態のシーケンサ１４は、Randomセル用の充電開始時の電圧ＢＩＮを、Eraseセル用の充電開始時の電圧ＢＩＮより高く設定する。図１３(ａ)および図１３(ｂ)では、Ｙ軸上の時間が充電開始時である。図１３(ａ)および図１３(ｂ)では、Eraseセル用の充電開始時の電圧ＢＩＮは、Ｖ－２ｖとなっており、Randomセル用の充電開始時の電圧ＢＩＮは、Ｖとなっている（Ｖおよびｖは正の実数）。

【0106】

本実施形態のシーケンサ１４はさらに、Randomセル用の電圧ＢＩＮの上昇周期がｔから２ｔに増加するタイミングを、Eraseセル用の電圧ＢＩＮの上昇周期がｔから２ｔに増加するタイミングより早いタイミングに設定する。図１３(ａ)および図１３(ｂ)では、電圧ＢＩＮが１回上昇する際の電圧上昇値が常にｖになっている。そのため、Randomセル用の電圧ＢＩＮの上昇率がｖ／ｔからｖ／２ｔに減少するタイミングが、Eraseセル用の電圧ＢＩＮの上昇率がｖ／ｔからｖ／２ｔに減少するタイミングより早いタイミングになっている。値「ｖ／ｔ」は第１値の例であり、値「ｖ／２ｔ」は第２値の例である。これは、電圧ＢＩＮの上昇周期が２ｔから３ｔに増加するタイミングについても同様である。

【0107】

図１３(ａ)では、時間５ｔが経過した時点、すなわち、電圧ＢＩＮがＶ＋２ｖからＶ＋３ｖに上昇する時点で、電圧ＢＩＮの上昇周期がｔから２ｔに増加し、電圧ＢＩＮの上昇率がｖ／ｔからｖ／２ｔに減少している。図１３(ｂ)では、時間３ｔが経過した時点、すなわち、電圧ＢＩＮがＶ＋２ｖからＶ＋３ｖに上昇する時点で、電圧ＢＩＮの上昇周期がｔから２ｔに増加し、電圧ＢＩＮの上昇率がｖ／ｔからｖ／２ｔに減少している。

【0108】

図１３(ａ)に示す電圧ＢＩＮによれば、充電開始に近い期間の電圧ＢＩＮを低くすることで、充電開始に近い期間の電流Ｉｃｃを低減することが可能となる。理由は、電圧ＢＩＮが低い方がチャージポンプＣＰの効率が良くなり、かつ、Eraseセルでは充電開始に近い期間内の負荷が大きいからである。また、図１３(ｂ)に示す電圧ＢＩＮによれば、充電終了に近い期間の電圧ＢＩＮを低くすることで、電圧ＢＩＮの上昇率を小さくし、充電終了に近い期間の電流Ｉｃｃを低減することが可能となる。理由は、電圧ＢＩＮが低い方がチャージポンプＣＰの効率が良くなり、かつ、Randomセルでは充電終了に近い期間内の負荷が大きいからである。電圧ＢＩＮより電圧ＶＯＵＴが高くなると、チャージポンプＣＰが停止する期間が生じるため、電圧ＢＩＮの上昇率を小さくすることは、電流Ｉｃｃの平均値を小さくすることを可能とする。これにより、波形Ｉ(Erase)および波形Ｉ(Random)のピークをいずれも低くして、波形Ｉ(Erase)および波形Ｉ(Random)を波形Ｉ(Ideal)に近付けることが可能となる。

【0109】

なお、図１３(ａ)に示す電圧ＢＩＮの波形と、図１３(ｂ)に示す電圧ＢＩＮの波形は、充電開始電圧の高さの観点や、上昇周期が減少するタイミングの観点で互いに異なっているが、その他の観点で互いに異なっていてもよい。例えば、これらの波形は、電圧ＢＩＮが上昇する際の電圧上昇値の観点で互いに異なっていてもよい。また、これらの波形は、後述する図１４(ａ)および図１４(ｂ)に示すような態様で、互いに異なっていてもよい。

【0110】

図１４は、第３実施形態のメモリシステムの動作例をさらに説明するためのタイミングチャートである。

【0111】

図１４(ａ)は、本実施形態の変形例の1st Read時の動作に関し、符号Ａ１、Ｂ１で示す波形を示している。図１４(ａ)において、符号Ａ１は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１は、非選択ワード線用の電圧ＶＯＵＴを示している。図１４(ａ)に示す電圧ＢＩＮ、ＶＯＵＴは、Eraseセル上の非選択ワード線を充電する際に使用される。この際のシーケンサ１４の動作モードは、第１モードの例である。図１４(ａ)に示す電圧ＢＩＮ、ＶＯＵＴは、上述の理由から、消去ベリファイ時に非選択ワード線を充電する際に使用されてもよい。

【0112】

図１４(ｂ)も、本実施形態の変形例の1st Read時の動作に関し、符号Ａ１、Ｂ１で示す波形を示している。図１４(ｂ)において、符号Ａ１は、非選択ワード線用の電圧ＢＩＮを示しており、符号Ｂ１は、非選択ワード線用の電圧ＶＯＵＴを示している。図１４(ｂ)に示す電圧ＢＩＮ、ＶＯＵＴは、Randomセル上の非選択ワード線を充電する際に使用される。この際のシーケンサ１４の動作モードは、第２モードの例である。図１４(ｂ)に示す電圧ＢＩＮ、ＶＯＵＴは、上述の理由から、書込ベリファイ時に非選択ワード線を充電する際に使用されてもよい。

【0113】

図１４(ａ)はさらに、図１４(ｂ)との比較のために、図１４(ｂ)に示す波形Ａ１を符号「Ａ１ｂ」で示している。同様に、図１４(ｂ)はさらに、図１４(ａ)との比較のために、図１４(ａ)に示す波形Ａ１を符号「Ａ１ａ」で示している。

【0114】

図１４(ａ)にて符号Ａ１、Ｂ１で示す波形は、図１３(ａ)にて符号Ａ１、Ｂ１で示す波形と同じである。一方、図１４(ｂ)にて符号Ａ１、Ｂ１で示す波形は、図１３(ｂ)にて符号Ａ１、Ｂ１で示す波形とおおむね同じであるが、矢印Ｐで示す部分で、図１４(ｂ)にて符号Ａ１で示す波形が、図１３(ｂ)にて符号Ａ１で示す波形と異なっている。

【0115】

本変形例のシーケンサ１４は、Randomセル用の充電開始時の電圧ＢＩＮの上昇率を、Eraseセル用の充電開始時の電圧ＢＩＮの上昇率より高く設定する。図１４(ａ)の充電開始直後には、電圧ＢＩＮが時間ｔの間にＶ－２ｖからＶ－ｖに上昇しているため、図１４(ａ)の充電開始時の電圧ＢＩＮの上昇率は、ｖ／ｔとなっている。一方、図１４(ｂ)の充電開始直後には、電圧ＢＩＮがごく短い時間の間にＶ－２ｖからＶに上昇しているため、図１４(ｂ)の充電開始時の電圧ＢＩＮの上昇率は、ｖ／ｔより高くなっている。

【0116】

図１４(ａ)に示す電圧ＢＩＮによれば、充電開始に近い期間の電圧ＢＩＮの上昇率を低くし、かつ充電終了に近い期間の電圧ＢＩＮを低くすることで、充電開始に近い期間の電流Ｉｃｃを低減することが可能となる。理由は、電圧ＢＩＮが低い方がチャージポンプＣＰの効率が良くなり、かつ、Eraseセルでは充電開始に近い期間内の負荷が大きいからである。また、図１４(ｂ)に示す電圧ＢＩＮによれば、充電開始に近い期間の電圧ＢＩＮの上昇率を高くし、かつ充電終了に近い期間の電圧ＢＩＮを低くすることで、電圧ＢＩＮの上昇率を小さくし、充電終了に近い期間の電流Ｉｃｃを低減することが可能となる。理由は、電圧ＢＩＮが低い方がチャージポンプＣＰの効率が良くなり、かつ、Randomセルでは充電終了に近い期間内の負荷が大きいからである。電圧ＢＩＮより電圧ＶＯＵＴが高くなると、チャージポンプＣＰが停止する期間が生じるため、電圧ＢＩＮの上昇率を小さくすることは、電流Ｉｃｃの平均値を小さくすることを可能とする。これにより、波形Ｉ(Erase)および波形Ｉ(Random)のピークをいずれも低くして、波形Ｉ(Erase)および波形Ｉ(Random)を波形Ｉ(Ideal)に近付けることが可能となる。

【0117】

以上のように、本実施形態のシーケンサ１４は、読出動作の際に、非選択セルがEraseセルであるかRandomセルであるかの情報に基づいて、非選択セル用の電圧ＢＩＮの波形を制御する。よって、本実施形態によれば、非選択セルがEraseセルおよびRandomセルのいずれであっても、電圧生成回路１４で消費される電流のピーク値を低減することが可能となる。

【0118】

なお、第１から第３実施形態では、シーケンサ１４が読出動作の際に行う電圧ＢＩＮの波形の制御について説明したが、この読出動作における制御は、上述の通り、書込動作中に行われるベリファイ読出動作（書込ベリファイ）や、消去動作中に行われるベリファイ読出動作（消去ベリファイ）にも適用可能である。

【0119】

第３実施形態の制御を書込ベリファイに適用する場合、対象ブロックの最初のワード線にデータを書き込む際には、対象ブロック内の多くのメモリセルがEraseセルであることが多い。よって、この場合の書込ベリファイは、図１３(ａ)または図１４(ａ)に示す方法で行ってもよい。これは、最初のワード線への書き込みの少し後に行われるワード線への書き込みでも同様である。一方、対象ブロックの最後のワード線にデータを書き込む際には、対象ブロック内の多くのメモリセルがRandomセルとなっている。よって、この場合の書込ベリファイは、図１３(ｂ)または図１４(ｂ)に示す方法で行ってもよい。これは、最後のワード線への書き込みの少し前に行われるワード線への書き込みでも同様である。

【0120】

以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。

【符号の説明】

【0121】

１：ＮＡＮＤメモリ、２：メモリコントローラ、
１１：メモリセルアレイ、１２：コマンドレジスタ、１３：アドレスレジスタ、
１４：シーケンサ、１５：電圧生成回路、１６：ロウデコーダモジュール、
１７：センスアンプモジュール、１８：温度センサ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】