特開 2024-44145 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044145

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20240326BHJP

   H10B 43/27 20230101ALI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

【ＦＩ】

H01L21/302 105A

H01L27/11582

H01L29/78 371

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2022149518

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100213654

【弁理士】

【氏名又は名称】成瀬 晃樹

(72)【発明者】

【氏名】佐々木 俊行

【テーマコード（参考）】

5F004

5F083

5F101

【Ｆターム（参考）】

5F004BB25

5F004CA04

5F004DA00

5F004DA01

5F004DA15

5F004DA24

5F004DA26

5F004EA03

5F004EA06

5F004EA07

5F083EP18

5F083EP23

5F083EP33

5F083EP34

5F083EP76

5F083GA10

5F083GA27

5F083JA04

5F083JA19

5F083KA01

5F083KA05

5F083KA11

5F083PR03

5F083PR07

5F101BA45

5F101BB05

5F101BD16

5F101BD22

5F101BD30

5F101BD34

(57)【要約】

【課題】膜に凹部を好適に形成することができる半導体装置の製造方法を提供する。
【解決手段】本実施形態による半導体装置の製造方法は、下層膜上方の被加工膜上に、第１金属を含むマスク材であって、被加工膜上に設けられ、第１金属の含有比率が第１所定比率よりも低い第１マスク層と、第１マスク層上に設けられ、第１金属の含有比率が第１所定比率以上である第２マスク層と、を有するマスク材を形成することを具備する。本製造方法は、マスク材をパターニングすることを具備する。本製造方法は、マスク材をマスクとして、被加工膜を加工することを具備する。被加工膜を加工することは、第１温度において第１ガスの雰囲気で、前記被加工膜を加工する第１処理を行うことを具備する。前記被加工膜を加工することは、第１温度よりも高い第２温度において第１ガスとは異なる第２ガスの雰囲気で、被加工膜を加工する第２処理を行うことを具備する。
【選択図】図５

【特許請求の範囲】

【請求項1】

下層膜上方の被加工膜上に、第１金属を含むマスク材であって、前記被加工膜上に設けられ、前記第１金属の含有比率が第１所定比率よりも低い第１マスク層と、前記第１マスク層上に設けられ、前記第１金属の含有比率が前記第１所定比率以上である第２マスク層と、を有するマスク材を形成し、
前記マスク材をパターニングし、
前記マスク材をマスクとして、前記被加工膜を加工する、
ことを具備し、
前記被加工膜を加工することは、
第１温度において第１ガスの雰囲気で、前記被加工膜を加工する第１処理を行い、
前記第１温度よりも高い第２温度において前記第１ガスとは異なる第２ガスの雰囲気で、前記被加工膜を加工する第２処理を行う、
ことを具備する、半導体装置の製造方法。

【請求項2】

凹部が前記被加工膜の上端から前記被加工膜の所定深さに達するまで前記第１処理を行い、
前記凹部が前記被加工膜の下端に達するまで前記第２処理を行う、
ことをさらに具備する、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記第２マスク層をマスクとして、前記第１処理を行い、
前記第１マスク層をマスクとして、前記第２処理を行う、
ことをさらに具備する、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記第１所定比率は、１０％である、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記第１マスク層の厚さは、１μｍ～１．５μｍである、請求項１に記載の半導体装置の製造方法。

【請求項6】

前記第２マスク層は、
前記第１マスク層上に設けられ、前記第１金属の含有比率が第２所定比率以下である第３マスク層と、
前記第３マスク層上に設けられ、前記第１金属の含有比率が前記第２所定比率よりも高い第４マスク層と、
を有し、
前記第２所定比率は、前記第１所定比率よりも高い、請求項１に記載の半導体装置の製造方法。

【請求項7】

前記第１所定比率は、１０％であり、
前記第２所定比率は、５０％である、請求項６に記載の半導体装置の製造方法。

【請求項8】

前記第１温度は、０℃以下であり、
前記第２温度は、０℃よりも高い、請求項１に記載の半導体装置の製造方法。

【請求項9】

前記第１ガスは、前記第２ガスの水素（Ｈ_２）の濃度よりも高い濃度の水素を含む、請求項１に記載の半導体装置の製造方法。

【請求項10】

前記第１金属は、タングステン（Ｗ）またはモリブデン（Ｍｏ）である、請求項１に記載の半導体装置の製造方法。

【請求項11】

前記マスク材は、炭素（Ｃ）をさらに含む、請求項１に記載の半導体装置の製造方法。

【請求項12】

前記第２処理における前記下層膜に対する前記被加工膜の選択比は、前記第１処理における前記下層膜に対する前記被加工膜の選択比よりも高い、請求項１に記載の半導体装置の製造方法。

【請求項13】

前記下層膜は、シリコン（Ｓｉ）を含む、請求項１に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

基板上の膜にホールやスリットなどの凹部をエッチングにより形成する際に、膜上に設けられたエッチングマスク層の材質またはエッチング条件等によっては、凹部を好適に形成できない場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２１－４０００８号公報

【特許文献2】米国特許出願公開第２０１７／０１８６７６６号明細書

【特許文献3】特開２０２０－３５８６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

膜に凹部を好適に形成することができる半導体装置の製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体装置の製造方法は、下層膜上方の被加工膜上に、第１金属を含むマスク材であって、被加工膜上に設けられ、第１金属の含有比率が第１所定比率よりも低い第１マスク層と、第１マスク層上に設けられ、第１金属の含有比率が第１所定比率以上である第２マスク層と、を有するマスク材を形成することを具備する。本製造方法は、マスク材をパターニングすることを具備する。本製造方法は、マスク材をマスクとして、被加工膜を加工することを具備する。被加工膜を加工することは、第１温度において第１ガスの雰囲気で、前記被加工膜を加工する第１処理を行うことを具備する。前記被加工膜を加工することは、第１温度よりも高い第２温度において第１ガスとは異なる第２ガスの雰囲気で、被加工膜を加工する第２処理を行うことを具備する。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図。

【図2】半導体層が、複数のワード線及び層間の絶縁層を貫通する部分の拡大断面図である。

【図3】第１実施形態による半導体装置の製造方法の一例を示す断面図である。

【図4】図３に続く、半導体装置の製造方法の一例を示す断面図である。

【図5】図４に続く、半導体装置の製造方法の一例を示す断面図である。

【図6】図５に続く、半導体装置の製造方法の一例を示す断面図である。

【図7】図６に続く、半導体装置の製造方法の一例を示す断面図である。

【図8】図７に続く、半導体装置の製造方法の一例を示す断面図である。

【図9】図８に続く、半導体装置の製造方法の一例を示す断面図である。

【図10】比較例による半導体装置の製造方法の一例を示す断面図である。

【図11】第２実施形態による半導体装置の製造方法の一例を示す断面図である。

【図12】第３実施形態による半導体装置の製造方法の一例を示す断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体装置におけるメモリセルアレイの構成の一例を示す図である。なお、図１においては、図を見易くするために、メモリホール１１３内に形成された絶縁膜以外の絶縁部分については図示を省略している。また、以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。

【0009】

また、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、半導体基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。複数のワード線ＷＬはＺ方向に積層されている。ワード線WLは、例えば導電材料により構成され、タングステン（Ｗ）またはモリブデン（Ｍｏ）を含む。

【0010】

半導体基板１０の表面領域には、メモリセルアレイＭＣＡを制御する制御回路１０１が設けられている。制御回路１０１は、例えば、ＣＭＯＳ回路で構成されている。ＣＭＯＳ回路は、半導体基板１０の表面領域に設けられたＰ型ウェルまたはＮ型ウェルに設けられていてもよい。制御回路１０１の上方には、複数のメモリセルを含むメモリセルアレイＭＣＡが設けられている。

【0011】

制御回路１０１の上方にあるポリシリコン層１０２上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ポリシリコン層１０２上には、セレクトゲート線ＳＧＳとして機能する複数の配線層１１０と、ワード線ＷＬとして機能する複数の配線層１１１（ワード線ＷＬ０～ＷＬ７）と、セレクトゲート線ＳＧＤとして機能する複数の配線層１１２とが形成されている。

【0012】

配線層１１０は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。

【0013】

配線層１１１は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。

【0014】

配線層１１２は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、各々が１つの選択トランジスタＳＴ１のゲート電極として機能する。

【0015】

メモリホール１１３は、配線層１１０、１１１、１１２を貫通し、ポリシリコン層１０２に達するように形成されている。メモリホール１１３の側面には、ブロック絶縁層１１４、電荷蓄積膜１１５、及びトンネル絶縁膜１１６が順に形成されている。メモリホール１１３内には、半導体層１１７が埋め込まれている。半導体層１１７は、例えばポリシリコン層である。半導体層１１７は、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体層１１７の上端には、ビット線ＢＬとして機能する配線層１１８が形成されている。なお、半導体層１１７の中心には、図示しない絶縁材料のコアが埋め込まれている。

【0016】

以上のように、ポリシリコン層１０２上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ０～ＭＴ７、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホール１１３が、１つのＮＡＮＤストリングＮＳに対応している。メモリセルトランジスタＭＴ０～ＭＴ７は、半導体層１１７とワード線ＷＬ０～ＷＬ７との交差部分に対応して設けられている。

【0017】

以上の構成は、図１を記載した紙面の奥行き方向に複数配列されている。これにより、三次元的に配列されたメモリセルトランジスタを有するメモリセルアレイＭＣＡが構成される。

【0018】

図２は、半導体層１１７が、複数のワード線ＷＬ及び層間の絶縁層２５を貫通する部分の拡大断面図である。絶縁層２５は、例えば、シリコン酸化膜を含む。図２では、図１では省略した導電層ＷＬ間の絶縁層を絶縁層２５として表している。

【0019】

各導電層ＷＬと半導体層１１７との間には、導電層ＷＬ側から順にブロック絶縁層１１４、電荷蓄積膜１１５及びトンネル絶縁膜１１６が設けられている。ブロック絶縁層１１４は導電層ＷＬに接し、トンネル絶縁膜１１６は半導体層１１７に接し、ブロック絶縁層１１４とトンネル絶縁膜１１６との間に電荷蓄積膜１１５が設けられている。

【0020】

半導体層１１７はチャネルとして機能し、導電層ＷＬはコントロールゲートとして機能し、電荷蓄積膜１１５は半導体層１１７から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、半導体層１１７と各導電層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。

【0021】

本実施形態に係る半導体装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。例えば、メモリセルはチャージトラップ構造のメモリセルである。電荷蓄積膜１１５は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。トンネル絶縁膜１１６は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に半導体層１１７から電荷が注入される際、または電荷蓄積膜１１５に蓄積された電荷が半導体層１１７へ拡散する際に電位障壁となる。ブロック絶縁層１１４は、例えばシリコン酸化膜であり、電荷蓄積膜１１５に蓄積された電荷が、導電層ＷＬへ拡散するのを防止する。半導体装置は、例えば、三次元ＮＡＮＤ型フラッシュメモリでよい。

【0022】

以下、メモリホール１１３の形成方法について説明する。

【0023】

図３～図９は、第１実施形態による半導体装置の製造方法の一例を示す断面図である。尚、図３～図９では、図１に示す制御回路１０１およびポリシリコン層１０２等は省略されている。

【0024】

図３に示すように、まず、半導体基板１０上方に積層体２０を形成する。半導体基板１０は、例えば、シリコン（Ｓｉ）基板である。具体的には、例えばＣＶＤ（Chemical Vapor Deposition）法またはＡＬＤ（Atomic Layer Deposition）法を用いて絶縁層としての第１膜２１と犠牲層としての第２膜２２とをＺ方向に交互に成膜する。第1膜２１は、例えばシリコン酸化膜を含み、第２膜２２は、例えばシリコン窒化膜を含む。積層体２０は、被加工膜の一例である。

【0025】

次に、図４に示すように、積層体２０の最上面にマスク材３０を形成する。マスク材３０は、第１金属および炭素（Ｃ）を含む。以下では、第１金属がタングステン（Ｗ）である場合を説明する。尚、マスク材３０は、例えば、炭素の１０％～２０％程度の量の水素（Ｈ）、および、第１金属の１０％～２０％程度の量の酸素（Ｏ）を含んでいてもよい。より詳細には、マスク材３０は、例えば、第１金属およびハロゲンを含む材料ガス、および、材料ガスを還元する還元ガスを用いて形成される。材料ガスは、タングステンおよびフッ素を含む。還元ガスは、例えば水素を含む。材料ガスには、例えば、六フッ化タングステン(ＷＦ_６)を含んだガスを用いることができる。尚、材料ガスには、タングステンを含むガスとフッ素を含むガスとの混同ガスを用いられてよい。還元ガスには、例えば、プロピレン（Ｃ_３Ｈ_６）を含んだガスを用いることができる。

【0026】

マスク材３０は、例えば、上述した材料ガスを用いたプラズマＣＶＤ法により形成することができる。具体的には、プラズマを発生させたチャンバ(不図示)内に、材料ガスおよび還元ガスを導入する。

【0027】

マスク材３０は、マスク層３１、３２を有する。また、マスク層３２は、マスク層３２１、３２２、３２３を有する。マスク層３１、３２１、３２２、３２３は、タングステンの含有比率（例えば、atomic%）の違いによって区別されている。タングステンの含有比率は、例えば、蛍光Ｘ線分析（ＸＲＦ、X-ray Fluorescence）の結果から得ることができる。マスク層３１は、第１マスク層の一例である。マスク層３２は、第２マスク層の一例である。マスク層３２１は、第３マスク層の一例である。マスク層３２２は、第４マスク層の一例である。

【0028】

尚、マスク層３１、３２１、３２２、３２３および積層体２０のＺ方向における厚さは、図４に示す例に限られない。

【0029】

マスク層３１は、積層体２０上に設けられる。マスク層３１におけるタングステンの含有比率は、第１所定比率よりも低い。第１所定比率は、例えば、１０％である。マスク層３１の厚さは、例えば、１μｍ～１．５μｍである。

【0030】

マスク層３２は、マスク層３１上に設けられる。マスク層３２におけるタングステンの含有比率は、第１所定比率以上である。

【0031】

マスク層３２のマスク層３２１は、マスク層３１上に設けられる。マスク層３２１におけるタングステンの含有比率は、第２所定比率以下である。第２所定比率は、第１所定比率よりも高い。第２所定比率は、例えば、５０％である。マスク層３２１におけるタングステンの含有比率は、例えば、３０％～５０％である。マスク層３２１の厚さは、例えば、０．５μｍ～３μｍである。

【0032】

マスク層３２のマスク層３２２は、マスク層３２１上に設けられる。マスク層３２２におけるタングステンの含有比率は、第２所定比率よりも高い。マスク層３２２におけるタングステンの含有比率は、例えば、５０％よりも高い。すなわち、マスク層３２２におけるタングステンの含有比率は、マスク層３２１におけるタングステンの含有比率よりも高い。マスク層３２２の厚さは、例えば、約１μｍである。

【0033】

マスク層３２のマスク層３２３は、マスク層３２２上に設けられる。マスク層３２３におけるタングステンの含有比率は、例えば、第３所定比率以下である。第３所定比率は、例えば、５０％である。マスク層３２３におけるタングステンの含有比率は、例えば、３０％～５０％である。すなわち、マスク層３２３におけるタングステンの含有比率は、マスク層３２２におけるタングステンの含有比率よりも低い。マスク層３２３の厚さは、例えば、約０．５μｍよりも小さい。

【0034】

マスク層３１、３２１、３２２、３２３は、マスク材３０の形成中にガスの流量比を変化させることにより形成される。タングステンの含有比率がそれぞれ３０％、４０％、５０％、および、７０％である場合、六フッ化タングステン(ＷＦ_６)とプロピレン（Ｃ_３Ｈ_６）との流量比は、例えば、０．４：１、２．０：１、３．５：１、および、７．０：１である。プロピレン（Ｃ_３Ｈ_６）の流量を２５０ｓｃｃｍに固定する場合、上記のそれぞれの流量比に対する六フッ化タングステン(ＷＦ_６)の流量は、例えば、８０ｓｃｃｍ～１００ｓｃｃｍ、４５０ｓｃｃｍ～５００ｓｃｃｍ、８７５ｓｃｃｍ～１０００ｓｃｃｍ、および、１８００ｓｃｃｍ～２０００ｓｃｃｍである。

【0035】

次に、図５に示すように、マスク材３０を貫通する凹部４０を形成する。その結果、マスク材３０に凹部４０のパターンが形成される。凹部４０は、平面視において、例えば、ホール形状のパターンを有する。凹部４０は、例えば、図示しないシリコン酸窒化膜（ＳｉＯＮ膜）等をマスクとして用いたＲＩＥ（Reactive Ion Etching）によって、形成することができる。凹部４０の形成は、例えば、酸素（Ｏ_２）、ＣＯＳ、および、ＮＦ_３等を含むガスの雰囲気下で行われる。

【0036】

次に、図６に示すように、マスク材３０をマスクとして、積層体２０を加工する（第１エッチング）。より詳細には、マスク材３０の凹部４０のパターンに基づいて積層体２０に凹部４１のパターンを形成する。これにより、ＸＹ方向における凹部４０の位置に凹部４１が形成される。第１エッチングは、凹部４１が積層体２０の上端から積層体２０の所定深さに達するまで行われる。従って、凹部４１は、例えば、積層体２０を貫通するが、半導体基板１０には到達せずに積層体２０の内部で終端してよい。第１エッチングは、例えば、ＲＩＥである。

【0037】

次に、図７に示すように、条件を変えて積層体２０の加工を継続する（第２エッチング）。これにより、凹部４１がさらに深くまで形成される。第２エッチングは、凹部４１が積層体２０の下端に達するまで行われる。第２エッチングは、例えば、ＲＩＥである。

【0038】

尚、第１エッチングおよび第２エッチングの詳細については、後で説明する。

【0039】

次に、図８に示すように、条件を変えてオーバーエッチングを行う。これにより、凹部４１が半導体基板１０に延伸して、半導体基板１０の上端の一部が削れられる。尚、オーバーエッチングの後に残るマスク材３０の厚さは、例えば、約５００ｎｍ～約７００ｎｍである。

【0040】

次に、図９に示すように、マスク材３０を除去する。マスク材３０は、薬液を用いて除去することができる。例えば、過酸化水素（Ｈ_２Ｏ_２）溶液を薬液として用いると、積層体２０に損傷を与えにくくマスク材３０を除去することができる。

【0041】

マスク材３０の除去後、メモリホール１１３である凹部４１内には、例えば、図２に示すメモリ膜を形成することができる。図９に示す第１膜２１は、図２に示す絶縁層２５に対応する。また、図９に示す第２膜２２は、メモリ膜形成後に、図２に示す導電層ＷＬに置換される。

【0042】

次に、第１エッチングおよび第２エッチングの詳細について説明する。

【0043】

図６に示すように、第１温度において第１ガスの雰囲気で、マスク材３０をマスクとして、積層体２０を加工する第１エッチング（第１処理）を行う。次に、図７に示すように、第２温度において第２ガスの雰囲気で、マスク材３０をマスクとして、積層体２０を加工する第２エッチング（第２処理）を行う。

【0044】

第２温度は、第１温度よりも高い温度である。第１温度は、例えば、０℃以下の温度である。第1温度は、例えば－４０～－１０℃である。第２温度は、例えば、０℃よりも高い温度である。

【0045】

第２ガスは、第１ガスとは異なるガスである。第１ガスは、第２ガスの水素（Ｈ）の濃度よりも高い濃度の水素を含む。第１ガスは、例えば、ＣＦ_４および水素（Ｈ_２）を含む。第２ガスは、例えば、ＣＨ_２Ｆ_２、Ｃ_４Ｆ_６、および、酸素（Ｏ_２）を含む。

【0046】

ここで、積層体２０の高積層化に伴って、高選択比のマスク材３０が必要になってきている。タングステンを含むマスク材３０は、エッチングレートが低いため、被加工膜に対して高い選択比を有する。しかし、凹部４１を形成するためのエッチングを行うと、マスク材３０にあったタングステンが凹部４１内に入り、凹部４１の側壁に付着する場合がある。タングステンはエッチング耐性が高いため、凹部４１の側壁に付着したタングステンはマイクロマスクとして機能し、エッチングが進みづらくなる。また、エッチングにＣＦ（フルオロカーボン）系ガスが用いられる場合、ＣＦ系の膜が凹部４１の側壁に堆積される場合がある。従って、凹部４１の側壁に、タングステンの付着による比較的エッチングされづらい領域、および、堆積膜による比較的エッチングされやすい領域の両方が存在する。

【0047】

上記の２つの領域がエッチング中に存在することより、凹部４１の真円度が低下し、また、凹部４１側壁にストライエーション（striation）と呼ばれる縦筋状の荒れが発生しやすくなってしまう可能性がある。すなわち、凹部４１に形状異常が発生する可能性がある。尚、真円度低下およびストライエーションは、マスク材３０のタングステン濃度が高いほど、すなわち、選択比が高くなるほど、生じやすくなる。

【0048】

第１エッチングの条件では、第２エッチングに対する温度およびガスの種類等の違いにより、堆積膜が発生しづらい。従って、第１エッチングでは、第２エッチングと比較して、凹部４１の形状異常が発生しづらい。そこで、高濃度のタングステンを含むマスク材３０を用いて第１エッチングを行うことにより、凹部４１の形状異常を抑制しつつ、高選択比のマスク材３０で積層体２０を加工することができる。この結果、凹部４１の形状異常を抑制しつつ、高アスペクト比の凹部４１を形成することができる。

【0049】

しかし、第１エッチングの条件では、半導体基板１０のシリコンに対する選択比が低い。この場合、積層体２０を完全に貫通した凹部４１が半導体基板１０に深く形成されやすくなってしまう。

【0050】

そこで、凹部４１が半導体基板１０に達する前に、エッチングの条件を、半導体基板１０のシリコンに対する積層体２０の選択比が高い条件に切り替える必要がある。すなわち、第２エッチングにおける半導体基板１０に対する積層体２０の選択比は、第１エッチングにおける半導体基板１０に対する積層体２０の選択比よりも高い。また、上記のように、第２エッチングの条件では、第１エッチングの条件と比較して、堆積膜が発生しやすい。凹部４１の形状異常を抑制するために、第２エッチングを行う際のマスク材３０は、タングステン濃度が低い状態である必要がある。これにより、積層体２０に凹部４１を好適に形成することができる。

【0051】

図６に示すように、第１エッチングは、比較的高い含有比率のタングステンを有するマスク層３２をマスクとして用いて行われる。図７に示すように、第２エッチングは、比較的低い含有比率のタングステンを有するマスク層３１をマスクとして用いて行われる。しかし、第１エッチングから第２エッチングへの切り替えのタイミングは、必ずしもマスク層３１とマスク層３２との境界に限られない。第１エッチングから第２エッチングへの切り替えのタイミングは、例えば、凹部４１の下端が半導体基板１０の上端から所定距離（例えば、５００ｎｍ）に達するタイミングで設定される。

【0052】

尚、上記のように、図３～図９では、図１に示す制御回路１０１およびポリシリコン層１０２等は省略されている。しかし、積層体２０の下層には、半導体基板１０に代えて、シリコンを含む層が設けられていればよく、例えば、ポリシリコン層１０２が設けられていてもよい。この場合、第２エッチングは、凹部４１がポリシリコン層１０２に達するまで行われる。

【0053】

以上のように、第１実施形態によれば、マスク材３０は、積層体２０上に設けられ、タングステンの含有比率が第１所定比率よりも低いマスク層３１と、マスク層３１上に設けられ、タングステンの含有比率が第１所定比率以上であるマスク層３２と、を有する。積層体２０を加工することは、第１温度において第１ガスの雰囲気で、積層体２０を加工する第１エッチングを行うことを具備する。積層体２０を加工することは、第１エッチングの後、第２温度において第２ガスの雰囲気で、積層体２０を加工する第２エッチングを行うことを具備する。これにより、積層体２０に凹部４１を好適に形成することができる。

【0054】

尚、第１金属は、タングステンに限られない。第１金属は、例えば、タングステンと化学的に似た性質を有するモリブデン（Ｍｏ）等であってもよい。第１金属がＭｏである場合、材料ガスは、例えば、ＭｏＦ_６等を含むガスであってもよい。

【0055】

また、第２ガスは、第１ガスと比較して、ＣＦ系の膜が堆積しやすいガスであればよい。

【0056】

次に、マスク材３０の凹部４０における、ボーイング（bowing）と呼ばれる穴径拡大について説明する。

【0057】

図５において、凹部４０の形成時に、例えば、ＲＩＥにおけるイオンの反跳、または、ネックにイオンが衝突する等により、凹部４０にボーイング部が形成される場合がある（図１０を参照）。尚、ネックは、凹部４０等のホールの内径が局所的に縮小した箇所である。

【0058】

そこで、例えば、ボーイング部が発生しやすい位置に、タングステンの含有比率が比較的高いマスク層３２２を形成する。凹部４０におけるボーイング部を抑制することにより、積層体２０に凹部４１を好適に形成することができる。また、マスク層３２２よりもタングステンの含有比率の低いマスク層３２１、３２３は、ボーイング部が発生しない位置に設けられている。これにより、ボーイング部を抑制しつつ、マスク層３２を加工しやすくすることができる。

【0059】

（比較例）
図１０は、比較例による半導体装置の製造方法の一例を示す断面図である。

【0060】

マスク材３０ａは、マスク層３３を有する。マスク層３３は、例えば、ＣＶＤにより形成される。マスク層３３は、炭素を含む。マスク層３３には、タングステンはほぼ含まれていない。従って、比較例によるマスク材３０ａのエッチングレートは、第１実施形態において説明した、タングステンを含むマスク材３０のエッチングレートよりも高い。すなわち、比較例によるマスク材３０ａの選択比は、第１実施形態によるマスク材３０の選択比よりも低い。

【0061】

図１０に示すように、比較例では、凹部４０にボーイング部Ｂが発生しやすい。

【0062】

これに対して、第１実施形態では、マスク材３０は、タングステンを含む。これにより、凹部４０におけるボーイング部を抑制することができる。また、マスク層３２は、ボーイング部が発生しやすい位置に、タングステン比率の高いマスク層３２２を有する。これにより、ボーイング部をさらに抑制しやすくすることができる。

【0063】

（第２実施形態）
図１１は、第２実施形態による導体装置の製造方法の一例を示す断面図である。第２実施形態では、第１実施形態と比較して、マスク層３２の構成が異なっている。

【0064】

マスク層３２は、マスク層３２１、３２２有する。従って、マスク材３０は、３つのマスク層３１、３２１、３２２を有する。尚、第１実施形態におけるマスク層３２３は設けられていない。

【0065】

マスク層３２１の厚さは、例えば、０．５μｍ～３μｍである。マスク層３２２の厚さは、例えば、約１μｍである。

【0066】

図１１に示すように、ボーイング部が発生しやすい位置に応じて、マスク層３２２の位置が変更される。

【0067】

第２実施形態のように、マスク層３２の構成が変更されてもよい。第２実施形態による半導体装置の製造方法は、第１実施形態と同様の効果を得ることができる。

【0068】

（第３実施形態）
図１１は、第３実施形態による導体装置の製造方法の一例を示す断面図である。第３実施形態では、第１実施形態と比較して、マスク層３２の構成が異なっている。

【0069】

マスク層３２は、マスク層３２１有する。従って、マスク材３０は、２つのマスク層３１、３２１を有する。尚、第１実施形態におけるマスク層３２２、３２３は設けられていない。

【0070】

マスク層３２１の厚さは、例えば、０．５μｍ～４μｍである。

【0071】

第３実施形態のように、マスク層３２の構成が変更されてもよい。第２実施形態による半導体装置の製造方法は、第１実施形態と同様の効果を得ることができる。

【0072】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0073】

１０ 半導体基板、２０ 積層体、３０ マスク材、３１ マスク層、３２ マスク層、３２１～３２３ マスク層、４０ 凹部、４１ 凹部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】