知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044191
(43)【公開日】2024-04-02
(54)【発明の名称】不揮発性半導体記憶装置およびその製造方法
(51)【国際特許分類】
H10B 63/10 20230101AFI20240326BHJP
H10B 63/00 20230101ALI20240326BHJP
【ＦＩ】
H01L27/105 449
H01L27/105 448
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2022149589
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】高橋 健介
(72)【発明者】
【氏名】高島 大三郎
(72)【発明者】
【氏名】甲斐 直樹
(72)【発明者】
【氏名】石本 康実
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FZ10
5F083JA35
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083JA60
5F083MA06
5F083MA16
5F083MA19
(57)【要約】
【課題】不揮発性半導体記憶装置を提供することを課題とする。
【解決手段】実施形態によれば、セルブロックは、複数のメモリセルと選択トランジスタを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線の間に並列接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子を有する。セルトランジスタのゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線の間でセルトランジスタに対し直列に接続される。複数のワード線は、複数の導電膜で構成される。セルブロックは、複数の導電膜を貫通する柱状構造体で構成される。選択トランジスタとローカルビット線は、ローカルビット線の構成材料と異なる材料のコンタクト部で接続される。
【選択図】図６
【解決手段】実施形態によれば、セルブロックは、複数のメモリセルと選択トランジスタを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線の間に並列接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子を有する。セルトランジスタのゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線の間でセルトランジスタに対し直列に接続される。複数のワード線は、複数の導電膜で構成される。セルブロックは、複数の導電膜を貫通する柱状構造体で構成される。選択トランジスタとローカルビット線は、ローカルビット線の構成材料と異なる材料のコンタクト部で接続される。
【選択図】図６
【特許請求の範囲】
【請求項1】
それぞれ一端がビット線に接続された複数のセルブロックの配列を含むセルアレイを備え、
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された選択トランジスタと、
を有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有し、
前記複数のワード線は、互いに離間して積層された複数の導電膜で構成され、
前記セルブロックは、積層方向に前記複数の導電膜を貫通する柱状構造体で構成され、
前記選択トランジスタと前記ローカルビット線の接続において、前記ローカルビット線の構成材料とは異なる材料からなる導通コンタクトを介し、前記選択トランジスタと前記ローカルビット線が接続されている
不揮発性半導体記憶装置。
前記セルブロックは、
複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続された複数のメモリセルと、
前記ローカルビット線と前記ビット線との間に接続された選択トランジスタと、
を有し、
前記メモリセルは、
ゲートが前記ワード線に接続されたセルトランジスタと、
前記ローカルソース線と前記ローカルビット線との間で前記セルトランジスタに対して直列に接続された抵抗変化素子と、
を有し、
前記複数のワード線は、互いに離間して積層された複数の導電膜で構成され、
前記セルブロックは、積層方向に前記複数の導電膜を貫通する柱状構造体で構成され、
前記選択トランジスタと前記ローカルビット線の接続において、前記ローカルビット線の構成材料とは異なる材料からなる導通コンタクトを介し、前記選択トランジスタと前記ローカルビット線が接続されている
不揮発性半導体記憶装置。
【請求項2】
前記導通コンタクトが、前記ローカルビット線の線幅より小さな膜厚を有し、金属を含む膜からなる
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項3】
前記導通コンタクトが、前記ローカルビット線の線幅より小さな膜厚を有し、金属を含む膜からなり、前記導通コンタクトが、前記ローカルビット線の線端に接続された基部と、該基部の周縁部から前記ローカルビット線の延在方向に延出された延出部を有する
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項4】
前記導通コンタクトが、前記ローカルビット線の線端と前記選択トランジスタのゲート電極直下のチャネル領域の一部に接続されている
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項5】
前記柱状構造体は、
前記積層方向に延びて前記複数の導電膜を貫通するゲート絶縁膜と、
前記ゲート絶縁膜の内側で前記積層方向に延びて前記複数の導電膜を貫通する半導体膜と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルビット線柱と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルソース線柱と、
前記半導体膜の内側で且つ前記ローカルビット線柱又は前記ローカルソース線柱の外側で前記複数の導電膜を貫通する抵抗変化膜と、
を有する
請求項１に記載の不揮発性半導体記憶装置。
前記積層方向に延びて前記複数の導電膜を貫通するゲート絶縁膜と、
前記ゲート絶縁膜の内側で前記積層方向に延びて前記複数の導電膜を貫通する半導体膜と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルビット線柱と、
前記半導体膜の内側で前記積層方向に延びて前記複数の導電膜を貫通するローカルソース線柱と、
前記半導体膜の内側で且つ前記ローカルビット線柱又は前記ローカルソース線柱の外側で前記複数の導電膜を貫通する抵抗変化膜と、
を有する
請求項１に記載の不揮発性半導体記憶装置。
【請求項6】
前記柱状構造体は、複数の前記ローカルビット線柱を有する
請求項５に記載の不揮発性半導体記憶装置。
請求項５に記載の不揮発性半導体記憶装置。
【請求項7】
前記抵抗変化素子は、一端が前記ローカルビット線に接続され、他端が前記セルトランジスタに接続される
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項8】
前記ローカルビット線と前記ローカルソース線がライナー層を備えた絶縁膜により分離されている
請求項１に記載の不揮発性半導体記憶装置。
請求項１に記載の不揮発性半導体記憶装置。
【請求項9】
基板上に形成したソース線の上に複数の絶縁膜と犠牲膜を交互に積層して積層体を形成し、この積層体に該積層体を厚さ方向に貫通する複数のメモリホールを相互に間隔をあけて個々に前記ソース線に到達するように形成した後、
各メモリホール内に、ゲート絶縁膜と半導体膜と抵抗変化膜とローカルビット線を備えた構成と、ローカルソース線を備えた構成を、ホール内絶縁膜を介し、互いに絶縁状態で有するセルブロックを形成し、
前記セルブロックの形成後に、前記メモリホール上部側の前記抵抗変化膜と前記ローカルビット線を除去してコンタクト用ホールを形成し、
このコンタクト用ホール内に前記半導体膜と前記ローカルビット線の線端に接続する導通コンタクトを形成し、
この後、前記積層体に前記ソース線に到達するスリットを形成し、このスリットを介するエッチングにより前記複数の犠牲膜を除去して複数の空隙を形成し、
前記複数の空隙に金属層を形成して前記各空隙にワード線を形成する
不揮発性半導体記憶装置の製造方法。
各メモリホール内に、ゲート絶縁膜と半導体膜と抵抗変化膜とローカルビット線を備えた構成と、ローカルソース線を備えた構成を、ホール内絶縁膜を介し、互いに絶縁状態で有するセルブロックを形成し、
前記セルブロックの形成後に、前記メモリホール上部側の前記抵抗変化膜と前記ローカルビット線を除去してコンタクト用ホールを形成し、
このコンタクト用ホール内に前記半導体膜と前記ローカルビット線の線端に接続する導通コンタクトを形成し、
この後、前記積層体に前記ソース線に到達するスリットを形成し、このスリットを介するエッチングにより前記複数の犠牲膜を除去して複数の空隙を形成し、
前記複数の空隙に金属層を形成して前記各空隙にワード線を形成する
不揮発性半導体記憶装置の製造方法。
【請求項10】
前記メモリホール内に、
該メモリホールの内周面に沿って形成されるゲート絶縁膜と、
前記ゲート絶縁膜に周囲を部分的に囲まれた状態で前記メモリホールの延在方向に伸びる半導体膜と、
該半導体膜に周囲を部分的に囲まれた状態で前記メモリホールの延在方向に伸びる抵抗変化膜と、
該抵抗変化膜に周囲を囲まれた状態で前記メモリホールの延在方向に伸びるローカルビット線と、
前記メモリホールの内側に前記半導体膜、前記抵抗変化膜及び前記ローカルビット線に対しホール内絶縁膜を介し離間して前記メモリホールの延在方向に沿って伸びるローカルソース線を形成してセルブロックを形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
該メモリホールの内周面に沿って形成されるゲート絶縁膜と、
前記ゲート絶縁膜に周囲を部分的に囲まれた状態で前記メモリホールの延在方向に伸びる半導体膜と、
該半導体膜に周囲を部分的に囲まれた状態で前記メモリホールの延在方向に伸びる抵抗変化膜と、
該抵抗変化膜に周囲を囲まれた状態で前記メモリホールの延在方向に伸びるローカルビット線と、
前記メモリホールの内側に前記半導体膜、前記抵抗変化膜及び前記ローカルビット線に対しホール内絶縁膜を介し離間して前記メモリホールの延在方向に沿って伸びるローカルソース線を形成してセルブロックを形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項11】
前記複数のワード線を形成することにより、
前記積層体上部に形成したワード線と該ワード線に隣接する前記メモリホール上部の前記ゲート絶縁膜と前記半導体膜を備える選択トランジスタを形成するとともに、
前記セルブロックの前記ローカルビット線と前記ローカルソース線との間に、前記ワード線にゲートを接続したセルトランジスタに直列接続された前記抵抗変化膜による抵抗変化素子を備えたメモリセルを形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
前記積層体上部に形成したワード線と該ワード線に隣接する前記メモリホール上部の前記ゲート絶縁膜と前記半導体膜を備える選択トランジスタを形成するとともに、
前記セルブロックの前記ローカルビット線と前記ローカルソース線との間に、前記ワード線にゲートを接続したセルトランジスタに直列接続された前記抵抗変化膜による抵抗変化素子を備えたメモリセルを形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項12】
前記コンタクト用ホール内に前記導通コンタクトを形成するにあたり、
前記ローカルビット線の線端に接触する基部と、該基部の周縁から前記コンタクト用ホール内の半導体膜に接するように延在する延出部を形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
前記ローカルビット線の線端に接触する基部と、該基部の周縁から前記コンタクト用ホール内の半導体膜に接するように延在する延出部を形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【請求項13】
前記コンタクト用ホールを形成するにあたり、
前記メモリホール内において、前記コンタクト用ホールの底部を、前記積層体の最上層のワード線と最上層から２番目のワード線の間の位置まで形成し、
前記コンタクト用ホール内に前記導通コンタクトを形成するにあたり、
前記ローカルビット線の線端に接触する基部と、該基部の周縁から前記コンタクト用ホール内の半導体膜に接するように延在し、かつ前記最上層のワード線の内側位置まで延在する延出部を形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
前記メモリホール内において、前記コンタクト用ホールの底部を、前記積層体の最上層のワード線と最上層から２番目のワード線の間の位置まで形成し、
前記コンタクト用ホール内に前記導通コンタクトを形成するにあたり、
前記ローカルビット線の線端に接触する基部と、該基部の周縁から前記コンタクト用ホール内の半導体膜に接するように延在し、かつ前記最上層のワード線の内側位置まで延在する延出部を形成する
請求項９に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。
【背景技術】
【0002】
抵抗変化素子を含むメモリセル有する不揮発性半導体記憶装置では、抵抗変化素子に電流を流すことで、抵抗変化素子の高抵抗状態と低抵抗状態を切り換えることができる。不揮発性半導体記憶装置を高集積化すると、抵抗変化素子を切り換えるためのトランジスタの積層数が増加するので、トランジスタのチャネル抵抗が増加しない構成が望まれる。また、抵抗変化素子に流す電流を適切化することが望まれる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００８－１６０００４号公報
【特許文献2】国際公開第２０１２／０７７１７４号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【0004】
一つの実施形態は、高集積化してもトランジスタのチャネル抵抗が増加しないとともに、抵抗変化素子に流す電流を適切化できる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、セルアレイを有する不揮発性半導体記憶装置が提供される。セルアレイは、複数のセルブロックの配列を含む。複数のセルブロックのそれぞれは、一端がビット線に接続される。複数のセルブロックは、ビット線方向に並ぶ。セルブロックは、複数のメモリセルと選択トランジスタとを有する。複数のメモリセルは、複数のワード線に対応してローカルソース線とローカルビット線との間に並列に接続される。選択トランジスタは、ローカルビット線とビット線との間に接続される。メモリセルは、セルトランジスタと抵抗変化素子とを有する。セルトランジスタは、ゲートがワード線に接続される。抵抗変化素子は、ローカルソース線とローカルビット線との間でセルトランジスタに対して直列に接続される。複数のワード線は、複数の導電膜で構成される。複数の導電膜は、互いに離間して積層される。セルブロックは、柱状構造体で構成される。柱状構造体は、積層方向に複数の導電膜を貫通する。選択トランジスタとローカルビット線の接続において、ローカルビット線の構成材料とは異なる材料からなる導通コンタクトを介し、選択トランジスタとローカルビット線が接続されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態にかかる不揮発性半導体記憶装置の概略構成を示す図。
【図2】第１実施形態にかかるセルアレイの構成を示す回路図。
【図3】第１実施形態にかかるセルアレイの部分概略構成を示す斜視図。
【図4】第１実施形態にかかるセルアレイに周辺回路基板を一体化した場合の全体概略構成を示す断面図。
【図5】第１実施形態にかかるセルブロックの構成を示す斜視図。
【図6】第１実施形態にかかるセルアレイの部分概略構成を示す垂直方向の断面図。
【図7】第１実施形態にかかるセルアレイの部分概略構成を示す水平方向の断面図。
【図8】第１実施形態にかかるセルブロックの構成を示す回路図。
【図9】第１実施形態にかかるセルブロックの動作を示す回路図。
【図10】第２実施形態にかかるセルアレイの部分概略構成を示す垂直方向の断面図。
【図11】第３実施形態にかかるセルアレイの部分概略構成を示す垂直方向の断面図。
【図12】第１実施形態にかかるセルブロックの配置構成を示す平面図。
【図13】第４実施形態にかかるセルブロックの配置構成を示す平面図。
【図14】第５実施形態にかかるセルブロックの配置構成を示す平面図。
【図15】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図16】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図17】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図18】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図19】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図20】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図21】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図22】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図23】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図24】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図25】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図26】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図27】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図28】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図29】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図30】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図31】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図32】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図33】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図34】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図35】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図36】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図37】第１実施形態にかかるセルアレイの製造方法を示す垂直方向の断面図。
【図38】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図39】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図40】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図41】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図42】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図43】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図44】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図45】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図46】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図47】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図48】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図49】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図50】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図51】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図52】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図53】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図54】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図55】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【図56】第１実施形態にかかるセルアレイの製造方法においてＡＡ断面とＢＢ断面を示す垂直方向の断面図。
【図57】第１実施形態にかかるセルアレイの製造方法を示す平面図。
【発明を実施するための形態】
【0007】
以下に添付図面を参照し、実施形態にかかる不揮発性半導体記憶装置について詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
「第１実施形態」
第１実施形態にかかる不揮発性半導体記憶装置について説明する。不揮発性半導体記憶装置は、例えば、複数のメモリセルが３次元方向に配列される不揮発性の半導体メモリである。
「第１実施形態」
第１実施形態にかかる不揮発性半導体記憶装置について説明する。不揮発性半導体記憶装置は、例えば、複数のメモリセルが３次元方向に配列される不揮発性の半導体メモリである。
【0008】
半導体メモリは、大型コンピュータの主記憶から、パーソナルコンピュータ、家電製品、携帯端末等、至る所で利用されている。半導体メモリの種類としては、揮発性のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（ＳｔａｔｉｃＲＡＭ）、不揮発性のＭＲＯＭ（Ｍａｓｋ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ等のフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）等が市場に出まわっている。ＤＲＡＭは揮発性メモリであるにも関らず、その低コスト性（ＳＲＡＭに比べてセル面積が１／４未満）、高速性（フラッシュＥＥＰＲＯＭより速い）の点で優れており、パーソナルコンピュータ市場、携帯端末市場で大きなマーケットを有する。
【0009】
一方、書き換え可能で電源を切ることが可能な不揮発性のフラッシュＥＥＰＲＯＭは、携帯端末や、各種メモリカード、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）等で市場が非常に大きくなりつつある。３次元フラッシュメモリは、コントロールゲート（ワード線）を積層後、メモリホールＭＨを一括で形成してメモリセルとなる膜材等を埋め込むため、コスト削減が可能になり、現在のマーケットの主流になっている。しかし、書き換え回数（Ｗ／Ｅ回数）が１０の４乗から３乗回程度しかなく、書き込む時間がマイクロ秒、ミリ秒程度必要で、しかも高い１２Ｖ～２２Ｖの電圧が必要で、微細化の点、性能の点で改善の余地がある。
【0010】
これに対して、新規メモリとして、強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、相変化メモリ（ＰＣＭ：Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）、抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）等の開発が盛んである。この内、ＭＲＡＭ、ＰＣＭ、ＲｅＲＡＭは、メモリセルの情報記憶素子の抵抗を変化させて抵抗状態を情報として記憶する抵抗変化型メモリである。相変化メモリ（ＰＣＭ）、抵抗変化メモリ（ＲｅＲＡＭ）は抵抗値が２桁から５桁変化し、多値化が可能な点、記憶素子サイズ縮小により、書込み電流、読み出し電流が削減出来、高集積化に向く点等、ＮＯＲ型フラッシュ、ＮＡＮＤ型フラッシュの代替になる可能性がある。また、磁気抵抗メモリ（ＭＲＡＭ）は、この抵抗変化率が相変化メモリ（ＰＣＭ）及び抵抗変化メモリ（ＲｅＲＡＭ）に比べると小さい（例えば、２００％程度である）が、反磁界の問題を解決すれば、ＮＯＲ型フラッシュ、ＮＡＮＤ型フラッシュの代替になる可能性がある。
【0011】
すなわち、３次元フラッシュメモリは、一括穴加工の為コストが低いが、書き込み読み出し性能や疲労回数が劣る可能性がある。一方、性能が高い抵抗変化型メモリ、例えば相変化メモリは、ワード線、ビット線が交互に形成されるため、製造コストが高くなりやすい。
この課題を解決するために、不揮発性半導体記憶装置においては、以下のような構成を採用可能である。
この課題を解決するために、不揮発性半導体記憶装置においては、以下のような構成を採用可能である。
【0012】
具体的には、本実施形態に係る不揮発性半導体記憶装置１は、図１に示すように構成され得る。図１は、不揮発性半導体記憶装置１の概略構成を示す図である。不揮発性半導体記憶装置１は、通信媒体２を介して、ホスト３と接続可能である。不揮発性半導体記憶装置１は、例えば、抵抗変化型メモリである。通信媒体２は、例えば、同期式並列通信線である。ホスト３は、例えば、コントローラ又はＣＰＵである。不揮発性半導体記憶装置１、通信媒体２、ホスト３を含む構成は、メモリシステム４として構成され得る。メモリシステムは、ＳＤカード等のメモリカードでもよいし、ＳＳＤ等のストレージシステムでもよいし、ｅＭＭＣデバイスでもよい。ホスト３は、コントローラでもよいし、ＣＰＵでもよい。
【0013】
不揮発性半導体記憶装置１は、セルアレイ５、ロウデコーダ６、センスアンプ７、周辺回路８、及びインターフェース部（Ｉ／Ｆ部）１３を有する。周辺回路８は、ドライバ９、シーケンサ１０、アドレスレジスタ１１、コマンドレジスタ１２を含む。セルアレイ５は、複数のメモリセルが配列される。複数のメモリセルは、複数のワード線と複数のビット線とを用いてアクセス可能である。複数のワード線は、それぞれがロウアドレスに対応付けられる。複数のビット線は、それぞれがカラムアドレスに対応付けられる。コマンドレジスタ１２は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるコマンドを保持する。アドレスレジスタ１１は、Ｉ／Ｆ部１３を介してホスト３から受けるホスト要求に含まれるアドレスを保持する。
【0014】
シーケンサ１０は、コマンドレジスタ１２に保持されるコマンドを実行し、セルアレイ５に対するデータのライト動作又はリード動作を制御する。シーケンサ１０による制御に応じて、ロウデコーダ６は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたロウアドレスに対応するワード線を選択可能である。シーケンサ１０による制御に応じて、ドライバ９は、ワード線を選択するための電圧を生成してロウデコーダ６へ供給する。シーケンサ１０による制御に応じて、センスアンプ７は、アドレスレジスタ１１に保持されるアドレスをデコードし、デコードされたカラムアドレスに対応するビット線を選択可能である。
【0015】
セルアレイ５において複数のメモリセルを３次元的に配列することを考える場合、抵抗変化型メモリ、例えば相変化メモリ（ＰＣＭ）に適用出来る構成として、鎖接続型メモリがあげられる。鎖接続型メモリでは、複数のメモリセルが鎖状に直列接続されてストリングとして構成される。各メモリセルは、抵抗変化素子とセルトランジスタとの並列接続で構成される。選択メモリセルでセルトランジスタがオフされ、非選択メモリセルでセルトランジスタがオンされることで、選択メモリセルの抵抗変化素子に選択的に電圧を印加可能である。この構造は、３次元のフラッシュメモリに類似した構造で実現出来る。
【0016】
例えば、メモリホール内側面にゲート酸化膜、半導体膜、抵抗変化膜、コア絶縁膜を順に堆積して形成可能であるが、その製造時に半導体膜を多結晶半導体で堆積し、その動作時に円筒状の半導体膜に対して軸方向にセル電流が流れることになる。すなわち、鎖接続型メモリでは、ストリングにおける複数のセルトランジスタのチャネル領域が直列接続されることに対応し、抵抗変化素子（抵抗変化膜）へのアクセス動作時に半導体膜を通る電流経路が長くなる。このため、半導体膜における粒界等の影響によりセル電流量が抵抗変化素子のリード・ライトに要求される電流量に対して不足する可能性がある。
【0017】
よって、この対策として、鎖接続型メモリに代えて梯子接続型メモリを採用する。梯子接続型メモリでは、図２に示すような複数のセルブロックＣＢ０～ＣＢ１１が２次元的に配列されてセルアレイ５が構成される。図２は、セルアレイ５の構成を示す回路図である。セルブロックＣＢは、複数のメモリセルＭＣがローカルビット線ＬＢＬ及びローカルソース線ＬＳＬ間で梯子状に並列接続されて構成される。各メモリセルＭＣは、抵抗変化素子ＲＥとセルトランジスタＭＴとの直列接続で構成される。ローカルビット線ＬＢＬは、選択トランジスタＳＧを介してビット線ＢＬに接続される。ローカルソース線ＬＳＬは、ソース線ＳＬに接続される。
【0018】
抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時には、選択セルブロックＣＢの選択トランジスタＳＧをオン状態とし、非選択セルブロックＣＢの選択トランジスタＳＧをオフのままにする。選択セルブロックＣＢでは、選択メモリセルＭＣのセルトランジスタＭＴをオン状態とし、非選択メモリセルＭＣのセルトランジスタＭＴをオフのままにする。ビット線ＢＬとソース線ＳＬとに電圧を印可すると、ビット線ＢＬ→ローカルビット線ＬＢＬ→選択メモリセルＭＣの抵抗変化素子ＲＥ→選択メモリセルＭＣのセルトランジスタＭＴ→ローカルソース線ＬＳＬ→ソース線ＳＬの経路でセル電流が流され得る。
【0019】
すなわち、梯子接続型メモリでは、セルブロックＣＢにおける複数のセルトランジスタＭＴのチャネル領域が並列接続されることに対応し、抵抗変化素子（抵抗変化膜）ＲＥへのアクセス動作時に半導体膜を通る電流経路を短くできる。このため、半導体膜内の粒界等の影響で電流が低下しても、セル電流量を抵抗変化素子ＲＥのライト動作（Ｓｅｔ・Ｒｅｓｅｔ動作）及びリード動作（Ｓｅｔ・Ｒｅｓｅｔ状態の検知）が可能な程度に確保することができる。
【0020】
図２に示す回路は、図３に示す構成で実現され得る。図３は、セルアレイ５の一部構成を示す斜視図である。図３では、ビット線ＢＬの延在方向をＹ方向とし、メモリセルＭＣの積層方向をＺ方向とし、Ｙ方向及びＺ方向に垂直な方向をＸ方向と規定する。セルアレイ５は、図３に示すように基板２１の＋Ｚ側においてＸＹ方向に伸びる板状の導電膜からなるソース線ＳＬを有する。ソース線ＳＬの＋Ｚ側にＸＹ方向に伸びる絶縁膜からなる絶縁膜２２２が積層されている。絶縁膜２２２の＋Ｚ側において、柱状のセルブロックＣＢがＸＹ方向に２次元的に配列されるとともに、積層体２２が柱状のセルブロックＣＢでＺ方向に貫通されて３次元的なメモリセルＭＣの配列として構成される。
【0021】
基板２１の＋Ｚ側には、積層体２２を含む複数の積層体が配され得る。複数の積層体は、分離部ＳＴを間にして互いにＹ方向にずれた位置に配され得る。分離部ＳＴは、少なくとも積層体２２に接する面が絶縁物質で形成され、積層体２２を他の積層体から電気的に分離している。分離部ＳＴは、ＸＺ方向に沿って延びた略フィン形状を有する。
分離部ＳＴは、ＸＺ方向に平板状の２つの絶縁部ＤＬと、２つの絶縁部ＤＬに挟まれたＸＺ方向に平板状の電極部ＳＬ’とを有する。この電極部ＳＬ’は、ＸＹ方向に平板状のソース線ＳＬへ接続されている。
分離部ＳＴは、ＸＺ方向に平板状の２つの絶縁部ＤＬと、２つの絶縁部ＤＬに挟まれたＸＺ方向に平板状の電極部ＳＬ’とを有する。この電極部ＳＬ’は、ＸＹ方向に平板状のソース線ＳＬへ接続されている。
【0022】
積層体２２では、ワード線ＷＬと絶縁膜２２２とが交互に繰り返しＺ方向に積層されている。ワード線ＷＬは、ＸＹ方向に延びる板状の導電膜で構成される。以下では、ワード線ＷＬを導電膜ＷＬと呼ぶことがある。積層体２２では、複数の導電膜（ワード線）ＷＬ０～ＷＬ６３がＺ方向に互いに離間して配置されている。各導電膜ＷＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。各絶縁膜２２２は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0023】
積層体２２の最上の絶縁膜２２２には、セルブロック選択線ＳＧＬが＋Ｚ方向に積層されている。セルブロック選択線ＳＧＬは、ＸＹ方向に延びる板状の導電膜で構成される。以下の説明では、セルブロック選択線ＳＧＬを導電膜ＳＧＬと呼ぶことがある。導電膜ＳＧＬは、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。導電膜ＳＧＬは、分断膜ＳＨＥによりＹ方向に分断されている。分断膜ＳＨＥは、導電膜ＷＬの上方（＋Ｚ側）に設けられ、ＸＺ方向に延在し、積層体２２の最上の層間絶縁膜２３に達している。分断膜ＳＨＥは、絶縁物（例えば、シリコン酸化物）で形成され得る。これにより、各セルブロック選択線ＳＧＬは、互いに電気的に絶縁される。
【0024】
各セルブロックＣＢは、Ｚ方向に延び、積層体２２をＺ方向に貫通する。セルブロックＣＢは、複数の導電膜ＷＬ０～ＷＬ６３をＺ方向に貫通する柱状構造体で構成される。複数のセルブロックＣＢ０～ＣＢ（ｎ－１）は、ＸＹ方向に２次元的に配列され得る。各セルブロックＣＢは、Ｚ方向に延び半導体チャネルとして機能する半導体膜ＣＨを含む。半導体膜ＣＨは、積層体２２をＺ方向に貫通し、半導体チャネルとして機能する。半導体膜ＣＨと導電膜ＷＬとが交差する位置にはメモリセルＭＣが構成され、半導体膜ＣＨと導電膜ＳＧＬとが交差する位置にはセルブロック選択トランジスタＳＧが構成される。
【0025】
導電膜ＳＧＬの＋Ｚ側には、層間絶縁膜２３が配されている。層間絶縁膜２３は、絶縁物（例えば、シリコン酸化物）を主成分とする材料で形成され得る。
【0026】
層間絶縁膜２３の＋Ｚ側には、複数のビット線ＢＬが配されている。複数のビット線ＢＬは、Ｘ方向に所定の間隔をあけて配列されている。ビット線ＢＬは、それぞれ、Ｙ方向に延びたライン状の導電膜で構成される。ビット線ＢＬは、それぞれ、導電物（例えば、タングステン、銅、アルミニウムなどの金属）を主成分とする材料で形成され得る。
【0027】
ビット線ＢＬと半導体膜ＣＨとの間には、コンタクトプラグＣＰ１が配されていてもよい。この場合、コンタクトプラグＣＰ１は、上端でビット線ＢＬに接触し、下端で半導体膜ＣＨに接触し、ビット線ＢＬ及び半導体膜ＣＨを電気的に接続することができる。コンタクトプラグＣＰ１は、導電物（例えば、タングステンなどの金属）を主成分とする材料で形成され得る。
【0028】
Ｘ方向に隣接する２つのセルブロックＣＢのセットは、１つおきに対を成す。例えば、図２に示すように、セルブロックＣＢ０とセルブロックＣＢ３とは対を成し、セルブロックＣＢ３とセルブロックＣＢ６とは対を成さず、セルブロックＣＢ６とセルブロックＣＢ９とは対を成す。
【0029】
Ｘ方向に隣接する２つのセルブロックＣＢのセットは、例えば、図５～図７に示すように構成される。図５は、セルブロックＣＢの構成を示す斜視図であり、２つのセルブロックＣＢ０、ＣＢ３のセットの構成を例示する。図６は、セルブロックＣＢの構成を示す垂直方向の断面図であり、セルブロックＣＢの中心軸を通るＸＺ断面を示す。図６では、簡略化のため、ワード線ＷＬ－ワード線ＷＬ間などに存在する絶縁膜の図示を省略している。図７は、セルブロックＣＢの構成を示す平面方向の断面図である。図７（ａ）は、図６をＡ－Ａ’線で切ったＸＹ断面を示し、図７（ｂ）は、図６をＢ－Ｂ’線で切ったＸＹ断面を示し、図７（ｃ）は、図６をＣ－Ｃ’線で切ったＸＹ断面を示す。
【0030】
セットにおけるセルブロックＣＢ０とセルブロックＣＢ３とは、それぞれ、図５～図７に示すように、柱状構造体で構成される。柱状構造体は、Ｘ方向を長手方向とするＸＹ平面形状を有するとともにそのＸＹ断面形状で柱状にＺ方向に延びた３次元形状を有する。セルブロックＣＢ０の柱状構造体とセルブロックＣＢ３の柱状構造体とはＸ方向に結合され、セルブロックＣＢ０とセルブロックＣＢ３とのセットは、略楕円柱形状を有する。
【0031】
各セルブロックの柱状構造体は、ゲート絶縁膜ＧＤ、半導体膜ＣＨ、ローカルビット線柱ＬＢＬ、ローカルソース線柱ＬＳＬ、抵抗変化膜ＲＥ、導通コンタクトＣＤＰを有する。
【0032】
ローカルソース線柱ＬＳＬは、セルブロックＣＢ０とセルブロックＣＢ３とのセットで共有されるが、柱状構造体における他の構成は、セルブロックＣＢ０とセルブロックＣＢ３にそれぞれ設けられている。
【0033】
ゲート絶縁膜ＧＤは、Ｚ方向に延びて導電膜ＷＬ０～ＷＬ６３を貫通する。ゲート絶縁膜ＧＤは、略楕円筒形状を有する。半導体膜ＣＨは、ゲート絶縁膜ＧＤの内側でＺ方向に延びて複数の導電膜ＷＬ０～ＷＬ６３を貫通する。半導体膜ＣＨは、略半楕円筒形状を有し、その外側面がゲート絶縁膜ＧＤの内側面に接している。
抵抗変化膜ＲＥは、半導体膜ＣＨに接触する部分とローカルビット線柱ＬＢＬに接触する部分とを含む。
抵抗変化膜ＲＥは、半導体膜ＣＨに接触する部分とローカルビット線柱ＬＢＬに接触する部分とを含む。
【0034】
ローカルビット線柱ＬＢＬは、半導体膜ＣＨの内側でＺ方向に延びて導電膜ＷＬ０～ＷＬ６３を貫通する。ローカルビット線柱ＬＢＬは、略半円柱形状を有する。
ローカルソース線柱ＬＳＬは、半導体膜ＣＨの内側でＺ方向に延びて導電膜ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬは、略角柱形状を有する。各セルブロックＣＢにおいて、ローカルソース線柱ＬＳＬの－Ｚ側の端部がコンタクトプラグＣＰ３を介してソース線ＳＬに接続されている。
ローカルソース線柱ＬＳＬは、半導体膜ＣＨの内側でＺ方向に延びて導電膜ＷＬ０～ＷＬ６３を貫通する。ローカルソース線柱ＬＳＬは、略角柱形状を有する。各セルブロックＣＢにおいて、ローカルソース線柱ＬＳＬの－Ｚ側の端部がコンタクトプラグＣＰ３を介してソース線ＳＬに接続されている。
【0035】
抵抗変化膜ＲＥは、半導体膜ＣＨの内側で且つローカルビット線柱ＬＢＬの外側で導電膜ＷＬ０～ＷＬ６３を貫通する。抵抗変化膜ＲＥは、半導体膜ＣＨに隣接する部分とローカルビット線柱ＬＢＬに隣接する部分とを含む。すなわち、抵抗変化膜ＲＥは、略半円筒形状を有し、その外側面が半導体膜ＣＨの内側面に隣接し、その内側面がローカルビット線柱ＬＢＬの外側面に隣接している。
【0036】
各セルブロックＣＢにおいて、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥのそれぞれの＋Ｚ側端は、コンタクトプラグＣＰ１に一番近いワード線ＷＬ０より若干＋Ｚ側に配置されている。これらの＋Ｚ側端とセルブロック選択線ＳＧＬとの間に位置するように導通コンタクトＣＤＣが形成されている。導通コンタクトＣＤＣの平面視形状は、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥを合わせた部分の平面視形状と同等である。導通コンタクトＣＤＣの周面は半導体膜ＣＨの内周面に接している。導通コンタクトＣＤＣの－Ｚ側の面は、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥの＋Ｚ側端に接している。
【0037】
導通コンタクトＣＤＣは、半導体膜ＣＨを構成する材料と異なる、ＴｉＮ、ＴａＮなどの金属を含む導電材料からなる。あるいは導通コンタクトＣＤＣは、金属シリサイドからなる導電材料から構成されていても良い。金属シリサイドは一例として、Ｓｉ層を形成後にＮｉやＣｏなどの金属イオンを注入してＳｉ層をシリサイド化することができる。
導通コンタクトＣＤＣは、金属を含む良導電性の材料からなる。このため、選択トランジスタＳＧがオン状態となった場合に、半導体膜ＣＨとローカルビット線柱ＬＢＬとの良好なコンタクト性を導通コンタクトＣＤＣが確保する。
導通コンタクトＣＤＣは、金属を含む良導電性の材料からなる。このため、選択トランジスタＳＧがオン状態となった場合に、半導体膜ＣＨとローカルビット線柱ＬＢＬとの良好なコンタクト性を導通コンタクトＣＤＣが確保する。
【0038】
図４は、以上説明したセルアレイ５を周辺回路基板と一体化した構成の一例を示す。
周辺回路基板３０は、基板２１の上側（＋Ｚ側）に複数の駆動用トランジスタ３１を備えている。各駆動用トランジスタ３１は、基板２１上にゲート絶縁膜を介して設けられたゲート電極と、基板２１内に設けられたソース拡散層（不図示）およびドレイン拡散層（不図示）を備えている。周辺回路基板３０は、これらの駆動用トランジスタ３１のゲート電極、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３を有する。さらに、コンタクトプラグ３３の＋Ｚ側に設けられ、複数の配線を含む第１配線層３４と、第１配線層３４の＋Ｚ側に設けられ、コンタクトプラグ３５を含む第２配線層３６と、第２配線層３６の＋Ｚ側に設けられた第３配線層３７を有している。基板２１と配線層３４の間に絶縁膜が設けられているが図４では絶縁膜の記載を略し、配線層３４、３６、３７の記載も略記している。
第３配線層３７の＋Ｚ側に設けられた絶縁膜３８上に、先に説明したソース線ＳＬが形成され、ソース線ＳＬの＋Ｚ側に先に図３等を基に説明した積層体２２が形成され、積層体２２を貫通するように先に説明したセルブロックＣＢが設けられている。
周辺回路基板３０は、基板２１の上側（＋Ｚ側）に複数の駆動用トランジスタ３１を備えている。各駆動用トランジスタ３１は、基板２１上にゲート絶縁膜を介して設けられたゲート電極と、基板２１内に設けられたソース拡散層（不図示）およびドレイン拡散層（不図示）を備えている。周辺回路基板３０は、これらの駆動用トランジスタ３１のゲート電極、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３３を有する。さらに、コンタクトプラグ３３の＋Ｚ側に設けられ、複数の配線を含む第１配線層３４と、第１配線層３４の＋Ｚ側に設けられ、コンタクトプラグ３５を含む第２配線層３６と、第２配線層３６の＋Ｚ側に設けられた第３配線層３７を有している。基板２１と配線層３４の間に絶縁膜が設けられているが図４では絶縁膜の記載を略し、配線層３４、３６、３７の記載も略記している。
第３配線層３７の＋Ｚ側に設けられた絶縁膜３８上に、先に説明したソース線ＳＬが形成され、ソース線ＳＬの＋Ｚ側に先に図３等を基に説明した積層体２２が形成され、積層体２２を貫通するように先に説明したセルブロックＣＢが設けられている。
【0039】
図４に示す構成において、セルブロックＣＢが形成された領域の－Ｙ側の領域には、ワード線ＷＬの端縁部分を階段状に形成した階段部４０が形成されている。
階段部４０とソース線ＳＬの＋Ｚ側の領域と、階段部４０とソース線ＳＬの－Ｙ側の領域にそれぞれ絶縁膜が形成されているが、図４では絶縁膜の記載は略している。
階段部４０とソース線ＳＬの＋Ｚ側の領域と、階段部４０とソース線ＳＬの－Ｙ側の領域にそれぞれ絶縁膜が形成されているが、図４では絶縁膜の記載は略している。
【0040】
階段部４０には、それぞれのワード線ＷＬに接続するためのビアプラグ４１が図示略の絶縁膜をＺ方向に貫通するように接続されている。ソース線ＳＬの－Ｙ側の領域において第２配線層３７の＋Ｚ側には、図示略の絶縁膜を貫通するように金属プラグ４２が形成されている。金属プラグ４２は絶縁膜の＋Ｚ側に形成された第４配線層４３、ビアプラグ４５、第５配線層４６、コンタクトプラグ４７を介しビット線ＢＬに接続されている。
図４に示すように周辺回路基板３０の＋Ｚ側にセルアレイ５を積層した構成により高集積化した不揮発性半導体記憶装置１を提供できる。
図４に示すように周辺回路基板３０の＋Ｚ側にセルアレイ５を積層した構成により高集積化した不揮発性半導体記憶装置１を提供できる。
【0041】
先に説明したセルブロックＣＢを製造する場合のプロセスの概要について以下に説明する。なお、以下の説明では、プロセスの概要に関し、文章を主体として簡略的に説明し、プロセスの詳細については後に図面を参照しつつ説明する。
半導体基板２１（図３参照）の＋Ｚ側にソース線ＳＬを形成後、絶縁膜２２２と犠牲膜とを交互に複数回積層し、積層体２２を形成する。絶縁膜２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲膜は、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体２２をＺ方向に貫通する複数のメモリホールＭＨを形成し、各メモリホールＭＨに２個のセルブロックＣＢのセットを埋め込む。各メモリホールＭＨはソース線ＳＬに到達するように形成する。その後、犠牲膜を除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストの不揮発性半導体記憶装置を実現できる。
半導体基板２１（図３参照）の＋Ｚ側にソース線ＳＬを形成後、絶縁膜２２２と犠牲膜とを交互に複数回積層し、積層体２２を形成する。絶縁膜２２２は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲膜は、例えばシリコン窒化物を主成分とする材料で形成される。セルブロックＣＢを形成するため、それぞれが積層体２２をＺ方向に貫通する複数のメモリホールＭＨを形成し、各メモリホールＭＨに２個のセルブロックＣＢのセットを埋め込む。各メモリホールＭＨはソース線ＳＬに到達するように形成する。その後、犠牲膜を除去し、それによって形成された空隙に導電膜ＷＬを埋め込む事により、非常に低コストの不揮発性半導体記憶装置を実現できる。
【0042】
２個のセルブロックＣＢのセットの埋め込みとしては、図５、図６及び図７（ａ）～図７（ｃ）に示す様に、ＸＹ平面視横長の楕円形状のメモリホールＭＨの側壁内周に、ゲート絶縁膜ＧＤを堆積し、その内側に半導体膜ＣＨを堆積し、その後、内部を絶縁膜ＤＦで埋めた後、リソグラフィを用いて、図中の中央、左右の３つのサブホールＳＨを形成する。図７（ｃ）の中央のサブホールＳＨには、内部にタングステン等を用いて低抵抗のローカルソース線柱ＬＳＬを埋める。
【0043】
セルブロック選択線ＳＧＬのＺ位置、セルブロック選択線ＳＧＬ及び導電膜ＷＬの間のＺ位置では、図７（ａ）、図７（ｂ）に示すように、ローカルビット線ＬＢＬは半導体膜ＣＨに接しない。導電膜ＷＬに対応したＺ位置では、図７（ｃ）に示すように、ローカルビット線柱ＬＢＬは半導体膜ＣＨに隣接する構造とする。
【0044】
図７（ｃ）に示す左右のサブホールＳＨでは、半導体膜ＣＨの内側に半導体膜ＣＨに接するように抵抗変化膜ＲＥを堆積するが、セルブロック選択線ＳＧＬのＺ位置、セルブロック選択線ＳＧＬ及び導電膜ＷＬの間のＺ位置では、図７（ａ）、図７（ｂ）に示すように、抵抗変化膜ＲＥを除去する。半導体膜ＣＨに対してもＸ方向中央付近で且つ導電膜ＷＬ直上のＺ位置までの部分を除去する。その更に内側にはタングステン等の低抵抗のローカルビット線柱ＬＢＬを埋めるが、セルブロック選択線ＳＧＬのＺ位置では、図７（ａ）に示すように、ローカルビット線柱ＬＢＬを除去する。
【0045】
これにより、セルブロック選択線ＳＧＬのＺ位置では、セルブロック選択線ＳＧＬで制御可能であるセルブロックの選択トランジスタＳＧを形成することができ、ビット線ＢＬ０，ＢＬ１とローカルビット線ＬＢＬ０，ＬＢＬ１の接続スイッチを形成できる。
また、セルブロック選択線ＳＧＬ及び導電膜ＷＬの間のＺ位置では、ローカルビット線ＬＢＬは半導体膜ＣＨに電気的に接続されるので、選択トランジスタＳＧがオン状態では、ビット線ＢＬ０，ＢＬ１に電気的に接続される。
また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ及び半導体膜ＣＨ経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。例えば、抵抗変化膜ＲＥをカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料で形成すれば、メモリセルＭＣをＰＣＭメモリセルとして構成できる。
また、セルブロック選択線ＳＧＬ及び導電膜ＷＬの間のＺ位置では、ローカルビット線ＬＢＬは半導体膜ＣＨに電気的に接続されるので、選択トランジスタＳＧがオン状態では、ビット線ＢＬ０，ＢＬ１に電気的に接続される。
また、導電膜ＷＬに対応したＺ位置では、ローカルビット線柱ＬＢＬが抵抗変化膜ＲＥ及び半導体膜ＣＨ経由でローカルソース線柱ＬＳＬに接続されるので、メモリセルＭＣが形成され得る。例えば、抵抗変化膜ＲＥをカルコゲナイド系の材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料で形成すれば、メモリセルＭＣをＰＣＭメモリセルとして構成できる。
【0046】
【0047】
図８の等価回路図に示すように、メモリセルＭＣは、ワード線ＷＬｉ（ｉ＝０～６３）に接続されるセルトランジスタＭＴと２端子型の抵抗変化素子ＲＥとの直列接続で構成される。ワード線ＷＬ０～ＷＬ６３に各々接続される複数のメモリセルＭＣ０～ＭＣ６３は、並列接続で、一方を共通のローカルビット線（ローカルビット線ＬＢＬ０，ＬＢＬ１）、他方を共通のローカルソース線ＬＳＬに接続される。ローカルビット線ＬＢＬは、セルブロック選択トランジスタＳＧ０，ＳＧ１を介してビット線ＢＬ０，ＢＬ１に接続される。
【0048】
この構成により、セルブロック選択トランジスタＳＧ０，ＳＧ３をオン状態としてセルブロックＣＢ０，ＣＢ３を選択し、選択セルブロックＣＢ０，ＣＢ３の内の選択ワード線ＷＬにつながるセルトランジスタＭＴをオン状態とすることにより、選択メモリセルＭＣの抵抗変化素子ＲＥに選択的に電圧印可、電流印可が可能になり、ランダムリード、ランダムライトが可能になる。
更に、ビット線ＢＬ、ソース線ＳＬ間の電流経路における直列トランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を供給できる。
更に、ビット線ＢＬ、ソース線ＳＬ間の電流経路における直列トランジスタ数は僅か、２個に抑えることが出来、トランジスタのＯＮ抵抗が高くても十分に抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ動作が可能な電流を供給できる。
【0049】
この例では、ローカルソース線ＬＳＬを共通とした、左右２つのセルブロックＣＢ０，ＣＢ３の等価回路を示している。共通のワード線ＷＬ１、セルブロック制御線ＳＧＬを使っており、２つのセルブロックＣＢ０，ＣＢ３の２つのセルブロックＣＢ０，ＣＢ３のメモリセルＭＣ１を同時にリード／ライトしても良い。
【0050】
あるいは、図９に示す様に、図中右側のセルブロックＣＢ３に対応するビット線ＢＬ１の電位をソース線ＳＬ電位と均等な固定電位にして、選択ワード線ＷＬ１に電圧を印加する。これにより、セルブロックＣＢ３は、選択ワード線ＷＬ１に対応したメモリセルＭＣ１に電圧が印可されず、非アクセスとされ得る。図中左側のセルブロックＣＢ０に対応した（ビット線ＢＬ０の電位）＞（ソース線ＳＬの電位）とする。これにより、セルブロックＣＢ０は、選択ワード線ＷＬ１に対応したメモリセルＭＣ１に選択的にセル電流が流れてリード／ライトされ得る。
【0051】
この場合、電流パスとしては、図６、図７（ｃ）及び図９に示すように、選択セルブロックＣＢ０のローカルビット線柱ＬＢＬから選択メモリセルＭＣ１の半導体膜ＣＨを介して中央のローカルソース線柱ＬＳＬに向かって電流が流れるパスになる。図９は、セルブロックＣＢの動作を示す回路図であり、選択ワード線がＷＬ１である場合の電流パスを一点鎖線で示している。この時、抵抗変化膜ＲＥの抵抗状態（Ｓｅｔ，Ｒｅｓｅｔ状態）に応じて電流量が変わるため、リード動作が可能になる。
【0052】
積層したワード線ＷＬの開口部に配されるセルトランジスタＭＴは通常ポリシリコンチャンネルで移動度がバルクトランジスタに比べて非常に低いが、アクセス時のセルブロックＣＢの直列トランジスタ（図９の場合、セルブロック選択トランジスタＳＧと１つのセルトランジスタＭＴ）の数が２個と少ないため、十分大きなセル電流が流され得る。この為、抵抗変化素子ＲＥのＳｅｔ／Ｒｅｓｅｔ駆動動作が容易になる。ローカルビット線柱ＬＢＬやローカルソース線柱ＬＳＬを低抵抗のタングステン等で形成すると、ワード線ＷＬの積層数を増やしても抵抗変化素子ＲＥのリード、ライト動作時のセル電流が殆ど減らないため、低コストのメモリを実現出来る。
【0053】
なお、第１実施形態において、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間および抵抗変化膜ＲＥと半導体膜ＣＨの間に熱バリア膜を設けても良い。
熱バリア膜は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。
この熱バリア膜は、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜からの熱の漏れを抑制できる。
熱バリア膜は、熱抵抗の高い導電物質で形成され、例えばＴｉＮ、ＴａＮ、ＴｉＯｘ，Ｃ，ＣＮ等の導電物質で形成される。
この熱バリア膜は、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間で電流を通しながら抵抗変化膜ＲＥからの熱の漏れを抑制できる。熱バリア膜は、抵抗変化膜ＲＥと半導体膜ＣＨとの間で電流を通しながら抵抗変化膜からの熱の漏れを抑制できる。
【0054】
例えば、抵抗変化膜ＲＥが相変化材料、磁性材料、金属酸化物材料のいずれで形成される場合も、昇温で動作、或いは高温でスイッチングし易くして動作するので、熱抵抗の高い熱バリア膜で挟むことで、発熱による熱の逃げを抑え、より低電流で昇温させることが出来る。
中央のローカルソース線柱ＬＳＬの回りにも熱バリア膜を挿入すれば、抵抗変化膜ＲＥの熱エネルギーが半導体膜ＣＨを介してローカルソース線柱ＬＳＬに逃げるのも防ぐことが出来る。それとともに、熱バリア膜により、抵抗変化膜ＲＥと他の膜との電気的な接触抵抗を下げることが可能となる。
また、熱バリア膜によれば、抵抗変化膜ＲＥへ、或いは抵抗変化膜ＲＥからの各種原子の拡散防止が可能になり、データの保持信頼性の劣化を抑制できる。
中央のローカルソース線柱ＬＳＬの回りにも熱バリア膜を挿入すれば、抵抗変化膜ＲＥの熱エネルギーが半導体膜ＣＨを介してローカルソース線柱ＬＳＬに逃げるのも防ぐことが出来る。それとともに、熱バリア膜により、抵抗変化膜ＲＥと他の膜との電気的な接触抵抗を下げることが可能となる。
また、熱バリア膜によれば、抵抗変化膜ＲＥへ、或いは抵抗変化膜ＲＥからの各種原子の拡散防止が可能になり、データの保持信頼性の劣化を抑制できる。
【0055】
以上のように、抵抗変化膜ＲＥとローカルビット線柱ＬＢＬとの間に熱バリア膜を介在し、抵抗変化膜ＲＥと半導体膜ＣＨとの間に熱バリア膜を介在させることができる。これらにより、選択メモリセルＭＣの抵抗変化素子ＲＥをＳｅｔ／Ｒｅｓｅｔ動作が可能な温度まで昇温するためのセル電流の大きさを低減でき、不揮発性半導体記憶装置１の消費電力を低減できる。
【0056】
なお、熱バリア膜の材料として界面の電気抵抗が比較的高い材料を採用し、界面抵抗での発熱を昇温に用いる熱アシスト機能を持たせてもよい。あるいは、熱バリアの材料として抵抗変化膜ＲＥに対する熱的な接触抵抗が高い材料を選択し、熱バリア膜及び抵抗変化膜ＲＥの界面を初期高抵抗の状態にしてもよい。これにより、導電膜ＷＬ間の電流パス分離を実現できる。このように、熱バリア膜は、多数の用途に適用可能である。
【0057】
「第２実施形態」
次に、第２実施形態にかかる不揮発性半導体記憶装置について図１０を基に説明する。以下では、第１実施形態と異なる部分を中心に説明する。
第１実施形態では、図６に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣを設けた。第２実施形態においても、図１０に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣ２を設ける構成は同等である。第２実施形態にかかる導通コンタクトＣＤＣ２は、図６に示す導通コンタクトＣＤＣと形状が異なる。
次に、第２実施形態にかかる不揮発性半導体記憶装置について図１０を基に説明する。以下では、第１実施形態と異なる部分を中心に説明する。
第１実施形態では、図６に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣを設けた。第２実施形態においても、図１０に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣ２を設ける構成は同等である。第２実施形態にかかる導通コンタクトＣＤＣ２は、図６に示す導通コンタクトＣＤＣと形状が異なる。
【0058】
導通コンタクトＣＤＣ２は、ローカルビット線柱ＬＢＬの＋Ｚ側の端に接する基部５０とこの基部５０の周縁から＋Ｚ側に筒型に伸びる延出部５１を有する。基部５０は、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥのそれぞれの＋Ｚ側端に接触している。
導通コンタクトＣＤＣ２を構成する材料は、導通コンタクトＣＤＣを構成する材料と同等の材料からなる。例えば、導通コンタクトＣＤＣ２は、ＴｉＮ、ＴａＮなどの金属を含む導電膜から、あるいは、金属シリサイドなどの導電膜から形成されている。
導通コンタクトＣＤＣ２を構成する材料は、導通コンタクトＣＤＣを構成する材料と同等の材料からなる。例えば、導通コンタクトＣＤＣ２は、ＴｉＮ、ＴａＮなどの金属を含む導電膜から、あるいは、金属シリサイドなどの導電膜から形成されている。
【0059】
基部５０と延出部５１は同じ膜厚の導電膜からなり、延出部５１は、半導体膜ＣＨの内側面に接するように形成されている。図１０に示す垂直方向の断面において導通コンタクトＣＤＣ２は、Ｕ字型に形成されている。換言すると、導通コンタクトＣＤＣ２は、ローカルビット線柱ＬＢＬの線幅（図１０のＸ方向に沿う幅）より小さな膜厚を有し、金属を含む導電膜により形成されている。
その他の構成は第１実施形態と同等であり、導通コンタクトＣＤＣ２を備えたセルブロックＣＢがセルアレイ５に設けられて不揮発性半導体記憶装置が構成されている。
その他の構成は第１実施形態と同等であり、導通コンタクトＣＤＣ２を備えたセルブロックＣＢがセルアレイ５に設けられて不揮発性半導体記憶装置が構成されている。
【0060】
ローカルビット線柱ＬＢＬの＋Ｚ側の端より上方に成膜によって導電膜を堆積する場合、図７（ｂ）に示すように半導体膜ＣＨの内側全部を埋めるように成膜すると導通コンタクトＣＤＣの全体を成膜する場合に成膜時間を長く要する。
図１０に示すように基部５０と延出部５１からなり、ローカルビット線柱ＬＢＬの線幅より小さな膜厚の導通コンタクトＣＤＣ２であれば、成膜時間を短縮でき、製造時間の短縮に寄与する。
図１０に示すように基部５０と延出部５１からなり、ローカルビット線柱ＬＢＬの線幅より小さな膜厚の導通コンタクトＣＤＣ２であれば、成膜時間を短縮でき、製造時間の短縮に寄与する。
【0061】
導通コンタクトＣＤＣ２は、基部５０においてローカルビット線柱ＬＢＬに接し、延出部５１において広い面積で半導体膜ＣＨに接しているので、選択トランジスタＳＧがオン状態となった場合にビット線ＢＬからローカルビット線ＬＢＬへの導通部分において接触抵抗を減少させ、良好な導通状態を得ることができる。
その他の作用効果については第１実施形態の不揮発性半導体記憶装置と同等である。
その他の作用効果については第１実施形態の不揮発性半導体記憶装置と同等である。
【0062】
「第３実施形態」
次に、第３実施形態にかかる不揮発性半導体記憶装置について図１１を基に説明する。以下では、第１実施形態と異なる部分を中心に説明する。
第１実施形態では、図６に示したように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣを設けた。第３実施形態においても、図１１に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣ３を設ける構成は同等である。導通コンタクトＣＤＣ３は、図６に示した導通コンタクトＣＤＣと形状が異なり、形成されている位置が異なる。
次に、第３実施形態にかかる不揮発性半導体記憶装置について図１１を基に説明する。以下では、第１実施形態と異なる部分を中心に説明する。
第１実施形態では、図６に示したように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣを設けた。第３実施形態においても、図１１に示すように各セルブロックＣＢのローカルビット線柱ＬＢＬの＋Ｚ側端に接するように、導通コンタクトＣＤＣ３を設ける構成は同等である。導通コンタクトＣＤＣ３は、図６に示した導通コンタクトＣＤＣと形状が異なり、形成されている位置が異なる。
【0063】
導通コンタクトＣＤＣ３は、ローカルビット線柱ＬＢＬの＋Ｚ側の端に接する基部５０とこの基部５０の周縁から＋Ｚ側に筒型に伸びる延出部５１を有する。この基部５０は、詳細には、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥのそれぞれの＋Ｚ側端に接触している。
導通コンタクトＣＤＣ３を構成する材料は、導通コンタクトＣＤＣを構成する材料と同等の材料からなる。例えば、導通コンタクトＣＤＣ３は、ＴｉＮ、ＴａＮなどの金属を含む導電膜から、あるいは、金属シリサイドなどの導電膜から形成されている。
導通コンタクトＣＤＣ３を構成する材料は、導通コンタクトＣＤＣを構成する材料と同等の材料からなる。例えば、導通コンタクトＣＤＣ３は、ＴｉＮ、ＴａＮなどの金属を含む導電膜から、あるいは、金属シリサイドなどの導電膜から形成されている。
【0064】
基部５０と延出部５１は同じ膜厚の導電膜からなり、延出部５１は、半導体膜ＣＨの内側面に接するように形成されている。図１１に示す垂直方向の断面において導通コンタクトＣＤＣ３は、Ｕ字型に形成されている。換言すると、導通コンタクトＣＤＣ３は、ローカルビット線柱ＬＢＬの線幅（図１０のＸ方向に沿う幅）より小さな膜厚を有し、金属を含む導電膜により形成されている。
【0065】
ただし、第３実施形態においては、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥが、図６に示す構成よりも＋Ｚ側に延出形成されている。具体的に、ローカルビット線柱ＬＢＬと抵抗変化膜ＲＥは、Ｚ方向において選択トランジスタＳＧ近くまで延出され、それらの＋Ｚ側に導通コンタクトＣＤＣ３が設けられている。
導通コンタクトＣＤＣ３の延出部５１は、選択トランジスタＳＧの形成された領域まで延出されている。延出部５１の＋Ｚ側端とコンタクトプラグＣＰ１との間には絶縁膜ＤＦが形成されている。
導通コンタクトＣＤＣ３の延出部５１は、選択トランジスタＳＧの形成された領域まで延出されている。延出部５１の＋Ｚ側端とコンタクトプラグＣＰ１との間には絶縁膜ＤＦが形成されている。
【0066】
第３実施形態においては、ローカルソース線柱ＬＳＬについても、ローカルビット線柱ＬＢＬと同様に＋Ｚ側に延出されている。ローカルソース線柱ＬＳＬの＋Ｚ方向の先端はローカルビット線柱ＬＢＬの＋Ｚ方向の先端と同等位置に形成されている。ローカルソース線柱ＬＳＬの先端側に、基部５２と延出部５３を有する延長部ＣＤＣ４を備える。ＣＤＣ４の構成材料はＣＤＣ３と同等であり、構成もＣＤＣ３と同等である。図１１の構成では、導通コンタクトＣＤＣ３がローカルビット線柱ＬＢＬの線端と、選択トランジスタＳＧのゲート電極直下のチャネル領域を形成する半導体膜ＣＨの一部に接続されている。
その他の構成は第１実施形態と同等であり、導通コンタクトＣＤＣ２を備えたセルブロックＣＢがセルアレイ５に設けられて不揮発性半導体記憶装置が構成されている。
その他の構成は第１実施形態と同等であり、導通コンタクトＣＤＣ２を備えたセルブロックＣＢがセルアレイ５に設けられて不揮発性半導体記憶装置が構成されている。
【0067】
ローカルビット線柱ＬＢＬの＋Ｚ側の端より上方に成膜によって導電膜を堆積する場合、第１実施形態の図７（ｂ）に示すように半導体膜ＣＨの内側全部を埋めるように成膜すると導通コンタクトＣＤＣの全体を成膜する場合に成膜時間を長く要する。
図１１に示すように基部５０と延出部５１からなり、ローカルビット線柱ＬＢＬの線幅より小さな膜厚の導通コンタクトＣＤＣ３であれば、成膜時間を短縮でき、製造時間の短縮に寄与する。
導通コンタクトＣＤＣ３は基部５０においてローカルビット線柱ＬＢＬに接し、延出部５１において広い面積で半導体膜ＣＨに接しているので、選択トランジスタＳＧがオン状態となった場合にビット線ＢＬからローカルビット線ＬＢＬへの導通部分において接触抵抗を減少させ、良好な導通状態を得ることができる。
図１１に示すように基部５０と延出部５１からなり、ローカルビット線柱ＬＢＬの線幅より小さな膜厚の導通コンタクトＣＤＣ３であれば、成膜時間を短縮でき、製造時間の短縮に寄与する。
導通コンタクトＣＤＣ３は基部５０においてローカルビット線柱ＬＢＬに接し、延出部５１において広い面積で半導体膜ＣＨに接しているので、選択トランジスタＳＧがオン状態となった場合にビット線ＢＬからローカルビット線ＬＢＬへの導通部分において接触抵抗を減少させ、良好な導通状態を得ることができる。
【0068】
また、図１１に示す構成では、導通コンタクトＣＤＣ３が選択トランジスタＳＧの近傍に形成されているので、選択トランジスタＳＧとワード線ＷＬとの距離を短くできる。このため、選択トランジスタＳＧがオン状態となった場合に、半導体膜ＣＨとローカルビット線柱ＬＢＬのコンタクト性について、先の第１、第２実施形態よりも良好な接続性を確保できる。
第３実施形態においては、ローカルビット線柱ＬＢＬに接続した導通コンタクトＣＤＣ３に加え、ローカルソース線柱ＬＳＬに接続した延長部ＣＤＣ４を備えている。延長部ＣＤＣ４は、絶縁膜ＤＦの内部にＣＤＣ３を成膜する場合、同じ工程で作製することができる。
その他の作用効果については第１実施形態の不揮発性半導体記憶装置と同等である。
第３実施形態においては、ローカルビット線柱ＬＢＬに接続した導通コンタクトＣＤＣ３に加え、ローカルソース線柱ＬＳＬに接続した延長部ＣＤＣ４を備えている。延長部ＣＤＣ４は、絶縁膜ＤＦの内部にＣＤＣ３を成膜する場合、同じ工程で作製することができる。
その他の作用効果については第１実施形態の不揮発性半導体記憶装置と同等である。
【0069】
「セルブロックセットの配列構成」
図１２は第１実施形態の不揮発性半導体記憶装置１におけるセルブロックＣＢとビット線ＢＬと分断膜ＳＨＥの配置関係を示す。
図１２に示すように複数のビット線ＢＬはＹ方向に沿い、Ｘ方向に所定の間隔をあけて配列され、複数の分断膜ＳＨＥはＸ方向に沿い、Ｙ方向に所定の間隔をあけて配列されている。セットとなる２つのセルブロックＣＢはＸ方向に結合されて略楕円柱形状を有するが、ここでは仮に、セットとなった２つのセルブロックの結合体をセルブロックセット５５として以下に説明する。
図１２は第１実施形態の不揮発性半導体記憶装置１におけるセルブロックＣＢとビット線ＢＬと分断膜ＳＨＥの配置関係を示す。
図１２に示すように複数のビット線ＢＬはＹ方向に沿い、Ｘ方向に所定の間隔をあけて配列され、複数の分断膜ＳＨＥはＸ方向に沿い、Ｙ方向に所定の間隔をあけて配列されている。セットとなる２つのセルブロックＣＢはＸ方向に結合されて略楕円柱形状を有するが、ここでは仮に、セットとなった２つのセルブロックの結合体をセルブロックセット５５として以下に説明する。
【0070】
第１実施形態においては、複数の分断膜ＳＨＥの間にセルブロックセット５５がＸ方向に所定の間隔をあけて１列になるように配置されている。セルブロックセット５５は平面視レーストラック形状であり、平面視したセルブロックセット５５は個々のレーストラック形状の長軸をＸ方向に揃え、Ｘ方向に隣接する他のセルブロックセット５５との間に一定の間隔をあけて配列されている。
【0071】
ビット線ＢＬはセルブロックセット５５を構成する２つのセルブロックＣＢのそれぞれに接続する必要があるので、１つのセルブロックセット５５に対し２本のビット線ＢＬが接続されている。セルブロックＣＢにビット線ＢＬが接続される部分にコンタクトプラグＣＰ１が配置されている。
分断膜ＳＨＥ、ＳＨＥの間の領域に設けるセルブロックセット５５の配列構成は図１２に示す例に限らず、以下に説明する実施形態を採用しても良い。
分断膜ＳＨＥ、ＳＨＥの間の領域に設けるセルブロックセット５５の配列構成は図１２に示す例に限らず、以下に説明する実施形態を採用しても良い。
【0072】
「第４実施形態」
図１３は第４実施形態にかかる不揮発性半導体記憶装置におけるセルブロックセット５５の配列構成を示す。
図１３に示すように分断膜ＳＨＥ、ＳＨＥの間の領域に、Ｘ方向に沿って２列のセルブロックセット５５を千鳥状に配置されている。
各セルブロックセット５５には２本のビット線ＢＬが必要であるため、図１３に示すようにビット線ＢＬはＸ方向に図１２に示す構成よりも小さい間隔で複数配列されている。
図１３は第４実施形態にかかる不揮発性半導体記憶装置におけるセルブロックセット５５の配列構成を示す。
図１３に示すように分断膜ＳＨＥ、ＳＨＥの間の領域に、Ｘ方向に沿って２列のセルブロックセット５５を千鳥状に配置されている。
各セルブロックセット５５には２本のビット線ＢＬが必要であるため、図１３に示すようにビット線ＢＬはＸ方向に図１２に示す構成よりも小さい間隔で複数配列されている。
【0073】
「第５実施形態」
図１４は第５実施形態にかかる不揮発性半導体記憶装置におけるセルブロックセット５５の配列構成を示す。
図１４に示すように分断膜ＳＨＥ、ＳＨＥの間の領域に、Ｘ方向に沿って３列のセルブロックセット５５を配置することができる。
セルブロックセット５５を配置する場合、各列のＸ方向に沿って配置されるセルブロックセット５５の前後間隔は先の第１実施形態や第２実施形態と同様、全て同等に形成され得る。また、Ｙ方向に隣接するセルブロックセット５５の列どうしにおいて、セルブロックセット５５の形成位置はＸ方向に一定距離だけ順次位置ずれするように配置されている。
図１４は第５実施形態にかかる不揮発性半導体記憶装置におけるセルブロックセット５５の配列構成を示す。
図１４に示すように分断膜ＳＨＥ、ＳＨＥの間の領域に、Ｘ方向に沿って３列のセルブロックセット５５を配置することができる。
セルブロックセット５５を配置する場合、各列のＸ方向に沿って配置されるセルブロックセット５５の前後間隔は先の第１実施形態や第２実施形態と同様、全て同等に形成され得る。また、Ｙ方向に隣接するセルブロックセット５５の列どうしにおいて、セルブロックセット５５の形成位置はＸ方向に一定距離だけ順次位置ずれするように配置されている。
【0074】
各セルブロックセット５５には２本のビット線ＢＬが必要であるため、図１４に示すようにビット線ＢＬはＸ方向に沿って図１３に示す構成よりも小さい間隔で複数配列される。一例として、現状の微細構造化されている半導体記憶装置におけるビット線ＢＬとして、線幅２０ｎｍとして図１４のＸ方向に隣接するビット線ＢＬ間隔を４０ｎｍ程度に形成可能である。また、１つのセルブロックセット５５とそのＸ方向に隣接する他のセルブロックセット５５までの間の距離を含めた領域に、６本のビット線を設置可能である。図１４に示すようにビット線ＢＬを配置し、セルブロックセット５５を分断膜ＳＨＥ、ＳＨＥの間の領域に３列で位置ずれ配列した場合、１つのセルブロックセット５５とそのＸ方向に隣接する他のセルブロックセット５５までの間の距離ｂを２４０ｎｍ程度に設定できる。
【0075】
図１４に示す構成において鎖線で楕円形に描いた位置にコンタクトプラグＣＰ１が配置される。図１４に示す構成において、隣接する分断膜ＳＨＥ、ＳＨＥの間にセルブロックセット５５を３列位置ずれで密に配置したとして、図１４に例示するようにビット線ＢＬを配列して各セルブロックＣＢに接続することができる。
【0076】
図１２～図１４に示すセルブロックセット５５の配置例はそれぞれ１つの例示に過ぎない。隣接する分断膜ＳＨＥ、ＳＨＥ間の間隔の大きさと、ビット線ＢＬの線幅および間隔と、セルブロックセット５５の長軸方向の長さおよび短軸方向の幅に合わせて、セルブロックセット５５の配置形状に特に制限はなく、如何なる配置形態を採用してもよい。
【0077】
「不揮発性半導体記憶装置の製造方法」
次に、図１５～図５７を基に第１実施形態にかかる不揮発性半導体記憶装置の製造方法について詳細に説明する。
図示略の基板上に絶縁膜を介し板状の導電膜からなるソース線６０を図１５に示すように形成し、その上に＋Ｚ方向に沿って絶縁膜６１と犠牲膜６２を交互に複数積層した積層体６３を形成する。絶縁膜６１は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲膜６２は例えばシリコン窒化物を主成分とする材料で形成される。積層体６３の最上層は絶縁膜６１とする。最上層の絶縁膜６１から数えて２番目の絶縁膜６１は他の絶縁膜６１より若干厚い絶縁膜とし、他の絶縁膜６１は同等厚さに形成する。
次に、図１５～図５７を基に第１実施形態にかかる不揮発性半導体記憶装置の製造方法について詳細に説明する。
図示略の基板上に絶縁膜を介し板状の導電膜からなるソース線６０を図１５に示すように形成し、その上に＋Ｚ方向に沿って絶縁膜６１と犠牲膜６２を交互に複数積層した積層体６３を形成する。絶縁膜６１は、例えばシリコン酸化物を主成分とする材料で形成され、犠牲膜６２は例えばシリコン窒化物を主成分とする材料で形成される。積層体６３の最上層は絶縁膜６１とする。最上層の絶縁膜６１から数えて２番目の絶縁膜６１は他の絶縁膜６１より若干厚い絶縁膜とし、他の絶縁膜６１は同等厚さに形成する。
【0078】
最上層の絶縁膜６１の上にメモリホールＭＨを形成するための第１マスク６５を設ける。図１６は第１マスク６５の平面図である。メモリホール形成用の平面視レーストラック形状の複数の透孔６５ａを２列形成した状態を示している。この例では図３に示す第１実施形態のセルブロックＣＢを製造する方法について説明するため、第１マスク６５には、レーストラック形状の複数の透孔６５ａがそれらの長軸をＸ方向に向け、Ｘ方向に所定の間隔をあけて複数個形成されている。また、複数の透孔６５ａをＸ方向に形成した透孔列はＹ方向に所定の間隔をあけて複数列形成されている。図１６では図面の簡略化のために透孔列を２列のみ表示しているが、透孔列は不揮発性半導体記憶装置１の全体に設けられるセルブロックセット５５の個数に合わせて必要な数だけ設けられる。
【0079】
第１マスク６５を介しリアクティブイオンエッチングなどの方法を実施し、積層体６３に図１７に示すようにソース線ＳＬに達するメモリホールＭＨを形成する。図１８にメモリホールＭＨの平面視形状を示す。
次に、図１９に示すように積層体６３の表面とメモリホールＭＨの内部にゲート絶縁膜６７、半導体膜６８、抵抗変化膜６９を順次堆積するとともに、メモリホール内の残余部分を金属膜７０で埋めるように成膜する。ゲート絶縁膜６７は例えばＨｆＯｘから形成し、半導体膜６８は例えば多結晶シリコンから形成し、抵抗変化膜６９は例えばカルコゲナイド系材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料から形成する。金属膜７０はタングステンなどの金属材料から形成する。
ゲート絶縁膜６７、半導体膜６８、抵抗変化膜６９の膜厚をメモリホールＭＨの内径に比べて薄く形成すると、これらの膜はメモリホールＭＨの底面と内周面に沿って堆積する。金属膜７０はメモリホール内部の大部分を占めるように厚く成膜する。
次に、図１９に示すように積層体６３の表面とメモリホールＭＨの内部にゲート絶縁膜６７、半導体膜６８、抵抗変化膜６９を順次堆積するとともに、メモリホール内の残余部分を金属膜７０で埋めるように成膜する。ゲート絶縁膜６７は例えばＨｆＯｘから形成し、半導体膜６８は例えば多結晶シリコンから形成し、抵抗変化膜６９は例えばカルコゲナイド系材料（Ｇｅ、Ｓｂ、Ｔｅ）等の相変化材料から形成する。金属膜７０はタングステンなどの金属材料から形成する。
ゲート絶縁膜６７、半導体膜６８、抵抗変化膜６９の膜厚をメモリホールＭＨの内径に比べて薄く形成すると、これらの膜はメモリホールＭＨの底面と内周面に沿って堆積する。金属膜７０はメモリホール内部の大部分を占めるように厚く成膜する。
【0080】
各膜の成膜後、積層体６３の表面を化学機械研磨により平坦化し、積層体６３の表面においてメモリホールＭＨ形成領域の外側にゲート絶縁膜６７のみが残るように加工する。図１９は化学機械研磨後の積層体６３の垂直方向の断面を示し、図２０は平面を示す。各メモリホールＭＨの内側には、メモリホールＭＨを埋めるように金属膜７０と抵抗変化膜６９と半導体膜６８とゲート絶縁膜６７からなる平面視レーストラック形状の充填体７１が形成される。
【0081】
図２１、図２２に示すように積層体６３の上にサブホール形成用の第２マスク７３を形成する。第２マスク７３には、積層体６３の表面に露出している充填体７１を平面視した場合に各充填体７１の長軸方向中央部を横切るようなスリット状の複数の透孔７３ａが配列されている。各透孔７３ａは、Ｙ方向に沿い、Ｘ方向に所定の間隔をあけて配列されている。図２２に示す各透孔７３ａのＸ方向幅は、充填体７１のＸ方向長さの１／３程度とする。
【0082】
次に、リアクティブイオンエッチングなどの方法を実施し、積層体６３に図２３に示すようにソース線ＳＬに達する第１サブホール７５を形成する。図２４に第１サブホール７５の平面視形状を示す。第１サブホール７５は金属膜７０をＺ方向に貫通し、さらに－Ｚ側の抵抗変化膜６９と半導体膜６８とゲート絶縁膜６７を貫通してソース線６０に到達するように形成する。
【0083】
第１サブホール７５は、図２４に示すように平面視矩形状であり、平面視レーストラック形状の充填体７１のＸ方向中央部をＺ方向に貫通するように形成する。第１サブホール７５のＸ方向の内幅は、第１サブホール７５を形成すると、第１サブホール７５のＸ方向両側にＵ字状の抵抗変化膜６９が生成する幅とする。第１サブホール７５のＹ方向の内幅は、金属膜７０のＹ方向長さに抵抗変化膜６９、６９の膜厚を加えた幅に形成される。
第１サブホール７５を形成することにより、充填体７１においてＹ方向内面側の抵抗変化膜６９は除去され、該内面側には半導体膜６８が露出される。また、第１サブホール７５の形成により抵抗変化膜６９の一部が除去されるため、第１サブホール７５のＸ方向両側に平面視Ｕ字状の抵抗変化膜６９が形成される。
第１サブホール７５を形成することにより、充填体７１においてＹ方向内面側の抵抗変化膜６９は除去され、該内面側には半導体膜６８が露出される。また、第１サブホール７５の形成により抵抗変化膜６９の一部が除去されるため、第１サブホール７５のＸ方向両側に平面視Ｕ字状の抵抗変化膜６９が形成される。
【0084】
図２５、図２６に示すように、第１サブホール７５の内面側に窒化チタンなどからなる導電膜７６を形成し、第１サブホール７５の残余部分にタングステンなどの金属材料からなる金属層７７を埋め込む。第１サブホール７５の底部は、抵抗変化膜６９、半導体膜６８、ゲート絶縁膜６７を貫通してソース線６０に達しているので、導電膜７６はソース線６０に接するように形成される。このため、金属層７７は導電膜７６を介しソース線６０に電気的に接続される。
図２６に示すように第１サブホール７５の内側に導電膜７６と金属層７７を埋め込むため、図２０～図２２に示されていた平面視レーストラック状の充填体７１は、平面視レーストラック状の充填体７９に置き換えられる。
図２６に示すように第１サブホール７５の内側に導電膜７６と金属層７７を埋め込むため、図２０～図２２に示されていた平面視レーストラック状の充填体７１は、平面視レーストラック状の充填体７９に置き換えられる。
【0085】
図２７、図２８に示すように積層体６３の上に加工用の第３マスク７８を形成する。第３マスク７８には、積層体６３の表面に露出している充填体７９を平面視した場合に、各金属層７７のＸ方向両端を含むようなスリット状の複数の透孔７８ａが形成されている。各透孔７８ａは、Ｙ方向に沿い、Ｘ方向に間欠的に配列されている。各透孔７８ａのＸ方向幅は、平面視した充填体７９において、金属層７７のＸ方向端部と該端部に隣接する導電膜７６の一部と、この導電膜７６に隣接する金属膜７０の一部を含む幅とする。
【0086】
次に、リアクティブイオンエッチングなどの方法を実施し、メモリホールＭＨの内部に図２９に示す第２サブホール８０、８０を形成する。図３０に第２サブホール８０の平面視形状を示す。第２サブホール８０は金属膜７０をＺ方向に貫通し、さらに－Ｚ側の抵抗変化膜６９を貫通してメモリホール底部の半導体膜６８に到達するように形成する。
【0087】
第２サブホール８０、８０は、図３０に示すように平面視矩形状であり、平面視レーストラック形状の充填体７９のＸ方向に沿って離間した位置をＺ方向に貫通するように形成する。
第２サブホール８０のＸ方向の内幅は、充填体７９のＸ方向の長さの数分の一程度に形成される。第２サブホール８０のＹ方向の内幅は、充填体７９のＹ方向幅より若干小さく形成される。例えば、第２サブホール８０のＹ方向の内幅は、金属膜７０のＹ方向長さに抵抗変化膜６９、６９の膜厚を加えた幅とされる。
第２サブホール８０の形成により、Ｙ方向に沿って抵抗変化膜６９、６９の一部が除去される。第２サブホール８０のＹ方向内面側には、半導体膜６８の一部が露出される。
第２サブホール８０のＸ方向の内幅は、充填体７９のＸ方向の長さの数分の一程度に形成される。第２サブホール８０のＹ方向の内幅は、充填体７９のＹ方向幅より若干小さく形成される。例えば、第２サブホール８０のＹ方向の内幅は、金属膜７０のＹ方向長さに抵抗変化膜６９、６９の膜厚を加えた幅とされる。
第２サブホール８０の形成により、Ｙ方向に沿って抵抗変化膜６９、６９の一部が除去される。第２サブホール８０のＹ方向内面側には、半導体膜６８の一部が露出される。
【0088】
ここで、Ｘ方向に隣接する第２サブホール８０、８０の間に、金属層７７のＹ方向両側を導電膜７６で挟んだ形状のローカルソース線柱８１が形成される。第２サブホール８０、８０の底部側には導電膜７６の底部からなる導通部８２が形成される。導通部８２は図２９に示す断面においてＵ字状に描かれる。ローカルソース線柱８１は、この導通部８２を介しソース線６０に接続される。また、ローカルソース線柱８１のＸ方向左右両側に第２サブホール８０を介し離間して金属膜７０からなるローカルビット線柱８４が形成される。
【0089】
図３１、図３２に示すように、第２サブホール８０、８０の内面側に窒化ケイ素などからなる薄いライナー膜８３を形成し、第２サブホール８０の残余部分に酸化ケイ素などからなるホール内絶縁膜８５を埋め込む。第２サブホール８０の－Ｚ側の底部は、抵抗変化膜６９を貫通して半導体膜６８に到達しているので、ライナー膜８３の－Ｚ側端部は、半導体膜６８と導通部８２に到達するように形成される。ライナー膜８３は薄く形成されるので、その内側に形成されるホール内絶縁膜８５は、抵抗変化膜６９の－Ｚ側の底部を貫通して第２サブホール８０の－Ｚ側の底部の半導体膜６８に近い位置まで形成される。
図３１、図３２に示すように第２サブホール８０の内側にライナー膜８３とホール内絶縁膜８５を埋め込みした。このため、図２５～図２８に示されていた平面視レーストラック状の充填体７９は、平面視レーストラック状の充填体８６に置き換えられる。
図３１、図３２に示すように第２サブホール８０の内側にライナー膜８３とホール内絶縁膜８５を埋め込みした。このため、図２５～図２８に示されていた平面視レーストラック状の充填体７９は、平面視レーストラック状の充填体８６に置き換えられる。
【0090】
図３３、図３４に示すようにメモリホールＭＨの内部に形成した充填体８６のうち、メモリホール内の上部側（＋Ｚ側）のローカルビット線柱８４とローカルソース線柱８１をエッチングにより除去する。このエッチングによりコンタクト用ホール８７を形成できる。コンタクト用ホール８７は、積層体６３における＋Ｚ側の最上層の絶縁膜６１と、その下の犠牲膜６２を通過し、その１つ下の絶縁膜６１の底部側（－Ｚ側）まで形成する。コンタクト用ホール８７の内側にはライナー膜８３で周囲を囲まれた状態のホール内絶縁膜８５が柱状に残留する。
図３５、図３６に示すように、コンタクト用ホール８７を埋める導電材料層８８を形成する。導電材料層８８は、半導体膜ＣＨを構成する材料と異なる、ＴｉＮ、ＴａＮなどの金属を含む導電材料あるいはケイ素膜にコバルトやニッケルなどの金属をイオン注入した金属シリサイドからなる。
図３５、図３６に示すように、コンタクト用ホール８７を埋める導電材料層８８を形成する。導電材料層８８は、半導体膜ＣＨを構成する材料と異なる、ＴｉＮ、ＴａＮなどの金属を含む導電材料あるいはケイ素膜にコバルトやニッケルなどの金属をイオン注入した金属シリサイドからなる。
【0091】
図３５に示す導電材料層８８のうち、上部側（＋Ｚ側）をエッチングにより除去し、エッチングにより形成したホールに絶縁材料を埋め込むことにより、図３７に示すホール内絶縁膜８９を形成する。このホール内絶縁膜８９は、積層体６３における最上層の絶縁膜６１の形成領域と、その下の犠牲膜６２の形成領域を通過し、さらに１つ下の絶縁膜６１の形成領域における上部側（＋Ｚ側）に相当する位置まで形成する。
ホール内絶縁膜８９の下側（－Ｚ側）には、隣接する絶縁膜６１の半分程度の厚さに相当する導通コンタクト９０が形成される。導通コンタクト９０は、ローカルビット線柱８４の＋Ｚ側線端に接するように形成される。なお、ローカルソース線柱８１の＋Ｚ側の線端に接するように導通コンタクト９０と同等材料からなる導電部９１が形成される。
ホール内絶縁膜８９の下側（－Ｚ側）には、隣接する絶縁膜６１の半分程度の厚さに相当する導通コンタクト９０が形成される。導通コンタクト９０は、ローカルビット線柱８４の＋Ｚ側線端に接するように形成される。なお、ローカルソース線柱８１の＋Ｚ側の線端に接するように導通コンタクト９０と同等材料からなる導電部９１が形成される。
【0092】
図３７に示す構成の平面図を図３９に示すとともに、図３９におけるＡＡ線に沿う断面の一部（ＡＡ断面）と、図３９に示すＢＢ線に沿う断面（ＢＢ断面）をまとめて図３８に示す。図３９のＡＡ線に沿う断面は、ＸＺ面に沿う断面であり、ＢＢ線に沿う断面は、ＹＺ面に沿う断面である。
図３７に示すようにメモリホールＭＨの内側にホール内絶縁膜８９と導通コンタクト９０を埋め込んだため、先に示されていた平面視レーストラック状の充填体８６は、平面視レーストラック状の充填体９２に置き換えられる。
図３７に示すようにメモリホールＭＨの内側にホール内絶縁膜８９と導通コンタクト９０を埋め込んだため、先に示されていた平面視レーストラック状の充填体８６は、平面視レーストラック状の充填体９２に置き換えられる。
【0093】
図４０、図４１に示すように積層体６３の上に加工用の第４マスク９３を形成する。第４マスク９３には、積層体６３の表面に露出している充填体９２を平面視した場合に、各充填体９２のＸ方向中央部を含むようなスリット状の複数の透孔９３ａが形成されている。各透孔９３ａは、Ｙ方向に沿い、Ｘ方向に間欠的に配列されている。各透孔９３ａのＸ方向幅は、ホール内絶縁膜８９とそのＸ方向両側に隣接するライナー膜８３とホール内絶縁膜８５の一部を含む幅とする。各透孔９３ａの幅は、ホール内絶縁膜８９のＸ方向両側に位置するホール内絶縁膜８５について、Ｘ方向幅の半分強程度を含む幅とする。
【0094】
次に、リアクティブイオンエッチングなどの方法を実施し、メモリホールＭＨの内部において透孔９３ａの－Ｚ側に位置する部分を導通コンタクト９０に達する位置まで除去する。この除去部分に、酸化ケイ素などからなるホール内絶縁膜９５を埋め戻す処理を行う。埋め戻し処理後の断面を図４２に示す。
図４２に示すように、Ｘ方向左右のホール内絶縁膜８９、８９に挟まれていた領域にホール内絶縁膜９５が形成される。Ｘ方向左右のホール内絶縁膜８９、８９に挟まれていた領域に形成されていたライナー膜８３、８３とその間に形成されていたホール内絶縁膜８９（図４０、図４１参照）は除去され、これらの代わりにホール内絶縁膜９５が形成される。
図４３にホール内絶縁膜９５を形成した後の積層体６３の平面視形状を示す。メモリホールＭＨ内のホール内絶縁膜８９をホール内絶縁膜９５に置き換えることで先の図に示していた充填体９２は、充填体９６に置き換えられる。
図４２に示すように、Ｘ方向左右のホール内絶縁膜８９、８９に挟まれていた領域にホール内絶縁膜９５が形成される。Ｘ方向左右のホール内絶縁膜８９、８９に挟まれていた領域に形成されていたライナー膜８３、８３とその間に形成されていたホール内絶縁膜８９（図４０、図４１参照）は除去され、これらの代わりにホール内絶縁膜９５が形成される。
図４３にホール内絶縁膜９５を形成した後の積層体６３の平面視形状を示す。メモリホールＭＨ内のホール内絶縁膜８９をホール内絶縁膜９５に置き換えることで先の図に示していた充填体９２は、充填体９６に置き換えられる。
【0095】
図４４、図４５に示すように、積層体６３の上に分断膜形成用の第５マスク９８を形成する。第５マスク９８には、積層体６３の表面に露出している充填体９６を平面視した場合、充填体９６の２つの列の中間位置にスリット状の透孔９８ａが形成されている。透孔９８ａは充填体９６の２つの列の中間位置に沿ってＸ方向に延在される。
【0096】
図４４に示す透孔９８ａの－Ｚ側のゲート絶縁膜６７および絶縁膜６１と、その下の犠牲膜６２と絶縁膜６１に至る溝部を形成し、この溝部に絶縁膜を埋めることにより、図４６に示す分断膜ＳＨＥを形成する。溝部はリアクティブイオンエッチングなどの方法により作成できる。分断膜ＳＨＥは、シリコン酸化物などの絶縁物で形成できる。
図４７に、図４６のａａ線に沿って切断した場合の平面（ａａ平面）と図４６のｂｂ線に沿って切断した場合の平面（ｂｂ平面）を示す。
図４７に、図４６のａａ線に沿って切断した場合の平面（ａａ平面）と図４６のｂｂ線に沿って切断した場合の平面（ｂｂ平面）を示す。
【0097】
図４８に示すように、積層体６３の上にリプレース用の第６マスク９９を形成する。第６マスク９９には、積層体６３の表面に露出している充填体９６を平面視した場合、充填体９６の２つの列の＋Ｙ側の位置に、Ｘ方向に沿うようにスリット状の透孔９９ａが形成されている。
第６マスク９９を利用し、リアクティブイオンエッチングを実施することにより、図５０に示すリプレース用スリット１００を形成する。リプレース用スリット１００は、積層体６３の最上層のゲート絶縁膜６７から積層体６３をＺ方向に貫通し、ソース線６０に到達するように形成する。
図５０に示すａａ線に沿う断面を平面視したａａ平面と、図５０に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５１に示す。
第６マスク９９を利用し、リアクティブイオンエッチングを実施することにより、図５０に示すリプレース用スリット１００を形成する。リプレース用スリット１００は、積層体６３の最上層のゲート絶縁膜６７から積層体６３をＺ方向に貫通し、ソース線６０に到達するように形成する。
図５０に示すａａ線に沿う断面を平面視したａａ平面と、図５０に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５１に示す。
【0098】
リプレース用スリット１００を利用しエッチングにより積層体６３の全ての犠牲膜６２を除去し、図５２に示す空隙１０１を形成する。
図５２に示すａａ線に沿う断面を平面視したａａ平面と、図５２に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５３に示す。
図５２に示す空隙１０１に、例えばＣＶＤ（化学気相成長法）法により電極材料を充填して図５４に示す板状のワード線ＷＬを形成する。
図５４に示すａａ線に沿う断面を平面視したａａ平面と、図５４に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５５に示す。
図５２に示すａａ線に沿う断面を平面視したａａ平面と、図５２に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５３に示す。
図５２に示す空隙１０１に、例えばＣＶＤ（化学気相成長法）法により電極材料を充填して図５４に示す板状のワード線ＷＬを形成する。
図５４に示すａａ線に沿う断面を平面視したａａ平面と、図５４に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５５に示す。
【0099】
図５６に示すようにリプレース用スリット１００の内側面を覆うように酸化ケイ素などからなる絶縁部ＤＬを形成し、さらにリプレース用スリット１００の内部にタングステンなどの金属からなる電極材料を充填すると、図５６に示す電極部ＳＬ ’を形成できる。
図５６に示すａａ線に沿う断面を平面視したａａ平面と、図５６に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５５に示す。
図５６に示すａａ線に沿う断面を平面視したａａ平面と、図５６に示すｂｂ線に沿う断面を平面視したｂｂ平面をまとめて図５５に示す。
【0100】
以上説明の製造方法により、図２～図９を基に先に説明した第１実施形態と同等構造の不揮発性半導体記憶装置１１０を製造することができる。
不揮発性半導体記憶装置１１０は、メモリホールＭＨ内に、該メモリホールＭＨの内周面に沿って形成されるゲート絶縁膜６７と、ゲート絶縁膜６７に周囲を部分的に囲まれた状態で前記メモリホールＭＨの延在方向に伸びる半導体膜６８を有する。
不揮発性半導体記憶装置１１０は、半導体膜６８に周囲を部分的に囲まれた状態でメモリホールＭＨの延在方向に伸びる抵抗変化膜６９を有する。さらに、抵抗変化膜６９に周囲を囲まれた状態でメモリホールＭＨの延在方向に伸びるローカルビット線８４を有する。メモリホールＭＨの内側に半導体膜６８、抵抗変化膜６９及びローカルビット線８４に対しホール内絶縁膜８９、９５を介し離間してメモリホールＭＨの延在方向に沿って伸びるローカルソース線８１を設けたセルブロックＣＢが形成されている。
不揮発性半導体記憶装置１１０は、メモリホールＭＨ内に、該メモリホールＭＨの内周面に沿って形成されるゲート絶縁膜６７と、ゲート絶縁膜６７に周囲を部分的に囲まれた状態で前記メモリホールＭＨの延在方向に伸びる半導体膜６８を有する。
不揮発性半導体記憶装置１１０は、半導体膜６８に周囲を部分的に囲まれた状態でメモリホールＭＨの延在方向に伸びる抵抗変化膜６９を有する。さらに、抵抗変化膜６９に周囲を囲まれた状態でメモリホールＭＨの延在方向に伸びるローカルビット線８４を有する。メモリホールＭＨの内側に半導体膜６８、抵抗変化膜６９及びローカルビット線８４に対しホール内絶縁膜８９、９５を介し離間してメモリホールＭＨの延在方向に沿って伸びるローカルソース線８１を設けたセルブロックＣＢが形成されている。
【0101】
不揮発性半導体記憶装置１１０では、複数のワード線ＷＬを形成することにより、積層体６３の上部に形成したワード線ＷＬと該ワード線ＷＬに隣接するメモリホール上部のゲート絶縁膜６７と前記半導体膜６８を備える選択トランジスタＳＧが形成されている。
セルブロックＣＢのローカルビット線８４とローカルソース線８１との間に、ワード線ＷＬにゲートを接続したセルトランジスタＭＴに直列接続された抵抗変化膜６９による抵抗変化素子を備えたメモリセルＭＣが形成されている。
不揮発性半導体記憶装置１１０は、第１実施形態の不揮発性半導体記憶装置１と同等構成であり、第１実施形態の不揮発性半導体記憶装置１と同等の作用効果を得ることができる。
セルブロックＣＢのローカルビット線８４とローカルソース線８１との間に、ワード線ＷＬにゲートを接続したセルトランジスタＭＴに直列接続された抵抗変化膜６９による抵抗変化素子を備えたメモリセルＭＣが形成されている。
不揮発性半導体記憶装置１１０は、第１実施形態の不揮発性半導体記憶装置１と同等構成であり、第１実施形態の不揮発性半導体記憶装置１と同等の作用効果を得ることができる。
【0102】
「第２実施形態の製造方法」
第１実施形態の製造方法においては、図３３に示すようにコンタクト用ホール８７を形成した後、図３５に示すように導電材料層８８を形成した。この場合、コンタクト用ホール８７の内部全体を導電材料層８８で埋めるのではなく、コンタクト用ホール８７の底部と内周壁にのみ接するように導電材料膜を形成し、コンタクト用ホール８７の中心部側に導電材料膜を成膜しない状態とすることができる。
第１実施形態の製造方法においては、図３３に示すようにコンタクト用ホール８７を形成した後、図３５に示すように導電材料層８８を形成した。この場合、コンタクト用ホール８７の内部全体を導電材料層８８で埋めるのではなく、コンタクト用ホール８７の底部と内周壁にのみ接するように導電材料膜を形成し、コンタクト用ホール８７の中心部側に導電材料膜を成膜しない状態とすることができる。
【0103】
このようにコンタクト用ホール８７の底部と内周部のみに導電材料膜を形成すると、図１０に示す第２実施形態の導通コンタクトＣＤＣ２を備えた不揮発性半導体記憶装置を製造できる。
コンタクト用ホール８７の底部に接するように形成した導電材料膜から導通コンタクトＣＤＣ２の基部５０を形成できる。コンタクト用ホール８７の内側面に接するように形成した導電材料膜から導通コンタクトＣＤＣ２の延出部５１を形成できる。
その他の工程を前述の通り実施することにより、図１０に示す第２実施形態の不揮発性半導体記憶装置を製造することができる。
コンタクト用ホール８７の底部に接するように形成した導電材料膜から導通コンタクトＣＤＣ２の基部５０を形成できる。コンタクト用ホール８７の内側面に接するように形成した導電材料膜から導通コンタクトＣＤＣ２の延出部５１を形成できる。
その他の工程を前述の通り実施することにより、図１０に示す第２実施形態の不揮発性半導体記憶装置を製造することができる。
【0104】
「第３実施形態の製造方法」
第１実施形態の製造方法においては、図３３に示すように積層体６３にコンタクト用ホール８７を形成した後、図３５に示すように導電材料層８８を形成した。
この場合、コンタクト用ホール８７の底部をメモリホールＭＨ内において、積層体６３の最上層の犠牲膜６２より１つ下側（－Ｚ側）の絶縁膜６１の位置まで形成する。
そして、導電材料層を形成する場合、コンタクト用ホール８７の内部全体を導電材料層８８で埋めるのではなく、コンタクト用ホール８７の底部と内周壁にのみ接するように導電材料膜を形成し、コンタクト用ホール８７の中心部側に導電材料膜を成膜しない状態とする。コンタクト用ホール８７の内周壁に導電材料層を成膜する場合、積層体６３の最上層の犠牲膜６２の内側に至る位置まで導電材料膜を成膜する。
第１実施形態の製造方法においては、図３３に示すように積層体６３にコンタクト用ホール８７を形成した後、図３５に示すように導電材料層８８を形成した。
この場合、コンタクト用ホール８７の底部をメモリホールＭＨ内において、積層体６３の最上層の犠牲膜６２より１つ下側（－Ｚ側）の絶縁膜６１の位置まで形成する。
そして、導電材料層を形成する場合、コンタクト用ホール８７の内部全体を導電材料層８８で埋めるのではなく、コンタクト用ホール８７の底部と内周壁にのみ接するように導電材料膜を形成し、コンタクト用ホール８７の中心部側に導電材料膜を成膜しない状態とする。コンタクト用ホール８７の内周壁に導電材料層を成膜する場合、積層体６３の最上層の犠牲膜６２の内側に至る位置まで導電材料膜を成膜する。
【0105】
このようにコンタクト用ホール８７の底部と内周部のみに導電材料膜を形成すると、図１１に示す第３実施形態の導通コンタクトＣＤＣ３を備えた不揮発性半導体記憶装置を製造できる。
コンタクト用ホール８７の底部に接するように形成した導電材料膜から導通コンタクトＣＤＣ３の基部５０を形成できる。コンタクト用ホール８７の内側面に接するように形成した導電材料膜から導通コンタクトＣＤＣ３の延出部５１を形成できる。
その他の工程を前述の通り実施することにより、図１１に示す第３実施形態の不揮発性半導体記憶装置を製造することができる。
コンタクト用ホール８７の底部に接するように形成した導電材料膜から導通コンタクトＣＤＣ３の基部５０を形成できる。コンタクト用ホール８７の内側面に接するように形成した導電材料膜から導通コンタクトＣＤＣ３の延出部５１を形成できる。
その他の工程を前述の通り実施することにより、図１１に示す第３実施形態の不揮発性半導体記憶装置を製造することができる。
【0106】
以上、本発明の実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0107】
１…不揮発性半導体記憶装置、５…セルアレイ、ＢＬ…ビット線、
ＣＢ，ＣＢ０～ＣＢ（ｎ－１）…セルブロック、ＣＤＣ…導通コンタクト、
ＣＨ…半導体膜、ＤＦ…絶縁膜、ＧＤ…ゲート絶縁膜、
ＬＢＬ…ローカルビット線柱（ローカルビット線）、
ＬＳＬ…ローカルソース線柱（ローカルソース線）、
ＭＣ，ＭＣ０～ＭＣ６３…メモリセル、ＭＨ…メモリホール、
ＭＴ…セルトランジスタ、
ＲＥ、ＲＥ’，ＲＥ０～ＲＥ６３…抵抗変化素子（抵抗変化膜）、
ＳＧ…選択トランジスタ、ＳＬ…ソース線、ＷＬ、ＷＬ０～ＷＬ６３…ワード線、ＣＤＣ２、ＣＤＣ３…導通コンタクト、５０…基部、５１…延出部、６１…絶縁膜、６２…犠牲膜、６３…積層体、６７…ゲート絶縁膜、６８…半導体膜、
６９…抵抗変化膜、８３…ライナー膜、８５…ホール内絶縁膜、
８７…コンタクト用ホール、８９、９５…ホール内絶縁膜、１００…スリット、
１０１…空隙。
ＣＢ，ＣＢ０～ＣＢ（ｎ－１）…セルブロック、ＣＤＣ…導通コンタクト、
ＣＨ…半導体膜、ＤＦ…絶縁膜、ＧＤ…ゲート絶縁膜、
ＬＢＬ…ローカルビット線柱（ローカルビット線）、
ＬＳＬ…ローカルソース線柱（ローカルソース線）、
ＭＣ，ＭＣ０～ＭＣ６３…メモリセル、ＭＨ…メモリホール、
ＭＴ…セルトランジスタ、
ＲＥ、ＲＥ’，ＲＥ０～ＲＥ６３…抵抗変化素子（抵抗変化膜）、
ＳＧ…選択トランジスタ、ＳＬ…ソース線、ＷＬ、ＷＬ０～ＷＬ６３…ワード線、ＣＤＣ２、ＣＤＣ３…導通コンタクト、５０…基部、５１…延出部、６１…絶縁膜、６２…犠牲膜、６３…積層体、６７…ゲート絶縁膜、６８…半導体膜、
６９…抵抗変化膜、８３…ライナー膜、８５…ホール内絶縁膜、
８７…コンタクト用ホール、８９、９５…ホール内絶縁膜、１００…スリット、
１０１…空隙。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
【図51】
【図52】
【図53】
【図54】
【図55】
【図56】
【図57】