特開 2024-44210 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044210

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

   H01L 29/12 20060101ALI20240326BHJP

   H01L 21/3205 20060101ALI20240326BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652Q

H01L29/78 653A

H01L29/78 652J

H01L29/78 658F

H01L29/78 652T

H01L21/88 T

【審査請求】未請求

【請求項の数】11

【出願形態】ＯＬ

(21)【出願番号】P 2022149610

(22)【出願日】2022-09-20

(71)【出願人】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】森谷 友博

【テーマコード（参考）】

5F033

【Ｆターム（参考）】

5F033GG01

5F033HH07

5F033HH09

5F033HH13

5F033PP15

5F033QQ68

5F033RR22

5F033VV07

5F033XX17

(57)【要約】

【課題】パワーサイクル耐量を向上させることができる半導体装置および半導体装置の製造方法を提供すること。
【解決手段】おもて面電極２のパッシベーション膜４の開口部４ａに露出された部分の表面上に、パッシベーション膜４の開口部４ａの側壁から離れて、はんだ濡れ性の高いＮｉ成膜３が設けられている。このおもて面電極２上のＮｉ成膜３に金属配線がはんだ接合される。Ｎｉ成膜３上にのみはんだ層が形成され、はんだ層とパッシベーション膜４とは接触しない。また、Ａｌを材料としたおもて面電極２の表面は、Ｎｉ成膜３を形成した部分を除く全面を、おもて面電極２の表面を意図的に酸化して形成された酸化アルミニウム膜である表面酸化膜５で覆われている。おもて面電極２とパッシベーション膜４および封止材との間に、おもて面電極２の表面酸化膜５が介在することで、パッシベーション膜４および封止材の密着力が高くなっている。
【選択図】図２

【特許請求の範囲】

【請求項1】

半導体基板のおもて面側に設けられた所定の素子構造と、
前記半導体基板のおもて面に設けられ、前記素子構造に電気的に接続された、アルミニウムを含む電極層と、
前記半導体基板のおもて面の最表面に設けられて前記電極層を覆う保護膜と、
前記電極層の前記保護膜の開口部に露出する部分の表面に、前記保護膜の開口部の側壁から離れて設けられた、金属配線がはんだ接合される金属膜と、
前記保護膜の開口部の側壁と前記金属膜との間において前記電極層の表面の全面に設けられた酸化アルミニウム膜と、
を備えることを特徴とする半導体装置。

【請求項2】

前記電極層の表面は、前記金属膜が設けられ部分を除く全面を前記酸化アルミニウム膜で覆われており、
前記保護膜は、前記酸化アルミニウム膜を介して前記電極層を覆うことを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記酸化アルミニウム膜の厚さは、１０ｎｍより厚く１００ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記金属膜は、ニッケル膜であることを特徴とする請求項１または２に記載の半導体装置。

【請求項5】

前記金属膜は、ニッケルめっき膜および金めっき膜の積層膜であることを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記半導体基板は、炭化珪素からなることを特徴とする請求項１に記載の半導体装置。

【請求項7】

半導体基板のおもて面側に所定の素子構造を形成する第１工程と、
前記半導体基板のおもて面に、前記素子構造に電気的に接続して、アルミニウムを含む電極層を形成する第２工程と、
前記半導体基板のおもて面の最表面に保護膜を形成して当該保護膜で前記電極層を覆う第３工程と、
前記保護膜に、前記電極層を露出する開口部を形成する第４工程と、
前記電極層の前記保護膜の開口部に露出する部分の表面に、前記保護膜の開口部の側壁から離して、金属配線がはんだ接合される金属膜を形成する第５工程と、
前記電極層の表面のうち、前記金属膜が形成された部分を除く表面を酸化して、少なくとも前記保護膜の開口部の側壁と前記金属膜との間における前記電極層の表面の全面に酸化アルミニウム膜を形成する第６工程と、
を含むことを特徴とする半導体装置の製造方法。

【請求項8】

前記第２工程の後、前記第３工程の前に、前記第５工程および前記第６工程を行い、
前記第５工程は、
スパッタリングによって前記電極層の表面の全面にニッケル膜を形成する工程と、
前記ニッケル膜の表面に、前記金属膜の形成領域を覆うレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記ニッケル膜をエッチングして前記金属膜となる部分と残すとともに、前記金属膜の周囲を囲むように前記電極層の表面を露出させる工程と、を含み、
前記第６工程は、
前記レジスト膜をマスクとして前記電極層の露出面を酸化して、前記電極層の表面のうち、前記金属膜が設けられ部分を除く全面に前記酸化アルミニウム膜を形成する工程と、
前記レジスト膜を除去する工程と、を含み、
前記第３工程では、前記保護膜は前記酸化アルミニウム膜を介して前記電極層を覆うことを特徴とする請求項７に記載の半導体装置の製造方法。

【請求項9】

前記第４工程の後に、前記第５工程および前記第６工程を行い、
前記第５工程は、
前記電極層の表面に、前記金属膜の形成領域を開口したレジスト膜を形成する工程と、
前記レジスト膜をマスクとしてめっき処理を行い、前記金属膜としてニッケルめっき膜および金めっき膜を順に積層する工程と、
前記レジスト膜を除去する工程と、を含み、
前記第６工程では、前記レジスト膜を除去することで前記金属膜の周囲を囲むように露出した前記電極層の露出面を酸化して、前記保護膜の開口部の側壁と前記金属膜との間における前記電極層の表面の全面に前記酸化アルミニウム膜を形成することを特徴とする請求項７に記載の半導体装置の製造方法。

【請求項10】

前記第６工程では、前記酸化アルミニウム膜の厚さを１０ｎｍより厚く１００ｎｍ以下にすることを特徴とする請求項７に記載の半導体装置の製造方法。

【請求項11】

前記半導体基板は、炭化珪素からなることを特徴とする請求項７に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

従来、半導体基板（半導体チップ）のおもて面の表（ひょう）面電極（以下、おもて面電極とする）に半導体モジュールへの実装時に金属配線がはんだ接合される半導体装置では、アルミニウム（Ａｌ）を材料としたおもて面電極上に、はんだ濡れ性の高いニッケル（Ｎｉ）等によるめっき膜が形成されることが知られている。おもて面電極の電極パットとなる部分がパッシベーション膜の開口部に露出され、パッシベーション膜の開口部内においておもて面電極の表面の全面にめっき膜が形成される。

【0003】

図１９は、従来の半導体装置の構造を示す断面図である。図１９には、パッシベーション膜１０４の開口部１０４ａの側壁近傍を拡大して示す。図１９に示す従来の半導体装置１１０は、半導体基板（半導体チップ）１０１のおもて面を保護する最表面のパッシベーション膜１０４の開口部１０４ａ内においておもて面電極１０２上にめっき膜１０３を備え、半導体モジュールに実装されたときに当該めっき膜１０３にはんだ層１０６を介して金属配線（不図示）を接合した配線構造が形成される。

【0004】

おもて面電極１０２は、シリコンを含むアルミニウム（ＡｌＳｉ）等を材料としたアルミニウム（Ａｌ）合金層である。めっき膜１０３は、ニッケル（Ｎｉ）めっき膜および金（Ａｕ）めっき膜をこの順に積層してなる積層膜（図１９には「Ｎｉ／Ａｕめっき」と図示、図２０においても同様）である。パッシベーション膜１０４は、半導体基板１０１のおもて面の最表面に設けられたポリイミド（ＰｏｌｙＩｍｉｄｅ）からなる表面保護膜であり、半導体基板１０１のおもて面および半導体基板１０１のおもて面上のおもて面電極１０２や絶縁層（不図示）を覆って保護する。

【0005】

パッシベーション膜１０４の開口部１０４ａにのみ、おもて面電極１０２が露出される。パッシベーション膜１０４の開口部１０４ａの側壁は、半導体基板１０１側へ向かうにしたがってめっき膜１０３側へ突出するように傾斜している。パッシベーション膜１０４の開口部１０４ａ内においておもて面電極１０２の表面の全面にめっき膜１０３が形成される。金属配線のはんだ接合時に、パッシベーション膜１０４の開口部１０４ａの側壁までめっき膜１０３上をはんだが濡れ広がるため、パッシベーション膜１０４の開口部１０４ａの側壁とめっき膜１０３との間の隙間には、はんだ層１０６が埋め込まれる。

【0006】

したがって、パッシベーション膜１０４、めっき膜１０３およびはんだ層１０６すべてがおもて面電極１０２の表面上の１つの点（以下、３重点とする）１１１で接する。この３重点１１１に半導体装置１１０のパワーサイクル（断続通電）によって応力がかかり、当該３重点１１１を起点としておもて面電極１０２にクラック１１２が生じることで、半導体装置１１０が破壊に至る。このクラック１１２の発生を防止した従来の半導体装置として、上記３重点１１１をなくすことでパワーサイクル耐量を高めた装置が知られている。

【0007】

図２０は、従来の半導体装置の構造の別例を示す断面図である。図２０には、パッシベーション膜１０４，１０５の開口部１０４ａ，１０５ａの側壁近傍を拡大して示す。図２１は、図２０の半導体基板全体をおもて面側から見た状態を示す平面図である。図２１には、おもて面電極１０２の外周を破線で示す。図２０，２１に示す従来の半導体装置１２０が図１９に示す従来の半導体装置１１０と異なる点は、パッシベーション膜１０４の開口部１０４ａの側壁とめっき膜１０３との間の隙間を埋め込むようにパッシベーション膜１０５（図２１にはハッチングで示す）を備える点である。

【0008】

図２０，２１に示す従来の半導体装置１２０を作製（製造）するには、まず、半導体基板１０１のおもて面側に、おもて面素子構造およびおもて面電極１０２を形成する。次に、半導体基板１０１のおもて面の全面にパッシベーション膜１０４を形成した後、パッシベーション膜１０４を開口して下層のおもて面電極１０２を露出させる。次に、めっき処理により、おもて面電極１０２の表面上にめっき膜１０３を形成する。パッシベーション膜１０４は、めっき膜１０３の濡れ広がりを防止するためのマスクとなる。

【0009】

次に、例えばインクジェット方式により、パッシベーション膜１０４の開口部１０４ａの側壁とめっき膜１０３との間の隙間を埋め込むようにパッシベーション膜１０５を形成する。パッシベーション膜１０５の開口部１０５ａには、めっき膜１０３が露出される。次に、パッシベーション膜１０５を硬化（キュア）するための熱処理を行う。次に、めっき膜１０３の表面上に、はんだ層１０６を介して金属配線（不図示）を接合する。パッシベーション膜１０５は、はんだ層１０６の濡れ広がりを防止するためのマスクとなる。

【0010】

おもて面電極のパッシベーション膜の開口部に露出する部分上にめっき膜を介して金属配線をはんだ接合した従来の半導体装置として、パッシベーション膜の開口部の側壁をおもて面電極の表面に対して傾斜させて、パッシベーション膜の開口部の側壁にめっき膜を密着させた装置が提案されている（例えば、下記特許文献１，２参照。）。

【0011】

下記特許文献１では、パッシベーション膜を半導体基板から離れる方向（最表面側）へ向かうにしたがってめっき膜側へ庇状に迫り出させることで、金属配線のはんだ接合時にパッシベーション膜とめっき膜との界面へのはんだの濡れ広がりを抑制して、はんだがパッシベーション膜とめっき膜との界面からおもて面電極に達することを防止している。

【0012】

下記特許文献２では、パッシベーション膜を半導体基板側（下側）へ向かうにしたがってめっき膜側へ突出させて、おもて面電極の表面上からパッシベーション膜の開口部の傾斜させた側壁上にわたってめっき膜を形成することで、パッシベーション膜の密着力を高めて、おもて面電極およびめっき膜の局所的な腐食を抑制している。

【0013】

また、おもて面電極のパッシベーション膜の開口部に露出する部分上にめっき膜を介して金属配線をはんだ接合した従来の別の半導体装置として、パッシベーション膜とめっき膜とを離間させ、パッシベーション膜の焼結時の変形による応力をめっき膜に伝えないことで、めっき膜の割れを防止した装置が提案されている（例えば、下記特許文献３参照。）。

【先行技術文献】

【特許文献】

【0014】

【特許文献1】特開２０１３－０１６５３８号公報

【特許文献2】特許第６９０６６８１号公報

【特許文献3】特許第６４３６２４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0015】

しかしながら、上述した図２０，２１に示す従来の半導体装置１２０では、めっき膜１０３でのクラック発生防止のために、めっき膜１０３の形成後に形成されるパッシベーション膜１０５のキュア温度は２５０℃以下程度であり十分に高くすることができないため、パッシベーション膜１０５の密着力が低い。金属配線のはんだ接合中にパッシベーション膜１０５が剥がれると、パッシベーション膜１０４、めっき膜１０３およびはんだ層１０６の３重点１１１（図１９参照）が形成されてしまうため、パワーサイクル耐量が低くなる。

【0016】

例えば、おもて面電極１０２を内側（半導体基板１０１の中央側）に一部を凹ませた略矩形状の平面形状とし、おもて面電極１０２の一部凹んだ凹部内にゲートパッド１０７を配置した場合を図２１に示す。パッシベーション膜１０４の開口部１０４ａは、おもて面電極１０２と略同じ平面形状を有し、おもて面電極１０２のほぼ全面を露出する。パッシベーション膜１０４の開口部１０４ａ内においておもて面電極１０２の全面にめっき膜１０３が形成されており、めっき膜１０３はおもて面電極１０２と略同じ平面形状を有する。

【0017】

パッシベーション膜１０５は、パッシベーション膜１０４の開口部１０４ａの側壁とめっき膜１０３との間の隙間を埋め込み、かつ開口部１０５ａにめっき膜１０３を露出する。パッシベーション膜１０５のキュア温度を低いことで、めっき膜１０３への金属配線のはんだ接合中にパッシベーション膜１０５が剥離１２１することが発明者により確認された。このパッシベーション膜１０５の剥離１２１の箇所で、パッシベーション膜１０４の開口部１０４ａの側壁とめっき膜１０３との間の隙間にはんだが濡れ広がってしまう。

【0018】

この発明は、上述した従来技術による課題を解消するため、パワーサイクル耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0019】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板のおもて面側に、所定の素子構造が設けられている。
前記半導体基板のおもて面に、アルミニウムを含む電極層が設けられている。前記電極層は、前記素子構造に電気的に接続されている。保護膜は、前記半導体基板のおもて面の最表面に設けられて前記電極層を覆う。前記電極層の前記保護膜の開口部に露出する部分の表面に、前記保護膜の開口部の側壁から離れて、金属膜が設けられている。前記金属膜には、金属配線がはんだ接合される。前記保護膜の開口部の側壁と前記金属膜との間において前記電極層の表面の全面に、酸化アルミニウム膜が設けられている。

【0020】

また、この発明にかかる半導体装置は、上述した発明において、前記電極層の表面は、前記金属膜が設けられ部分を除く全面を前記酸化アルミニウム膜で覆われている。前記保護膜は、前記酸化アルミニウム膜を介して前記電極層を覆うことを特徴とする。

【0021】

また、この発明にかかる半導体装置は、上述した発明において、前記酸化アルミニウム膜の厚さは、１０ｎｍより厚く１００ｎｍ以下であることを特徴とする。

【0022】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、ニッケル膜であることを特徴とする。

【0023】

また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、ニッケルめっき膜および金めっき膜の積層膜であることを特徴とする。

【0024】

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板は、炭化珪素からなることを特徴とする。

【0025】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。半導体基板のおもて面側に所定の素子構造を形成する第１工程を行う。前記半導体基板のおもて面に、前記素子構造に電気的に接続して、アルミニウムを含む電極層を形成する第２工程を行う。前記半導体基板のおもて面の最表面に保護膜を形成して当該保護膜で前記電極層を覆う第３工程を行う。前記保護膜に、前記電極層を露出する開口部を形成する第４工程を行う。前記電極層の前記保護膜の開口部に露出する部分の表面に、前記保護膜の開口部の側壁から離して、金属配線がはんだ接合される金属膜を形成する第５工程を行う。前記電極層の表面のうち、前記金属膜が形成された部分を除く表面を酸化して、少なくとも前記保護膜の開口部の側壁と前記金属膜との間における前記電極層の表面の全面に酸化アルミニウム膜を形成する第６工程を行う。

【0026】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２工程の後、前記第３工程の前に、前記第５工程および前記第６工程を行う。前記第５工程では、まず、スパッタリングによって前記電極層の表面の全面にニッケル膜を形成する工程を行う。次に、前記ニッケル膜の表面に、前記金属膜の形成領域を覆うレジスト膜を形成する工程を行う。次に、前記レジスト膜をマスクとして前記ニッケル膜をエッチングして前記金属膜となる部分と残すとともに、前記金属膜の周囲を囲むように前記電極層の表面を露出させる工程を行う。前記第６工程では、まず、前記レジスト膜をマスクとして前記電極層の露出面を酸化して、前記電極層の表面のうち、前記金属膜が設けられ部分を除く全面に前記酸化アルミニウム膜を形成する工程を行う。次に、前記レジスト膜を除去する工程を行う。前記第３工程では、前記保護膜は前記酸化アルミニウム膜を介して前記電極層を覆うことを特徴とする。

【0027】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第４工程の後に、前記第５工程および前記第６工程を行う。前記第５工程では、まず、前記電極層の表面に、前記金属膜の形成領域を開口したレジスト膜を形成する工程を行う。次に、前記レジスト膜をマスクとしてめっき処理を行い、前記金属膜としてニッケルめっき膜および金めっき膜を順に積層する工程を行う。次に、前記レジスト膜を除去する工程を行う。前記第６工程では、前記レジスト膜を除去することで前記金属膜の周囲を囲むように露出した前記電極層の露出面を酸化して、前記保護膜の開口部の側壁と前記金属膜との間における前記電極層の表面の全面に前記酸化アルミニウム膜を形成することを特徴とする。

【0028】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第６工程では、前記酸化アルミニウム膜の厚さを１０ｎｍより厚く１００ｎｍ以下にすることを特徴とする。

【0029】

また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記半導体基板は、炭化珪素からなることを特徴とする。

【0030】

上述した発明によれば、電極層上の金属膜への金属配線のはんだ接合時、はんだの濡れ広がりは金属膜上で止まるため、当該金属膜上にのみはんだ層が形成され、保護膜とはんだ層とが接触しない。したがって、従来構造（図１９参照）のように半導体装置のパワーサイクルによるおもて面電極の表面への局所的な応力集中箇所となる３重点（パッシベーション膜、めっき膜およびはんだ層が１つの点で接する箇所）は形成されない。

【発明の効果】

【0031】

本発明にかかる半導体装置および半導体装置の製造方法によれば、パワーサイクル耐量を向上させることができるという効果を奏する。

【図面の簡単な説明】

【0032】

【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図１の切断線Ａ－Ａ’における断面構造を示す断面図である。

【図3】図２のパッシベーション膜の開口部の側壁近傍を拡大して示す断面図である。

【図4】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図5】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図6】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その５）。

【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その６）。

【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その７）。

【図11】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である（その８）。

【図12】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図13】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その１）。

【図14】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その２）。

【図15】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その３）。

【図16】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その４）。

【図17】実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である（その５）。

【図18】実施の形態３にかかる半導体装置の構造を示す断面図である。

【図19】従来の半導体装置の構造を示す断面図である。

【図20】従来の半導体装置の構造の別例を示す断面図である。

【図21】図２０の半導体基板全体をおもて面側から見た状態を示す平面図である。

【発明を実施するための形態】

【0033】

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0034】

（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図２は、図１の切断線Ａ－Ａ’における断面構造を示す断面図である。図１，２では、はんだ層６を図示省略する。図２には、おもて面電極２の外周を破線で示す。図３は、図２のパッシベーション膜の開口部の側壁近傍を拡大して示す断面図である。図３には、はんだ層６を介してニッケル（Ｎｉ）成膜３に金属配線（不図示）を接合した状態を示す。

【0035】

図１，２に示す実施の形態１にかかる半導体装置１０は、半導体基板（半導体チップ）１のおもて面の表（ひょう）面電極（おもて面電極：電極層）２上にＮｉ成膜（金属膜：Ｎｉ膜）３を備え、半導体モジュール（または半導体モジュールに実装される部品となるパッケージ：不図示）に実装されたときに当該Ｎｉ成膜３にはんだ層６（図３参照）を介して金属配線（不図示）が接合される。ここでは、半導体基板１は、炭化珪素（ＳｉＣ）を半導体材料としているが、これに限らず例えばシリコン（Ｓｉ）を半導体材料としてもよい。

【0036】

おもて面電極２は、アルミニウム（Ａｌ）を材料として例えばスパッタリングにより形成（成膜）される。おもて面電極２は、例えばシリコンを含むアルミニウム（ＡｌＳｉ）等のＡｌ合金成膜である。おもて面電極２は、活性領域のほぼ全域を占めるように設けられ、半導体基板１のおもて面側の所定の素子構造（不図示）に電気的に接続される。所定の素子構造とは、例えば、ＭＯＳゲート（金属－酸化膜－半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の３層構造からなる絶縁ゲート）構造等である。

【0037】

活性領域とは、半導体装置１０がオン状態のときに主電流が流れる領域である。活性領域は、例えば略矩形状の平面形状を有し、半導体基板１の略中央に配置される。活性領域と半導体基板１の端部との間は、所定の耐圧構造が配置されたエッジ終端領域である。エッジ終端領域は、活性領域の周囲を囲んで、半導体基板１のおもて面側の電界を緩和して耐圧を保持する機能を有する。耐圧とは、半導体装置１０が使用電圧で誤動作や破壊を起こさない範囲として許容される電圧である。

【0038】

半導体基板１のおもて面の最表面に、ポリイミド（ＰｏｌｙＩｍｉｄｅ）からなるパッシベーション膜４が設けられている。パッシベーション膜４は、半導体基板１のおもて面およびおもて面電極２や絶縁層（不図示）を覆って保護する表面保護膜である。パッシベーション膜４の開口部４ａに、おもて面電極２の一部が露出されている。おもて面電極２のうち、パッシベーション膜４の開口部４ａに露出する部分は、おもて面電極２の電位を外部に引き出すため外部接続用の金属配線をはんだ接合する電極パッドとして機能する。

【0039】

パッシベーション膜４の開口部４ａ内においておもて面電極２上に、パッシベーション膜４の開口部４ａの側壁から離れてＮｉ成膜３が設けられている。Ｎｉ成膜３は、スパッタリングにより形成（成膜）される。Ｎｉ成膜３によって、おもて面電極２の表面のはんだ濡れ性が向上し、おもて面電極２への金属配線のはんだ接合性が向上される。また、Ｎｉ成膜３をパッシベーション膜４の開口部４ａの側壁から離れて配置することで、Ｎｉ成膜３上にのみはんだ層６が形成され、はんだ層６とパッシベーション膜４とが接触しない。

【0040】

すなわち、おもて面電極２の表面上においてパッシベーション膜４、Ｎｉ成膜３およびはんだ層６のすべてが１つの点で接する箇所（従来構造の３重点１１１に相当：図１９参照）は存在しない。このため、半導体装置１０のパワーサイクル（断続通電）によるおもて面電極２への局所的な応力集中を抑制することができる。パッシベーション膜４の開口部４ａの側壁は、半導体基板１のおもて面に略垂直であってもよし、半導体基板１側へ向かうにしたがってＮｉ成膜３側へ突出するように傾斜していてもよい。

【0041】

Ｎｉ成膜３は、パッシベーション膜４の開口部４ａよりも表面積が小さく、パッシベーション膜４の開口部４ａと略同じ形状（ここでは例えば矩形状）の平面形状を有する。Ｎｉ成膜３の表面に、はんだ層６を介して金属配線が接合される。はんだ層６は、Ｎｉ成膜３上にのみ、Ｎｉ成膜３の全面に形成される。はんだ層６の側面は、例えばパッシベーション膜４側へ向かうにしたがってパッシベーション膜４側へ突出するように傾斜している。金属配線とは、例えばリードフレーム等の銅（Ｃｕ）配線である。

【0042】

パッシベーション膜４の開口部４ａの側壁とＮｉ成膜３との間において、おもて面電極２の表面には、表面酸化膜５（ハッチング部分）が設けられている。表面酸化膜５は、Ｎｉ成膜３の形成と同じレジストマスク１３（図８参照）を用いて、おもて面電極２の表面を意図的に酸化させて形成した酸化アルミニウム（Ａｌ₂Ｏ₃）膜である。表面酸化膜５の厚さｔ１は、おもて面電極２の自然酸化によって生じる酸化アルミニウム膜の厚さよりも厚く、例えば１０ｎｍ以上１００ｎｍ以下程度である。

【0043】

表面酸化膜５は、Ｎｉ成膜３に接し、Ｎｉ成膜３の外周に沿ってＮｉ成膜３の周囲を囲む。表面酸化膜５は、おもて面電極２とパッシベーション膜４との間をおもて面電極２の端部まで延在する。表面酸化膜５は、おもて面電極２の表面のうち、Ｎｉ成膜３が形成された部分を除く全面を覆う。すなわち、おもて面電極２の表面は、表面酸化膜５およびＮｉ成膜３で覆われており、おもて面電極２の表面は露出されていない。表面酸化膜５の表面にはんだ層６は形成されない。

【0044】

表面酸化膜５は、パッシベーション膜４や封止材（不図示）の密着力を向上させる機能を有する。また、表面酸化膜５は、おもて面電極２の腐食を防止するバリア膜として機能する。封止材は、半導体基板１が実装される半導体モジュールの樹脂ケース内に充填されて半導体基板１のおもて面および側面の全体を覆って、半導体基板１を外的要因（光や熱、湿気、塵、機械的外力等）から保護する機能を有する。封止材の材料として、例えばポリイミド等が用いられる。

【0045】

ポリイミドを材料とするパッシベーション膜４や封止材は、Ａｌを材料とするおもて面電極２への密着性が低い。また、おもて面電極２の、パッシベーション膜４や他の金属膜（ここではＮｉ成膜３）で覆われずに露出された表面は、例えば高湿環境下で腐食し、封止材との密着性が低くなる。パッシベーション膜４や封止材が剥離した箇所には半導体装置１０のパワーサイクルによって熱応力が集中し、さらに半導体装置１０のパワーサイクルで当該剥離の範囲が経時的に広がることで、半導体装置１０の寿命が短くなる。

【0046】

実施の形態１においては、おもて面電極２の表面に化学的に安定な表面酸化膜５が設けられている。当該表面酸化膜５によってパッシベーション膜４および封止材の密着力が高くなっている。このため、パッシベーション膜４および封止材の剥離が抑制され、パワーサイクル耐量を向上させることができる。パワーサイクル耐量とは、パワーサイクルで生じる熱応力による半導体装置１０の疲労や劣化の進行度合い（寿命）であり、半導体装置１０の動作条件や動作環境によって異なる。

【0047】

また、例えば、おもて面電極２が腐食した場合、おもて面電極２の腐食の過程で発生する電荷が蓄積されることで半導体基板１のおもて面側の電界分布が変化してしまうが、実施の形態１においては、パッシベーション膜４の開口部４ａの側壁から離れてＮｉ成膜３を配置しても、表面酸化膜５によっておもて面電極２は露出されないため、おもて面電極２の腐食を防止することができる。したがって、半導体基板１のおもて面側の電界分布が設計から変化することを抑制することができる。

【0048】

実施の形態１にかかる半導体装置の製造方法について説明する。図４～１１は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図４に示すように、炭化珪素からなる半導体基板１のおもて面側に、所定の素子構造（不図示）を形成する（第１工程）。次に、半導体基板１のおもて面の全面に、おもて面電極２となる例えばＡｌＳｉ等のＡｌ合金成膜（電極層）１１を形成する（第２工程）。

【0049】

次に、図５に示すように、スパッタリングにより、Ａｌ合金成膜１１の表面の全面にＮｉ成膜１２を形成（成膜）する（第５工程）。さらにＮｉ成膜１２の表面にスパッタリングにより金（Ａｕ）成膜を形成してもよいが、スパッタリングによってＡｕ膜（Ａｕ成膜）を形成することで半導体基板１の重金属汚染が起きる虞がある。このため、スパッタリングによるＡｕ成膜は形成しないことがよい。

【0050】

次に、図６に示すように、Ｎｉ成膜１２の表面に、金属配線のはんだ接合領域を覆うレジストマスク（レジスト膜）１３を形成する（第５工程）。次に、図７に示すように、レジストマスク１３を用いてエッチングによりＮｉ成膜１２を選択的に除去することで、後述するモジュール組み立て工程において金属配線がはんだ接合される部分（すなわちＮｉ成膜３）を残すとともに、当該Ｎｉ成膜３の周囲を囲むようにＡｌ合金成膜１１を露出させる（第５工程）。

【0051】

次に、図８に示すように、Ｎｉ成膜３のエッチングに用いた同一のレジストマスク１３をマスクとして用いて、例えば酸素（Ｏ₂）雰囲気でのプラズマ酸化または熱酸化により、Ａｌ合金成膜１１の露出面を酸化して表面酸化膜５を形成する（第６工程）。この酸化処理は、Ａｌ合金成膜１１の材料の融点未満の温度（例えば４００℃以下程度、好ましくは３００℃以下程度）で行う。そして、図９に示すように、レジストマスク１３を除去する（第６工程）。

【0052】

上述したようにＮｉ成膜３のエッチングに用いた同一のレジストマスク１３をマスクとして用いてＡｌ合金成膜１１の露出面を酸化することで、Ａｌ合金成膜１１の表面のうち、Ｎｉ成膜３を残した部分を除く全面に表面酸化膜５を自己整合に形成することができる。これによって、Ｎｉ成膜３に接してＮｉ成膜３の周囲を囲み、かつ外側（半導体基板１の端部側）へおもて面電極２の端部まで達する表面酸化膜５が形成される。

【0053】

次に、図１０に示すように、半導体基板１のおもて面に、おもて面電極２の形成領域を覆うレジストマスク１４を形成する。Ｎｉ成膜３の全体がレジストマスク１４に覆われる。次に、図１１に示すように、レジストマスク１４を用いてエッチングによりＡｌ合金成膜１１および表面酸化膜５を選択的に除去（パターニング）し、Ａｌ合金成膜１１のうち、おもて面電極２となる部分のみを残す。そして、レジストマスク１４を除去する。

【0054】

次に、一般的な方法により、半導体基板１のおもて面の全面にパッシベーション膜４形成して開口部４ａを開口し、開口部４ａの側壁から離れてＮｉ成膜３が配置されるように、おもて面電極２の電極パッドとなる部分を露出させる（第３，４工程）。おもて面電極２の表面はＮｉ成膜３を残した部分を除く全面を表面酸化膜５で覆われているため、パッシベーション膜４の開口部４ａの側壁とＮｉ成膜３との間に表面酸化膜５のみが露出される。

【0055】

次に、パッシベーション膜４を硬化（キュア）するための熱処理を行う。パッシベーション膜４のキュア温度は、パッシベーション膜４のキュアに最低限必要な例えば２５０℃以上で、かつ３００℃以下程度であることがよい。パッシベーション膜４のキュア温度を上記上限値以下とすることで、パッシベーション膜４のキュアによって発生する熱応力によるＮｉ成膜３でのクラック発生を防止することができる。

【0056】

また、Ｎｉ成膜３でのクラック発生防止のためにパッシベーション膜４のキュア温度を上記上限値以下程度として十分に高くすることができなくても、おもて面電極２の表面酸化膜５によってパッシベーション膜４の密着力が高くなっている。このため、パッシベーション膜４の剥離を抑制することができる。ここまでの工程で、図１，２に示す半導体装置１０が完成する。

【0057】

次に、一般的なモジュール組立工程により、半導体基板１（半導体装置１０）を樹脂ケース内の回路基板（不図示）上に実装して、おもて面電極２上のＮｉ成膜３に金属配線（不図示）をはんだ接合し、樹脂ケース内を例えばポリイミド等の封止材で充填する。金属配線のはんだ接合時、はんだの濡れ広がりはＮｉ成膜３上で止まり、Ｎｉ成膜３上にのみ、はんだ層６が形成される。これによって、図３に示す半導体モジュールが完成する。

【0058】

上述したようにパッシベーション膜４の開口部４ａの側壁から離れてＮｉ成膜３が配置される。これによって、おもて面電極２への金属配線のはんだ接合時に、はんだの濡れ広がりをＮｉ成膜３上で止めることができる。また、はんだの濡れ広がりがＮｉ成膜３上から外側へ広がっても、パッシベーション膜４の開口部４ａの側壁とＮｉ成膜３との間は絶縁膜（表面酸化膜５）であるため、はんだ層６はＮｉ成膜３上にのみ形成される。

【0059】

以上、説明したように、実施の形態１によれば、おもて面電極のパッシベーション膜の開口部に露出された部分（おもて面電極の電極パッドとなる部分）の表面上に、パッシベーション膜の開口部の側壁から離れて、はんだ濡れ性の高いＮｉ成膜が設けられている。このおもて面電極上のＮｉ成膜に金属配線がはんだ接合される。また、Ａｌを材料としたおもて面電極の表面は、Ｎｉ成膜を形成した部分を除く全面を、おもて面電極の表面を意図的に酸化して形成された絶縁膜（表面酸化膜）で覆われている。おもて面電極とパッシベーション膜および封止材との間に、おもて面電極の表面酸化膜が介在する。

【0060】

金属配線のはんだ接合時、はんだの濡れ広がりはＮｉ成膜上で止まる。Ｎｉ成膜上からパッシベーション膜側へはんだが濡れ広がっても、パッシベーション膜の開口部の側壁とＮｉ成膜との間におもて面電極の表面酸化膜が露出するため、Ｎｉ成膜上にのみはんだ層が形成され、従来構造（図１９参照）のように、半導体装置のパワーサイクルによるおもて面電極の表面への局所的な応力集中箇所となる３重点（パッシベーション膜、めっき膜およびはんだ層が１つの点で接する箇所）は形成されない。したがって、パワーサイクル耐量を向上させることができる。

【0061】

また、おもて面電極の表面酸化膜によってパッシベーション膜および封止材との密着性が高くなっている。このため、パッシベーション膜のキュア温度を十分に高くすることができなくても、パッシベーション膜の剥離を抑制することができる。また、おもて面電極の表面酸化膜によっておもて面電極の腐食を抑制することができるため、封止材の剥離を抑制することができる。このように、半導体装置のパワーサイクルによって局所的に応力が集中する箇所（パッシベーション膜および封止材の剥離箇所）が生じにくい。したがって、パワーサイクル耐量を向上させることができる。

【0062】

（実施の形態２）
実施の形態２にかかる半導体装置の製造方法について説明する。実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトは実施の形態１（図１参照）と同様である。図１２は、実施の形態２にかかる半導体装置の構造を示す断面図である。図１２には、図１の切断線Ａ－Ａ’における断面構造を示す。図１３～１７は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。実施の形態２にかかる半導体装置２０のおもて面電極２に金属配線をはんだ接合した状態は、図３のＮｉ成膜３および表面酸化膜５を図１２のめっき膜２１および表面酸化膜２２に代えたものと同様である。

【0063】

図１２に示す実施の形態２にかかる半導体装置２０の製造方法が実施の形態１にかかる半導体装置１０（図１，２参照）の製造方法と異なる点は、スパッタリングによるＮｉ成膜３に代えて、めっき処理によってＮｉめっき膜等のめっき膜（金属膜）２１を形成した点である。めっき膜２１は、実施の形態１のＮｉ成膜３と同様に、パッシベーション膜４の開口部４ａ内においておもて面電極２上に、パッシベーション膜４の開口部４ａの側壁から離れて配置される。めっき膜２１は、例えば、Ｎｉめっき膜およびＡｕめっき膜をこの順に積層してなる積層膜（図１２，１６，１７には「Ｎｉ／Ａｕ」と図示）である。

【0064】

めっき膜２１の表面に、はんだ層６を介して金属配線が接合される。めっき膜２１によって、おもて面電極２の表面のはんだ濡れ性が向上し、おもて面電極２への金属配線のはんだ接合性が向上される。めっき膜２１をパッシベーション膜４の開口部４ａの側壁から離れて配置することで、めっき膜２１上にのみはんだ層６が形成され、はんだ層６とパッシベーション膜４とが接触しない。めっき膜２１とパッシベーション膜４との間に、おもて面電極２の表面を意図的に酸化させて形成した表面酸化膜２２（ハッチング部分）が設けられている。表面酸化膜２２は、おもて面電極２とパッシベーション膜４との間には設けられていない。

【0065】

具体的には、まず、実施の形態１と同様に、所定の素子構造（不図示）の形成（第１工程）と、おもて面電極２となるＡｌ合金成膜１１の形成（第２工程）と、を順に行う（図４参照）。次に、図１３に示すように、一般的な方法により、Ａｌ合金成膜１１をエッチングして選択的に除去（パターニング）し、Ａｌ合金成膜１１のうち、おもて面電極２となる部分のみを残す。次に、図１４に示すように、次に、一般的な方法により、半導体基板１のおもて面の全面にパッシベーション膜４を形成して開口部４ａを開口し、おもて面電極２の電極パッドとなる部分を露出させる（第３，４工程）。

【0066】

そして、パッシベーション膜４を硬化（キュア）するための熱処理を行う。パッシベーション膜４のキュアを段階的に行ってもよい（ステップキュア）。パッシベーション膜４キュア温度（ステップキュアの場合は後工程であるポストキュア（Ｐｏｓｔｃｕｒｅ）温度）は、例えば２５０℃以上である。パッシベーション膜４のキュア後（ステップキュアの場合はポストキュア後）にめっき膜２１を形成する場合、パッシベーション膜４のキュア温度（ステップキュアの場合はポストキュア温度）を例えば３８０℃程度に十分に高くすることができる。

【0067】

次に、図１５に示すように、半導体基板１のおもて面に、めっき膜２１の形成領域を開口したレジストマスク（レジスト膜）３１を形成する（第５工程）。レジストマスク３１は、表面酸化膜２２の形成領域を覆い、パッシベーション膜４の開口部４ａの側壁全面に接する。レジストマスク３１は、パッシベーション膜４を覆ってもよい。レジストマスク３１によって、おもて面電極２の電極パッドとなる部分の露出面積が小さくなる。レジストマスク３１は、パッシベーション膜４のキュア前で形成されてもよいが、パッシベーション膜４のキュア後に形成されることがよい。

【0068】

次に、図１６に示すように、一般的なめっき処理により、めっき膜２１として、Ｎｉめっき膜およびＡｕめっき膜をこの順に形成する（第５工程）。めっき膜２１は、おもて面電極２の露出面上（すなわち、おもて面電極２のレジストマスク３１の開口部３１ａに露出する部分）のみに形成される。めっき処理によってＡｕ膜（Ａｕめっき膜）を形成することで、半導体基板１の重金属汚染を防止することができる。このため、おもて面電極２への金属配線のはんだ接合性を向上させるための金属膜の最表面を、はんだ濡れ性および耐腐食性の高いＡｕ膜（Ａｕめっき膜）とすることができる。

【0069】

そして、図１７に示すように、レジストマスク３１を除去する（第５工程）。これによって、レジストマスク３１の幅（レジストマスク３１の開口部３１ａの側壁からパッシベーション膜４の開口部４ａの側壁までのレジスト厚さ）分だけ、パッシベーション膜４の開口部４ａの側壁とめっき膜２１との間に隙間が生じ、当該隙間におもて面電極２が露出される。レジストマスク３１の形成に代えて、高温度（例えば２５０℃以上程度）でのキュアによるパッシベーション膜４の熱収縮を利用して、パッシベーション膜４の開口部４ａの側壁とめっき膜２１との間におもて面電極２を露出させてもよい。この場合、例えば、次のようにパッシベーション膜４をステップキュアすればよい。

【0070】

高温度でのキュアによるパッシベーション膜４の熱収縮を利用する場合、例えば、開口部４ａを形成したパッシベーション膜４への前処理であるプレキュア（Ｐｒｅｃｕｒｅ：仮キュア）後、パッシベーション膜４の開口部４ａに露出するおもて面電極２の全面にめっき膜２１を形成する。その後、高温度でのポストキュアによってパッシベーション膜４が熱収縮してめっき膜２１から離れる方向に後退する。これによって、パッシベーション膜４の開口部４ａの側壁とめっき膜２１との間に隙間が生じ、当該隙間におもて面電極２が露出される。この場合、めっき膜２１でのクラック発生を防止するために、パッシベーション膜４のポストキュア温度は、例えば３００℃以下程度であることがよい。

【0071】

次に、めっき膜２１およびパッシベーション膜４をマスクとして用いておもて面電極２の露出面を酸化する（第６工程）。表面酸化膜２２を形成するための酸化処理条件は、実施の形態１の表面酸化膜５を形成するための酸化処理条件と同じである。これによって、めっき膜２１とパッシベーション膜４との間においておもて面電極２の全面に表面酸化膜２２が自己整合に形成される。めっき膜２１の最表面がＡｕめっき膜であることで、めっき膜２１は酸化されない。ここまでの工程で、図１２に示す半導体装置２０が完成する。その後、実施の形態１と同様に一般的なモジュール組立工程を行うことで、実施の形態１と同様に半導体モジュールが完成する。

【0072】

以上、説明したように、実施の形態２によれば、めっき処理を用いておもて面電極の表面のはんだ濡れ性を向上させる金属膜として形成した場合においても、パッシベーション膜の開口部の側壁とＮｉ成膜との間においておもて面電極の表面が絶縁膜（表面酸化膜）で覆われるため、実施の形態１と同様の効果を得ることができる。

【0073】

（実施の形態３）
実施の形態３にかかる半導体装置として、上述した実施の形態１，２にかかる半導体装置の製造方法を適用して作製（製造）された半導体装置の構造例について説明する。このため、実施の形態３にかかる半導体装置（以下、半導体装置１０，２０とする）を半導体基板１のおもて面側から見た全体のレイアウトは図１に示されている。図１８は、実施の形態３にかかる半導体装置の構造を示す断面図である。

【0074】

図１８には、活性領域に隣接して配置される同一構造の複数の単位セル（素子の機能単位）のうちの、パッシベーション膜４に覆われた１つの単位セルを示す。すなわち、パッシベーション膜４に覆われた単位セルの最表面はパッシベーション膜４であり、パッシベーション膜４の開口部４ａ（図２，１２参照）に配置された単位セルの最表面は実施の形態１のＮｉ成膜３（もしくは実施の形態２のめっき膜２１）または表面酸化膜５である。

【0075】

図１８に示す実施の形態３にかかる半導体装置１０，２０は、活性領域において半導体基板１のおもて面側にトレンチゲート構造（実施の形態１，２のおもて面電極２が電気的に接続される所定の素子構造に相当）を備えた縦型ＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳゲートを備えたＭＯＳ型電界効果トランジスタ）である。

【0076】

半導体基板１は、炭化珪素からなるｎ⁺型出発基板４１のおもて面上にｎ^-型ドリフト領域５２およびｐ型ベース領域５３となる各エピタキシャル層４２，４３を順にエピタキシャル成長させてなる。半導体基板１は、ｐ型エピタキシャル層４３側の主面をおもて面とし、ｎ⁺型出発基板４１側の主面を裏面とする。ｎ⁺型出発基板４１は、ｎ⁺型ドレイン領域５１である。

【0077】

活性領域において半導体基板１のおもて面側には、ｐ型ベース領域５３、ｎ⁺型ソース領域５４、ｐ⁺⁺型コンタクト領域５５、ゲートトレンチ５６、ゲート絶縁膜５７およびゲート電極５８で構成されたトレンチゲート構造のＭＯＳゲートが設けられている。ｐ型ベース領域５３は、ｐ型エピタキシャル層４３の、ｎ⁺型ソース領域５４およびｐ⁺⁺型コンタクト領域５５を除く部分である。

【0078】

ｎ⁺型ソース領域５４およびｐ⁺⁺型コンタクト領域５５は、ｐ型エピタキシャル層４３にイオン注入により形成された拡散領域である。ｎ⁺型ソース領域５４およびｐ⁺⁺型コンタクト領域５５は、半導体基板１のおもて面とｐ型ベース領域５３との間に、ｐ型ベース領域５３に接してそれぞれ選択的に設けられ、半導体基板１のおもて面でソース電極６１にオーミック接触する。

【0079】

ｎ⁺型ソース領域５４は、ゲートトレンチ５６の側壁でゲート絶縁膜５７に接する。ｐ⁺⁺型コンタクト領域５５は、ｎ⁺型ソース領域５４よりもゲートトレンチ５６から離れて配置されている。ｐ⁺⁺型コンタクト領域５５は設けられていなくてもよい。ｐ⁺⁺型コンタクト領域５５を設けない場合、ｐ⁺⁺型コンタクト領域５５に代えて、ｐ型ベース領域５３が半導体基板１のおもて面に達する。

【0080】

半導体基板１の内部において、ｐ型ベース領域５３とｎ⁺型ドレイン領域５１（ｎ⁺型出発基板４１）との間に、ｎ⁺型ドレイン領域５１に接してｎ^-型ドリフト領域５２（ｎ^-型エピタキシャル層４２）が設けられている。ゲートトレンチ５６は、深さ方向に半導体基板１のおもて面からｎ⁺型ソース領域５４およびｐ型ベース領域５３を介してｎ^-型エピタキシャル層４２の内部で終端している。

【0081】

ゲートトレンチ５６の内部に、ゲート絶縁膜５７を介してゲート電極５８が設けられている。ｐ型ベース領域５３とｎ^-型ドリフト領域５２との間において、ゲートトレンチ５６の底面よりもｎ⁺型ドレイン領域５１側に深い位置に、ｎ型電流拡散領域（不図示）およびｐ⁺型領域５９が設けられてもよい。ｎ型電流拡散領域およびｐ⁺型領域５９は、ｎ^-型エピタキシャル層４２にイオン注入により形成された拡散領域である。

【0082】

ｎ型電流拡散領域は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（ＣＳＬ：Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ）である。ｎ型電流拡散領域は、ｐ⁺型領域５９およびゲートトレンチ５６に隣接し、上面（ｎ⁺型ソース領域５４側の面）でｐ型ベース領域５３に接し、下面（ｎ⁺型ドレイン領域５１側の面）でｎ^-型ドリフト領域５２に接する。

【0083】

ｐ⁺型領域５９は、図示省略する部分でソース電極６１に電気的に接続されており、ＭＯＳＦＥＴのオフ時に空乏化して（もしくはｎ型電流拡散領域を空乏化させて、またはその両方）、ゲートトレンチ５６の底面のゲート絶縁膜５７にかかる電界を緩和させる機能を有する。ｐ⁺型領域５９は、ｐ型ベース領域５３と離れて設けられ、深さ方向にゲートトレンチ５６の底面に対向する。

【0084】

ｐ⁺型領域５９は、ゲートトレンチ５６の底面でゲート絶縁膜５７に接してもよいし、ゲートトレンチ５６から離れていてもよい。互いに隣り合うゲートトレンチ５６間（互いに隣り合う単位セル間）において、ゲートトレンチ５６の底面よりもｎ⁺型ドレイン領域５１側に深い位置に、ｐ型ベース領域５３に接し、かつゲートトレンチ５６およびｐ⁺型領域５９と離れてｐ⁺型領域が設けられてもよい。

【0085】

この互いに隣り合うゲートトレンチ５６間のｐ⁺型領域も、ＭＯＳＦＥＴのオフ時に空乏化して（もしくはｎ型電流拡散領域を空乏化させて、またはその両方）、ゲートトレンチ５６の底面のゲート絶縁膜５７にかかる電界を緩和させる機能を有する。このｐ⁺型領域、ｐ⁺型領域５９およびｎ型電流拡散領域が設けられている場合、ｎ^-型エピタキシャル層４２の、これらの領域を除く部分がｎ^-型ドリフト領域５２である。

【0086】

層間絶縁膜６０は、半導体基板１のおもて面のほぼ全面に設けられ、すべてのゲート電極５８を覆う。層間絶縁膜６０のコンタクトホール６０ａに、ｎ⁺型ソース領域５４およびｐ⁺⁺型コンタクト領域５５が露出されている。ソース電極６１は、コンタクトホール６０ａを介して半導体基板１にオーミック接触して、ｎ⁺型ソース領域５４、ｐ⁺⁺型コンタクト領域５５およびｐ型ベース領域５３に電気的に接続されている。

【0087】

ソース電極６１は、実施の形態１，２のおもて面電極２に相当する。ゲートパッド７（図１参照）は、活性領域において半導体基板１のおもて面上に、層間絶縁膜６０を介して設けられている。ゲートパッド７（図１参照）は、ソース電極６１と同じ階層にソース電極６１と離れて設けられている。ゲートパッド７には、ゲート電極５８が電気的に接続されている。

【0088】

パッシベーション膜６２は、半導体基板１のおもて面の最表面（すなわちソース電極６１および層間絶縁膜６０の表面）の略全面を覆って、半導体基板１のおもて面を保護する表面保護膜である。パッシベーション膜６２は、実施の形態１，２のパッシベーション膜４に相当する。ソース電極６１の、パッシベーション膜６２の開口部（実施の形態１，２の開口部４ａに相当）に露出する部分はソースパッド（電極パッド）として機能する。

【0089】

ソース電極６１の、パッシベーション膜６２の開口部に露出する部分に、パッシベーション膜６２の開口部の側壁から離れて、実施の形態１のＮｉ成膜３（図２参照）または実施の形態２のめっき膜２１が設けられている。ソース電極６１の表面は、Ｎｉ成膜３（もしくはめっき膜２１）を形成した部分を除いて、ソース電極６１の表面を意図的に酸化して形成された表面酸化膜５（図２，１２参照）で覆われている。

【0090】

表面酸化膜５は、少なくともパッシベーション膜６２とＮｉ成膜３（もしくはめっき膜２１）との間にソース電極６１の表面に設けられている。半導体基板１の裏面（ｎ⁺型出発基板４１の裏面）全面に、ドレイン電極６３が設けられている。ドレイン電極６３は、半導体基板１の裏面にオーミック接触して、ｎ⁺型ドレイン領域５１（ｎ⁺型出発基板４１）に電気的に接続されている。

【0091】

以上、説明したように、実施の形態３によれば、実施の形態１，２にかかる半導体装置の製造方法によって作製することができる。

【0092】

以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、トレンチゲート構造に代えて、プレーナゲート構造が設けられていてもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

【産業上の利用可能性】

【0093】

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に高湿環境下で用いる半導体装置に適している。

【符号の説明】

【0094】

１ 半導体基板
２ おもて面電極
３，１２ Ｎｉ成膜
４，６２ パッシベーション膜
４ａ パッシベーション膜の開口部
５，２２ おもて面電極の表面酸化膜
６ はんだ層
７ ゲートパッド
１０，２０ 半導体装置
１１ Ａｌ合金成膜
１３，１４，３１ レジストマスク
２１ めっき膜
３１ａ レジストマスクの開口部
４１ ｎ⁺型出発基板
４２ ｎ^-型エピタキシャル層
４３ ｐ型エピタキシャル層
５１ ｎ⁺型ドレイン領域
５２ ｎ^-型ドリフト領域
５３ ｐ型ベース領域
５４ ｎ⁺型ソース領域
５５ ｐ⁺⁺型コンタクト領域
５６ ゲートトレンチ
５７ ゲート絶縁膜
５８ ゲート電極
５９ ｐ⁺型領域
６０ 層間絶縁膜
６０ａ 層間絶縁膜のコンタクトホール
６１ ソース電極
６３ ドレイン電極
ｔ１ おもて面電極の表面酸化膜の厚さ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】