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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044223
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置及びその製造方法
(51)【国際特許分類】
G11C 29/00 20060101AFI20240326BHJP
G11C 5/04 20060101ALI20240326BHJP
【ＦＩ】
G11C29/00 476
G11C5/04 200
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022149626
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】長島 良樹
【テーマコード（参考）】
5L206
【Ｆターム（参考）】
5L206AA19
5L206EE08
5L206HH02
(57)【要約】
【課題】好適に製造可能な半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置は、積層方向に積層され、第１メモリダイ及び第２メモリダイを含む複数のメモリダイと、第１メモリダイに電源電圧を供給可能な第１電圧供給線と、第１電圧供給線に接続された第１スイッチ素子と、第２メモリダイに電源電圧を供給可能な第２電圧供給線と、第２電圧供給線に接続された第２スイッチ素子と、第１スイッチ素子を介して第１電圧供給線に電気的に接続され第２スイッチ素子を介して第２電圧供給線に電気的に接続された電源配線と、を備える。第１電圧供給線は、第１メモリダイに接続され、第２メモリダイに接続されていない。第２電圧供給線は、第２メモリダイに接続され、第１メモリダイに接続されていない。第１スイッチ素子及び第２スイッチ素子は、独立して制御可能に構成されている。
【選択図】図５
【解決手段】半導体記憶装置は、積層方向に積層され、第１メモリダイ及び第２メモリダイを含む複数のメモリダイと、第１メモリダイに電源電圧を供給可能な第１電圧供給線と、第１電圧供給線に接続された第１スイッチ素子と、第２メモリダイに電源電圧を供給可能な第２電圧供給線と、第２電圧供給線に接続された第２スイッチ素子と、第１スイッチ素子を介して第１電圧供給線に電気的に接続され第２スイッチ素子を介して第２電圧供給線に電気的に接続された電源配線と、を備える。第１電圧供給線は、第１メモリダイに接続され、第２メモリダイに接続されていない。第２電圧供給線は、第２メモリダイに接続され、第１メモリダイに接続されていない。第１スイッチ素子及び第２スイッチ素子は、独立して制御可能に構成されている。
【選択図】図５
【特許請求の範囲】
【請求項1】
積層方向に積層され、第１メモリダイ及び第２メモリダイを含む複数のメモリダイと、
前記第１メモリダイに接続され、前記第２メモリダイに接続されておらず、前記第１メモリダイに電源電圧を供給可能な第１電圧供給線と、
前記第１電圧供給線に接続された第１スイッチ素子と、
前記第２メモリダイに接続され、前記第１メモリダイに接続されておらず、前記第２メモリダイに前記電源電圧を供給可能な第２電圧供給線と、
前記第２電圧供給線に接続された第２スイッチ素子と、
前記第１スイッチ素子を介して前記第１電圧供給線に電気的に接続され、前記第２スイッチ素子を介して前記第２電圧供給線に電気的に接続された電源配線と
を備え、
前記第１スイッチ素子及び前記第２スイッチ素子が、独立して制御可能に構成されている
半導体記憶装置。
前記第１メモリダイに接続され、前記第２メモリダイに接続されておらず、前記第１メモリダイに電源電圧を供給可能な第１電圧供給線と、
前記第１電圧供給線に接続された第１スイッチ素子と、
前記第２メモリダイに接続され、前記第１メモリダイに接続されておらず、前記第２メモリダイに前記電源電圧を供給可能な第２電圧供給線と、
前記第２電圧供給線に接続された第２スイッチ素子と、
前記第１スイッチ素子を介して前記第１電圧供給線に電気的に接続され、前記第２スイッチ素子を介して前記第２電圧供給線に電気的に接続された電源配線と
を備え、
前記第１スイッチ素子及び前記第２スイッチ素子が、独立して制御可能に構成されている
半導体記憶装置。
【請求項2】
前記複数のメモリダイは、それぞれ、複数のボンディングパッド電極を備え、
前記第１電圧供給線は、前記複数のボンディングパッド電極のうちの１つであり、前記第１メモリダイに含まれるものに接続された第１ボンディングワイヤであり、
前記第２電圧供給線は、前記複数のボンディングパッド電極のうちの１つであり、前記第２メモリダイに含まれるものに接続された第２ボンディングワイヤである
請求項１記載の半導体記憶装置。
前記第１電圧供給線は、前記複数のボンディングパッド電極のうちの１つであり、前記第１メモリダイに含まれるものに接続された第１ボンディングワイヤであり、
前記第２電圧供給線は、前記複数のボンディングパッド電極のうちの１つであり、前記第２メモリダイに含まれるものに接続された第２ボンディングワイヤである
請求項１記載の半導体記憶装置。
【請求項3】
基板を更に備え、
前記基板は、
前記第１ボンディングワイヤに接続された第１ボンディングパッド電極と、
前記第２ボンディングワイヤに接続された第２ボンディングパッド電極と
を備え、
前記第１ボンディングパッド電極及び前記第２ボンディングパッド電極は、前記第１メモリダイ及び前記第２メモリダイに対して、前記積層方向と交差する第１方向の一方側に設けられている
請求項２記載の半導体記憶装置。
前記基板は、
前記第１ボンディングワイヤに接続された第１ボンディングパッド電極と、
前記第２ボンディングワイヤに接続された第２ボンディングパッド電極と
を備え、
前記第１ボンディングパッド電極及び前記第２ボンディングパッド電極は、前記第１メモリダイ及び前記第２メモリダイに対して、前記積層方向と交差する第１方向の一方側に設けられている
請求項２記載の半導体記憶装置。
【請求項4】
前記第１ボンディングワイヤの前記積層方向から見た延伸方向は、前記第２ボンディングワイヤの前記積層方向から見た延伸方向と異なる
請求項３記載の半導体記憶装置。
請求項３記載の半導体記憶装置。
【請求項5】
基板を更に備え、
前記基板は、
前記第１ボンディングワイヤに接続された第１ボンディングパッド電極と、
前記第２ボンディングワイヤに接続された第２ボンディングパッド電極と
を備え、
前記第１ボンディングパッド電極は、前記第１メモリダイに対して、前記積層方向と交差する第１方向の一方側に設けられ、
前記第２ボンディングパッド電極は、前記第２メモリダイに対して、前記第１方向の他方側に設けられている
請求項２記載の半導体記憶装置。
前記基板は、
前記第１ボンディングワイヤに接続された第１ボンディングパッド電極と、
前記第２ボンディングワイヤに接続された第２ボンディングパッド電極と
を備え、
前記第１ボンディングパッド電極は、前記第１メモリダイに対して、前記積層方向と交差する第１方向の一方側に設けられ、
前記第２ボンディングパッド電極は、前記第２メモリダイに対して、前記第１方向の他方側に設けられている
請求項２記載の半導体記憶装置。
【請求項6】
前記第１ボンディングワイヤ及び前記第２ボンディングワイヤは、前記積層方向から見て、前記第１方向に延伸する
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
前記第１スイッチ素子及び前記第２スイッチ素子に電気的に接続されたスイッチ制御回路と、
前記第１メモリダイ、前記第２メモリダイ及び前記スイッチ制御回路に電気的に接続された第１信号供給線と、
前記第１メモリダイ、前記第２メモリダイ及び前記スイッチ制御回路に電気的に接続された第２信号供給線と
を備える請求項１記載の半導体記憶装置。
前記第１メモリダイ、前記第２メモリダイ及び前記スイッチ制御回路に電気的に接続された第１信号供給線と、
前記第１メモリダイ、前記第２メモリダイ及び前記スイッチ制御回路に電気的に接続された第２信号供給線と
を備える請求項１記載の半導体記憶装置。
【請求項8】
前記第１信号供給線は、前記スイッチ制御回路を制御するイネーブル信号を転送し、
前記第２信号供給線は、前記複数のメモリダイの少なくとも１つに対応するアドレス信号を転送する
請求項７記載の半導体記憶装置。
前記第２信号供給線は、前記複数のメモリダイの少なくとも１つに対応するアドレス信号を転送する
請求項７記載の半導体記憶装置。
【請求項9】
前記複数のメモリダイに電気的に接続されたコントローラダイを備え、
前記コントローラダイは、前記第１スイッチ素子及び前記第２スイッチ素子に電気的に接続されている
請求項１記載の半導体記憶装置。
前記コントローラダイは、前記第１スイッチ素子及び前記第２スイッチ素子に電気的に接続されている
請求項１記載の半導体記憶装置。
【請求項10】
前記複数のメモリダイは、第３メモリダイ及び第４メモリダイを含み、
前記第１電圧供給線は、前記第３メモリダイに接続され、前記第４メモリダイに接続されておらず、前記第３メモリダイに前記電源電圧を供給可能であり、
前記第２電圧供給線は、前記第４メモリダイに接続され、前記第３メモリダイに接続されておらず、前記第４メモリダイに前記電源電圧を供給可能である
請求項１記載の半導体記憶装置。
前記第１電圧供給線は、前記第３メモリダイに接続され、前記第４メモリダイに接続されておらず、前記第３メモリダイに前記電源電圧を供給可能であり、
前記第２電圧供給線は、前記第４メモリダイに接続され、前記第３メモリダイに接続されておらず、前記第４メモリダイに前記電源電圧を供給可能である
請求項１記載の半導体記憶装置。
【請求項11】
積層方向に積層され、第１メモリダイ及び第２メモリダイを含む複数のメモリダイと、
前記複数のメモリダイに電気的に接続された電源配線と
を備える半導体記憶装置に対して、
前記第１メモリダイ及び前記第２メモリダイの一方に対して電源電圧を供給し、且つ、他方に前記電源電圧を供給しない状態で、前記電源配線に流れる電流を測定し、
前記電流の大きさに応じて、前記第１メモリダイ及び前記第２メモリダイの一方又は双方を、前記電源配線から電気的に切り離された状態に維持する
半導体記憶装置の製造方法。
前記複数のメモリダイに電気的に接続された電源配線と
を備える半導体記憶装置に対して、
前記第１メモリダイ及び前記第２メモリダイの一方に対して電源電圧を供給し、且つ、他方に前記電源電圧を供給しない状態で、前記電源配線に流れる電流を測定し、
前記電流の大きさに応じて、前記第１メモリダイ及び前記第２メモリダイの一方又は双方を、前記電源配線から電気的に切り離された状態に維持する
半導体記憶装置の製造方法。
【請求項12】
前記複数のメモリダイの一部に対して前記電源電圧を供給し、且つ、それ以外のメモリダイに前記電源電圧を供給しない状態で、前記電源配線に流れる電流を測定し、
前記電流がしきい値よりも大きい場合には、前記複数のメモリダイの一部を、前記電源配線から電気的に切り離された状態に維持する
請求項１１記載の半導体記憶装置の製造方法。
前記電流がしきい値よりも大きい場合には、前記複数のメモリダイの一部を、前記電源配線から電気的に切り離された状態に維持する
請求項１１記載の半導体記憶装置の製造方法。
【請求項13】
前記複数のメモリダイに前記電源電圧を供給している状態で、前記電源配線に流れる第１電流を測定し、
前記複数のメモリダイの一部に対して前記電源電圧を供給せず、且つ、それ以外のメモリダイに前記電源電圧を供給している状態で、前記電源配線に流れる第２電流を測定し、
前記第１電流と前記第２電流との差がしきい値よりも大きい場合には、前記複数のメモリダイの一部を、前記電源配線から電気的に切り離された状態に維持する
請求項１１記載の半導体記憶装置の製造方法。
前記複数のメモリダイの一部に対して前記電源電圧を供給せず、且つ、それ以外のメモリダイに前記電源電圧を供給している状態で、前記電源配線に流れる第２電流を測定し、
前記第１電流と前記第２電流との差がしきい値よりも大きい場合には、前記複数のメモリダイの一部を、前記電源配線から電気的に切り離された状態に維持する
請求項１１記載の半導体記憶装置の製造方法。
【請求項14】
前記複数のメモリダイのうち、前記電源配線から電気的に切り離された状態に維持されたものの数、又は、前記電源配線から電気的に切り離された状態に維持されていないものの数に応じて、前記半導体記憶装置を分類する
請求項１１記載の半導体記憶装置の製造方法。
請求項１１記載の半導体記憶装置の製造方法。
【請求項15】
複数のメモリダイと、
前記複数のメモリダイに電気的に接続された電源配線と
を備え、
前記複数のメモリダイのうちの一部を前記電源配線から電気的に切り離す第１動作を実行可能に構成され、
前記複数のメモリダイから、前記第１動作を実行するものを少なくとも一つ指定する第１アドレス情報を含む第１のコマンドセットと、
前記複数のメモリダイから、前記第１動作によって前記電源配線から電気的に切り離されるものを少なくとも一つ指定する第２アドレス情報を含む第２のコマンドセットと
の入力に応じて、前記第１動作を実行する
半導体記憶装置。
前記複数のメモリダイに電気的に接続された電源配線と
を備え、
前記複数のメモリダイのうちの一部を前記電源配線から電気的に切り離す第１動作を実行可能に構成され、
前記複数のメモリダイから、前記第１動作を実行するものを少なくとも一つ指定する第１アドレス情報を含む第１のコマンドセットと、
前記複数のメモリダイから、前記第１動作によって前記電源配線から電気的に切り離されるものを少なくとも一つ指定する第２アドレス情報を含む第２のコマンドセットと
の入力に応じて、前記第１動作を実行する
半導体記憶装置。
【請求項16】
前記複数のメモリダイのうちの一部を前記電源配線と導通させる第２動作を実行可能に構成され、
前記複数のメモリダイから、前記第２動作を実行するものを少なくとも一つ指定する第３アドレス情報を含む第３のコマンドセットと、
前記複数のメモリダイから、前記第２動作によって前記電源配線と導通するものを少なくとも一つ指定する第４アドレス情報を含む第４のコマンドセットと
の入力に応じて、前記第２動作を実行する
請求項１５記載の半導体記憶装置。
前記複数のメモリダイから、前記第２動作を実行するものを少なくとも一つ指定する第３アドレス情報を含む第３のコマンドセットと、
前記複数のメモリダイから、前記第２動作によって前記電源配線と導通するものを少なくとも一つ指定する第４アドレス情報を含む第４のコマンドセットと
の入力に応じて、前記第２動作を実行する
請求項１５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
実装基板と、実装基板に積層方向に積層された複数のメモリダイと、これら複数のメモリダイに電気的に接続され、これら複数のメモリダイに電源電圧を供給可能なボンディングワイヤ等の電圧供給線と、を備える半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０９１９３０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
好適に製造可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、積層方向に積層され、第１メモリダイ及び第２メモリダイを含む複数のメモリダイと、第１メモリダイに電源電圧を供給可能な第１電圧供給線と、第１電圧供給線に接続された第１スイッチ素子と、第２メモリダイに電源電圧を供給可能な第２電圧供給線と、第２電圧供給線に接続された第２スイッチ素子と、第１スイッチ素子を介して第１電圧供給線に電気的に接続され第２スイッチ素子を介して第２電圧供給線に電気的に接続された電源配線と、を備える。第１電圧供給線は、第１メモリダイに接続され、第２メモリダイに接続されていない。第２電圧供給線は、第２メモリダイに接続され、第１メモリダイに接続されていない。第１スイッチ素子及び第２スイッチ素子は、独立して制御可能に構成されている。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】第１実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な側面図である。
【図3】同構成例を示す模式的な平面図である。
【図4】同構成例を示す模式的な平面図である。
【図5】同メモリパッケージＰＫＧの一部の構成を示す模式的なブロック図である。
【図6】第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【図7】第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【図8】第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【図9】待機電流の大きいメモリダイＭＤの特定方法について説明するための模式的なフローチャートである。
【図10】待機電流の大きいメモリダイＭＤの他の特定方法について説明するための模式的なフローチャートである。
【図11】メモリパッケージＰＫＧの製造工程において、出荷前に行われるテスト方法について説明するための模式的なフローチャートである。
【図12】同テスト方法について説明するための模式的なフローチャートである。
【図13】第２実施形態に係るメモリシステム２０の構成を示す模式的なブロック図である。
【図14】第２実施形態に係るメモリパッケージＰＫＧ２の構成例を示す模式的な側面図である。
【図15】同構成例を示す模式的な平面図である。
【図16】第３実施形態に係るメモリパッケージＰＫＧ３の一部の構成を示す模式的なブロック図である。
【図17】第４実施形態に係るメモリパッケージＰＫＧ４の構成例を示す模式的な平面図である。
【図18】メモリパッケージＰＫＧ４の一部の構成を示す模式的なブロック図である。
【図19】第５実施形態に係るメモリパッケージＰＫＧ５の構成例を示す模式的な側面図である。
【図20】同構成例を示す模式的な平面図である。
【図21】メモリパッケージＰＫＧ５の一部の構成を示す模式的なブロック図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを含むメモリパッケージを意味することがある。メモリパッケージは、コントローラダイを含んでいても良いし、コントローラダイを含んでいなくても良い。また、ＳＳＤ（Solid State Drive）等の、メモリパッケージと、メモリパッケージの外部に設けられたコントローラダイと、を含む構成を意味することもある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はスイッチ素子等を介して接続されていても良い。例えば、３つのスイッチ素子を直列に接続した場合には、２つ目のスイッチ素子がＯＦＦ状態であったとしても、１つ目のスイッチ素子は３つ目のスイッチ素子に「電気的に接続」されている。
【0010】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0011】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がスイッチ素子等を含んでおり、このスイッチ素子等が２つの配線の間の電流経路に設けられており、このスイッチ素子等がＯＮ状態となることを意味する事がある。
【0012】
また、本明細書において、回路等が２つの配線等を「電気的に切り離す」と言った場合には、例えば、この回路等がスイッチ素子等を含んでおり、このスイッチ素子等が２つの配線の間の電流経路に設けられており、このスイッチ素子等がＯＦＦ状態となることを意味する事がある。
【0013】
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
【0014】
また、本明細書においては、基板の表面と交差する方向を積層方向と呼ぶ場合がある。また、積層方向と交差する所定の面に沿った方向を第１方向、この面に沿って第１方向と交差する方向を第２方向と呼ぶことがある。積層方向は、Ｚ方向と一致していても良いし、一致していなくても良い。また、第１方向及び第２方向は、Ｘ方向及びＹ方向のいずれかと対応していても良いし、対応していなくても良い。
【0015】
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
【0016】
また、本明細書においては、一部の信号を、ハイアクティブ信号（正論理信号）又はローアクティブ信号（負論理信号）として示している。ローアクティブ信号は、信号の名前の１文字目が、スラッシュ（“／”）である。本明細書において、どの信号をハイアクティブ信号とし、どの信号をローアクティブ信号とするかは、例として示すものであり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0017】
【0018】
メモリシステム１０は、ホストコンピュータ１１から送信された信号に応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、少なくとも一つのメモリパッケージＰＫＧと、コントローラダイＣＤと、を備える。
【0019】
メモリパッケージＰＫＧは、複数のメモリダイＭＤを含む。メモリダイＭＤは、ユーザデータを記憶する。
【0020】
コントローラダイＣＤは、複数のメモリダイＭＤ及びホストコンピュータ１１に接続される。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ等を備える。コントローラダイＣＤは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。コントローラダイＣＤの各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組み合わせ、のいずれかにより実現され得る。
【0021】
図２は、本実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な側面図である。図３は、同構成例を示す模式的な平面図である。説明の都合上、図２及び図３では一部の構成を省略する。例えば、図２及び図３では、説明の都合上、電源電圧の供給に用いるボンディングパッド電極Ｐ等を省略している。
【0022】
図２に示す様に、本実施形態に係るメモリパッケージＰＫＧは、実装基板（基板）ＭＳＢと、実装基板ＭＳＢにＺ方向に積層された４つのメモリダイＭＤと、を備える。尚、図示の例では、４つのメモリダイＭＤとして、メモリダイＭＤ０～ＭＤ３を例示している。実装基板ＭＳＢの上面のうち、Ｙ方向の負側の端部の領域にはボンディングパッド電極Ｐが設けられる。実装基板ＭＳＢの上面のうち、Ｚ方向から見てメモリダイＭＤ０と重なる領域は、接着剤等を介してメモリダイＭＤ０の下面に接着される。メモリダイＭＤ０～ＭＤ３の上面のうち、Ｙ方向の負側の端部の領域にはボンディングパッド電極Ｐが設けられる。メモリダイＭＤ０～ＭＤ２の上面のうち、Ｙ方向の負側の端部以外の領域は、接着剤等を介して、他のメモリダイＭＤ１～ＭＤ３の下面に、それぞれ接着される。
【0023】
図３に示す様に、実装基板ＭＳＢ及び４つのメモリダイＭＤ０～ＭＤ３は、それぞれ、Ｘ方向に並ぶ複数のボンディングパッド電極Ｐを備える。実装基板ＭＳＢ及び４つのメモリダイＭＤ０～ＭＤ３に設けられた複数のボンディングパッド電極Ｐは、それぞれ、ボンディングワイヤＢに接続される。
【0024】
図示の例では、４つのメモリダイＭＤ０～ＭＤ３の間で共通の信号線等に対応する４つのボンディングパッド電極Ｐ、及び、これらに対応する実装基板ＭＳＢ上の１つのボンディングパッド電極Ｐが、Ｚ方向から見て、Ｙ方向に並んでいる。また、これに対応するボンディングワイヤＢは、これら５つのボンディングパッド電極Ｐに、共通に接続されている。これらのボンディングワイヤＢは、Ｚ方向から見て、Ｙ方向に延伸する。
【0025】
尚、図２及び図３に示したメモリパッケージＰＫＧの構成は例示に過ぎず、具体的な構成は適宜調整可能である。例えば、実装基板ＭＳＢ上に積層されるメモリダイＭＤの数は、４つより多くても良いし、少なくても良い。また、メモリパッケージＰＫＧは、コントローラダイＣＤ（図１）を含んでいても良い。この様な場合、コントローラダイＣＤは、最も上方に設けられたメモリダイＭＤの上面に積層されても良い。また、複数のメモリダイＭＤ及びコントローラダイＣＤは、ボンディングワイヤＢではなく、貫通電極等を介してお互いに接続されても良い。
【0026】
［メモリダイＭＤの待機電流］
４つのメモリダイＭＤ０～ＭＤ３に対する電源電圧の供給は、複数のボンディングパッド電極Ｐの一部を介して行われる。従って、例えば、これら４つのメモリダイＭＤ０～ＭＤ３に対応する４つのボンディングパッド電極Ｐに共通にボンディングワイヤＢを接続し、このボンディングワイヤＢを介して電源電圧を供給することも考えられる。
４つのメモリダイＭＤ０～ＭＤ３に対する電源電圧の供給は、複数のボンディングパッド電極Ｐの一部を介して行われる。従って、例えば、これら４つのメモリダイＭＤ０～ＭＤ３に対応する４つのボンディングパッド電極Ｐに共通にボンディングワイヤＢを接続し、このボンディングワイヤＢを介して電源電圧を供給することも考えられる。
【0027】
ここで、メモリパッケージＰＫＧの製造工程には、メモリパッケージＰＫＧの出荷前に行われるテストが含まれる。このテストでは、メモリパッケージＰＫＧの電源配線に流れる待機電流を測定する。この際、しきい値電流を上回る大きさの待機電流が検出されてしまうと、例えば、１つのメモリダイＭＤにおける待機電流のみが大きく、残り３つのメモリダイＭＤにおける待機電流が小さい場合であっても、メモリパッケージＰＫＧ全体が出荷不可と判定されてしまう。
【0028】
また、この様な構成においては、電源配線に流れる待機電流を測定しても、どのメモリダイＭＤの待機電流がどの程度大きいのかを測定することが出来ず、不良解析に時間がかかってしまう場合がある。
【0029】
また、この様な構成においては、メモリダイＭＤ単位で電源電圧の供給を停止することが出来ないため、待機状態における消費電力が、比較的大きくなってしまう場合がある。
【0030】
そこで、第１実施形態に係る半導体記憶装置においては、メモリパッケージＰＫＧ内に含まれる４つのメモリダイＭＤ０～ＭＤ３に、別々に電源電圧を供給可能な構成を採用している。以下、この点について説明する。
【0031】
［電源電圧の供給経路］
図４は、本実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な平面図である。説明の都合上、図４では一部の構成を省略する。ただし、図４には、図３において省略した、電源電圧の供給に用いるボンディングパッド電極Ｐ（Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ））等を図示している。
図４は、本実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な平面図である。説明の都合上、図４では一部の構成を省略する。ただし、図４には、図３において省略した、電源電圧の供給に用いるボンディングパッド電極Ｐ（Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ））等を図示している。
【0032】
尚、図４には、複数のボンディングパッド電極Ｐのうち、メモリダイＭＤ０～ＭＤ３への電源電圧ＶＣＣの供給に使用されるものを、ボンディングパッド電極Ｐ（ＶＣＣ）として示している。また、複数のボンディングパッド電極Ｐのうち、メモリダイＭＤ０～ＭＤ３への電源電圧ＶＣＣＱの供給に使用されるものを、ボンディングパッド電極Ｐ（ＶＣＣＱ）として示している。尚、以下の説明では、電源電圧ＶＣＣ，ＶＣＣＱを例示するが、メモリダイＭＤ０～ＭＤ３には、電源電圧ＶＣＣ，ＶＣＣＱ以外の電源電圧が供給されても良い。
【0033】
また、図４には、複数のボンディングワイヤＢのうち、メモリダイＭＤ０～ＭＤ３への電源電圧ＶＣＣの供給に使用されるもの（電圧供給線として機能するもの）を、ボンディングワイヤＢ（ＶＣＣ）として示している。また、複数のボンディングワイヤＢのうち、メモリダイＭＤ０～ＭＤ３への電源電圧ＶＣＣＱの供給に使用されるもの（電圧供給線として機能するもの）を、ボンディングワイヤＢ（ＶＣＣＱ）として示している。
【0034】
図示の例では、４つのメモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（ＶＣＣ）が、Ｚ方向から見て、Ｙ方向に並んでいる。また、実装基板ＭＳＢ上には、メモリダイＭＤ０～ＭＤ３に対してＹ方向の負側に設けられ、Ｚ方向から見てＸ方向に並ぶ４つのボンディングパッド電極Ｐ（ＶＣＣ）が設けられている。また、図示の例では、これらに対応して、４つのボンディングワイヤＢ（ＶＣＣ）が設けられている。ボンディングワイヤＢ（ＶＣＣ）は、それぞれ、実装基板ＭＳＢに設けられた１つのボンディングパッド電極Ｐ（ＶＣＣ）と、４つのメモリダイＭＤ０～ＭＤ３のうちの１つに設けられた１つのボンディングパッド電極Ｐ（ＶＣＣ）との、合計２つのボンディングパッド電極Ｐのみに接続されており、残り３つのメモリダイＭＤには接続されていない。図示の例では、４つのボンディングワイヤＢ（ＶＣＣ）のうちの１つが、Ｚ方向から見て、Ｙ方向に延伸する。また、４つのボンディングワイヤＢ（ＶＣＣ）のうちの３つは、Ｚ方向から見た斜め方向（Ｚ方向から見て、Ｘ方向ともＹ方向とも交差する方向）に延伸する。また、これら４つのボンディングワイヤＢ（ＶＣＣ）のＺ方向から見た延伸方向は、全て異なる。
【0035】
また、図示の例では、４つのメモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（ＶＣＣＱ）が、Ｚ方向から見て、Ｙ方向に並んでいる。また、実装基板ＭＳＢ上には、メモリダイＭＤ０～ＭＤ３に対してＹ方向の負側に設けられ、Ｚ方向から見てＸ方向に並ぶ４つのボンディングパッド電極Ｐ（ＶＣＣＱ）が設けられている。また、図示の例では、これらに対応して、４つのボンディングワイヤＢ（ＶＣＣＱ）が設けられている。ボンディングワイヤＢ（ＶＣＣＱ）は、それぞれ、実装基板ＭＳＢに設けられた１つのボンディングパッド電極Ｐ（ＶＣＣＱ）と、４つのメモリダイＭＤ０～ＭＤ３のうちの１つに設けられた１つのボンディングパッド電極Ｐ（ＶＣＣＱ）との、合計２つのボンディングパッド電極Ｐのみに接続されており、残り３つのメモリダイＭＤには接続されていない。図示の例では、４つのボンディングワイヤＢ（ＶＣＣＱ）のうちの１つが、Ｚ方向から見て、Ｙ方向に延伸する。また、４つのボンディングワイヤＢ（ＶＣＣＱ）のうちの３つは、Ｚ方向から見た斜め方向に延伸する。また、これら４つのボンディングワイヤＢ（ＶＣＣＱ）のＺ方向から見た延伸方向は、全て異なる。
【0036】
図５は、本実施形態に係るメモリパッケージＰＫＧの一部の構成を示す模式的なブロック図である。
【0037】
図５に示す様に、実装基板ＭＳＢには、ボンディングパッド電極Ｐ（ＶＣＣ）に電気的に接続されたスイッチ回路ＳＷと、スイッチ回路ＳＷに接続された電源配線ＷＶＣＣと、スイッチ回路ＳＷを制御するスイッチ制御回路ＰＣと、が設けられている。
【0038】
スイッチ回路ＳＷは、４つのメモリダイＭＤ０～ＭＤ３に対応して設けられた４つのスイッチ素子ｓｗを備える。これら４つのスイッチ素子ｓｗは、お互いに、独立して制御可能に構成されている。スイッチ素子ｓｗは、それぞれ、ボンディングパッド電極Ｐ（ＶＣＣ）に電気的に接続された端子と、電源配線ＷＶＣＣに電気的に接続された端子と、を備え、制御信号ＳＭＤ０～ＳＭＤ３に応じて、これら２つの端子を導通させ、又は、これら２つの端子を電気的に切り離す。例えば、制御信号ＳＭＤ０が“Ｈ”状態である場合、メモリダイＭＤ０に対応するスイッチ素子ｓｗはＯＮ状態となる。これにより、メモリダイＭＤ０に設けられたボンディングパッド電極Ｐ（ＶＣＣ）は、電源配線ＷＶＣＣと導通する。また、制御信号ＳＭＤ０が“Ｌ”状態である場合、メモリダイＭＤ０に対応するスイッチ素子ｓｗはＯＦＦ状態となる。これにより、メモリダイＭＤ０に設けられたボンディングパッド電極Ｐ（ＶＣＣ）は、電源配線ＷＶＣＣから、電気的に切り離される。
【0039】
電源配線ＷＶＣＣは、メモリダイＭＤ０～ＭＤ３への電源電圧ＶＣＣの供給に使用される配線である。例えば、メモリダイＭＤ０が電源配線ＷＶＣＣと導通する場合、メモリダイＭＤ０には電源電圧ＶＣＣが供給される。一方、メモリダイＭＤ０が電源配線ＷＶＣＣから電気的に切り離された場合、メモリダイＭＤ０には電源電圧ＶＣＣが供給されない。
【0040】
スイッチ制御回路ＰＣは、スイッチ回路ＳＷに、制御信号ＳＭＤ０～ＳＭＤ３を出力する。スイッチ制御回路ＰＣは、外部からの操作等に応じて、制御信号ＳＭＤ０～ＳＭＤ３を“Ｈ”状態又は“Ｌ”状態に制御する。
【0041】
スイッチ制御回路ＰＣは、ボンディングワイヤＢ（ＰＣ＿ＡＤＤ）を介して、メモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（ＰＣ＿ＡＤＤ）に共通に接続されている。ボンディングパッド電極Ｐ（ＰＣ＿ＡＤＤ）は、複数のボンディングパッド電極Ｐのうちの１つであり、後述するアドレス信号ＰＣ＿ＡＤＤの転送に使用される信号供給線として機能する。ボンディングワイヤＢ（ＰＣ＿ＡＤＤ）は、複数のボンディングパッド電極Ｐ（ＰＣ＿ＡＤＤ）に共通に接続されている。
【0042】
また、スイッチ制御回路ＰＣは、ボンディングワイヤＢ（／ＰＣ＿ＥＮ＿ＶＣＣ）を介して、メモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（／ＰＣ＿ＥＮ＿ＶＣＣ）に共通に接続されている。ボンディングパッド電極Ｐ（／ＰＣ＿ＥＮ＿ＶＣＣ）は、複数のボンディングパッド電極Ｐのうちの１つであり、後述するイネーブル信号／ＰＣ＿ＥＮ＿ＶＣＣの転送に使用される信号供給線として機能する。ボンディングワイヤＢ（／ＰＣ＿ＥＮ＿ＶＣＣ）は、複数のボンディングパッド電極Ｐ（／ＰＣ＿ＥＮ＿ＶＣＣ）に共通に接続されている。
【0043】
ボンディングワイヤＢ（／ＰＣ＿ＥＮ＿ＶＣＣ）と電源配線ＷＶＣＣとの間には、プルアップ回路ＰＵが接続されている。プルアップ回路ＰＵは、必要に応じて、ボンディングワイヤＢ（／ＰＣ＿ＥＮ＿ＶＣＣ）に、電源電圧ＶＣＣを供給する。プルアップ回路ＰＵは、不適切なタイミングで後述するイネーブル信号／ＰＣ＿ＥＮ＿ＶＣＣが“Ｌ”状態となってしまい、これによって誤動作が生じることを抑制する。
【0044】
また、スイッチ制御回路ＰＣは、ヒューズ回路ＦＳを備えていても良い。図示のヒューズ回路ＦＳは、４つのメモリダイＭＤ０～ＭＤ３に対応する４つのヒューズ素子ｆｓを備える。これら４つのヒューズ素子ｆｓは、メモリダイＭＤの無効化に使用される。無効化されたメモリダイＭＤは、電源配線ＷＶＣＣから電気的に切り離された状態に維持される。例えば、メモリダイＭＤ０に対応するヒューズ素子ｆｓが切断された場合、制御信号ＳＭＤ０は、“Ｌ”状態に維持される。
【0045】
尚、図５には、電源電圧ＶＣＣに対応するスイッチ回路ＳＷを例示した。しかしながら、電源電圧ＶＣＣＱ又はその他の電源電圧に対応してスイッチ回路ＳＷと同様の構成を設けても良い。この場合、実装基板ＭＳＢ上に、電源電圧ＶＣＣ，ＶＣＣＱ又はその他の電源電圧に対応する１つのスイッチ制御回路ＰＣを設け、これによって、電源電圧ＶＣＣ，ＶＣＣＱ又はその他の電源電圧に対応する複数のスイッチ回路ＳＷを制御しても良い。また、実装基板ＭＳＢ上に、電源電圧ＶＣＣ，ＶＣＣＱ又はその他の電源電圧に対応する複数のスイッチ制御回路ＰＣを設けても良い。
【0046】
また、電源電圧ＶＣＣ，ＶＣＣＱ等に対応して複数のスイッチ回路ＳＷを設ける場合、スイッチ制御回路ＰＣから出力される制御信号ＳＭＤ０～ＳＭＤ３は、電源電圧ＶＣＣ，ＶＣＣＱ等毎に独立して制御されても良いし、共通に制御されても良い。前者の場合、例えば、メモリダイＭＤ０の電源電圧ＶＣＣに対応するスイッチ素子ｓｗをＯＮ状態とし、且つ、メモリダイＭＤ０の電源電圧ＶＣＣＱに対応するスイッチ素子ｓｗをＯＦＦ状態とすることも可能である。また、制御信号ＳＭＤ０～ＳＭＤ３を、電源電圧ＶＣＣ，ＶＣＣＱ等毎に独立して制御するモードと、共通に制御するモードと、を切り替えられるようにすることも可能である。
【0047】
また、図示は省略するものの、メモリダイＭＤには、同一の電源電圧に対応して、複数のボンディングパッド電極Ｐ及びボンディングワイヤＢが設けられていても良い。この場合、実装基板ＭＳＢ上に、１つのスイッチ制御回路ＰＣを設け、これによって、複数のボンディングワイヤＢに対応する複数のスイッチ回路ＳＷを制御しても良い。また、実装基板ＭＳＢ上に、同一の電源電圧に対応する複数のボンディングワイヤＢに対応して、複数のスイッチ制御回路ＰＣを設けても良い。
【0048】
また、複数のボンディングワイヤＢに対応して複数のスイッチ回路ＳＷを設ける場合、スイッチ制御回路ＰＣから出力される制御信号ＳＭＤ０～ＳＭＤ３は、ボンディングワイヤＢ毎に独立して制御されても良いし、共通に制御されても良い。また、制御信号ＳＭＤ０～ＳＭＤ３を、ボンディングワイヤＢ等毎に独立して制御するモードと、共通に制御するモードと、を切り替えられるようにすることも可能である。
【0049】
また、図５の例では、プルアップ回路ＰＵが、電源電圧ＶＣＣに対応する電源配線ＷＶＣＣに接続されている。しかしながら、プルアップ回路ＰＵは、電源電圧ＶＣＣＱ又はその他の電源電圧に対応する電源配線に接続されていても良い。
【0050】
［スイッチ動作］
第１実施形態に係る半導体記憶装置は、スイッチ素子ｓｗのＯＮ状態／ＯＦＦ状態を適宜切り替えることにより、メモリダイＭＤ０～ＭＤ３のいずれかを、電源配線ＷＶＣＣから電気的に切り離したり、電源配線ＷＶＣＣと導通させたりすることが可能である。以下、この様な動作を、「スイッチ動作」と呼ぶ。
第１実施形態に係る半導体記憶装置は、スイッチ素子ｓｗのＯＮ状態／ＯＦＦ状態を適宜切り替えることにより、メモリダイＭＤ０～ＭＤ３のいずれかを、電源配線ＷＶＣＣから電気的に切り離したり、電源配線ＷＶＣＣと導通させたりすることが可能である。以下、この様な動作を、「スイッチ動作」と呼ぶ。
【0051】
スイッチ動作は、メモリダイＭＤ０～ＭＤ３のうちの１つによって実行される。これにより、メモリダイＭＤ０～ＭＤ３のうちの他の１つに対応するスイッチ素子ｓｗのＯＮ状態／ＯＦＦ状態が切り替わる。以下、メモリダイＭＤ０によってスイッチ動作を実行し、メモリダイＭＤ２のＯＮ状態／ＯＦＦ状態が切り替わる例について説明する。
【0052】
図６は、第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【0053】
図示の例では、スイッチ動作の実行前に、イネーブル信号／ＰＣ＿ＥＮ＿ＶＣＣが“Ｈ”状態であり、アドレス信号ＰＣ＿ＡＤＤが“Ｌ”状態である。
【0054】
スイッチ動作のタイミングｔ１では、イネーブル信号／ＰＣ＿ＥＮ＿ＶＣＣが“Ｌ”状態となる。これにより、スイッチ制御回路ＰＣは、アドレス信号ＰＣ＿ＡＤＤの入力が可能な状態となる。
【0055】
スイッチ動作のタイミングｔ２～ｔ４では、それぞれ、アドレス信号ＰＣ＿ＡＤＤが立ち上がっている。スイッチ制御回路ＰＣは、アドレス信号ＰＣ＿ＡＤＤが１回立ち上がる度に、スイッチ動作の対象となるメモリダイＭＤを切り替える。例えば、スイッチ動作の対象は、タイミングｔ２において、なし（メモリダイＭＤ０～ＭＤ３のいずれも選択されていない状態）からメモリダイＭＤ０に切り替わり、タイミングｔ３においてメモリダイＭＤ１に切り替わり、タイミングｔ４においてメモリダイＭＤ２に切り替わる。
【0056】
スイッチ動作のタイミングｔ５では、イネーブル信号／ＰＣ＿ＥＮ＿ＶＣＣが“Ｈ”状態となる。これにより、スイッチ制御回路ＰＣは、アドレス信号ＰＣ＿ＡＤＤの入力が不可能な状態となる。また、このタイミングでスイッチ動作の対象となっているメモリダイＭＤ（図示の例では、メモリダイＭＤ２）に対応する制御信号ＳＭＤ２（図５）が、“Ｈ”状態から“Ｌ”状態、又は、“Ｌ”状態から“Ｈ”状態に切り替わる。
【0057】
図７は、第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【0058】
メモリダイＭＤ０～ＭＤ３のうちの１つを、電源配線ＷＶＣＣから電気的に切り離す場合、図１を参照して説明したコントローラダイＣＤは、メモリダイＭＤ０～ＭＤ３に、図７に示す様なコマンドセットＣｍｄ１１，Ｃｍｄ１２を入力する。
【0059】
コマンドセットＣｍｄ１１は、スイッチ動作を実行するメモリダイＭＤ（例えば、メモリダイＭＤ０）の指定に用いられる。コマンドセットＣｍｄ１１は、コマンド信号Ｃ１ＯＦＦと、アドレス信号Ａ１と、を含む。アドレス信号Ａ１は、スイッチ動作を実行するメモリダイＭＤ（例えば、メモリダイＭＤ０）のチップアドレスを含む。
【0060】
コマンドセットＣｍｄ１２は、電源配線ＷＶＣＣから電気的に切り離されるメモリダイＭＤ（例えば、メモリダイＭＤ２）の指定に用いられる。コマンドセットＣｍｄ１２は、コマンド信号Ｃ２ＯＦＦと、アドレス信号Ａ２と、を含む。アドレス信号Ａ２は、電源配線ＷＶＣＣから電気的に切り離されるメモリダイＭＤ（例えば、メモリダイＭＤ２）のチップアドレスを含む。
【0061】
コマンドセットＣｍｄ１１，Ｃｍｄ１２の入力後、期間Ｔ１において、図６を参照して説明したスイッチ動作が実行される。
【0062】
図８は、第１実施形態に係る半導体記憶装置のスイッチ動作について説明するための模式的な波形図である。
【0063】
メモリダイＭＤ０～ＭＤ３のうちの１つを、電源配線ＷＶＣＣと導通させる場合、図１を参照して説明したコントローラダイＣＤは、メモリダイＭＤ０～ＭＤ３に、図８に示す様なコマンドセットＣｍｄ２１，Ｃｍｄ２２を入力する。
【0064】
コマンドセットＣｍｄ２１は、スイッチ動作を実行するメモリダイＭＤ（例えば、メモリダイＭＤ０）の指定に用いられる。コマンドセットＣｍｄ２１は、コマンド信号Ｃ１ＯＮと、アドレス信号Ａ１と、を含む。
【0065】
コマンドセットＣｍｄ２２は、電源配線ＷＶＣＣと導通させるメモリダイＭＤ（例えば、メモリダイＭＤ２）の指定に用いられる。コマンドセットＣｍｄ２２は、コマンド信号Ｃ２ＯＮと、アドレス信号Ａ２と、を含む。
【0066】
コマンドセットＣｍｄ２１，Ｃｍｄ２２の入力後、期間Ｔ２において、図６を参照して説明したスイッチ動作が実行される。
【0067】
［待機電流の大きいメモリダイＭＤの特定］
上述の通り、メモリパッケージＰＫＧの製造工程には、メモリパッケージＰＫＧの出荷前に行われるテストが含まれる。このテストでは、メモリパッケージＰＫＧの電源配線に流れる待機電流を測定する。この工程において、しきい値電流を上回る大きさの待機電流が検出されてしまった場合、例えば、スイッチ素子ｓｗを操作して、４つのメモリダイＭＤ０～ＭＤ３を順次電源配線ＷＶＣＣから電気的に切り離し、又は、順次電源配線ＷＶＣＣと導通させつつ、電源配線に流れる待機電流を測定することにより、どのメモリダイＭＤの待機電流がどの程度大きいのかを測定することが可能である。以下、この様な方法について説明する。
上述の通り、メモリパッケージＰＫＧの製造工程には、メモリパッケージＰＫＧの出荷前に行われるテストが含まれる。このテストでは、メモリパッケージＰＫＧの電源配線に流れる待機電流を測定する。この工程において、しきい値電流を上回る大きさの待機電流が検出されてしまった場合、例えば、スイッチ素子ｓｗを操作して、４つのメモリダイＭＤ０～ＭＤ３を順次電源配線ＷＶＣＣから電気的に切り離し、又は、順次電源配線ＷＶＣＣと導通させつつ、電源配線に流れる待機電流を測定することにより、どのメモリダイＭＤの待機電流がどの程度大きいのかを測定することが可能である。以下、この様な方法について説明する。
【0068】
図９は、待機電流の大きいメモリダイＭＤの特定方法について説明するための模式的なフローチャートである。図９に例示する方法では、４つのメモリダイＭＤ０～ＭＤ３を順次、電源配線ＷＶＣＣから電気的に切り離し、電源配線ＷＶＣＣに流れる電流ＩＣＣの減少量を監視することにより、待機電流の大きいメモリダイＭＤを特定する。
【0069】
尚、以下の説明では、電源電圧ＶＣＣに対応する電流ＩＣＣの例について説明する。しかしながら、電源電圧ＶＣＣＱに対応する電流についても、同様の方法を採用可能である。
【0070】
ステップＳ１００では、電流ＩＣＣＴを測定する。電流ＩＣＣＴは、４つのメモリダイＭＤ０～ＭＤ３が全て電源配線ＷＶＣＣと導通している場合に、電源配線ＷＶＣＣに流れる待機電流である。
【0071】
ステップＳ１０１では、メモリダイＭＤ０～ＭＤ３のいずれか１つを選択する。
【0072】
【0073】
ステップＳ１０３では、電流ＩＣＣＤを測定する。電流ＩＣＣＤは、４つのメモリダイＭＤ０～ＭＤ３のうちの１つがＯＦＦ状態であり、且つ、残りの３つがＯＮ状態である場合に、電源配線ＷＶＣＣに流れる待機電流である。
【0074】
ステップＳ１０４では、電流ＩＣＣＴから電流ＩＣＣＤを減じた大きさが、しきい値電流ＩＴＨよりも大きいか否かを判定する。大きい場合には、ステップＳ１０５に進む。大きくない場合には、ステップＳ１０６に進む。
【0075】
ステップＳ１０５では、ステップＳ１０１において選択されたメモリダイＭＤを特定する情報を記録して、ステップＳ１０６に進む。
【0076】
【0077】
ステップＳ１０７では、４つのメモリダイＭＤ０～ＭＤ３が全て選択されたか否かを判定する。選択されている場合には、処理を終了する。選択されていない場合には、ステップＳ１０１に戻る。
【0078】
図１０は、待機電流の大きいメモリダイＭＤの他の特定方法について説明するための模式的なフローチャートである。図１０に例示する方法では、４つのメモリダイＭＤ０～ＭＤ３を順次、電源配線ＷＶＣＣと導通させ、電流ＩＣＣを監視することにより、待機電流の大きいメモリダイＭＤを特定する。
【0079】
尚、以下の説明では、電源電圧ＶＣＣに対応する電流ＩＣＣの例について説明する。しかしながら、電源電圧ＶＣＣＱに対応する電流についても、同様の方法を採用可能である。
【0080】
ステップＳ２０１では、メモリダイＭＤ０～ＭＤ３のいずれか１つを選択する。
【0081】
【0082】
ステップＳ２０３では、電流ＩＣＣを測定する。電流ＩＣＣは、電源配線ＷＶＣＣに流れる待機電流である。
【0083】
ステップＳ２０４では、電流ＩＣＣが、しきい値電流ＩＴＨよりも大きいか否かを判定する。大きい場合には、ステップＳ２０５に進む。大きくない場合には、ステップＳ２０６に進む。
【0084】
ステップＳ２０５では、ステップＳ２０１において選択されたメモリダイＭＤを特定する情報を記録して、ステップＳ２０６に進む。
【0085】
【0086】
ステップＳ２０７では、４つのメモリダイＭＤ０～ＭＤ３が全て選択されたか否かを判定する。選択されている場合には、処理を終了する。選択されていない場合には、ステップＳ２０１に戻る。
【0087】
尚、第１実施形態に係る半導体記憶装置では、４つのメモリダイＭＤのいずれかから図６を参照して説明した信号を出力し、これによってスイッチ制御回路ＰＣを駆動する。従って、４つのメモリダイＭＤ全てを電源配線ＷＶＣＣから電気的に切り離してしまうと、スイッチ動作を実行することが出来なくなってしまう。この様な理由から、図１０の例では、ステップＳ２０３において電流ＩＣＣを測定した後、ステップＳ２０６において、測定対象以外のメモリダイＭＤを、一度、電源配線ＷＶＣＣと導通させる。しかしながら、この様な方法では、ステップＳ２０２及びステップＳ２０６において、スイッチ動作を３回ずつ実行する必要が生じてしまう場合がある。
【0088】
そこで、例えば、ステップＳ２０１とステップＳ２０２との間において、スイッチ動作の対象となるメモリダイＭＤを電源配線ＷＶＣＣと導通させるステップ（以下、「追加ステップ」と呼ぶ。）を追加し、ステップＳ２０６を省略することも可能である。この様な場合、４つのメモリダイＭＤが全て電源配線ＷＶＣＣと導通した状態で、処理が開始される。１回目の追加ステップではスイッチ動作が実行されず、１回目のステップＳ２０２において、スイッチ動作が３回実行される。また、２回目から４回目の追加ステップ及びステップＳ２０２では、スイッチ動作が１回ずつ実行される。この様な方法によれば、スイッチ動作の実行回数を削減して、処理の高速化を図ることが可能である。
【0089】
【0090】
ステップＳ３０１では、電源電圧ＶＣＣに対応する電源配線ＷＶＣＣの電流ＩＣＣ、及び、電源電圧ＶＣＣＱに対応する電源配線の電流ＩＣＣＱを測定する。
【0091】
ステップＳ３０２では、電流ＩＣＣ，ＩＣＣＱの少なくとも一方が、しきい値電流ＩＴＨよりも大きいか否かを判定する。大きい場合には、ステップＳ３１１（図１２）に進む。大きくない場合には、ステップＳ３０３に進む。
【0092】
ステップＳ３０３では、他のテスト工程を実行する。
【0093】
ステップＳ３０４では、他のテスト工程も含め、全てのテスト工程がＰＡＳＳしたか否かを判定する。ＰＡＳＳした場合にはステップＳ３０５に進む。ＰＡＳＳしなかった場合にはステップＳ３０６に進む。
【0094】
ステップＳ３０５では、メモリパッケージＰＫＧが出荷可能である旨の判定を行い、テストを終了する。
【0095】
ステップＳ３０６では、テスト工程をＰＡＳＳしなかった理由が、特定のメモリダイＭＤに起因するものであるか否かを判定する。特定のメモリダイＭＤに起因するものである場合にはステップＳ３１３（図１２）に進む。特定のメモリダイＭＤに起因するものでない場合にはステップＳ３０７に進む。
【0096】
ステップＳ３０７では、メモリパッケージＰＫＧが出荷不能である旨の判定を行い、テストを終了する。
【0097】
【0098】
ステップＳ３１２では、待機電流の大きいメモリダイＭＤが、特定のメモリダイＭＤのみか否かを判定する。待機電流の大きいメモリダイＭＤが特定のメモリダイＭＤのみである場合（即ち、待機電流の小さいメモリダイＭＤも存在する場合）には、ステップＳ３１３に進む。待機電流の大きいメモリダイＭＤが特定のメモリダイＭＤのみでない場合（即ち、待機電流の小さいメモリダイＭＤが存在しない場合）には、ステップＳ３１９に進む。
【0099】
ステップＳ３１３では、無効化処理を行い、特定のメモリダイＭＤを無効化する。ステップＳ３１３では、例えば、図５を参照して説明したヒューズ素子ｆｓを切断しても良いし、メモリシステム１０内のいずれかの構成に、無効化されたメモリダイＭＤを特定する情報を記録しても良い。
【0100】
ステップＳ３１３で無効化されるメモリダイＭＤは、例えば、図９のステップＳ１０５において情報が記録されたメモリダイＭＤ、図１０のステップＳ２０５において情報が記録されたメモリダイＭＤ、図１１のステップＳ３０６において不良の原因となったメモリダイＭＤ、及び、図１２のステップＳ３１８において不良の原因となったメモリダイＭＤが挙げられる。
【0101】
ステップＳ３１４では、他のテスト工程を実行する。
【0102】
ステップＳ３１５では、他のテスト工程も含め、全てのテスト工程がＰＡＳＳしたか否かを判定する。ＰＡＳＳした場合にはステップＳ３１６に進む。ＰＡＳＳしなかった場合にはステップＳ３１８に進む。
【0103】
ステップＳ３１６では、メモリパッケージＰＫＧの製品スペックを緩和する。例えば、メモリパッケージＰＫＧに含まれる４つのメモリダイＭＤのうち、２つのメモリダイＭＤが無効化されている場合、メモリパッケージＰＫＧを、２つのメモリダイＭＤを含む製品として分類する。また、例えば、メモリパッケージＰＫＧに含まれる４つのメモリダイＭＤのうち、３つのメモリダイＭＤが無効化されている場合、メモリパッケージＰＫＧを、１つのメモリダイＭＤを含む製品として分類する。
【0104】
尚、第１実施形態では、４つのメモリダイＭＤを含むメモリパッケージＰＫＧを例示しているが、上述の通り、メモリパッケージＰＫＧに含まれるメモリダイＭＤの数は、適宜調整可能である。また、ステップＳ３１６における分類分けの方法は、メモリパッケージに含まれる複数のメモリダイのうち、無効化されたものの数、又は、無効化されていないものの数に応じて、適宜調整可能である。
【0105】
ステップＳ３１６では、例えば、メモリパッケージＰＫＧに対して分類情報を印字しても良いし、メモリパッケージＰＫＧに分類情報のデータを記録しても良い。
【0106】
ステップＳ３１７では、メモリパッケージＰＫＧが出荷可能である旨の判定を行い、テストを終了する。
【0107】
ステップＳ３１８では、テスト工程をＰＡＳＳしなかった理由が、特定のメモリダイＭＤに起因するものであるか否かを判定する。特定のメモリダイＭＤに起因するものである場合にはステップＳ３１３に戻る。特定のメモリダイＭＤに起因するものでない場合にはステップＳ３１９に進む。
【0108】
ステップＳ３１９では、メモリパッケージＰＫＧが出荷不能である旨の判定を行い、テストを終了する。
【0109】
［第１実施形態の効果］
第１実施形態に係る半導体記憶装置によれば、メモリパッケージＰＫＧに含まれる４つのメモリダイＭＤ０～ＭＤ３から、待機電流の大きいものを容易に特定し、且つ、無効化することが可能である。これにより、この様なメモリパッケージＰＫＧを、例えば２つのメモリダイＭＤを含むメモリパッケージ等として使用することが可能となる。
第１実施形態に係る半導体記憶装置によれば、メモリパッケージＰＫＧに含まれる４つのメモリダイＭＤ０～ＭＤ３から、待機電流の大きいものを容易に特定し、且つ、無効化することが可能である。これにより、この様なメモリパッケージＰＫＧを、例えば２つのメモリダイＭＤを含むメモリパッケージ等として使用することが可能となる。
【0110】
また、第１実施形態に係る半導体記憶装置によれば、メモリパッケージＰＫＧに含まれる４つのメモリダイＭＤ０～ＭＤ３から、待機電流の大きいものを容易に特定可能であるため、不良解析の効率化を図ることが可能である。
【0111】
また、第１実施形態に係る半導体記憶装置によれば、メモリダイＭＤ単位で待機電流をＯＦＦすることが出来るため、メモリパッケージＰＫＧ全体として、待機電流を小さくすることが可能である。
【0112】
［第２実施形態］
図１を参照して説明したメモリパッケージＰＫＧには、コントローラダイＣＤが含まれていない。しかしながら、上述の通り、メモリパッケージＰＫＧには、コントローラダイＣＤが含まれていても良い。以下、この様な例について説明する。
図１を参照して説明したメモリパッケージＰＫＧには、コントローラダイＣＤが含まれていない。しかしながら、上述の通り、メモリパッケージＰＫＧには、コントローラダイＣＤが含まれていても良い。以下、この様な例について説明する。
【0113】
図１３は、第２実施形態に係るメモリシステム２０の構成を示す模式的なブロック図である。
【0114】
メモリシステム２０は、基本的には、第１実施形態に係るメモリシステム１０と同様に構成されている。ただし、メモリシステム２０は、メモリパッケージＰＫＧ及びコントローラダイＣＤのかわりに、メモリパッケージＰＫＧ２を備える。
【0115】
メモリパッケージＰＫＧ２は、基本的には、第１実施形態に係るメモリパッケージＰＫＧと同様に構成されている。ただし、メモリパッケージＰＫＧ２は、コントローラダイＣＤ２を含む。コントローラダイＣＤ２は、コントローラダイＣＤと同様に構成されている。
【0116】
図１４は、本実施形態に係るメモリパッケージＰＫＧ２の構成例を示す模式的な側面図である。図１５は、同構成例を示す模式的な平面図である。説明の都合上、図１４及び図１５では一部の構成を省略する。例えば、図１５には、メモリダイＭＤ０～ＭＤ３を図示していない。図１５には、Ｚ方向から見てメモリダイＭＤ０～ＭＤ３と重なる領域を、点線によって示している。
【0117】
図１４に示す様に、第２実施形態に係るメモリパッケージＰＫＧ２においては、コントローラダイＣＤ２が、実装基板ＭＳＢ上に４つのメモリダイＭＤと共にＺ方向に積層されている。コントローラダイＣＤ２は、実装基板ＭＳＢと、４つのメモリダイＭＤと、の間に設けられている。
【0118】
図１５に示す様に、コントローラダイＣＤ２は、Ｘ方向に並ぶ複数のボンディングパッド電極Ｐを備える。コントローラダイＣＤ２に設けられた複数のボンディングパッド電極Ｐは、それぞれ、ボンディングワイヤＢに接続される。尚、図１５には、コントローラダイＣＤ２に、電源電圧ＶＣＣ，ＶＣＣＱが供給される例を示している。しかしながら、コントローラダイＣＤ２には、電源電圧ＶＣＣ，ＶＣＣＱの一方又は双方が供給されなくても良い。また、コントローラダイＣＤ２には、電源電圧ＶＣＣ，ＶＣＣＱと異なる電源電圧が供給されても良い。
【0119】
第２実施形態に係る半導体記憶装置は、第１実施形態に係る半導体記憶装置と同様に、図５を参照して説明した構成を備える。また、第１実施形態に係る半導体記憶装置と同様に、図６～図１０を参照して説明した様な動作を実行可能である。即ち、第１実施形態において説明した様な構成及び動作は、図１を参照して説明した様なメモリシステム１０にも、図１３を参照して説明した様なメモリシステム２０にも適用可能である。
【0120】
［第３実施形態］
図１６は、第３実施形態に係るメモリパッケージＰＫＧ３の一部の構成を示す模式的なブロック図である。
図１６は、第３実施形態に係るメモリパッケージＰＫＧ３の一部の構成を示す模式的なブロック図である。
【0121】
第３実施形態に係るメモリパッケージＰＫＧ３は、基本的には、第２実施形態に係るメモリパッケージＰＫＧ２と同様に構成されている。ただし、メモリパッケージＰＫＧ３は、実装基板ＭＳＢ、４つのメモリダイＭＤ０～ＭＤ３及びコントローラダイＣＤ２のかわりに、実装基板ＭＳＢ３、４つのメモリダイＭＤ３０～ＭＤ３３及びコントローラダイＣＤ３を備える。
【0122】
実装基板ＭＳＢ３は、基本的には、実装基板ＭＳＢと同様に構成されている。ただし、実装基板ＭＳＢ３には、図５を参照して説明したスイッチ制御回路ＰＣが設けられていない。
【0123】
４つのメモリダイＭＤ３０～ＭＤ３３は、基本的には、４つのメモリダイＭＤ０～ＭＤ３と同様に構成されている。ただし、４つのメモリダイＭＤ３０～ＭＤ３３には、図５を参照して説明した様なボンディングパッド電極Ｐ（ＰＣ＿ＡＤＤ），Ｐ（／ＰＣ＿ＥＮ＿ＶＣＣ）が設けられていない。
【0124】
コントローラダイＣＤ３は、基本的には、コントローラダイＣＤ２と同様に構成されている。ただし、コントローラダイＣＤ３は、スイッチ回路ＳＷに、制御信号ＳＭＤ０～ＳＭＤ３を出力する。
【0125】
第３実施形態に係る半導体記憶装置では、コントローラダイＣＤ３によってスイッチ回路ＳＷを駆動する。従って、４つのメモリダイＭＤ全てを電源配線ＷＶＣＣから電気的に切り離しても、スイッチ動作を実行することが可能である。従って、第３実施形態に係る半導体記憶装置において図１０を参照して説明した様な動作を実行する場合、例えば、予め、４つのメモリダイＭＤ３０～ＭＤ３３全てを電源配線ＷＶＣＣから電気的に切り離し、ステップＳ２０２のかわりに、選択された１つのメモリダイＭＤのみを電源配線ＷＶＣＣと導通させるステップを実行し、ステップＳ２０６のかわりに、選択された１つのメモリダイＭＤを電源配線ＷＶＣＣから電気的に切り離すステップを実行することも可能である。
【0126】
［第４実施形態］
図４を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、ボンディングワイヤＢ（ＶＣＣ），Ｂ（ＶＣＣＱ）が、それぞれ、１つのメモリダイＭＤに接続されている。この様な構成によれば、メモリダイＭＤを１つずつ電源配線ＷＶＣＣと導通させ、又は、１つずつ電源配線ＷＶＣＣから電気的に切り離すことが可能である。
図４を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、ボンディングワイヤＢ（ＶＣＣ），Ｂ（ＶＣＣＱ）が、それぞれ、１つのメモリダイＭＤに接続されている。この様な構成によれば、メモリダイＭＤを１つずつ電源配線ＷＶＣＣと導通させ、又は、１つずつ電源配線ＷＶＣＣから電気的に切り離すことが可能である。
【0127】
しかしながら、この様な構成においては、実装基板ＭＳＢ上に、複数のボンディングパッド電極Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ）及びスイッチ素子ｓｗを設ける必要がある。従って、メモリパッケージＰＫＧ中のメモリダイＭＤの数が大きいほど、実装基板ＭＳＢ上における、ボンディングパッド電極Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ）及びスイッチ素子ｓｗの面積が増大してしまうおそれがある。
【0128】
そこで、第４実施形態においては、メモリパッケージ中の複数のメモリダイＭＤを、２以上のグループにグループ分けして、同一のグループに含まれるメモリダイＭＤを、共通のボンディングワイヤＢ（ＶＣＣ），Ｂ（ＶＣＣＱ）に接続する。この様な構成によれば、実装基板ＭＳＢ上のボンディングパッド電極Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ）の数、及び、スイッチ素子ｓｗの数を削減可能である。
【0129】
【0130】
メモリパッケージＰＫＧ４は、基本的には、メモリパッケージＰＫＧと同様に構成されている。
【0131】
ただし、メモリパッケージＰＫＧ４は、実装基板ＭＳＢのかわりに、実装基板ＭＳＢ４を備える。実装基板ＭＳＢ４は、基本的には、実装基板ＭＳＢと同様に構成されている。
【0132】
また、図示の例では、４つのメモリダイＭＤ０～ＭＤ３のうち、メモリダイＭＤ０，ＭＤ１の２つが、メモリグループＭＧ０にグループ分けされている。また、メモリダイＭＤ２，ＭＤ３の２つが、メモリグループＭＧ１にグループ分けされている。
【0133】
また、図示の例では、４つのメモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（ＶＣＣ）に対応して、実装基板ＭＳＢ４上に、Ｚ方向から見てＸ方向に並ぶ２つのボンディングパッド電極Ｐ（ＶＣＣ）が設けられている。また、図示の例では、これらに対応して、２つのボンディングワイヤＢ（ＶＣＣ）が設けられている。ボンディングワイヤＢ（ＶＣＣ）は、それぞれ、実装基板ＭＳＢ４に設けられた１つのボンディングパッド電極Ｐ（ＶＣＣ）と、メモリグループＭＧ０及びメモリグループＭＧ１の一方に対応する２つのボンディングパッド電極Ｐ（ＶＣＣ）との、合計３つのボンディングパッド電極Ｐに接続されており、他方に含まれる２つのメモリダイＭＤには接続されていない。
【0134】
また、図示の例では、４つのメモリダイＭＤ０～ＭＤ３のボンディングパッド電極Ｐ（ＶＣＣＱ）に対応して、実装基板ＭＳＢ４上に、Ｚ方向から見てＸ方向に並ぶ２つのボンディングパッド電極Ｐ（ＶＣＣＱ）が設けられている。また、図示の例では、これらに対応して、２つのボンディングワイヤＢ（ＶＣＣＱ）が設けられている。ボンディングワイヤＢ（ＶＣＣＱ）は、それぞれ、実装基板ＭＳＢ４に設けられた１つのボンディングパッド電極Ｐ（ＶＣＣＱ）と、メモリグループＭＧ０及びメモリグループＭＧ１の一方に対応する２つのボンディングパッド電極Ｐ（ＶＣＣＱ）との、合計３つのボンディングパッド電極Ｐに接続されており、他方に含まれる２つのメモリダイＭＤには接続されていない。
【0135】
図１８は、本実施形態に係るメモリパッケージＰＫＧ４の一部の構成を示す模式的なブロック図である。
【0136】
図１８に示す様に、実装基板ＭＳＢ４には、スイッチ回路ＳＷ、スイッチ制御回路ＰＣ及びヒューズ回路ＦＳのかわりに、スイッチ回路ＳＷ４、スイッチ制御回路ＰＣ４及びヒューズ回路ＦＳ４が設けられている。
【0137】
スイッチ回路ＳＷ４は、２つのボンディングワイヤＢ（ＶＣＣ）に対応して設けられた２つのスイッチ素子ｓｗを備える。これら２つのスイッチ素子ｓｗは、お互いに、独立して制御可能に構成されている。
【0138】
スイッチ制御回路ＰＣ４は、基本的には、スイッチ制御回路ＰＣと同様に構成されている。
【0139】
ただし、スイッチ制御回路ＰＣ４は、スイッチ回路ＳＷ４に、制御信号ＳＭＧ０，ＳＭＧ１を出力する。スイッチ制御回路ＰＣ４は、外部からの操作に応じて、制御信号ＳＭＧ０，ＳＭＧ１を“Ｈ”状態又は“Ｌ”状態に制御する。
【0140】
また、スイッチ制御回路ＰＣ４は、ヒューズ回路ＦＳ４を備えていても良い。図示のヒューズ回路ＦＳ４は、２つのボンディングワイヤＢ（ＶＣＣ）に対応する２つのヒューズ素子ｆｓを備える。
【0141】
尚、図１８には、電源電圧ＶＣＣに対応するスイッチ回路ＳＷ４を例示した。しかしながら、電源電圧ＶＣＣＱに対応してスイッチ回路ＳＷ４と同様の構成を設けても良い。この場合、実装基板ＭＳＢ４上に、電源電圧ＶＣＣ，ＶＣＣＱに対応する１つのスイッチ制御回路ＰＣ４を設け、これによって、電源電圧ＶＣＣ，ＶＣＣＱに対応する２つのスイッチ回路ＳＷ４を制御しても良い。また、実装基板ＭＳＢ４上に、電源電圧ＶＣＣ，ＶＣＣＱに対応する２つのスイッチ制御回路ＰＣ４を設けても良い。
【0142】
【0143】
また、第４実施形態に係るメモリパッケージＰＫＧ４は、第３実施形態に係るメモリパッケージＰＫＧ３（図１６）と同様に、メモリダイＭＤ０～ＭＤ３のかわりに、メモリダイＭＤ３０～ＭＤ３３及びコントローラダイＣＤ３を備えていても良い。また、スイッチ制御回路ＰＣ４を省略し、コントローラダイＣＤ３によってスイッチ回路ＳＷ４を制御しても良い。
【0144】
また、図１８の例では、ボンディングワイヤＢ（ＰＣ＿ＡＤＤ），Ｂ（／ＰＣ＿ＥＮ＿ＶＣＣ）が、４つのメモリダイＭＤ０～ＭＤ３全てに接続されている。しかしながら、ボンディングワイヤＢ（ＰＣ＿ＡＤＤ），Ｂ（／ＰＣ＿ＥＮ＿ＶＣＣ）は、メモリグループＭＧ０に含まれるいずれか一つのメモリダイＭＤ、及び、メモリグループＭＧ１に含まれるいずれか一つのメモリダイＭＤに接続されていれば良い。
【0145】
また、第４実施形態に係るメモリパッケージＰＫＧ４において、図６～図８を参照して説明したスイッチ動作、図９若しくは図１０を参照して説明した方法、又は、図１１及び図１２を参照して説明したテスト方法を実行する場合、第１実施形態においてメモリダイＭＤ単位で実行される動作は、メモリグループ単位で実行される。
【0146】
例えば、図６を参照して説明したスイッチ動作を実行する場合、電源配線ＷＶＣＣからの電気的な切り離し、及び、電源配線ＷＶＣＣとの導通は、メモリダイＭＤ単位ではなく、メモリグループ単位で実行される。
【0147】
また、スイッチ動作の実行に際して、コントローラダイＣＤからメモリパッケージＰＫＧ４に、図７又は図８を参照して説明した様なコマンドセットを入力する場合、このコマンドセットに含まれるアドレス信号Ａ１，Ａ２は、上述した様なチップアドレスでも良いし、メモリグループを指定する他の情報であっても良い。
【0148】
また、図９又は図１０を参照して説明した方法を実行する場合、ステップＳ１０３又はステップＳ２０３における待機電流の測定は、メモリダイＭＤ単位ではなく、メモリグループ単位で実行される。例えば、一部のメモリダイＭＤ０，ＭＤ１に対して電源電圧ＶＣＣを供給し、且つ、それ以外のメモリダイＭＤ２，ＭＤ３に対して電源電圧ＶＣＣを供給しない状態で、電源配線ＷＶＣＣに流れる電流を測定する。
【0149】
【0150】
［第５実施形態］
上述の様に、実装基板上に積層されるメモリダイＭＤの数は、４つより多くても良いし、少なくても良い。以下、実装基板上に積層されるメモリダイＭＤの数が８つである例について説明する。
上述の様に、実装基板上に積層されるメモリダイＭＤの数は、４つより多くても良いし、少なくても良い。以下、実装基板上に積層されるメモリダイＭＤの数が８つである例について説明する。
【0151】
【0152】
図１９に示す様に、第５実施形態に係るメモリパッケージＰＫＧ５は、実装基板ＭＳＢ５と、実装基板ＭＳＢ５にＺ方向に積層された８つのメモリダイＭＤと、を備える。尚、図示の例では、８つのメモリダイＭＤとして、メモリダイＭＤ０～ＭＤ７を例示している。図示の例では、メモリダイＭＤ０～ＭＤ３が、メモリグループＭＧ１０にグループ分けされている。また、メモリダイＭＤ４～ＭＤ７が、メモリグループＭＧ１１にグループ分けされている。
【0153】
実装基板ＭＳＢ５の上面のうち、Ｙ方向の正側及び負側の端部の領域にはボンディングパッド電極Ｐが設けられる。図１９には、ボンディングパッド電極Ｐとして、ボンディングパッド電極Ｐ（ＶＣＣ）を例示している。実装基板ＭＳＢ５の上面のうち、Ｚ方向から見てメモリダイＭＤ０と重なる領域は、接着剤等を介してメモリダイＭＤ０の下面に接着される。
【0154】
メモリダイＭＤ０～ＭＤ３の上面のうち、Ｙ方向の負側の端部の領域にはボンディングパッド電極Ｐが設けられる。メモリダイＭＤ０～ＭＤ３の上面のうち、Ｙ方向の負側の端部以外の領域は、接着剤等を介して、他のメモリダイＭＤ１～ＭＤ４の下面に、それぞれ接着される。また、図示の例では、実装基板ＭＳＢ５、及び、メモリダイＭＤ０～ＭＤ３に対応する５つのボンディングパッド電極Ｐ（ＶＣＣ）が、共通のボンディングワイヤＢ（ＶＣＣ）に接続されている。
【0155】
メモリダイＭＤ４～ＭＤ７の上面のうち、Ｙ方向の正側の端部の領域にはボンディングパッド電極Ｐが設けられる。メモリダイＭＤ４～ＭＤ６の上面のうち、Ｙ方向の正側の端部以外の領域は、接着剤等を介して、他のメモリダイＭＤ５～ＭＤ７の下面に、それぞれ接着される。また、図示の例では、実装基板ＭＳＢ５、及び、メモリダイＭＤ４～ＭＤ７に対応する５つのボンディングパッド電極Ｐ（ＶＣＣ）が、共通のボンディングワイヤＢ（ＶＣＣ）に接続されている。
【0156】
図２０の例において、実装基板ＭＳＢ５上の、メモリダイＭＤ０～ＭＤ７に対してＹ方向の正側及び負側の領域には、それぞれ、ボンディングパッド電極Ｐ（ＶＣＣ），Ｐ（ＶＣＣＱ）が設けられている。また、図示の例では、これらに対応して、２つのボンディングワイヤＢ（ＶＣＣ）と、２つのボンディングワイヤＢ（ＶＣＣＱ）と、が設けられている。これらのボンディングワイヤＢ（ＶＣＣ），Ｂ（ＶＣＣＱ）は、Ｚ方向から見てＹ方向に延伸する。
【0157】
ここで、図４を参照して説明した様に、第１実施形態に係る半導体記憶装置においては、一部のボンディングワイヤＢが、Ｚ方向から見た斜め方向に延伸する。一方、第５実施形態に係る半導体記憶装置は、この様なボンディングワイヤＢを備えていない。この様な構成は、Ｚ方向から見た斜め方向に延伸するボンディングワイヤＢを含む構成と比較して、容易に製造可能である。
【0158】
図２１は、本実施形態に係るメモリパッケージＰＫＧ５の一部の構成を示す模式的なブロック図である。図２１に示す様に、実装基板ＭＳＢ５は、実装基板ＭＳＢ４と同様に構成されている。ただし、実装基板ＭＳＢ５に設けられたスイッチ制御回路ＰＣ４は、スイッチ回路ＳＷ４に、制御信号ＳＭＧ１０，ＳＭＧ１１を出力する。
【0159】
【0160】
また、第５実施形態に係るメモリパッケージＰＫＧ５は、第３実施形態に係るメモリパッケージＰＫＧ３（図１６）と同様に、メモリダイＭＤ０～ＭＤ３のかわりに、メモリダイＭＤ３０～ＭＤ３３及びコントローラダイＣＤ３を備えていても良い。また、スイッチ制御回路ＰＣ４を省略し、コントローラダイＣＤ３によってスイッチ回路ＳＷ４を制御しても良い。
【0161】
また、図２１の例では、ボンディングワイヤＢ（ＰＣ＿ＡＤＤ），Ｂ（／ＰＣ＿ＥＮ＿ＶＣＣ）が、８つのメモリダイＭＤ０～ＭＤ７全てに接続されている。しかしながら、ボンディングワイヤＢ（ＰＣ＿ＡＤＤ），Ｂ（／ＰＣ＿ＥＮ＿ＶＣＣ）は、メモリグループＭＧ１０に含まれるいずれか一つのメモリダイＭＤ、及び、メモリグループＭＧ１１に含まれるいずれか一つのメモリダイＭＤに接続されていれば良い。
【0162】
また、第５実施形態に係るメモリパッケージＰＫＧ５において、図６～図８を参照して説明したスイッチ動作、図９若しくは図１０を参照して説明した方法、又は、図１１及び図１２を参照して説明したテスト方法を実行する場合、第１実施形態においてメモリダイＭＤ単位で実行される動作は、メモリグループ単位で実行される。
【0163】
［その他の実施形態］
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態～第５実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0164】
例えば、第１実施形態～第５実施形態において説明した様な構成及び製造方法は、実装基板を有しない構成に対しても、適用可能である。
【0165】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0166】
ＭＳＢ…実装基板、ＭＤ０～ＭＤ３…メモリダイ、Ｂ…ボンディングワイヤ、Ｐ…パッド電極、ＶＣＣ，ＶＣＣＱ…電源電圧、ＳＷ…スイッチ回路、ｓｗ…スイッチ素子、ＷＶＣＣ…電源配線、ＰＣ…スイッチ制御回路、ＦＳ…ヒューズ回路、ｆｓ…ヒューズ素子、ＰＵ…プルアップ回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】