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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044224
(43)【公開日】2024-04-02
(54)【発明の名称】メモリシステム及び制御方法
(51)【国際特許分類】
G06F 13/42 20060101AFI20240326BHJP
【ＦＩ】
G06F13/42 310
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2022149629
(22)【出願日】2022-09-20
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】松本 真梨子
(57)【要約】
【課題】ホストとの通信接続を安定化するメモリシステムを提供する。
【解決手段】実施形態に係るメモリシステムは、メモリと、制御回路と、インタフェース回路と、を備える。インタフェース回路は、外部から供給される第１クロックを受信可能な第１端子と、第１信号を受信可能な第２端子と、を含む。制御回路は、第１状態である場合、第１信号の入力に応じて第２状態に、第１クロックの入力に応じて第３状態に遷移する。第２状態である場合、内部で発生させる第２クロックに基づいて動作する第１モードの初期化処理を実行し、又は、第１モードで動作可能な状態であり、第１クロックの入力に応じて第１モードで動作可能な状態を終了し、第３状態に遷移する。第３状態である場合、第１信号の入力に応じて第４状態に遷移する。第４状態である場合、第１クロックに基づいて動作する第２モードの初期化処理を実行し、又は、第２モードで動作可能な状態である。
【選択図】図５
【解決手段】実施形態に係るメモリシステムは、メモリと、制御回路と、インタフェース回路と、を備える。インタフェース回路は、外部から供給される第１クロックを受信可能な第１端子と、第１信号を受信可能な第２端子と、を含む。制御回路は、第１状態である場合、第１信号の入力に応じて第２状態に、第１クロックの入力に応じて第３状態に遷移する。第２状態である場合、内部で発生させる第２クロックに基づいて動作する第１モードの初期化処理を実行し、又は、第１モードで動作可能な状態であり、第１クロックの入力に応じて第１モードで動作可能な状態を終了し、第３状態に遷移する。第３状態である場合、第１信号の入力に応じて第４状態に遷移する。第４状態である場合、第１クロックに基づいて動作する第２モードの初期化処理を実行し、又は、第２モードで動作可能な状態である。
【選択図】図５
【特許請求の範囲】
【請求項1】
メモリと、
前記メモリを制御する制御回路と、
前記制御回路に接続されたインタフェース回路と
を備え、
前記インタフェース回路は、
外部から供給される第１クロックを受信可能な第１端子と、
第１信号を受信可能な第２端子と
を含み、
前記制御回路は、
第１状態～第４状態のうち何れかの状態から他の状態に遷移可能であり、
前記第１状態である場合、
前記第１信号の入力検出に応じて、前記第２状態に遷移し、
前記第１クロックの入力検出に応じて、前記第３状態に遷移し、
前記第２状態である場合、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードの初期化処理を実行し、又は、前記第１モードで動作可能な状態であり、
前記第１クロックの入力検出に応じて、前記第１モードで動作可能な状態を終了し、且つ、前記第３状態に遷移し、
前記第３状態である場合、
前記第１信号の入力検出に応じて、前記第４状態に遷移し、
前記第４状態である場合、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードの初期化処理を実行し、又は、前記第２モードで動作可能な状態である
メモリシステム。
前記メモリを制御する制御回路と、
前記制御回路に接続されたインタフェース回路と
を備え、
前記インタフェース回路は、
外部から供給される第１クロックを受信可能な第１端子と、
第１信号を受信可能な第２端子と
を含み、
前記制御回路は、
第１状態～第４状態のうち何れかの状態から他の状態に遷移可能であり、
前記第１状態である場合、
前記第１信号の入力検出に応じて、前記第２状態に遷移し、
前記第１クロックの入力検出に応じて、前記第３状態に遷移し、
前記第２状態である場合、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードの初期化処理を実行し、又は、前記第１モードで動作可能な状態であり、
前記第１クロックの入力検出に応じて、前記第１モードで動作可能な状態を終了し、且つ、前記第３状態に遷移し、
前記第３状態である場合、
前記第１信号の入力検出に応じて、前記第４状態に遷移し、
前記第４状態である場合、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードの初期化処理を実行し、又は、前記第２モードで動作可能な状態である
メモリシステム。
【請求項2】
前記制御回路が前記第２状態である場合、
前記第１モードの初期化処理の実行中に前記第１信号の入力を検出したことに応じて、前記第１モードの初期化処理を継続し、
前記第１モードにおける動作中に前記第１信号の入力を検出したことに応じて、前記第１モードにおける動作を継続する
請求項１記載のメモリシステム。
前記第１モードの初期化処理の実行中に前記第１信号の入力を検出したことに応じて、前記第１モードの初期化処理を継続し、
前記第１モードにおける動作中に前記第１信号の入力を検出したことに応じて、前記第１モードにおける動作を継続する
請求項１記載のメモリシステム。
【請求項3】
前記制御回路が前記第２状態である場合、
前記第１信号の入力を検出したことに応じて、前記第２状態を維持する
請求項１記載のメモリシステム。
前記第１信号の入力を検出したことに応じて、前記第２状態を維持する
請求項１記載のメモリシステム。
【請求項4】
前記インタフェース回路は、前記第１クロック及び前記第２クロックのいずれかに基づく第３クロックで動作する
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項5】
前記第１信号は、第１電圧から、前記第１電圧と異なる第２電圧への遷移を含む
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項6】
前記第１モードは、Peripheral Component Interconnect Express（ＰＣＩｅ）規格に準拠したSeparate Reference Independent Spreadで動作するモードであり、
前記第２モードは、Peripheral Component Interconnect Express（ＰＣＩｅ）規格に準拠したCommon Clockで動作するモードである
請求項１記載のメモリシステム。
前記第２モードは、Peripheral Component Interconnect Express（ＰＣＩｅ）規格に準拠したCommon Clockで動作するモードである
請求項１記載のメモリシステム。
【請求項7】
メモリと、
前記メモリを制御する制御回路と、
外部から供給される第１クロック及び第１信号を受信可能なインタフェース回路と
を備えるメモリシステムの制御方法であって、
前記制御回路は、
第１状態～第４状態のうち何れかの状態から他の状態に遷移可能であり、
前記第１状態である場合、
前記第１信号の入力検出に応じて、前記第２状態に遷移し、
前記第１クロックの入力検出に応じて、前記第３状態に遷移し、
前記第２状態である場合、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードの初期化処理を実行し、又は、前記第１モードで動作可能な状態であり、
前記第１クロックの入力検出に応じて、前記第１モードで動作可能な状態を終了し、且つ、前記第３状態に遷移し、
前記第３状態である場合、
前記第１信号の入力検出に応じて、前記第４状態に遷移し、
前記第４状態である場合、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードの初期化処理を実行し、又は、前記第２モードで動作可能な状態である
制御方法。
前記メモリを制御する制御回路と、
外部から供給される第１クロック及び第１信号を受信可能なインタフェース回路と
を備えるメモリシステムの制御方法であって、
前記制御回路は、
第１状態～第４状態のうち何れかの状態から他の状態に遷移可能であり、
前記第１状態である場合、
前記第１信号の入力検出に応じて、前記第２状態に遷移し、
前記第１クロックの入力検出に応じて、前記第３状態に遷移し、
前記第２状態である場合、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードの初期化処理を実行し、又は、前記第１モードで動作可能な状態であり、
前記第１クロックの入力検出に応じて、前記第１モードで動作可能な状態を終了し、且つ、前記第３状態に遷移し、
前記第３状態である場合、
前記第１信号の入力検出に応じて、前記第４状態に遷移し、
前記第４状態である場合、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードの初期化処理を実行し、又は、前記第２モードで動作可能な状態である
制御方法。
【請求項8】
メモリと、
前記メモリを制御する制御回路と、
前記制御回路に接続されたインタフェース回路と
を備え、
前記インタフェース回路は、
外部から供給される第１クロックを受信可能な第１端子と、
第１信号を受信可能な第２端子と
を含み、
前記制御回路は、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードと、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードと
で動作可能であり、
前記第１モードの初期化処理の実行中、又は、前記第１モードで動作可能な状態での、前記第１クロックへの入力検出に応じて、前記初期化処理を中断し、又は、前記第１モードで動作可能な状態を終了し、
前記初期化処理の中断後、又は、前記第１モードで動作可能な状態の終了後の、前記第１信号の入力検出に応じて、前記第２モードの初期化処理を実行する
メモリシステム。
前記メモリを制御する制御回路と、
前記制御回路に接続されたインタフェース回路と
を備え、
前記インタフェース回路は、
外部から供給される第１クロックを受信可能な第１端子と、
第１信号を受信可能な第２端子と
を含み、
前記制御回路は、
内部で発生させる第２クロックに基づいて前記インタフェース回路を動作させる第１モードと、
前記第１クロックに基づいて前記インタフェース回路を動作させる第２モードと
で動作可能であり、
前記第１モードの初期化処理の実行中、又は、前記第１モードで動作可能な状態での、前記第１クロックへの入力検出に応じて、前記初期化処理を中断し、又は、前記第１モードで動作可能な状態を終了し、
前記初期化処理の中断後、又は、前記第１モードで動作可能な状態の終了後の、前記第１信号の入力検出に応じて、前記第２モードの初期化処理を実行する
メモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
メモリと、メモリを制御する制御回路と、制御回路に接続されたインタフェース回路と、を備えるメモリシステムが知られている。メモリシステムは、ホストと接続可能である。ホストと接続された状態で、メモリシステムはホストと通信する。メモリシステムとホストとの通信は複数のモードを有する。通信のモードは、ある条件に応じて切り替わる。
【背景技術】
【0002】
メモリシステムとホストとの通信接続の安定化が望まれている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許第１０３６６０４４号明細書
【特許文献2】米国特許第１０４５２５７６号明細書
【特許文献3】米国特許第１０９０９０４７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施形態では、メモリシステムとホストとの通信接続の安定化を図る。
【課題を解決するための手段】
【0005】
実施形態に係るメモリシステムは、メモリと、メモリを制御する制御回路と、制御回路に接続されたインタフェース回路と、を備える。インタフェース回路は、外部から供給される第１クロックを受信可能な第１端子と、第１信号を受信可能な第２端子と、を含む。制御回路は、第１状態～第４状態のうち何れかの状態から他の状態に遷移可能である。制御回路は、第１状態である場合、第１信号の入力検出に応じて、第２状態に遷移し、第１クロックの入力検出に応じて第３状態に遷移する。また、第２状態である場合、内部で発生させる第２クロックに基づいてインタフェース回路を動作させる第１モードの初期化処理を実行し、又は、第１モードで動作可能な状態であり、第１クロックの入力検出に応じて第１モードで動作可能な状態を終了し、且つ、第３状態に遷移する。また、第３状態である場合、第１信号の入力検出に応じて第４状態に遷移する。また、第４状態である場合、第１クロックに基づいてインタフェース回路を動作させる第２モードの初期化処理を実行し、又は、第２モードで動作可能な状態である。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステムの構成を示す模式的なブロック図である。
【図2】第１実施形態に係るコントローラの一部の構成を示す模式的なブロック図である。
【図3】第１実施形態に係るＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。
【図4】第１実施形態に係るＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。
【図5】第１実施形態に係るクロックモードの選択方法について説明するための状態遷移表である。
【図6】第１実施形態に係るＣＣモードの初期化処理について説明するためのフローチャートである。
【図7】第１実施形態に係るＳＲＩＳモードの初期化処理について説明するためのフローチャートである。
【図8】比較例のＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。
【図9】比較例のＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。
【図10】比較例のメモリシステム初期化処理について説明するためのタイミングチャートである。
【発明を実施するための形態】
【0007】
実施形態に係るメモリシステムを、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
【0008】
本明細書において、第１の構成が第２の構成に「電気的に接続されている」とは、第１の構成が第２の構成に直接接続されている状態と、第１の構成が第２の構成に配線、接続部材又はコネクタ等を介して接続されている状態と、を含む。
【0009】
［第１実施形態］
［メモリシステム１０の構成］
図１は、実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホスト２０から送信されたコマンドに応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、ユーザデータを記憶可能なシステムである。メモリシステム１０は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム１０とホスト２０とは、例えばシリアル通信によって通信を行う。メモリシステム１０とホスト２０とは、例えばＰＣＩｅ（Peripheral Component Interconnect Express）（TM）規格に準拠して通信を行う。
［メモリシステム１０の構成］
図１は、実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホスト２０から送信されたコマンドに応じて、ユーザデータの読出動作、書込動作、消去動作等を行う。メモリシステム１０は、ユーザデータを記憶可能なシステムである。メモリシステム１０は、例えば、ＳＳＤ（Solid State Drive）である。メモリシステム１０とホスト２０とは、例えばシリアル通信によって通信を行う。メモリシステム１０とホスト２０とは、例えばＰＣＩｅ（Peripheral Component Interconnect Express）（TM）規格に準拠して通信を行う。
【0010】
メモリシステム１０は、複数のメモリデバイスＭＤと、コントローラＣＴＲと、を備える。メモリデバイスＭＤは、ユーザデータを記憶する。メモリデバイスＭＤは、例えば、ＮＡＮＤフラッシュメモリである。
【0011】
コントローラＣＴＲは、複数のメモリデバイスＭＤ及びホスト２０に電気的に接続される。コントローラＣＴＲは、メモリデバイスＭＤを制御する。コントローラＣＴＲは、例えば、ＳｏＣ（System on a Chip）の様な半導体集積回路として構成される。コントローラＣＴＲは、ＣＰＵ（Central Processing Unit）のダイ、ＰＣＩｅコントローラ（インタフェース回路）のダイ等を備える。コントローラＣＴＲは、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ガベージコレクション（コンパクション）、ウェアレベリング等の処理を行う。コントローラＣＴＲの各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組み合わせ、のいずれかにより実現され得る。
【0012】
図２は、コントローラＣＴＲの一部の構成を示す模式的なブロック図である。コントローラＣＴＲは、インタフェース回路に相当するＰＣＩｅコントローラ（ＰＣＩｅＣ）１００と、ＣＰＵ２００と、を備える。
【0013】
［ＰＣＩｅコントローラ１００］
ＰＣＩｅコントローラ１００は、物理層制御回路（ＰＨＹ）１１０と、Ｌｉｎｋ回路１２０と、を備える。Ｌｉｎｋ回路１２０は、メディアアクセス制御回路（Medium Access Control : MAC）などの各種プロトコルの機能を実現する。物理層制御回路１１０は、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）を介して、Ｌｉｎｋ回路１２０に接続されている。
ＰＣＩｅコントローラ１００は、物理層制御回路（ＰＨＹ）１１０と、Ｌｉｎｋ回路１２０と、を備える。Ｌｉｎｋ回路１２０は、メディアアクセス制御回路（Medium Access Control : MAC）などの各種プロトコルの機能を実現する。物理層制御回路１１０は、ＰＩＰＥ（PHY Interface for the PCI Express Architecture）を介して、Ｌｉｎｋ回路１２０に接続されている。
【0014】
物理層制御回路１１０は、第１端子１０１、第２端子１０２と、ＰＥＲＳＴ検出回路（ＰＤＣ）１１１、ＲｅｆＣｌｋ検出回路（ＲＤＣ）１１２、内部クロック生成回路（ＩＣＧ）１１３、マルチプレクサ（ＭＵＸ）１１４、ＰＬＬ（Phase Locked Loop）回路１１５と、を備える。
【0015】
第１端子１０１には、ホスト２０（図１）から送信されたＲｅｆＣｌｋ信号が入力される。ＲｅｆＣｌｋ信号は、第１クロックに相当する。ＲｅｆＣｌｋ信号は、後述するＣＣモードにおいて、ＰＣＩｅコントローラ１００で使用されるクロック信号である。ＲｅｆＣｌｋ信号は、外部クロックにも相当する。
【0016】
第２端子１０２には、ホスト２０から送信されたＰＥＲＳＴ信号が入力される。ＰＥＲＳＴ信号は、第１信号に相当する。ＰＥＲＳＴ信号は、ＰＣＩｅコントローラ１００の初期化処理の実行を指示するために、ホスト２０から送信される。初期化処理は、Ｄｕａｌ／Ｓｉｎｇｌｅ判定、後述するＳＲＩＳモード／ＣＣモード判定、ＰＨＹ１１０の起動、ＰＣＬＫ安定待ち、ＭＡＣ起動等の処理を含む。
【0017】
ＰＥＲＳＴ検出回路１１１は、第２端子１０２に入力されたＰＥＲＳＴ信号の入力を検出し、検出をＣＰＵ２００に出力する。なお、ＰＥＲＳＴ検出回路１１１は、第２端子のある電圧（第１電圧）から他の電圧（第２電圧）への遷移を、ＰＥＲＳＴ信号の入力として検出してもよい。
【0018】
ＲｅｆＣｌｋ検出回路１１２は、第１端子１０１に入力されたＲｅｆＣｌｋ信号を検出し、検出をＣＰＵ２００に出力する。
【0019】
内部クロック生成回路１１３は、ＰＣＩｅコントローラ１００内部で使用する内部クロック信号を生成し、マルチプレクサ１１４に出力する。内部クロック信号は、第２クロックに相当する。内部クロック信号は、後述するＳＲＩＳモードにおいて、ＰＣＩｅコントローラ１００で使用されるクロック信号である。
【0020】
マルチプレクサ１１４は、複数の入力信号からある１つの信号を選択して出力する回路である。マルチプレクサ１１４は、ＣＰＵ２００から出力される選択信号に従って、ＲｅｆＣｌｋ信号、内部クロック信号の何れかを、ＰＬＬ回路１１５に出力する。
【0021】
ＰＬＬ回路１１５は、ＲｅｆＣｌｋ信号、内部クロック信号の何れかの位相を調整し、出力信号ＰＣＬＫとして、後段のＬｉｎｋ回路１２０に出力する。出力信号ＰＣＬＫは、第３クロックに相当する。出力信号ＰＣＬＫは、後段のＬｉｎｋ回路１２０のクロック信号として使用される。
【0022】
［ＣＰＵ２００］
ＣＰＵ２００は、制御回路に相当する。ＣＰＵ２００は、例えば、メモリデバイスＭＤ（図１）に記憶された各種プログラムをＲＡＭ（Random Access Memory）（不図示）にロードして実行することにより、初期化処理を行う。
ＣＰＵ２００は、制御回路に相当する。ＣＰＵ２００は、例えば、メモリデバイスＭＤ（図１）に記憶された各種プログラムをＲＡＭ（Random Access Memory）（不図示）にロードして実行することにより、初期化処理を行う。
【0023】
ＣＰＵ２００は、ＰＥＲＳＴ検出回路１１１によるＰＥＲＳＴ信号の入力検出に応じて、ＰＥＲＳＴ割り込みが発生したことを検知する。また、ＣＰＵ２００は、ＲｅｆＣｌｋ検出回路１１２によるＲｅｆＣｌｋ信号の入力検出に応じて、ＲｅｆＣｌｋ割り込みが発生したことを検知する。ＣＰＵ２００は、ＰＥＲＳＴ割り込みの発生及びＲｅｆＣｌｋ割り込みの発生に応じ、後述する状態遷移表に従って、適切なクロックモードの初期化処理を実行する。
【0024】
［クロックモード］
メモリシステム１０は、Common Clock（ＣＣ）モードと、Separate Reference Independent Spread（ＳＲＩＳ）モードと、の２つのクロックモードで動作可能である。
メモリシステム１０は、Common Clock（ＣＣ）モードと、Separate Reference Independent Spread（ＳＲＩＳ）モードと、の２つのクロックモードで動作可能である。
【0025】
ＰＣＩｅ規格において、ＣＣモードとは、ホストと、ＰＣＩｅデバイスとが、ホストで生成されるＲｅｆＣｌｋ信号に同期して通信を行う方式である。また、ＰＣＩｅ規格において、ＳＲＩＳモードとは、ＲｅｆＣｌｋ信号を使用せずに、ホストとＰＣＩｅデバイスとが、別々に生成したクロックを用いて通信を行う方式である。
【0026】
ＰＣＩｅコントローラ１００は、ＰＣＩｅ規格におけるＰＣＩｅデバイスに相当する。ＳＲＩＳモードは第１モード、ＣＣモードは第２モードに相当する。
【0027】
［初期化処理］
図３は、第１実施形態に係るＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。図４は、第１実施形態に係るＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。図５は、第１実施形態に係るクロックモードの選択方法について説明するための状態遷移表である。図６は、第１実施形態に係るＣＣモードの初期化処理について説明するためのフローチャートである。図７は、第１実施形態に係るＳＲＩＳモードの初期化処理について説明するためのフローチャートである。
図３は、第１実施形態に係るＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。図４は、第１実施形態に係るＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。図５は、第１実施形態に係るクロックモードの選択方法について説明するための状態遷移表である。図６は、第１実施形態に係るＣＣモードの初期化処理について説明するためのフローチャートである。図７は、第１実施形態に係るＳＲＩＳモードの初期化処理について説明するためのフローチャートである。
【0028】
【0029】
【0030】
図４に示す様に、ＣＰＵ２００は、ＲｅｆＣｌｋ割り込みが発生すると（Ｓ４０１）、ＲｅｆＣｌｋ割り込みが発生したことを記録し（Ｓ４０２）、図５の状態遷移表に従ってＣＰＵ２００の状態を遷移させる（Ｓ４０３）。
【0031】
図５に示す状態遷移表では、「状態」と「イベント」との組み合わせで特定される「セル」において、遷移先となる「状態」が定義される。２つの列は、イベントを表し、「ＲｅｆＣｌｋ割り込み」と「ＰＥＲＳＴ割り込み」とに対応する。４つの行は、ＣＰＵ２００の４つの状態（（Ａ）初期状態、（Ｂ）ＳＲＩＳモード状態、（Ｃ）ＣＣモード前段階状態、（Ｄ）ＣＣモード状態）を表している。ＣＰＵ２００は、これら４つの状態のうち何れかの状態から他の状態に遷移可能である。（Ｂ）ＳＲＩＳモード状態への遷移に際しては、ＳＲＩＳモードの初期化処理が実行される。この初期化処理の実行後、メモリシステム１０は、ＳＲＩＳモードで動作可能な状態となる。（Ｂ）ＳＲＩＳモード状態は、ＳＲＩＳモードで動作可能な状態を含む。（Ｄ）ＣＣモード状態への遷移に際しては、ＣＣモードの初期化処理が実行される。この初期化処理の実行後、メモリシステム１０は、ＣＣモードで動作可能な状態となる。（Ｄ）ＣＣモード状態は、ＣＣモードで動作可能な状態を含む。
【0032】
図３で説明したＰＥＲＳＴ割り込み発生時における状態遷移（Ｓ３０２）について、図５を用いて説明する。（Ａ）初期状態でＰＥＲＳＴ割り込みが発生すると、ＣＰＵ２００は、（Ｂ）ＳＲＩＳモード状態に遷移する。また、（Ｃ）ＣＣモード前段階状態でＰＥＲＳＴ割り込みが発生すると、ＣＰＵ２００は、（Ｄ）ＣＣモード状態に遷移する。一方、（Ｂ）ＳＲＩＳモード状態でＰＥＲＳＴ割り込みが発生しても、ＣＰＵ２００は、状態遷移せずに、（Ｂ）ＳＲＩＳモード状態を維持する。同様に、（Ｄ）ＣＣモード状態でＰＥＲＳＴ割り込みが発生しても、ＣＰＵ２００は、状態遷移せずに、（Ｄ）ＣＣモード状態を維持する。
【0033】
また、図４で説明したＲｅｆＣｌｋ割り込み発生時における状態遷移（Ｓ４０３）について、図５を用いて説明する。（Ａ）初期状態でＲｅｆＣｌｋ割り込みが発生すると、ＣＰＵ２００は、（Ｃ）ＣＣモード前段階状態に遷移する。また、（Ｂ）ＳＲＩＳモード状態でＲｅｆＣｌｋ割り込みが発生すると、ＣＰＵ２００は、（Ｃ）ＣＣモード前段階状態に遷移する。一方、（Ｃ）ＣＣモード前段階状態でＲｅｆＣｌｋ割り込みが発生しても、ＣＰＵ２００は、状態遷移せずに、（Ｃ）ＣＣモード前段階状態を維持する。同様に、（Ｄ）ＣＣモード状態でＲｅｆＣｌｋ割り込みが発生しても、ＣＰＵ２００は、状態遷移せずに、（Ｄ）ＣＣモード状態を維持する。
【0034】
図６に示す様に、ＣＰＵ２００は、ＣＣモードの初期化処理が起動するよう状態遷移する（Ｓ６０１）。この状態遷移は、ＣＰＵ２００が、ＲｅｆＣｌｋ割り込みの発生に応じて（Ｂ）ＳＲＩＳモード状態から（Ｃ）ＣＣモード前段階状態に遷移した場合、又は、ＰＥＲＳＴ割り込みの発生に応じて（Ｃ）ＣＣモード前段階状態から（Ｄ）ＣＣモード状態に遷移した場合を含む。その後、ＣＰＵ２００は、ＣＣモードの初期化処理を行い（Ｓ６０２）、処理を終了する。
【0035】
図７に示す様に、ＣＰＵ２００は、ＳＲＩＳモードの初期化処理が起動するよう状態遷移する（Ｓ７０１）。この状態遷移は、ＣＰＵ２００が、ＰＥＲＳＴ割り込みの発生に応じて（Ａ）初期状態から（Ｂ）ＳＲＩＳモード状態に遷移した場合を含む。その後、ＣＰＵ２００は、ＳＲＩＳモードの初期化処理を行い（Ｓ７０２）、処理を終了する。
【0036】
［比較例］
次に比較例について説明する。比較例に係るＣＰＵは、図５の状態遷移表に示される処理を実行しない。図８は、比較例のＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。図９は、比較例のＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。
次に比較例について説明する。比較例に係るＣＰＵは、図５の状態遷移表に示される処理を実行しない。図８は、比較例のＰＥＲＳＴ割り込み発生時の処理について説明するためのフローチャートである。図９は、比較例のＲｅｆＣｌｋ割り込み発生時の処理について説明するためのフローチャートである。
【0037】
図８に示す様に、比較例に係るＣＰＵは、ＰＥＲＳＴ割り込みが発生すると（Ｓ８０１）、初期化処理に関する設定を行う（Ｓ８０２）。次に、ＣＰＵは、ＲｅｆＣｌｋ割り込みの発生が記録されているか否かを判定する（Ｓ８０３）。ＣＰＵは、記録されている場合（Ｓ８０３のＹｅｓ）にはＣＣモードの初期化処理を実行し（Ｓ８０４）、記録されていない場合（Ｓ８０３のＮｏ）にはＳＲＩＳモードの初期化処理を実行する（Ｓ８０５）。
【0038】
図９に示す様に、比較例に係るＣＰＵは、ＲｅｆＣｌｋ割り込みが発生すると（Ｓ９０１）、ＲｅｆＣｌｋ割り込みが発生したことを記録する（Ｓ９０２）。
【0039】
［電源起動時の不定電位］
図１０は、比較例のメモリシステムの初期化処理について説明するためのタイミングチャートである。
図１０は、比較例のメモリシステムの初期化処理について説明するためのタイミングチャートである。
【0040】
タイミングＴ１では、メモリシステムに電源１２Ｖが供給される。この電源の供給に応じて、ＰＥＲＳＴ信号に不定電位が発生する場合がある。この不定電位により、比較例のメモリシステムは、ＰＥＲＳＴ割り込みが発生したものと認識して（Ｓ８０１）、初期化処理に関する設定を行う（Ｓ８０２）。
【0041】
上述の通り、比較例のメモリシステムは、ＲｅｆＣｌｋ割り込み発生の記録の有無で、クロックモードを決定する（Ｓ８０３）。図１０の例では、タイミングＴ１の時点で、ＲｅｆＣｌｋ信号の入力がなく、ＲｅｆＣｌｋ割り込み発生の記録がないため、ＳＲＩＳモードが選択される（Ｓ８０５）。従って、比較例に係るＣＰＵは、図１０に示すタイミングＴ２で、内部クロック信号に基づいてＳＲＩＳモードの初期化処理を開始する。タイミングＴ３で、ホストから、ＲｅｆＣｌｋ信号が入力されると、比較例のメモリシステムは、ＲｅｆＣｌｋ割り込みが発生したことを検知し（Ｓ９０１）、ＲｅｆＣｌｋ割り込みの発生を記録する（Ｓ９０２）。しかしながら、比較例のメモリシステムでは、タイミングＴ４でＰＥＲＳＴ信号が入力されても、クロックモードを、ＳＲＩＳモードからＣＣモードに変更することができない。
【0042】
この様に、比較例に係るメモリシステムにおいては、ＳＲＩＳモードの初期化開始後に、クロックモードをＣＣモードに変更することができない。このため、ホストとメモリシステムで異なるクロック信号を使用している状態になり、Ｌｉｎｋが不安定になりＬｉｎｋｕｐしないという状態になってしまう場合がある。
【0043】
［第１実施形態に係るメモリシステム１０の効果］
例えば、第１実施形態に係るメモリシステム１０に、図１０の様なＰＥＲＳＴ信号が入力された場合、ＣＰＵ２００は、タイミングＴ１において（Ａ）初期状態から（Ｂ）ＳＲＩＳモード状態に遷移し、ＳＲＩＳモードの初期化処理を開始する。しかしながら、タイミングＴ３においてＲｅｆＣｌｋ割り込みが発生すると、ＣＰＵ２００は、（Ｂ）ＳＲＩＳモード状態から（Ｃ）ＣＣモード前段階状態に遷移し、更に、タイミングＴ４においてＰＥＲＳＴ割り込みが発生すると、（Ｃ）ＣＣモード前段階状態から（Ｄ）ＣＣモード状態に遷移する。すなわち、（Ｂ）ＳＲＩＳモード状態でＲｅｆＣｌｋ割り込みが発生し、その後（Ｃ）ＣＣモード前段階状態でＰＥＲＳＴ割り込みが発生に応じて、ＣＰＵ２００は、ＣＣモードの初期化処理を開始する。この様に、ＳＲＩＳモードの初期化処理を開始していても、この初期化処理を中断し、ＣＣモードの初期化処理を実行することが可能である。また、ＳＲＩＳモードの初期化処理が完了している場合においても、ＣＣモードの初期化処理を実行することが可能である。
例えば、第１実施形態に係るメモリシステム１０に、図１０の様なＰＥＲＳＴ信号が入力された場合、ＣＰＵ２００は、タイミングＴ１において（Ａ）初期状態から（Ｂ）ＳＲＩＳモード状態に遷移し、ＳＲＩＳモードの初期化処理を開始する。しかしながら、タイミングＴ３においてＲｅｆＣｌｋ割り込みが発生すると、ＣＰＵ２００は、（Ｂ）ＳＲＩＳモード状態から（Ｃ）ＣＣモード前段階状態に遷移し、更に、タイミングＴ４においてＰＥＲＳＴ割り込みが発生すると、（Ｃ）ＣＣモード前段階状態から（Ｄ）ＣＣモード状態に遷移する。すなわち、（Ｂ）ＳＲＩＳモード状態でＲｅｆＣｌｋ割り込みが発生し、その後（Ｃ）ＣＣモード前段階状態でＰＥＲＳＴ割り込みが発生に応じて、ＣＰＵ２００は、ＣＣモードの初期化処理を開始する。この様に、ＳＲＩＳモードの初期化処理を開始していても、この初期化処理を中断し、ＣＣモードの初期化処理を実行することが可能である。また、ＳＲＩＳモードの初期化処理が完了している場合においても、ＣＣモードの初期化処理を実行することが可能である。
【0044】
尚、図１０を参照して説明した様な通信上の問題が発生しない場合、ＣＰＵ２００は、（Ａ）初期状態から、ＰＥＲＳＴ割り込みの発生に応じて（Ｂ）ＳＲＩＳモード状態に遷移する。また、ＲｅｆＣｌｋ割り込みの発生に応じて、（Ａ）初期状態から（Ｃ）ＣＣモード前段階状態に遷移し、ＰＥＲＳＴ割り込みの発生に応じて（Ｃ）ＣＣモード前段階状態から（Ｄ）ＣＣモード状態に遷移する。
【0045】
［第２実施形態］
第１実施形態では、図５の状態遷移表に従って、クロックモードを選択する例について説明した。しかしながら、クロックモードの選択は、状態遷移表に従う動作に限定されず、制御部は、ルールベースでの処理を行ってもよい。
第１実施形態では、図５の状態遷移表に従って、クロックモードを選択する例について説明した。しかしながら、クロックモードの選択は、状態遷移表に従う動作に限定されず、制御部は、ルールベースでの処理を行ってもよい。
【0046】
例えば、第２実施形態に係るＣＰＵ２００は、ＳＲＩＳモードの初期化処理の実行中、又は、ＳＲＩＳモードで動作可能な状態で、第１端子１０１へのＲｅｆＣｌｋ信号の入力検出に応じて、上記初期化処理を中断し、又は、ＳＲＩＳモードで動作可能な状態を終了する。
【0047】
上記初期化処理の中断後、又は、ＳＲＩＳモードで動作可能な状態の終了後の、第２端子１０２へのＰＥＲＳＴ信号の入力検出に応じて、ＣＣモードの初期化処理を実行する。
【0048】
この様に、第２実施形態では、ＳＲＩＳモードの初期化処理が開始された後でも、ＲｅｆＣｌｋ信号が入力されれば、ＳＲＩＳモードの処理を終了して、ＣＣモードの初期化処理を開始できる。
【0049】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0050】
１０…メモリシステム、２０…ホスト、ＣＴＲ…コントローラ、ＭＤ…メモリデバイス、１００…ＰＣＩｅコントローラ、１０１…第１端子、１０２…第２端子、１１０…物理層制御回路、１１１…ＰＥＲＳＴ検出回路、１１２…ＲｅｆＣｌｋ検出回路、１１３…内部クロック生成回路、１１４…マルチプレクサ、１１５…ＰＬＬ回路、１２０…Ｌｉｎｋ回路、２００…ＣＰＵ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】