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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044387
(43)【公開日】2024-04-02
(54)【発明の名称】ＡＤ変換回路
(51)【国際特許分類】
H03M 1/12 20060101AFI20240326BHJP
H03M 3/02 20060101ALI20240326BHJP
【ＦＩ】
H03M1/12 C
H03M3/02
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2022149877
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】000006666
【氏名又は名称】アズビル株式会社
(74)【代理人】
【識別番号】100098394
【弁理士】
【氏名又は名称】山川 茂樹
(72)【発明者】
【氏名】栗林 英毅
(72)【発明者】
【氏名】近藤 浩市
(72)【発明者】
【氏名】江川 美穂
(72)【発明者】
【氏名】横木 光生
【テーマコード（参考）】
5J022
5J064
【Ｆターム（参考）】
5J022AA00
5J022BA10
5J022CE02
5J022CE03
5J064BA03
5J064BA06
5J064BC06
5J064BC12
5J064BC24
(57)【要約】
【課題】ＡＤＣの変換完了タイミングの時間差を所望の範囲内に抑える。
【解決手段】ＡＤ変換回路は、ΔΣ変調器３００－１とデジタルフィルタ３０１－１を有するΔΣＡＤ変換器２００－１と、ΔΣ変調器３００－２とデジタルフィルタ３０１－２を有するΔΣＡＤ変換器２００－２と、ΔΣＡＤ変換器２００－２の測定値取得周期毎に変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを出力するＣＰＵ２０８と、通常モードにおいてはΔΣＡＤ変換器２００－１，２００－２を非同期で動作させ、同期モードにおいては、測定値取得周期以内でΔΣＡＤ変換器２００－１による変換とΔΣＡＤ変換器２００－２による変換とが同期するようにデジタルフィルタ３０１－２の積算期間を設定する制御部２１０とを備える。
【選択図】 図１
【解決手段】ＡＤ変換回路は、ΔΣ変調器３００－１とデジタルフィルタ３０１－１を有するΔΣＡＤ変換器２００－１と、ΔΣ変調器３００－２とデジタルフィルタ３０１－２を有するΔΣＡＤ変換器２００－２と、ΔΣＡＤ変換器２００－２の測定値取得周期毎に変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを出力するＣＰＵ２０８と、通常モードにおいてはΔΣＡＤ変換器２００－１，２００－２を非同期で動作させ、同期モードにおいては、測定値取得周期以内でΔΣＡＤ変換器２００－１による変換とΔΣＡＤ変換器２００－２による変換とが同期するようにデジタルフィルタ３０１－２の積算期間を設定する制御部２１０とを備える。
【選択図】 図１
【特許請求の範囲】
【請求項1】
第１のΔΣ変調器と第１のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、
第２のΔΣ変調器と第２のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
第２のΔΣ変調器と第２のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
【請求項2】
請求項１記載のＡＤ変換回路において、
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
【請求項3】
請求項２記載のＡＤ変換回路において、
前記制御部は、
前記第１、第２のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第２のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
前記制御部は、
前記第１、第２のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第２のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
【請求項4】
請求項３記載のＡＤ変換回路において、
同期モードにおいて前記第１のデジタルフィルタの１乃至複数の積算期間の長さと前記第２のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするＡＤ変換回路。
同期モードにおいて前記第１のデジタルフィルタの１乃至複数の積算期間の長さと前記第２のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするＡＤ変換回路。
【請求項5】
第１のΔΣ変調器と第１のデジタルフィルタと第２のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、
第２のΔΣ変調器と第３のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
第２のΔΣ変調器と第３のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、
前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、
通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするＡＤ変換回路。
【請求項6】
請求項５記載のＡＤ変換回路において、
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタと、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第４の周波数のデジタル信号に変換して出力するように構成された前記第３のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
前記第１のΔΣＡＤ変換器は、
前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタと、
前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成され、
前記第２のΔΣＡＤ変換器は、
前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、
前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第４の周波数のデジタル信号に変換して出力するように構成された前記第３のデジタルフィルタとから構成されることを特徴とするＡＤ変換回路。
【請求項7】
請求項６記載のＡＤ変換回路において、
前記制御部は、
前記第１、第２、第３のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマと、
前記第３のデジタルフィルタの積算期間を周期とする前記第４の周波数のクロックを前記第３のデジタルフィルタに供給するように構成された第３のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第３のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第２のデジタルフィルタの積算期間の設定を無効にして前記第２のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第２、第３のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
前記制御部は、
前記第１、第２、第３のデジタルフィルタの積算期間を設定するように構成された信号生成部と、
前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、
前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマと、
前記第３のデジタルフィルタの積算期間を周期とする前記第４の周波数のクロックを前記第３のデジタルフィルタに供給するように構成された第３のタイマとから構成され、
前記信号生成部は、前記通常モードにおいては、前記第１、第３のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第２のデジタルフィルタの積算期間の設定を無効にして前記第２のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第２、第３のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするＡＤ変換回路。
【請求項8】
請求項１乃至７のいずれか１項に記載のＡＤ変換回路において、
前記ＣＰＵは、前記変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定し、
前記制御部は、前記ＣＰＵによって指定されたモードで動作することを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定し、
前記制御部は、前記ＣＰＵによって指定されたモードで動作することを特徴とするＡＤ変換回路。
【請求項9】
請求項８記載のＡＤ変換回路において、
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のΔΣＡＤ変換器に出力するように構成されたマルチプレクサをさらに備え、
前記ＣＰＵは、前記変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするＡＤ変換回路。
複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のΔΣＡＤ変換器に出力するように構成されたマルチプレクサをさらに備え、
前記ＣＰＵは、前記変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするＡＤ変換回路。
【請求項10】
請求項９記載のＡＤ変換回路において、
前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第１、第２のΔΣＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第１、第２のΔΣＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするＡＤ変換回路。
【請求項11】
請求項１または５記載のＡＤ変換回路において、
前記ＣＰＵは、前記第１のΔΣＡＤ変換器に出力する変換開始要求信号を常に有意の値として、前記第２のΔΣＡＤ変換器に出力する前記変換開始要求信号を周期的に出力し、
前記第１のΔΣＡＤ変換器の第１のΔΣ変調器と第１のデジタルフィルタとは、前記ＣＰＵから出力された変換開始要求信号に従って連続的に変換動作を行うことを特徴とするＡＤ変換回路。
前記ＣＰＵは、前記第１のΔΣＡＤ変換器に出力する変換開始要求信号を常に有意の値として、前記第２のΔΣＡＤ変換器に出力する前記変換開始要求信号を周期的に出力し、
前記第１のΔΣＡＤ変換器の第１のΔΣ変調器と第１のデジタルフィルタとは、前記ＣＰＵから出力された変換開始要求信号に従って連続的に変換動作を行うことを特徴とするＡＤ変換回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＡＤ変換回路に関するものである。
【背景技術】
【0002】
圧力発信器には、差圧（ＤＰ）センサ、高圧側の静圧（ＳＴＨ）センサ、低圧側の静圧（ＳＴＬ）センサ、温度（ＴＥＭＰ）センサ等の各種センサが搭載され、それらのセンサ出力のＡＤ変換値を演算することでゲージ圧／絶対圧の測定値（ＰＶ値）を算出する。この演算に必要なＤＰ信号については、サンプリング時のエイリアスの影響を避けるために、ＤＰ専用のＡＤ変換器（ＡＤＣ：Analog-to-Digital Converter）を用意し、常時ＡＤ変換を行う必要がある。一方、残りのＳＴＨ，ＳＴＬ，ＴＥＭＰの各信号については、常時サンプリングが不要なため、別のＡＤＣを用意し、ＳＴＨ，ＳＴＬ，ＴＥＭＰの３つの入力を切り替えながらＡＤ変換を行うという計２チャンネルのＡＤＣを用いるシステム構成となっている。
【0003】
圧力発信器のような信頼性が求められる製品の場合、ＰＶ値算出のためのＤＰ測定以外にも、補正用のＳＴＨ，ＳＴＬ，ＴＥＭＰ測定や、センサとＡＤＣの故障を検出するための測定も動作中に行う必要がある。そこで、上記のように２チャンネルのＡＤＣを用意して、チャンネル１のＡＤＣでＤＰの測定を行い、チャンネル２のＡＤＣで補正のためのＳＴＨ，ＳＴＬ，ＴＥＭＰの測定とセンサ故障診断のためのＤＰの測定（チャンネル間同期不要）とＡＤＣ故障診断のためのＤＰの測定（チャンネル間同期必要）を行うこととなる。
【0004】
ＡＤＣの故障診断を正しく行うためには、チャンネル１と同等なＡＤＣ設定、かつチャンネル１とほぼ同タイミングでチャンネル２を用いてＤＰを測定する必要がある。チャンネル１のＡＤＣのＤＰ取得周期を例えば５０ｍｓとすると、チャンネル２のＡＤＣはその±２％の範囲内（±１ｍｓ）のタイミングでＤＰ値を取得することが求められる。この時間制約が守れない場合、ＤＰ値に揺らぎがあったときにＡＤＣが故障していないにも関わらず、ＡＤＣ故障と誤判定してしまうこととなる。
【0005】
チャンネル１のＡＤＣについては前述のとおり、エイリアスの影響を避けるために常時サンプリングが必須であるということを考慮すると、チャンネル１とチャンネル２のＡＤＣ値の同期取得を行うためには、外部からＡＤＣ変換開始要求を指定可能な入力端子を持つ市販ＡＤＣチップ（例えばＴＩ社のＡＤＳ１２４８やアナログデバイセズ社のＡＤ７１７６－２）を２チップ使用する。
【0006】
そして、それぞれのチップをチャンネル１、チャンネル２とし、チャンネル２でＡＤＣ診断用のＤＰ値（ＤＰ ＳＹＮＣ）を取得する際はチャンネル１の変換完了割り込み信号を見て、チャンネル２の変換開始要求信号を生成する、というＣＰＵ（Central Processing Unit）による処理を行うこととなる。
【0007】
図１４は従来のＡＤ変換回路の構成を示すブロック図、図１５、図１６はＡＤ変換回路の動作を説明するタイミングチャートである。図１６は、図１５の時刻ｔｓ以降のタイミングを示している。図１４～図１６の例では、チャンネル１のＡＤＣ１００－１の測定値取得周期を５０ｍｓ、チャンネル２のＡＤＣ１００－２の測定値取得周期を１８０ｍｓとしている。
【0008】
ＣＰＵ１０２は、タイマ１０３，１０４からチャンネル１用の５０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１とチャンネル２用の１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２とを受ける。ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ１に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１をチャンネル１のＡＤＣ１００－１に対して出力する。
【0009】
チャンネル１のＡＤＣ１００－１は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１と同期してＤＰセンサからＤＰ信号を取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ１を出力する。図１５、図１６のＡＤＣ＿ＣＨ１はチャンネル１のＡＤＣ１００－１の出力を示している。
【0010】
また、ＣＰＵ１０２は、タイマ割り込み信号ＩＮＴ＿ＴＩＭ＿ＣＨ２に応じて、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２をチャンネル２のＡＤＣ１００－２に対して出力する。
チャンネル２のＡＤＣ１００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサからＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を順番に取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
チャンネル２のＡＤＣ１００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサからＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を順番に取り込み、ＡＤ変換して、変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２を出力する。
【0011】
ＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣの各信号を切り替えるために、１８０ｍｓ周期でマルチプレクサ１０１の出力を切り替えるようにしている。図１５、図１６のＡＤＣ＿ＣＨ２はチャンネル２のＡＤＣ１００－２の出力を示している。
【0012】
ここで、上記のとおり、ＤＰ信号の測定についてはセンサ故障診断のためのＤＰ測定（チャンネル間同期不要）とＡＤＣ故障診断のためのＤＰ測定（チャンネル間同期必要）の２回が行われる。図１４～図１６では、ＡＤＣ故障診断のために取得されたＤＰ値をＤＰ ＳＹＮＣとしている。
【0013】
ＣＰＵ１０２は、ＤＰ ＳＹＮＣを取得する際は、チャンネル１の変換完了割り込み信号ＩＮＴ＿ＣＨ１を見て、チャンネル２の変換開始要求信号ＳＴＡＲＴ＿ＣＨ２を出力し、ＤＰ ＳＹＮＣの取得タイミングをチャンネル１のＤＰの取得タイミングと揃える必要がある。
【0014】
しかしながら、圧力発信器は消費電流の要求が厳しいため、１ＭＨｚ以下の周波数でＣＰＵを動作させる必要があるということを考慮すると、低速のＣＰＵの処理によってチャンネル１とチャンネル２の変換完了タイミングを±２％（±１ｍｓ）以内の時間差に抑えることは困難であった。
【0015】
また、発明者は、異なる周期で多チャンネルのＡＤ変換が可能な多チャンネルＡＤＣを提案した（特許文献１参照）。特許文献１に開示された多チャンネルＡＤＣにおいても、チャンネル間の同期が可能であるが、各チャンネルの出力周期を、最も短い周期の整数倍にする必要があるという制約があった。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特開２０１８－１５６２２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
本発明は、上記課題を解決するためになされたもので、第１のＡＤ変換器と第２のＡＤ変換器の変換完了タイミングの時間差を所望の範囲内に抑えることができるＡＤ変換回路を提供することを目的とする。
【課題を解決するための手段】
【0018】
本発明のＡＤ変換回路は、第１のΔΣ変調器と第１のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、第２のΔΣ変調器と第２のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするものである。
【0019】
また、本発明のＡＤ変換回路の１構成例において、前記第１のΔΣＡＤ変換器は、前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタとから構成され、前記第２のΔΣＡＤ変換器は、前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成されることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第１、第２のデジタルフィルタの積算期間を設定するように構成された信号生成部と、前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマとから構成され、前記信号生成部は、前記通常モードにおいては、前記第１、第２のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、同期モードにおいて前記第１のデジタルフィルタの１乃至複数の積算期間の長さと前記第２のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第１、第２のデジタルフィルタの積算期間を設定するように構成された信号生成部と、前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマとから構成され、前記信号生成部は、前記通常モードにおいては、前記第１、第２のデジタルフィルタの積算期間を同じ値に設定し、前記同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣＡＤ変換器による変換と前記第２のΔΣＡＤ変換器による変換とが同期するように前記第２のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、同期モードにおいて前記第１のデジタルフィルタの１乃至複数の積算期間の長さと前記第２のデジタルフィルタの複数の積算期間の長さとが略一致することを特徴とするものである。
【0020】
また、本発明のＡＤ変換回路は、第１のΔΣ変調器と第１のデジタルフィルタと第２のデジタルフィルタとを有し、第１のアナログ入力信号をデジタル信号に変換するように構成された第１のΔΣＡＤ変換器と、第２のΔΣ変調器と第３のデジタルフィルタとを有し、前記第１のアナログ入力信号と同一または異なる第２のアナログ入力信号をデジタル信号に変換するように構成された第２のΔΣＡＤ変換器と、前記第２のΔΣＡＤ変換器の測定値取得周期毎に変換開始要求信号を前記第２のΔΣＡＤ変換器に出力するように構成されたＣＰＵと、通常モードにおいては前記第１、第２のΔΣＡＤ変換器を非同期で動作させ、前記第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいては、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間を設定するように構成された制御部とを備えることを特徴とするものである。
【0021】
また、本発明のＡＤ変換回路の１構成例において、前記第１のΔΣＡＤ変換器は、前記第１のアナログ入力信号を第１の周波数のデジタル信号に変換するように構成された前記第１のΔΣ変調器と、前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第２の周波数のデジタル信号に変換して出力するように構成された前記第１のデジタルフィルタと、前記第１のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第３の周波数のデジタル信号に変換して出力するように構成された前記第２のデジタルフィルタとから構成され、前記第２のΔΣＡＤ変換器は、前記第２のアナログ入力信号を前記第１の周波数のデジタル信号に変換するように構成された前記第２のΔΣ変調器と、前記第２のΔΣ変調器から出力されたデジタル信号を、前記第１の周波数よりも低い第４の周波数のデジタル信号に変換して出力するように構成された前記第３のデジタルフィルタとから構成されることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第１、第２、第３のデジタルフィルタの積算期間を設定するように構成された信号生成部と、前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマと、前記第３のデジタルフィルタの積算期間を周期とする前記第４の周波数のクロックを前記第３のデジタルフィルタに供給するように構成された第３のタイマとから構成され、前記信号生成部は、前記通常モードにおいては、前記第１、第３のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第２のデジタルフィルタの積算期間の設定を無効にして前記第２のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第２、第３のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記制御部は、前記第１、第２、第３のデジタルフィルタの積算期間を設定するように構成された信号生成部と、前記第１のデジタルフィルタの積算期間を周期とする前記第２の周波数のクロックを前記第１のデジタルフィルタに供給するように構成された第１のタイマと、前記第２のデジタルフィルタの積算期間を周期とする前記第３の周波数のクロックを前記第２のデジタルフィルタに供給するように構成された第２のタイマと、前記第３のデジタルフィルタの積算期間を周期とする前記第４の周波数のクロックを前記第３のデジタルフィルタに供給するように構成された第３のタイマとから構成され、前記信号生成部は、前記通常モードにおいては、前記第１、第３のデジタルフィルタの積算期間を同じ値に設定すると共に、前記第２のデジタルフィルタの積算期間の設定を無効にして前記第２のタイマのクロック出力を停止させ、前記同期モードにおいては、前記第２、第３のデジタルフィルタの積算期間を同じ値に設定して、前記測定値取得周期以内で前記第１のΔΣ変調器と前記第２のデジタルフィルタによる変換と、前記第２のΔΣ変調器と前記第３のデジタルフィルタによる変換とが同期するように前記第２、第３のデジタルフィルタの積算期間の長さとタイミングを設定することを特徴とするものである。
【0022】
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記変換開始要求信号と同期して前記通常モードまたは前記同期モードのいずれかを指定し、前記制御部は、前記ＣＰＵによって指定されたモードで動作することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のΔΣＡＤ変換器に出力するように構成されたマルチプレクサをさらに備え、前記ＣＰＵは、前記変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第１、第２のΔΣＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１のΔΣＡＤ変換器に出力する変換開始要求信号を常に有意の値として、前記第２のΔΣＡＤ変換器に出力する前記変換開始要求信号を周期的に出力し、前記第１のΔΣＡＤ変換器の第１のΔΣ変調器と第１のデジタルフィルタとは、前記ＣＰＵから出力された変換開始要求信号に従って連続的に変換動作を行うことを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例は、複数の前記第２のアナログ入力信号のうちいずれかを選択的に前記第２のΔΣＡＤ変換器に出力するように構成されたマルチプレクサをさらに備え、前記ＣＰＵは、前記変換開始要求信号と同期して複数の前記第２のアナログ入力信号のうちいずれかの選択を前記マルチプレクサに対して指定する制御信号を出力することを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、複数の前記第２のアナログ入力信号を順番に指定する前記制御信号を出力し、同じアナログ入力信号を前記第１、第２のΔΣＡＤ変換器が同期して取り込むべき順番のときに同期モードとすることを特徴とするものである。
また、本発明のＡＤ変換回路の１構成例において、前記ＣＰＵは、前記第１のΔΣＡＤ変換器に出力する変換開始要求信号を常に有意の値として、前記第２のΔΣＡＤ変換器に出力する前記変換開始要求信号を周期的に出力し、前記第１のΔΣＡＤ変換器の第１のΔΣ変調器と第１のデジタルフィルタとは、前記ＣＰＵから出力された変換開始要求信号に従って連続的に変換動作を行うことを特徴とするものである。
【発明の効果】
【0023】
本発明によれば、第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいて、測定値取得周期以内で第１のΔΣＡＤ変換器による変換と第２のΔΣＡＤ変換器による変換とが同期するように第２のデジタルフィルタの積算期間を設定する制御部を設けることにより、低速のＣＰＵを使用する場合でも、第１のＡＤ変換器と第２のＡＤ変換器の変換完了タイミングの時間差を所望の範囲内に抑えることができる。また、本発明では、チャンネル間の出力周期の制約を無くすことができる。
【0024】
また、本発明では、第１のΔΣ変調器と第１のデジタルフィルタと第２のデジタルフィルタとを有する第１のΔΣＡＤ変換器と、第２のΔΣ変調器と第３のデジタルフィルタとを有する第２のΔΣＡＤ変換器と、第１、第２のΔΣＡＤ変換器を同期させる同期モードにおいて、測定値取得周期以内で第１のΔΣ変調器と第２のデジタルフィルタによる変換と、第２のΔΣ変調器と第３のデジタルフィルタによる変換とが同期するように第２、第３のデジタルフィルタの積算期間を設定する制御部とを設けることにより、低速のＣＰＵを使用する場合でも、第１のＡＤ変換器と第２のＡＤ変換器の変換完了タイミングの時間差を所望の範囲内に抑えることができる。また、本発明では、チャンネル間の出力周期の制約を無くすことができる。
【図面の簡単な説明】
【0025】
【発明を実施するための形態】
【0026】
［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、図示しないＤＰセンサから出力されるＤＰ信号（第１のアナログ入力信号）をデジタル信号に変換するチャンネル１のΔΣＡＤＣ２００－１と、図示しないＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサから出力されたＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかの信号（第２のアナログ入力信号）をデジタル信号に変換するチャンネル２のΔΣＡＤＣ２００－２と、ＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかを選択的にΔΣＡＤＣ２００－２に出力するマルチプレクサ２０１とを備えている。
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、図示しないＤＰセンサから出力されるＤＰ信号（第１のアナログ入力信号）をデジタル信号に変換するチャンネル１のΔΣＡＤＣ２００－１と、図示しないＳＴＨセンサ、ＳＴＬセンサ、ＴＥＭＰセンサ、ＤＰセンサから出力されたＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかの信号（第２のアナログ入力信号）をデジタル信号に変換するチャンネル２のΔΣＡＤＣ２００－２と、ＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれかを選択的にΔΣＡＤＣ２００－２に出力するマルチプレクサ２０１とを備えている。
【0027】
さらに、ＡＤ変換回路は、ＣＰＵとの接続のためのインタフェース部（ＳＰＩ＿ＩＦ）２０２と、ΔΣＡＤＣ２００－１，２００－２のリセット信号ＲＳＴ＿ＣＨ１，ＲＳＴ＿ＣＨ２を出力し、ΔΣＡＤＣ２００－１，２００－２のデジタルフィルタの積算期間を設定する信号生成部（ＳＴＡＴＥ＿ＣＴＲＬ）２０３と、ＣＰＵから出力された変換開始要求信号とＳＴＡＴＥ＿ＣＴＲＬ２０３から出力された変換開始要求信号のうちいずれかを選択的にΔΣＡＤＣ２００－２に出力するマルチプレクサ２０４と、ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、ΔΣＡＤＣ２００－１のデジタルフィルタの積算期間を周期とするクロックＤＥＣＩＭ＿ＣＨ１をΔΣＡＤＣ２００－１に供給するタイマ２０５と、ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、ΔΣＡＤＣ２００－２のデジタルフィルタの積算期間を周期とするクロックＤＥＣＩＭ＿ＣＨ２をΔΣＡＤＣ２００－２に供給するタイマ２０６と、ＭＣＵ（Micro Control Unit）２０７とから構成される。
【0028】
ＳＴＡＴＥ＿ＣＴＲＬ２０３とマルチプレクサ２０４とタイマ２０５，２０６とは、制御部２１０を構成している。
ＭＣＵ２０７は、ΔΣＡＤＣ２００－１，２００－２の起動／停止制御、およびΔΣＡＤＣ２００－１，２００－２の変換結果読み出しを行うＣＰＵ２０８と、チャンネル２の起動間隔計測を行うタイマ２０９とを備えている。ＣＰＵ２０８は、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
ＭＣＵ２０７は、ΔΣＡＤＣ２００－１，２００－２の起動／停止制御、およびΔΣＡＤＣ２００－１，２００－２の変換結果読み出しを行うＣＰＵ２０８と、チャンネル２の起動間隔計測を行うタイマ２０９とを備えている。ＣＰＵ２０８は、内部のメモリに格納されたプログラムに従って本実施例の処理を実行する。
【0029】
図２、図３は本実施例のＡＤ変換回路の動作を説明するタイミングチャートである。なお、図３は、図２の時刻ｔｓ以降のタイミングを示している。
本実施例では、ΔΣＡＤＣ２００－１，２００－２とＭＣＵ２０７とを接続するシリアルバスとしてＳＰＩ（Serial Peripheral Interface）を用いているが、Ｉ２Ｃ等の他のシリアルバスを用いてもよい。また、ΔΣＡＤＣ２００－１，２００－２とＭＣＵ２０７を１チップ化する場合はＳＰＩやＩ２Ｃではなく、例えばＡｒｍ社が定めたＡＭＢＡ（Advanced Microcontroller Bus Architecture）などの内部バス（Internal BUS）を用いて接続すればよい。
本実施例では、ΔΣＡＤＣ２００－１，２００－２とＭＣＵ２０７とを接続するシリアルバスとしてＳＰＩ（Serial Peripheral Interface）を用いているが、Ｉ２Ｃ等の他のシリアルバスを用いてもよい。また、ΔΣＡＤＣ２００－１，２００－２とＭＣＵ２０７を１チップ化する場合はＳＰＩやＩ２Ｃではなく、例えばＡｒｍ社が定めたＡＭＢＡ（Advanced Microcontroller Bus Architecture）などの内部バス（Internal BUS）を用いて接続すればよい。
【0030】
本実施例では、チャンネル１のΔΣＡＤＣ２００－１の測定値取得周期を５０ｍｓ、チャンネル２のΔΣＡＤＣ２００－２の測定値取得周期を１８０ｍｓとしている。
【0031】
ΔΣＡＤＣ２００－１は、アナログのＤＰ信号をオーバーサンプリング（本実施例では４０．９６ｋＨ）してＡＤ変換するΔΣ変調器３００－１と、ΔΣ変調器３００－１の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器３００－１の量子化ノイズを除去したデジタル信号を出力するデジタルフィルタ３０１－１とから構成される。
【0032】
同様に、ΔΣＡＤＣ２００－２は、アナログの入力信号（ＳＴＨ信号、ＳＴＬ信号、ＴＥＭＰ信号、ＤＰ信号のうちいずれか１つ）をオーバーサンプリングしてＡＤ変換するΔΣ変調器３００－２と、ΔΣ変調器３００－２の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器３００－２の量子化ノイズを除去したデジタル信号を出力するデジタルフィルタ３０１－２とから構成される。
【0033】
図４、図５はデジタルフィルタ３０１－１の構成例を示すブロック図である。ΔΣＡＤＣ用のデジタルフィルタはＳＩＮＣフィルタまたはＣＩＣフィルタと呼ばれており、３次のＳＩＮＣフィルタの構成は図４のようになる。また、４次のＳＩＮＣフィルタの構成は図５のようになる。
【0034】
デジタルフィルタ３０１－１は、ΔΣ変調器３００－１に入力されるオーバーサンプリング用のクロックＣＬＫ（サンプリング周波数ｆＳ＝４０．９６ｋＨ）で動作し、ΔΣ変調器３００－１から出力されたデータＩＮを１サンプル毎に積算する複数段縦続接続構成の積算計算部３０２と、クロックＣＬＫの１／Ｎ（Ｎは２以上の整数）の周波数のクロック（サンプリング周波数ｆＤ＝ｆＳ／Ｎ）で動作し、最終段の積算計算部３０２から出力されたサンプリング周波数ｆＳのデータをサンプリング周波数ｆＤで間引く周波数変換部３０３と、サンプリング周波数ｆＤのクロックで動作し、周波数変換部３０３から出力されたデータから１サンプル前のデータを減算する複数段縦続接続構成の差分計算部３０４とから構成される。
【0035】
各積算計算部３０２は、積算計算部３０２に入力されるサンプリング周波数ｆＳのデータと１サンプル前の積算結果とを加算する加算部３０６と、加算部３０６から出力される積算結果を１サンプル分（サンプリング周波数ｆＳのクロックＣＬＫの周期分）だけ遅延させて加算部３０６に入力する遅延部３０７とから構成される。こうして、各積算計算部３０２は、積算計算部３０２に入力されるデータをサンプリング周波数ｆＳのクロック毎に積算する。
【0036】
周波数変換部３０３は、サンプリング周波数ｆＤのクロックと同期してオンしデータを間引き（ダウンサンプリング）することにより、最終段の積算計算部３０２から出力されたサンプリング周波数ｆＳのデータをサンプリング周波数ｆＤのデータに変換する。
【0037】
各差分計算部３０４は、差分計算部３０４に入力されるサンプリング周波数ｆＤのデータを１サンプル分（サンプリング周波数ｆＤのクロックの周期分）だけ遅延させる遅延部３０８と、差分計算部３０４に入力されるデータから遅延部３０８の出力データを減算する減算部３０９とから構成される。こうして、各差分計算部３０４は、差分計算部３０４に入力されるデータから１サンプル前のデータを減算する。
【0038】
以上のようなデジタルフィルタを用いたΔΣＡＤＣについては、例えば文献「H.Kuribayashi and T.Kajita，“Area-Efficient Decimation Filter with 50/60 Hz Power-Line Noise Suppression for ΔΣ A/D Converters”，SICE Journal of Control，Measurement，and System Integration，Vol.10，No.3，pp.165-169,2017」に開示されている。
【0039】
図４、図５の例では、デジタルフィルタ３０１－１の構成を示しているが、デジタルフィルタ３０１－２の構成もデジタルフィルタ３０１－１と同様である。
図４、図５のとおり、ＳＩＮＣフィルタには、サンプリング周波数ｆＤ＝ｆＳ／Ｎのクロックで動作する遅延部３０８が存在する。このため、図４に示した３次のＳＩＮＣフィルタの場合、出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×３となる。図５に示した４次のＳＩＮＣフィルタの場合、出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×４となる。４次のＳＩＮＣフィルタの方が回路面積が大きくなるが、４次のＳＩＮＣフィルタの方が急峻なローパス特性を得ることができる。
図４、図５のとおり、ＳＩＮＣフィルタには、サンプリング周波数ｆＤ＝ｆＳ／Ｎのクロックで動作する遅延部３０８が存在する。このため、図４に示した３次のＳＩＮＣフィルタの場合、出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×３となる。図５に示した４次のＳＩＮＣフィルタの場合、出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×４となる。４次のＳＩＮＣフィルタの方が回路面積が大きくなるが、４次のＳＩＮＣフィルタの方が急峻なローパス特性を得ることができる。
【0040】
なお、図４、図５では、オーバーサンプリング用のクロックＣＬＫをＮ分周してサンプリング周波数ｆＤ＝ｆＳ／Ｎのクロックを生成する構成が記載されているが、後述のように本実施例では、サンプリング周波数ｆＤのクロックがタイマ２０５，２０６から供給される。
【0041】
ＭＣＵ２０７のタイマ２０９は、チャンネル２用の１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭをＣＰＵ２０８に出力する。
【0042】
ＣＰＵ２０８は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を出力する。ＣＰＵ２０８は、図２、図３に示すように、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常時、有意の値である“Ｈｉｇｈ”に保つ。このように、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１を常に“Ｈｉｇｈ”に保つことにより、ＣＰＵ２０８の負荷を下げることができる。
【0043】
ΔΣＡＤＣ２００－１は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”である限りＡＤ変換を実行し続け、変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｌｏｗ”になると、現在実行中のＡＤ変換の変換終了後に停止する。
また、ＣＰＵ２０８は、１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭに応じて変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを出力する。
また、ＣＰＵ２０８は、１８０ｍｓ周期のタイマ割り込み信号ＩＮＴ＿ＴＩＭに応じて変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを出力する。
【0044】
チャンネル１のΔΣＡＤＣ２００－１については、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、最初の起動時に変換開始要求信号ＳＴＡＲＴ＿ＣＨ１が“Ｈｉｇｈ”になったときに、リセット信号ＲＳＴ＿ＣＨ１を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ１が“Ｈｉｇｈ”になると、ΔΣＡＤＣ２００－１のΔΣ変調器３００－１を構成する積分器がリセットされると共に、デジタルフィルタ３０１－１の遅延部（フリップフロップ）３０７，３０８がリセットされる。リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”になると、ΔΣＡＤＣ２００－１は、リセットモードから解除され、データの変換が可能になる。
【0045】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”になり、ΔΣＡＤＣ２００－１がリセットモードから解除されたときを起点として、タイマ２０５に対してΔΣＡＤＣ２００－１のデジタルフィルタ３０１－１の積算期間を設定する。積算期間が長ければ長いほど、急峻なローパスフィルタの特性を得ることができる。ここでは、積算期間とは、上記のサンプリング周波数ｆＤ＝ｆＳ／Ｎの逆数である。
【0046】
本実施例では、チャンネル１のデジタルフィルタ３０１－１の積算期間を５０ｍｓ（Ｎ＝２０４８）としている。ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、タイマ２０５は、リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”になったときから、５０ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／２０４８）のクロックＤＥＣＩＭ＿ＣＨ１をΔΣＡＤＣ２００－１に出力する。
【0047】
本実施例では、ΔΣＡＤＣ２００－１のデジタルフィルタ３０１－１として、図４に示した３次のＳＩＮＣフィルタを採用している。３次のＳＩＮＣフィルタの出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×３である。したがって、ΔΣＡＤＣ２００－１は、リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”になった後に、クロックＤＥＣＩＭ＿ＣＨ１の３つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。
【0048】
ΔΣＡＤＣ２００－１は、図示しないＤＰセンサからＤＰ信号を取り込み、ＤＰ信号をＡＤ変換して、ＡＤ変換の結果をクロックＤＥＣＩＭ＿ＣＨ１と同期して出力する。図２、図３のＡＤＣ＿ＣＨ１［２３：０］はΔΣＡＤＣ２００－１の２４ビット出力を示している。
【0049】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ１が“Ｌｏｗ”になった後の、クロックＤＥＣＩＭ＿ＣＨ１の３つ目以降のパルスと同期して変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ１をＣＰＵ２０８に出力する。
【0050】
また、ＣＰＵ２０８は、タイマ２０９からのタイマ割り込み信号ＩＮＴ＿ＴＩＭと同期してＳＴＨ，ＳＴＬ，ＤＰの各信号が順番にＡＤ変換されるように、ＳＰＩ＿ＩＦ２０２を介してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬとマルチプレクサ制御信号ＭＵＸ＿ＳＥＬとを出力する。
【0051】
具体的には、ＣＰＵ２０８は、ＳＴＨ，ＳＴＬ，ＤＰ（チャンネル間同期不要）のいずれかの信号を取り込むモード、すなわちチャンネル１のΔΣＡＤＣ２００－１とチャンネル２のΔΣＡＤＣ２００－２とを同期させる必要がない通常モード（Normal Mode）のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｌｏｗ”に設定し、ＳＴＨ，ＳＴＬ，ＤＰのいずれかの選択対象を指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。
【0052】
このとき、ＣＰＵ２０８は、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＭＵＸ＿ＳＥＬによる指定をＳＴＨ→ＳＴＬ→ＤＰ（チャンネル間同期必要）→ＤＰ（チャンネル間同期不要）→ＳＴＨ→・・・・・の順に切り替える。
【0053】
マルチプレクサ２０４は、ＣＰＵ２０８からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｌｏｗ”の場合、ＣＰＵ２０８から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを変換開始要求信号ＳＴＡＲＴ＿ＣＨ２として出力する。ΔΣＡＤＣ２００－２は、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２が“Ｈｉｇｈ”になる度に起動してＡＤ変換を実行し、変換開始要求信号ＳＴＡＲＴ＿ＣＨ２が“Ｌｏｗ”になると、現在実行中のＡＤ変換の変換終了後に停止する。
【0054】
マルチプレクサ２０１は、ＣＰＵ２０８からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＭＵＸ＿ＳＥＬに応じて、ＳＴＨ，ＳＴＬ，ＤＰの各信号のうちいずれか１つを選択してΔΣＡＤＣ２００－２に出力する。
【0055】
チャンネル２のΔΣＡＤＣ２００－２については、マルチプレクサ２０１による入力の切り替えが行われるため、信号を取り込む前にΔΣＡＤＣ２００－２をリセットする必要がある。
そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０８から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵに応じてリセット信号ＲＳＴ＿ＣＨ２を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ２が“Ｈｉｇｈ”になると、ΔΣＡＤＣ２００－２のΔΣ変調器３００－２を構成する積分器がリセットされると共に、デジタルフィルタ３０１－２の遅延部（フリップフロップ）３０７，３０８がリセットされる。リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になると、ΔΣＡＤＣ２００－２は、リセットモードから解除され、データの変換が可能になる。
そこで、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０８から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＰＵに応じてリセット信号ＲＳＴ＿ＣＨ２を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ２が“Ｈｉｇｈ”になると、ΔΣＡＤＣ２００－２のΔΣ変調器３００－２を構成する積分器がリセットされると共に、デジタルフィルタ３０１－２の遅延部（フリップフロップ）３０７，３０８がリセットされる。リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になると、ΔΣＡＤＣ２００－２は、リセットモードから解除され、データの変換が可能になる。
【0056】
チャンネル１のΔΣＡＤＣ２００－１については、常にＤＰ信号を変換するので、ＳＴＡＴＥ＿ＣＴＲＬ２０３は、上記のように最初の起動時のみリセット信号ＲＳＴ＿ＣＨ１を“Ｈｉｇｈ”にすればよい。本実施例では、リセット信号ＲＳＴ＿ＣＨ１，ＲＳＴ＿ＣＨ２のアサート期間を１ｍｓとしている。
【0057】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になり、ΔΣＡＤＣ２００－２がリセットモードから解除されたときを起点として、タイマ２０６に対してΔΣＡＤＣ２００－２のデジタルフィルタ３０１－２の積算期間を設定する。
【0058】
本実施例では、通常モード（Normal Mode）におけるチャンネル２のデジタルフィルタ３０１－２の積算期間を５０ｍｓ（Ｎ＝２０４８）としている。ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、タイマ２０６は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になったときから、５０ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／２０４８）のクロックＤＥＣＩＭ＿ＣＨ２をΔΣＡＤＣ２００－２に出力する。
【0059】
本実施例では、ΔΣＡＤＣ２００－２のデジタルフィルタ３０１－２として、図４に示した３次のＳＩＮＣフィルタを採用している。３次のＳＩＮＣフィルタの出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×３である。したがって、ΔΣＡＤＣ２００－２は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後に、クロックＤＥＣＩＭ＿ＣＨ２の３つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。
【0060】
ΔΣＡＤＣ２００－２は、ＳＴＨ，ＳＴＬ，ＤＰの各信号のうちいずれか１つをマルチプレクサ２０１を介して取り込み、信号をＡＤ変換して、ＡＤ変換の結果をクロックＤＥＣＩＭ＿ＣＨ２と同期して出力する。図２、図３のＡＤＣ＿ＣＨ２［２３：０］はΔΣＡＤＣ２００－２の２４ビット出力を示している。なお、図２では、記載を簡略にするため、ＳＴＬ信号の取り込み例のみを記載している。
【0061】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後の、クロックＤＥＣＩＭ＿ＣＨ２の３つ目以降のパルスと同期して変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２をＣＰＵ２０８に出力する。
【0062】
次に、ＣＰＵ２０８は、図３に示すように、ＤＰ ＳＹＮＣを取り込むモード、すなわちチャンネル１のΔΣＡＤＣ２００－１とチャンネル２のΔΣＡＤＣ２００－２とを同期させる必要がある同期モード（Sync Mode）のタイミングでは、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同期してマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”に設定し、ＤＰを選択対象として指定するマルチプレクサ制御信号ＭＵＸ＿ＳＥＬを出力する。
【0063】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、ＣＰＵ２０８からＳＰＩ＿ＩＦ２０２を介して出力されるマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”のときにＣＰＵ２０８から変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを受け取ると、チャンネル１のΔΣＡＤＣ２００－１のクロックＤＥＣＩＭ＿ＣＨ１と同期して変換開始要求信号ＳＴＡＲＴ＿ＳＴを生成する。クロックＤＥＣＩＭ＿ＣＨ１は、ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定によって生成されるので、クロックＤＥＣＩＭ＿ＣＨ１と同期して変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にすることが可能である。
【0064】
ＣＰＵ２０８は、ＳＴＡＴＥ＿ＣＴＲＬ２０３から変換開始要求信号ＳＴＡＲＴ＿ＳＴが出力された時点で、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬを“Ｈｉｇｈ”から“Ｌｏｗ”に戻す。
【0065】
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、ＣＰＵ２０８から変換開始要求信号ＳＴＡＲＴ＿ＣＰＵが出力され、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後に、ΔΣＡＤＣ２００－１による変換とΔΣＡＤＣ２００－２による変換とが同期するように、タイマ２０６に対してΔΣＡＤＣ２００－２のデジタルフィルタ３０１－２の積算期間の長さとタイミングを設定する。ＳＴＡＴＥ＿ＣＴＲＬ２０３は、マルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”になったことをＳＰＩ＿ＩＦ２０２を通じて検出できる。
【0066】
本実施例では、同期モード（Sync Mode）におけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓ（Ｎ＝１３６４）としている。ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、タイマ２０６は、変換開始要求信号ＳＴＡＲＴ＿ＳＴが“Ｈｉｇｈ”になったときから、３３．３ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／１３６４）のクロックＤＥＣＩＭ＿ＣＨ２をΔΣＡＤＣ２００－２に出力する。
【0067】
上記のとおり、ΔΣＡＤＣ２００－２は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後に、クロックＤＥＣＩＭ＿ＣＨ２の３つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。
【0068】
マルチプレクサ２０４は、ＣＰＵ２０８からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＳＴＡＲＴ＿ＳＥＬが“Ｈｉｇｈ”の場合、ＳＴＡＴＥ＿ＣＴＲＬ２０３から出力された変換開始要求信号ＳＴＡＲＴ＿ＳＴを変換開始要求信号ＳＴＡＲＴ＿ＣＨ２として出力する。
【0069】
マルチプレクサ２０１は、ＣＰＵ２０８からＳＰＩ＿ＩＦ２０２を介して出力されたマルチプレクサ制御信号ＭＵＸ＿ＳＥＬに応じてＤＰ信号を選択してΔΣＡＤＣ２００－２に出力する。
【0070】
ΔΣＡＤＣ２００－２は、ＤＰ信号をマルチプレクサ２０１を介して取り込み、信号をＡＤ変換して、ＡＤ変換の結果をクロックＤＥＣＩＭ＿ＣＨ２と同期して出力する。
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後の、クロックＤＥＣＩＭ＿ＣＨ２の３つ目以降のパルスと同期して変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２をＣＰＵ２０８に出力する。
ＳＴＡＴＥ＿ＣＴＲＬ２０３は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後の、クロックＤＥＣＩＭ＿ＣＨ２の３つ目以降のパルスと同期して変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２をＣＰＵ２０８に出力する。
【0071】
以上の動作により、本実施例では、ＳＴＨ→ＳＴＬ→ＤＰ ＳＹＮＣ→ＤＰ→ＳＴＨ→・・・・・の順に取得され、ＡＤ変換される。
マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＳＴＨ，ＳＴＬを指定する期間の長さはそれぞれ１８０ｍｓ（ＩＮＴ＿ＴＩＭ，ＳＴＡＲＴ＿ＣＰＵの周期）である。一方、ＤＰ信号については２回続けて取り込む必要があるため、図３から分かるように、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＤＰを指定する期間の長さは２×１８０ｍｓである。
マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＳＴＨ，ＳＴＬを指定する期間の長さはそれぞれ１８０ｍｓ（ＩＮＴ＿ＴＩＭ，ＳＴＡＲＴ＿ＣＰＵの周期）である。一方、ＤＰ信号については２回続けて取り込む必要があるため、図３から分かるように、マルチプレクサ制御信号ＭＵＸ＿ＳＥＬがＤＰを指定する期間の長さは２×１８０ｍｓである。
【0072】
圧力発信器では、ＤＰ信号の高精度取得が求められるため、チャンネル１に関してはデジタルフィルタ３０１－１の積算期間を長くすることによって対応している。しかし、同期モードにおけるＤＰ信号の取得は故障診断が目的であるため、高精度のＡＤ変換結果は要求されない。そこで、本実施例では、同期モードにおけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓ（Ｎ＝１３６４）とし、通常モードにおけるデジタルフィルタ３０１－２の積算期間を５０ｍｓ（Ｎ＝２０４８）としている。
【0073】
これにより、同期モードにおけるΔΣＡＤＣ２００－２の出力データレイテンシを１００ｍｓ（≒３３．３ｍｓ×３）とすることができるので、チャンネル１のクロックＤＥＣＩＭ＿ＣＨ１と同期して変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にし、変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にしたときから、３３．３ｍｓ毎にクロックＤＥＣＩＭ＿ＣＨ２のパルスをΔΣＡＤＣ２００－２に出力すれば、図３の破線部４００のタイミングで示すように、同期モードにおいてΔΣＡＤＣ２００－１とΔΣＡＤＣ２００－２の変換完了タイミングを同期させることができ、ΔΣＡＤＣ２００－１とΔΣＡＤＣ２００－２の変換完了タイミングの時間差を所望の範囲内（例えば±１ｍｓ）に抑えることができる。また、本実施例では、特許文献１に開示された多チャンネルＡＤＣのようなチャンネル間の出力周期の制約を無くすことができる。
【0074】
発明者は、第１のＡＤＣと第２のＡＤＣの変換完了タイミングの時間差を所望の範囲内に抑えることができるＡＤ変換回路を過去に提案した（特願２０２１－１１９４６９）。このＡＤ変換回路の構成を図６に示す。図７、図８は図６のＡＤ変換回路の動作を説明するタイミングチャートである。図８は、図７の時刻ｔｓ以降のタイミングを示している。
【0075】
ＡＤＣ２１２－１は、予め指定された出力データレート（５０ｍｓ）でＤＰ信号のＡＤ変換結果を出力し続ける。
一方、ＡＤＣ２１２－２は、マルチプレクサ２０４から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨ信号、ＳＴＬ信号、ＤＰ信号のうちいずれかをマルチプレクサ２０１を介して取り込み、信号をＡＤ変換する。
一方、ＡＤＣ２１２－２は、マルチプレクサ２０４から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＨ２と同期してＳＴＨ信号、ＳＴＬ信号、ＤＰ信号のうちいずれかをマルチプレクサ２０１を介して取り込み、信号をＡＤ変換する。
【0076】
図６のＡＤ変換回路では、通常モードにおいては、変換開始要求信号ＳＴＡＲＴ＿ＣＰＵをマルチプレクサ２０４を介してＡＤＣ２１２－２へ伝送し、同期モードにおいてはＡＤＣ２１２－１とＡＤＣ２１２－２とが同期するように、変換開始要求信号ＳＴＡＲＴ＿ＳＴをＡＤＣ２１２－２へ伝送する。
【0077】
図６のＡＤ変換回路では、ΔΣＡＤＣの使用を想定していないが、ＡＤ変換回路を圧力発信器に適用することを考えると、高精度でＡＤ変換が可能なΔΣＡＤＣを採用することが望ましい。しかしながら、ＡＤＣ２１２－１，ＡＤＣ２１２－２としてΔΣＡＤＣを用いた場合、ＤＰ ＳＹＮＣ値のデータ出力レイテンシがワーストケースで２００ｍｓとなり、想定しているチャンネル２の測定周期である１８０ｍｓを超えてしまう。
【0078】
例えば図８の例では、ＤＰ ＳＹＮＣの取得に１８０ｍｓ以上の時間がかかってしまい、図８の破線部４０１で示すようにＤＰ ＳＹＮＣの取得前に次の変換開始要求信号ＳＴＡＲＴ＿ＣＰＵをＣＰＵ２０８から受信してしまうため、次のＤＰ信号のＡＤ変換開始前までにＤＰ ＳＹＮＣの取得が完了しない。
【0079】
一方、本実施例では、同期モードにおけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓに設定することにより、ＤＰ ＳＹＮＣ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシを１００ｍｓに収めることができるので、ＣＰＵ２０８からのチャンネル２のＡＤ変換要求タイミング（ＳＴＡＲＴ＿ＣＰＵ）によらず、チャンネル２の取得周期である１８０ｍｓ以内でのＤＰ ＳＹＮＣ値の取得を実現することができる。その結果、本実施例では、ＤＰ ＳＹＮＣ値生成のためのデジタルフィルタ処理実行中に次の変換開始要求信号ＳＴＡＲＴ＿ＣＰＵを受け付けてしまう、という事象を防ぐことができる。
【0080】
本実施例では、ＳＴＨ→ＳＴＬ→ＤＰ ＳＹＮＣ→ＤＰ→ＳＴＨ→・・・・・の順に取得してＡＤ変換する例で説明しているが、従来技術と同様に通常モードにおけるチャンネル２の選択対象としてＴＥＭＰを加えてもよい。また、ＳＴＨ，ＳＴＬ，ＴＥＭＰ，ＤＰ，ＤＰ ＳＹＮＣ以外にもチャンネル２で取得したい信号がある場合には、適宜追加することができる。また、逆に取得不要な信号を減らすことも可能である。例えば本実施例では、静圧センサの信号をＳＴＨ，ＳＴＬの２つ取得しているが、１つでも問題ない。
【0081】
［第２の実施例］
第１の実施例では、同期モードにおけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓ（Ｎ＝１３６４）に設定することにより、ＤＰ ＳＹＮＣ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシを１００ｍｓとしたが、第１の実施例の構成においてＳＴＡＴＥ＿ＣＴＲＬ２０３は、同期モードにおけるデジタルフィルタ３０１－２の積算期間を１６．６ｍｓ（Ｎ＝６８２）に設定してもよい。これにより、ＤＰ ＳＹＮＣ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシを５０ｍｓ（≒１６．６ｍｓ×３）とすることが可能である。この場合の動作を図９、図１０に示す。図１０は、図９の時刻ｔｓ以降のタイミングを示している。
第１の実施例では、同期モードにおけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓ（Ｎ＝１３６４）に設定することにより、ＤＰ ＳＹＮＣ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシを１００ｍｓとしたが、第１の実施例の構成においてＳＴＡＴＥ＿ＣＴＲＬ２０３は、同期モードにおけるデジタルフィルタ３０１－２の積算期間を１６．６ｍｓ（Ｎ＝６８２）に設定してもよい。これにより、ＤＰ ＳＹＮＣ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシを５０ｍｓ（≒１６．６ｍｓ×３）とすることが可能である。この場合の動作を図９、図１０に示す。図１０は、図９の時刻ｔｓ以降のタイミングを示している。
【0082】
同期モードにおけるデジタルフィルタ３０１－２の積算期間を１６．６ｍｓ（Ｎ＝６８２）に設定し、チャンネル１のクロックＤＥＣＩＭ＿ＣＨ１と同期して変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にし、変換開始要求信号ＳＴＡＲＴ＿ＳＴを“Ｈｉｇｈ”にしたときから、１６．６ｍｓ毎にクロックＤＥＣＩＭ＿ＣＨ２のパルスをΔΣＡＤＣ２００－２に出力すると、図１０の破線部４０２のタイミングで示すように、同期モードにおいてΔΣＡＤＣ２００－１とΔΣＡＤＣ２００－２の変換完了タイミングを同期させることができる。
【0083】
本実施例では、ＤＰ Ｓｙｎｃ値取得時のΔΣＡＤＣ２００－２のデータ出力レイテンシをワーストケースで１００ｍｓとすることができる。つまり、本実施例では、１８０ｍｓとしていたチャンネル２のΔΣＡＤＣ２００－２の測定値取得周期をさらに短くし、チャンネル２の実行可能回数を増やすことができる。
【0084】
第１の実施例では、ＳＴＨ→ＳＴＬ→ＤＰ ＳＹＮＣ→ＤＰ→ＳＴＨ→・・・・・の順に取得してＡＤ変換する例で説明しているが、本実施例では、ΔΣＡＤＣ２００－２の測定値取得周期を短くできるため、通常モードにおけるチャンネル２の選択対象としてＴＥＭＰを加えることが容易になる。
【0085】
また、ΔΣＡＤＣ２００－２の測定値取得周期を短くすることができれば、ΔΣＡＤＣ２００－２での変換対象（マルチプレクサ２０１への入力信号）をさらに増やすことが可能である。例えば、マルチプレクサ２０１の入力としてＡＤＣのリファレンス電圧を接続し、リファレンス電圧をＡＤ変換すれば、マルチプレクサ２０１やΔΣＡＤＣ２００－２の故障診断に使用することができる。この場合は、期待値が明らかなリファレンス電圧をＡＤ変換することになるので、取得したＡＤ変換結果と期待値とを比較することで、マルチプレクサ２０１やΔΣＡＤＣ２００－２の故障診断を行うことができる。
【0086】
［第３の実施例］
次に、本発明の第３の実施例について説明する。図１１は本発明の第３の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、ΔΣＡＤＣ２００ａ－１と、ΔΣＡＤＣ２００－２と、マルチプレクサ２０１と、インタフェース部（ＳＰＩ＿ＩＦ）２０２と、信号生成部（ＳＴＡＴＥ＿ＣＴＲＬ）２０３ａと、タイマ２０５，タイマ２０６と、ＭＣＵ２０７と、ＳＴＡＴＥ＿ＣＴＲＬ２０３ａからの設定により、ΔΣＡＤＣ２００－１の第２のデジタルフィルタの積算期間を周期とするクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣをΔΣＡＤＣ２００－１に供給するタイマ２１１とから構成される。
ＳＴＡＴＥ＿ＣＴＲＬ２０３ａとタイマ２０５，２０６，２１１とは、制御部２１０ａを構成している。
次に、本発明の第３の実施例について説明する。図１１は本発明の第３の実施例に係るＡＤ変換回路の構成を示すブロック図である。本実施例のＡＤ変換回路は、ΔΣＡＤＣ２００ａ－１と、ΔΣＡＤＣ２００－２と、マルチプレクサ２０１と、インタフェース部（ＳＰＩ＿ＩＦ）２０２と、信号生成部（ＳＴＡＴＥ＿ＣＴＲＬ）２０３ａと、タイマ２０５，タイマ２０６と、ＭＣＵ２０７と、ＳＴＡＴＥ＿ＣＴＲＬ２０３ａからの設定により、ΔΣＡＤＣ２００－１の第２のデジタルフィルタの積算期間を周期とするクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣをΔΣＡＤＣ２００－１に供給するタイマ２１１とから構成される。
ＳＴＡＴＥ＿ＣＴＲＬ２０３ａとタイマ２０５，２０６，２１１とは、制御部２１０ａを構成している。
【0087】
図１２、図１３は本実施例のＡＤ変換回路の動作を説明するタイミングチャートである。なお、図１３は、図１２の時刻ｔｓ以降のタイミングを示している。
図１１～図１３の変換開始要求信号ＳＴＡＲＴ＿ＣＨ２は、第１の実施例で説明した変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同じ信号である。
図１１～図１３の変換開始要求信号ＳＴＡＲＴ＿ＣＨ２は、第１の実施例で説明した変換開始要求信号ＳＴＡＲＴ＿ＣＰＵと同じ信号である。
【0088】
本実施例のチャンネル１のΔΣＡＤＣ２００ａ－１は、ΔΣ変調器３００－１とデジタルフィルタ３０１－１に加えて、同期取得用のデジタルフィルタ３１０を備えている。
デジタルフィルタ３１０は、デジタルフィルタ３０１－１と同様に、ΔΣ変調器３００－１の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器３００－１の量子化ノイズを除去したデジタル信号を出力する。デジタルフィルタ３０１－１との違いは、タイマ２１１から供給されるクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣによって動作することと、チャンネル２のリセット信号ＲＳＴ＿ＣＨ２によってリセットされることである。
デジタルフィルタ３１０は、デジタルフィルタ３０１－１と同様に、ΔΣ変調器３００－１の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器３００－１の量子化ノイズを除去したデジタル信号を出力する。デジタルフィルタ３０１－１との違いは、タイマ２１１から供給されるクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣによって動作することと、チャンネル２のリセット信号ＲＳＴ＿ＣＨ２によってリセットされることである。
【0089】
通常モードにおけるＡＤ変換回路の動作は、第１の実施例と同様なので、詳細な説明は省略する。ただし、通常モードにおいてＳＴＡＴＥ＿ＣＴＲＬ２０３ａは、タイマ２１１に対するデジタルフィルタ３１０の積算期間の設定を無効とする。したがって、通常モードにおいてはタイマ２１１からクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣが出力されないので、デジタルフィルタ３０１－１からＡＤ変換結果が出力されることはない。
【0090】
図１１～図１３のＡＤＣ＿ＣＨ１＿ＳＹＮＣ［２３：０］はデジタルフィルタ３１０の２４ビット出力を示している。ＡＤＣ＿ＣＨ１［２３：０］は、第１の実施例と同様にデジタルフィルタ３０１－１の２４ビット出力を示している。
【0091】
次に、ＳＴＡＴＥ＿ＣＴＲＬ２０３ａは、第１の実施例と同様にＣＰＵ２０８から出力された変換開始要求信号ＳＴＡＲＴ＿ＣＨ２（ＳＴＡＲＴ＿ＣＰＵ）に応じてリセット信号ＲＳＴ＿ＣＨ２を“Ｈｉｇｈ”にする。リセット信号ＲＳＴ＿ＣＨ２が“Ｈｉｇｈ”になると、ΔΣＡＤＣ２００－２のΔΣ変調器３００－２を構成する積分器がリセットされると共に、デジタルフィルタ３０１－２，３１０の遅延部（フリップフロップ）３０７，３０８がリセットされる。
【0092】
そして、ＳＴＡＴＥ＿ＣＴＲＬ２０３ａは、同期モードのときにリセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になり、デジタルフィルタ３０１－２，３１０がリセットモードから解除されたときを起点として、ΔΣ変調器３００－１とデジタルフィルタ３１０による変換と、ΔΣ変調器３００－２とデジタルフィルタ３０１－２による変換とが同期するように、タイマ２０６，２１１に対してデジタルフィルタ３０１－２，３１０の積算期間の長さとタイミングを設定する。ＳＴＡＴＥ＿ＣＴＲＬ２０３ａからの設定によるタイマ２０５の動作は、第１の実施例と同じである。同期モードか通常モードかは、ＳＰＩ＿ＩＦ２０２を通じたＣＰＵ２０８からの通知により確認できる。
【0093】
本実施例では、デジタルフィルタ３０１－１，３０１－２，３１０の積算期間を全て５０ｍｓ（Ｎ＝２０４８）としている。ＳＴＡＴＥ＿ＣＴＲＬ２０３ａからの設定により、タイマ２０６，２１１は、同期モードにおいてリセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になったときから、５０ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／２０４８）のクロックＤＥＣＩＭ＿ＣＨ２，ＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣをデジタルフィルタ３０１－２，３１０に出力する。
【0094】
本実施例では、デジタルフィルタ３１０として、図４に示した３次のＳＩＮＣフィルタを採用している。３次のＳＩＮＣフィルタの出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×３である。したがって、デジタルフィルタ３１０は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後に、クロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣの３つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。
【0095】
こうして、ΔΣＡＤＣ２００ａ－１は、同期モードにおいてＤＰ信号を取り込み、信号をＡＤ変換して、ＡＤ変換の結果（ＡＤＣ＿ＣＨ１［２３：０］のＤＰ）をクロックＤＥＣＩＭ＿ＣＨ１と同期してデジタルフィルタ３０１－１から出力することに加えて、ＡＤ変換の結果（ＡＤＣ＿ＣＨ１＿ＳＹＮＣ［２３：０］のＤＰ ＳＹＮＣ）をクロックＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣと同期してデジタルフィルタ３１０から出力することができる。
【0096】
第１の実施例では、同期モードにおけるチャンネル２のデジタルフィルタ３０１－２の積算期間を３３．３ｍｓ（Ｎ＝１３６４）としたが、本実施例ではチャンネル２の積算期間は常に５０ｍｓ（Ｎ＝２０４８）である。
【0097】
また、第１の実施例では、ＳＴＡＴＥ＿ＣＴＲＬ２０３からの設定により、タイマ２０６は、同期モードにおいて変換開始要求信号ＳＴＡＲＴ＿ＳＴが“Ｈｉｇｈ”になったときから、３３．３ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／１３６４）のクロックＤＥＣＩＭ＿ＣＨ２をΔΣＡＤＣ２００－２に出力する。
【0098】
一方、本実施例では、ＳＴＡＴＥ＿ＣＴＲＬ２０３ａからの設定により、タイマ２０６は、同期モードにおいてリセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になったときから、５０ｍｓ毎にサンプリング周波数ｆＤ（＝４０．９６ｋＨｚ／２０４８）のクロックＤＥＣＩＭ＿ＣＨ２をΔΣＡＤＣ２００－２に出力する。
【0099】
ΔΣＡＤＣ２００－２は、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後に、クロックＤＥＣＩＭ＿ＣＨ２の３つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。ＳＴＡＴＥ＿ＣＴＲＬ２０３ａは、リセット信号ＲＳＴ＿ＣＨ２が“Ｌｏｗ”になった後の、クロックＤＥＣＩＭ＿ＣＨ２の３つ目以降のパルスと同期して変換完了時に変換完了割り込み信号ＩＮＴ＿ＣＨ２をＣＰＵ２０８に出力する。
【0100】
こうして、本実施例では、図１３の破線部４０３のタイミングで示すように、同期モードにおいてΔΣＡＤＣ２００ａ－１とΔΣＡＤＣ２００－２の変換完了タイミングを同期させることができる。なお、第１、第２の実施例では、同期モードにおいてチャンネル１で測定用のＤＰ値を取得し、チャンネル２でＡＤＣ診断用のＤＰ ＳＹＮＣ値を取得していたが、本実施例では、同期モードにおいてチャンネル１でＤＰ ＳＹＮＣ値を取得し、チャンネル２で測定用のＤＰ値を取得することになる。
【0101】
第１、第２の実施例では、チャンネル２のΔΣＡＤＣ２００－２の動作タイミングを制御していたが、本実施例では、チャンネル１のΔΣＡＤＣ２００ａ－１の内部に同期取得用のデジタルフィルタ３１０を用意し、デジタルフィルタ３１０をチャンネル２と同タイミングで動かすことで、チャンネル１とチャンネル２で同一タイミングのＡＤ変換値を取得することが可能である。
【0102】
本実施例では、デジタルフィルタ３１０が追加でもう一つ必要となってしまうが、デジタルフィルタの積算期間をチャンネル１とチャンネル２で同一とすることができるので、チャンネル１とチャンネル２で同等の精度のＡＤ変換値を取得することができる。
【0103】
第１～第３の実施例では、デジタルフィルタ３０１－１，３０１－２，３１０として、３次のＳＩＮＣフィルタを採用しているが、４次のＳＩＮＣフィルタを採用してもよい。４次のＳＩＮＣフィルタを採用する場合、ΔΣＡＤＣの出力データレイテンシはサンプリング周波数ｆＤのクロック周期×Ｎ×４である。
【0104】
４次のＳＩＮＣフィルタを採用する場合、デジタルフィルタ３０１－１，３０１－２，３１０は、リセット後にクロックＤＥＣＩＭ＿ＣＨ１，ＤＥＣＩＭ＿ＣＨ２，ＤＥＣＩＭ＿ＣＨ１＿ＳＹＮＣの４つ目のパルスを受信した時点からＡＤ変換の結果を出力することが可能になる。
【0105】
４次のＳＩＮＣフィルタは３次のＳＩＮＣフィルタよりも急峻なローパス特性を持つため、ＡＤ変換値の精度向上が期待できるが、デジタルフィルタの面積増大と出力データレイテンシの増大とが生じる。
【0106】
また、第１～第３の実施例では、ΔΣＡＤＣ２００－１，２００ａ－１，２００－２から出力されるＡＤ変換結果の処理について述べていないが、本発明では、ＡＤ変換結果を処理する手段は必須の構成要件ではなく、例えばＡＤ変換結果をＳＰＩ＿ＩＦ２０２を介してＣＰＵ２０８に転送すればよい。このとき、ＡＤ変換結果に個別のＩＤを付加して転送するようにしてもよい。これらの処理については特許文献１に開示されている。ＡＤ変換結果を処理する手段は特許文献１に開示された構成に限るものではないことは言うまでもない。
【0107】
また、本発明の適用対象は圧力発信器に限るものではなく、圧力発信器以外の機器にも適用可能である。
【産業上の利用可能性】
【0108】
本発明は、複数チャンネルのアナログ入力信号をＡＤ変換する技術に適用することができる。
【符号の説明】
【0109】
２００－１，２００ａ－１，２００－２…ΔΣＡＤＣ、２０１，２０４…マルチプレクサ、２０２…インタフェース部、２０３，２０３ａ…信号生成部、２０５，２０６，２０９，２１１…タイマ、２０７…ＭＣＵ、２０８…ＣＰＵ、２１０，２１０ａ…制御部、３００－１，３００－２…ΔΣ変調器、３０１－１，３０１－２，３１０…デジタルフィルタ、３０２…積算計算部、３０３…周波数変換部、３０４…差分計算部、３０６…加算部、３０７，３０８…遅延部、３０９…減算部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
