特開 2024-44405 半導体装置および半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044405

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置および半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20240326BHJP

   H10B 41/27 20230101ALI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

   H10B 43/27 20230101ALI20240326BHJP

   H01L 21/768 20060101ALI20240326BHJP

【ＦＩ】

H01L21/302 105A

H01L27/11556

H01L29/78 371

H01L27/11582

H01L21/90 D

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2022149903

(22)【出願日】2022-09-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】本田 真悟

【テーマコード（参考）】

5F004

5F033

5F083

5F101

【Ｆターム（参考）】

5F004AA04

5F004AA12

5F004BA04

5F004DB02

5F004DB07

5F004EA27

5F004EA28

5F004EA37

5F004EA38

5F004EB01

5F033JJ04

5F033JJ19

5F033KK19

5F033KK20

5F033NN30

5F033NN32

5F033QQ37

5F033QQ48

5F033RR04

5F033VV16

5F083EP02

5F083EP18

5F083EP22

5F083EP42

5F083EP47

5F083EP48

5F083EP72

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083GA30

5F083JA32

5F083JA39

5F083PR03

5F083PR05

5F083PR06

5F083PR21

5F083ZA28

5F101BA01

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH14

5F101BH15

(57)【要約】

【課題】埋め込み不良を抑制すること。
【解決手段】実施形態の半導体装置は、上面に第１の凹部を有する第１の層と、前記第１の凹部の底面から前記第１の層内を延びる第２の凹部と、を備え、前記第２の凹部は、前記第２の凹部の前記底面から前記第１の層の深さ方向へと向かって、前記第１の層の面方向に沿う第１の方向の幅が小さくなるテーパ形状を有する。
【選択図】図３

【特許請求の範囲】

【請求項1】

上面に第１の凹部を有する第１の層と、
前記第１の凹部の底面から前記第１の層内を延びる第２の凹部と、を備え、
前記第２の凹部は、
前記第１の凹部の前記底面から前記第１の層の深さ方向へと向かって、前記第１の層の面方向に沿う第１の方向の幅が小さくなるテーパ形状を有する、
半導体装置。

【請求項2】

前記第１の凹部に充填された第２の層を更に備え、
前記第２の凹部は、
前記第２の層を貫通して前記第１の層内を延び、
前記第２の層内においても、前記第２の層の上面から下面へと向かって、前記第１の方向の幅が小さくなるテーパ形状を有する、
請求項１に記載の半導体装置。

【請求項3】

複数の導電層と複数の第１の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記階段部を覆い、上面に第１及び第２の凹部を有する第２の絶縁層と、
前記第１の凹部にそれぞれ充填された第１の層と、
前記第２の凹部にそれぞれ充填された第２の層と、
前記第１の層を貫通し、前記第１の絶縁層および前記積層体を前記積層体の積層方向に延び、前記積層方向と交差する第１の方向に延びる板状部と、
前記第２の層を貫通し、前記第２の絶縁層を前記積層方向に延び、前記複数の導電層のいずれかに接続されるコンタクトと、を備え、
前記板状部は、
前記第１の層の上面から下面へと向かって、前記第１の方向の幅が小さくなるテーパ形状を有し、
前記コンタクトは、
前記第２の層の上面から下面へと向かって、前記第１の方向の幅が小さくなるテーパ形状を有する、
半導体装置。

【請求項4】

上面に第１の凹部を有する第１の層を形成し、
前記第１の凹部に第２の層を充填し、
前記第２の層を貫通し、前記第１の層内を延びる第２の凹部を形成し、
前記第２の層の上面をエッチバックして、前記第２の凹部の開口部を拡大させる、
半導体装置の製造方法。

【請求項5】

前記第１の凹部に前記第２の層を充填するときは、
前記第１の凹部に充填するとともに、前記第１の層の上面を覆うように前記第２の層を形成し、
前記第１の層の上面を覆う前記第２の層をエッチバックして、前記第１の凹部内の前記第２の層を貫通する第３の凹部を形成し、
前記第２の凹部を形成するときは、
前記第３の凹部の底面から前記第１の層を深さ方向にエッチングする、
請求項４に記載の半導体装置の製造方法。

【請求項6】

上面に第１の凹部を有する第１の層を形成し、
前記第１の凹部に第２の層を充填し、
前記第２の層を除去し、
前記第１の凹部の底面から前記第１の層内を延びる第２の凹部を形成し、
前記第２の層の上面をエッチバックして、前記第１の凹部の底面における前記第２の凹部の開口部を拡大させる、
半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置および半導体装置の製造方法に関する。

【背景技術】

【0002】

アスペクト比の増加によって、パターンに対する所定膜の埋め込みが難化傾向にある。これにより、意図しないシーム及びボイドが形成されてしまい製品不良が生じてしまうことがある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５０３１９５６号公報

【特許文献2】特開平４－００３９６１号公報

【特許文献3】特許第６２２６７８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、埋め込み不良を抑制することができる半導体装置および半導体装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、上面に第１の凹部を有する第１の層と、前記第１の凹部の底面から前記第１の層内を延びる第２の凹部と、を備え、前記第２の凹部は、前記第１の凹部の前記底面から前記第１の層の深さ方向へと向かって、前記第１の層の面方向に沿う第１の方向の幅が小さくなるテーパ形状を有する。

【図面の簡単な説明】

【0006】

【図1】実施形態１にかかる半導体装置の概略の構成例を示す図。

【図2】実施形態１にかかる半導体装置の構成の一例を示す断面図。

【図3】実施形態１にかかる半導体装置の製造方法の手順の一部を例示する図。

【図4】実施形態１の変形例１にかかる半導体装置の製造方法の手順の一部を例示する図。

【図5】実施形態１の変形例２にかかる半導体装置の製造方法の手順の一部を例示する図。

【図6】実施形態１の変形例３にかかる半導体装置の製造方法の手順の一部を例示する図。

【図7】実施形態２にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図8】実施形態２にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態３にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態３にかかる半導体装置の製造方法の手順の一部を順に例示する図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

【0009】

（半導体装置の構成例）
図１は、実施形態にかかる半導体装置１の概略の構成例を示す図である。図１（ａ）は半導体装置１のＸ方向に沿う断面図であり、図１（ｂ）は半導体装置１のレイアウトを示す模式的な平面図である。ただし、図１（ａ）においては図面の見やすさを考慮してハッチングを省略する。また、図１（ａ）においては一部の上層配線が省略されている。

【0010】

なお、本明細書において、Ｘ方向及びＹ方向はともに、後述するワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。

【0011】

図１に示すように、半導体装置１は、基板ＳＢ上に、周辺回路ＣＵＡ、メモリ領域ＭＲ、貫通コンタクト領域ＴＰ、及び階段領域ＳＲを備える。

【0012】

基板ＳＢは、例えばシリコン基板等の半導体基板である。基板ＳＢ上にはトランジスタＴＲ及び配線等を含む周辺回路ＣＵＡが配置されている。周辺回路ＣＵＡは、後述するメモリセルの動作に寄与する。

【0013】

周辺回路ＣＵＡは絶縁層６０で覆われている。絶縁層６０上にはソース線ＳＬが配置されている。ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層５０で覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。

【0014】

複数のワード線ＷＬには、ワード線ＷＬを積層方向に貫通し、かつ、Ｘ方向に沿う方向に延びる複数の板状コンタクトＬＩが配置されている。これにより、複数のワード線ＷＬは、複数の板状コンタクトＬＩによってＹ方向に分割される。

【0015】

複数の板状コンタクトＬＩの間には、複数のメモリ領域ＭＲ、階段領域ＳＲ、及び貫通コンタクト領域ＴＰが、互いにＸ方向に並んで配置されている。複数のメモリ領域ＭＲは、階段領域ＳＲ及び貫通コンタクト領域ＴＰを間に挟み、互いにＸ方向に離れて配置されている。

【0016】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0017】

階段領域ＳＲは、複数のワード線ＷＬが積層方向に擂り鉢状に掘り下げられた階段部ＳＰを含む。

【0018】

階段部ＳＰは、Ｘ方向の両側及びＹ方向の一方側から底面に向かって階段状に下降していく擂り鉢状の形状の一辺をなす。

【0019】

階段部ＳＰの各段は、各階層のワード線ＷＬにより構成される。各階層のワード線ＷＬは、階段部ＳＰを介して、階段領域ＳＲを挟んだＸ方向両側で電気的な導通を保っている。階段部ＳＰの各段のテラス部分には、各階層のワード線ＷＬと上層配線ＭＸとを接続するコンタクトＣＣがそれぞれ配置される。

【0020】

これにより、多層に積層されるワード線ＷＬを個々に引き出すことができる。これらのコンタクトＣＣからは、Ｘ方向両側のメモリ領域ＭＲ内のメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧及び読み出し電圧等が印加される。

【0021】

なお、本明細書においては、階段部ＳＰの各段のテラス面が向いた方向を上方向と規定する。

【0022】

階段領域ＳＲのＸ方向の一方側には、貫通コンタクト領域ＴＰが配置される。貫通コンタクト領域ＴＰには、複数のワード線ＷＬを貫通する貫通コンタクトＣ４が配置されている。貫通コンタクトＣ４は、下方の基板ＳＢ上に配置された周辺回路ＣＵＡと、階段部ＳＰのコンタクトＣＣに接続される上層配線ＭＸとを接続する。コンタクトＣＣからメモリセルに印加される各種電圧は、貫通コンタクトＣ４及び上層配線ＭＸ等を介して周辺回路ＣＵＡにより制御される。

【0023】

次に、図２を用いて、半導体装置１の詳細の構成例について説明する。

【0024】

図２は、実施形態１にかかる半導体装置１の構成の一例を示す断面図である。図２（ａ）は、階段領域ＳＲのＸ方向に沿う断面図である。図２（ｂ）は、階段領域ＳＲのＹ方向に沿う断面図である。図２（ｃ）は、周辺回路ＣＵＡの断面図である。

【0025】

図２に示すように、半導体装置１は、基板ＳＢに設けられた周辺回路ＣＵＡ、周辺回路ＣＵＡ上方に配置されたソース線ＳＬ、ソース線ＳＬ上方に配置され、ピラーＰＬ（図１参照）、コンタクトＣＣ、板状コンタクトＬＩ、及び柱状部ＨＲ等を有する積層体ＬＭを備える。

【0026】

図２（ｃ）に示すように、周辺回路ＣＵＡは、トランジスタＴＲ、アクティブエリアＡＲ、配線５７、及び素子分離部ＤＳを備える。

【0027】

アクティブエリアＡＲは基板ＳＢに不純物が拡散された領域であり、トランジスタＴＲのソース／ドレインとして機能する。アクティブエリアＡＲは、絶縁層６０を上下方向に貫通するビア等を含む配線５７を介して、図１に示す貫通コンタクトＣ４と接続されている。

【0028】

素子分離部ＤＳは、基板ＳＢに設けられた溝に、酸化シリコン層等の絶縁層５８が充填された構成を有する。素子分離部ＤＳのそれぞれは基板ＳＢの面に沿って延び、互いの延伸方向と交差する方向に所定の間隔を空けて並んでいる。これにより、個々のアクティブエリアＡＲが電気的に分離される。

【0029】

以上の構成を有する周辺回路ＣＵＡは、例えば酸化シリコン層等の絶縁層６０で覆われている。

【0030】

ソース線ＳＬは、例えば導電性のポリシリコン層等である。

【0031】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭには、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層されている。積層体ＬＭにおけるワード線ＷＬの積層数は任意である。

【0032】

複数の導電層としてのワード線ＷＬは、例えばタングステン層またはモリブデン層等である。複数の絶縁層ＯＬは例えば酸化シリコン層等である。

【0033】

積層体ＬＭの上面は絶縁層５２で覆われている絶縁層５２は、後述する絶縁層５１とともに、それぞれ図１（ａ）の絶縁層５０の一部を構成する。

【0034】

図２（ｂ）に示すように、積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0035】

板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状コンタクトＬＩは、絶縁層５２，５１、及び積層体ＬＭを貫通してソース線ＳＬに到達している。また、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部からもう一端部に亘って、積層体ＬＭ内を連続的に延びている。

【0036】

また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２１とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２１は例えばタングステン層または導電性のポリシリコン層等である。

【0037】

絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２１は絶縁層５５の内側に充填され、ソース線ＳＬに電気的に接続されている。また、導電層２１は、絶縁層５２中に配置されるプラグＶ０を介して上層配線ＭＸと接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

【0038】

ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部はソース線コンタクトとしての機能を有さない。

【0039】

図２（ａ）（ｂ）に示すように、階段領域ＳＲには階段部ＳＰが配置されている。階段部ＳＰは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された形状を有する。また、階段部ＳＰは、メモリ領域ＭＲに近づく方向に向かって降段していく。このような階段部ＳＰは複数のワード線ＷＬを上層配線ＭＸに電気的に引き出す機能を有する。

【0040】

階段領域ＳＲには、階段部ＳＰの上面を覆うように、酸化シリコン層等の絶縁層５１が配置されている。上述の絶縁層５２は絶縁層５１の上面をも覆う。

【0041】

階段部ＳＰの各段を構成するワード線ＷＬには、絶縁層５２，５１を貫通するコンタクトＣＣが接続されている。

【0042】

コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２２とを有する。導電層２２は、絶縁層５２中に配置されるプラグＶ０を介して上層配線ＭＸと接続される。この上層配線ＭＸは、上述のとおり、例えば板状コンタクトＬＩを介してＹ方向に隣接する貫通コンタクト領域ＴＰの貫通コンタクトＣ４と接続されている。

【0043】

このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。すなわち、上記構成により、周辺回路ＣＵＡから、貫通コンタクトＣ４、コンタクトＣＣ、及びワード線ＷＬ等を介して、上述のピラーＰＬ（図１参照）に形成されるメモリセルに所定の電圧を印加して、メモリセルを記憶素子として動作させることができる。

【0044】

ここで、図２（ｂ）は、階段部ＳＰの最下段から３段目の断面を示している。つまり、図２（ｂ）は、最下層のワード線ＷＬから３番目のワード線ＷＬがテラス面となった部分を示している。

【0045】

また、階段領域ＳＲには、絶縁層５１及び積層体ＬＭを貫通してソース線ＳＬに到達する複数の柱状部ＨＲが分散して配置されている。

【0046】

複数の柱状部ＨＲは、コンタクトＣＣ及び板状コンタクトＬＩとの干渉を回避しつつ、千鳥状またはグリッド状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。

【0047】

複数の柱状部ＨＲのそれぞれは、例えば絶縁層５１及び積層体ＬＭを貫通するホール内に絶縁層５４が充填された構成を有し、半導体装置１の機能には寄与しない。半導体装置１の製造工程において、柱状部ＨＲは、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持つ。

【0048】

ところで、上述の板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳは、上端部近傍にボーイング形状を有している。ボーイング形状とは、上端部と下端部との間での幅または径が最大となる形状である。また、板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳの上端部の周囲には、所定深さで補助層１２０ａが設けられている。

【0049】

補助層１２０ａは、板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳそれぞれの周囲を個々に取り囲み、ボーイング形状を呈するそれぞれの幅または径が最大となる位置よりも上側の深さまで形成されている。

【0050】

補助層１２０ａは、例えば、ＬＰ－ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ－Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成されるＬＰ－ＴＥＯＳ、またはプラズマＣＶＤによって形成されるＰ－ｄＴＥＯＳである。この他、補助層１２０ａとして、Ｐ－ＳｉＮ、及びＰｏｌｙ－Ｓｉ等が用いられてもよい。これらのうち、少なくともいずれかが補助層１２０ａとして用いられる。

【0051】

具体的には例えば、補助層１２０ａの形成対象がコンタクトＣＣである場合、補助層１２０ａは、コンタクトＣＣの外周部を囲う絶縁層５６のさらに外周を取り囲み、上から見た場合に例えば矩形に形成される。

【0052】

また例えば、補助層１２０ａの形成対象が柱状部ＨＲである場合、補助層１２０ａは、柱状部ＨＲの絶縁層５４の外周を取り囲み、上から見た場合に例えば矩形に形成される。

【0053】

一方で例えば、補助層１２０ａの形成対象が板状コンタクトＬＩである場合、補助層１２０ａは、Ｙ方向に延びる板状コンタクトＬＩの絶縁層５５の側壁に沿い、板状コンタクトＬＩを囲むように形成され、上から見た場合に例えばＹ方向に長辺を有する矩形に形成される。

【0054】

また例えば、補助層１２０ａの形成対象が素子分離部ＤＳである場合、補助層１２０ａは、Ｘ方向に延びる素子分離部ＤＳの絶縁層５８の側壁に沿い、絶縁層５８を囲むように形成され、上から見た場合に例えば素子分離部ＤＳの延伸方向に長辺を有する矩形に形成される。

【0055】

（半導体装置の製造方法）
次に、図３を用いて、実施形態１の半導体装置１の製造方法について説明する。図３は、実施形態１にかかる半導体装置１の製造方法の手順の一部を例示する図である。

【0056】

図３の例では、半導体装置１の製造方法の一工程として、第１の層としての被加工層１００を加工対象としてエッチング加工する例について説明する。

【0057】

ここで、被加工層１００は、本工程の適用対象の一例である板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳが形成される際の加工対象となる層である。例えばコンタクトＣＣを形成する場合、被加工層１００は、上述の絶縁層５１である。また例えば、板状コンタクトＬＩ及び柱状部ＨＲを形成する場合、被加工層１００は、絶縁層５１、及びワード線ＷＬが形成される前の積層体である。また、素子分離部ＤＳを形成する場合、被加工層１００は基板ＳＢである。

【0058】

図３（ａ）～（ｆ）は、被加工層１００の断面図である。

【0059】

図３（ａ）に示すように、被加工層１００の上面に、ＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ－Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）層２００、及び図示せぬレジスト層を形成し、露光・現像処理を施すことによってレジストパターン２７０ｐを形成する。なお、ＢＡＲＣ層２００、及びレジストパターン２７０ｐは例えばスピン塗布方式によって形成されるアッシング可能な有機膜である。

【0060】

図３（ｂ）に示すように、レジストパターン２７０ｐをマスクとして、ＢＡＲＣ層２００を除去した後、さらに被加工層１００をエッチングし、被加工層１００の上面に残存するレジストパターン２７０ｐ、ＢＡＲＣ層２００をアッシング等により除去する。これにより、第１の凹部としての窪み１１０ａが形成される。

【0061】

このとき、エッチングは、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）等のプラズマエッチングによる手法が用いられる。レジストパターン２７０ｐ、及びＢＡＲＣ層２００のアッシング後に、ＳＨ処理等が施されてもよい。

【0062】

図３（ｃ）に示すように、窪み１１０ａを有する被加工層１００の上面を覆う補助層１２０ａを形成する。このとき、上述のように、補助層１２０ａとして、ＬＰ－ＴＥＯＳ、Ｐ－ｄＴＥＯＳ、Ｐ－ＳｉＮ、及びＰｏｌｙ－Ｓｉ等の少なくともいずれかを用いることができる。補助層１２０ａに用いる材料は、窪み１１０ａが設けられた被加工層１００の種類に応じて決定することができる。

【0063】

具体的には、補助層１２０ａには、被加工層１００の構成材よりも、例えばＲＩＥ等のプラズマエッチングへの耐性が低い材料を選択する。つまり、補助層１２０ａの構成材は、被加工層１００の構成材よりもエッチングレートが高く、エッチングされやすい材料とすることができる。

【0064】

図３（ｄ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｓｉｓｈｉｎｇ）等の手法により、被加工層１００の上面に形成された補助層１２０ａを除去する。これにより被加工層１００の上面が露出し、窪み１１０ａに充填された補助層１２０ａが形成される。

【0065】

図３（ｅ）に示すように、上述のような補助層１２０ａが形成された被加工層１００に第２の凹部としての埋め込み対象部１３０ａを形成する。

【0066】

より具体的には、被加工層１００の上面に、図示せぬＢＡＲＣ層、及びレジスト層を形成し、上から見た場合に補助層１２０ａが形成された領域の内側に所定のパターンを有する図示せぬレジストパターンを形成する。レジストパターンをマスクに、ＢＡＲＣ層２００を除去後、補助層１２０ａ及び被加工層１００をエッチングし、さらにレジストパターン及びＢＡＲＣ層をアッシング除去する。これにより、埋め込み対象部１３０ａが形成される。

【0067】

このとき、レジストパターン、及びＢＡＲＣ層のアッシング後に、ＳＨ処理等が施されてもよい。

【0068】

ここで、埋め込み対象部１３０ａは、例えば板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳといった本工程の適用対象により異なる形状を有する。例えばコンタクトＣＣ、及び柱状部ＨＲが適用対象である場合、埋め込み対象部１３０ａは、被加工層１００を上下方向に延びるホール形状である。また例えば、板状コンタクトＬＩ及び素子分離部ＤＳが形成される場合、埋め込み対象部１３０ａは、例えば紙面奥方向に延びる溝形状である。

【0069】

以上のように、適用対象に応じて埋め込み対象部１３０ａの形状を異ならせるには、補助層１２０ａの形成領域内側に形成される所定のパターンを、ホール形状または溝形状などとすればよい。

【0070】

図３（ｆ）において、被加工層１００及び補助層１２０ａの上面全体をエッチバックする。これにより、埋め込み対象部１３０ａは、上端がＸＹ方向に拡大され、拡大された上端から下方向に向かって幅及び径が小さくなる順テーパ形状に加工される。埋め込み対象部１３０ａの上部に形成された補助層１２０ａは、上述のように、被加工層１００よりもエッチングされやすいため、埋め込み対象部１３０ａ上部の順テーパ形状を容易に得ることができる。

【0071】

ここで、ＸＹ方向に沿う面に対しテーパ部分のなす角度をテーパ角θとする。

【0072】

ここで、被加工層１００の上面をエッチバックする際には、カーボンポリマー等のエッチング堆積物を被加工層１００の上面に堆積させてもよい。被加工層１００の上面のエッチングが抑制されるため、被加工層１００の高さ方向の厚みを変動させることなく、埋め込み対象部１３０ａの上端を広げることができる。

【0073】

次に、図３（ｆ）において上端が広げられた埋め込み対象部１３０ａが形成された被加工層１００の上面を覆うように、図示せぬ所定膜を形成する。これにより、所定膜が埋め込み対象部１３０ａ内に充填される。

【0074】

ここで、例えば板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳといった本工程の適用対象によって、所定膜の材質は異なる。例えばコンタクトＣＣが形成される場合、所定膜は、絶縁層５６及び導電層２２である。例えば柱状部ＨＲは形成される場合、所定膜は、絶縁層５４である。また例えば、板状コンタクトＬＩが形成される場合、所定膜は、絶縁層５５及び導電層２１である。また素子分離部ＤＳが形成される場合、所定膜は、絶縁層５８である。

【0075】

所定膜が形成された被加工膜１０の上面をＣＭＰにより平坦化し、この後、各種の膜の形成、フォトリソグラフィ技術およびエッチング技術を用いたこれらの膜の加工等を繰り返し、実施形態の半導体装置１が製造される。

【0076】

（概括）
半導体装置の積層体の積層数が増加すると、板状コンタクト、ワード線に接続されるコンタクト、積層体を支持する柱状部等のパターンのアスペクト比が増大する場合がある。また、積層体の積層数の増加により、積層体中に形成されるメモリセルの数も増加し、周辺回路のトランジスタ数が増す。これにより、周辺回路内でのトランジスタ密度が高まって、狭い領域内に素子分離部を密に配置しなければならず、素子分離部のアスペクト比もまた増大する傾向となる。例えばボーイング形状を有する上述のようなパターンに所定膜を埋め込む場合、パターン内部に所定膜が充填される前に、パターン上端が所定膜によって閉塞し、パターン内部への埋め込みが阻害され、パターン内部に空洞等が生じる場合がある。

【0077】

このように、充填材である所定膜がパターン内部に空洞を有することで、所定膜内およびその周辺の構成に応力が生じる場合がある。このような応力により、例えば積層体上に更に各種の構成を形成する際に位置ずれが生じたり、所定膜が埋め込まれたパターン及びその周辺の構成に傾き（ｉｎｃｌｉｎｅ）が生じたり、基板ＳＢに反りが生じたりする場合がある。また、埋め込まれた所定膜に、引っ張り応力による膜剥がれが生ずることもあり、半導体装置の歩留りを低下させる原因となることがある。

【0078】

このような埋め込み不良を解消するため、例えば埋め込み不良が発生したパターンを再度エッチングして閉塞した箇所を開口させ、再度所定膜を形成する、といった工程を繰り返していた。

【0079】

しかしながら、エッチングを含む工程が繰り返されるため、閉塞したパターン上端等だけではなく、パターンが形成されていない領域等、エッチングが必要ない領域にまでダメージを与える場合があった。また、工程数の増加による処理コストの増加、またこのような煩雑な工程の構築に要する時間的コストも嵩んでいた。

【0080】

実施形態１の半導体装置１によれば、被加工層１００上面の窪み１１０ａに充填されたエッチング耐性の低い補助層１２０ａを備えることで、埋め込み対象部１３０ａは、被加工層１００の深さ方向へと向かって、ＸＹ方向の幅及び径が小さくなる順テーパ形状を有する。これにより、アスペクトの高いパターンに対する埋め込み不良を抑制して、所定膜を容易に充填することが可能となる。

【0081】

（変形例１）
次に、図４を用いて、実施形態１の変形例１の半導体装置について説明する。変形例１の半導体装置では、複数のコンタクトＣＣ間、複数の柱状部ＨＲ間、及び板状コンタクトＬＩで補助層が共有されている点が上述の実施形態１とは異なる。

【0082】

図４は、実施形態１の変形例１にかかる半導体装置の製造方法の手順の一部を例示する図である。図４（ａ）、（ｂ）は、上述の実施形態１と同様、複数のコンタクトＣＣ、複数の柱状部ＨＲ、及び板状コンタクトＬＩごとに補助層１２０ａが設けられる場合の例を示している。図４（ｃ）、（ｄ）は、複数のコンタクトＣＣ間、複数の柱状部ＨＲ間、及び板状コンタクトＬＩで補助層が共有される場合の例を示している。

【0083】

図４（ａ）、（ｂ）に示す構成を得るには、図４（ａ）、（ｂ）の工程に先立って、変形例１においても、上述の実施形態１の図３（ａ）～（ｄ）までの処理を行う。

【0084】

図４（ａ）、（ｂ）に示すように、被加工層１００の上部に、異なる埋め込み対象部１３０ａごとに、個々の補助層１２０ａを互いに独立させて形成する。具体的には例えば、コンタクトＣＣを形成するためのホール６１ａ、柱状部ＨＲを形成するためホール６１ｂ、及び板状コンタクトＬＩを形成するための溝ＳＴごとに、補助層１２０ａを形成する。

【0085】

一方、図４（ｃ）、（ｄ）に示す例では、被加工層１００の上部に形成された所定の広さを有する補助層１２０ａの領域内に、複数の埋め込み対象部１３０ａを形成する。具体的には例えば、ホール６０ａ、ホール６０ｂ、及び溝ＳＴが、同一の補助層１２０ａの領域内に形成される。つまり、１つの補助層１２０ａが、これらのホール６０ａ、ホール６０ｂ、及び溝ＳＴ間で共有されることとなる。

【0086】

なお、図４には、これらのホール６０ａ、ホール６０ｂ、及び溝ＳＴが一括して形成された様子が示されているが、このことは、これらの構成が実際に一括して形成されることを意味しない。例えば、柱状部ＨＲ、コンタクトＣＣ、及び板状コンタクトＬＩ等の形成は、同時に行われなくともよい。

【0087】

このような埋め込み対象部１３０ａが形成された被加工層１００に対し、上述の実施形態１の図３（ｆ）の処理を行う。

【0088】

変形例１の半導体装置によれば、複数の構成間で共有される補助層を備える。このような補助層とすることで、補助層を形成するための凹部を、個々の構成に対して精密に位置合わせする必要が無く、より簡便に補助層を備える構成を得ることができる。

【0089】

変形例１の半導体装置によれば、その他、上述の実施形態１の半導体装置１の製造方法と同様の効果を奏する。

【0090】

（変形例２）
次に、図５を用いて、実施形態１の変形例２の半導体装置について説明する。変形例２の半導体装置では、複数のコンタクトＣＣ、複数の柱状部ＨＲ、及び板状コンタクトＬＩ等の変形例２の手法の適用対象となる構成ごとに異種の材料から構成される補助層１２０ａ～１２０ｃが形成されている点が上述の実施形態１とは異なる。

【0091】

図５は、実施形態１の変形例２にかかる半導体装置の製造方法の手順の一部を例示する図である。

【0092】

図５（ａ）、（ｂ）に示す補助層１２０ａは、例えばＬＰ－ＴＥＯＳまたはＰ－ｄＴＥＯＳ等であって、比較的エッチングされやすい膜質を有している。

【0093】

図５（ａ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図５（ａ）は、補助層１２０ａが形成された被加工層１００に埋め込み対象部１３０ａが形成された図である。また、図５（ｂ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図５（ｂ）は、図５（ａ）の補助層１２０ａ、及び被加工層１００の上面全体をエッチバックした図である。

【0094】

図５（ｂ）に示すように、補助層１２０ａとして比較的エッチングされやすい膜が用いられることで、テーパ角θａを有する埋め込み対象部１３０ａが得られる。

【0095】

図５（ｃ）、（ｄ）に示す補助層１２０ｂは、例えばＰ－ＳｉＮであって、補助層１２０ａよりエッチングされにくい膜質を有している。

【0096】

図５（ｃ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図５（ｃ）は、補助層１２０ｂが形成された被加工層１００に埋め込み対象部１３０ｂが形成された図である。また、図５（ｄ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図５（ｃ）の補助層１２０ｂ、及び被加工層１００の上面全体をエッチバックした図である。

【0097】

図５（ｄ）に示すように、補助層１２０ｂとして、補助層１２０ａよりエッチングされにくい膜が用いられることで、テーパ角θａよりも小さなテーパ角θｂを有する埋め込み対象部１３０ｂが得られる。

【0098】

図５（ｅ）、（ｆ）に示す補助層１２０ｃは、例えばＰｏｌｙ－Ｓｉであって、補助層１２０ａ、補助層１２０ｂよりもさらにエッチングされにくい膜質を有している。

【0099】

図５（ｅ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図５（ｅ）は、補助層１２０ｃが形成された被加工層１００に埋め込み対象部１３０ｃが形成された図である。また、図５（ｆ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図５（ｆ）の補助層１２０ｃ、及び被加工層１００の上面全体をエッチバックした図である。

【0100】

補助層１２０ｃとして、補助層１２０ｂよりも更にエッチングされにくい膜が用いられることで、テーパ角θｂよりも小さなテーパ角θｃを有する埋め込み対象部１３０ｃが得られる。

【0101】

即ちこのとき、テーパ角θａ～θｃの間には以下の関係が成り立つ。
θａ＞θｂ＞θｃ

【0102】

このように、補助層１２０ａ～１２０ｃとして異なる膜種を用いることによりエッチバックした際のテーパ角θａ～θｃ、即ち、埋め込み対象部１３０ａ～１３０ｃの上端の広がり具合を変えることができる。これにより、異なる深さ、幅を有する埋め込み対象部に対し、埋め込み不良を抑制して容易に所定膜を埋め込むことが可能となる。

【0103】

変形例２の半導体装置によれば、上述の実施形態１の半導体装置１の製造方法と同様の効果を奏する。

【0104】

なお、図５（ａ），（ｃ），（ｅ）で示した補助層１２０ａ～１２０ｃは、補助層１２０ａ～１２０ｃを充填するための図示せぬ窪みを被加工層１００の上面に形成し、これらの窪みのうち、いずれかの補助層１２０ａ～１２０ｃの形成対象となる窪みを除く他の窪みを、順次レジスト層等で保護しつつ、種類の異なる補助層１２０ａ～１２０ｃを順に形成していくことで得られる。

【0105】

あるいは、図５（ａ），（ｃ），（ｅ）で示した補助層１２０ａ～１２０ｃを充填するための図示せぬ窪みは、予め被加工層１００の上面に形成しておくのではなく、補助層１２０ａ～１２０ｃのそれぞれを形成する都度、個別に形成してもよい。

【0106】

この場合、いずれかの補助層１２０ａ～１２０ｃの形成対象となる窪みを除く他の窪みを、レジスト層等で保護する必要がないため、窪みが形成された領域と、レジスト層等で保護された領域との境界にレジスト層等の厚みに依存する段差が形成されることはない。

【0107】

このような段差が形成されると、段差の下部にエッチングのイオンが行き届かず、例えば補助層１２０ａ～１２０ｃに膜残りが発生し、後の工程でダストの原因となる場合がある。

【0108】

補助層１２０ａ～１２０ｃを充填するための図示せぬ窪みを、補助層１２０ａ～１２０ｃのそれぞれを形成する都度、個別に形成することで、上述のような膜残り、及びダストの発生を抑制することができる。

【0109】

また、同種の層を用いた場合であっても例えば成膜温度を変えることにより、上述と同様、例えばエッチング耐性の異なる補助層１２０ａ～１２０ｃを形成可能である。例えば、比較的エッチングされやすいＰ－ｄＴＥＯＳであっても、成膜温度を上げることによってより緻密な層となり、エッチングされにくい膜質を得ることができる。

【0110】

（変形例３）
次に、図６を用いて、実施形態１の変形例３の半導体装置について説明する。変形例２の半導体装置では、複数のコンタクトＣＣ、複数の柱状部ＨＲ、及び板状コンタクトＬＩ等の変形例３の手法の適用対象となる構成ごとに、異なる幅および深さの補助層１２０ａ，１２０ｄ，１２０ｅが用いられている点が上述の実施形態１とは異なる。

【0111】

図６は、実施形態１の変形例３にかかる半導体装置の製造方法の手順の一部を例示する図である。

【0112】

なお、図６の説明において、補助層１２０ａ、１２０ｄ、１２０ｅは、いずれも同種及び同質の層であって、例えば一例として、ＬＰ－ＴＥＯＳが用いられるものとする。

【0113】

図６（ａ）、（ｂ）は、補助層１２０ａの幅、及び深さの少なくともいずれかが大きい場合の例を示している。

【0114】

図６（ａ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図６（ａ）は、幅、及び深さの大きい補助層１２０ａが形成された被加工層１００に埋め込み対象部１３０ａが形成された図である。また、図６（ｂ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図６（ｂ）は、図６（ａ）の補助層１２０ａ、及び被加工層１００を加工対象としてエッチバックした図である。

【0115】

図６（ｂ）に示すように、幅、及び深さの大きい補助層１２０ａが用いられることで、所定のテーパ角θａを有する埋め込み対象部１３０ａが得られる。

【0116】

図６（ｃ）、（ｄ）は、補助層１２０ｄの幅、及び深さの少なくともいずれかが図６（ａ）は、図３（ｅ）の例よりも小さい場合の例を示している。

【0117】

図６（ｃ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図６（ｃ）は、例えば幅、及び深さが中程度である補助層１２０ｄが形成された被加工層１００に埋め込み対象部１３０ｄが形成された図である。また、図６（ｄ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図６（ｄ）は、図６（ｃ）の補助層１２０ｄ、及び被加工層１００の上面全体をエッチバックした図である。

【0118】

図６（ｄ）に示すように、幅、及び深さが図６（ａ）、（ｂ）の場合より小さい補助層１２０ｄが用いられることで、テーパ角θａよりも小さなテーパ角θｄを有する埋め込み対象部１３０ｄが得られる。

【0119】

図６（ｅ）、（ｆ）は、補助層１２０ｅの幅、及び深さの少なくともいずれかが、図６（ｃ）、（ｄ）の例よりも小さい場合の例を示している。

【0120】

図６（ｅ）は、図３（ｅ）の処理に相当する処理を示す。即ち、図６（ｅ）は、例えば幅、及び深さが小さい補助層１２０ｅが形成された被加工層１００に埋め込み対象部１３０ｅが形成された図である。また、図６（ｆ）は、図３（ｆ）の処理に相当する処理を示す。即ち、図６（ｆ）は、図６（ｅ）の補助層１２０ｅ、及び被加工層１００の上面全体をエッチバックした図である。

【0121】

図６（ｆ）に示すように、幅、及び深さが更に小さい補助層１２０ｅが用いられることで、テーパ角θｄよりも小さなテーパ角θｅを有する埋め込み対象部１３０ｅが得られる。

【0122】

即ちこのとき、テーパ角θａ、θｄ、θｅの間には以下の関係が成り立つ。
θａ＞θｄ＞θｅ

【0123】

このように、幅、及び深さの異なる補助層１２０ａ、１２０ｄ、１２０ｅを用いることにより、エッチバックした際のテーパ角θａ、θｄ、θｅ、即ち、埋め込み対象部１３０ａ，１３０ｄ，１３０ｅの上端の広がり具合を変えることができる。これにより、異なる深さ、幅で上端部にテーパ形状を有する埋め込み対象部に対し、埋め込み不良を抑制して容易に所定膜を埋め込むことが可能となる。

【0124】

なお図６（ａ），（ｃ），（ｅ）で示した補助層１２０ａ、１２０ｄ、１２０ｅは、これらの補助層１２０ａ、１２０ｄ、１２０ｅが形成される領域にて、上述の図３（ａ）、（ｂ）に示す処理を個別に行うことで得られる窪みに、これらの補助層１２０ａ、１２０ｄ、１２０ｅを一括して充填することで得られる。このとき、補助層１２０ａ、１２０ｄ、１２０ｅが形成される領域ごとに、レジストパターンの露光条件、エッチング条件、及び洗浄条件の少なくともいずれかを異ならせることで、形成することができる。

【0125】

すなわち、例えばレジストパターン形成時の露光量及び焦点深度を変更することにより、レジストパターン開口部のサイズが変わって窪みの形状を調整できる。

【0126】

また例えば、窪みをエッチング加工する際に、加工対象である被加工層１００の加工面に堆積される側壁保護層、即ちプラズマ反応による副生成物の付着量を増減させることにより窪みの形状を調整することができる。例えば、側壁保護層が厚くなれば窪みの形状はテーパ形状となり、側壁保護層が薄ければ窪みの形状はストレート形状、あるいはボーイング形状となる。

【0127】

また例えば、被加工層１００のエッチング及びアッシング終了後、ＤＨＦ（Ｄｏｌｕｔｅ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）またはＢＨＦ（Ｂｕｆｆｅｒｅｄ Ｈｙｄｒｏｇｅｎ Ｆｌｕｏｒｉｄｅ）洗浄を行い、その処理時間によっても窪みの形状を調整することができる。例えば、処理時間を延ばすと、窪みは横に広がり、処理時間を短縮すると、窪みの広がりを小さく抑えることができる。

【0128】

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、ＣＭＰに替えてエッチバックにより補助層を成形する点が、上述の実施形態１とは異なる。

【0129】

図７及び図８は、実施形態２にかかる半導体装置１の製造方法の手順の一部を順に例示する図である。なお、図７及び図８においては、上述の実施形態１と同様の構成には同様の符号を付し、その説明を省略する。

【0130】

図７（ａ）～（ｃ）及び図８（ａ）、（ｂ）と、図７（ｄ）～（ｆ）及び図８（ｃ）、（ｄ）とのそれぞれは、上端部のテーパ角が異なる埋め込み対象部１３０ａ、１３０ｆを形成する場合の例をそれぞれ順に示している。ここでは例えば、図７（ａ）～（ｃ）及び図８（ａ）、（ｂ）は、被加工層１００上の位置Ｃに形成される埋め込み対象部１３０ａ、図７（ｄ）～（ｆ）及び図８（ｃ）、（ｄ）は、被加工層１００上の位置Ｄに形成される埋め込み対象部１３０ｆの製造工程をそれぞれ示すものとする。

【0131】

まず、図７（ａ）～（ｃ）及び図８（ａ）、（ｂ）の手順について説明する。

【0132】

図７（ａ）に示すように、被加工層１００の上面に、ＢＡＲＣ層２００、及び図示せぬレジスト層を形成し、露光・現像処理を施すことによって、位置Ｃにレジストパターン２７０ｐを形成する。被加工層１００を加工対象としてエッチング及びアッシングを行い、図７（ｂ）に示すような窪み１１０ｈを形成する。

【0133】

図７（ｃ）に示すように、窪み１１０ｈが形成された被加工層１００の上面全体を覆うように、補助層１２０ａを所定の厚みで形成する。

【0134】

このとき、補助層１２０ａを例えばＣＶＤ法によって形成することで、窪み１１０ｈの底面、側壁、及び被加工層１００の上面に沿って略均一の厚みで補助層１２０ａが形成される。これにより、窪み１１０ｈの内側には、窪み１１０ｈの形状に対応するサイズを有する新たな窪み１１２ｈが補助層１２０ａの表面に形成されることとなる。つまり、窪み１１２ｈの幅、及び深さは、窪み１１０ｈの幅、深さ、及び補助層１２０ａの厚みによって異なる。例えば、被加工層１００の窪み１１０ｈを浅くすると、補助層１２０ｃ表面の窪み１１２ｈの幅、及び深さは小さくなり、被加工層１００の窪み１１０ｈを深くすると、補助層１２０ａ表面の窪み１１２ｈの幅、及び深さは大きくなる。また例えば、補助層１２０ａの厚みを厚くすると、窪み１１２ｈの幅、及び深さは小さくなり、補助層１２０ａの厚みを薄くすると、窪み１１２ｈの幅、及び深さは大きくなる。

【0135】

表面に窪み１１２ｈを有する補助層１２０ａを形成した後、補助層１２０ａを加工対象として、補助層１２０ａの上面全体を、エッチバックする。

【0136】

すると、図８（ａ）に示すように、被加工層１００の窪み１１０ｈの側壁に補助層１２０ａが残存し、窪み１１０ｈの底面に被加工層１００の一部が露出する。下に向かって略垂直に入射するイオンによって、横方向よりも縦方向のエッチングが進むため、被加工層１００の上面、及び窪み１１０ｈの底面に形成された補助層１２０ａが優先的に除去されるためである。

【0137】

次に、被加工層１００を加工対象としてエッチバックする。すると、窪み１１０ｈの内側の被加工層１００が露出した部分が被加工層１００の深さ方向にエッチング除去されていく。このとき、窪み１１０ｈの側壁に残った補助層１２０ａがマスクの役割を果たし、被加工層１００において、被加工層１００に形成された窪み１１０ｈの形状に応じて、ホール状または溝状等のエッチング形状が得られる。ただし、上述のように、補助層１２０ａにはエッチング耐性の低い材料が用いられている。このため、被加工層１００の深さ方向にエッチングが進むにつれて、窪み１１０ｈの側壁に残存する補助層１２０ａの内側の一部がエッチングされ、図８（ｂ）に示すように、上端部がＸＹ方向に拡大された埋め込み対象部１３０ａが形成される。

【0138】

次に、図７（ｄ）～（ｆ）及び図８（ｃ）、（ｄ）の手順について説明する。

【0139】

図７（ｄ）に示すように、位置Ｃに対して図７（ａ）、（ｂ）の処理が行われる間、位置Ｄでは、レジスト層２７０の露光現像処理を行わず、位置ＤをＢＡＲＣ層２００、及びレジスト層２７０によって覆われたままとする。次に、位置Ｃに対する図７（ａ）、（ｂ）の処理の終了後、一旦、アッシングを行う。

【0140】

次に、被加工層１００の上面に、再度図示せぬＢＡＲＣ層、及びレジスト層を形成し、露光・現像処理を施すことによって、位置Ｄに図示せぬレジストパターンを形成する。なおこのとき、位置Ｃは、図示せぬＢＡＲＣ層、及びレジスト層によって覆われたままとする。被加工層１００を加工対象としてエッチング及びアッシングを行い、図７（ｅ）に示すような窪み１１０ｊを形成する。

【0141】

図７（ｆ）に示すように、位置Ｃに対して図７（ｃ）の処理が行われる間、位置Ｄにおいても、窪み１１０ｊが形成された被加工層１００の上面全体を覆うように、補助層１２０ａが形成される。

【0142】

このとき、窪み１１０ｊの内側には、窪み１１０ｈの形状に対応するサイズを有する新たな窪み１１２ｊが形成される。したがって、この窪み１１２ｊの深さは、図７（ｃ）で形成された窪み１１２ｈの深さよりも浅く形成されている。

【0143】

補助層１２０ｃを加工対象として、補助層１２０ｃの上面全体を、エッチバックする。

【0144】

すると、図８（ｃ）に示すように、被加工層１００の窪み１１０ｊの側壁に補助層１２０ａが残存し、窪み１１０ｊの底面に被加工層１００の一部が露出する。なおこのとき、窪み１１０ｈ、１１０ｊの深さが異なるため、図８（ａ）の補助層１２０ａと比較して、図８（ｃ）の補助層１２０ａも薄くなる。

【0145】

次に、被加工層１００を加工対象としてエッチバックする。すると、図８（ｄ）に示すように、上端部がＸＹ方向に拡大された埋め込み対象部１３０ｆが形成される。このとき、図８（ｂ）の埋め込み対象部１３０ａと比較して、図８（ｄ）の埋め込み対象部１３０ｆのテーパ角が小さい。

【0146】

このようにして、同一の被加工層１００上に異なるテーパ角を有する埋め込み対象部を形成することができる。

【0147】

実施形態２の半導体装置の製造方法によれば、同一の被加工層１００に異なる種類の窪み１１０ｈ、１１０ｊを設けることで、異なる幅、及び深さを有する補助層１２０ａを形成することができる。これにより、種類の異なる埋め込み対象部に対しても、埋め込み不良を抑制しつつ、所定膜を一度に充填することが可能となる。

【0148】

実施形態２の半導体装置の製造方法によれば、その他、上述の実施形態１の半導体装置１の製造方法と同様の効果を奏する。

【0149】

［実施形態３］
以下、図面を参照して実施形態３について詳細に説明する。実施形態３においては、ウェット処理により補助層を除去する点が、上述の実施形態１とは異なる。

【0150】

図９及び図１０は、実施形態３にかかる半導体装置１の製造方法の手順の一部を例示する図である。なお、図９及び図１０においては、上述の実施形態１と同様の構成には同様の符号を付し、その説明を省略する。

【0151】

図９（ａ）、（ｂ）及び図１０（ａ）（ｂ）と、図９（ｃ）、（ｄ）及び図１０（ｃ）、（ｄ）とのそれぞれは、異なる種類の埋め込み対象部１３０ｇ，１３０ｈを形成する場合の例をそれぞれ順に示している。ここでは例えば、図９（ａ）、（ｂ）及び図１０（ａ）、（ｂ）は、被加工層１００上の位置Ｅに形成される埋め込み対象部１３０ｇの、図９（ｃ）、（ｄ）及び図１０（ｃ）、（ｄ）は、被加工層１００上の位置Ｆに形成される埋め込み対象部１３０ｈの製造工程をそれぞれ示すものとする。

【0152】

まず、図９（ａ）、（ｂ）及び図１０（ａ）、（ｂ）の手順について説明する。

【0153】

図９（ａ）は、図８（ａ）に相当する図である。即ち、図９（ａ）の処理に先立って、上述の実施形態２の図７（ａ）～（ｃ）の処理が行われているものとする。

【0154】

図９（ａ）に示すように、被加工層１００の上面には窪み１１０ｈが形成されており、窪み１１０ｈの側壁には補助層１２０ｃが残存し、窪み１１０ｈの底面には被加工層１００の一部が露出している。

【0155】

このような被加工層１００の上面全体を覆うように、ＳＯＣ（Ｓｐｉｎ Ｏｎ Ｃａｒｂｏｎ）層２３０を形成する。ＳＯＣ層２３０は、スピン塗布方式により形成される有機層である。次に、ＳＯＣ層２３０を覆うＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）層２５０を形成する。ＳＯＧ層２５０は、スピン塗布方式により形成されるシリコン酸化層である。そして、ＳＯＧ層２５０を覆うレジスト層を形成し、露光・現像処理を施すことによってレジストパターン２７０ｐを形成する。これにより、被加工層１００を加工する際のマスクとなる３層レジスト構造が形成される。

【0156】

図１０（ａ）において、レジストパターン２７０ｐをマスクとして、ＳＯＧ層２５０を除去し、ＳＯＧ層２５０をマスクとしてＳＯＣ層２３０を除去し、そしてさらにＳＯＣ層２３０をマスクとして被加工層１００をエッチングする。これにより、埋め込み対象部１３０ｇが形成される。

【0157】

次に、このような埋め込み対象部１３０ｇが形成された補助層１２０ａを加工対象として、フッ酸等の処理液による薬液処理を行う。これにより、補助層１２０ａが処理液によって溶解され、除去される。

【0158】

図１０（ｂ）において、ＳＯＣ層２３０をアッシング除去する。これにより、埋め込み対象部１３０ｇの上部に窪み１１０ｈが露出する。そして、このような窪み１１０ｈの上面から被加工層１００をエッチバックする。すると、窪み１１０ｈの内側の一部がエッチングされ、上端部がＸＹ方向に拡大された埋め込み対象部１３０ｇが形成される。

【0159】

次に、図９（ｃ）、（ｃ）及び図１０（ｃ）、（ｄ）の手順について説明する。

【0160】

図９（ｃ）は、図８（ｃ）に相当する図である。即ち、図９（ｃ）の処理に先立って、上述の実施形態２の図７（ｄ）～（ｆ）の処理が行われているものとする。

【0161】

図９（ｃ）に示すように、被加工層１００の上面には窪み１１０ｊが形成されており、窪み１１０ｊの側壁には補助層１２０ａが残存し、窪み１１０ｊの底面には被加工層１００の一部が露出している。なお、上述の図８（ａ）、（ｃ）で説明したように、図９（ｃ）の補助層１２０ｃの厚みは、図９（ａ）の補助層１２０ａの厚みよりも薄い。

【0162】

図９（ｄ）において、上述の図９（ｂ）と並行して、被加工層１００の上面に、上述した３層レジスト構造を構成する各層が形成される。

【0163】

図１０（ｃ）において、上述の図１０（ａ）と並行して、レジストパターン２７０ｐをマスクとして、ＳＯＧ層２５０を除去し、ＳＯＧ層２５０をマスクとしてＳＯＣ層２３０を除去し、そしてさらにＳＯＣ層２３０をマスクとして被加工層１００をエッチングする。これにより、埋め込み対象部１３０ｈが形成される。

【0164】

次に、フッ酸等の薬液処理を行い、補助層１２０ａを除去する。

【0165】

図１０（ｄ）において、ＳＯＣ層２３０をアッシング除去する。これにより、埋め込み対象部１３０ｈの上部に窪み１１０ｊが露出する。そして、このような窪み１１０ｊの上面から被加工層１００をエッチバックする。すると、窪み１１０ｊの内側の一部がエッチングされ、上端部がＸＹ方向に拡大された埋め込み対象部１３０ｈが形成される。このとき、図１０（ｂ）の埋め込み対象部１３０ｇと比較して、図１０（ｄ）の埋め込み対象部１３０ｈのテーパ角は小さくなる。

【0166】

なお上述の実施形態３では、レジストパターン２７０ｐを形成するために、ＳＯＣ層２３０、及びＳＯＧ層２５０の積層構造を用いたがこれに限定されない。即ち、ＣＶＤ法により形成されるカーボン膜、及びＳｉＣＮ膜等の積層膜がレジストパターン２７０ｐの下層に形成されていてもよい。

【0167】

実施形態３の半導体装置の製造方法によれば、埋め込み対象部１３０ｇ、１３０ｈの形成後、補助層１２０ａを除去して、窪み１１０ｈ、１１０ｊを露出させる。露出した窪み１１０ｈ、１１０ｊの上面から被加工層１００をエッチバックすると、窪み１１０ｈ、１１０ｊの内側の一部がエッチングされ、上端部がＸＹ方向に広がった埋め込み対象部が形成される。これにより、埋め込み不良を抑制して、所定膜を容易に充填することが可能となる。

【0168】

実施形態３の半導体装置の製造方法によれば、その他、上述の実施形態１の半導体装置１の製造方法と同様の効果を奏する。

【0169】

上述の実施形態１、２及びそれらの変形例では、レジストパターン２７０ｐの形成のため、ＢＡＲＣ層２００を用いたがこれに限定されない。上述の実施形態１，２等において、例えば実施形態３の３層レジスト構造をマスクとして用いてもよい。またこのとき、ＣＶＤ法により形成されるカーボン膜、及びＳｉＣＮ膜がレジストパターン２７０ｐの下層に設けられていてもよい。

【0170】

上述の実施形態１～３及びそれらの変形例では、補助層１２０ａの形成対象は、板状コンタクトＬＩ、コンタクトＣＣ、柱状部ＨＲ、及び素子分離部ＤＳとして説明したがこれに限定されない。貫通コンタクト領域ＴＰをＹ方向両側から挟み込むように形成され、後に積層体にワード線ＷＬが形成される際に、貫通コンタクト領域ＴＰへ絶縁層の除去液が流入することを阻害する溝に対しても、これらの実施形態の構成を適用可能である。

【0171】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0172】

１…半導体装置、ＬＭ…積層体、ＯＬ…絶縁層、ＰＬ…ピラー、ＷＬ…ワード線、ＣＣ…コンタクト、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＤＳ…素子分離部、１００…被加工層、１１０ａ，１１０ｈ，１１０ｊ…窪み、１２０ａ，１２０ｂ，１２０ｃ，１２０ｄ，１２０ｅ…補助層、１３０ａ，１３０ｂ，１３０ｃ，１３０ｄ，１３０ｅ，１３０ｆ，１３０ｇ，１３０ｈ…埋め込み対象部。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】