特開 2024-44461 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044461

(43)【公開日】2024-04-02

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240326BHJP

   H10B 43/50 20230101ALI20240326BHJP

   H01L 21/336 20060101ALI20240326BHJP

【ＦＩ】

H01L27/11582

H01L27/11575

H01L29/78 371

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022149986

(22)【出願日】2022-09-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001092

【氏名又は名称】弁理士法人サクラ国際特許事務所

(72)【発明者】

【氏名】住谷 まり子

(72)【発明者】

【氏名】山本 亮介

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP32

5F083EP76

5F083ER21

5F083GA01

5F083GA10

5F083GA27

5F083JA03

5F083JA19

5F083JA37

5F083MA06

5F083MA16

5F083MA19

5F083PR05

5F083PR21

5F083ZA01

5F101BA46

5F101BB02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH15

(57)【要約】

【課題】貼合の際に用いられる支持基板を容易に再利用することが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、第１の基板の上に設けられた第１の多結晶半導体層と、第１の基板と第１の多結晶半導体層との間に設けられ、第１の多結晶半導体層よりもｐ型不純物の濃度が低く且つｎ型不純物の濃度が高い第２の多結晶半導体層と、を有する剥離層を形成し、第１の多結晶半導体層を陽極化成することにより第１の多孔質層を形成し、第１の多孔質層の上に第１のデバイス層を形成し、第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１の基板の上に設けられた第１の多結晶半導体層と、前記第１の基板と前記第１の多結晶半導体層との間に設けられ、前記第１の多結晶半導体層よりもｐ型不純物の濃度が低く且つｎ型不純物の濃度が高い第２の多結晶半導体層と、を有する剥離層を形成し、
前記第１の多結晶半導体層を陽極化成することにより第１の多孔質層を形成し、
前記第１の多孔質層の上に第１のデバイス層を形成し、
前記第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する、半導体装置の製造方法。

【請求項2】

第１の基板の上に設けられた第１の多結晶半導体層と、前記第１の基板と前記第１の多結晶半導体層との間に設けられるとともに前記第１の多結晶半導体層よりもｐ型不純物の濃度が低い第２の多結晶半導体層と、前記第１の多結晶半導体層の上に設けられるとともに前記第１の多結晶半導体層よりも前記ｐ型不純物の濃度が低い第３の多結晶半導体層と、を有する剥離層を形成し、
前記第１の多結晶半導体層、前記第２の多結晶半導体層、および前記第３の多結晶半導体層を陽極化成することにより第１の多孔質層、第２の多孔質層、および第３の多孔質層を形成し、
前記第３の多孔質層の上に第１のデバイス層を形成し、
前記第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する、半導体装置の製造方法。

【請求項3】

前記ｎ型不純物は、リンまたはヒ素を含む、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記第１の多孔質層は、前記第１の多結晶半導体層の前記第１の基板側から正電位を印加するとともに前記第１の多結晶半導体層の前記第１の基板の反対側から負電位を印加して前記第１の多結晶半導体層を陽極化成することにより形成される、請求項１に記載の半導体装置の製造方法。

【請求項5】

前記第２の多孔質層の空隙率および前記第３の多孔質層の空隙率のそれぞれは、前記第１の多孔質層の空隙率よりも低い、請求項２に記載の半導体装置の製造方法。

【請求項6】

前記第１の多結晶半導体層の平均結晶粒径は、前記第２の多結晶半導体層の平均結晶粒径および前記第３の多結晶半導体層の平均結晶粒径のそれぞれよりも小さい、請求項２に記載の半導体装置の製造方法。

【請求項7】

前記ｐ型不純物は、ボロンを含む、請求項１ないし請求項６のいずれか一項に記載の半導体装置の製造方法。

【請求項8】

前記第１の多孔質層を介して前記第１の基板と前記第１のデバイス層とを分離する、請求項１ないし請求項６のいずれか一項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法に関する。

【背景技術】

【0002】

第１の基板に設けられた第１のデバイス層と、第２の基板に設けられた第２のデバイス層とを貼合することにより形成可能な半導体装置が知られている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平１－２１７９４１号公報

【特許文献2】特開２０００－３４９２６６号公報

【特許文献3】特開２０２２－３４８８１号公報

【特許文献4】特開２０２２－４９６０３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

発明が解決しようとする課題の一つは、貼合の際に用いられる支持基板を容易に再利用することが可能な半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置の製造方法は、第１の基板の上に設けられた第１の多結晶半導体層と、第１の基板と第１の多結晶半導体層との間に設けられ、第１の多結晶半導体層よりもｐ型不純物の濃度が低く且つｎ型不純物の濃度が高い第２の多結晶半導体層と、を有する剥離層を形成し、第１の多結晶半導体層を陽極化成することにより第１の多孔質層を形成し、第１の多孔質層の上に第１のデバイス層を形成し、第１のデバイス層と、第２の基板に設けられた第２のデバイス層と、を貼合する。

【図面の簡単な説明】

【0006】

【図1】半導体装置の製造方法の例を説明するための模式図である。

【図2】剥離層１１Ａの第１の構造例を説明するための断面模式図である。

【図3】剥離層１１Ａの第１の構造例に対する陽極化成処理の例を説明するための断面模式図である。

【図4】剥離層１１Ａの第１の構造例に対する陽極化成処理の例を説明するための断面模式図である。

【図5】剥離層１１Ａの第２の構造例を説明するための断面模式図である。

【図6】剥離層１１Ａの第２の構造例に対する陽極化成処理の例を説明するための断面模式図である。

【図7】半導体装置の構造例を示す断面模式図である。

【図8】メモリピラーＭＰの構造例を示す断面模式図である。

【発明を実施するための形態】

【0007】

以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。

【0008】

本明細書において、「接続」とは、特に指定する場合を除き、物理的な接続だけでなく電気的な接続も含む。

【0009】

（第１の実施形態）
図１は、半導体装置の製造方法の例を説明するための模式図である。ここでは、一例として、３次元構造を有するＮＡＮＤフラッシュメモリの製造方法例について説明する。

【0010】

まず、支持基板として単結晶シリコン基板等の基板１０を準備するとともに、単結晶シリコン基板等の基板２０に設けられた周辺回路を含むデバイス層２１を準備する（図１（Ａ１）、（Ａ２））。次に、基板１０の上に半導体層を有する剥離層１１Ａを形成する（図１（Ｂ））。次に、剥離層１１Ａに対し陽極化成処理を行い、剥離層１１Ａの半導体層の少なくとも一部をポーラス化することにより多孔質層（ポーラス層）を有する剥離層１１Ｂを形成する（図１（Ｃ））。次に、剥離層１１Ｂの上にメモリセルアレイを含むデバイス層１２を形成する（図１（Ｄ））。次に、デバイス層１２とデバイス層２１とを対向させてデバイス層１２とデバイス層２１とを貼合する（図１（Ｅ））。次に、剥離層１１Ａを介して基板１０とデバイス層１２とを分離する（図１（Ｆ１）、（Ｆ２））。分離は、例えばウォータージェット等の方法を用いて物理的に行われてもよい。分離された基板１０およびデバイス層１２のそれぞれの表面を、ウェットエッチング等の方法を用いてクリーニングし、それぞれの表面に剥離層１１Ｂの一部が残存する場合には、これを除去する。これにより、基板１０を新たなデバイス層１２を形成するための支持基板として半導体装置の製造に再利用できる。その後、デバイス層１２とデバイス層２１との積層構造は、ダイシング工程により複数の半導体チップに分割される。各半導体チップは、ＮＡＮＤフラッシュメモリである。以上が半導体装置の製造方法例の説明である。

【0011】

陽極化成処理は、対象物をフッ化水素等の薬液に浸漬させ、対象物に電圧を印加することにより、対象物を部分的に溶出させて加工する方法である。陽極化成処理を用いて半導体層から多孔質層を形成する場合、半導体層とともに基板１０が加工されて薄くなると、基板１０を支持基板として繰り返し再利用することが困難である。

【0012】

そこで、本実施形態の半導体装置の製造方法は、陽極化成されやすい第１の多結晶半導体層と基板との間に陽極化成されにくい第２の多結晶半導体層を有する剥離層を形成することにより、陽極化成処理により基板１０が不必要に加工されることを抑制できる。よって、基板１０を再利用しやすくできる。剥離層の具体的な構造例について以下に説明する。

【0013】

［剥離層の第１の構造例］
図２は、剥離層１１Ａの第１の構造例を説明するための断面模式図である。図２に示す剥離層１１Ａは、多結晶半導体層１１１Ａと、多結晶半導体層１１２Ａと、を有する。

【0014】

多結晶半導体層１１１Ａは、基板１０の上方に設けられる。基板１０の例は、例えば、シリコンウエハ等の半導体基板である。または、基板１０は、ガラス基板、ＳｉＣ基板等であってもよい。多結晶半導体層１１１Ａの例は、ポリシリコン層を含む。多結晶半導体層１１１Ａは、ｐ型の導電型を付与するｐ型不純物を含むｐ型半導体層である。ｐ型不純物の例は、ボロンである。多結晶半導体層１１１Ａのｐ型不純物の濃度は、例えば１×１０^１８ｃｍ^－３以上１×１０^２３ｃｍ^－３以下が好ましい。また、多結晶半導体層１１１Ａは、ｎ型の導電型を付与するｎ型不純物の濃度がｐ型不純物の濃度よりも低いことが好ましく、ｎ型不純物の濃度は、例えば１×１０^１６ｃｍ^－３以下が好ましい。ｎ型不純物の例は、リン、ヒ素である。

【0015】

多結晶半導体層１１２Ａは、基板１０と多結晶半導体層１１１Ａとの間に設けられる。多結晶半導体層１１２Ａは、陽極化成処理の際に基板１０の加工を抑制するための保護層としての機能を有する。多結晶半導体層１１２Ａの例は、ポリシリコン層を含む。多結晶半導体層１１２Ａは、ｎ型不純物を含むｎ型半導体層である。ｎ型不純物の例は、リン、ヒ素である。多結晶半導体層１１２Ａのｎ型不純物の濃度は、例えば１×１０^１８ｃｍ^－３以上１×１０^２３ｃｍ^－３以下が好ましい。また、多結晶半導体層１１２Ａは、ｐ型不純物の濃度がｎ型不純物の濃度よりも低いことが好ましい。多結晶半導体層１１２Ａのｐ型不純物の濃度は、例えば１×１０^１６ｃｍ^－３以下が好ましい。さらに、多結晶半導体層１１２Ａのｐ型不純物の濃度は、多結晶半導体層１１１Ａのｐ型不純物の濃度よりも低いことが好ましい。

【0016】

ｎ型不純物やｐ型不純物の濃度は、例えば二次イオン質量分析法（ＳＩＭＳ）を用いて測定可能である。なお、多結晶半導体層１１１Ａのｎ型不純物の濃度は、ＳＩＭＳによる検出限界以下の値であってもよい。

【0017】

剥離層１１Ａの厚さは、例えば１μｍ以上２０μｍ以下である。多結晶半導体層１１１Ａの厚さは、例えば０．２μｍ以上１５μｍ以下である。多結晶半導体層１１２Ａの厚さは、例えば０．２μｍ以上１５μｍ以下である。

【0018】

多結晶半導体層１１１Ａおよび多結晶半導体層１１２Ａは、例えば低圧プラズマ化学気相成長法（ＬＰ－ＣＶＤ）を用いてｎ型不純物がドープされた第１の非晶質半導体膜とｐ型不純物がドープされた第２の非晶質半導体膜とを連続的に形成し、その後これらの非晶質半導体膜を熱処理等の方法を用いて結晶化することにより形成可能である。これに限定されず、イオン注入法を用いて一つの非晶質半導体膜にｎ型不純物やｐ型不純物を深さ方向に制御して導入し、その後結晶化を行うことにより多結晶半導体層１１１Ａおよび多結晶半導体層１１２Ａを形成してもよい。非晶質半導体膜の例は、アモルファスシリコン膜である。ｎ型不純物やｐ型不純物の導入量は、ｐ型不純物を含むソースガスの流量や、非晶質半導体膜の成膜温度によっても変化する。成膜レートが速いほどｎ型不純物やｐ型不純物の濃度は低い。なお、非晶質半導体膜の成膜方法は、バッチ式・枚葉式いずれの方式でもよい。

【0019】

図３および図４は、剥離層１１Ａの第１の構造例に対する陽極化成処理の例を説明するための断面模式図である。剥離層１１Ａへの電圧の印加は、例えば電極を用い、図３に示すように、剥離層１１Ａの基板１０側に正電位を印加し、剥離層１１Ａの基板１０の反対側に負電位を印加することにより行われる。電圧の値は、形成したい多孔質層の空隙率等のパラメータに応じて適宜設定される。

【0020】

ｐ型半導体層である多結晶半導体層１１１Ａとｎ型半導体層である多結晶半導体層１１２Ａは、ｐｎ接合を形成するため、ｐ型半導体層である多結晶半導体層１１１Ａには正孔ｈが集まり、ｎ型半導体層である多結晶半導体層１１２Ａには電子ｅが集まり、これらの領域の間に空乏領域を形成する。

【0021】

多結晶半導体層１１１Ａは、多結晶半導体層１１２Ａよりも正孔ｈの数が多いため、陽極化成されてポーラス化が生じやすく、空隙１１１Ｘを有する多孔質層１１１Ｂを形成する。これにより、剥離層１１Ｂが形成される。多孔質層１１１Ｂは、ポーラス化された多結晶半導体層１１１Ａである。ポーラス化は、多結晶半導体層１１１Ａの表面全体で生じることが好ましい。多結晶半導体層のポーラス化により不純物濃度や厚さは大きく変化しないため、多孔質層１１１Ｂの厚さや不純物濃度は、多結晶半導体層１１１Ａの厚さや不純物濃度と同等の範囲内である。

【0022】

一方、多結晶半導体層１１２Ａは、多結晶半導体層１１１Ａよりも正孔ｈの数が少ないため、多結晶半導体層１１１Ａよりも陽極化成されにくい。よって、多結晶半導体層１１２Ａの少なくとも一部は、多結晶半導体層１１２Ａのままである。なお、多結晶半導体層１１２Ａがポーラス化される場合であっても、多結晶半導体層１１２Ａの多孔質層のポーラス度は、多孔質層１１１Ｂのポーラス度よりも低い。ポーラス度は、例えば空隙率（％）により定義できる。

【0023】

第１の構造例を有する剥離層１１Ａを用いた半導体装置の製造方法は、ｐ型半導体層である多結晶半導体層１１１Ａとｎ型半導体層である多結晶半導体層１１２Ａとの積層を形成し、逆バイアス電圧を印加することにより、多結晶半導体層１１２Ａの陽極化成を抑制できるため、多結晶半導体層１１２Ａが保護層として機能して陽極化成処理による基板１０の加工を抑制できる。よって、支持基板として基板１０を再利用しやすくできる。

【0024】

［剥離層の第２の構造例］
剥離層１１Ａの構造は、第１の構造例に限定されない。図５は、剥離層１１Ａの第２の構造例を説明するための断面模式図である。図２に示す剥離層１１Ａは、多結晶半導体層１２１Ａと、多結晶半導体層１２２Ａと、多結晶半導体層１２３Ａと、を有する。

【0025】

多結晶半導体層１２１Ａは、基板１０の上方に設けられる。基板１０の例は、例えば、シリコンウエハ等の半導体基板である。または、基板１０は、ガラス基板、ＳｉＣ基板等であってもよい。多結晶半導体層１２１Ａの例は、ポリシリコン層を含む。多結晶半導体層１１１Ａは、ｐ型不純物を含むｐ型半導体層である。ｐ型不純物の例は、ボロンを含む。多結晶半導体層１２１Ａのｐ型不純物の濃度は、多結晶半導体層１２２Ａのｐ型不純物の濃度および多結晶半導体層１２３Ａのｐ型不純物の濃度のそれぞれよりも高く、例えば１×１０^２０ｃｍ^－３以上１×１０^２３ｃｍ^－３以下が好ましい。また、多結晶半導体層１２１Ａは、ｎ型不純物の濃度がｐ型不純物の濃度よりも低いことが好ましく、例えば１×１０^１８ｃｍ^－３以下が好ましい。

【0026】

多結晶半導体層１２２Ａは、基板１０と多結晶半導体層１２１Ａとの間に設けられる。多結晶半導体層１２２Ａは、陽極化成処理の際に基板１０の加工を抑制するための保護層としての機能を有する。多結晶半導体層１２２Ａの例は、ポリシリコン層を含む。多結晶半導体層１２２Ａは、ｐ型不純物を含むｐ型半導体層である。ｐ型不純物の例は、ボロンを含む。多結晶半導体層１２２Ａのｐ型不純物の濃度は、多結晶半導体層１２１Ａのｐ型不純物の濃度よりも低く、例えば１×１０^２０ｃｍ^－３以上１×１０^２３ｃｍ^－３以下が好ましい。また、多結晶半導体層１２２Ａは、ｎ型不純物の濃度がｐ型不純物の濃度よりも低いことが好ましく、例えば１×１０^１８ｃｍ^－３以下が好ましい。

【0027】

多結晶半導体層１２３Ａは、多結晶半導体層１２１Ａの上に設けられる。多結晶半導体層１２３Ａは、デバイス層１２とデバイス層２１とを貼合する際に基板１０または基板２０を支持する支持層としての機能を有する。多結晶半導体層１２３Ａを設けることにより、剥離層１１Ａの平坦性を高めることができる。多結晶半導体層１２３Ａの例は、ポリシリコン層を含む。多結晶半導体層１２３Ａは、ｐ型不純物を含むｐ型半導体層である。ｐ型不純物の例は、ボロンを含む。多結晶半導体層１２３Ａのｐ型不純物の濃度は、多結晶半導体層１２１Ａのｐ型不純物の濃度よりも低く、例えば１×１０^２０ｃｍ^－３以上１×１０^２３ｃｍ^－３以下が好ましい。また、多結晶半導体層１２３Ａは、ｎ型不純物の濃度がｐ型不純物の濃度よりも低いことが好ましく、例えば１×１０^１８ｃｍ^－３以下が好ましい。

【0028】

ｎ型不純物やｐ型不純物の濃度は、例えばＳＩＭＳ用いて測定可能である。なお、多結晶半導体層１２１Ａ、多結晶半導体層１２２Ａ、多結晶半導体層１２３Ａのそれぞれのｎ型不純物の濃度は、ＳＩＭＳによる検出限界以下の値であってもよい。

【0029】

第２の構造例において、剥離層１１Ａの厚さは、例えば１μｍ以上２０μｍ以下である。多結晶半導体層１２１Ａの厚さは、例えば０．２μｍ以上１５μｍ以下である。多結晶半導体層１２２Ａの厚さは、例えば０．２μｍ以上１５μｍ以下である。多結晶半導体層１２３Ａの厚さは、例えば０．２μｍ以上１５μｍ以下である。

【0030】

多結晶半導体層１２１Ａの平均結晶粒径は、多結晶半導体層１２２Ａの平均結晶粒径および多結晶半導体層１２３Ａの平均結晶粒径のそれぞれよりも小さいことが好ましい。平均結晶粒径を小さいほど粒界が増加するため、粒界に沿って陽極化成処理によりポーラス化が生じやすい。多結晶半導体層１２１Ａの平均結晶粒径は、例えば１００ｎｍ以上１０００ｎｍ未満が好ましい。多結晶半導体層１２２Ａの平均結晶粒径は、例えば１０ｎｍ以上１００ｎｍ未満が好ましい。多結晶半導体層１２３Ａの平均結晶粒径は、例えば１０ｎｍ以上１００ｎｍ未満が好ましい。各平均結晶粒径は、例えば走査型電子顕微鏡（ＳＥＭ）や透過型電子顕微鏡（ＴＥＭ）を用いた断面観察により複数の結晶粒の径を測定することにより求められる。

【0031】

多結晶半導体層１２１Ａ、多結晶半導体層１２２Ａ、および多結晶半導体層１２３Ａは、例えばＬＰ－ＣＶＤを用いてｐ型不純物がドープされた第１ないし第３の非晶質半導体層を連続的に形成し、その後これらの非晶質半導体層を熱処理等の方法を用いて結晶化することにより形成可能である。これに限定されず、イオン注入法を用いて一つの非晶質半導体層にｐ型不純物を導入し、ｐ型不純物の導入量を深さ方向に制御することにより第１ないし第３の非晶質半導体層を形成し、その後、後結晶化を行うことにより多結晶半導体層１２１Ａ、多結晶半導体層１２２Ａ、および多結晶半導体層１２３Ａを形成してもよい。第１ないし第３の非晶質半導体層の例は、アモルファスシリコン膜である。ｎ型不純物やｐ型不純物の導入量は、ｐ型不純物を含むソースガスの流量や、非晶質半導体膜の成膜温度によっても変化する。成膜レートが速いほどｎ型不純物やｐ型不純物の濃度は低い。なお、非晶質半導体膜の成膜方法は、バッチ式・枚葉式いずれの方式でもよい。

【0032】

図６は、剥離層１１Ａの第２の構造例に対する陽極化成処理の例を説明するための断面模式図である。剥離層１１Ａへの電圧の印加は、剥離層１１Ａの基板１０側に負電位を印加し、剥離層１１Ａの基板１０の反対側に正電位を印加することにより行われる。これにより、多結晶半導体層１２１Ａ、多結晶半導体層１２２Ａ、および多結晶半導体層１２３Ａのそれぞれは陽極化成されてポーラス化が生じ、空隙１２１Ｘを有する多孔質層１２１Ｂと、空隙１２２Ｘを有する多孔質層１２２Ｂと、空隙１２３Ｘを有する多孔質層１２３Ｂと、を形成する。ポーラス化は、多結晶半導体層１２１Ａの表面全体で生じることが好ましい。これにより、剥離層１１Ｂが形成される。ｐ型不純物の濃度が低いほど陽極化成処理に対するエッチングレートが低いため、多孔質層１２２Ｂおよび多孔質層１２３Ｂのポーラス度は、多孔質層１２１Ｂのポーラス度よりも低い。ポーラス度は、例えば空隙率（％）により定義できる。

【0033】

第２の構造例を有する剥離層１１Ａを用いた半導体装置の製造方法は、ｐ型不純物の濃度が高い多結晶半導体層１２１Ａと、ｐ型不純物の濃度が低い多結晶半導体層１２２Ａと多結晶半導体層１２３Ａと、を形成し、電圧を印加することにより、多結晶半導体層１２２Ａの陽極化成を抑制できるため、多孔質層１２２Ｂが保護層として機能して陽極化成処理による基板１０の加工を抑制できる。よって、支持基板として基板１０の再利用しやすくできる。なお、第２の構造例は、第１の構造例と適宜組み合わせることができる。

【0034】

（第２の実施形態）
本実施形態では、第１の実施形態の半導体装置の製造方法により製造可能な半導体装置の構造例について説明する。図７は、半導体装置の構造例を示す断面模式図であり、基板２０の表面に沿うＸ軸方向と、当該表面に沿ってＸ軸に略垂直なＹ軸方向と、当該表面に略垂直なＺ軸方向と、を図示する。

【0035】

図７に示す半導体装置１は、基板２０と、領域Ｒ１と、領域Ｒ２と、を有する。基板２０は、例えばシリコン基板等である。領域Ｒ１は、図１のデバイス層２１の周辺回路を有する領域である。領域Ｒ２は、図１のデバイス層１２のメモリセルアレイを有する領域である。図７は、基板２０に設けられた電界効果トランジスタ（ＦＥＴ）ＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐと、導電層２２１と、導電層２２４と、導電層２２５と、メモリピラーＭＰと、選択ゲート線ＳＧＳと、ワード線ＷＬ（ワード線ＷＬ０～ワード線ＷＬ（Ｍ－１）（Ｍは整数）と、選択ゲート線ＳＧＤと、ビット線ＢＬと、導電層２３１と、導電層２３４と、接続パッド２６１と、接続パッド２６２と、を図示する。

【0036】

電界効果トランジスタＴＲ_Ｎは、Ｎチャネル型トランジスタである。電界効果トランジスタＴＲ_Ｐは、Ｐチャネル型トランジスタである。電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタは、高速動作を目的とした超低圧耐圧トランジスタであり、例えば低電圧駆動および高速動作が可能な周辺回路に適用可能である。電界効果トランジスタＴＲ_Ｎおよび電界効果トランジスタＴＲ_Ｐのそれぞれは、上記周辺回路のいずれかを構成する。

【0037】

メモリピラーＭＰは、選択ゲート線ＳＧＳ、複数のワード線ＷＬ、および選択ゲート線ＳＧＤを含む積層体を貫通して配線層３０１に接続され、配線層３０１を介して図示しないソース線ＳＬに接続される。ここで、メモリピラーＭＰの構造例について説明する。図８は、メモリピラーＭＰの構造例を示す断面模式図である。図８は、導電層２４１と、絶縁層２４２と、ブロック絶縁膜２５１と、電荷蓄積膜２５２と、トンネル絶縁膜２５３と、半導体層２５４と、コア絶縁層２５５と、キャップ層２５６と、導電層２３１と、を図示する。

【0038】

導電層２４１および絶縁層２４２は、交互に積層されて積層体を構成する。複数の導電層２４１は、選択ゲート線ＳＧＳ、ワード線ＷＬ、選択ゲート線ＳＧＤをそれぞれ構成する。導電層２４１は、金属材料を含む。絶縁層２４２は、例えば酸素とシリコンとを含む。

【0039】

ブロック絶縁膜２５１、電荷蓄積膜２５２、トンネル絶縁膜２５３、半導体層２５４、およびコア絶縁層２５５は、メモリピラーＭＰを構成する。メモリピラーＭＰの各構成要素は、Ｚ軸方向に沿って延伸する。１つのメモリピラーＭＰが１つのＮＡＮＤストリングＮＳに対応する。また、ブロック絶縁膜２５１、電荷蓄積膜２５２、およびトンネル絶縁膜２５３は、導電層２４１と絶縁層２４２との積層体と半導体層２５４との間にメモリ層を構成する。

【0040】

ブロック絶縁膜２５１、トンネル絶縁膜２５３、およびコア絶縁層２５５は、例えば酸素とシリコンとを含む。電荷蓄積膜２５２は、例えば窒素とシリコンとを含む。半導体層２５４およびキャップ層２５６は、例えばポリシリコンを含む。

【0041】

より具体的には、複数の導電層２４１を貫通してメモリピラーＭＰに対応するホールが形成される。ホールの側面にはブロック絶縁膜２５１、電荷蓄積膜２５２、及びトンネル絶縁膜２５３が順次積層されている。そして、側面がトンネル絶縁膜２５３に接するように半導体層２５４が形成される。

【0042】

半導体層２５４は、Ｚ軸方向に沿って導電層２４１と絶縁層２４２との積層体を貫通する。半導体層２５４は、第１の選択トランジスタ、第２の選択トランジスタ、メモリトランジスタのチャネル形成領域を有する。よって、半導体層２５４は、第１の選択トランジスタ、第２の選択トランジスタ、メモリトランジスタの電流経路を接続する信号線として機能する。

【0043】

コア絶縁層２５５は、半導体層２５４の内側に設けられる。コア絶縁層２５５は、半導体層２５４に沿って延在する。

【0044】

キャップ層２５６は、半導体層２５４およびコア絶縁層２５５の上に設けられるとともに、トンネル絶縁膜２５３に接する。

【0045】

導電層２３１の一つは、コンタクトプラグを介してキャップ層２５６に接する。導電層２３１の一つは、ビット線ＢＬを構成する。導電層２３１の他の一つは、酸素とシリコンとを有する絶縁層３０２を貫通するコンタクトプラグを介してボンディングパッド３０３に接続される。導電層２３１およびボンディングパッド３０３は、金属材料を含む。

【0046】

メモリピラーＭＰおよび各ワード線ＷＬを構成する導電層２４１は、メモリトランジスタを構成する。メモリピラーＭＰおよび選択ゲート線ＳＧＤを構成する導電層２４１は、第１の選択トランジスタを構成する。メモリピラーＭＰおよび各選択ゲート線ＳＧＳを構成する導電層２４１は、第２の選択トランジスタを構成する。

【0047】

導電層２２５の一つは、コンタクトプラグ並びに導電層２２１および導電層２２４を介して電界効果トランジスタＴＲ_Ｎ、電界効果トランジスタＴＲ_Ｐ等の電界効果トランジスタのソースまたはドレインに接続される。

【0048】

導電層２３４の一つは、コンタクトプラグおよび導電層２３１を介して配線層３０１に接続される。導電層２３４の他の一つは、コンタクトプラグを介してビット線ＢＬに接続される。導電層２３４の別の他の一つは、コンタクトプラグおよび導電層２３１を介して選択ゲート線ＳＧＳ、複数のワード線ＷＬ、または選択ゲート線ＳＧＤに接続される。

【0049】

接続パッド２６１は、基板２０側の接続パッドである。接続パッド２６１は、コンタクトプラグを介して導電層２２５に接続される。接続パッド２６１は、例えば銅や銅合金等の金属材料を含む。

【0050】

接続パッド２６２は、コンタクトプラグを介して導電層２３４に接続される。接続パッド２６２は、例えば銅や銅合金等の金属材料を含む。

【0051】

接続パッド２６１および接続パッド２６２は、例えば金属間の元素拡散、ファンデルワールス力、体積膨張や溶融による再結晶化等により直接接合される。さらに、絶縁物同士の元素拡散、ファンデルワールス力、脱水縮合やポリマー化等の化学反応等により直接接合することにより、図１に示すデバイス層１２とデバイス層２１とを貼合することができる。

【0052】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0053】

１…半導体装置、１０…基板、１１Ａ…剥離層、１１Ｂ…剥離層、１２…デバイス層、２０…基板、２１…デバイス層、１１１Ａ…多結晶半導体層、１１１Ｂ…多孔質層、１１１Ｘ…空隙、１１２Ａ…多結晶半導体層、１２１Ａ…多結晶半導体層、１２１Ｂ…多孔質層、１２１Ｘ…空隙、１２２Ａ…多結晶半導体層、１２２Ｂ…多孔質層、１２２Ｘ…空隙、１２３Ａ…多結晶半導体層、１２３Ｂ…多孔質層、１２３Ｘ…空隙、２２１…導電層、２２４…導電層、２２５…導電層、２３１…導電層、２３４…導電層、２４１…導電層、２４２…絶縁層、２５１…ブロック絶縁膜、２５２…電荷蓄積膜、２５３…トンネル絶縁膜、２５４…半導体層、２５５…コア絶縁層、２５６…キャップ層、２６１…接続パッド、２６２…接続パッド、３０１…配線層、３０２…絶縁層、３０３…ボンディングパッド。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】