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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044491
(43)【公開日】2024-04-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/739 20060101AFI20240326BHJP
H01L 29/78 20060101ALI20240326BHJP
H01L 29/861 20060101ALI20240326BHJP
H01L 29/06 20060101ALI20240326BHJP
H01L 21/8234 20060101ALI20240326BHJP
H01L 21/822 20060101ALI20240326BHJP
【ＦＩ】
H01L29/78 655F
H01L29/78 652Q
H01L29/78 655G
H01L29/78 653A
H01L29/78 652J
H01L29/78 652M
H01L29/78 652C
H01L29/91 D
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 657D
H01L27/06 102A
H01L27/04 A
H01L27/04 H
H01L27/088 E
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022150042
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】伊喜利 勇貴
【テーマコード（参考）】
5F038
5F048
【Ｆターム（参考）】
5F038BH16
5F038CA02
5F038CA05
5F038CA08
5F038CA09
5F038CA10
5F038CA12
5F038CD09
5F038CD12
5F038EZ13
5F038EZ20
5F048AA03
5F048AC06
5F048AC10
5F048BC03
5F048BC12
5F048BF15
5F048BF16
5F048CB06
(57)【要約】
【課題】破壊を抑制することができる半導体装置を提供する。
【解決手段】一実施の形態によれば、半導体装置１は、半導体基板５０を備え、表面５１側から見たとき、半導体基板５０は、複数のＩＧＢＴ１ａを含むＩＧＢＴ領域１０と、ＩＧＢＴ領域１０を囲むように配置され、複数のダイオード１ｂ～１ｄを含むダイオード領域２０と、ダイオード領域２０を囲むように配置された周辺領域３０と、を有し、ＩＧＢＴ１ａは、ドリフト層５３と、バリア層５４と、チャネル層５５と、エミッタ層５６と、１対のトレンチ電極６０と、トレンチ絶縁膜６５と、フィールドストップ層５７と、コレクタ層５８と、を有し、ダイオード１ｂは、ドリフト層５３と、半導体層５３ａと、チャネル層５５と、１対のトレンチ電極６０と、トレンチ絶縁膜６５と、フィールドストップ層５７と、カソード層６６と、を有する。
【選択図】図５
【解決手段】一実施の形態によれば、半導体装置１は、半導体基板５０を備え、表面５１側から見たとき、半導体基板５０は、複数のＩＧＢＴ１ａを含むＩＧＢＴ領域１０と、ＩＧＢＴ領域１０を囲むように配置され、複数のダイオード１ｂ～１ｄを含むダイオード領域２０と、ダイオード領域２０を囲むように配置された周辺領域３０と、を有し、ＩＧＢＴ１ａは、ドリフト層５３と、バリア層５４と、チャネル層５５と、エミッタ層５６と、１対のトレンチ電極６０と、トレンチ絶縁膜６５と、フィールドストップ層５７と、コレクタ層５８と、を有し、ダイオード１ｂは、ドリフト層５３と、半導体層５３ａと、チャネル層５５と、１対のトレンチ電極６０と、トレンチ絶縁膜６５と、フィールドストップ層５７と、カソード層６６と、を有する。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１主面及び前記第１主面と反対側の第２主面を有する半導体基板を備え、
前記第１主面側から見たとき、前記半導体基板は、
前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、
前記ＩＧＢＴ領域を囲むように配置され、前記半導体基板に形成された複数のダイオードを含むダイオード領域と、
前記ダイオード領域を囲むように配置された周辺領域と、
を有し、
前記ＩＧＢＴは、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、
前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、
前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層と、の間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、
を有し、
前記ダイオードは、
第１導電型の前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、
を有する、
半導体装置。
前記第１主面側から見たとき、前記半導体基板は、
前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、
前記ＩＧＢＴ領域を囲むように配置され、前記半導体基板に形成された複数のダイオードを含むダイオード領域と、
前記ダイオード領域を囲むように配置された周辺領域と、
を有し、
前記ＩＧＢＴは、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、
前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、
前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層と、の間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、
を有し、
前記ダイオードは、
第１導電型の前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、
を有する、
半導体装置。
【請求項2】
前記ダイオード領域は、前記半導体基板に形成された複数の別のダイオードを含み、
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
【請求項3】
前記周辺領域の前記半導体基板は、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
【請求項4】
前記第１主面側から見たとき、
前記ダイオード領域は、
前記ＩＧＢＴ領域の前記一方向における一端と前記周辺領域との間に配置された第１部分と、
前記ＩＧＢＴ領域の前記一方向における他端と前記周辺領域との間に配置された第２部分と、
前記ＩＧＢＴ領域の前記一方向に交差した他方向おける一端と前記周辺領域との間に配置された第３部分と、
前記ＩＧＢＴ領域の前記他方向における他端と前記周辺領域との間に配置された第４部分と、
を有する、
請求項１に記載の半導体装置。
前記ダイオード領域は、
前記ＩＧＢＴ領域の前記一方向における一端と前記周辺領域との間に配置された第１部分と、
前記ＩＧＢＴ領域の前記一方向における他端と前記周辺領域との間に配置された第２部分と、
前記ＩＧＢＴ領域の前記一方向に交差した他方向おける一端と前記周辺領域との間に配置された第３部分と、
前記ＩＧＢＴ領域の前記他方向における他端と前記周辺領域との間に配置された第４部分と、
を有する、
請求項１に記載の半導体装置。
【請求項5】
前記第１主面に絶縁膜を介して設けられたエミッタ電極と、
前記第１主面に前記絶縁膜を介して設けられ、前記ＩＧＢＴ領域よりも前記一方向における前記他端側に配置されたゲート電極と、
前記第２主面に設けられたコレクタ電極と、
をさらに備えた、
請求項４に記載の半導体装置。
前記第１主面に前記絶縁膜を介して設けられ、前記ＩＧＢＴ領域よりも前記一方向における前記他端側に配置されたゲート電極と、
前記第２主面に設けられたコレクタ電極と、
をさらに備えた、
請求項４に記載の半導体装置。
【請求項6】
前記一方向において前記ＩＧＢＴ領域と前記周辺領域とを隔てる前記第１部分の幅は、前記一方向において前記ＩＧＢＴ領域と前記周辺領域とを隔てる前記第２部分の幅よりも大きい、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項7】
前記一方向において前記ＩＧＢＴ領域と前記周辺領域とを隔てる前記第１部分の幅は、前記他方向において前記ＩＧＢＴ領域と前記周辺領域とを隔てる前記第３部分の幅よりも大きい、
請求項５に記載の半導体装置。
請求項５に記載の半導体装置。
【請求項8】
前記ＩＧＢＴの前記１対のトレンチ電極は、第１トレンチ電極及び第２トレンチ電極を含み、
前記ダイオードの前記１対のトレンチ電極は、２つの前記第２トレンチ電極を含み、
前記第１トレンチ電極は、前記ゲート電極に接続し、
前記エミッタ層、チャネル層及び前記第２トレンチ電極は、前記エミッタ電極に接続した、
請求項５に記載の半導体装置。
前記ダイオードの前記１対のトレンチ電極は、２つの前記第２トレンチ電極を含み、
前記第１トレンチ電極は、前記ゲート電極に接続し、
前記エミッタ層、チャネル層及び前記第２トレンチ電極は、前記エミッタ電極に接続した、
請求項５に記載の半導体装置。
【請求項9】
前記ダイオード領域は、前記半導体基板に形成された複数の別のダイオードを含み、
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有し、
前記ＩＧＢＴの前記１対のトレンチ電極は、第１トレンチ電極及び第２トレンチ電極を含み、
前記第１トレンチ電極は、前記ゲート電極に接続し、
前記エミッタ層、チャネル層、前記第２トレンチ電極及び前記角筒トレンチ電極は、前記エミッタ電極に接続した、
請求項５に記載の半導体装置。
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有し、
前記ＩＧＢＴの前記１対のトレンチ電極は、第１トレンチ電極及び第２トレンチ電極を含み、
前記第１トレンチ電極は、前記ゲート電極に接続し、
前記エミッタ層、チャネル層、前記第２トレンチ電極及び前記角筒トレンチ電極は、前記エミッタ電極に接続した、
請求項５に記載の半導体装置。
【請求項10】
前記ＩＧＢＴは、
前記トレンチ電極を挟んで前記バリア層、前記チャネル層及び前記エミッタ層の反対側に設けられた第２導電型のフローティング層をさらに有し、
前記別のダイオードは、
前記角筒トレンチ電極を挟んで前記半導体層及び前記チャネル層の反対側に設けられた第２導電型の前記フローティング層をさらに有する、
請求項９に記載の半導体装置。
前記トレンチ電極を挟んで前記バリア層、前記チャネル層及び前記エミッタ層の反対側に設けられた第２導電型のフローティング層をさらに有し、
前記別のダイオードは、
前記角筒トレンチ電極を挟んで前記半導体層及び前記チャネル層の反対側に設けられた第２導電型の前記フローティング層をさらに有する、
請求項９に記載の半導体装置。
【請求項11】
前記ＩＧＢＴ領域の前記一方向における一端の前記フローティング層と、前記一方向における他端の前記フローティング層との間の前記フローティング層は、前記第１トレンチ電極及び前記第２トレンチ電極に接している、
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項12】
前記半導体基板は、前記ＩＧＢＴ領域を区分するように前記ＩＧＢＴ領域の内部に配置され、複数の前記ダイオードを含む内部ダイオード領域をさらに有する、
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項13】
前記内部ダイオード領域は、前記一方向に交差する他方向に延び、前記ダイオード領域に接続した、
請求項１２に記載の半導体装置。
請求項１２に記載の半導体装置。
【請求項14】
前記周辺領域の半導体基板は、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
を有し、
前記フィールドストップ層は、コレクタ電極に接続された、
請求項１に記載の半導体装置。
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
を有し、
前記フィールドストップ層は、コレクタ電極に接続された、
請求項１に記載の半導体装置。
【請求項15】
前記ダイオード領域は、前記半導体基板に形成された複数の別のダイオードを含み、
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有し、
前記第１主面側から見たとき、
前記ダイオード領域は、
前記ＩＧＢＴ領域の前記一方向における一端と前記周辺領域との間に配置された第１部分と、
前記ＩＧＢＴ領域の前記一方向における他端と前記周辺領域との間に配置された第２部分と、
前記ＩＧＢＴ領域の前記一方向に交差した他方向おける一端と前記周辺領域との間に配置された第３部分と、
前記ＩＧＢＴ領域の前記他方向における他端と前記周辺領域との間に配置された第４部分と、
を有し、
前記第３部分及び前記第４部分の少なくともいずれかは、前記別のダイオードを含む、
請求項１に記載の半導体装置。
前記別のダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の前記半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むとともに前記一方向に交差する他方向において両側から挟むように設けられた角筒状の角筒トレンチ電極と、
前記角筒トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有し、
前記第１主面側から見たとき、
前記ダイオード領域は、
前記ＩＧＢＴ領域の前記一方向における一端と前記周辺領域との間に配置された第１部分と、
前記ＩＧＢＴ領域の前記一方向における他端と前記周辺領域との間に配置された第２部分と、
前記ＩＧＢＴ領域の前記一方向に交差した他方向おける一端と前記周辺領域との間に配置された第３部分と、
前記ＩＧＢＴ領域の前記他方向における他端と前記周辺領域との間に配置された第４部分と、
を有し、
前記第３部分及び前記第４部分の少なくともいずれかは、前記別のダイオードを含む、
請求項１に記載の半導体装置。
【請求項16】
前記第１主面に絶縁膜を介して設けられたエミッタ電極と、
前記第１主面に前記絶縁膜を介して設けられた第１ゲート電極と、
前記第１主面に前記絶縁膜を介して設けられた第２ゲート電極と、
前記第２主面に設けられたコレクタ電極と、
をさらに備え、
前記ＩＧＢＴの前記１対のトレンチ電極は、第１トレンチ電極及び第２トレンチ電極を含み、
前記ダイオードの前記１対のトレンチ電極は、２つの第３トレンチ電極を含み、
前記第１トレンチ電極は、前記第１ゲート電極に接続し、
前記エミッタ層、前記チャネル層及び前記第２トレンチ電極は、前記エミッタ電極に接続し、
前記第３トレンチ電極は、前記第２ゲート電極に接続した、
請求項１に記載の半導体装置。
前記第１主面に前記絶縁膜を介して設けられた第１ゲート電極と、
前記第１主面に前記絶縁膜を介して設けられた第２ゲート電極と、
前記第２主面に設けられたコレクタ電極と、
をさらに備え、
前記ＩＧＢＴの前記１対のトレンチ電極は、第１トレンチ電極及び第２トレンチ電極を含み、
前記ダイオードの前記１対のトレンチ電極は、２つの第３トレンチ電極を含み、
前記第１トレンチ電極は、前記第１ゲート電極に接続し、
前記エミッタ層、前記チャネル層及び前記第２トレンチ電極は、前記エミッタ電極に接続し、
前記第３トレンチ電極は、前記第２ゲート電極に接続した、
請求項１に記載の半導体装置。
【請求項17】
前記第３トレンチ電極に負電圧を印可した後で、前記第１トレンチ電極に負電圧を印可し、前記第３トレンチ電極に正電圧を印可した後で、前記第１トレンチ電極に正電圧を印可する、
請求項１６に記載の半導体装置。
請求項１６に記載の半導体装置。
【請求項18】
前記周辺領域の半導体基板は、
前記ドリフト層と、
前記ドリフト層上に設けられ、前記ドリフト層の一部を前記一方向において挟むように設けられた複数の第２導電型のフローティング層と、
前記ドリフト層上及び隣り合う前記フローティング層上に設けられた絶縁膜と、
前記ドリフト層上及び隣り合う前記フローティング層上に前記絶縁膜を介して設けられたプレーナゲートと、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
前記ドリフト層と、
前記ドリフト層上に設けられ、前記ドリフト層の一部を前記一方向において挟むように設けられた複数の第２導電型のフローティング層と、
前記ドリフト層上及び隣り合う前記フローティング層上に設けられた絶縁膜と、
前記ドリフト層上及び隣り合う前記フローティング層上に前記絶縁膜を介して設けられたプレーナゲートと、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
請求項１に記載の半導体装置。
【請求項19】
前記ＩＧＢＴをオフにする場合に、前記プレーナゲートに負電圧を印可する、
請求項１８に記載の半導体装置。
請求項１８に記載の半導体装置。
【請求項20】
第１主面及び前記第１主面と反対側の第２主面を有する半導体基板を備え、
前記第１主面側から見たとき、前記半導体基板は、
前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、
前記半導体基板に形成された複数のダイオードを含むダイオード領域と、
前記ＩＧＢＴ領域及び前記ダイオード領域を囲むように配置された周辺領域と、
を有し、
前記ＩＧＢＴは、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、
前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、
前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層と、の間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、
を有し、
前記ダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、
を有し、
前記周辺領域の半導体基板は、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
半導体装置。
前記第１主面側から見たとき、前記半導体基板は、
前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、
前記半導体基板に形成された複数のダイオードを含むダイオード領域と、
前記ＩＧＢＴ領域及び前記ダイオード領域を囲むように配置された周辺領域と、
を有し、
前記ＩＧＢＴは、
第１導電型のドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、
前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、
前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、
前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層と、の間に設けられたトレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、
を有し、
前記ダイオードは、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、
前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、
前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、
前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層と、の間に設けられた前記トレンチ絶縁膜と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、
を有し、
前記周辺領域の半導体基板は、
前記ドリフト層と、
前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、
前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、
前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、
を有する、
半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
特許文献１には、1つの半導体基板にＩＧＢＴ領域及びダイオード領域を有するＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ－Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）が記載されている。ＩＧＢＴとダイオードとを１チップ化したＲＣ－ＩＧＢＴは、ガードリング面積を縮小（チップシュリンク）することができる。また、ＲＣ－ＩＧＢＴは、ＩＧＢＴの動作時にダイオード領域から放熱が行われ、ダイオードの動作時にＩＧＢＴ領域から放熱が行われる。よって、ＲＣ－ＩＧＢＴは、チップ熱抵抗を低減することができる。したがって、ＲＣ－ＩＧＢＴは、現行のＩＧＢＴに比べて、小型化することができるとともに、熱による影響を低減することができる。ＲＣ－ＩＧＢＴは、今後の需要の増加を期待される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第６９６９６６２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
一般的に、ＲＣ－ＩＧＢＴは、ＩＧＢＴ領域とダイオード領域とが交互に面内配置されている。ＩＧＢＴは、ターンオフの際に蓄積していたキャリア（ホール）をエミッタ側から排出する。しかしながら、ＩＧＢＴは、周辺領域にエミッタ電極に接続されたコンタクトを有していない。このため、行き場を失ったキャリアは、ＩＧＢＴ領域のアクティブ端に集中する。そうすると、アクティブ端に集中したキャリアによって、発熱等により破壊が引き起こされる場合がある。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態によれば、半導体装置は、第１主面及び前記第１主面と反対側の第２主面を有する半導体基板を備え、前記第１主面側から見たとき、前記半導体基板は、前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、前記ＩＧＢＴ領域を囲むように配置され、前記半導体基板に形成された複数のダイオードを含むダイオード領域と、前記ダイオード領域を囲むように配置された周辺領域と、を有し、前記ＩＧＢＴは、第１導電型のドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層との間に設けられたトレンチ絶縁膜と、前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、を有し、前記ダイオードは、第１導電型の前記ドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、を有する。
【0007】
一実施の形態によれば、半導体装置は、第１主面及び前記第１主面と反対側の第２主面を有する半導体基板を備え、前記第１主面側から見たとき、前記半導体基板は、前記半導体基板に形成された複数のＩＧＢＴを含むＩＧＢＴ領域と、前記半導体基板に形成された複数のダイオードを含むダイオード領域と、前記ＩＧＢＴ領域及び前記ダイオード領域を囲むように配置された周辺領域と、を有し、前記ＩＧＢＴは、第１導電型のドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第１導電型のバリア層と、前記バリア層よりも前記第１主面側に設けられた第２導電型のチャネル層と、前記チャネル層よりも前記第１主面側に設けられた第１導電型のエミッタ層と、前記バリア層、前記チャネル層及び前記エミッタ層を、前記第１主面に平行な面内における一方向において両側から挟むように設けられた１対のトレンチ電極と、前記トレンチ電極と、前記ドリフト層、前記バリア層、前記チャネル層及び前記エミッタ層との間に設けられたトレンチ絶縁膜と、前記ドリフト層よりも前記第２主面側に設けられた第１導電型のフィールドストップ層と、前記フィールドストップ層よりも前記第２主面側に設けられた第２導電型のコレクタ層と、を有し、前記ダイオードは、前記ドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第１導電型の半導体層と、前記半導体層よりも前記第１主面側に設けられた第２導電型の前記チャネル層と、前記半導体層及び前記チャネル層を、前記一方向において両側から挟むように設けられた１対の前記トレンチ電極と、前記トレンチ電極と、前記ドリフト層、前記半導体層及び前記チャネル層との間に設けられた前記トレンチ絶縁膜と、前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型のカソード層と、を有し、前記周辺領域の半導体基板は、前記ドリフト層と、前記ドリフト層よりも前記第１主面側に設けられた第２導電型のフローティング層と、前記ドリフト層よりも前記第２主面側に設けられた第１導電型の前記フィールドストップ層と、前記フィールドストップ層よりも前記第２主面側に設けられた第１導電型の前記カソード層と、を有する。
【発明の効果】
【0008】
前記一実施の形態によれば、破壊を抑制することができる半導体装置を提供することができる。
【図面の簡単な説明】
【0009】
【図1】比較例に係る半導体装置の表面を例示した平面図である。
【図2】比較例に係る半導体装置の裏面を例示した平面図である。
【図3】比較例に係る半導体装置の周辺領域を例示した断面図である。
【図4】実施形態１に係る半導体装置を例示した平面図である。
【図11】実施形態１に係る半導体装置において、裏面のＮ＋＋型カソード層及びＰ＋＋型コレクタ層の形成方法を例示した断面図である。
【図12】実施形態１に係る半導体装置において、裏面のＮ＋＋型カソード層及びＰ＋＋型コレクタ層の形成方法を例示した断面図である。
【図13】実施形態１に係る半導体装置において、半導体基板の裏面を例示した平面図である。
【図14】実施形態２に係る半導体装置において、半導体基板の表面を例示した平面図である。
【図15】実施形態２に係る半導体装置において、半導体基板の裏面を例示した平面図である。
【図19】実施形態５に係る半導体装置において、ＲＣ－ＩＧＢＴの接続を例示した回路図である。
【図20】実施形態５に係る半導体装置において、ＩＧＢＴのトレンチ電極及びダイオードのトレンチ電極の電圧を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧を示す。
【図21】実施形態５に係る半導体装置において、キャリアの排出を例示した図である。
【図22】実施形態５に係る半導体装置において、キャリアの排出を例示した図である。
【図23】実施形態５に係る半導体装置において、キャリアの排出を例示した図である。
【図24】実施形態６に係る半導体装置において、周辺領域の半導体基板を例示した断面図である。
【発明を実施するための形態】
【0010】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。また、図が煩雑にならないように、適宜、符号を省略している。
【0011】
まず、比較例に係る半導体装置及びこれに対して発明者が発見した課題を説明する。その後、実施形態に係る半導体装置を説明する。なお、比較例に係る半導体装置及びその課題も、実施形態の技術思想の範囲に含まれる。
【0012】
（比較例）
図１は、比較例に係る半導体装置の表面を例示した平面図である。図２は、比較例に係る半導体装置の裏面を例示した平面図である。図１及び図２に示すように、比較例の半導体装置１０１では、半導体基板１５０の表面１５１側から見て、ＩＧＢＴ領域１１０及びダイオード領域１２０が一方向に交互に配置されている。半導体基板１５０の表面に直交する方向をＺ軸方向とすれば、ＩＧＢＴ領域１１０及びダイオード領域１２０は、Ｙ軸方向に延び、Ｘ軸方向に交互に配置されている。半導体基板１５０の表面１５１及び裏面１５２の周辺を、周辺領域１３０（ターミネーション領域とも呼ぶ。）と呼ぶ。半導体装置１０１は、例えば、表面１５１側にエミッタ電極が接続され、裏面１５２側にコレクタ電極が接続される。
図１は、比較例に係る半導体装置の表面を例示した平面図である。図２は、比較例に係る半導体装置の裏面を例示した平面図である。図１及び図２に示すように、比較例の半導体装置１０１では、半導体基板１５０の表面１５１側から見て、ＩＧＢＴ領域１１０及びダイオード領域１２０が一方向に交互に配置されている。半導体基板１５０の表面に直交する方向をＺ軸方向とすれば、ＩＧＢＴ領域１１０及びダイオード領域１２０は、Ｙ軸方向に延び、Ｘ軸方向に交互に配置されている。半導体基板１５０の表面１５１及び裏面１５２の周辺を、周辺領域１３０（ターミネーション領域とも呼ぶ。）と呼ぶ。半導体装置１０１は、例えば、表面１５１側にエミッタ電極が接続され、裏面１５２側にコレクタ電極が接続される。
【0013】
ＩＧＢＴ領域１１０におけるＩＧＢＴは、ターンオフの際に蓄積していたキャリア（例えば、ホール）をエミッタ電極側から排出する。しかしながら、周辺領域１３０には、エミッタ電位に接続されたコンタクトが形成されていない。このため、行き場を失ったキャリアがＩＧＢＴ領域１１０等のアクティブ領域の端部に集中することになる。よって、半導体装置１０１は、このキャリアの集中により、発熱破壊を起こす場合がある。このように、比較例の半導体装置１０１は、キャリア集中による発熱破壊の課題を有している。
【0014】
また、比較例の半導体装置１０１は、リーク電流の課題を有している。図３は、比較例に係る半導体装置１０１の周辺領域１３０を例示した断面図である。図３に示すように、半導体装置１０１は、空乏層１６９が拡がる周辺領域１３０において、Ｎ－型ドリフト層１５３、Ｐ型半導体層１５９、絶縁膜１６４、エミッタ電極１４１、Ｎ＋型フィールドストップ層１５７、Ｐ＋型コレクタ層１５８、コレクタ電極１４２を有している。
【0015】
このように、比較例の半導体装置１０１は、周辺領域１３０の裏面１５２に、Ｐ＋型コレクタ層１５８が形成されている。よって、比較例の半導体装置１０１には、Ｐ＋型コレクタ層１５８、Ｎ＋型フィールドストップ層１５７及びＰ型半導体層１５９による寄生ｐｎｐバイポーラが形成される。これにより、半導体装置１０１に寄生ｐｎｐバイポーラを通してリーク電流が流れてしまう。リーク電流は、半導体装置１０１の発熱破壊を誘発させ、アプリケーションの損失を引き起こす。
【0016】
例えば、半導体装置は、半導体基板１５０の表面１５１における一方向側の一端にゲートパッドを有する場合がある。ＩＧＢＴのターンオフの際に、ゲートパッドから遠い領域において、ゲート配線抵抗によるゲート遅延が起こる。これにより、半導体装置には、電流集中が発生する。
【0017】
ＲＣ－ＩＧＢＴは、ＩＧＢＴとダイオードとを並列接続するよりも面積は小さくなる。しかしながら、１チップのサイズは、ＩＧＢＴ単体よりも大きくなることが想定される。そのため、ゲート遅延による各エミッタパッド間の電位差が大きくなると考えられる。よって、ゲートパッドから離れた一方向の端部において、ゲート遅延による電流集中が発生する。
【0018】
（実施形態１）
次に、実施形態１に係る半導体装置を説明する。本実施形態の半導体装置は、上述した比較例の半導体装置１０１における課題の少なくとも１つを解決する。図４は、実施形態１に係る半導体装置を例示した平面図である。図５は、実施形態１に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線の断面を示す。図６は、実施形態１に係る半導体装置において、ダイオード領域を例示した拡大平面図であり、図４のＶＩ－ＶＩ線の平面を示す。図７は、実施形態１に係る半導体装置において、ＩＧＢＴ領域及びダイオード領域を例示した平面図であり、図４のＶＩＩ－ＶＩＩ線の平面を示す。図８は、実施形態１に係る半導体装置において、ＩＧＢＴを例示した断面図であり、図７のＶＩＩＩ－ＶＩＩＩ線の断面を示す。図９は、実施形態１に係る半導体装置において、ダイオードを例示した断面図であり、図６のＩＸ－ＩＸ線の断面を示す。図１０は、実施形態１に係る半導体装置において、ダイオードを例示した断面図であり、図６のＸ－Ｘ線及び図７のＸ－Ｘの断面を示す。図６及び図７において、エミッタ電極４１の一部及び絶縁膜６４の一部は、取り除かれている。
次に、実施形態１に係る半導体装置を説明する。本実施形態の半導体装置は、上述した比較例の半導体装置１０１における課題の少なくとも１つを解決する。図４は、実施形態１に係る半導体装置を例示した平面図である。図５は、実施形態１に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線の断面を示す。図６は、実施形態１に係る半導体装置において、ダイオード領域を例示した拡大平面図であり、図４のＶＩ－ＶＩ線の平面を示す。図７は、実施形態１に係る半導体装置において、ＩＧＢＴ領域及びダイオード領域を例示した平面図であり、図４のＶＩＩ－ＶＩＩ線の平面を示す。図８は、実施形態１に係る半導体装置において、ＩＧＢＴを例示した断面図であり、図７のＶＩＩＩ－ＶＩＩＩ線の断面を示す。図９は、実施形態１に係る半導体装置において、ダイオードを例示した断面図であり、図６のＩＸ－ＩＸ線の断面を示す。図１０は、実施形態１に係る半導体装置において、ダイオードを例示した断面図であり、図６のＸ－Ｘ線及び図７のＸ－Ｘの断面を示す。図６及び図７において、エミッタ電極４１の一部及び絶縁膜６４の一部は、取り除かれている。
【0019】
図４～図１０に示すように、半導体装置１は、表面５１（第１主面）及び裏面５２（第２主面）を有する半導体基板５０を備える。裏面５２は、表面５１と反対側の面である。半導体装置１は、表面５１に絶縁膜６４を介して設けられたエミッタ電極４１、表面５１に絶縁膜６４を介して設けられたゲート電極４０、及び、裏面５２に設けられたコレクタ電極を備えてもよい。
【0020】
ここで、半導体装置１の説明の便宜のために、ＸＹＺ直交座標軸系を導入する。表面５１に直交する方向をＺ軸方向とし、Ｚ軸方向に直交する２つの方向をＸ軸方向及びＹ軸方向とする。裏面５２から表面５１に向かう方向を＋Ｚ軸方向とする。＋Ｚ軸方向を、便宜上、上方とし、－Ｚ軸方向を、下方とする。なお、上方及び下方は、実際の半導体装置１を使用する際の方向を示すものではない。
【0021】
表面５１側から見たとき、半導体装置１は、ＩＧＢＴ領域１０、ダイオード領域２０及び周辺領域３０を有している。ＩＧＢＴ領域１０は、半導体基板５０に形成された複数のＩＧＢＴ１ａを含む。ダイオード領域２０は、半導体基板５０に形成された複数のダイオード１ｂ～１ｄを含む。ダイオード領域２０は、ＩＧＢＴ領域１０と周辺領域３０との間に配置されている。ダイオード領域２０は、ＩＧＢＴ領域１０を囲むように配置されている。周辺領域３０は、ＩＧＢＴ領域１０及びダイオード領域２０を囲むように配置されている。
【0022】
ＩＧＢＴ領域１０は、例えば、Ｘ軸方向に延びた領域１１、領域１２及び領域１３を有している。領域１１、領域１２及び領域１３は、Ｙ軸方向に並んでいる。具体的には、領域１１は、ＩＧＢＴ領域１０の＋Ｙ軸方向側に配置され、領域１３は、ＩＧＢＴ領域１０の－Ｙ軸方向側に配置されている。領域１２は、領域１１と領域１３との間に配置されている。
【0023】
ダイオード領域２０は、大まかに言えば、矩形の枠状である。ダイオード領域２０は、表面５１側から見たとき、領域２１（第１部分）、領域２２ａ（第２部分）、領域２２ｂ（第２部分）、領域２３（第３部分）、及び、領域２４（第４部分）を有している。
【0024】
領域２１は、ＩＧＢＴ領域１０よりも＋Ｘ軸方向側の部分である。具体的には、領域２１は、領域１１、領域１２及び領域１３よりも＋Ｘ軸方向側の部分である。領域２１は、Ｙ軸方向に延びている。領域２１は、ＩＧＢＴ領域１０のＸ軸方向における＋Ｘ軸方向側の一端と周辺領域３０との間に配置されている。領域２１は、Ｘ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てている。
【0025】
領域２２ａは、ＩＧＢＴ領域１０における領域１１よりも－Ｘ軸方向側の部分である。領域２２ａは、Ｙ軸方向に延びている。領域２２ｂは、ＩＧＢＴ領域１０における領域１３よりも－Ｘ軸方向側の部分である。領域２２ｂは、Ｙ軸方向に延びている。領域２２ａ及び領域２２ｂは、ＩＧＢＴ領域１０のＸ軸方向における－Ｘ軸方向側の他端と周辺領域３０との間に配置されている。領域２２ａ及び領域２２ｂは、Ｘ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てている。
【0026】
領域２３は、ＩＧＢＴ領域１０よりも＋Ｙ軸方向側の部分である。具体的には、領域２３は、領域１１よりも＋Ｙ軸方向側の部分である。領域２３は、Ｘ軸方向に延びている。領域２３は、ＩＧＢＴ領域１０のＹ軸方向における＋Ｙ軸方向側の一端と周辺領域３０との間に配置されている。領域２３は、Ｙ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てている。
【0027】
領域２４は、ＩＧＢＴ領域１０よりも－Ｙ軸方向側の部分である。具体的には、領域２４は、領域１３よりも－Ｙ軸方向側の部分である。領域２４は、Ｘ軸方向に延びている。領域２４は、ＩＧＢＴ領域１０のＹ軸方向における－Ｙ軸方向側の他端と周辺領域３０との間に配置されている。領域２４は、Ｙ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てている。
【0028】
Ｘ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てる領域２１の幅は、Ｘ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てる領域２２ａ及び領域２２ｂの幅よりも大きい。また、Ｘ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てる領域２１の幅は、Ｙ軸方向において、ＩＧＢＴ領域１０と周辺領域３０とを隔てる領域２３の幅及び領域２４の幅よりも大きい。
【0029】
周辺領域３０は、矩形の枠状である。周辺領域３０は、領域３１、領域３２、領域３３及び領域３４を有している。領域３１は、領域２１よりも＋Ｘ軸方向側の部分である。領域３１は、Ｙ軸方向に延びている。領域３２は、領域２２ａ及び領域２２ｂよりも－Ｘ軸方向側の部分である。領域３２は、Ｙ軸方向に延びている。領域３３は、領域２３よりも＋Ｙ軸方向側の部分である。領域３３は、Ｘ軸方向に延びている。領域３４は、領域２４よりも－Ｙ軸方向側の部分である。領域３３は、Ｘ軸方向に延びている。
【0030】
ゲート電極４０は、ＩＧＢＴ領域１０のＸ軸方向における他端側に配置されている。例えば、ゲート電極４０は、ＩＧＢＴ領域１０の－Ｘ軸方向側に配置されている。具体的には、ゲート電極４０は、領域１２よりも－Ｘ軸方向側に配置されている。ゲート電極４０は、ゲート電極４０よりも＋Ｙ軸方向側に配置された領域１１、ゲート電極４０よりも＋Ｘ軸方向側に配置された領域１２、及び、ゲート電極４０よりも－Ｙ軸方向側に配置された領域１３に囲まれている。ゲート電極４０は、表面５１に絶縁膜６４を介して設けられてもよい。
【0031】
本実施形態の半導体装置１は、ＩＧＢＴ領域１０を囲む領域において、周辺領域３０と連結する形でダイオード領域２０が配置されている。また、半導体装置１は、ゲート電極４０から遠い位置のダイオード領域２０の幅を広くしている。
【0032】
＜ＩＧＢＴ領域＞
ＩＧＢＴ領域１０の半導体基板５０には、複数のＩＧＢＴ１ａが形成されている。ＩＧＢＴ１ａは、Ｎ－型ドリフト層５３、Ｎ＋型バリア層５４、Ｐ型チャネル層５５、Ｎ＋型エミッタ層５６、１対のトレンチ電極６０、トレンチ絶縁膜６５、Ｎ＋型フィールドストップ層５７、Ｐ＋＋型コレクタ層５８、及び、Ｐ型フローティング層５９を有している。図が煩雑にならないように、トレンチ絶縁膜６５及び半導体基板５０上の絶縁膜６４及を太線で示している。
ＩＧＢＴ領域１０の半導体基板５０には、複数のＩＧＢＴ１ａが形成されている。ＩＧＢＴ１ａは、Ｎ－型ドリフト層５３、Ｎ＋型バリア層５４、Ｐ型チャネル層５５、Ｎ＋型エミッタ層５６、１対のトレンチ電極６０、トレンチ絶縁膜６５、Ｎ＋型フィールドストップ層５７、Ｐ＋＋型コレクタ層５８、及び、Ｐ型フローティング層５９を有している。図が煩雑にならないように、トレンチ絶縁膜６５及び半導体基板５０上の絶縁膜６４及を太線で示している。
【0033】
なお、Ｎ＋＋型及びＰ＋＋型は、それぞれ低抵抗のＮ導電型及びＰ導電型を示す。Ｎ＋型及びＰ＋型は、それぞれＮ＋＋型及びＰ＋＋型よりも高抵抗であるが、Ｎ型及びＰ型よりも低抵抗のＮ導電型及びＰ導電型を示す。Ｐ－型及びＮ－型は、それぞれＮ型及びＰ型よりも高抵抗のＮ導電型及びＰ導電型であることを示す。よって、Ｎ型及びＰ型は、それぞれＮ＋型及びＰ＋型とＰ－型及びＮ－型との間の抵抗のＮ導電型及びＰ導電型であることを示す。Ｎ＋型及びＰ＋型は、それぞれＮ＋＋型及びＰ＋＋型とＰ型及びＮ型との間の抵抗のＮ導電型及びＰ導電型であることを示す。以下、特に言及しない場合には同様の意味を示す。Ｎ導電型を第１導電型という場合があり、Ｐ導電型を第２導電型という場合がある。
【0034】
なお、Ｎ導電型を第２導電型とし、Ｐ導電型を第１導電型としてもよい。また、本開示の各構成の導電型を逆にした半導体装置も、本開示の技術思想の範囲に含まれる。さらに、Ｎ＋＋型、Ｎ＋型、Ｎ型及びＮ－型の各半導体層の抵抗は、例示である。本開示で示される抵抗よりも大きい場合があってもよいし、本開示で示される抵抗よりも小さい場合があってもよい。同様に、Ｐ＋＋型、Ｐ＋型、Ｐ型及びＰ－型の各半導体層の抵抗は、例示である。各半導体層の抵抗の大小関係は、場合によっては逆転してもよい。
【0035】
Ｎ－型ドリフト層５３は、Ｎ＋型フィールドストップ層５７よりも表面５１側に設けられている。後述するように、Ｎ－型ドリフト層５３は、ＩＧＢＴ領域１０、ダイオード領域２０及び周辺領域３０に渡って設けられている。
【0036】
Ｎ＋型バリア層５４は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ＋型バリア層５４は、表面５１側から見て、例えば、Ｙ軸方向に延びている。Ｎ＋型バリア層５４は、Ｘ軸方向において両側から１対のトレンチ電極６０に挟まれている。すなわち、Ｎ＋型バリア層５４は、１対のトレンチ電極６０の間に配置されている。
【0037】
Ｐ型チャネル層５５は、Ｎ＋型バリア層５４よりも表面５１側に設けられている。Ｐ型チャネル層５５は、１対のトレンチ電極６０の間に配置されている。Ｐ型チャネル層５５は、絶縁膜６４及びＮ＋型エミッタ層５６を貫通した貫通孔に充填されたエミッタ電極４１と接続する。
【0038】
Ｎ＋型エミッタ層５６は、Ｐ型チャネル層５５よりも表面５１側に設けられている。Ｎ＋型エミッタ層５６は、１対のトレンチ電極６０の間に配置されている。Ｎ＋型エミッタ層５６は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。
【0039】
１対のトレンチ電極６０は、Ｎ＋型バリア層５４、Ｐ型チャネル層５５及びＮ＋型エミッタ層５６を、Ｘ軸方向において両側から挟むように設けられている。各トレンチ電極６０は、表面５１側から見て、例えば、Ｙ軸方向に延びている。例えば、１対のトレンチ電極６０のうち、－Ｘ軸方向側のトレンチ電極６０を、トレンチ電極６１と呼び、＋Ｘ軸方向側のトレンチ電極６０を、トレンチ電極６２と呼ぶ。よって、ＩＧＢＴ１ａの１対のトレンチ電極６０は、トレンチ電極６１（第１トレンチ電極）及びトレンチ電極６２（第２トレンチ電極）を含む。トレンチ電極６１は、例えば、図示しないゲート配線を介してゲート電極４０に接続する。トレンチ電極６２は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。よって、Ｎ＋型エミッタ層５６、Ｐ型チャネル層５５及びトレンチ電極６２は、エミッタ電極４１と接続する。１対のトレンチ電極６０の間の構造をトレンチ間構造と呼ぶ。例えば、ＩＧＢＴ１ａのトレンチ間構造は、Ｎ＋型バリア層５４、Ｐ型チャネル層５５、及び、Ｎ＋型エミッタ層５６を含む。ＩＧＢＴ１ａのトレンチ間構造は、コンタクト層等の他の部材を含んでもよい。
【0040】
Ｐ型フローティング層５９は、複数のＩＧＢＴ１ａにおける隣り合うＩＧＢＴ１ａの間に設けられている。例えば、Ｐ型フローティング層５９は、隣り合うＩＧＢＴ１ａのうち、－Ｘ軸方向側のＩＧＢＴ１ａのトレンチ電極６２と、＋Ｘ軸方向側のＩＧＢＴ１ａのトレンチ電極６１との間に設けられている。Ｐ型フローティング層５９は、トレンチ電極６０を挟んでＮ＋型バリア層５４、Ｐ型チャネル層５５及びＮ＋型エミッタ層５６の反対側に設けられている。
【0041】
Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。よって、Ｎ－型ドリフト層５３上には、－Ｘ軸方向側から、Ｘ軸方向に沿って、Ｐ型フローティング層５９、トレンチ電極６１（トレンチ絶縁膜６５で覆われている。）、トレンチ間構造、トレンチ電極６２（トレンチ絶縁膜６５で覆われている。）、及び、Ｐ型フローティング層５９が配置されている。ＩＧＢＴ領域１０において、このような構成がＸ軸方向に繰り返すように配置されている。
【0042】
ＩＧＢＴ領域１０のＸ軸方向における＋Ｘ軸方向側の一端のＰ型フローティング層５９と、ＩＧＢＴ領域１０のＸ軸方向における－Ｘ軸方向側の他端のＰ型フローティング層５９との間のＰ型フローティング層５９は、トレンチ電極６１及びトレンチ電極６２に接している。言い換えれば、ＩＧＢＴ領域１０のＸ軸方向の端部以外では、隣り合うＩＧＢＴ１ａの間にＰ型フローティング層５９が形成されている。
【0043】
トレンチ絶縁膜６５は、トレンチ電極６０と、Ｎ－型ドリフト層５３、Ｎ＋型バリア層５４、Ｐ型チャネル層５５、Ｎ＋型エミッタ層５６及びＰ型フローティング層５９と、の間に設けられている。
【0044】
Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｐ＋＋型コレクタ層５８は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。Ｐ＋＋型コレクタ層１９０は、コレクタ電極と接続されている。なお、図が煩雑にならないように、コレクタ電極は省略されている。
【0045】
＜ダイオード領域＞
ダイオード領域２０の半導体基板５０には、複数のダイオードが形成されている。複数のダイオードは、複数のダイオード１ｂ、複数のダイオード１ｃ及び複数のダイオード１ｄを含んでいる。ダイオード１ｂ、ダイオード１ｃ、ダイオード１ｄを総称して、ダイオード１ｂｃｄと呼ぶ場合がある。ダイオード１ｂ、ダイオード１ｃ及びダイオード１ｄは、半導体層等の形状が異なる。
ダイオード領域２０の半導体基板５０には、複数のダイオードが形成されている。複数のダイオードは、複数のダイオード１ｂ、複数のダイオード１ｃ及び複数のダイオード１ｄを含んでいる。ダイオード１ｂ、ダイオード１ｃ、ダイオード１ｄを総称して、ダイオード１ｂｃｄと呼ぶ場合がある。ダイオード１ｂ、ダイオード１ｃ及びダイオード１ｄは、半導体層等の形状が異なる。
【0046】
ダイオード１ｂは、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ、Ｐ型チャネル層５５、１対のトレンチ電極６０、トレンチ絶縁膜６５、Ｎ＋型フィールドストップ層５７及びＮ＋＋型カソード層６６を有している。
【0047】
Ｎ－型ドリフト層５３は、Ｎ＋型フィールドストップ層５７よりも表面５１側に設けられている。Ｎ－型ドリフト層５３は、ＩＧＢＴ領域１０、ダイオード領域２０及び周辺領域３０に渡って設けられている。
【0048】
Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ－型半導体層５３ａは、表面５１側から見て、例えば、Ｙ軸方向に延びている。Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３の一部が一対のトレンチ電極６０の間に延びたものでもよい。よって、Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３と同じ抵抗値を有してもよい。Ｎ－型半導体層５３ａは、Ｘ軸方向において両側から１対のトレンチ電極６０に挟まれている。すなわち、Ｎ－型半導体層５３ａは、１対のトレンチ電極６０の間に配置されている。
【0049】
Ｐ型チャネル層５５は、Ｎ－型半導体層５３ａよりも表面５１側に設けられている。Ｐ型チャネル層５５は、１対のトレンチ電極６０の間に配置されている。Ｐ型チャネル層５５は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。
【0050】
１対のトレンチ電極６０は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を、Ｘ軸方向において両側から挟むように設けられている。各トレンチ電極６０は、表面５１側から見て、例えば、Ｙ軸方向に延びている。例えば、各トレンチ電極６０は、図示しないエミッタ配線を介してエミッタ電極４１に接続されている。よって、各トレンチ電極６０は、ＩＧＢＴ１ａのトレンチ電極６２と同様に、エミッタ電極４１に接続する。したがって、ダイオード１ｂの１対のトレンチ電極６０は、２つのトレンチ電極６２を含む。
【0051】
１対のトレンチ電極６０の間の構造をトレンチ間構造と呼ぶ。例えば、ダイオード１ｂのトレンチ間構造は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を含む。ダイオード１ｂのトレンチ間構造は、コンタクト層等の他の部材を含んでもよい。
【0052】
Ｎ－型ドリフト層５３上には、－Ｘ軸方向側から、Ｘ軸方向に沿って、トレンチ電極６２（トレンチ絶縁膜６５で覆われている。）、トレンチ間構造、トレンチ電極６２（トレンチ絶縁膜６５で覆われている。）が配置されている。ダイオード領域２０における複数のダイオード１ｂが配置された領域において、このような構成がＸ軸方向に繰り返すように配置されている。
【0053】
トレンチ絶縁膜６５は、トレンチ電極６０と、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５と、の間に設けられている。
【0054】
Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、コレクタ電極と接続されている。
【0055】
ダイオード領域２０は、半導体基板５０に形成された複数のダイオード１ｃを含んでもよい。ダイオード１ｃは、ダイオード１ｂとは別の構成を含んでいる。具体的には、ダイオード１ｃは、隣り合うトレンチ電極６０を連結する連結トレンチ電極を含んでいる。トレンチ電極６０及び連結トレンチ電極は、角筒トレンチ電極を形成する。
【0056】
ダイオード１ｃは、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ、Ｐ型チャネル層５５、角筒トレンチ電極６８、トレンチ絶縁膜６５、Ｎ＋型フィールドストップ層５７、Ｎ＋＋型カソード層６６、及び、Ｐ型フローティング層５９を有している。角筒トレンチ電極６８は、１対のトレンチ電極６０及び１対の連結トレンチ電極６７を含んでいる。
【0057】
Ｎ－型ドリフト層５３は、Ｎ＋型フィールドストップ層５７よりも表面５１側に設けられている。Ｎ－型ドリフト層５３は、ＩＧＢＴ領域１０、ダイオード領域２０及び周辺領域３０に渡って設けられている。
【0058】
Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ－型半導体層５３ａは、角筒トレンチ電極６８で囲まれた内部に配置されている。すなわち、Ｎ－型半導体層５３ａは、Ｘ軸方向において、両側から１対のトレンチ電極６０で挟まれ、Ｙ軸方向において、両側から１対の連結トレンチ電極６７で挟まれている。Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３の一部が角筒トレンチ電極６８で囲まれた内部に延びたものでもよい。よって、Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３と同じ抵抗値を有してもよい。
【0059】
Ｐ型チャネル層５５は、Ｎ－型半導体層５３ａよりも表面５１側に設けられている。Ｐ型チャネル層５５は、角筒トレンチ電極６８で囲まれた内部に配置されている。すなわち、Ｐ型チャネル層５５は、Ｘ軸方向において、両側から１対のトレンチ電極６０で挟まれ、Ｙ軸方向において、両側から１対の連結トレンチ電極６７で挟まれている。Ｐ型チャネル層５５は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。
【0060】
角筒トレンチ電極６８は、中心軸がＺ軸方向に延びた角筒状である。角筒トレンチ電極６８は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を、Ｘ軸方向において両側から挟むとともにＹ軸方向において両側から挟むように設けられている。角筒トレンチ電極６８における１対の連結トレンチ電極６７は、表面５１側から見て、トレンチ電極６０が延びる方向に交差する方向に延びている。具体的には、１対の連結トレンチ電極６７は、Ｘ軸方向に延びている。１対の連結トレンチ電極６７は、１対のトレンチ電極６０と接続している。一方の連結トレンチ電極６７は、各トレンチ電極６０の一端と接続する。他方の連結トレンチ電極６７は、各トレンチ電極６０の他端と接続する。
【0061】
具体的には、＋Ｙ軸方向側の連結トレンチ電極６７の＋Ｘ軸方向側の一端は、＋Ｘ軸方向側のトレンチ電極６０の＋Ｙ軸方向側の一端と接続する。＋Ｙ軸方向側の連結トレンチ電極６７の－Ｘ軸方向側の他端は、－Ｘ軸方向側のトレンチ電極６０の＋Ｙ軸方向側の一端と接続する。－Ｙ軸方向側の連結トレンチ電極６７の＋Ｘ軸方向側の一端は、＋Ｘ軸方向側のトレンチ電極６０の－Ｙ軸方向側の他端と接続する。－Ｙ軸方向側の連結トレンチ電極６７の－Ｘ軸方向側の他端は、－Ｘ軸方向側のトレンチ電極６０の－Ｙ軸方向側の他端と接続する。これにより、１対の連結トレンチ電極６７及び１対のトレンチ電極６０は、角筒トレンチ電極６８を形成する。
【0062】
角筒トレンチ電極６８は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１に接続する。よって、Ｎ＋型エミッタ層５６、Ｐ型チャネル層５５、トレンチ電極６２（ＩＧＢＴ１ａ）及び角筒トレンチ電極６８は、エミッタ電極４１と接続する。角筒トレンチ電極６８で囲まれた内部の構造をトレンチ間構造と呼ぶ。例えば、ダイオード１ｃのトレンチ間構造は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を含む。ダイオード１ｃのトレンチ間構造は、コンタクト層等の他の部材を含んでもよい。
【0063】
Ｐ型フローティング層５９は、複数のダイオード１ｃにおける隣り合うダイオード１ｃの間に設けられている。例えば、Ｐ型フローティング層５９は、Ｘ軸方向に隣り合うダイオード１ｃのうち、－Ｘ軸方向側のダイオード１ｃの角筒トレンチ電極６８と、＋Ｘ軸方向側のダイオード１ｃの角筒トレンチ電極６８との間に設けられている。また、Ｐ型フローティング層５９は、Ｙ軸方向に隣り合うダイオード１ｃのうち、－Ｙ軸方向側のダイオード１ｃの角筒トレンチ電極６８と、＋Ｙ軸方向側のダイオード１ｃの角筒トレンチ電極６８との間に設けられている。Ｐ型フローティング層５９は、角筒トレンチ電極６８を挟んでＮ－型半導体層５３ａ及びＰ型チャネル層５５の反対側に設けられている。
【0064】
Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。よって、Ｎ－型ドリフト層５３上には、－Ｘ軸方向側から、Ｘ軸方向に沿って、Ｐ型フローティング層５９、トレンチ電極６０（トレンチ絶縁膜６５で覆われている。）、トレンチ間構造、トレンチ電極６０（トレンチ絶縁膜６５で覆われている。）、及び、Ｐ型フローティング層５９が配置されている。ダイオード領域２０における複数のダイオード１ｃが配置された領域において、このような構成がＸ軸方向に繰り返すように配置されている。また、Ｎ－型ドリフト層５３上には、－Ｙ軸方向側から、Ｙ軸方向に沿って、Ｐ型フローティング層５９、連結トレンチ電極６７（トレンチ絶縁膜６５で覆われている。）、トレンチ間構造、連結トレンチ電極６７（トレンチ絶縁膜６５で覆われている。）、及び、Ｐ型フローティング層５９が配置されている。ダイオード領域２０における複数のダイオード１ｃが配置された領域において、このような構成がＹ軸方向に繰り返すように配置されている。
【0065】
トレンチ絶縁膜６５は、角筒トレンチ電極６８と、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ、Ｐ型チャネル層５５及びＰ型フローティング層５９と、の間に設けられている。
【0066】
Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、コレクタ電極と接続されている。
【0067】
ダイオード領域２０は、半導体基板５０に形成された複数のダイオード１ｄを含んでもよい。ダイオード１ｄは、例えば、領域２３及び領域２４に形成されている。ダイオード１ｄは、ＩＧＢＴ１ａと同じトレンチを使用してもよい。この場合には、ダイオード１ｄは、ＩＧＢＴ１ａの構成からＮ＋型バリア層５４及びＮ＋型エミッタ層５６を除くことにより形成される。よって、ダイオード１ｄは、ＩＧＢＴ１ａの構成から非アクティブ化することにより形成される。裏面５２にＮ＋＋型カソード層６６を形成することでダイオード１ｄとして動作させることができる。
【0068】
ダイオード１ｄは、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ、Ｐ型チャネル層５５、１対のトレンチ電極６０、トレンチ絶縁膜６５、Ｎ＋型フィールドストップ層５７、Ｎ＋＋型カソード層６６、及び、Ｐ型フローティング層５９を有している。
【0069】
Ｎ－型ドリフト層５３は、Ｎ＋型フィールドストップ層５７よりも表面５１側に設けられている。Ｎ－型ドリフト層５３は、ＩＧＢＴ領域１０、ダイオード領域２０及び周辺領域３０に渡って設けられている。
【0070】
Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ－型半導体層５３ａは、トレンチ電極６０で囲まれた内部に配置されている。Ｎ－型半導体層５３ａは、表面５１側から見て、例えば、Ｙ軸方向に延びている。Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３の一部が一対のトレンチ電極６０の間に延びたものでもよい。よって、Ｎ－型半導体層５３ａは、Ｎ－型ドリフト層５３と同じ抵抗値を有してもよい。Ｎ－型半導体層５３ａは、Ｘ軸方向において両側から１対のトレンチ電極６０に挟まれている。すなわち、Ｎ－型半導体層５３ａは、１対のトレンチ電極６０の間に配置されている。
【0071】
Ｐ型チャネル層５５は、Ｎ－型半導体層５３ａよりも表面５１側に設けられている。Ｐ型チャネル層５５は、１対のトレンチ電極６０の間に配置されている。Ｐ型チャネル層５５は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。
【0072】
１対のトレンチ電極６０は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を、Ｘ軸方向において両側から挟むように設けられている。各トレンチ電極６０は、表面５１側から見て、例えば、Ｙ軸方向に延びている。トレンチ電極６０は、ＩＧＢＴ１ａのトレンチ電極６２と同様に、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１に接続してもよい。したがって、ダイオード１ｂの１対のトレンチ電極６０は、２つのトレンチ電極６２を含む。Ｐ型チャネル層５５及びトレンチ電極６２は、絶縁膜６４を貫通した貫通孔に充填されたエミッタ電極４１と接続する。１対のトレンチ電極６０の間の構造をトレンチ間構造と呼ぶ。例えば、ダイオード１ｄのトレンチ間構造は、Ｎ－型半導体層５３ａ及びＰ型チャネル層５５を含む。ダイオード１ｄのトレンチ間構造は、コンタクト層等の他の部材を含んでもよい。
【0073】
Ｐ型フローティング層５９は、複数のダイオード１ｄにおける隣り合うダイオード１ｄの間に設けられている。例えば、Ｐ型フローティング層５９は、隣り合うダイオード１ｄのうち、－Ｘ軸方向側のダイオード１ｄの＋Ｘ軸方向側のトレンチ電極６０と、＋Ｘ軸方向側のダイオード１ｄの－Ｘ軸方向側のトレンチ電極６０との間に設けられている。Ｐ型フローティング層５９は、トレンチ電極６０を挟んでＮ－型半導体層５３ａ及びＰ型チャネル層５５の反対側に設けられている。
【0074】
Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。よって、Ｎ－型ドリフト層５３上には、－Ｘ軸方向側から、Ｘ軸方向に沿って、Ｐ型フローティング層５９、トレンチ電極６０（トレンチ絶縁膜６５で覆われている。）、トレンチ間構造、トレンチ電極６０（トレンチ絶縁膜６５で覆われている。）及びＰ型フローティング層５９が配置されている。ダイオード領域２０における複数のダイオード１ｄが配置された領域において、このような構成がＸ軸方向に繰り返すように配置されている。
【0075】
トレンチ絶縁膜６５は、トレンチ電極６０と、Ｎ－型ドリフト層５３、Ｎ－型半導体層５３ａ、Ｐ型チャネル層５５、及び、Ｐ型フローティング層５９と、の間に設けられている。
【0076】
Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、コレクタ電極と接続されている。
【0077】
＜周辺領域＞
周辺領域３０の半導体基板５０は、Ｎ－型ドリフト層５３、Ｎ＋型フィールドストップ層５７、Ｎ＋＋型カソード層６６、及び、Ｐ型フローティング層５９を有している。Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。
周辺領域３０の半導体基板５０は、Ｎ－型ドリフト層５３、Ｎ＋型フィールドストップ層５７、Ｎ＋＋型カソード層６６、及び、Ｐ型フローティング層５９を有している。Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。
【0078】
図１１及び図１２は、実施形態１に係る半導体装置１において、裏面５２のＮ＋＋型カソード層６６及びＰ＋＋型コレクタ層５８の形成方法を例示した断面図である。図１１に示すように、半導体基板５０の裏面５２側に、Ｎ＋型フィールドストップ層５７を形成する。例えば、イオンインプランテーションにより、Ｎ＋型フィールドストップ層５７を形成する。
【0079】
次に、図１２に示すように、ダイオード領域２０の裏面５２及び周辺領域３０の裏面５２にイオンインプランテーション等により、Ｎ＋型フィールドストップ層５７よりも裏面５２側にＮ＋＋カソード層６６を形成する。そして、図５に示すように、ＩＧＢＴ領域１０の裏面５２にイオンインプランテーション等により、Ｎ＋型フィールドストップ層５７よりも裏面５２側にＰ＋＋型コレクタ層５８を形成する。
【0080】
図１３は、実施形態１に係る半導体装置１において、半導体基板５０の裏面５２を例示した平面図である。図１３に示すように、ＩＧＢＴ領域１０の裏面５２にＰ＋＋型コレクタ層５８が形成されている。ダイオード領域２０の裏面５２及び周辺領域３０の裏面５２にＮ＋＋カソード層６６が形成されている。裏面５２側から見て、Ｎ＋＋カソード層６６は、Ｐ＋＋型コレクタ層５８を囲むように形成されている。
【0081】
次に、本実施形態の効果を説明する。本実施形態の半導体装置１は、ダイオード領域２０を、ＩＧＢＴ領域１０と周辺領域３０との間に有している。すなわち、半導体装置１のダイオード領域２０は、周辺領域３０と連結する形で配置されている。よって、半導体装置１は、ＩＧＢＴ１ａのターンオフの際に、ダイオード１ｂｃｄが寄生Ｐ－ＭＯＳとして動作する。これにより、半導体装置１は、周辺領域３０に蓄積していたホール等のキャリアを排出する効果を向上させることができる。よって、アクティブ端への局所的なキャリア集中(電流集中)を抑制することできる。また、ダイオード領域２０は、ＩＧＢＴ１ａのオン時に電導度変調を抑制することができ、キャリア量を抑制することができる。これにより、破壊耐量を向上させることができる。
【0082】
また、半導体装置１は、ダイオード領域２０の裏面５２だけではなく、周辺領域３０の裏面５２にもＮ＋＋カソード層６６を有している。したがって、半導体装置１は、周辺領域３０における寄生ｐｎｐバイポーラの形成を抑制することができる。よって、半導体装置１は、リーク電流を抑制させることができる。これにより、発熱を抑制し、破壊耐量を向上させることができる。一方で、ダイオード１ｂｃｄのオン時には、周辺領域３０からも電子の供給が行われる。これにより、半導体装置１は、順方向電圧ＶＦ（Ｆｏｒｗａｒｄ Ｖｏｌｔａｇｅ）を低減させることができる。
【0083】
さらに、半導体装置１は、ダイオード領域２０におけるゲート電極４０から遠い部分の幅を、ゲート電極４０に近い部分の幅よりも大きくしている。よって、ゲート配線抵抗を小さくすることができ、ゲート遅延を低減することができる。これにより、各エミッタパッド間の電位差を抑制することができる。
【0084】
また、半導体装置１は、ダイオード領域２０と周辺領域３０とが連結した部分にシェアコンタクトを有したトレンチ断続構造を有している。すなわち、ダイオード領域２０は、複数の角筒トレンチ電極６８を分離して配置させている。よって、キャリアが角筒トレンチ電極６８間を移動することができ、ＩＧＢＴ領域１０のアクティブ端への局所的なキャリア集中（電流集中）を抑制することができる。
【0085】
（実施形態２）
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置において、半導体基板は、ダイオード領域２０で囲まれたＩＧＢＴ領域１０を区分するように、ＩＧＢＴ領域１０の内部に配置された内部ダイオード領域を有している。図１４は、実施形態２に係る半導体装置において、半導体基板の表面を例示した平面図である。図１５は、実施形態２に係る半導体装置において、半導体基板の裏面を例示した平面図である。
次に、実施形態２に係る半導体装置を説明する。本実施形態の半導体装置において、半導体基板は、ダイオード領域２０で囲まれたＩＧＢＴ領域１０を区分するように、ＩＧＢＴ領域１０の内部に配置された内部ダイオード領域を有している。図１４は、実施形態２に係る半導体装置において、半導体基板の表面を例示した平面図である。図１５は、実施形態２に係る半導体装置において、半導体基板の裏面を例示した平面図である。
【0086】
図１４及び図１５に示すように、半導体装置２は、内部ダイオード領域２０ａをさらに有している。内部ダイオード領域２０ａは、ＩＧＢＴ領域１０を区分するようにＩＧＢＴ領域１０の内部に配置されている。複数の内部ダイオード領域２０ａがＩＧＢＴ領域１０の内部に配置されてもよい。内部ダイオード領域２０ａは、Ｙ軸方向に延びている。内部ダイオード領域２０ａは、ダイオード領域２０に接続している。具体的には、内部ダイオード領域２０ａの＋Ｙ軸方向側の一端は、領域２３に接続し、内部ダイオード領域２０ａの－Ｙ軸方向側の他端は、領域２４に接続する。
【0087】
内部ダイオード領域２０ａは、複数のダイオード１ｂｃｄが設けられている。複数のダイオード１ｂｃｄは、ダイオード１ｂ、ダイオード１ｃ及びダイオード１ｄの少なくともいずれかでもよい。ダイオード１ｄは、ＩＧＢＴ１ａと同様のトレンチを使用することができるので、製造コストを低減することができる。
【0088】
本実施形態によれば、ＩＧＢＴ１ａがオンしている際に、内部ダイオード領域２０ａが電導度変調を抑制し、キャリア量を抑制することができるので、破壊耐量を向上させることができる。これ以外の構成及び効果は、実施形態１の記載に含まれている。
【0089】
（実施形態３）
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置において、周辺領域３０の裏面５２には、Ｎ＋＋カソード層６６が設けられていない。Ｎ＋型フィールドストップ層５７は、コレクタ電極に接続されている。図１６は、実施形態３に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線と同様の位置の断面を示す。
次に、実施形態３に係る半導体装置を説明する。本実施形態の半導体装置において、周辺領域３０の裏面５２には、Ｎ＋＋カソード層６６が設けられていない。Ｎ＋型フィールドストップ層５７は、コレクタ電極に接続されている。図１６は、実施形態３に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線と同様の位置の断面を示す。
【0090】
図１６に示すように、本実施形態の半導体装置３において、周辺領域３０の半導体基板５０は、Ｎ－型ドリフト層５３、Ｎ＋型フィールドストップ層５７、及び、Ｐ型フローティング層５９を有している。Ｐ型フローティング層５９は、Ｎ－型ドリフト層５３よりも表面５１側に設けられている。Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋型フィールドストップ層は、コレクタ電極４２に接続されている。
【0091】
本実施形態によれば、周辺領域３０における半導体基板５０は、コレクタ電極４２との間にショットキー障壁を形成する。これにより、コレクタ電極４２からエミッタ電極４１へのホールによるリーク電流を低減することができる。周辺領域３０の裏面５２にショットキー障壁を形成することにより、アバランシェ時のキャリア注入を抑制することができる。これ以外の構成及び効果は、実施形態１及び２の記載に含まれている。
【0092】
（実施形態４）
次に、実施形態４に係る半導体装置を説明する。前述した実施形態１の半導体装置１は、ダイオード領域２０におけるＸ軸方向側の領域２１において、周辺領域３０との接合部に複数のダイオード１ｃを含んでいる。ダイオード１ｃは、シェアコンタクトを有したトレンチ断続構造を有している。また、前述した実施形態１の半導体装置１は、ダイオード領域２０におけるＹ軸方向側の領域２３及び２４において、ＩＧＢＴ１ａと同じトレンチを使用する複数のダイオード１ｄを含んでいる。これに対して、本実施形態の半導体装置は、ダイオード領域２０における領域２３及び領域２４に、ダイオード１ｃを含む。図１７は、実施形態４に係る半導体装置を例示した平面図であり、図４のＶＩＩ－ＶＩＩ線と同様の位置の平面を示す。
次に、実施形態４に係る半導体装置を説明する。前述した実施形態１の半導体装置１は、ダイオード領域２０におけるＸ軸方向側の領域２１において、周辺領域３０との接合部に複数のダイオード１ｃを含んでいる。ダイオード１ｃは、シェアコンタクトを有したトレンチ断続構造を有している。また、前述した実施形態１の半導体装置１は、ダイオード領域２０におけるＹ軸方向側の領域２３及び２４において、ＩＧＢＴ１ａと同じトレンチを使用する複数のダイオード１ｄを含んでいる。これに対して、本実施形態の半導体装置は、ダイオード領域２０における領域２３及び領域２４に、ダイオード１ｃを含む。図１７は、実施形態４に係る半導体装置を例示した平面図であり、図４のＶＩＩ－ＶＩＩ線と同様の位置の平面を示す。
【0093】
図１７に示すように、本実施形態の半導体装置４において、ダイオード領域２０における領域２３及び領域２４は、複数のダイオード１ｃを含んでいる。このように、本実施形態は、領域２３及び２４にシェアコンタクトを有したトレンチ断続構造を追加で設けた構造である。図１７の点線で囲んだ領域には、図７で示した構成が並んでいる。
【0094】
本実施形態によれば、領域２３及び２４にも、シェアコンタクトを有したトレンチ断続構造の複数のダイオード１ｃを含むので、キャリアがダイオード１ｃ間を移動することができ、ＩＧＢＴ領域１０のアクティブ端への局所的なキャリア集中（電流集中）を抑制することができる。これ以外の構成及び効果は、実施形態１～３の記載に含まれている。
【0095】
（実施形態５）
次に、実施形態５に係る半導体装置を説明する。本実施形態の半導体装置は、ダイオード１ｂのトレンチ電極６０を、ＩＧＢＴ１ａのゲートとは異なる第２ゲートとして制御する。図１８は、実施形態５に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線と同様の位置の断面を示す。図１９は、実施形態５に係る半導体装置において、ＲＣ－ＩＧＢＴの接続を例示した回路図である。図２０は、実施形態５に係る半導体装置において、ＩＧＢＴ１ａのトレンチ電極６１及びダイオード１ｂのトレンチ電極６３の電圧を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧を示す。図２１～図２３は、実施形態５に係る半導体装置において、キャリアの排出を例示した図である。
次に、実施形態５に係る半導体装置を説明する。本実施形態の半導体装置は、ダイオード１ｂのトレンチ電極６０を、ＩＧＢＴ１ａのゲートとは異なる第２ゲートとして制御する。図１８は、実施形態５に係る半導体装置を例示した断面図であり、図４のＶ－Ｖ線と同様の位置の断面を示す。図１９は、実施形態５に係る半導体装置において、ＲＣ－ＩＧＢＴの接続を例示した回路図である。図２０は、実施形態５に係る半導体装置において、ＩＧＢＴ１ａのトレンチ電極６１及びダイオード１ｂのトレンチ電極６３の電圧を例示したグラフであり、横軸は、時間を示し、縦軸は、電圧を示す。図２１～図２３は、実施形態５に係る半導体装置において、キャリアの排出を例示した図である。
【0096】
図１８に示すように、本実施形態の半導体装置５において、ＩＧＢＴ１ａの１対のトレンチ電極６０は、トレンチ電極６１及びトレンチ電極６２を含む。トレンチ電極６１は、図示しないゲート配線を介してゲート電極４０に接続する。Ｎ＋型エミッタ層５６、Ｐ型チャネル層５５及びトレンチ電極６２は、エミッタ配線を介してエミッタ電極４１に接続する。ダイオード１ｂは、２つのトレンチ電極６０を含む。各トレンチ電極６０は、別のゲート配線を介してゲート電極４０とは異なる別のゲート電極に接続する。別のゲート電極に接続するトレンチ電極６０をトレンチ電極６３と呼ぶ。よって、複数のダイオード１ｂにおける１対のトレンチ電極６０は、２つのトレンチ電極６３を含む。
【0097】
図１９に示すように、半導体装置５は、例えば、ＲＣ－ＩＧＢＴＡ及びＲＣ－ＩＧＢＴＢを有している。ＲＣ－ＩＧＢＴＡは、ＩＢＧＴ１ａ及びダイオード１ｂを有している。ＲＣ－ＩＧＢＴＡのダイオード１ｂをＤＩＯＤＥＡと呼ぶ。ＲＣ－ＩＧＢＴＢは、ＩＢＧＴ１ａ及びダイオード１ｂを有している。ＲＣ－ＩＧＢＴＢのダイオード１ｂをＤＩＯＤＥＢと呼ぶ。
【0098】
図２０の上段に示すように、ＲＣ－ＩＧＢＴＡにおいて、ＤＩＯＤＥＡのトレンチ電極６３（ＶＧ２と呼ぶ。）に負電圧を印可した後で、ＩＢＧＴ１ａのトレンチ電極６１（ＶＧ１と呼ぶ。）に負電圧を印可する。具体的には、ＩＧＢＴ１ａがターンオフする直前にトレンチ電極６３に負電圧を印可する。このように、ＩＧＢＴ１ａがターンオフする直前にトレンチ電極６３に負電圧を印可することで、キャリア掃き出し効果を向上させることができる。よって、ＩＧＢＴ１ａの破壊耐量を向上させることができる。また、順方向電圧ＶＦを低減させることができる。
【0099】
また、トレンチ電極６３に正電圧を印可した後で、トレンチ電極６１に正電圧を印可する。具体的には、ＩＧＢＴ１ａがターンオンする直前にトレンチ電極６３に正電圧を印可する。このように、ＩＧＢＴ１ａがターンオンする直前にトレンチ電極６３に正電圧を印可することで、逆回復損失Ｅｒｒを低減させることができ、ダイオードの性能を向上させることができる。ＲＣ－ＩＧＢＴＢは、ＲＣ－ＩＧＢＴＡとタイミングが異なるが同様の動作を行う。
【0100】
図２０における各時間Ｔ１～時間Ｔ３のＲＣ－ＩＧＢＴＡの動作を、図面を参照して説明する。図２０に示すように、時間Ｔ１において、トレンチ電極６３（ＶＧ２）にプラス電圧を印可している場合には、図２１に示すように、ダイオード１ｂ（ＤＩＯＤＥＡ）の寄生Ｐ－ＭＯＳは、オフである。よって、ダイオード１ｂ（ＤＩＯＤＥＡ）は、キャリア排出を抑制されている。
【0101】
図２０に示すように、時間Ｔ２において、トレンチ電極６３（ＶＧ２）にマイナス電圧が印可されると、図２２に示すように、ダイオード１ｂ（ＤＩＯＤＥＡ）の寄生Ｐ－ＭＯＳがオンとなる。よって、ダイオード１ｂ（ＤＩＯＤＥＡ）は、キャリアの排出を開始する。
【0102】
図２０に示すように、時間Ｔ３において、ＩＧＢＴ１ａ（ＲＣ－ＩＧＢＴＡ）がオフすると、図２３に示すように、裏面５２からのキャリア注入は止まる。蓄積していたキャリアは、ダイオード１ｂ（ＤＩＯＤＥＡ）の寄生Ｐ－ＭＯＳを通して排出される。
【0103】
本実施形態によれば、ＩＧＢＴ１ａがターンオフの際には、直前にトレンチ電極６３に負電圧を印可することで、キャリア掃き出し効果を向上させることができる。よって、ＩＧＢＴ１ａの破壊耐量を向上させることができる。また、順方向電圧ＶＦを低減させることができる。一方、ＩＧＢＴ１ａがターンオンする直前にトレンチ電極６３に正電圧を印可することにより、キャリア排出効果を抑制し、逆回復損失Ｅｒｒを低減させることができる。これ以外の構成及び効果は、実施形態１～４の記載に含まれている。
【0104】
（実施形態６）
次に、実施形態６に係る半導体装置を説明する。本実施形態の半導体装置は、周辺領域３０にプレーナゲートを有している。図２４は、実施形態６に係る半導体装置において、周辺領域の半導体基板を例示した断面図である。
次に、実施形態６に係る半導体装置を説明する。本実施形態の半導体装置は、周辺領域３０にプレーナゲートを有している。図２４は、実施形態６に係る半導体装置において、周辺領域の半導体基板を例示した断面図である。
【0105】
図２４に示すように、本実施形態の半導体装置６において、周辺領域３０の半導体基板５０は、Ｎ－型ドリフト層５３、複数のＰ型フローティング層５９、絶縁膜６４、プレーナゲート６９、Ｎ＋型フィールドストップ層５７、及び、Ｎ＋＋型カソード層６６を有している。
【0106】
複数のＰ型フローティング層５９は、Ｎ－型ドリフト層５３上に設けられている。複数のＰ型フローティング層５９は、Ｎ－型ドリフト層５３の一部をＸ軸方向において挟むように設けられている。絶縁膜６４は、Ｎ－型ドリフト層５３上及び隣り合うＰ型フローティング層５９上に設けられている。
【0107】
プレーナゲート６９は、Ｎ－型ドリフト層５３上及び隣り合うＰ型フローティング層５９上に絶縁膜６４を介して設けられている。Ｎ＋型フィールドストップ層５７は、Ｎ－型ドリフト層５３よりも裏面５２側に設けられている。Ｎ＋＋型カソード層６６は、Ｎ＋型フィールドストップ層５７よりも裏面５２側に設けられている。
【0108】
本実施形態の半導体装置６は、ＩＧＢＴ１ａをオフにする場合に、プレーナゲート６９に負電圧を印可する。プレーナゲート６９に負電圧を印可することにより、Ｐ型フローティング層５９を経由する経路からもホールが流れる。このため、アノード領域が拡大し、順方向電圧ＶＦを低減させることができる。
【0109】
本実施形態によれば、ＩＧＢＴ１ａがターンオフする際に、プレーナゲート６９に負電圧を印可することができるので、Ｐ型フローティング層５９を経由する経路からも蓄積していたキャリアを排出させることができる。よって、キャリア排出効果を向上させることができる。これ以外の構成及び効果は、実施形態１～５の記載に含まれている。
【0110】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、実施形態１～６の各構成を組み合わせたものも、技術的思想の範囲である。
【符号の説明】
【0111】
１、２、３、４、５、６ 半導体装置
１ａ ＩＧＢＴ
１ｂ、１ｃ、１ｄ、１ｂｃｄ ダイオード
１０ ＩＧＢＴ領域
１１、１２、１３ 領域
２０ ダイオード領域
２０ａ 内部ダイオード領域
２１、２２ａ、２２ｂ、２３、２４ 領域
３０ 周辺領域
３１、３２、３３、３４ 領域
４０ ゲート電極
４１ エミッタ電極
５０ 半導体基板
５１ 表面
５２ 裏面
５３ Ｎ－型ドリフト層
５３ａ Ｎ－型半導体層
５４ Ｎ＋型バリア層
５５ Ｐ型チャネル層
５６ Ｎ＋型エミッタ層
５７ Ｎ＋型フィールドストップ層
５８ Ｐ＋＋型コレクタ層
５９ Ｐ型フローティング層
６０、６１、６２、６３ トレンチ電極
６４ 絶縁膜
６５ トレンチ絶縁膜
６６ Ｎ＋＋型カソード層
６７ 連結トレンチ電極
６８ 角筒トレンチ電極
６９ プレーナゲート
１０１ 半導体装置
１１０ ＩＧＢＴ領域
１２０ ダイオード領域
１３０ 周辺領域
１４１ エミッタ電極
１４２ コレクタ電極
１５０ 半導体基板
１５１ 表面
１５２ 裏面
１５３ Ｎ－型ドリフト層
１５７ Ｎ＋型フィールドストップ層
１５８ Ｐ＋型コレクタ層
１５９ Ｐ型半導体層
１６４ 絶縁膜
１６９ 空乏層
１ａ ＩＧＢＴ
１ｂ、１ｃ、１ｄ、１ｂｃｄ ダイオード
１０ ＩＧＢＴ領域
１１、１２、１３ 領域
２０ ダイオード領域
２０ａ 内部ダイオード領域
２１、２２ａ、２２ｂ、２３、２４ 領域
３０ 周辺領域
３１、３２、３３、３４ 領域
４０ ゲート電極
４１ エミッタ電極
５０ 半導体基板
５１ 表面
５２ 裏面
５３ Ｎ－型ドリフト層
５３ａ Ｎ－型半導体層
５４ Ｎ＋型バリア層
５５ Ｐ型チャネル層
５６ Ｎ＋型エミッタ層
５７ Ｎ＋型フィールドストップ層
５８ Ｐ＋＋型コレクタ層
５９ Ｐ型フローティング層
６０、６１、６２、６３ トレンチ電極
６４ 絶縁膜
６５ トレンチ絶縁膜
６６ Ｎ＋＋型カソード層
６７ 連結トレンチ電極
６８ 角筒トレンチ電極
６９ プレーナゲート
１０１ 半導体装置
１１０ ＩＧＢＴ領域
１２０ ダイオード領域
１３０ 周辺領域
１４１ エミッタ電極
１４２ コレクタ電極
１５０ 半導体基板
１５１ 表面
１５２ 裏面
１５３ Ｎ－型ドリフト層
１５７ Ｎ＋型フィールドストップ層
１５８ Ｐ＋型コレクタ層
１５９ Ｐ型半導体層
１６４ 絶縁膜
１６９ 空乏層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
