特開 2024-44495 メモリシステムおよび不揮発性メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024044495

(43)【公開日】2024-04-02

(54)【発明の名称】メモリシステムおよび不揮発性メモリ

(51)【国際特許分類】

   G11C 16/08 20060101AFI20240326BHJP

   G06F 12/00 20060101ALI20240326BHJP

   G11C 16/10 20060101ALI20240326BHJP

【ＦＩ】

G11C16/08 120

G06F12/00 597U

G11C16/10 140

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022150047

(22)【出願日】2022-09-21

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110001737

【氏名又は名称】弁理士法人スズエ国際特許事務所

(72)【発明者】

【氏名】高橋 啓介

【テーマコード（参考）】

5B160

5B225

【Ｆターム（参考）】

5B160MM06

5B225BA19

5B225CA21

5B225DA10

5B225DB31

5B225FA01

(57)【要約】

【課題】応答性能を向上させること。
【解決手段】メモリシステムは、不揮発性メモリおよびコントローラを備える。不揮発性メモリは、メモリセルアレイと、メモリセルアレイ内の記憶領域を指定するアドレスの特性を示す特性情報を含む第１テーブルデータを格納するレジスタと、を含む。コントローラは、不揮発性メモリを制御する。不揮発性メモリは、コントローラからアドレスを示すアドレス情報を受信した場合、特性情報を、レジスタ内の第１テーブルデータから読み出してコントローラに送信する。コントローラは、不揮発性メモリから特性情報を受信した場合、受信した特性情報に基づいて、アドレスに対する要求に応答する応答動作を実行する。
【選択図】図３

【特許請求の範囲】

【請求項1】

メモリセルアレイと、前記メモリセルアレイ内の記憶領域を指定するアドレスの特性を示す特性情報を含む第１テーブルデータを格納するレジスタと、を含む不揮発性メモリと、
前記不揮発性メモリを制御するコントローラと、を具備し、
前記不揮発性メモリは、前記コントローラから前記アドレスを示すアドレス情報を受信した場合、前記特性情報を、前記レジスタ内の前記第１テーブルデータから読み出して前記コントローラに送信し、
前記コントローラは、前記不揮発性メモリから前記特性情報を受信した場合、前記受信した特性情報に基づいて、前記アドレスに対する要求に応答する応答動作を実行する、
メモリシステム。

【請求項2】

前記不揮発性メモリは、電源がオフされる時に前記レジスタ内の前記第１テーブルデータを前記メモリセルアレイに格納し、電源がオンされると前記メモリセルアレイ内の前記第１テーブルデータを前記レジスタにロードする、
請求項１に記載のメモリシステム。

【請求項3】

前記コントローラは、前記応答動作を実行する設定に関する設定情報を含む第２テーブルデータを保持し、前記第２テーブルデータを用いて、前記受信した特性情報により示される前記設定情報を特定し、前記特定した設定情報に基づく前記応答動作を実行する、
請求項１に記載のメモリシステム。

【請求項4】

前記コントローラは、前記特定した設定情報に基づく前記応答動作と異なる応答動作を実行した場合、前記受信した特性情報を、前記異なる応答動作に基づき更新し、前記更新した特性情報を前記不揮発性メモリに送信し、
前記不揮発性メモリは、前記コントローラから前記更新した特性情報を受信した場合、前記更新した特性情報を、前記レジスタ内の前記第１テーブルデータに反映させる、
請求項３に記載のメモリシステム。

【請求項5】

前記コントローラは、前記記憶領域に格納されたデータを読み出す読み出し要求を受信した場合、前記アドレスを示すアドレス情報を前記不揮発性メモリに送信し、
前記不揮発性メモリは、前記読み出し要求に応じて前記コントローラから送信されたアドレス情報を受信した場合、前記アドレスの書き込み特性を示す前記特性情報を前記第１テーブルデータから読み出して前記コントローラに送信する、
請求項１に記載のメモリシステム。

【請求項6】

前記コントローラは、前記アドレスの書き込み特性に応じた読み出し動作を実行する設定に関する設定情報を含む第２テーブルデータを保持し、前記第２テーブルデータを用いて、前記受信した特性情報により示される前記アドレスの書き込み特性に対応する設定情報を特定し、前記特定した設定情報に基づく読み出し動作を実行する、
請求項５に記載のメモリシステム。

【請求項7】

前記コントローラは、前記記憶領域にデータを書き込む書き込み要求を受信した場合、前記アドレスを示すアドレス情報を前記不揮発性メモリに送信し、
前記不揮発性メモリは、前記書き込み要求に応じて前記コントローラから送信されたアドレス情報を受信すると、前記アドレスの読み出し特性を示す前記特性情報を前記第１テーブルデータから読み出して前記コントローラに送信する、
請求項１に記載のメモリシステム。

【請求項8】

前記コントローラは、前記アドレスの読み出し特性に応じた書き込み動作を実行する設定に関する設定情報を含む第２テーブルデータを保持し、前記第２テーブルデータを用いて、前記受信した特性情報により示される前記アドレスの読み出し特性に対応する設定情報を特定し、前記特定した設定情報に基づく書き込み動作を実行する、
請求項７に記載のメモリシステム。

【請求項9】

前記コントローラは、ホスト装置に接続される、
請求項１に記載のメモリシステム。

【請求項10】

コントローラに接続される入出力回路と、
データを格納するメモリセルアレイと、
前記メモリセルアレイ内の記憶領域を指定するアドレスの特性を示す特性情報を含む第１テーブルデータを格納するレジスタと、を具備し、
前記入出力回路は、前記コントローラから前記アドレスを示すアドレス情報を受信すると、前記アドレスに対応する特性情報を、前記レジスタ内の前記第１テーブルデータから読み出して前記コントローラに送信する、
不揮発性メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステムおよび不揮発性メモリに関する。

【背景技術】

【0002】

不揮発性メモリとして、ＮＡＮＤ型フラッシュメモリが知られている。このようなＮＡＮＤ型フラッシュメモリの特定のアドレスからデータを読み出す場合、ＮＡＮＤ型フラッシュメモリを制御するメモリコントローラは、当該特定のアドレスの特性を考慮することなく、ある一定の読み出し動作を実行することで、当該特定のアドレスからデータを読み出す。同様に、ＮＡＮＤ型フラッシュメモリの特定のアドレスにデータを書き込む場合、メモリコントローラは、当該特定のアドレスの特性を考慮することなく、ある一定の書き込み動作を実行することで、当該特定のアドレスにデータを書き込む。

【0003】

しかしながら、ＮＡＮＤ型フラッシュメモリの各アドレスはそれぞれ異なる特性を有することがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２－２８８９８８号公報

【特許文献2】特開２０１２－２０３９５７号公報

【特許文献3】米国特許第１００５５２９４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一実施形態が解決しようとする課題は、応答性能を向上させることが可能なメモリシステムおよび不揮発性メモリを提供することである。

【課題を解決するための手段】

【0006】

一実施形態によれば、メモリシステムは、不揮発性メモリおよびコントローラを備える。前記不揮発性メモリは、メモリセルアレイと、前記メモリセルアレイ内の記憶領域を指定するアドレスの特性を示す特性情報を含む第１テーブルデータを格納するレジスタと、を含む。前記コントローラは、前記不揮発性メモリを制御する。前記不揮発性メモリは、前記コントローラから前記アドレスを示すアドレス情報を受信した場合、前記特性情報を、前記レジスタ内の前記第１テーブルデータから読み出して前記コントローラに送信する。前記コントローラは、前記不揮発性メモリから前記特性情報を受信した場合、前記受信した特性情報に基づいて、前記アドレスに対する要求に応答する応答動作を実行する。

【図面の簡単な説明】

【0007】

【図1】一実施形態に係るメモリシステムの構成例を示すブロック図。

【図2】同実施形態に係るメモリチップの構成例を示すブロック図。

【図3】同実施形態に係るメモリシステムにおける読み出し動作の説明図。

【図4】同実施形態に係る書き込み特性管理テーブルの説明図。

【図5】同実施形態に係る読み出し動作設定テーブルの説明図。

【図6】図３に示す読み出し動作のメモリコントローラ側の動作説明図。

【図7】図６に示すステップＳ６の詳細なフローチャート。

【図8】同実施形態に係るメモリシステムにおける書き込み動作の説明図。

【図9】同実施形態に係る読み出し特性管理テーブルの説明図。

【図10】同実施形態に係る書き込み動作設定テーブルの説明図。

【図11】図８に示す書き込み動作のメモリコントローラ側フローチャート。

【図12】図１１に示すステップＳ１６の処理の詳細なフローチャート。

【図13】同実施形態に係るメモリシステムにおける読み出し動作または書き込み動作の別の例の説明図。

【図14】同実施形態に係る特性管理テーブルの説明図。

【図15】同実施形態に係る動作設定テーブルの説明図。

【図16】同実施形態に係るメモリシステムにおける更新処理の説明図。

【発明を実施するための形態】

【0008】

以下、図面を参照して、実施形態を説明する。
図１は、一実施形態に係るメモリシステムの構成例を示すブロック図である。メモリシステム１は、不揮発性メモリ１０と、メモリコントローラ２０と、バッファメモリ３０と、を備える。メモリシステム１は、外部のホスト装置２に接続され、ホスト装置２からの要求に応じて各種動作を実行し得る。

【0009】

不揮発性メモリ１０は、１つまたは複数のメモリチップ１０＿０、１０＿１、１０＿２、・・・、１０＿ｎ（但し、ｎは０以上の自然数である）を含む。メモリチップ１０＿ｎは、複数のメモリセルを備え、データを不揮発に記憶する。不揮発性メモリ１０の一例は、ＮＡＮＤ型フラッシュメモリである。以下では、不揮発性メモリ１０を、ＮＡＮＤメモリ１０と称して説明する。なお、ＮＡＮＤメモリ１０の詳細な構成は後述する。

【0010】

メモリコントローラ２０は、ＮＡＮＤバスを介してＮＡＮＤメモリ１０に接続される。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従ったバスである。メモリコントローラ２０は、ホストバスを介してホスト装置２に接続される。メモリコントローラ２０は、ＮＡＮＤメモリ１０を制御する。メモリコントローラ２０は、ホスト装置２から受信した要求に応答して、ＮＡＮＤメモリ１０にアクセスする。ここで、アクセスとは、ＮＡＮＤメモリ１０からデータを読み出したり、ＮＡＮＤメモリ１０へデータを書き込んだりすることを指す。

【0011】

バッファメモリ３０は、ＮＡＮＤメモリ１０とホスト装置２との間で送受信する書き込みデータ（ライトデータ）や読み出しデータ（リードデータ）を一時的に保持する。バッファメモリ３０は、例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）やＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）等で構成される。

【0012】

ＮＡＮＤメモリ１０とメモリコントローラ２０は、例えば、これらの組み合わせにより１つの半導体装置を構成してもよい。半導体装置としては、例えば、ＳＤ^ＴＭカードを含むメモリカードである。半導体装置としては、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）等であってもよい。メモリコントローラ２０は、例えば、ＳｏＣ（ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ）等であってもよい。

【0013】

ホスト装置２は、例えば、パーソナルコンピュータ、サーバコンピュータ、モバイル機器、または車載機器等である。ホストバスは、例えば、ＳＤ^ＴＭインタフェースに従ったバスである。

【0014】

ここで、メモリコントローラ２０の構成を説明する。メモリコントローラ２０は、ＣＰＵ（ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）２１と、メモリ２２と、ホストインタフェース（ホストＩ／Ｆ）２３と、ＥＣＣ（ｅｒｒｏｒ ｃｈｅｃｋｉｎｇ ａｎｄ ｃｏｒｒｅｃｔｉｎｇ）回路２４と、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）２５と、ＲＡＭインタフェース（ＲＡＭ Ｉ／Ｆ）２６と、を備える。

【0015】

ＣＰＵ２１は、プロセッサである。ＣＰＵ２１は、メモリコントローラ２０全体の動作を制御する。
例えば、ＣＰＵ２１は、ホスト装置２から書き込み要求（ライト要求）を受信した際に、ＮＡＮＤインタフェース２５に対してライトコマンドを発行する。ライト要求は、メモリシステム１（ＮＡＮＤメモリ１０）にデータを書き込むための要求であり、書き込み対象のデータ（ユーザデータ）と、当該ユーザデータの論理アドレスとを指定する。
ＣＰＵ２１は、ホスト装置２から読み出し要求（リード要求）を受信した際に、ＮＡＮＤインタフェース２５に対してリードコマンドを発行する。リード要求は、メモリシステム１（ＮＡＮＤメモリ１０）からデータを読み出すための要求であり、読み出し対象のデータ（リードデータ）の論理アドレスを含む。
ここでは詳細な説明を省略するが、ＣＰＵ２１は消去要求（イレーズ要求）を受信した際も同様に動作する。

【0016】

また、ＣＰＵ２１は、ＮＡＮＤメモリ１０に記憶されたデータの管理、および、ＮＡＮＤメモリ１０に含まれるブロックの管理を行う。
ＮＡＮＤメモリ１０に記憶されたデータの管理は、例えば、論理アドレスそれぞれと物理アドレスそれぞれとの間の対応関係を示すマッピング情報の管理を含む。論理アドレスは、メモリシステム１の論理アドレス空間内の位置をアドレス指定するためにホスト装置２によって使用されるアドレスである。論理アドレスは、例えば、ＬＢＡ（ｌｏｇｉｃａｌ ｂｌｏｃｋ ａｄｄｒｅｓｓ）である。ＣＰＵ２１は、論理物理アドレス変換テーブル（ｌｏｇｉｃａｌ－ｔｏ－ｐｈｙｓｉｃａｌ ｔｒａｎｓｌａｔｉｏｎ ｔａｂｌｅ： Ｌ２Ｐテーブル）３０＿１を使用して、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングを管理する。また、ＮＡＮＤメモリ１０に含まれるブロックの管理は、例えば、ガベージコレクションと、不良ブロック（バッドブロック）の管理と、ウェアレベリングと、を含む。

【0017】

後述するメモリコントローラ２０の動作は、例えば、ＣＰＵ２１がＮＡＮＤメモリ１０または図示しないＲＯＭに格納されている制御プログラム（ファームウェア）をメモリ２２にロードし、当該ファームウェアを実行することによって実現されてもよいし、ハードウェアによって実現されてもよい。なお、ファームウェアは、メモリ２２ではなくバッファメモリ３０にロードされてもよい。

【0018】

メモリ２２は、例えば、ＤＲＡＭやＳＲＡＭ等の半導体メモリであり、ＣＰＵ２１の作業領域として使用される。
ホストインタフェース２３は、ホストバスを介してホスト装置２と接続され、ホスト装置２との通信を司る。ホストインタフェース２３は、ホスト装置２から受信した要求およびデータを、ＣＰＵ２１やメモリ２２、バッファメモリ３０等に転送する。ホストインタフェース２３は、ＣＰＵ２１からの要求に応答して、バッファメモリ３０に一時的に保持されたリードデータに基づくデータをホスト装置２へ送信する。

【0019】

ＥＣＣ回路２４は、ユーザデータに対してエラー訂正用のパリティ（ＥＣＣパリティ）を生成し、生成したＥＣＣパリティとユーザデータとを含む符号語を生成する。また、ＥＣＣ回路２４は、ＮＡＮＤメモリ１０から読み出されたデータに対するエラー訂正処理を実行する。

【0020】

ＣＰＵ２１は、ＥＣＣ回路２４に、ユーザデータに対する符号語を生成させ、生成された符号語をライトデータとして後述するＮＡＮＤインタフェース２５経由でＮＡＮＤメモリ１０へ書き込む。つまり、ＣＰＵ２１は、ライト要求で指定されるユーザデータに基づくライトデータを生成し、ＮＡＮＤメモリ１０へ書き込む。

【0021】

ＮＡＮＤインタフェース２５は、ＮＡＮＤバスを介してＮＡＮＤメモリ１０と接続され、ＮＡＮＤメモリ１０との通信を司る。ＮＡＮＤインタフェース２５は、ＣＰＵ２１からの要求に応答して、種々の信号をＮＡＮＤメモリ１０に送信し、かつ、ＮＡＮＤメモリ１０から種々の信号を受信する。ＮＡＮＤインタフェース２５とＮＡＮＤメモリ１０との間で送受信される種々の信号は、ライトデータやリードデータを含む。

【0022】

続いて、バッファメモリ３０が保持する各種テーブルについて説明する。バッファメモリ３０は、Ｌ２Ｐテーブル３０＿１と、読み出し動作設定テーブル３０＿２と、書き込み動作設定テーブル３０＿３とを保持する。これらテーブル３０＿１、３０＿２、３０＿３は、例えば、メモリシステム１の電源オン時にＮＡＮＤメモリ１０からバッファメモリ３０にロードされる。

【0023】

Ｌ２Ｐテーブル３０＿１は、論理アドレスそれぞれと物理アドレスそれぞれとの間のマッピングをセクタのような所定のサイズ単位で管理する。

【0024】

読み出し動作設定テーブル３０＿２は、読み出し動作を実行する設定に関する情報（設定情報）を管理し、書き込み動作設定テーブル３０＿３は、書き込み動作を実行する設定に関する情報（設定情報）を管理している。なお、読み出し動作設定テーブル３０＿２および書き込み動作設定テーブル３０＿３の詳細は後述する。

【0025】

次に、図２を参照して、メモリチップ１０＿ｎの構成について説明する。図２は、ＮＡＮＤメモリ１０内のメモリチップ１０＿ｎの構成例を示すブロック図である。メモリチップ１０＿ｎは、メモリセルアレイ１１と、入出力回路１２と、ロジック制御回路１３と、レディ／ビジー回路１４と、レジスタ群１５と、シーケンサ（または、制御回路）１６と、電圧生成回路１７と、ドライバ１８と、ロウデコーダモジュール１９と、カラムデコーダ３１と、センスアンプモジュール３２と、を備える。レジスタ群１５は、ステータスレジスタ１５Ａと、アドレスレジスタ１５Ｂと、コマンドレジスタ１５Ｃと、レジスタ１５Ｄと、を含む。

【0026】

メモリセルアレイ１１は、１つまたは複数のブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・、ＢＬＫｍ（但し、ｍは０以上の整数である）を備える。複数のブロックＢＬＫ０～ＢＬＫｍのそれぞれは、ロウおよびカラムに対応づけられた複数のメモリセルトランジスタ（以下では、単にメモリセルと称する）を含む。メモリセルは、電気的に消去およびプログラム可能な不揮発性メモリセルである。メモリセルアレイ１１は、メモリセルに電圧を印加するための複数のワード線、複数のビット線およびソース線を含む。以下では、ブロックＢＬＫｒ（但し、ｒは０以上ｍ以下の整数である）と表記した場合、ブロックＢＬＫ０～ＢＬＫｍのそれぞれを示すものとする。

【0027】

入出力回路１２およびロジック制御回路１３は、入出力端子（または、ＮＡＮＤバス）を介してメモリコントローラ２０に接続される。入出力回路１２は、メモリコントローラ２０との間で入出力端子を介して、Ｉ／Ｏ信号ＤＱを送受信する。Ｉ／Ｏ信号ＤＱは、コマンド、アドレスおよびデータ（リードデータ、ライトデータ）等を含む。

【0028】

ロジック制御回路１３は、メモリコントローラ２０から入出力端子（または、ＮＡＮＤバス）を介して、外部制御信号を受信する。外部制御信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥｎ、読み出しイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、を含む。信号名に付記された“ｎ”は、その信号がアクティブ・ローであることを示す。

【0029】

チップイネーブル信号ＣＥｎは、メモリチップ１０＿ｎの選択を可能にし、当該メモリチップ１０＿ｎを選択する際にアサートされる。コマンドラッチイネーブル信号ＣＬＥは、Ｉ／Ｏ信号ＤＱとして送信されるコマンドをコマンドレジスタ１５Ｃにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、Ｉ／Ｏ信号ＤＱとして送信されるアドレスをアドレスレジスタ１５Ｂにラッチすることを可能にする。書き込みイネーブル信号ＷＥｎは、Ｉ／Ｏ信号ＤＱとして送信されるデータ（ライトデータ）を入出力回路１２に保持することを可能にする。読み出しイネーブル信号ＲＥｎは、メモリセルアレイ１１から読み出したデータ（リードデータ）を、Ｉ／Ｏ信号ＤＱとして送信することを可能にする。ライトプロテクト信号ＷＰｎは、メモリチップ１０＿ｎに対する書き込みおよび消去を禁止する際にアサートされる。

【0030】

レディ／ビジー回路１４は、シーケンサ１６の制御の下、レディ／ビジー信号Ｒ／Ｂｎを生成する。レディ／ビジー信号Ｒ／Ｂｎは、メモリチップ１０＿ｎがレディ状態であるか、ビジー状態であるかを示す。レディ状態は、メモリコントローラ２０からの命令を受け付けることが可能な状態であることを示す。ビジー状態は、メモリコントローラ２０からの命令を受け付けることができない状態であることを示す。メモリコントローラ２０は、メモリチップ１０＿ｎからレディ／ビジー信号Ｒ／Ｂｎを受けることで、メモリチップ１０＿ｎがレディ状態であるか、ビジー状態であるかを知ることができる。

【0031】

ステータスレジスタ１５Ａは、メモリチップ１０＿ｎの動作に必要なステータス情報ＳＴＳを保持し、このステータス情報ＳＴＳをシーケンサ１６の指示に基づいて入出力回路１２に転送する。

【0032】

アドレスレジスタ１５Ｂは、入出力回路１２から転送された物理アドレスＡＤＤを保持する。物理アドレスＡＤＤは、メモリセルアレイ１１内の記憶領域を指定するロウアドレスおよびカラムアドレスを含む。ロウアドレスは、例えば、動作対象のブロックＢＬＫｒを指定するブロックアドレスと、指定されたブロック内の動作対象のワード線を指定するページアドレスと、を含む。

【0033】

コマンドレジスタ１５Ｃは、入出力回路１２から転送されたコマンドＣＭＤを保持する。コマンドＣＭＤは、例えば、シーケンサ１６に書き込み動作を命じるライトコマンドや、シーケンサ１６に読み出し動作を命じるリードコマンド、等を含む。

【0034】

レジスタ１５Ｄは、メモリセルアレイ１１からロードされた書き込み特性管理テーブル１５Ｄ＿１と読み出し特性管理テーブル１５Ｄ＿２とを保持する。これらテーブル１５Ｄ＿１、１５Ｄ＿２は、メモリシステム１の電源オン時にメモリセルアレイ１１からレジスタ１５Ｄにロードされ、電源オフ時にメモリセルアレイ１１に保存される。書き込み特性管理テーブル１５Ｄ＿１および読み出し特性管理テーブル１５Ｄ＿２の詳細は後述する。

【0035】

ステータスレジスタ１５Ａ、アドレスレジスタ１５Ｂ、コマンドレジスタ１５Ｃおよびレジスタ１５Ｄは、例えばＳＲＡＭで構成される。

【0036】

シーケンサ１６は、コマンドレジスタ１５Ｃからコマンドを受け、このコマンドに基づくシーケンスに従ってメモリチップ１０＿ｎを制御する。シーケンサ１６は、ロウデコーダモジュール１９、カラムデコーダ３１、センスアンプモジュール３２および電圧生成回路１７等を制御して、書き込み動作、読み出し動作および消去動作を実行する。具体的には、シーケンサ１６は、コマンドレジスタ１５Ｃから受信したライトコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８およびセンスアンプモジュール３２を制御して、物理アドレスＡＤＤにより指定されたメモリセルにデータを書き込む。シーケンサ１６は、コマンドレジスタ１５Ｃから受信したリードコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、カラムデコーダ３１およびセンスアンプモジュール３２を制御して、物理アドレスＡＤＤにより指定されたメモリセルからデータを読み出す。シーケンサ１６は、コマンドレジスタ１５Ｃから受信したイレーズコマンドに基づいて、ロウデコーダモジュール１９、ドライバ１８、カラムデコーダ３１およびセンスアンプモジュール３２を制御して、物理アドレスＡＤＤにより指定されたブロックに記憶されたデータを消去する。

【0037】

電圧生成回路１７は、メモリチップ１０＿ｎの外部から図示しない電源端子を介して電源電圧を受ける。電圧生成回路１７は、シーケンサ１６の制御の下、この電源電圧を用いて、書き込み動作、読み出し動作および消去動作に必要な複数の電圧を生成する。電圧生成回路１７は、生成した電圧を、メモリセルアレイ１１、ドライバ１８およびセンスアンプモジュール３２等に供給する。

【0038】

ドライバ１８は、電圧生成回路１７から複数の電圧を受ける。ドライバ１８は、電圧生成回路１７から供給された複数の電圧のうち、書き込み動作、読み出し動作および消去動作に応じて選択した複数の電圧を、複数の信号線を介してロウデコーダモジュール１９に供給する。

【0039】

ロウデコーダモジュール１９は、アドレスレジスタ１５Ｂからロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダモジュール１９は、ロウアドレスのデコード結果に基づいて、複数のブロックのいずれかを選択し、選択したブロックＢＬＫｒ内のワード線をさらに選択する。ロウデコーダモジュール１９は、選択されたブロックＢＬＫｒに、ドライバ１８から供給された複数の電圧を転送する。

【0040】

カラムデコーダ３１は、アドレスレジスタ１５Ｂからカラムアドレスを受け、このカラムアドレスをデコードする。カラムデコーダ３１は、カラムアドレスのデコード結果に基づいて、ビット線を選択する。

【0041】

センスアンプモジュール３２は、読み出し動作時には、メモリセルからビット線に読み出されたデータを検知し、増幅する。さらに、センスアンプモジュール３２は、メモリセルから読み出されたデータＤＡＴ（リードデータ）を一時的に保持し、保持したデータＤＡＴ（リードデータ）を入出力回路１２へ転送する。また、センスアンプモジュール３２は、書き込み動作時には、入出力回路１２から転送されたデータＤＡＴ（ライトデータ）を一時的に保持する。さらに、センスアンプモジュール３２は、データＤＡＴ（ライトデータ）をビット線に転送する。

【0042】

図３は、本実施形態に係るメモリシステム１において実行される読み出し動作の概要を説明するための図である。
まず、メモリコントローラ２０は、ホスト装置２からリード要求を受信すると、バッファメモリ３０に格納されたＬ２Ｐテーブル３０＿１を用いて、受信したリード要求に含まれる論理アドレスを物理アドレスＡＤＤに変換する。その後、メモリコントローラ２０は、Ｌ２Ｐテーブル３０＿１を用いて得られた物理アドレスＡＤＤ（つまり、リードデータの格納位置を示す物理アドレスＡＤＤ）をアドレス情報としてＮＡＮＤメモリ１０に送信する。この時、メモリコントローラ２０は、ホスト装置２から受信したリード要求に応じたリードコマンドを発行し、当該リードコマンドをアドレス情報と共に、ＮＡＮＤメモリ１０に送信してもよい。

【0043】

ＮＡＮＤメモリ１０は、メモリコントローラ２０からアドレス情報を受信すると、レジスタ１５Ｄに格納された書き込み特性管理テーブル１５Ｄ＿１を用いて、受信したアドレス情報に対応する書き込み特性情報を特定し、特定した書き込み特性情報をメモリコントローラ２０に送信する。

【0044】

ここで、図４を参照して、レジスタ１５Ｄに格納される書き込み特性管理テーブル１５Ｄ＿１について説明する。図４は、書き込み特性管理テーブル１５Ｄ＿１の一例を示す。書き込み特性管理テーブル１５Ｄ＿１は、ＮＡＮＤメモリ１０の各アドレスの特性であって、データの書き込みに関する特性を管理する。図４に示すように、書き込み特性管理テーブル１５Ｄ＿１においては、アドレス情報と、書き込み特性情報とが対応づけられている。アドレス情報は、ＮＡＮＤメモリ１０に含まれるメモリセルを指定する物理アドレスＡＤＤ（例えば、物理アドレスＡＤＤ１、ＡＤＤ２、ＡＤＤ３、等）を示す。書き込み特性情報は、書き込み特性ＣＨＡ＿Ｗ（例えば、書き込み特性ＣＨＡ＿Ｗ１、ＣＨＡ＿Ｗ２、ＣＨＡ＿Ｗ３、等）を示し、対応づけられたアドレス情報（物理アドレスＡＤＤ）により指定されるメモリセルへのデータの書き込みに必要とした動作内容に関する情報を示す。例えば、書き込み特性情報は、対応づけられたアドレス情報（物理アドレスＡＤＤ）により指定されるメモリセルにデータを書き込んだ時の書き込み電圧の印加回数を、書き込み特性ＣＨＡ＿Ｗとして示す。

【0045】

再度、図３の説明に戻る。メモリコントローラ２０は、ＮＡＮＤメモリ１０から書き込み特性情報を受信すると、バッファメモリ３０に格納された読み出し動作設定テーブル３０＿２を用いて、受信した書き込み特性情報に対応する読み出し動作設定情報を特定し、特定した読み出し動作設定情報に基づく読み出し動作を実行する。詳細については後述するが、メモリコントローラ２０は、少なくとも、ホスト装置２から受信したリード要求に応じたリードコマンドと、リードデータの格納位置を示す物理アドレスＡＤＤとをＮＡＮＤメモリ１０に送信し、必要に応じて、特定した読み出し動作設定情報に基づくコマンドをＮＡＮＤメモリ１０にさらに送信する。

【0046】

ここで、図５を参照して、バッファメモリ３０に格納される読み出し動作設定テーブル３０＿２について説明する。図５は、バッファメモリ３０に格納される読み出し動作設定テーブル３０＿２の一例を示す。図５に示すように、読み出し動作設定テーブル３０＿２においては、書き込み特性情報と、読み出し動作設定情報とが対応づけられている。読み出し動作設定情報は、読み出し動作設定ＯＰＥ＿Ｒ（例えば、読み出し動作設定ＯＰＥ＿Ｒ１、ＯＰＥ＿Ｒ２、ＯＰＥ＿Ｒ３、等）を示し、対応づけられた書き込み特性情報により示される書き込み特性ＣＨＡ＿Ｗを有したアドレスのメモリセルからデータを読み出す動作を実行する設定に関する情報を示す。

【0047】

例えば、読み出し動作設定情報は、対応づけられた書き込み特性情報により示される書き込み特性ＣＨＡ＿Ｗを有したアドレスのメモリセルからデータを読み出す時の最適な読み出し電圧値を、読み出し動作設定ＯＰＥ＿Ｒとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したリード要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適な読み出し電圧値を用いた読み出し動作を実行することが可能である。なお、本実施形態の読み出し動作において最適とは、例えば、エラー訂正、時間、及び消費電力に対して望ましい結果が得られることを意味する。具体的には、例えば、最適な読み出し電圧は、読み出されたリードデータに対するＥＣＣ回路２４によるエラー訂正が最も少ない読み出し電圧である。また、最適な読み出し電圧は、読み出し動作が完了するまでにかかる時間が最も短い読み出し電圧であっても良い。最適な読み出し電圧は、読み出し動作における消費電力が最も少ない読み出し電圧であっても良い。すなわち、条件に対して望ましい結果が得られる場合を最適とする。

【0048】

例えば、読み出し動作設定情報は、対応づけられた書き込み特性情報により示される書き込み特性ＣＨＡ＿Ｗを有したアドレスのメモリセルからデータを読み出すために補助機能を使用するかどうか、および使用する場合の最適な補助機能を、読み出し動作設定ＯＰＥ＿Ｒとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したリード要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適な補助機能を用いた読み出し動作（例えば、ＤＬＡ（ｄｉｒｅｃｔ ｌｏｏｋ ａｈｅａｄ）読み出し動作、等）を必要に応じて実行することが可能である。ＤＬＡ読み出し動作とは、選択されたワード線の隣接ワード線に接続されたメモリセルからのリード結果に基づいて読み出し電圧値を変化させ、選択されたワード線に接続されたメモリセルの読み出しを行う読み出し動作である。

【0049】

例えば、読み出し動作設定情報は、対応づけられた書き込み特性情報により示される書き込み特性ＣＨＡ＿Ｗを有したアドレスのメモリセルからデータを読み出すために使用される最適な機能を、読み出し動作設定ＯＰＥ＿Ｒとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したリード要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適な機能を用いた読み出し動作（例えば、軟判定読み出し動作（ｓｏｆｔ ｂｉｔ ｒｅａｄ）、Ｏｎ－ｃｈｉｐ Ｔｒａｃｋｉｎｇ Ｒｅａｄ（Ｏｎ－ｃｈｉｐ Ｖｔｈ Ｔｒａｃｋｉｎｇ Ｒｅａｄ）等）を実行することが可能である。Ｏｎ－ｃｈｉｐ Ｔｒａｃｋｉｎｇ Ｒｅａｄとは、メモリコントローラからの制御に依らずに不揮発性メモリ内で実行される読み出し動作である。

【0050】

再度、図３の説明に戻る。ＮＡＮＤメモリ１０は、メモリコントローラ２０から少なくともリードコマンドおよび物理アドレスＡＤＤを受信すると、受信した物理アドレスＡＤＤにより指定されるメモリセルに格納されたデータ（リードデータ）を読み出し、当該リードデータをメモリコントローラ２０に送信する。

【0051】

メモリコントローラ２０は、ＮＡＮＤメモリ１０からリードデータを受信すると、受信したリードデータ（より詳しくは、受信したリードデータに基づくデータ）をホスト装置２に送信し、一連の読み出し動作を終了させる。

【0052】

図６は、図３に示した一連の読み出し動作のうち、メモリコントローラ２０側で実行される動作をより詳細に説明するためのフローチャートである。
まず、ホストインタフェース２３は、ホスト装置２からリード要求を受信する（ステップＳ１）。受信されたリード要求は、ホストインタフェース２３からＣＰＵ２１に転送される。

【0053】

ＣＰＵ２１は、ホストインタフェース２３から転送されて来るリード要求を受けると、バッファメモリ３０に格納されたＬ２Ｐテーブル３０＿１を用いて、当該リード要求に含まれる論理アドレスを物理アドレスに変換し、リードデータの格納位置を示す物理アドレスＡＤＤを特定する（ステップＳ２）。リードデータの格納位置を示す物理アドレスＡＤＤは、アドレス情報として、ＣＰＵ２１からＮＡＮＤインタフェース２５に転送される。

【0054】

ＮＡＮＤインタフェース２５は、ＣＰＵ２１から転送されて来るアドレス情報を受けると、当該アドレス情報をＮＡＮＤメモリ１０に送信し（ステップＳ３）、当該アドレス情報に対応する書き込み特性情報をＮＡＮＤメモリ１０から受信する（ステップＳ４）。受信された書き込み特性情報は、ＮＡＮＤインタフェース２５からＣＰＵ２１に転送される。

【0055】

ＣＰＵ２１は、ＮＡＮＤインタフェース２５から転送されて来る書き込み特性情報を受けると、バッファメモリ３０に格納された読み出し動作設定テーブル３０＿２を用いて、当該書き込み特性情報に対応する読み出し動作設定情報を特定する（ステップＳ５）。その後、ＣＰＵ２１は、特定した読み出し動作設定情報に基づく読み出し動作を実行し、リードデータをＮＡＮＤメモリ１０から読み出す（ステップＳ６）。なお、ステップＳ６の処理は後述でさらに詳しく説明する。

【0056】

しかる後、ＣＰＵ２１は、ＮＡＮＤメモリ１０から読み出されたリードデータに対するエラー訂正処理をＥＣＣ回路２４に実行させ、エラー訂正処理が実行されたリードデータをホストインタフェース２３経由でホスト装置２へ送信する（ステップＳ７）。つまり、メモリコントローラ２０は、ＮＡＮＤメモリ１０から読み出されたリードデータに基づくデータをホスト装置２へ送信する。

【0057】

図７は、図６に示したステップＳ６の処理をより詳しく説明するためのフローチャートである。
まず、ＣＰＵ２１は、ステップＳ５の処理で特定した読み出し動作設定情報により示される読み出し動作設定ＯＰＥ＿Ｒが、デフォルトの読み出し動作設定（以下では、読み出しデフォルト設定と称する）と同じであるか否かを判定する（ステップＳ６－１）。

【0058】

ステップＳ６－１の処理において、読み出し動作設定ＯＰＥ＿Ｒが読み出しデフォルト設定と同じであると判定された場合（ステップＳ６－１のＹｅｓ）、ＣＰＵ２１は、ステップＳ２の処理で特定した物理アドレスＡＤＤにより指定されるメモリセルに対する読み出し動作を実行するために、読み出し動作設定の変更は必要ないと判断する。ＣＰＵ２１は、ホスト装置２から受信したリード要求に応じたリードコマンドを発行し、当該リードコマンドと、リードデータの格納位置を示す物理アドレスＡＤＤとを、ＮＡＮＤインタフェース２５を介してＮＡＮＤメモリ１０に送信し（ステップＳ６－２）、後述するステップＳ６－５の処理に進む。

【0059】

一方、ステップＳ６－１の処理において、読み出し動作設定ＯＰＥ＿Ｒが読み出しデフォルト設定と異なると判定された場合（ステップＳ６－１のＮｏ）、ＣＰＵ２１は、ステップＳ２の処理で特定した物理アドレスＡＤＤにより指定されるメモリセルに対する読み出し動作を実行するために、読み出し動作設定の変更が必要であると判断する。ＣＰＵ２１は、読み出し動作設定を、読み出しデフォルト設定から読み出し動作設定ＯＰＥ＿Ｒに変更するコマンド（変更コマンド）を発行する（ステップＳ６－３）。

【0060】

その後、ＣＰＵ２１は、ホスト装置２から受信したリード要求に応じたリードコマンドを発行し、当該リードコマンドと、リードデータの格納位置を示す物理アドレスＡＤＤと、ステップＳ６－３の処理において発行した変更コマンドとを、ＮＡＮＤインタフェース２５を介してＮＡＮＤメモリ１０に送信する（ステップＳ６－４）。しかる後、ＮＡＮＤインタフェース２５は、ＮＡＮＤメモリ１０からリードデータを受信し、受信したリードデータをホストインタフェース２３に転送し（ステップＳ６－５）、ステップＳ７の処理に進む。

【0061】

以上説明したように、ＮＡＮＤメモリ１０のレジスタ１５Ｄが書き込み特性管理テーブル１５Ｄ＿１を保持し、メモリコントローラ２０のバッファメモリ３０が読み出し動作設定テーブル３０＿２を保持することにより、メモリシステム１は、リードデータの格納位置を示す物理アドレスＡＤＤの書き込み特性ＣＨＡ＿Ｗを特定し、当該書き込み特性ＣＨＡ＿Ｗに基づいて、当該物理アドレスＡＤＤにより指定されるメモリセルにとって最適な読み出し動作設定ＯＰＥ＿Ｒ（例えば、最適な読み出し電圧値、最適な補助機能、最適な機能、等）を特定、適用することが可能である。これによれば、メモリシステム１は、リードデータの格納位置を示す物理アドレスＡＤＤにより指定されるメモリセルにとって最適な読み出し動作設定ＯＰＥ＿Ｒ（例えば、最適な読み出し電圧値、最適な補助機能、最適な機能、等）で読み出し動作を実行することができるため、データの読み出し精度および読み出し速度を向上させることが可能である。

【0062】

また、書き込み特性管理テーブル１５Ｄ＿１は、ＮＡＮＤメモリ１０内のレジスタ１５Ｄに保持されているため、ＮＡＮＤメモリ１０は、メモリコントローラ２０から受信したアドレス情報（物理アドレスＡＤＤ）に対応する書き込み特性情報（書き込み特性ＣＨＡ＿Ｗ）を短時間のうちに特定し、当該書き込み特性情報をメモリコントローラ２０に短時間で送信することが可能である。

【0063】

さらに、以上説明した読み出し動作においては、リードデータの格納位置を示す物理アドレスＡＤＤの書き込み特性ＣＨＡ＿Ｗに基づいて、当該物理アドレスＡＤＤにより指定されるメモリセルにとって最適な読み出し動作設定ＯＰＥ＿Ｒ（例えば、最適な読み出し電圧値、最適な補助機能、最適な機能、等）を特定するため、メモリシステム１は、当該リードデータの初回の読み出し時から、最適な読み出し動作設定ＯＰＥ＿Ｒ（例えば、最適な読み出し電圧値、最適な補助機能、最適な機能、等）で当該リードデータを読み出すことが可能である。

【0064】

また、以上説明したように、メモリコントローラ２０は、ＮＡＮＤメモリ１０から受信した書き込み特性情報（書き込み特性ＣＨＡ＿Ｗ）に基づいて読み出し動作設定ＯＰＥ＿Ｒを特定、適用すればよく、メモリコントローラ２０が読み出し動作設定ＯＰＥ＿Ｒに対し具体的にどのような読み出し動作を対応させるかは、メモリコントローラ２０側で決めることができるため、メモリコントローラ２０に動作選択の自由度を持たせることが可能である。

【0065】

次に、図８を参照して、本実施形態に係るメモリシステム１において実行される書き込み動作の概要を説明する。図８は、本実施形態に係るメモリシステム１において実行される書き込み動作の概要を説明するための図である。
まず、メモリコントローラ２０は、ホスト装置２からライト要求を受信すると、バッファメモリ３０に格納されたＬ２Ｐテーブル３０＿１を用いて、受信したライト要求に含まれる論理アドレスを物理アドレスＡＤＤに変換する。その後、メモリコントローラ２０は、Ｌ２Ｐテーブル３０＿１を用いて得られた物理アドレスＡＤＤ（つまり、ライトデータの格納先を示す物理アドレスＡＤＤ）をアドレス情報としてＮＡＮＤメモリ１０に送信する。この時、メモリコントローラ２０は、ホスト装置２から受信したライト要求に応じたライトコマンドを発行し、当該ライトコマンドをアドレス情報と共に、ＮＡＮＤメモリ１０に送信してもよい。

【0066】

ＮＡＮＤメモリ１０は、メモリコントローラ２０からアドレス情報を受信すると、レジスタ１５Ｄに格納された読み出し特性管理テーブル１５Ｄ＿２を用いて、受信したアドレス情報に対応する読み出し特性情報を特定し、特定した読み出し特性情報をメモリコントローラ２０に送信する。

【0067】

ここで、図９を参照して、レジスタ１５Ｄに格納される読み出し特性管理テーブル１５Ｄ＿２について説明する。図９は、読み出し特性管理テーブル１５Ｄ＿２の一例を示す。読み出し特性管理テーブル１５Ｄ＿２は、ＮＡＮＤメモリ１０の各アドレスの特性であって、データの読み出しに関する特性を管理する。図９に示すように、読み出し特性管理テーブル１５Ｄ＿２においては、アドレス情報と、読み出し特性情報とが対応づけられている。アドレス情報は、ＮＡＮＤメモリ１０に含まれるメモリセルを指定する物理アドレスＡＤＤ（例えば、物理アドレスＡＤＤ１、ＡＤＤ２、ＡＤＤ３、等）を示す。読み出し特性情報は、読み出し特性ＣＨＡ＿Ｒ（例えば、読み出し特性ＣＨＡ＿Ｒ１、ＣＨＡ＿Ｒ２、ＣＨＡ＿Ｒ３、等）を示し、対応づけられたアドレス情報（物理アドレスＡＤＤ）により指定されるメモリセルからデータを読み出す時に必要とした動作内容に関する情報を示す。例えば、読み出し特性情報は、対応づけられたアドレス情報（物理アドレスＡＤＤ）により指定されるメモリセルからデータが読み出された時の読み出し電圧値を、読み出し特性ＣＨＡ＿Ｒとして示す。

【0068】

再度、図８の説明に戻る。メモリコントローラ２０は、ＮＡＮＤメモリ１０から読み出し特性情報を受信すると、バッファメモリ３０に格納された書き込み動作設定テーブル３０＿３を用いて、受信した読み出し特性情報に対応する書き込み動作設定情報を特定し、特定した書き込み動作設定情報に基づく書き込み動作を実行する。より詳しくは、メモリコントローラ２０は、少なくとも、ホスト装置２から受信したライト要求に応じたライトコマンドと、当該ライト要求に基づくライトデータと、当該ライトデータの格納先を示す物理アドレスＡＤＤとをＮＡＮＤメモリ１０に送信し、必要に応じて、特定した書き込み動作設定情報に基づくコマンドをＮＡＮＤメモリ１０にさらに送信する。

【0069】

ここで、図１０を参照して、バッファメモリ３０に格納される書き込み動作設定テーブル３０＿３について説明する。図１０は、バッファメモリ３０に格納される書き込み動作設定テーブル３０＿３の一例を示す。図１０に示すように、書き込み動作設定テーブル３０＿３においては、読み出し特性情報と、書き込み動作設定情報とが対応づけられている。書き込み動作設定情報は、書き込み動作設定ＯＰＥ＿Ｗ（例えば、書き込み動作設定ＯＰＥ＿Ｗ１、ＯＰＥ＿Ｗ２、ＯＰＥ＿Ｗ３、等）を示し、対応づけられた読み出し特性情報により示される読み出し特性ＣＨＡ＿Ｒを有したアドレスのメモリセルにデータを書き込む動作を実行する設定に関する情報を示す。

【0070】

例えば、書き込み動作設定情報は、対応づけられた読み出し特性情報により示される読み出し特性ＣＨＡ＿Ｒを有したアドレスのメモリセルと接続したワード線に印加されるプログラム電圧の最適な上昇値ΔＶＰＧＭ（昇圧値、昇圧間隔）を、書き込み動作設定ＯＰＥ＿Ｗとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したライト要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適な上昇値ΔＶＰＧＭを用いた書き込み動作を実行することが可能である。なお、本実施形態の書き込み動作において最適とは、例えば、時間、消費電力、及びメモリセルへのダメージに対して望ましい結果が得られることを意味する。具体的には、例えば、最適な上昇値ΔＶＰＧＭは、書き込み動作が完了するまでにかかる時間が最も短い上昇値ΔＶＰＧＭであっても良い。また、最適な上昇値ΔＶＰＧＭは、書き込み動作における消費電力が最も少ない上昇値ΔＶＰＧＭであっても良い。最適な上昇値ΔＶＰＧＭは、メモリセルへのダメージが最も少ない上昇値ΔＶＰＧＭであっても良い。すなわち、条件に対して望ましい結果が得られる場合を最適とする。後述する最適な書き込みループ回数についても同様である。

【0071】

例えば、書き込み動作設定情報は、対応づけられた読み出し特性情報により示される読み出し特性ＣＨＡ＿Ｒを有したアドレスのメモリセルと接続したワード線に印加されるプログラム電圧の最適な最大値を、書き込み動作設定ＯＰＥ＿Ｗとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したライト要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適なプログラム電圧の最大値を用いた書き込み動作を実行することが可能である。

【0072】

例えば、書き込み動作設定情報は、対応づけられた読み出し特性情報により示される読み出し特性ＣＨＡ＿Ｒを有したアドレスのメモリセルにデータを書き込む時の書き込みループ回数の最適な最大値を、書き込み動作設定ＯＰＥ＿Ｗとして示す。これによれば、メモリコントローラ２０は、ホスト装置２から受信したライト要求に含まれる論理アドレスに対応した物理アドレスＡＤＤにより指定されるメモリセルにとって最適な書き込みループ回数の最大値を用いた書き込み動作を実行することが可能である。

【0073】

再度、図８の説明に戻る。ＮＡＮＤメモリ１０は、メモリコントローラ２０から少なくともライトコマンド、ライトデータおよび物理アドレスＡＤＤを受信すると、受信した物理アドレスＡＤＤにより指定されるメモリセルにライトデータを書き込み、一連の書き込み動作を終了させる。

【0074】

図１１は、図８に示した一連の書き込み動作のうち、メモリコントローラ２０側で実行される動作をより詳細に説明するためのフローチャートである。
まず、ホストインタフェース２３は、ホスト装置２からライト要求を受信する（ステップＳ１１）。受信されたライト要求は、ホストインタフェース２３からＣＰＵ２１に転送される。

【0075】

ＣＰＵ２１は、ホストインタフェース２３から転送されて来るライト要求を受けると、バッファメモリ３０に格納されたＬ２Ｐテーブル３０＿１を用いて、当該ライト要求に含まれる論理アドレスを物理アドレスに変換し、当該ライト要求に基づくライトデータの格納先を示す物理アドレスＡＤＤを特定する（ステップＳ１２）。ライトデータの格納先を示す物理アドレスＡＤＤは、アドレス情報として、ＣＰＵ２１からＮＡＮＤインタフェース２５に転送される。

【0076】

ＮＡＮＤインタフェース２５は、ＣＰＵ２１から転送されて来るアドレス情報を受けると、当該アドレス情報をＮＡＮＤメモリ１０に送信し（ステップＳ１３）、当該アドレス情報に対応する読み出し特性情報をＮＡＮＤメモリ１０から受信する（ステップＳ１４）。受信された読み出し特性情報は、ＮＡＮＤインタフェース２５からＣＰＵ２１に転送される。

【0077】

ＣＰＵ２１は、ＮＡＮＤインタフェース２５から転送されて来る読み出し特性情報を受けると、バッファメモリ３０に格納された書き込み動作設定テーブル３０＿３を用いて、当該読み出し特性情報に対応する書き込み動作設定情報を特定する（ステップＳ１５）。しかる後、ＣＰＵ２１は、特定した書き込み動作設定情報に基づく書き込み動作を実行し、ライトデータをＮＡＮＤメモリ１０に書き込み（ステップＳ１６）、一連の書き込み動作を終了させる。

【0078】

ここで、図１２を参照して、図１１に示したステップＳ１６の処理をより詳しく説明する。図１２は、図１１に示したステップＳ１６の処理をより詳しく説明するためのフローチャートである。
まず、ＣＰＵ２１は、ステップＳ１５の処理で特定した書き込み動作設定情報により示される書き込み動作設定ＯＰＥ＿Ｗが、デフォルトの書き込み動作設定（以下では、書き込みデフォルト設定と称する）と同じであるか否かを判定する（ステップＳ１６－１）。

【0079】

ステップＳ１６－１の処理において、書き込み動作設定ＯＰＥ＿Ｗが書き込みデフォルト設定と同じであると判定された場合（ステップＳ１６－１のＹｅｓ）、ＣＰＵ２１は、ステップＳ１２の処理で特定した物理アドレスＡＤＤにより指定されるメモリセルに対する書き込み動作を実行するために、書き込み動作設定の変更は必要ないと判断する。ＣＰＵ２１は、ホスト装置２から受信したライト要求に応じたライトコマンドを発行し、当該ライトコマンドと、当該ライト要求に基づくライトデータと、当該ライトデータの格納先を示す物理アドレスＡＤＤとを、ＮＡＮＤインタフェース２５を介してＮＡＮＤメモリ１０に送信し（ステップＳ１６－２）、一連の書き込み動作を終了させる。

【0080】

一方、ステップＳ１６－１の処理において、書き込み動作設定ＯＰＥ＿Ｗが書き込みデフォルト設定と異なると判定された場合（ステップＳ１６－１のＮｏ）、ＣＰＵ２１は、ステップＳ１２の処理で特定した物理アドレスＡＤＤにより指定されるメモリセルに対する書き込み動作を実行するために、書き込み動作設定の変更が必要であると判断する。ＣＰＵ２１は、書き込み動作設定を、書き込みデフォルト設定から書き込み動作設定ＯＰＥ＿Ｗに変更するコマンド（変更コマンド）を発行する（ステップＳ１６－３）。

【0081】

しかる後、ＣＰＵ２１は、ホスト装置２から受信したライト要求に応じたライトコマンドを発行し、当該ライトコマンドと、当該ライト要求に基づくライトデータと、当該ライトデータの格納先を示す物理アドレスＡＤＤと、ステップＳ１６－３の処理において発行した変更コマンドとを、ＮＡＮＤインタフェース２５を介してＮＡＮＤメモリ１０に送信し（ステップＳ１６－４）、一連の書き込み動作を終了させる。

【0082】

以上説明したように、ＮＡＮＤメモリ１０のレジスタ１５Ｄが読み出し特性管理テーブル１５Ｄ＿２を保持し、メモリコントローラ２０のバッファメモリ３０が書き込み動作設定テーブル３０＿３を保持することにより、メモリシステム１は、ライトデータの格納先を示す物理アドレスＡＤＤの読み出し特性ＣＨＡ＿Ｒを特定し、当該読み出し特性ＣＨＡ＿Ｒに基づいて、当該物理アドレスＡＤＤにより指定されるメモリセルにとって最適な書き込み動作設定ＯＰＥ＿Ｗ（例えば、最適な上昇値ΔＶＰＧＭ、最適なプログラム電圧の最大値、最適な書き込みループ回数の最大値、等）を特定、適用することが可能である。これによれば、メモリシステム１は、ライトデータの格納先を示す物理アドレスＡＤＤにより指定されるメモリセルにとって最適な書き込み動作設定ＯＰＥ＿Ｗ（例えば、最適な上昇値ΔＶＰＧＭ、最適なプログラム電圧の最大値、最適な書き込みループ回数の最大値、等）で書き込み動作を実行することができるため、データの書き込み精度および書き込み速度を向上させることが可能である。

【0083】

また、読み出し特性管理テーブル１５Ｄ＿２は、ＮＡＮＤメモリ１０内のレジスタ１５Ｄに保持されているため、ＮＡＮＤメモリ１０は、メモリコントローラ２０から受信したアドレス情報（物理アドレスＡＤＤ）に対応する読み出し特性情報（読み出し特性ＣＨＡ＿Ｒ）を短時間のうちに特定し、当該読み出し特性情報をメモリコントローラ２０に短時間で送信することが可能である。

【0084】

また、以上説明したように、メモリコントローラ２０は、ＮＡＮＤメモリ１０から受信した読み出し特性情報（読み出し特性ＣＨＡ＿Ｒ）に基づき書き込み動作設定ＯＰＥ＿Ｗを特定、適用すればよく、メモリコントローラ２０が書き込み動作設定ＯＰＥ＿Ｗに対し具体的にどのような書き込み動作を対応させるかは、メモリコントローラ２０側で決めることができるため、メモリコントローラ２０に動作選択の自由度を持たせることが可能である。

【0085】

以上説明した実施形態では、メモリシステム１が、アドレス毎に、書き込み特性ＣＨＡ＿Ｗと読み出し特性ＣＨＡ＿Ｒという２つの特性を管理し、読み出し動作を実行する際に書き込み特性ＣＨＡ＿Ｗを用いて読み出し動作設定ＯＰＥ＿Ｒを特定し、書き込み動作を実行する際に読み出し特性ＣＨＡ＿Ｒを用いて書き込み動作設定ＯＰＥ＿Ｗを特定する場合について説明した。しかしながら、メモリシステム１は、アドレス毎に１つの特性を管理し、読み出し動作を実行する際に当該１つの特性を用いて読み出し動作設定ＯＰＥ＿Ｒを特定し、書き込み動作を実行する際に当該１つの特性を用いて書き込み動作設定ＯＰＥ＿Ｗを特定してもよい。以下では、このような場合について具体的に説明する。

【0086】

図１３は、本実施形態に係るメモリシステム１において実行される読み出し動作または書き込み動作の別の例の概要を説明するための図である。本例においては、図１３に示すように、ＮＡＮＤメモリ１０のレジスタ１５Ｄには特性管理テーブル１５Ｄ＿３が格納され、バッファメモリ３０には動作設定テーブル３０＿４が格納される。

【0087】

図１４は、ＮＡＮＤメモリ１０のレジスタ１５Ｄに格納される特性管理テーブル１５Ｄ＿３の一例を示す。特性管理テーブル１５Ｄ＿３は、ＮＡＮＤメモリ１０の各アドレスの特性を管理し、書き込み特性管理テーブル１５Ｄ＿１や読み出し特性管理テーブル１５Ｄ＿２と同様に、メモリシステム１の電源オン時にメモリセルアレイ１１からレジスタ１５Ｄにロードされる。図１４に示すように、特性管理テーブル１５Ｄ＿３においては、アドレス情報と、特性情報とが対応づけられている。アドレス情報は、ＮＡＮＤメモリ１０に含まれるメモリセルを指定する物理アドレスＡＤＤ（例えば、物理アドレスＡＤＤ１、ＡＤＤ２、ＡＤＤ３、等）を示す。特性情報は、アドレス特性ＣＨＡ（例えば、アドレス特性ＣＨＡ＿１、ＣＨＡ＿２、ＣＨＡ＿３、等）として、対応づけられたアドレス情報（物理アドレスＡＤＤ）により指定されるメモリセルの特性に関する情報を示す。

【0088】

図１５は、バッファメモリ３０に格納される動作設定テーブル３０＿４の一例を示す。図１５に示すように、動作設定テーブル３０＿４においては、特性情報と、読み出し動作設定情報と、書き込み動作設定情報とが対応づけられている。

【0089】

読み出し動作設定情報は、図５に示した読み出し動作設定テーブル３０＿２と同様に、読み出し動作設定ＯＰＥ＿Ｒ（例えば、読み出し動作設定ＯＰＥ＿Ｒ１、ＯＰＥ＿Ｒ２、ＯＰＥ＿Ｒ３、等）を示し、対応づけられた特性情報により示されるアドレス特性ＣＨＡを有したアドレスのメモリセルからデータを読み出す動作を実行する設定に関する情報を示す。例えば、読み出し動作設定情報は、対応づけられた特性情報により示されるアドレス特性ＣＨＡを有したアドレスのメモリセルからデータを読み出す時の最適な読み出し電圧値を、読み出し動作設定ＯＰＥ＿Ｒとして示す。

【0090】

書き込み動作設定情報は、図１０に示した書き込み動作設定テーブル３０＿３と同様に、書き込み動作設定ＯＰＥ＿Ｗ（例えば、書き込み動作設定ＯＰＥ＿Ｗ１、ＯＰＥ＿Ｗ２、ＯＰＥ＿Ｗ３、等）を示し、対応づけられた特性情報により示されるアドレス特性ＣＨＡを有したアドレスのメモリセルにデータを書き込む動作を実行する設定に関する情報を示す。例えば、書き込み動作設定情報は、対応づけられた特性情報により示されるアドレス特性ＣＨＡを有したアドレスのメモリセルと接続したワード線に印加されるプログラム電圧の最適な上昇値ΔＶＰＧＭを、書き込み動作設定ＯＰＥ＿Ｗとして示す。

【0091】

図１３の説明に戻る。まず、メモリコントローラ２０は、ホスト装置２からリード要求またはライト要求を受信すると、バッファメモリ３０に格納されたＬ２Ｐテーブル３０＿１を用いて、受信したリード要求またはライト要求に含まれる論理アドレスを物理アドレスＡＤＤに変換する。その後、メモリコントローラ２０は、Ｌ２Ｐテーブル３０＿１を用いて得られた物理アドレスＡＤＤ（つまり、リードデータの格納位置を示す物理アドレスＡＤＤ）をアドレス情報としてＮＡＮＤメモリ１０に送信する。

【0092】

ＮＡＮＤメモリ１０は、メモリコントローラ２０からアドレス情報を受信すると、レジスタ１５Ｄに格納された特性管理テーブル１５Ｄ＿３を用いて、受信したアドレス情報に対応する特性情報を特定し、特定した特性情報をメモリコントローラ２０に送信する。

【0093】

メモリコントローラ２０は、ホスト装置２からのリード要求に伴いＮＡＮＤメモリ１０に送信したアドレス情報への応答として、上記した特性情報を受信すると、バッファメモリ３０に格納された動作設定テーブル３０＿４を用いて、受信した特性情報に対応する読み出し動作設定情報を特定し、特定した読み出し動作設定情報に基づく読み出し動作を実行する。一方、メモリコントローラ２０は、ホスト装置２からのライト要求に伴うＮＡＮＤメモリ１０に送信したアドレス情報への応答として、上記した特性情報を受信すると、バッファメモリ３０に格納された動作設定テーブル３０＿４を用いて、受信した特性情報に対応する書き込み動作設定情報を特定し、特定した書き込み動作設定情報に基づく書き込み動作を実行する。

【0094】

以上説明したように、ＮＡＮＤメモリ１０のレジスタ１５Ｄが特性管理テーブル１５Ｄ＿３を保持し、メモリコントローラ２０のバッファメモリ３０が動作設定テーブル３０＿４を保持することにより、メモリシステム１は、書き込み特性と読み出し特性といった２つの特性を管理しなくても、図３に示した読み出し動作や図８に示した書き込み動作と同様な動作を実行することが可能である。つまり、メモリシステム１は、ホスト装置２からリード要求を受信した場合には、リードデータの格納位置を示す物理アドレスＡＤＤのアドレス特性ＣＨＡを特定し、当該アドレス特性ＣＨＡに基づいて、リードデータの格納位置を示す物理アドレスＡＤＤにより指定されるメモリセルにとって最適な読み出し動作設定ＯＰＥ＿Ｒ（例えば、最適な読み出し電圧値、最適な補助機能、最適な機能、等）を特定、適用することが可能であり、データの読み出し精度および読み出し速度を向上させることが可能である。また、メモリシステム１は、ホスト装置２からライト要求を受信した場合には、ライトデータの格納先を示す物理アドレスＡＤＤのアドレス特性ＣＨＡを特定し、当該アドレス特性ＣＨＡに基づいて、ライトデータの格納先を示す物理アドレスＡＤＤにより指定されるメモリセルにとって最適な書き込み動作設定ＯＰＥ＿Ｗ（例えば、最適な上昇値ΔＶＰＧＭ、最適なプログラム電圧の最大値、最適な書き込みループ回数の最大値、等）を特定、適用することが可能であり、データの書き込み精度および書き込み速度を向上させることが可能である。

【0095】

また、特性管理テーブル１５Ｄ＿３は、ＮＡＮＤメモリ１０内のレジスタ１５Ｄに保持されているため、ＮＡＮＤメモリ１０は、メモリコントローラ２０から受信したアドレス情報（物理アドレスＡＤＤ）に対応する特性情報（アドレス特性ＣＨＡ）を短時間のうちに特定し、当該特性情報をメモリコントローラ２０に短時間で送信することが可能である。

【0096】

次に、図１６を参照して、特性管理テーブル１５Ｄ＿３を更新する更新処理について説明する。
図１３に示した一連の動作によれば、各アドレスのアドレス特性ＣＨＡに対応した読み出し動作設定ＯＰＥ＿Ｒを特定し、当該読み出し動作設定ＯＰＥ＿Ｒに基づき最適な読み出し動作を実行することが可能であるが、読み出し動作が最適であったかどうかは、当該読み出し動作を実行した後に判明するため、当該読み出し動作が最適な読み出し動作になっていないことも考えられる。

【0097】

読み出し動作が最適な読み出し動作になっていたか否かは、例えば、ＥＣＣ回路２４によるエラー訂正処理によりエラーが検出され、読み出し電圧値が調整されたか否かに基づいて判定することができる。なお、読み出し動作が最適な読み出し動作になっていたか否かを判定する方法は、この判定方法に限定されない。メモリコントローラ２０（メモリシステム１）は、ＥＣＣ回路２４によるエラー訂正処理によりエラーが検出された場合、読み出し電圧値を調整して繰り返し読み出し動作を実行する。このため、メモリコントローラ２０（メモリシステム１）は、ＥＣＣ回路２４によるエラー訂正処理によりエラーが検出され、読み出し電圧値を調整して繰り返し読み出し動作が行われた場合、実行された読み出し動作が最適な読み出し動作になっていなかったと判定し、最後に実行された読み出し動作に基づき、実行された読み出し動作の対象となったアドレスの特性情報を更新する。換言すると、メモリコントローラ２０は、実行された読み出し動作に用いられた読み出し動作設定ＯＰＥ＿Ｒの特定に使用したアドレス特性ＣＨＡを示す特性情報を更新し、更新後の特性情報をＮＡＮＤメモリ１０に送信する。ＮＡＮＤメモリ１０は、更新後の特性情報を受信すると、受信した更新後の特性情報をレジスタ１５Ｄに格納された特性管理テーブル１５Ｄ＿３にこれを反映させる。一方、メモリコントローラ２０（メモリシステム１）は、ＥＣＣ回路２４によるエラー訂正処理によりエラーが検出されず、実行された読み出し動作が最適な読み出し動作になっていた場合、実行された読み出し動作の対象となったアドレスの特性情報を更新しない。

【0098】

また、図１３に示した一連の動作によれば、各アドレスのアドレス特性ＣＨＡに対応した書き込み動作設定ＯＰＥ＿Ｗを特定し、当該書き込み動作設定ＯＰＥ＿Ｗに基づき最適な書き込み動作を実行することが可能であるが、書き込み動作が最適であったかどうかは、当該書き込み動作を実行した後に判明するため、当該書き込み動作が最適な書き込み動作になっていないことも考えられる。

【0099】

書き込み動作が最適な書き込み動作になっていたか否かは、例えば、書き込みループ回数が予め設定されたしきい値以上であるか否かに基づいて判定することができる。あるいは、書き込み動作が最適な書き込み動作になっていたか否かは、例えば、書き込み動作が完了するまでにかかった時間が予め設定されたしきい値以上であるか否かに基づいて判定することができる。あるいは、書き込み動作が最適な書き込み動作になっていたか否かは、例えば、書き込み動作完了後に残留したフェイルビット数が予め設定されたしきい値以上であるか否かに基づいて判定することができる。なお、書き込み動作が最適な書き込み動作になっていたか否かを判定する方法は、上記した判定方法に限定されない。

【0100】

メモリコントローラ２０（メモリシステム１）は、上記した判定方法のうちの少なくとも１つにより判定した結果、実行された書き込み動作が最適な書き込み動作になっていなかった場合（例えば、書き込みループ回数が予め設定されたしきい値以上であった場合、書き込み動作が完了するまでにかかった時間が予め設定されたしきい値以上であった場合、書き込み動作完了後に残留したフェイルビット数が予め設定されたしきい値以上であった場合、等）、実行された書き込み動作に基づき、実行された書き込み動作の対象となったアドレスの特性情報を更新する。換言すると、メモリコントローラ２０は、実行された書き込み動作に用いられた書き込み動作設定ＯＰＥ＿Ｗの特定に使用したアドレス特性ＣＨＡを示す特性情報を更新し、更新後の特性情報をＮＡＮＤメモリ１０に送信する。ＮＡＮＤメモリ１０は、更新後の特性情報を受信すると、受信した更新後の特性情報をレジスタ１５Ｄに格納された特性管理テーブル１５Ｄ＿３にこれを反映させる。一方、メモリコントローラ２０（メモリシステム１）は、上記した判定方法のうちの少なくとも１つにより判定した結果、実行された書き込み動作が最適な書き込み動作になっていた場合、実行された書き込み動作の対象となったアドレスの特性情報を更新しない。

【0101】

以上説明した図１６に示す更新処理が実行されることにより、メモリシステム１は、今回のアドレスを対象とした読み出し動作または書き込み動作が再度実行される際には、更新後の特性情報（アドレス特性ＣＨＡ）に基づき読み出し動作設定ＯＰＥ＿Ｒまたは書き込み動作設定ＯＰＥ＿Ｗを特定、適用することができるため、当該アドレスにより指定されるメモリセルにとって最適な読み出し動作または書き込み動作を実行することが可能である。なお、図１６に示した更新処理は、図３に示した一連の読み出し動作や図８に示した一連の書き込み動作の後に実行されてもよい。図３に示した読み出し動作の後に上記した更新処理が実行される場合、メモリコントローラ２０は最後に実行した読み出し動作に基づき、読み出し対象のアドレスの読み出し特性ＣＨＡ＿Ｒを示す読み出し特性情報を更新する。また、図８に示した書き込み動作の後に上記した更新処理が実行される場合、メモリコントローラ２０は実行した書き込み動作に基づき、書き込み対象のアドレスの書き込み特性ＣＨＡ＿Ｗを示す書き込み特性情報を更新する。

【0102】

以上説明した一実施形態によれば、メモリシステム１は、ＮＡＮＤメモリ１０のレジスタ１５Ｄで各アドレスの特性を管理し、読み出し動作または書き込み動作を実行する前に、読み出し対象のアドレスの特性（例えば書き込み特性ＣＨＡ＿Ｗ）または書き込み対象のアドレスの特性（例えば読み出し特性ＣＨＡ＿Ｒ）に基づく読み出し動作設定ＯＰＥ＿Ｒまたは書き込み動作設定ＯＰＥ＿Ｗを特定、適用した上で、読み出し動作または書き込み動作を実行することができる。これによれば、メモリシステム１およびＮＡＮＤメモリ１０の応答性能を向上させることが可能である。つまり、メモリシステム１およびＮＡＮＤメモリ１０におけるデータの読み出し精度および読み出し速度と、データの書き込み精度および書き込み速度とを向上させることが可能である。

【0103】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0104】

１…メモリシステム、２…ホスト装置、１０…不揮発性メモリ（ＮＡＮＤメモリ）、１５Ｄ…レジスタ、１５Ｄ＿１…書き込み特性管理テーブル、１５Ｄ＿２…読み出し特性管理テーブル、１５Ｄ＿３…特性管理テーブル、２０…メモリコントローラ、３０…バッファメモリ、３０＿１…Ｌ２Ｐテーブル、３０＿２…読み出し動作設定テーブル、３０＿３…書き込み動作設定テーブル、３０＿４…動作設定テーブル。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】