知財求人 - 知財ポータルサイト「IP Force」
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044585
(43)【公開日】2024-04-02
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G11C 11/22 20060101AFI20240326BHJP
H10B 51/20 20230101ALI20240326BHJP
【ＦＩ】
G11C11/22 270
G11C11/22 120
H01L27/11597
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2022150204
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】浜井 貴将
(72)【発明者】
【氏名】鈴木 都文
(72)【発明者】
【氏名】船附 里英子
(72)【発明者】
【氏名】上牟田 雄一
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA10
5F083JA37
5F083JA39
5F083JA60
(57)【要約】
【課題】信頼性を向上させる。
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、第１ブロックに対して第２処理を実行するように構成される。第２処理で第１ブロック内の複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、第１処理で第１ブロック内の複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる。
【選択図】図１２
【解決手段】一実施形態のメモリシステムは、各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、第１ブロックに対して第２処理を実行するように構成される。第２処理で第１ブロック内の複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、第１処理で第１ブロック内の複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる。
【選択図】図１２
【特許請求の範囲】
【請求項1】
各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、前記第１ブロックに対して第２処理を実行するように構成され、
前記第２処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、前記第１処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる、
メモリシステム。
メモリコントローラと、
を備え、
前記メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、前記第１ブロックに対して第２処理を実行するように構成され、
前記第２処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、前記第１処理で前記第１ブロック内の前記複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる、
メモリシステム。
【請求項2】
前記メモリコントローラは、前記第１ブロックに対して前記第１閾値より低い第２閾値以上の回数連続して前記第１処理が実行された後に、第２ブロックに対して前記第１処理を実行する場合、前記第１ブロックに対して前記第２処理を実行するように構成された、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
前記第１処理を連続して実行することは、
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項２記載のメモリシステム。
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項２記載のメモリシステム。
【請求項4】
前記複数のメモリセルトランジスタの各々のゲートは、
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む強誘電体膜と、
前記強誘電体膜に接する絶縁体膜と、
を含む、
請求項２記載のメモリシステム。
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む強誘電体膜と、
前記強誘電体膜に接する絶縁体膜と、
を含む、
請求項２記載のメモリシステム。
【請求項5】
前記強誘電体膜は、直方晶の結晶構造を有する、
請求項４記載のメモリシステム。
請求項４記載のメモリシステム。
【請求項6】
前記不揮発性メモリは、ビット線を更に含み、
前記複数のブロックの各々は、第１選択ゲート線、第２選択ゲート線、ワード線、並びに各々が前記ビット線に接続された第１メモリストリング及び第２メモリストリングを含み、
前記第１メモリストリングは、
前記第１選択ゲート線に接続されたゲートを有する第１選択トランジスタと、
前記第１選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第１メモリセルトランジスタと、
を含み、
前記第２メモリストリングは、
前記第２選択ゲート線に接続されたゲートを有する第２選択トランジスタと、
前記第２選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第２メモリセルトランジスタと、
を含む、
請求項２記載のメモリシステム。
前記複数のブロックの各々は、第１選択ゲート線、第２選択ゲート線、ワード線、並びに各々が前記ビット線に接続された第１メモリストリング及び第２メモリストリングを含み、
前記第１メモリストリングは、
前記第１選択ゲート線に接続されたゲートを有する第１選択トランジスタと、
前記第１選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第１メモリセルトランジスタと、
を含み、
前記第２メモリストリングは、
前記第２選択ゲート線に接続されたゲートを有する第２選択トランジスタと、
前記第２選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第２メモリセルトランジスタと、
を含む、
請求項２記載のメモリシステム。
【請求項7】
前記第１閾値は、前記第１メモリストリング内で前記第１選択ゲート線に直列接続されるメモリセルトランジスタの数以上である、
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項8】
前記第２閾値は、前記第１メモリストリング内で前記第１選択ゲート線に直列接続されるメモリセルトランジスタの数の５％以上である、
請求項６記載のメモリシステム。
請求項６記載のメモリシステム。
【請求項9】
各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、
メモリコントローラと、
を備え、
前記メモリコントローラは、連続して２回の第１処理が実行される場合、第１ブロックに対して１回目の第１処理を実行し、第２ブロックに対して２回目の第１処理を実行するように構成される、
メモリシステム。
メモリコントローラと、
を備え、
前記メモリコントローラは、連続して２回の第１処理が実行される場合、第１ブロックに対して１回目の第１処理を実行し、第２ブロックに対して２回目の第１処理を実行するように構成される、
メモリシステム。
【請求項10】
前記第１処理を連続して実行することは、
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項９記載のメモリシステム。
読出し処理を連続して実行すること、書込み処理を連続して実行すること、又は消去処理を連続して実行すること
を含む、
請求項９記載のメモリシステム。
【請求項11】
前記メモリコントローラは、無効データが記憶されている又は消去済みのメモリセルトランジスタがない第３ブロックの数が第３閾値以上の場合、第３処理を実行するように構成された、
請求項９記載のメモリシステム。
請求項９記載のメモリシステム。
【請求項12】
前記第３処理は、前記第３ブロックに記憶される有効データを、第４ブロックに移動させることを含む、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項13】
前記第３処理は、前記複数のブロックに記憶される有効データの量を平準化することを含む、
請求項１１記載のメモリシステム。
請求項１１記載のメモリシステム。
【請求項14】
前記複数のメモリセルトランジスタの各々のゲートは、
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む強誘電体膜と、
前記強誘電体膜に接する絶縁体膜と、
を含む、
請求項９記載のメモリシステム。
ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む強誘電体膜と、
前記強誘電体膜に接する絶縁体膜と、
を含む、
請求項９記載のメモリシステム。
【請求項15】
前記強誘電体膜は、直方晶の結晶構造を有する、
請求項１４記載のメモリシステム。
請求項１４記載のメモリシステム。
【請求項16】
前記不揮発性メモリは、ビット線を更に含み、
前記複数のブロックの各々は、第１選択ゲート線、第２選択ゲート線、ワード線、並びに各々が前記ビット線に接続された第１メモリストリング及び第２メモリストリングを含み、
前記第１メモリストリングは、
前記第１選択ゲート線に接続されたゲートを有する第１選択トランジスタと、
前記第１選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第１メモリセルトランジスタと、
を含み、
前記第２メモリストリングは、
前記第２選択ゲート線に接続されたゲートを有する第２選択トランジスタと、
前記第２選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第２メモリセルトランジスタと、
を含む、
請求項９記載のメモリシステム。
前記複数のブロックの各々は、第１選択ゲート線、第２選択ゲート線、ワード線、並びに各々が前記ビット線に接続された第１メモリストリング及び第２メモリストリングを含み、
前記第１メモリストリングは、
前記第１選択ゲート線に接続されたゲートを有する第１選択トランジスタと、
前記第１選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第１メモリセルトランジスタと、
を含み、
前記第２メモリストリングは、
前記第２選択ゲート線に接続されたゲートを有する第２選択トランジスタと、
前記第２選択トランジスタと直列接続され、かつ前記ワード線に接続されたゲートを有する第２メモリセルトランジスタと、
を含む、
請求項９記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。不揮発性メモリは、各々がＦｅＦＥＴ（Ferroelectric Field Effect Transistor）により構成された複数のメモリセルを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－１７５０２０号公報
【特許文献2】特許第５５８７１５６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
信頼性を向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、各々が複数のメモリセルトランジスタを含む複数のブロックを含む不揮発性メモリと、メモリコントローラと、を備える。上記メモリコントローラは、第１ブロックに対して第１閾値以上の回数連続して第１処理が実行される場合、上記第１ブロックに対して第２処理を実行するように構成される。上記第２処理で上記第１ブロック内の上記複数のメモリセルトランジスタの各々のゲート－チャネル間に印可される電圧の極性は、上記第１処理で上記第１ブロック内の上記複数のメモリセルトランジスタの各々のゲート－チャネル間に印加される電圧の極性と異なる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図。
【図3】第１実施形態に係るメモリセルアレイの構成の一例を示す回路図。
【図4】第１実施形態に係るメモリセルアレイの閾値電圧分布の一例を示す図。
【図5】第１実施形態に係るメモリセルアレイの平面レイアウトの一例を示す平面図。
【図6】第１実施形態に係るメモリセルアレイのメモリ領域における平面レイアウトの一例を示す平面図。
【図9】第１実施形態に係るメモリシステムにおける読出し処理でメモリセルアレイに印加される電圧の一例を示す図。
【図10】第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第１例を示す図。
【図11】第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第２例を示す図。
【図12】第１実施形態に係るメモリシステムにおける読出し処理及びデトラップ処理を含む一連の処理の一例を示すフローチャート。
【図13】第２実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図14】第２実施形態に係るブロック管理情報のデータ構造の一例を示す図。
【図15】第２実施形態に係るメモリシステムにおける書込み処理でメモリセルアレイに印加される電圧の一例を示す図。
【図16】第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第１例を示す図。
【図17】第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第２例を示す図。
【図18】第２実施形態に係るメモリシステムにおける書換え処理の順番の一例を示す図。
【図19】第２実施形態に係るメモリシステムにおけるコンパクション処理の実行可否を判定する処理の一例を示すフローチャート。
【図20】第２実施形態に係るメモリシステムにおけるコンパクション処理の実行前での書換え処理の順番の一例を示す図。
【図21】第２実施形態に係るメモリシステムにおけるコンパクション処理の実行後での書換え処理の順番の一例を示す図。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0008】
以下では、負値は、“－”を付して正値と区別される。値を示す符号に“－”が付されない場合、特に断らない限り、当該符号は正値である。
【0009】
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0010】
【0011】
ホスト２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
【0012】
メモリシステム３は、ホスト２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト２からの要求に応じてデータの書込み処理、読出し処理、消去処理を実行する。メモリシステム３は、内部処理として書込み処理、読出し処理、及び消去処理を実行してもよい。内部処理として実行される書込み処理、読出し処理、及び消去処理の例としては、例えば、コンパクション処理が挙げられる。
【0013】
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
第１実施形態に係るメモリシステムの内部構成について説明する。
【0014】
メモリシステム３は、メモリコントローラ１０、不揮発性メモリ２０、及び揮発性メモリ３０を含む。
【0015】
メモリコントローラ１０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ１０は、ホスト２からの要求に基づいて、不揮発性メモリ２０を制御する。
【0016】
具体的には、例えば、メモリコントローラ１０は、ホスト２からの書込み要求に基づいて、書込みデータを不揮発性メモリ２０に書き込む。また、メモリコントローラ１０は、ホスト２からの読出し要求に基づいて、読出しデータを不揮発性メモリ２０から読み出す。そして、メモリコントローラ１０は、読出しデータに基づくデータをホスト２に送信する。
【0017】
不揮発性メモリ２０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ２０は、不揮発にデータを記憶する。
【0018】
揮発性メモリ３０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。揮発性メモリ３０には、例えば、不揮発性メモリ２０からデータを読み出す際に用いられる読出し電圧に関する情報等が記憶される。
【0019】
１．１．３ メモリコントローラ
次に、引き続き図１を参照して、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、制御回路１１、不揮発性メモリインタフェース（ＮＶＭＩ／Ｆ）１２、ホストインタフェース（ホストＩ／Ｆ）１３、揮発性メモリインタフェース（ＶＭＩ／Ｆ）１４、及びカウンタ１５を含む。以下に説明されるメモリコントローラ１０の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
次に、引き続き図１を参照して、メモリコントローラ１０の内部構成について説明する。メモリコントローラ１０は、制御回路１１、不揮発性メモリインタフェース（ＮＶＭＩ／Ｆ）１２、ホストインタフェース（ホストＩ／Ｆ）１３、揮発性メモリインタフェース（ＶＭＩ／Ｆ）１４、及びカウンタ１５を含む。以下に説明されるメモリコントローラ１０の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
【0020】
制御回路１１は、メモリコントローラ１０の全体を制御する回路である。制御回路１１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。
【0021】
不揮発性メモリインタフェース１２は、メモリコントローラ１０と不揮発性メモリ２０との間の通信を司るハードウェアインタフェースである。不揮発性メモリインタフェース１２は、メモリバスＢＵＳを介して不揮発性メモリ２０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0022】
ホストインタフェース１３は、メモリコントローラ１０とホスト２との間の通信を司るハードウェアインタフェースである。ホストインタフェース１３は、ホストバスを介してホスト２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI (Small Computer System Interface)）、ＳＡＴＡ（Serial ATA (Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
【0023】
揮発性メモリインタフェース１４は、メモリコントローラ１０と揮発性メモリ３０との間の通信を司るハードウェアインタフェースである。揮発性メモリ３０とメモリコントローラ１０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
【0024】
カウンタ１５は、例えば、カウント値を記憶するメモリである。カウンタ１５は、制御回路１１の指示に基づき、カウント値をインクリメントさせる。カウンタ１５は、制御回路１１の指示に基づき、カウント値を０にリセットさせる。
【0025】
１．１．４ 不揮発性メモリ
次に、実施形態に係るメモリデバイスの内部構成について説明する。図２は、第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図である。
次に、実施形態に係るメモリデバイスの内部構成について説明する。図２は、第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図である。
【0026】
不揮発性メモリ２０は、入出力回路２１、ロジック制御回路２２、レジスタ２３、シーケンサ２４、電圧生成回路２５、ドライバセット２６、メモリセルアレイ２７、ロウデコーダモジュール２８、及びセンスアンプモジュール２９を備える。
【0027】
入出力回路２１及びロジック制御回路２２は、メモリコントローラ１０との間で、メモリバスＢＵＳを介して各種信号を送受信する。入出力回路２１が送受信する信号は、例えば、信号ＤＱ＜０＞、ＤＱ＜１＞、…、及びＤＱ＜７＞（信号ＤＱ＜７：０＞）、並びにＤＱＳ及びＤＱＳｎを含む。ロジック制御回路２２が送受信する信号は、例えば、信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ及びＲＥｎ、ＷＰｎ、並びにＲＢｎを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
【0028】
信号ＤＱ＜７：０＞は、８ビットの信号である。信号ＤＱ＜７：０＞は、不揮発性メモリ２０とメモリコントローラ１０との間で送受信されるデータＤＡＴの実体である。メモリコントローラ１０から不揮発性メモリ２０に送信される信号ＤＱ＜７：０＞には、例えば、書込みデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤが含まれる。不揮発性メモリ２０からメモリコントローラ１０に送信される信号ＤＱ＜７：０＞には、例えば、読出しデータＤＡＴが含まれる。
【0029】
信号ＤＱＳ及びＤＱＳｎは、ストローブ信号である。信号ＤＱＳｎは、信号ＤＱＳの反転信号である。
【0030】
信号ＣＥｎは、不揮発性メモリ２０をイネーブルにするための信号である。
【0031】
信号ＣＬＥ及びＡＬＥは、信号ＤＱ＜７：０＞がそれぞれコマンドＣＭＤ及びアドレスＡＤＤであることを不揮発性メモリ２０に通知する信号である。
【0032】
信号ＷＥｎは、信号ＤＱ＜７：０＞を不揮発性メモリ２０に取り込ませるための信号である。
【0033】
信号ＲＥ及びＲＥｎは、不揮発性メモリ２０から信号ＤＱ＜７：０＞を読み出すための信号である。
【0034】
信号ＷＰｎは、書込み処理及び消去処理の禁止を不揮発性メモリ２０に指示するための信号である。
【0035】
信号ＲＢｎは、不揮発性メモリ２０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来る状態である。ビジー状態は、不揮発性メモリ２０がメモリコントローラ１０からの命令を受信出来ない状態である。信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
【0036】
入出力回路２１は、信号ＤＱ＜７：０＞内のアドレスＡＤＤ及びコマンドＣＭＤ、並びに書込みデータＤＡＴを、それぞれレジスタ２３及びセンスアンプモジュール２９に送信する。入出力回路２１は、信号ＤＱ＜７：０＞内の読出しデータＤＡＴを、センスアンプモジュール２９から受信する。
【0037】
ロジック制御回路２２は、メモリコントローラ１０から信号ＣＥｎ、ＣＬＥ、ＡＬＥ、ＷＥｎ、ＲＥ及びＲＥｎ、並びにＷＰｎを受信する。ロジック制御回路２２は、信号ＲＢｎをメモリコントローラ１０に送信する。
【0038】
レジスタ２３は、アドレスＡＤＤ及びコマンドＣＭＤを記憶する。アドレスＡＤＤは、例えば、カラムアドレス、ブロックアドレス、及びページアドレスを含む。
【0039】
シーケンサ２４は、レジスタ２３に記憶されたコマンドＣＭＤに基づき、不揮発性メモリ２０全体の動作を制御する。
【0040】
電圧生成回路２５は、書込み処理、読出し処理、消去処理等で使用される電圧を生成する。
【0041】
ドライバセット２６は、電圧生成回路２５によって生成された電圧を、メモリセルアレイ２７、ロウデコーダモジュール２８、及びセンスアンプモジュール２９に供給する。
【0042】
メモリセルアレイ２７は、複数のブロックＢＬＫ、複数のビット線、及び複数のワード線を含む。図２の例では、メモリセルアレイ２７がｎ個のブロックＢＬＫ０、…、及びＢＬＫ（ｎ－１）を含む場合が示される（ｎは、２以上の整数）。ブロックＢＬＫは、例えば、消去処理におけるデータＤＡＴの消去単位である。各ブロックＢＬＫは、複数のメモリセルを含む。各メモリセルは、ビット線及びワード線の組に関連付けられる。
【0043】
ロウデコーダモジュール２８は、レジスタ２３内のブロックアドレスに基づいて、ブロックＢＬＫ０～ＢＬＫ（ｎ－１）のいずれかを選択する。ロウデコーダモジュール２８は、レジスタ２３内のページアドレスに基づいて、選択されたブロックＢＬＫにおけるワード線を更に選択する。
【0044】
センスアンプモジュール２９は、レジスタ２３内のカラムアドレスに基づいて、ビット線を選択する。センスアンプモジュール２９は、データの書込み処理において、選択されたビット線を介して、書込みデータＤＡＴをメモリセルアレイ２７に転送する。センスアンプモジュール２９は、データの読出し処理において、選択されたビット線を介して、メモリセルの閾値電圧をセンスする。そして、センスアンプモジュール２９は、センス結果に基づいて、読出しデータＤＡＴを生成する。
【0045】
１．１．５ メモリセルアレイ
次に、メモリセルアレイ２７の構成について説明する。
次に、メモリセルアレイ２７の構成について説明する。
【0046】
＜回路構成＞
図３は、第１実施形態に係るメモリセルアレイの構成の一例を示す回路図である。図３では、２個のブロックＢＬＫ０及びＢＬＫ１の構成が示される。２個のブロックＢＬＫ０及びＢＬＫ１は、同等の構成を有する。なお、図３で図示が省略された（ｎ－２）個のブロックＢＬＫについても、ブロックＢＬＫ０及びＢＬＫ１と同等の構成を有する。
図３は、第１実施形態に係るメモリセルアレイの構成の一例を示す回路図である。図３では、２個のブロックＢＬＫ０及びＢＬＫ１の構成が示される。２個のブロックＢＬＫ０及びＢＬＫ１は、同等の構成を有する。なお、図３で図示が省略された（ｎ－２）個のブロックＢＬＫについても、ブロックＢＬＫ０及びＢＬＫ１と同等の構成を有する。
【0047】
ブロックＢＬＫ０及びＢＬＫ１の各々は、例えば、４個のストリングユニットＳＵ０～ＳＵ３を含む。図３では、ブロックＢＬＫ０のストリングユニットＳＵ２及びＳＵ３、並びにブロックＢＬＫ１のストリングユニットＳＵ１、ＳＵ２、及びＳＵ３の構成は簡略化して示される。
【0048】
各ストリングユニットＳＵは、ビット線ＢＬ０、ＢＬ１、…、及びＢＬ（ｍ－１）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む（ｍは、３以上の整数）。ＮＡＮＤストリングＮＳは、例えば、８個のメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0049】
メモリセルトランジスタＭＴ０～ＭＴ７の各々は、ＦｅＦＥＴ（Ferroelectric Field Effect Transistor）である。選択トランジスタＳＴ１及びＳＴ２の各々は、各種処理時におけるストリングユニットＳＵの選択に使用される。選択トランジスタＳＴ１及びＳＴ２の各々は、ＦｅＦＥＴであってもよい。
【0050】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
【0051】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれる複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに接続される。
【0052】
ビット線ＢＬ０～ＢＬ（ｍ－１）は、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７は、ブロックＢＬＫ０～ＢＬＫ３の各々に個別に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ０～ＢＬＫ３で共有される。
【0053】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。セルユニットＣＵは、例えば、書込み処理におけるデータの書込み単位である。セルユニットＣＵは、例えば、消去処理におけるデータの消去単位であってもよい。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。つまり、１ページデータは、セルユニットＣＵ内のメモリセルトランジスタＭＴの数に応じた列数を有する１ビットデータ列のデータ領域である。１ページデータは、例えば、読出し処理におけるデータの読出し単位である。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するビットデータ数に応じて２ページデータ以上の記憶容量を有し得る。
【0054】
なお、以上で説明したブロックＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、ビット線ＢＬの本数は、３本以上に限らず、１本又は２本でもよい。不揮発性メモリ２０に含まれるブロックＢＬＫの個数は、任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
【0055】
＜閾値電圧分布＞
以下では、１個のメモリセルトランジスタＭＴが１ビットデータを記憶することができる場合について説明する。メモリセルトランジスタＭＴに１ビットのデータを記憶させる書込みモードは、ＳＬＣ（Single Level Cell）モードとも呼ばれる。
以下では、１個のメモリセルトランジスタＭＴが１ビットデータを記憶することができる場合について説明する。メモリセルトランジスタＭＴに１ビットのデータを記憶させる書込みモードは、ＳＬＣ（Single Level Cell）モードとも呼ばれる。
【0056】
図４は、第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例を示す模式図である。メモリセルトランジスタＭＴが１ビットのデータを記憶する場合、その閾値電圧の分布は２個に分けられる。この２個の閾値電圧分布を、閾値電圧が高いものから順に“Ｅｒ”状態（ステート）及び“Ａ”状態と呼ぶ。
【0057】
図４に示される電圧Ｖｖｒｆは、読出し処理の際に“Ｅｒ”状態と“Ａ”状態とを区別するために用いられる。電圧Ｖｒｅａｄは、閾値電圧分布が“Ｅｒ”状態であるか“Ａ”状態であるかに関わらず、メモリセルトランジスタＭＴをオン状態にする電圧である。これらの電圧値の関係は、０＜Ｖｖｒｆ＜ＶＲＥＡＤである。電圧Ｖｖｒｆは、負値であってもよい。
【0058】
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧Ｖｖｒｆ以上かつ電圧Ｖｒｅａｄ未満である。“Ａ”状態における閾値電圧は、電圧Ｖｖｒｆ未満である。
【0059】
＜平面レイアウト＞
以下に、第１実施形態に係るメモリセルアレイの平面レイアウトの一例について説明する。なお、以下で参照される図面において、ＸＹ平面は、不揮発性メモリ２０の形成に使用される半導体基板の表面に対応する。Ｘ方向及びＹ方向は、ＸＹ平面内で交差する方向である。Ｚ方向は、ＸＹ平面と交差する方向である。
以下に、第１実施形態に係るメモリセルアレイの平面レイアウトの一例について説明する。なお、以下で参照される図面において、ＸＹ平面は、不揮発性メモリ２０の形成に使用される半導体基板の表面に対応する。Ｘ方向及びＹ方向は、ＸＹ平面内で交差する方向である。Ｚ方向は、ＸＹ平面と交差する方向である。
【0060】
【0061】
Ｚ方向に見て、メモリセルアレイ２７は、例えば、Ｘ方向に並ぶ引出領域ＨＡ１、メモリ領域ＭＡ、及び引出領域ＨＡ２に分割される。また、メモリセルアレイ２７は、複数の部材ＳＬＴ及びＳＨＥを含む。
【0062】
メモリ領域ＭＡは、引出領域ＨＡ１と引出領域ＨＡ２との間に配置される。メモリ領域ＭＡは、複数のＮＡＮＤストリングＮＳを含む領域である。引出領域ＨＡ１及びＨＡ２のそれぞれは、積層配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール２８との間の接続に使用される領域である。
【0063】
複数の部材ＳＬＴは、各々がＸ方向に延び、Ｙ方向に並ぶ。各部材ＳＬＴは、隣り合うブロックＢＬＫの間の境界領域において、Ｘ方向にメモリ領域ＭＡ並びに引出領域ＨＡ１及びＨＡ２を横切る。また、各部材ＳＬＴは、例えば、絶縁体や板状のコンタクトが埋め込まれた構造を有する。そして、各部材ＳＬＴは、当該部材ＳＬＴを介して隣り合う積層配線を分断する。
【0064】
複数の部材ＳＨＥは、各々がＸ方向に沿って延び、Ｙ方向に並ぶ。本例では、４つの部材ＳＨＥが、隣り合う部材ＳＬＴの間のそれぞれに配置されている。各部材ＳＨＥは、Ｘ方向にメモリ領域ＭＡを横切る。各部材ＳＨＥの両端はそれぞれ、引出領域ＨＡ１及びＨＡ２に含まれる。また、各部材ＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。そして、各部材ＳＨＥは、当該部材ＳＨＥを介して隣り合う選択ゲート線ＳＧＤを分断する。
【0065】
以上で説明されたメモリセルアレイ２７の平面レイアウトでは、部材ＳＬＴによって区切られた領域のそれぞれが、１個のブロックＢＬＫに対応する。また、部材ＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１個のストリングユニットＳＵに対応する。そして、メモリセルアレイ２７には、例えば図５に示されたレイアウトが、Ｙ方向に繰り返し配置される。
【0066】
尚、第１実施形態に係るメモリセルアレイ２７の平面レイアウトは、以上で説明されたレイアウトに限定されない。例えば、隣り合う部材ＳＬＴの間に配置される部材ＳＨＥの数は、任意の数に設計され得る。隣り合う部材ＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合う部材ＳＬＴの間に配置された部材ＳＨＥの数に基づいて変更され得る。
【0067】
図６は、第１実施形態に係るメモリセルアレイのメモリ領域における詳細な平面レイアウトの一例を示す平面図である。図６では、１個のブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ３）を含む領域と、当該ブロックを挟む２個の部材ＳＬＴが示される。図６に示すように、メモリ領域ＭＡにおいてメモリセルアレイ２７は、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。また、各部材ＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
【0068】
メモリピラーＭＰの各々は、例えば１個のＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２個の部材ＳＬＴの間の領域において、例えば１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰとのそれぞれに、１個の部材ＳＨＥが重なっている。
【0069】
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰと重なるように配置される。図６の例では、２本のビット線ＢＬが、１個のメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１本のビット線ＢＬと、対応する１個のメモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0070】
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図６を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0071】
コンタクトＬＩは、ＸＺ平面内に広がる導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。言い換えると、コンタクトＬＩは、平面視においてスペーサＳＰに囲まれる。
【0072】
＜断面構造＞
図７は、第１実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７に示すように、メモリセルアレイ２７は、半導体基板５０、導電体層５１～５５、及び絶縁体層６０～６５を更に含む。
図７は、第１実施形態に係るメモリセルアレイのメモリ領域における断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７に示すように、メモリセルアレイ２７は、半導体基板５０、導電体層５１～５５、及び絶縁体層６０～６５を更に含む。
【0073】
半導体基板５０は、例えばＰ型の半導体である。半導体基板５０の上面上に、絶縁体層６０が設けられる。半導体基板５０及び絶縁体層６０は、図示せぬ回路を含む。半導体基板５０及び絶縁体層６０に含まれる回路は、ロウデコーダモジュール２８やセンスアンプモジュール２９等に対応する。絶縁体層６０の上面上には、導電体層５１が設けられる。
【0074】
導電体層５１は、例えばＸＹ平面に沿って広がる板状の導電体である。導電体層５１は、ソース線ＳＬとして使用される。導電体層５１は、例えばリンがドープされたシリコンを含む。
【0075】
導電体層５１の上面上には、絶縁体層６１及び導電体層５２がこの順に積層される。導電体層５２は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層５２は、選択ゲート線ＳＧＳとして使用される。導電体層５２は、例えばタングステンを含む。絶縁体層６１は、例えば酸化シリコンを含む。
【0076】
導電体層５２の上面上には、絶縁体層６２及び導電体層５３がこの順に交互に積層される。導電体層５３は、例えばＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層５３は、半導体基板５０側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層５３は、例えばタングステンを含む。絶縁体層６２は、例えば酸化シリコンを含む。
【0077】
最上層の導電体層５３の上面上には、絶縁体層６３及び導電体層５４がこの順に積層される。導電体層５４は、例えばＸＹ平面に沿って広がった板状に形成される。導電体層５４は、選択ゲート線ＳＧＤとして使用される。導電体層５４は、例えばタングステンを含む。絶縁体層６３は、例えば酸化シリコンを含む。
【0078】
導電体層５４の上面上には、絶縁体層６４及び導電体層５５がこの順に積層される。導電体層５５は、例えばＹ方向に延びるライン状に形成され、ビット線ＢＬとして使用される。つまり、図示せぬ領域において、複数の導電体層５５が、Ｘ方向に並ぶ。導電体層５５は、例えば銅を含む。絶縁体層６４は、例えば酸化シリコンを含む。
【0079】
導電体層５５の上面上には、絶縁体層６５が設けられる。絶縁体層６５は、例えば酸化シリコンを含む。
【0080】
各メモリピラーＭＰは、例えばコア膜７０、半導体膜７１、及び積層膜７２を含む。コア膜７０は、Ｚ方向に延びる。例えば、コア膜７０の上端は、導電体層５４よりも上層に位置し、コア膜７０の下端は、導電体層５１と同層に位置する。半導体膜７１は、コア膜７０の周囲を覆う。半導体膜７１の底部は、導電体層５１に接する。積層膜７２は、半導体膜７１と導電体層５１とが接触した部分を除いて、半導体膜７１の側面及び底面を覆う。コア膜７０は、例えば酸化シリコン等の絶縁体を含む。半導体膜７１は、例えばシリコンを含む。
【0081】
メモリピラーＭＰと導電体層５２とが交差した部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１個の導電体層５３とが交差した部分が、１個のメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層５４とが交差した部分が、選択トランジスタＳＴ１として機能する。
【0082】
メモリピラーＭＰ内の半導体膜７１の上面には、柱状のコンタクトＣＶが設けられる。図示された領域には、部材ＳＬＴ及びＳＨＥによって区切られた断面領域のそれぞれにおいて２個のメモリピラーＭＰのうち、１個のメモリピラーＭＰにそれぞれ対応する１個のコンタクトＣＶが表示される。メモリ領域ＭＡにおいて、部材ＳＨＥと重ならず、かつコンタクトＣＶが接続されていないメモリピラーＭＰには、図示されない領域において、対応するコンタクトＣＶが接続される。
【0083】
コンタクトＣＶの上面には、１個の導電体層５５、すなわち１本のビット線ＢＬが接する。１個の導電体層５５は、部材ＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１個のコンタクトＣＶと接する。つまり、導電体層５５の各々には、隣り合う部材ＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２個の部材ＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
【0084】
部材ＳＬＴは、導電体層５２、５３、及び５４を分離する。部材ＳＬＴ内のコンタクトＬＩは、スペーサＳＰに沿って設けられる。コンタクトＬＩの上端は、導電体層５４と導電体層５５との間の層に位置する。コンタクトＬＩの下端は、導電体層５１と接する。スペーサＳＰは、コンタクトＬＩと導電体層５２、５３、及び５４との間に設けられる。コンタクトＬＩと、導電体層５２、５３、及び５４との間は、スペーサＳＰによって離隔及び絶縁される。
【0085】
部材ＳＨＥは、導電体層５４を分離する。部材ＳＨＥの上端は、導電体層５４と導電体層５５との間の層に位置する。部材ＳＨＥの下端は、最上層の導電体層５３と導電体層５４との間の層に位置する。部材ＳＨＥは、例えば酸化シリコン等の絶縁体を含む。部材ＳＨＥの上端と部材ＳＬＴの上端とは、揃っていても良いし、揃っていなくても良い。また、部材ＳＨＥの上端とメモリピラーＭＰの上端とは、揃っていても良いし、揃っていなくても良い。また、導電体層５２、５３、及び５４の各々は、任意の数を取り得る。例えば、導電体層５４が複数設けられる場合、部材ＳＨＥの下端は、最上層の導電体層５３と最下層の導電体層５４との間に位置する。すなわち、部材ＳＨＥの下端は、導電体層５４の数に応じて深くなる。
【0086】
図８は、第１実施形態に係るメモリピラーの断面構造の一例を示す、図７のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。より具体的には、図８は、ＸＹ平面に平行且つ導電体層５３を含む層におけるメモリピラーＭＰの断面構造を示す。図８に示すように、積層膜７２は、例えば絶縁体膜７３及び強誘電体膜７４を含む。
【0087】
導電体層５３を含む断面において、コア膜７０は、例えばメモリピラーＭＰの中央部に設けられる。半導体膜７１は、コア膜７０の側面を囲む。絶縁体膜７３は、半導体膜７１の側面を囲む。強誘電体膜７４は、絶縁体膜７３の側面を囲む。導電体層５３は、強誘電体膜７４の側面を囲む。
【0088】
絶縁体膜７３は、例えば、酸化シリコンを含む。強誘電体膜７４は、例えば、主成分となる元素としてハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む酸化物である。強誘電体膜７４は、例えば、直方晶の結晶構造を有する。
【0089】
強誘電体膜７４は、ブロック絶縁膜として機能すると共に、導電体層５３に印加される電圧の大きさに応じて電気分極の向きを反転させ得る機能を有する。強誘電体膜７４の電気分極の向きが反転すると、メモリセルトランジスタＭＴの閾値電圧が変化する。これによって、メモリセルトランジスタＭＴは、データ“１”及びデータ“０”のいずれか一方を記憶することができる。このため、メモリセルトランジスタＭＴは、ＦｅＦＥＴとして機能し得る。
【0090】
半導体膜７１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。以上のような構成により、各メモリピラーＭＰは、１個のＮＡＮＤストリングＮＳとして機能し得る。
【0091】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0092】
１．２．１ 読出し処理
図９は、第１実施形態に係るメモリシステムにおける読出し処理でメモリセルアレイに印加される電圧の一例を示す図である。図９では、読出し対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図９では、読出し処理の際に読出し対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。
図９は、第１実施形態に係るメモリシステムにおける読出し処理でメモリセルアレイに印加される電圧の一例を示す図である。図９では、読出し対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図９では、読出し処理の際に読出し対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。
【0093】
また、図９では、ストリングユニットＳＵ０のワード線ＷＬ３に接続されるセルユニットＣＵのメモリ領域である１ページデータが読出し対象である場合に印加される電圧が示される。すなわち、以下の説明では、選択ワード線ＷＬとは、ワード線ＷＬ３を指す。非選択ワード線ＷＬとは、ワード線ＷＬ０～ＷＬ２及びＷＬ４～ＷＬ７を指す。選択ストリングユニットＳＵとは、ストリングユニットＳＵ０を指す。非選択ストリングユニットＳＵとは、ストリングユニットＳＵ１～ＳＵ３を指す。選択メモリセルＭＴとは、選択ストリングユニットＳＵ内のセルユニットＣＵのうち、ワード線ＷＬ３に接続されるセルユニットＣＵに含まれるメモリセルトランジスタＭＴを指す。非選択メモリセルＭＴとは、選択メモリセルＭＴを除く全てのメモリセルトランジスタＭＴを指す。
【0094】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０及びＳＧＳに電圧Ｖｓｇを印加する。電圧Ｖｓｇは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ１～ＳＧＤ３に電圧ＶＳＳを印加する。電圧ＶＳＳは、例えば、０Ｖである。ロウデコーダモジュール２８は、非選択ワード線ＷＬに電圧Ｖｒｅａｄを印加する。電圧Ｖｒｅａｄは、例えば、３Ｖである。ロウデコーダモジュール２８は、選択ワード線ＷＬに電圧Ｖｖｒｆを印加する。
【0095】
これにより、非選択ストリングユニットＳＵの全てのＮＡＮＤストリングＮＳは、ビット線ＢＬから電気的に絶縁される。一方、選択ストリングユニットＳＵの全てのＮＡＮＤストリングＮＳは、ビット線ＢＬと電気的に接続される。
【0096】
センスアンプモジュール２９は、ビット線ＢＬに電圧ＶＢＬを印加する。これにより、選択メモリセルＭＴがオン状態の場合、選択メモリセルＭＴを含むＮＡＮＤストリングＮＳには、有意な大きさの読出し電流が流れる。選択メモリセルＭＴがオフ状態の場合、選択メモリセルＭＴを含むＮＡＮＤストリングＮＳには、有意な大きさの読出し電流が流れない。センスアンプモジュール２９は、読出し電流の大きさに基づいて選択メモリセルＭＴの閾値電圧をセンスする。そして、センスアンプモジュール２９は、センス結果に基づき、選択メモリセルＭＴに記憶されるデータを判定する。
【0097】
上述のような読出し処理において、選択ストリングユニットＳＵであるか非選択ストリングユニットＳＵであるかに関わらず、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴには、電圧Ｖｒｅａｄが印加される。これにより、非選択メモリセルＭＴのうち、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴでは、絶縁体膜７３と強誘電体膜７４との界面に電荷が充電され得る。絶縁体膜７３と強誘電体膜７４との界面への電荷の充電が蓄積すると、消去済みのメモリセルトランジスタＭＴに対する電極反転と同等の効果が生じ得る。このため、読出し処理において、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴには、意図しない閾値電圧の低下、すなわち、意図しないデータの書込みが発生し得る。このような読出し処理における意図しないデータの書込みは、「リードディスターブ」とも呼ばれる。
【0098】
１．２．２ デトラップ処理
リードディスターブによって閾値電圧が低下したメモリセルトランジスタＭＴからは、誤ったデータが読み出される可能性があるため、好ましくない。そこで、第１実施形態では、絶縁体膜７３と強誘電体膜７４との界面に充電された電荷を放電させるデトラップ処理が実行される。デトラップ処理では、メモリセルトランジスタＭＴのゲート－チャネル間に、読出し処理と逆の極性の電圧が印加される。
リードディスターブによって閾値電圧が低下したメモリセルトランジスタＭＴからは、誤ったデータが読み出される可能性があるため、好ましくない。そこで、第１実施形態では、絶縁体膜７３と強誘電体膜７４との界面に充電された電荷を放電させるデトラップ処理が実行される。デトラップ処理では、メモリセルトランジスタＭＴのゲート－チャネル間に、読出し処理と逆の極性の電圧が印加される。
【0099】
図１０は、第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第１例を示す図である。図１１は、第１実施形態に係るメモリシステムにおけるデトラップ処理でメモリセルアレイに印加される電圧の第２例を示す図である。第１例は、各種配線に正の電圧が印加される場合に対応する。第２例は、各種配線に負の電圧が印加される場合に対応する。
【0100】
図１０及び図１１では、デトラップ対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図１０及び図１１では、デトラップ対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。図１０及び図１１では、ブロックＢＬＫ内の全てのメモリセルトランジスタＭＴがデトラップ対象である場合に印加される電圧が示される。
【0101】
＜第１例＞
まず、図１０を参照してデトラップ処理の第１例について説明する。
まず、図１０を参照してデトラップ処理の第１例について説明する。
【0102】
センスアンプモジュール２９は、ビット線ＢＬに電圧Ｖｄｔｐを印加する。電圧Ｖｄｔｐは、例えば、３Ｖ程度である。
【0103】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０～ＳＧＤ３に電圧ＶＳＳを印加する。これにより、デトラップ対象のブロックＢＬＫの全ての選択トランジスタＴ１は、オン状態となる。
【0104】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＳに電圧Ｖｓｇｓを印加する。これにより、デトラップ対象のブロックＢＬＫの全ての選択トランジスタＴ２は、オフ状態となる。
【0105】
ロウデコーダモジュール２８は、ワード線ＷＬ０～ＷＬ７に電圧ＶＳＳを印加する。これにより、メモリセルトランジスタＭＴのゲートに対してチャネル側の電位を高くすることができる。このため、メモリセルトランジスタＭＴの絶縁体膜７３と強誘電体膜７４との界面に充電された電荷をチャネル側に放電させることができる。
【0106】
＜第２例＞
次に、図１１を参照してデトラップ処理の第２例について説明する。
次に、図１１を参照してデトラップ処理の第２例について説明する。
【0107】
センスアンプモジュール２９は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0108】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０～ＳＧＤ３に電圧－Ｖｓｇｄを印加する。これにより、デトラップ対象のブロックＢＬＫの全ての選択トランジスタＴ１は、オン状態となる。
【0109】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＳに電圧－Ｖｓｇｓを印加する。これにより、デトラップ対象のブロックＢＬＫの全ての選択トランジスタＴ２は、オフ状態となる。
【0110】
ロウデコーダモジュール２８は、ワード線ＷＬ０～ＷＬ７に電圧－Ｖｄｔｐを印加する。これにより、メモリセルトランジスタＭＴのゲートに対してチャネル側の電位を高くすることができる。このため、メモリセルトランジスタＭＴの絶縁体膜７３と強誘電体膜７４との界面に充電された電荷をチャネル側に放電させることができる。
【0111】
１．２．３ 読出し処理及びデトラップ処理を含む一連の処理
次に、読出し処理及びデトラップ処理を含む一連の処理について説明する。
次に、読出し処理及びデトラップ処理を含む一連の処理について説明する。
【0112】
図１２は、第１実施形態に係るメモリシステムにおける読出し処理及びデトラップ処理を含む一連の処理の一例を示すフローチャートである。
【0113】
読出し条件が満たされると（開始）、メモリコントローラ１０は、読出し対象のブロックＢＬＫが直前の読出し処理における読出し対象のブロックＢＬＫと一致するか否かを判定する（Ｓ１１）。
【0114】
読出し条件が満たされることは、メモリコントローラ１０が内部処理において実行する読出し処理の開始条件が満たされることを含む。また、読出し条件が満たされることは，メモリコントローラ１０がホスト２からリード要求を受けることを含んでもよい。
【0115】
読出し対象のブロックＢＬＫが直前の読出し処理における読出し対象のブロックＢＬＫと一致する場合（Ｓ１１；ｙｅｓ）、メモリコントローラ１０は、カウンタ１５のカウント値をインクリメントする（Ｓ１２）。
【0116】
メモリコントローラ１０は、カウンタ１５のカウント値が第１閾値以上であるか否かを判定する（Ｓ１３）。
【0117】
第１閾値は、例えば、ブロックＢＬＫ内のワード線ＷＬの本数以上の数である。第１閾値は、ブロックＢＬＫ内のワード線ＷＬの本数未満でもよい。
【0118】
カウンタ１５のカウント値が第１閾値以上である場合（Ｓ１３；ｙｅｓ）、メモリコントローラ１０は、不揮発性メモリ２０に、読出し対象のブロックＢＬＫへのデトラップ処理を実行させる（Ｓ１４）。
【0119】
Ｓ１４のデトラップ処理の後、又はカウンタ１５のカウント値が第１閾値未満である場合（Ｓ１３；ｎｏ）、メモリコントローラ１０は、不揮発性メモリ２０に、読出し対象のブロックＢＬＫからの読出し処理を実行させる（Ｓ１５）。
【0120】
読出し対象のブロックＢＬＫが直前の読出し処理における読出し対象のブロックＢＬＫと異なる場合（Ｓ１１；ｎｏ）、メモリコントローラ１０は、カウンタ１５のカウント値が第２閾値以上であるか否かを判定する（Ｓ１６）。
【0121】
第２閾値は、第１閾値より低い数である。第２閾値は、例えば、ブロックＢＬＫ内のワード線ＷＬの本数の５％以上の数でもよい。
【0122】
カウンタ１５のカウント値が第２閾値以上である場合（Ｓ１６；ｙｅｓ）、メモリコントローラ１０は、不揮発性メモリ２０に、読出し対象のブロックＢＬＫへのデトラップ処理を実行させる（Ｓ１７）。Ｓ１７のデトラップ処理は、Ｓ１４のデトラップ処理と同等の処理である。
【0123】
Ｓ１７のデトラップ処理の後、又はカウンタ１５のカウント値が第２閾値未満の場合（Ｓ１７；ｎｏ）、メモリコントローラ１０は、カウンタ１５のカウント値をリセットさせる（Ｓ１８）。
【0124】
Ｓ１８の処理の後、メモリコントローラ１０は、不揮発性メモリ２０に、読出し対象のブロックＢＬＫからの読出し処理を実行させる（Ｓ１５）。
【0125】
Ｓ１５の読出し処理の後、読出し処理及びデトラップ処理を含む一連の処理は終了となる（終了）。
【0126】
１．３ 第１実施形態に係る効果
第１実施形態によれば、不揮発性メモリ２０の信頼性の劣化を抑制できる。本効果について、以下に説明する。
第１実施形態によれば、不揮発性メモリ２０の信頼性の劣化を抑制できる。本効果について、以下に説明する。
【0127】
強誘電体膜７４を含むメモリセルトランジスタＭＴであるＦｅＦＥＴは、電荷蓄積膜を含むメモリセルトランジスタと比較して、低電圧で高速な書込み処理及び消去処理を実行し得る反面、誤書込み及び誤消去が起こりやすい。例えば、ＦｅＦＥＴでは、読出し処理において、非選択メモリセルＭＴのうち、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのゲート－チャネル間に３Ｖ程度（Ｖｒｅａｄ）の電位差が印加されることにより、リードディスターブが発生し得る。リードディスターブの度合いは、読出し処理が同一のブロックＢＬＫに連続して実行されることにより大きくなる。
【0128】
第１実施形態によれば、メモリコントローラ１０は、同一の或るブロックＢＬＫに対して連続して実行される読出し処理の数が第１閾値以上の場合、当該或るブロックＢＬＫに対してデトラップ処理を実行する。これにより、連続して実行される読出し処理によってメモリセルトランジスタＭＴの強誘電体膜７４と絶縁体膜７３との界面に充電された電荷を放電させることができる。このため、リードディスターブの発生を抑制できる。
【0129】
また、メモリコントローラ１０は、同一の或るブロックＢＬＫに対して第２閾値以上の読出し処理が連続して実行された後に、他のブロックに対して読出し処理が実行される場合、当該或るブロックＢＬＫに対してデトラップ処理を実行する。これにより、連続して実行される読出し処理によってメモリセルトランジスタＭＴの強誘電体膜７４と絶縁体膜７３との界面に充電された電荷を放電させることができる。このため、リードディスターブの発生を抑制できる。
【0130】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、書込み処理及び消去処理の際に発生するディスターブを緩和する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、書込み処理及び消去処理の際に発生するディスターブを緩和する点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
【0131】
２．１ メモリシステム
図１３は、第２実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１３は、第１実施形態における図１に対応する。図１３におけるホスト２、メモリコントローラ１０、及び不揮発性メモリ２０の構成は、図１の場合と同等である。
図１３は、第２実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１３は、第１実施形態における図１に対応する。図１３におけるホスト２、メモリコントローラ１０、及び不揮発性メモリ２０の構成は、図１の場合と同等である。
【0132】
揮発性メモリ３０は、ブロック管理情報３１を記憶する。ブロック管理情報３１は、不揮発性メモリ２０内のブロックＢＬＫの使用状況（メモリ領域に占める有効データの割合）を管理するための情報である。
【0133】
図１４は、第２実施形態に係るブロック管理情報のデータ構造の一例を示す図である。
【0134】
ブロック管理情報３１には、ブロックＢＬＫ毎に、有効データが記憶されていないセルユニットＣＵの数が、書換え可能セルユニット数として記憶される。有効データが記憶されていないセルユニットＣＵには、無効データが記憶されている、又はデータが記憶されていない。有効データとは、論理アドレスに紐付けられたデータである。無効データとは、論理アドレスに紐付けられていない（消去可能な）データである。
【0135】
なお、本明細書では、データを“書き換える”とは、有効データが記憶されていないメモリ領域に、新たな有効データを書き込むことを意味する。すなわち、書換え処理を実行することには、消去済みのメモリ領域に書込み処理を実行すること、及び無効データが記憶されているメモリ領域に消去処理を実行した後に、書込み領域を更に実行すること、のいずれもが含まれる。
【0136】
図１４の例では、ブロックＢＬＫ０の書換え可能セルユニット数が“０”であり、…、ブロックＢＬＫ（ｎ－１）の書換え可能セルユニット数が“３２”である場合が示される。図１４の例によれば、ブロック管理情報３１を参照することにより、メモリコントローラ１０は、ブロックＢＬＫ０には更なる有効データを書き込めないことを把握できる。また、メモリコントローラ１０は、ブロックＢＬＫ（ｎ－１）内の全てのページに有効データを書き込めることを把握できる。
【0137】
２．２ 書換え処理
第２実施形態に係るメモリシステムにおける書換え処理について説明する。
第２実施形態に係るメモリシステムにおける書換え処理について説明する。
【0138】
２．２．１ 書込み処理
図１５は、第２実施形態に係るメモリシステムにおける書込み処理でメモリセルアレイに印加される電圧の一例を示す図である。図１５では、書込み対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図１５では、書込み処理の際に書込み対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。図１５では、ストリングユニットＳＵ０のワード線ＷＬ３に接続されるセルユニットＣＵが書込み対象である場合に印加される電圧が示される。
図１５は、第２実施形態に係るメモリシステムにおける書込み処理でメモリセルアレイに印加される電圧の一例を示す図である。図１５では、書込み対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図１５では、書込み処理の際に書込み対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。図１５では、ストリングユニットＳＵ０のワード線ＷＬ３に接続されるセルユニットＣＵが書込み対象である場合に印加される電圧が示される。
【0139】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０及びＳＧＳに電圧Ｖｓｇを印加する。なお、書込み処理における電圧Ｖｓｇは、読出し処理における電圧Ｖｓｇとは異なっていてもよい。
【0140】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ１～ＳＧＤ３に電圧ＶＳＳを印加する。
【0141】
センスアンプモジュール２９は、データ“０”を書き込むメモリセルトランジスタＭＴに接続されるビット線ＢＬに電圧ＶＳＳを印加する。センスアンプモジュール２９は、データ“１”を書き込むメモリセルトランジスタＭＴに接続されるビット線ＢＬに電圧ＶＳＳより高い電圧を印加する。
【0142】
以上のような電圧を印加することにより、非選択ストリングユニットＳＵのＮＡＮＤストリングＮＳは、ビット線ＢＬから電気的に絶縁される。選択ストリングユニットＳＵのうち、データ“０”を書き込むメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳは、ビット線ＢＬと電気的に接続される。選択ストリングユニットＳＵのうち、データ“１”を書き込むメモリセルトランジスタＭＴを含むＮＡＮＤストリングＮＳは、ビット線ＢＬから電気的に絶縁される。
【0143】
ロウデコーダモジュール２８は、選択ワード線ＷＬに電圧Ｖｐｇｍを印加する。電圧Ｖｐｇｍは、例えば、７～８Ｖ程度である。
【0144】
ロウデコーダモジュール２８は、非選択ワード線ＷＬに電圧Ｖｐａｓｓを印加する。電圧Ｖｐａｓｓは、メモリセルトランジスタＭＴの閾値電圧の高さによらず、メモリセルトランジスタＭＴをオン状態にする電圧である。電圧Ｖｐａｓｓは、電圧Ｖｐｇｍより低い。電圧Ｖｐａｓｓは、例えば、３Ｖである。これにより、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対してＶｐａｓｓ程度低くなる。
【0145】
なお、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、フローティング状態である。これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳのチャネルの電位は、ワード線ＷＬの多くを占める非選択ワード線ＷＬの電圧Ｖｐａｓｓ程度にカップリングする。このため、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対して（Ｖｐｇｍ－Ｖｐａｓｓ）程度低くなる。
【0146】
このように、書込み処理では、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、のチャネルの電位は、ゲートに対して３Ｖ～５Ｖ程度低くなる。このため、書込み処理では、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、意図しないデータの書込みが発生し得る。このような書込み処理における意図しないデータの書込みは、「プログラムディスターブ」とも呼ばれる。
【0147】
２．２．２ 消去処理
図１６は、第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第１例を示す図である。図１７は、第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第２例を示す図である。第１例は、正の電圧が印加される場合に対応する。第２例は、負の電圧が印加される場合に対応する。
図１６は、第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第１例を示す図である。図１７は、第２実施形態に係るメモリシステムにおける消去処理でメモリセルアレイに印加される電圧の第２例を示す図である。第１例は、正の電圧が印加される場合に対応する。第２例は、負の電圧が印加される場合に対応する。
【0148】
図１６及び図１７では、消去対象のブロックＢＬＫのうち、ストリングユニットＳＵ０～ＳＵ３の各々のＮＡＮＤストリングＮＳが１個ずつ示される。図１６及び図１７では、消去対象のブロックＢＬＫに接続されるビット線ＢＬ、選択ゲート線ＳＧＤ０～ＳＧＤ３、及びＳＧＳ、並びにワード線ＷＬ０～ＷＬ７に印加される電圧が示される。図１６及び図１７では、ブロックＢＬＫ内のワード線ＷＬ３に接続されたセルユニットＣＵが消去対象である場合に印加される電圧が示される。
【0149】
＜第１例＞
まず、図１６を参照して消去処理の第１例について説明する。
まず、図１６を参照して消去処理の第１例について説明する。
【0150】
センスアンプモジュール２９は、ビット線ＢＬに電圧Ｖｅｒａを印加する。電圧Ｖｅｒａは、例えば、７～８Ｖ程度である。
【0151】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０に電圧ＶＳＳを印加する。これにより、選択ストリングユニットＳＵの選択トランジスタＴ１は、オン状態となる。
【0152】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ１～ＳＧＤ３に電圧Ｖｓｇｄを印加する。これにより、非選択ストリングユニットＳＵの選択トランジスタＴ１は、オフ状態となる。なお、消去処理の第２例における電圧Ｖｓｇｄは、デトラップ処理の第２例における電圧Ｖｓｇｄとは異なっていてもよい。
【0153】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＳに電圧Ｖｓｇｓを印加する。これにより、消去対象のブロックＢＬＫの全ての選択トランジスタＴ２は、オフ状態となる。なお、消去処理の第２例における電圧Ｖｓｇｓは、デトラップ処理の第２例における電圧Ｖｓｇｓとは異なっていてもよい。
【0154】
ロウデコーダモジュール２８は、選択ワード線ＷＬに電圧ＶＳＳを印加する。これにより、選択メモリセルＭＴに書き込まれたデータが消去される。
【0155】
ロウデコーダモジュール２８は、非選択ワード線ＷＬに電圧Ｖｐａｓｓを印加する。これにより、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対して（Ｖｅｒａ－Ｖｐａｓｓ）程度高くなる。
【0156】
なお、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、フローティング状態である。これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳのチャネルの電位は、大多数のワード線ＷＬである非選択ワード線ＷＬの電圧Ｖｐａｓｓ程度にカップリングする。このため、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対してＶｐａｓｓ程度高くなる。
【0157】
＜第２例＞
次に、図１７を参照して消去処理の第２例について説明する。
次に、図１７を参照して消去処理の第２例について説明する。
【0158】
センスアンプモジュール２９は、ビット線ＢＬに電圧ＶＳＳを印加する。
【0159】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ０に電圧－Ｖｓｇｄを印加する。これにより、選択ストリングユニットＳＵの選択トランジスタＴ１は、オン状態となる。なお、消去処理の第１例における電圧－Ｖｓｇｄは、デトラップ処理の第１例における電圧－Ｖｓｇｄとは異なっていてもよい。
【0160】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＤ１～ＳＧＤ３に電圧ＶＳＳを印加する。これにより、非選択ストリングユニットＳＵの選択トランジスタＴ１は、オフ状態となる。
【0161】
ロウデコーダモジュール２８は、選択ゲート線ＳＧＳに電圧－Ｖｓｇｓを印加する。これにより、消去対象のブロックＢＬＫの全ての選択トランジスタＴ２は、オフ状態となる。なお、消去処理の第１例における電圧－Ｖｓｇｓは、デトラップ処理の第１例における電圧－Ｖｓｇｓとは異なっていてもよい。
【0162】
ロウデコーダモジュール２８は、選択ワード線ＷＬに電圧－Ｖｅｒａを印加する。これにより、選択メモリセルＭＴに書き込まれたデータが消去される。
【0163】
ロウデコーダモジュール２８は、非選択ワード線ＷＬに電圧－Ｖｐａｓｓを印加する。これにより、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対してＶｐａｓｓ程度高くなる。
【0164】
なお、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳは、フローティング状態である。これにより、非選択ストリングユニットＳＵに含まれるＮＡＮＤストリングＮＳのチャネルの電位は、大多数のワード線ＷＬである非選択ワード線ＷＬの電圧－Ｖｐａｓｓ程度にカップリングする。このため、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのチャネルの電位は、ゲートに対して（Ｖｅｒａ－Ｖｐａｓｓ）程度高くなる。
【0165】
このように、消去処理では、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、のチャネルの電位は、ゲートに対して３Ｖ程度高くなる。このため、消去処理では、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴと、非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴに対して、意図しないデータの消去が発生し得る。このような消去処理における意図しないデータの消去は、「イレースディスターブ」とも呼ばれる。
【0166】
２．２．３ 書換え処理の順番
書換え処理では、上述した書込み処理、又は消去処理及び書込み処理の組が実行される。以下では、書換え処理の順番について説明する。
書換え処理では、上述した書込み処理、又は消去処理及び書込み処理の組が実行される。以下では、書換え処理の順番について説明する。
【0167】
図１８は、第２実施形態に係るメモリシステムにおける書換え処理の順番の一例を示す図である。図１８では、メモリセルアレイ２７内の３２ｎ個のセルユニットＣＵに対して実行される書換え処理の順番の一例が示される。なお、図１８では、メモリセルアレイ２７内の全てのブロックＢＬＫについて、全てのセルユニットＣＵが書換え可能である場合が示される。
【0168】
メモリコントローラ１０は、第１～第ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ０及びワード線ＷＬ０の組に対応づけられるセルユニットＣＵを順に選択する。
【0169】
メモリコントローラ１０は、第（ｎ＋１）～第２ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ１及びワード線ＷＬ０の組に対応づけられるセルユニットＣＵを順に選択する。
【0170】
メモリコントローラ１０は、第（２ｎ＋１）～第３ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ２及びワード線ＷＬ０の組に対応づけられるセルユニットＣＵを順に選択する。
【0171】
メモリコントローラ１０は、第（３ｎ＋１）～第４ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ３及びワード線ＷＬ０の組に対応づけられるセルユニットＣＵを順に選択する。
【0172】
メモリコントローラ１０は、第（４ｎ＋１）～第５ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ０及びワード線ＷＬ１の組に対応づけられるセルユニットＣＵを順に選択する。
【0173】
最終的に、メモリコントローラ１０は、第（３１ｎ＋１）～第３２ｎ番目の書換え処理では、ブロックＢＬＫ０～ＢＬＫｎのストリングユニットＳＵ３及びワード線ＷＬ７の組に対応づけられるセルユニットＣＵを順に選択する。
【0174】
第３２ｎ番目の書換え処理が終わると、メモリコントローラ１０は、再び第１番目の書換え処理から順に書換え処理を実行する。
【0175】
なお、ｋ番目に対応するセルユニットＣＵが書換え可能でない場合、メモリコントローラ１０は、ｋ番目の書換え処理を、ｋ番目に対応するセルユニットＣＵと同じブロックＢＬＫ内の他のセルユニットＣＵ（例えば、（ｋ＋ｎ）番目に対応するセルユニットＣＵ）に対して実行してもよい。
【0176】
このように、メモリコントローラ１０は、或るブロックＢＬＫの１個のセルユニットＣＵに対して書換え処理が実行されると、当該或るブロックＢＬＫとは異なるブロックＢＬＫの１個のセルユニットＣＵに対して、次の書換え処理を実行する。
【0177】
また、メモリコントローラ１０は、或るブロックＢＬＫに対する２回の書換え処理の間に、できるだけ多くの書換え処理が実行されるように、セルユニットＣＵを選択する。具体的には、ブロックＢＬＫ０に対する２回の書換え処理の間に、ブロックＢＬＫ１～ＢＬＫ（ｎ－１）に対する書換え処理が１回ずつ実行されるように、セルユニットＣＵを選択する。
【0178】
２．３ コンパクション処理
次に、第２実施形態に係るメモリシステムにおけるコンパクション処理について説明する。コンパクション処理は、有効データが記憶されるメモリ領域を再割当てすることによって、メモリセルアレイ２７の信頼性の劣化を抑制する処理である。
次に、第２実施形態に係るメモリシステムにおけるコンパクション処理について説明する。コンパクション処理は、有効データが記憶されるメモリ領域を再割当てすることによって、メモリセルアレイ２７の信頼性の劣化を抑制する処理である。
【0179】
図１９は、第２実施形態に係るメモリシステムにおけるコンパクション処理の実行可否を判定する処理の一例を示すフローチャートである。
【0180】
判定開始条件が満たされると（開始）、メモリコントローラ１０は、ブロック管理情報３１を参照することにより、書換え可能セルユニット数が０となるブロックＢＬＫの数が第３閾値以上であるか否かを判定する（Ｓ２１）。
【0181】
判定開始条件は、例えば、直前に実行された判定処理から所定の期間が経過したことであってもよい。判定開始条件は、例えば、所定の数の書込み処理が実行されることでもよい。
【0182】
第３閾値は、例えば、１以上（ｎ－１）以下の整数である。
【0183】
書換え可能セルユニット数が０となるブロックＢＬＫの数が第３閾値以上である場合（Ｓ２１；ｙｅｓ）、メモリコントローラ１０は、不揮発性メモリ２０に対するコンパクション処理を実行する（Ｓ２２）。
【0184】
Ｓ２２の処理の後、又は書換え可能セルユニット数が０となるブロックＢＬＫの数が第３閾値未満である場合（Ｓ２１；ｎｏ）、判定処理は終了となる（終了）。
【0185】
図２０は、第２実施形態に係るメモリシステムにおけるコンパクション処理の実行前での書換え処理の順番の一例を示す図である。図２１は、第２実施形態に係るメモリシステムにおけるコンパクション処理の実行後での書換え処理の順番の一例を示す図である。図２０及び図２１では、書換え不可の（すなわち、有効データが記憶されている）セルユニットＣＵがハッチングされる。
【0186】
図２０に示されるように、コンパクション処理の実行前において、ブロックＢＬＫ０、ＢＬＫ２、及びＢＬＫ３を含む第３閾値以上の数のブロックＢＬＫ内の全てのセルユニットＣＵが書換え不可であるとする。このような場合、或るブロックＢＬＫに対する書換え処理の実行頻度は、（ｎ－第３閾値）回に１回よりも高くなる。
【0187】
メモリコントローラ１０は、図２０に示されるようなメモリセルアレイ２７に対してコンパクション処理を実行する。具体的には、メモリコントローラ１０は、書換え不可のセルユニットＣＵの数がブロックＢＬＫ間で平準化されるように、有効データが記憶されるメモリ領域を再割当てする。
【0188】
これにより、図２１に示されるように、コンパクション処理の実行後において、書換え不可のセルユニットＣＵの数は、ブロックＢＬＫ間で略等しくなる。言い換えると、書換え可能セルユニット数は、ブロックＢＬＫ間で略等しくなる。このため、或るブロックＢＬＫに対する書換え処理の実行頻度を、ｎ回に１回まで下げることができる。
【0189】
２．４ 第２実施形態に係る効果
第２実施形態によれば、不揮発性メモリ２０の信頼性の劣化を抑制できる。本効果について、以下に説明する。
第２実施形態によれば、不揮発性メモリ２０の信頼性の劣化を抑制できる。本効果について、以下に説明する。
【0190】
ＦｅＦＥＴでは、書込み処理において、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴ、及び非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのゲート－チャネル間に３Ｖ程度（Ｖｐａｓｓ又は（Ｖｐｇｍ－Ｖｐａｓｓ））の電位差が印加されることにより、プログラムディスターブが発生し得る。同様に、ＦｅＦＥＴでは、消去処理において、選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴ、及び非選択ストリングユニットＳＵ内のメモリセルトランジスタＭＴのうち選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴのゲート－チャネル間に３Ｖ程度（Ｖｐａｓｓ又は（Ｖｅｒａ－Ｖｐａｓｓ））の電位差が印加されることにより、イレースディスターブが発生し得る。
【0191】
第２実施形態によれば、メモリコントローラ１０は、連続して２回の書換え処理が実行される場合、或るブロックＢＬＫに対して１回目の書換え処理を実行し、他のブロックに対して２回目の書換え処理を実行する。これにより、同一のブロックＢＬＫに実行される書換え処理の頻度を下げることができる。このため、プログラムディスターブ及びイレースディスターブの発生を抑制できる。
【0192】
また、メモリコントローラ１０は、無効データが記憶されている又は消去済みのメモリセルトランジスタＭＴが無いブロックの数が第３閾値以上の場合、コンパクション処理を実行する。コンパクション処理では、書換え処理が実行できないブロックＢＬＫに記憶される有効データを、書換え処理が実行できるブロックＢＬＫに移動させる。これにより、ブロックＢＬＫ間に記憶される有効データの量を平準化できる。このため、同一のブロックＢＬＫに実行される書換え処理の頻度を下げることができる。このため、プログラムディスターブ及びイレースディスターブの発生を抑制できる。
【0193】
４． 変形例等
上述の第１実施形態及び第２実施形態は、上述の例に限られず、種々の変形が適用可能である。
上述の第１実施形態及び第２実施形態は、上述の例に限られず、種々の変形が適用可能である。
【0194】
上述の第１実施形態では、同一のブロックＢＬＫ内で連続して実行される読出し処理に対してデトラップ処理を適用する場合について説明したが、これに限られない。例えば、同一のブロックＢＬＫ内で連続して実行される書込み処理に対してデトラップ処理を適用してもよい。また、例えば、同一のブロックＢＬＫ内で連続して実行される消去処理に対してデトラップ処理を適用してもよい。なお、消去処理に適用されるデトラップ処理は、読出し処理に適用されるデトラップ処理及び書込み処理に適用されるデトラップ処理とは極性が逆になる。
【0195】
また、上述の第２実施形態では、同一のブロックＢＬＫに対する書換え処理の実行頻度を下げるための書換え処理の順番について説明したが、これに限られない。例えば、当該順番は、同一のブロックＢＬＫに対する読出し処理について適用されてもよい。
【0196】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0197】
１…情報処理システム
２…ホスト
３…メモリシステム
１０…メモリコントローラ
１１…制御回路
１２…不揮発性メモリインタフェース
１３…ホストインタフェース
１４…揮発性メモリインタフェース
１５…カウンタ
２０…不揮発性メモリ
２１…入出力回路
２２…ロジック制御回路
２３…レジスタ
２４…シーケンサ
２５…電圧生成回路
２６…ドライバセット
２７…メモリセルアレイ
２８…ロウデコーダモジュール
２９…センスアンプモジュール
３０…揮発性メモリ
３１…ブロック管理情報
５０…半導体基板
５１，５２，５３，５４，５５…導電体層
６０，６１，６２，６３，６４，６５…絶縁体層
７０…コア膜
７１…半導体膜
７２…積層膜
７３…絶縁体膜
７４…強誘電体膜
２…ホスト
３…メモリシステム
１０…メモリコントローラ
１１…制御回路
１２…不揮発性メモリインタフェース
１３…ホストインタフェース
１４…揮発性メモリインタフェース
１５…カウンタ
２０…不揮発性メモリ
２１…入出力回路
２２…ロジック制御回路
２３…レジスタ
２４…シーケンサ
２５…電圧生成回路
２６…ドライバセット
２７…メモリセルアレイ
２８…ロウデコーダモジュール
２９…センスアンプモジュール
３０…揮発性メモリ
３１…ブロック管理情報
５０…半導体基板
５１，５２，５３，５４，５５…導電体層
６０，６１，６２，６３，６４，６５…絶縁体層
７０…コア膜
７１…半導体膜
７２…積層膜
７３…絶縁体膜
７４…強誘電体膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
