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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044675
(43)【公開日】2024-04-02
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240326BHJP
H01L 21/3205 20060101ALI20240326BHJP
【ＦＩ】
H01L27/04 L
H01L21/88 Z
H01L21/88 T
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2022150352
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】五十嵐 孝行
(72)【発明者】
【氏名】笠岡 竜雄
(72)【発明者】
【氏名】中柴 康隆
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033HH08
5F033HH11
5F033HH19
5F033JJ01
5F033JJ08
5F033JJ11
5F033JJ19
5F033KK01
5F033KK08
5F033KK11
5F033KK19
5F033NN34
5F033PP06
5F033PP15
5F033QQ48
5F033RR04
5F033RR06
5F033RR22
5F033SS11
5F033TT04
5F033UU04
5F033VV03
5F033VV07
5F033VV08
5F033WW02
5F033XX00
5F033XX19
5F033XX33
5F038AZ04
5F038BE07
5F038BH10
5F038CA05
5F038CA10
5F038CA13
5F038CA18
5F038CD12
5F038EZ07
5F038EZ19
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】半導体チップＣＨＰ３は、下層配線層と、下層配線層上に形成された多層配線層と、多層配線層上に形成された上層配線層と、を備える。ここで、下層配線層に設けられた配線の厚さは、多層配線層に設けられた複数の配線のそれぞれの厚さよりも厚く、上層配線層に設けられた配線の厚さは、多層配線層に設けられた複数の配線のそれぞれの厚さよりも厚い。そして、下層配線層には、トランスフォーマの構成要素である下層インダクタ３００が設けられ、上層配線層には、トランスフォーマの構成要素である上層インダクタ１００が設けられている。
【選択図】図７
【解決手段】半導体チップＣＨＰ３は、下層配線層と、下層配線層上に形成された多層配線層と、多層配線層上に形成された上層配線層と、を備える。ここで、下層配線層に設けられた配線の厚さは、多層配線層に設けられた複数の配線のそれぞれの厚さよりも厚く、上層配線層に設けられた配線の厚さは、多層配線層に設けられた複数の配線のそれぞれの厚さよりも厚い。そして、下層配線層には、トランスフォーマの構成要素である下層インダクタ３００が設けられ、上層配線層には、トランスフォーマの構成要素である上層インダクタ１００が設けられている。
【選択図】図７
【特許請求の範囲】
【請求項1】
下層配線層と、
前記下層配線層上に形成された多層配線層と、
前記多層配線層上に形成された上層配線層と、
を備え、
前記下層配線層には、第１配線が設けられ、
前記多層配線層には、第２配線が設けられ、
前記上層配線層には、第３配線が設けられ、
前記第１配線の厚さは、前記第２配線の厚さよりも厚く、
前記第３配線の厚さは、前記第２配線の厚さよりも厚く、
前記下層配線層には、トランスフォーマの構成要素である下層インダクタが設けられ、
前記上層配線層には、前記トランスフォーマの構成要素である上層インダクタが設けられている、半導体装置。
前記下層配線層上に形成された多層配線層と、
前記多層配線層上に形成された上層配線層と、
を備え、
前記下層配線層には、第１配線が設けられ、
前記多層配線層には、第２配線が設けられ、
前記上層配線層には、第３配線が設けられ、
前記第１配線の厚さは、前記第２配線の厚さよりも厚く、
前記第３配線の厚さは、前記第２配線の厚さよりも厚く、
前記下層配線層には、トランスフォーマの構成要素である下層インダクタが設けられ、
前記上層配線層には、前記トランスフォーマの構成要素である上層インダクタが設けられている、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１配線、前記第２配線および前記第３配線は、互いに電気的に接続されている、半導体装置。
前記第１配線、前記第２配線および前記第３配線は、互いに電気的に接続されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記上層配線層には、前記第３配線とは異なる第４配線が設けられ、
前記第４配線の厚さは、前記第２配線の厚さよりも厚く、
前記下層インダクタは、前記第１配線からなり、
前記上層インダクタは、前記第４配線からなる、半導体装置。
前記上層配線層には、前記第３配線とは異なる第４配線が設けられ、
前記第４配線の厚さは、前記第２配線の厚さよりも厚く、
前記下層インダクタは、前記第１配線からなり、
前記上層インダクタは、前記第４配線からなる、半導体装置。
【請求項4】
請求項３に記載の半導体装置において、
前記第３配線は、第１電位が印加されるように構成された第１ボンディングワイヤと接続され、
前記第４配線は、前記第１電位とは異なる第２電位が印加されるように構成された第２ボンディングワイヤと接続される、半導体装置。
前記第３配線は、第１電位が印加されるように構成された第１ボンディングワイヤと接続され、
前記第４配線は、前記第１電位とは異なる第２電位が印加されるように構成された第２ボンディングワイヤと接続される、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
前記第１配線の抵抗値は、前記第２配線の抵抗値よりも低く、
前記第３配線の抵抗値は、前記第２配線の抵抗値よりも低い、半導体装置。
前記第１配線の抵抗値は、前記第２配線の抵抗値よりも低く、
前記第３配線の抵抗値は、前記第２配線の抵抗値よりも低い、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記第２配線の膜応力は、前記第１配線の膜応力よりも大きく、
前記第２配線の膜応力は、前記第３配線の膜応力よりも大きく、
前記第２配線の膜応力は、層間絶縁膜の膜応力とは逆特性を有する、半導体装置。
前記第２配線の膜応力は、前記第１配線の膜応力よりも大きく、
前記第２配線の膜応力は、前記第３配線の膜応力よりも大きく、
前記第２配線の膜応力は、層間絶縁膜の膜応力とは逆特性を有する、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
断面視において、前記第１配線の幅は、前記第２配線の幅よりも大きく、
断面視において、前記第３配線の幅は、前記第２配線の幅よりも大きい、半導体装置。
断面視において、前記第１配線の幅は、前記第２配線の幅よりも大きく、
断面視において、前記第３配線の幅は、前記第２配線の幅よりも大きい、半導体装置。
【請求項8】
請求項１に記載の半導体装置において、
断面視において、前記第１配線の幅は、前記第２配線の幅よりも大きく、
断面視において、前記第３配線の幅は、前記第２配線の幅よりも小さい、半導体装置。
断面視において、前記第１配線の幅は、前記第２配線の幅よりも大きく、
断面視において、前記第３配線の幅は、前記第２配線の幅よりも小さい、半導体装置。
【請求項9】
請求項１に記載の半導体装置において、
前記第１配線は、アルミニウム配線であり、
前記第２配線は、タングステン配線であり、
前記第３配線は、アルミニウム配線である、半導体装置。
前記第１配線は、アルミニウム配線であり、
前記第２配線は、タングステン配線であり、
前記第３配線は、アルミニウム配線である、半導体装置。
【請求項10】
請求項１に記載の半導体装置において、
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線は、前記第３配線と接触している、半導体装置。
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線は、前記第３配線と接触している、半導体装置。
【請求項11】
請求項１に記載の半導体装置において、
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線と前記第３配線とは、タングステンで形成されたビアを介して接続されている、半導体装置。
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線と前記第３配線とは、タングステンで形成されたビアを介して接続されている、半導体装置。
【請求項12】
請求項１に記載の半導体装置において、
前記多層配線層は、
前記上層配線層から３層以上下層に設けられた第１層と、
前記第１層の１層上層に形成された第２層と、
を含み、
前記第１層に設けられた配線は、タングステンで形成された第１ビアを介して前記第２層に設けられた配線と接続され、
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線は、アルミニウムで形成された第２ビアを介して前記第３配線と接続され、
断面視において、前記第２ビアの幅は、前記第１ビアの幅よりも大きい、半導体装置。
前記多層配線層は、
前記上層配線層から３層以上下層に設けられた第１層と、
前記第１層の１層上層に形成された第２層と、
を含み、
前記第１層に設けられた配線は、タングステンで形成された第１ビアを介して前記第２層に設けられた配線と接続され、
前記第２配線は、前記上層配線層の１層下層に設けられた配線であり、
前記第２配線は、アルミニウムで形成された第２ビアを介して前記第３配線と接続され、
断面視において、前記第２ビアの幅は、前記第１ビアの幅よりも大きい、半導体装置。
【請求項13】
請求項１に記載の半導体装置において、
前記多層配線層は、
第１層と、
前記第１層の１層上層に形成された第２層と、
前記第２層の１層上層に形成された第３層と、
を含み、
前記半導体装置は、
前記第１層に設けられた第４配線と、
前記第２層に設けられた第５配線と、
前記第３層に設けられた第６配線と、
を有し、
前記第４配線は、第１ビアを介して前記第５配線と接続され、
前記第５配線は、第２ビアを介して前記第６配線と接続され、
平面視において、前記第１ビアと前記第２ビアは重なる、半導体装置。
前記多層配線層は、
第１層と、
前記第１層の１層上層に形成された第２層と、
前記第２層の１層上層に形成された第３層と、
を含み、
前記半導体装置は、
前記第１層に設けられた第４配線と、
前記第２層に設けられた第５配線と、
前記第３層に設けられた第６配線と、
を有し、
前記第４配線は、第１ビアを介して前記第５配線と接続され、
前記第５配線は、第２ビアを介して前記第６配線と接続され、
平面視において、前記第１ビアと前記第２ビアは重なる、半導体装置。
【請求項14】
請求項１に記載の半導体装置において、
前記多層配線層は、
第１層と、
前記第１層の１層上層に形成された第２層と、
前記第２層の１層上層に形成された第３層と、
を含み、
前記半導体装置は、
前記第１層に設けられた第４配線と、
前記第２層に設けられた第５配線と、
前記第３層に設けられた第６配線と、
を有し、
前記第４配線は、第１ビアを介して前記第５配線と接続され、
前記第５配線は、第２ビアを介して前記第６配線と接続され、
断面視において、前記第１ビアの位置と前記第２ビアの位置は、互いにずれている、半導体装置。
前記多層配線層は、
第１層と、
前記第１層の１層上層に形成された第２層と、
前記第２層の１層上層に形成された第３層と、
を含み、
前記半導体装置は、
前記第１層に設けられた第４配線と、
前記第２層に設けられた第５配線と、
前記第３層に設けられた第６配線と、
を有し、
前記第４配線は、第１ビアを介して前記第５配線と接続され、
前記第５配線は、第２ビアを介して前記第６配線と接続され、
断面視において、前記第１ビアの位置と前記第２ビアの位置は、互いにずれている、半導体装置。
【請求項15】
請求項１に記載の半導体装置において、
前記第１配線は、アルミニウム配線であり、
前記第２配線は、アルミニウム配線であり、
前記第３配線は、アルミニウム配線である、半導体装置。
前記第１配線は、アルミニウム配線であり、
前記第２配線は、アルミニウム配線であり、
前記第３配線は、アルミニウム配線である、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、例えば、誘導結合した一対のインダクタを利用して、異なる電位の間での信号伝送を可能とする半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
特開２０１１－８２２１２号公報（特許文献１）には、トランスフォーマを構成するコイルの寄生抵抗成分の大部分を占める直列抵抗を低減するために、微細化を妨げることなく、コイル断面積を大きくすることが可能な技術が記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－８２２１２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、誘導結合した一対のインダクタを利用して非接触の信号伝送を可能とするトランスフォーマ（デジタルアイソレータ）がある。このトランスフォーマによれば、非接触の状態での信号伝送が可能となるため、一方の回路からの電気的ノイズが他方の回路に悪影響を及ぼすことを抑制できる利点が得られる。そして、このように構成されているトランスフォーマでは、互いに大きく電位の異なる回路間での非接触の信号伝送も可能となるように、絶縁耐圧の向上が望まれている。
【課題を解決するための手段】
【0005】
一実施の形態における半導体装置は、下層配線層と、下層配線層上に形成された多層配線層と、多層配線層上に形成された上層配線層と、を備える。ここで、下層配線層には、第１配線が設けられ、多層配線層には、第２配線が設けられ、上層配線層には、第３配線が設けられている。このとき、第１配線の厚さは、第２配線の厚さよりも厚く、第３配線の厚さは、第２配線の厚さよりも厚い。そして、下層配線層には、トランスフォーマの構成要素である下層インダクタが設けられ、上層配線層には、トランスフォーマの構成要素である上層インダクタが設けられている。
【発明の効果】
【0006】
一実施の形態によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【0007】
【図1】負荷回路を駆動する駆動制御部の構成例を示す図である。
【図2】信号の伝送例を示す説明図である。
【図3】２チップ構成を示す図である。
【図4】３チップ構成を示す図である。
【図5】半導体チップの平面レイアウト構成を示す平面図である。
【図7】実施の形態における半導体チップの断面構造を示す図である。
【図8】トランスフォーマ形成領域に形成されている配線引き出し構造を拡大して示す図である。
【図9】半導体チップの製造工程を示す断面図である。
【図17】変形例１における半導体チップの模式的な断面図である。
【図18】変形例２における配線引き出し構造を示す断面図である。
【図19】変形例３における半導体チップの模式的な断面図である。
【図20】変形例４における半導体チップの模式的な断面図である。
【図21】変形例５における半導体チップの模式的な断面図である。
【図22】（ａ）および（ｂ）は、インダクタの形状例を示す図である。
【発明を実施するための形態】
【0008】
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0009】
＜回路構成＞
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
図１は、モータなどの負荷回路を駆動する駆動制御部の構成例を示す図である。
【0010】
図１に示すように、駆動制御部は、制御回路ＣＣと、トランスフォーマＴＲ１と、トランスフォーマＴＲ２と、駆動回路ＤＲと、インバータＩＮＶとを有し、負荷回路ＬＯＤと電気的に接続されている。
【0011】
送信回路ＴＸ１および受信回路ＲＸ１は、制御回路ＣＣから出力される制御信号を駆動回路ＤＲに伝達するための回路である。一方、送信回路ＴＸ２および受信回路ＲＸ２は、駆動回路ＤＲから出力される信号を制御回路ＣＣに伝達するための回路である。制御回路ＣＣは、駆動回路ＤＲを制御する機能を有する回路である。駆動回路ＤＲは、制御回路ＣＣからの制御に基づいて、負荷回路ＬＯＤを制御するインバータＩＮＶを動作させる回路である。
【0012】
制御回路ＣＣには、電源電位ＶＣＣ１が供給され、制御回路ＣＣは接地電位ＧＮＤ１により接地される。一方、インバータＩＮＶには、電源電位ＶＣＣ２が供給され、インバータＩＮＶは接地電位ＧＮＤ２により接地される。このとき、例えば、電源電位ＶＣＣ１は、インバータＩＮＶに供給される電源電位ＶＣＣ２よりも小さい。言い換えれば、インバータＩＮＶに供給される電源電位ＶＣＣ２は、電源電位ＶＣＣ１よりも大きい。
【0013】
送信回路ＴＸ１と受信回路ＲＸ１との間には、誘導結合（磁気結合）したコイル（インダクタ）ＣＬ１ａとコイルＣＬ１ｂからなるトランスフォーマＴＲ１が介在している。これにより、送信回路ＴＸ１から受信回路ＲＸ１に、トランスフォーマＴＲ１を介して信号を伝達することができる。この結果、駆動回路ＤＲは、トランスフォーマＴＲ１を介して、制御回路ＣＣから出力された制御信号を受信することができる。
【0014】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ１によって、制御回路ＣＣから駆動回路ＤＲへの電気的ノイズの伝達を抑制しながら、制御回路ＣＣから駆動回路ＤＲに制御信号を伝達することができる。このことから、制御信号への電気的ノイズの重畳に起因する駆動回路ＤＲの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0015】
トランスフォーマＴＲ１を構成するコイルＣＬ１ａおよびコイルＣＬ１ｂは、それぞれインダクタとして機能する。トランスフォーマＴＲ１は、誘導結合したコイルＣＬ１ａとコイルＣＬ１ｂからなる磁気結合素子として機能することになる。
【0016】
同様に、送信回路ＴＸ２および受信回路ＲＸ２の間には、誘導結合したコイルＣＬ２ｂとコイルＣＬ２ａとからなるトランスフォーマＴＲ２が介在している。これにより、送信回路ＴＸ２から受信回路ＲＸ２に、トランスフォーマＴＲ２を介して信号を伝達することができる。この結果、制御回路ＣＣは、トランスフォーマＴＲ２を介して、駆動回路ＤＲから出力された信号を受信することができる。
【0017】
このように、誘導結合を利用して電気的に絶縁したトランスフォーマＴＲ２によって、駆動回路ＤＲから制御回路ＣＣへの電気的ノイズの伝達を抑制しながら、駆動回路ＤＲから制御回路ＣＣに信号を伝達することができる。このことから、信号への電気的ノイズの重畳に起因する制御回路ＣＣの誤動作を抑制することができ、これによって、半導体装置の動作信頼性を向上することができる。
【0018】
トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとにより構成されており、コイルＣＬ１ａとコイルＣＬ１ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ１ａに電流が流れると、その電流の変化に応じてコイルＣＬ１ｂに誘導起電力が発生して誘導電流が流れるようになっている。このとき、コイルＣＬ１ａが一次コイルであり、コイルＣＬ１ｂが二次コイルである。このように、トランスフォーマＴＲ１は、コイルＣＬ１ａとコイルＣＬ１ｂとの間に生じる電磁誘導現象を利用している。すなわち、送信回路ＴＸ１からトランスフォーマＴＲ１のコイルＣＬ１ａに信号を送って電流を流した結果、トランスフォーマＴＲ１のコイルＣＬ１ｂに生じた誘導電流を受信回路ＲＸ１で検知することにより、受信回路ＲＸ１は送信回路ＴＸ１から出力された制御信号に対応した信号を受信できる。
【0019】
同様に、トランスフォーマＴＲ２は、コイルＣＬ２ａとコイルＣＬ２ｂとにより構成されており、コイルＣＬ２ａとコイルＣＬ２ｂとは、導体によっては繋がっておらず、磁気的に結合している。このことから、コイルＣＬ２ｂに電流が流れると、その電流の変化に応じてコイルＣＬ２ａに誘導起電力が発生して誘導電流が流れるようになっている。このように、送信回路ＴＸ２からトランスフォーマＴＲ２のコイルＣＬ２ｂに信号を送って電流を流した結果、トランスフォーマＴＲ２のコイルＣＬ２ａに生じた誘導電流を受信回路ＲＸ２で検知することにより、受信回路ＲＸ２は送信回路ＴＸ２から出力された制御信号に対応した信号を受信することができる。
【0020】
送信回路ＴＸ１からトランスフォーマＴＲ１を経由して受信回路ＲＸ１に至る経路と、送信回路ＴＸ２からトランスフォーマＴＲ２を経由して受信回路ＲＸ２に至る経路とにより、制御回路ＣＣと駆動回路ＤＲとの間の信号の送受信が行なわれる。すなわち、送信回路ＴＸ１が送信した信号を受信回路ＲＸ１が受信し、送信回路ＴＸ２が送信した信号を受信回路ＲＸ２が受信することにより、制御回路ＣＣと駆動回路ＤＲとの間で信号の送受信を行うことができる。上述のように、送信回路ＴＸ１から受信回路ＲＸ１への信号の伝達には、トランスフォーマＴＲ１が介在する一方、送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達には、トランスフォーマＴＲ２が介在する。これにより、駆動回路ＤＲは、制御回路ＣＣから送信された信号に応じて、負荷回路ＬＯＤを動作させるためのインバータＩＮＶを駆動することができる。
【0021】
制御回路ＣＣと駆動回路ＤＲとは、基準電位の電圧レベルが異なっている。すなわち、制御回路ＣＣでは、基準電位が接地電位ＧＮＤ１に固定されている一方、図１に示すように、駆動回路ＤＲは、インバータＩＮＶと電気的に接続されている。インバータＩＮＶは、例えば、ハイサイド用ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ：Insulated Gate Bipolar Transistor）とローサイド用ＩＧＢＴとを有している。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴのオン／オフ制御と、ローサイド用ＩＧＢＴのオン／オフ制御を駆動回路ＤＲで行なうことにより、インバータＩＮＶによる負荷回路ＬＯＤの制御が実現される。具体的に、ハイサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ハイサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。同様に、ローサイド用ＩＧＢＴのオン／オフ制御は、駆動回路ＤＲによって、ローサイド用ＩＧＢＴのゲート電極に印加する電位を制御することによって行なわれる。
【0022】
ここで、例えば、ローサイド用ＩＧＢＴのオン制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）＋しきい値電圧（１５Ｖ）」をゲート電極に印加することにより実現される。一方、例えば、ローサイド用ＩＧＢＴのオフ制御は、接地電位ＧＮＤ２と接続されているローサイド用ＩＧＢＴのエミッタ電位（０Ｖ）を基準として、「エミッタ電位（０Ｖ）」をゲート電極に印加することにより実現される。
【0023】
したがって、ローサイド用ＩＧＢＴのオン／オフ制御は、０Ｖを基準電位として、ゲート電極にしきい値電圧（１５Ｖ）を印加するか否かによって行なわれる。
【0024】
一方、例えば、ハイサイド用ＩＧＢＴのオン制御も、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、この基準電位に対して、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0025】
ところが、ハイサイド用ＩＧＢＴのエミッタ電位は、ローサイド用ＩＧＢＴのエミッタ電位のように接地電位ＧＮＤ２に固定されているわけではない。すなわち、インバータＩＮＶにおいては、電源電位ＶＣＣ２と接地電位ＧＮＤ２との間に、ハイサイド用ＩＧＢＴとローサイド用ＩＧＢＴとが直列接続されている。そして、インバータＩＮＶでは、ハイサイド用ＩＧＢＴがオンする際には、ローサイド用ＩＧＢＴをオフする一方、ハイサイド用ＩＧＢＴがオフする際には、ローサイド用ＩＧＢＴをオンする制御が行なわれる。したがって、ハイサイド用ＩＧＢＴがオフしている際には、ローサイド用ＩＧＢＴがオンしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、オンしているローサイド用ＩＧＢＴによって、接地電位ＧＮＤ２となる。
【0026】
一方、ハイサイド用ＩＧＢＴがオンしている際には、ローサイド用ＩＧＢＴがオフしていることから、ハイサイド用ＩＧＢＴのエミッタ電位は、ＩＧＢＴバス電圧となる。このとき、ハイサイド用ＩＧＢＴのオン／オフ制御は、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「基準電位＋しきい値電圧（１５Ｖ）」を印加するか否かによって行なわれる。
【0027】
上述したように、ハイサイド用ＩＧＢＴのエミッタ電位は、ハイサイド用ＩＧＢＴがオンしている場合とオフしている場合で変動する。すなわち、ハイサイド用ＩＧＢＴのエミッタ電位は、接地電位ＧＮＤ２（０Ｖ）から電源電位ＶＣＣ２（例えば、８００Ｖ）まで変動する。したがって、ハイサイド用ＩＧＢＴをオンするためには、ハイサイド用ＩＧＢＴのエミッタ電位を基準電位として、ゲート電極に「ＩＧＢＴバス電圧（８００Ｖ）＋しきい値電圧（１５Ｖ）」を印加する必要がある。このことから、ハイサイド用ＩＧＢＴのオン／オフ制御を行なう駆動回路ＤＲにおいては、ハイサイド用ＩＧＢＴのエミッタ電位を把握する必要がある。このため、駆動回路ＤＲは、ハイサイド用ＩＧＢＴのエミッタ電位を入力するように構成されている。この結果、駆動回路ＤＲには、８００Ｖの基準電位が入力され、駆動回路ＤＲは、この８００Ｖの基準電位に対して、１５Ｖのしきい値電圧（１５Ｖ）をハイサイド用ＩＧＢＴのゲート電極に印加することによって、ハイサイド用ＩＧＢＴをオンするように制御する。したがって、駆動回路ＤＲには、８００Ｖ程度の高電位が印加される。
【0028】
このように、駆動制御部は、低電位（数十Ｖ）を取り扱う制御回路ＣＣを有するとともに、高電位（数百Ｖ）を取り扱う駆動回路ＤＲを有している。このことから、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、異電位回路間での信号の伝達を行なうことが必要とされる。
【0029】
この点に関し、制御回路ＣＣと駆動回路ＤＲとの間での信号の伝達は、トランスフォーマＴＲ１とトランスフォーマＴＲ２を介在して行なわれるため、異電位回路間での信号の伝達が可能である。
【0030】
上述したように、トランスフォーマＴＲ１とトランスフォーマＴＲ２とにおいては、一次コイルと二次コイルとの間に、大きな電位差が発生する場合がある。逆に言えば、大きな電位差が発生する場合があるため、導体では繋がずに磁気結合させた一次コイルと二次コイルを信号の伝達に用いている。したがって、トランスフォーマＴＲ１を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ１ａとコイルＣＬ１ｂとの間の絶縁耐圧をできるだけ高くすることが重要である。同様に、トランスフォーマＴＲ２を形成するにあたって、半導体装置の動作信頼性を向上する観点から、コイルＣＬ２ｂとコイルＣＬ２ａとの間の絶縁耐圧をできるだけ高くすることが重要である。
【0031】
＜信号の伝送例＞
図２は、信号の伝送例を示す説明図である。
図２は、信号の伝送例を示す説明図である。
【0032】
図２において、送信回路ＴＸ１は、送信回路ＴＸ１に入力された方形波の信号ＳＧ１のエッジ部分を取り出して一定パルス幅の信号ＳＧ２を生成し、トランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に信号ＳＧ２を送る。この信号ＳＧ２による電流がトランスフォーマＴＲ１のコイルＣＬ１ａ（一次コイル）に流れると、それに応じた信号ＳＧ３が誘導起電力によりトランスフォーマＴＲ１のコイルＣＬ１ｂ（二次コイル）に流れる。この信号ＳＧ３を受信回路ＲＸ１で増幅し、更に方形波に変調することで、方形波の信号ＳＧ４が受信回路ＲＸ１から出力される。これにより、送信回路ＴＸ１に入力された信号ＳＧ１に対応した信号ＳＧ４を受信回路ＲＸ１から出力することができる。このようにして、送信回路ＴＸ１から受信回路ＲＸ１に信号を伝達することができる。送信回路ＴＸ２から受信回路ＲＸ２への信号の伝達も同様に行なうことができる。
【0033】
＜２チップ構成＞
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
上述した駆動制御部のうちの送受信回路部は、例えば、２つの半導体チップに分けて形成される。具体的に、図３は、２チップ構成を示す図である。図３において、半導体チップＣＨＰ１には、送信回路ＴＸ１とトランスフォーマＴＲ１と受信回路ＲＸ２とが形成されている。一方、半導体チップＣＨＰ２には、受信回路ＲＸ１と駆動回路ＤＲと送信回路ＴＸ２とトランスフォーマＴＲ２とが形成されている。このような２チップ構成では、例えば、トランスフォーマＴＲ１が送信回路ＴＸ１と受信回路ＲＸ２と同一の半導体チップＣＨＰ１に形成される。したがって、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２の集積化が可能となる。同様に、トランスフォーマＴＲ２が駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２と同一の半導体チップＣＨＰ２に形成される。このため、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２の集積化が可能となる。
【0034】
ただし、２チップ構成では、例えば、トランスフォーマＴＲ１と送信回路ＴＸ１と受信回路ＲＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ１の製造プロセスが複雑化する。同様に、２チップ構成では、例えば、トランスフォーマＴＲ２と駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とを１つの半導体チップに形成することが必要なため、半導体チップＣＨＰ２の製造プロセスが複雑化する。この結果、半導体チップＣＨＰ１および半導体チップＣＨＰ２の製造コストが上昇してしまう。
【0035】
＜３チップ構成＞
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
そこで、上述した送受信回路部を２チップ構成ではなく、３チップ構成で実現することが検討されている。以下では、新規な３チップ構成について説明する。
【0036】
図４は、３チップ構成を示す図である。図４において、半導体チップＣＨＰ１には、送信回路ＴＸ１と受信回路ＲＸ２とが形成されている。また、半導体チップＣＨＰ２には、駆動回路ＤＲと受信回路ＲＸ１と送信回路ＴＸ２とが形成されている。一方、半導体チップＣＨＰ３には、トランスフォーマＴＲ１とトランスフォーマＴＲ２とが形成されている。
【0037】
これにより、３チップ構成では、トランスフォーマＴＲ１とトランスフォーマＴＲ２だけが形成された半導体チップＣＨＰ３を有している。すなわち、３チップ構成では、半導体チップＣＨＰ１および半導体チップＣＨＰ２の構成に関わらず、半導体チップＣＨＰ３を使用することができる。このことから、３チップ構成によれば、使用可能な半導体チップＣＨＰ１および半導体チップＣＨＰ２のバリエーションを増加させることができる利点が得られる。言い換えれば、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３の汎用性を高めることができる。さらに、トランスフォーマＴＲ１およびトランスフォーマＴＲ２が形成された半導体チップＣＨＰ３は、トランジスタを含んでいないため、配線工程だけで形成することができる結果、製造プロセスの簡素化を図ることができる。したがって、３チップ構成によれば、製造コストの削減が可能となり、これによって、競争力の高い製品を製造できる。
【0038】
＜半導体チップの平面レイアウト構成＞
続いて、半導体チップＣＨＰ３の平面レイアウト構成について説明する。
続いて、半導体チップＣＨＰ３の平面レイアウト構成について説明する。
【0039】
図５は、半導体チップＣＨＰ３の平面レイアウト構成を示す平面図である。
【0040】
図５において、半導体チップＣＨＰ３の平面形状は、矩形形状をしており、半導体チップＣＨＰ３の周縁部にシールリングＳＲが設けられている。そして、平面視において、シールリングＳＲに囲まれるように、上層インダクタ１００および上層インダクタ２００が設けられている。ここで、上層インダクタ１００は、タップパッド１ａと、タップパッド１ａと接続された渦巻配線１ｂと、渦巻配線１ｂと接続されたトランスパッド１ｃを有する。同様に、上層インダクタ２００は、タップパッド２ａと、タップパッド２ａと接続された渦巻配線２ｂと、渦巻配線２ｂと接続されたトランスパッド２ｃを有する。
【0041】
また、平面視において、シールリングＳＲに囲まれるように、タップパッド３ａおよびトランスパッド３ｃと、タップパッド４ａおよびトランスパッド４ｃが設けられている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
タップパッド３ａおよびトランスパッド３ｃは、上層インダクタ１００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ１００と対になる下層インダクタが、上層インダクタ１００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド３ａおよびトランスパッド３ｃが上層インダクタ１００と同層に形成されている。
【0042】
同様に、タップパッド４ａおよびトランスパッド４ｃは、上層インダクタ２００の下方に形成されている下層インダクタ（図示せず）のタップパッドおよびトランスパッドである。すなわち、上層インダクタ２００と対になる下層インダクタが、上層インダクタ２００の下方に形成されており、この下層インダクタから配線を介して引き出されたタップパッド４ａおよびトランスパッド４ｃが上層インダクタ２００と同層に形成されている。
【0043】
ここで、例えば、上層インダクタ１００および上層インダクタ２００には、約８００Ｖ程度のハイサイド側の基準電位が印加される。これに対し、下層インダクタ（タップパッド３ａおよびトランスパッド３ｃ）と下層インダクタ（タップパッド４ａおよびトランスパッド４ｃ）には、０Ｖ程度のローサイド側の基準電位が印加される。つまり、上層インダクタ１００と対になる下層インダクタには、上層インダクタ１００に印加される基準電位とは異なる基準電位が印加される。同様に、上層インダクタ２００と対になる下層インダクタには、上層インダクタ２００に印加されるハイサイド側の基準電位とは異なるローサイド側の基準電位が印加される。
【0044】
＜半導体チップの断面構造＞
次に、半導体チップＣＨＰ３の断面構造について説明する。
次に、半導体チップＣＨＰ３の断面構造について説明する。
【0045】
【0046】
図６において、例えば、ｐ型半導体基板ＳＵＢの表面には、ｐ型半導体基板ＳＵＢよりも高い不純物濃度を有するｐ型半導体領域ＰＲが形成されており、このｐ型半導体領域ＰＲ上に複数層からなる配線層が形成されている。そして、複数層からなる配線層には、シールリングＳＲが形成されている。また、複数層からなる配線層内には、渦巻配線３ｂを有する下層インダクタ３００が形成されている。この下層インダクタ３００（渦巻配線３ｂ）からは、複数層からなる配線層内に形成された配線が引き出されており、渦巻配線３ｂは、複数層からなる配線層の最上層に形成されたトランスパッド３ｃと電気的に接続されている。すなわち、下層インダクタ３００は、複数層からなる配線層内に形成された配線を介して、トランスパッド３ｃおよびタップパッド（図示しない）と電気的に接続されている。さらに、複数層からなる配線層上には、上層インダクタ１００が形成されている。すなわち、下層インダクタ３００と重なるように上層インダクタ１００が形成されており、この上層インダクタ１００は、渦巻配線１ｂとトランスパッド１ｃとを有している。
【0047】
そして、上層インダクタ１００を覆うように表面保護膜ＰＡＳとポリイミド樹脂膜ＰＩが形成されている。表面保護膜ＰＡＳおよびポリイミド樹脂膜ＰＩには開口部が設けられており、トランスパッド３ｃの表面の一部およびトランスパッド１ｃの表面の一部が露出している。なお、表面保護膜ＰＡＳは、酸化シリコン膜と窒化シリコン膜から構成されている。以上のようにして、半導体チップＣＨＰ３が構成されている。
【0048】
＜改善の検討＞
例えば、トランスフォーマでは、互いに大きく電位の異なる回路間での非接触の信号伝送も可能となるように、絶縁耐圧（ガルバニック耐圧）の向上が望まれている。
例えば、トランスフォーマでは、互いに大きく電位の異なる回路間での非接触の信号伝送も可能となるように、絶縁耐圧（ガルバニック耐圧）の向上が望まれている。
【0049】
この点に関し、これまでの技術では、２チップ構成のように、１つの半導体チップにトランスフォーマとトランジスタとが形成されていることから、トランジスタに関する標準ＣＭＯＳ技術を使用してトランスフォーマが形成されている。
【0050】
具体的に、標準ＣＭＯＳ技術では、半導体基板にトランジスタが形成され、このトランジスタの上方に複数層からなる配線層が形成される。ここで、標準ＣＭＯＳ技術では、下層配線層に設けられる下層配線は、近接したトランジスタ間を接続する配線であり、接続長が短い。このことから、下層配線においては、寄生抵抗はそれほど考慮しなくてもよいため、細い配線幅および薄い配線厚を有するローカル配線から構成される。
【0051】
一方、標準ＣＭＯＳ技術では、上層配線層に設けられる上層配線は、互いに距離の離れた回路間を接続する配線であり、その接続長が長くなる。この結果、上層配線においては、寄生抵抗を考慮する必要があり、太い配線幅および厚い配線厚を有するグローバル配線から構成される。このように標準ＣＭＯＳ技術における複数層からなる配線層において、下層配線層に微細なローカル配線が形成され、上層配線層になるにつれて、配線幅と配線厚が大きい配線が形成される。すなわち、標準ＣＭＯＳ技術において、複数層からなる配線層に設けられる配線は、下層配線層に設けられたローカル配線と、中層配線層に設けられたセミグローバル配線と、上層配線層に設けられたグローバル配線層から構成される。
【0052】
そして、このような標準ＣＭＯＳ技術を前提として、トランスフォーマを形成する場合、トランスフォーマの構成要素である下層インダクタは、下層配線層に設けられたローカル配線を利用して形成される。一方、トランスフォーマの構成要素である上層インダクタは、上層配線層に設けられたグローバル配線を利用して形成される。これにより、下層インダクタと上層インダクタとの間の距離（半導体チップの厚さ方向の距離）を確保することができることから、トランスフォーマの絶縁耐圧を確保することができる。ただし、近年では、さらなるトランスフォーマの絶縁耐圧を向上することが望まれており、トランスフォーマの絶縁耐圧を向上するための工夫が求められている。
【0053】
この点に関し、複数層からなる配線層の層間には、層間絶縁膜が形成されており、下層に設けられる層間絶縁膜の厚さは、ローカル配線に対応して薄い。一方、上層に設けられる層間絶縁膜の厚さは、グローバル配線に対応して厚い。
【0054】
ここで、例えば、トランスフォーマの絶縁耐圧を向上するために、下層インダクタと上層インダクタとの間の距離を増大させることが考えられる。例えば、下層インダクタと上層インダクタとの間の距離を増大させるためには、層間絶縁膜の厚さを厚くすることが考えられる。このとき、標準ＣＭＯＳ技術における配線層の設計変更を最小限にしながら、層間絶縁膜の厚さを厚くすることを考えると、最上層の層間絶縁膜の厚さを厚くすることが自然である。なぜなら、最上層よりも下層の層間絶縁膜の厚さを変更すると、その層間絶縁膜よりも上方に配置されている配線層のすべてにおいて配線層の位置が変更される結果、標準ＣＭＯＳ技術における配線層の大幅な変更を伴うことになるだけでなく、下層から上層に向かうにつれて層間絶縁膜の厚さが厚くなるという標準ＣＭＯＳ技術の構造が崩れることにもなりかねないからである。
【0055】
したがって、標準ＣＭＯＳ技術を前提として、標準ＣＭＯＳ技術で形成された配線構造の設計変更を最小限にしながら、下層インダクタと上層インダクタとの間の距離を増大させるためには、最上層の層間絶縁膜の厚さを厚くすることで対応する必要がある。
【0056】
ところが、最上層の層間絶縁膜の厚さは、元々、グローバル配線に対応して厚い。このため、トランスフォーマの絶縁耐圧のさらなる向上を図るため、最上層の層間絶縁膜の厚さをさらに厚くすると、最上層の層間絶縁層の厚さが大幅に厚くなる。このことは、層間絶縁膜に起因する膜応力が大きくなって、半導体ウェハに発生する「反り」が大きくなることを意味する。そして、半導体ウェハに発生する「反り」が大きくなると、半導体ウェハの搬送時の取り扱いが困難となる。このことから、最上層の層間絶縁膜の厚さをさらに厚くして、トランスフォーマの絶縁耐圧を向上するという対策は、半導体ウェハの「反り」の増大を招くことを考慮すると、採用することは困難である。
【0057】
このように、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する技術では、半導体ウェハの「反り」を抑制しながら、トランスフォーマの絶縁耐圧を向上することが困難である。言い換えれば、標準ＣＭＯＳ技術を前提とするトランスフォーマの製造技術では、トランスフォーマの絶縁耐圧のさらなる向上を図ろうとすると、半導体ウェハの「反り」が増大する現象が顕在化する。したがって、半導体ウェハの「反り」を抑制しながら、トランスフォーマの絶縁耐圧を向上することができる技術的思想が望まれている。
【0058】
さらに、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する技術では、以下に示す改善の余地も顕在化するので、この点について説明する。
【0059】
例えば、標準ＣＭＯＳ技術では、下層配線をローカル配線から構成する一方、上層配線をグローバル配線から構成している。このような標準ＣＭＯＳ技術の設計思想は、下層配線は、近接したトランジスタ間を接続する配線であり、配線の寄生抵抗はそれほど考慮しなくてもよい一方、上層配線は、互いに距離の離れた回路間を接続する配線であり、配線の寄生抵抗を考慮する必要があるという事情に基づいている。
【0060】
この点に関し、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する技術では、下層配線層に下層インダクタを形成している。ところが、下層インダクタには、大きな電流を流すことから、寄生抵抗の影響が大きい。具体的には、下層配線層に下層インダクタを形成すると、下層インダクタが高抵抗となる結果、高抵抗な寄生抵抗によって、下層インダクタを伝達する信号の信号振幅が劣化する。すなわち、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する技術では、下層インダクタを伝達する信号品質を向上する観点から改善の余地が存在する。
【0061】
これは、下層配線は寄生抵抗をそれほど考慮しなくてもよいという標準ＣＭＯＳ技術の設計思想に基づいて設計されているのに対して、下層インダクタの設計に要求される信号品質の向上のための低抵抗化は、下層配線に対する標準ＣＭＯＳ技術の設計思想では考慮されていないことに起因する。つまり、下層インダクタの設計思想は、標準ＣＭＯＳ技術における下層配線の設計思想と異なるにも関わらず、下層インダクタを下層配線層に設けていることに起因して、下層インダクタを伝達する信号の信号振幅が劣化するという改善の余地が顕在化する。
【0062】
以上のことから、標準ＣＭＯＳ技術を使用してトランスフォーマを製造する技術では、半導体ウェハの「反り」を抑制しながら、トランスフォーマの絶縁耐圧を向上することが困難であるとともに、下層インダクタを伝達する信号の信号振幅が劣化する。すなわち、標準ＣＭＯＳ技術を使用してトランスフォーマを製造する技術では、半導体ウェハの「反り」の抑制とトランスフォーマのさらなる絶縁耐圧の向上との両立を図る観点、および、下層インダクタを伝達する信号品質を向上する観点から改善の余地が存在する。
【0063】
そこで、本実施の形態では、上述した改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。
【0064】
＜実施の形態における基本コンセプト＞
上述した改善の余地は、標準ＣＭＯＳ技術を使用してトランスフォーマを形成することに本質的な要因があると考えられる。この点に関し、２チップ構成では、トランスフォーマとともにトランジスタを形成することから、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する必然性は存在する。これに対し、３チップ構成では、トランジスタは形成せずに、トランスフォーマだけを形成する。このことから、トランスフォーマを形成するにあたって、標準ＣＭＯＳ技術を使用する必然性は存在しない。
上述した改善の余地は、標準ＣＭＯＳ技術を使用してトランスフォーマを形成することに本質的な要因があると考えられる。この点に関し、２チップ構成では、トランスフォーマとともにトランジスタを形成することから、標準ＣＭＯＳ技術を使用してトランスフォーマを形成する必然性は存在する。これに対し、３チップ構成では、トランジスタは形成せずに、トランスフォーマだけを形成する。このことから、トランスフォーマを形成するにあたって、標準ＣＭＯＳ技術を使用する必然性は存在しない。
【0065】
そこで、本実施の形態では、標準ＣＭＯＳ技術の設計思想に拘泥せずに、自由な設計思想に基づいて、半導体ウェハの「反り」の抑制とトランスフォーマのさらなる絶縁耐圧の向上との両立を図るための工夫と、下層インダクタを伝達する信号品質を向上するための工夫を施している。すなわち、本実施の形態における基本コンセプトは、標準ＣＭＯＳ技術を使用してトランスフォーマを形成することに上述した改善の余地の本質的な要因があるとして、標準ＣＭＯＳ技術の設計思想から離れて、斬新で自由な設計思想を採用するものである。この基本コンセプトによれば、半導体ウェハの「反り」の抑制とトランスフォーマの絶縁耐圧の向上との両立を図ることができるとともに、トランスフォーマを伝達する信号品質を向上することができる。以下に、具体的に説明する。
【0066】
【0067】
図７において、半導体チップＣＨＰ３は、トランスフォーマ形成領域ＡＲ１と、シールリング形成領域ＡＲ２と、中間領域ＡＲ３を有している。トランスフォーマ形成領域ＡＲ１には、トランスフォーマが形成されている。一方、シールリング形成領域ＡＲ２には、シールリングＳＲ（ガードリングともいう）が形成されている。そして、中間領域ＡＲ３は、トランスフォーマ形成領域ＡＲ１とシールリング形成領域ＡＲ２に挟まれた領域であり、例えば、ダミー配線ＤＭＹが形成されている。なお、図７において、層間絶縁膜は図示されていない。
【0068】
半導体チップＣＨＰ３は、ｐ型半導体基板ＳＵＢを有している。ｐ型半導体基板ＳＵＢの表面には、ｐ型半導体基板ＳＵＢよりも高い不純物濃度を有するｐ型半導体領域ＰＲが形成されており、ｐ型半導体領域ＰＲ上に複数層からなる配線層が形成されている。
【0069】
複数層からなる配線層は、例えば、ｐ型半導体基板ＳＵＢに近い順に、第１配線層と、第２配線層と、第３配線層と、第４配線層と、第５配線層と、第６配線層と、第７配線層と、第８配線層から構成されている。本明細書において、第１配線層を「下層配線層」と呼び、第２配線層と第３配線層と第４配線層と第５配線層と第６配線層と第７配線層を合わせて「多層配線層」と呼ぶ。また、第８配線層を「上層配線層」と呼ぶ。
【0070】
以下、複数層からなる配線層が８層である場合について説明するが、複数層からなる配線層は８層に限定されない。例えば、複数層からなる配線層が６層の場合、第１配線層を「下層配線層」と呼び、第２配線層から第５配線層を「多層配線層」と呼び、第６配線層を「上層配線層」と呼ぶ。また、インダクタ間の絶縁耐圧が確保されていれば、下層インダクタが設けられている「下層配線層」は、第１配線層に限定されず、例えば第２配線層であっても良い。
【0071】
図７において、トランスフォーマ形成領域ＡＲ１には、トランスフォーマの構成要素である上層インダクタ１００と下層インダクタ３００とが形成されている。このとき、上層インダクタ１００は、「上層配線層」に設けられている一方、下層インダクタ３００は、「下層配線層」に設けられている。また、図７に示すように、トランスフォーマ形成領域ＡＲ１には、下層インダクタ３００からの配線引き出し構造ＢＲが設けられている。
【0072】
配線引き出し構造ＢＲは、「下層配線層」に設けられた第１層配線Ｍ１と、第２配線層に設けられた第２層配線Ｍ２と、第３配線層に設けられた第３層配線Ｍ３と、第４配線層に設けられた第４層配線Ｍ４と、第５配線層に設けられた第５層配線Ｍ５と、第６配線層に設けられた第６層配線Ｍ６と、第７配線層に設けられた第７層配線Ｍ７と、「上層配線層」に設けられた第８層配線Ｍ８とを有している。
【0073】
ここで、第１層配線Ｍ１は、コンタクトビアＣＮＴを介して、ｐ型半導体基板ＳＵＢと接続されているとともに、ビアＶ１を介して、第２層配線Ｍ２と電気的に接続されている。第２層配線Ｍ２は、ビアＶ２を介して、第３層配線Ｍ３と電気的に接続されている。第３層配線Ｍ３は、ビアＶ３を介して、第４層配線Ｍ４と電気的に接続されている。第４層配線Ｍ４は、ビアＶ４を介して、第５層配線Ｍ５と電気的に接続されている。第５層配線Ｍ５は、ビアＶ５を介して、第６層配線Ｍ６と電気的に接続されている。第６層配線Ｍ６は、ビアＶ６を介して、第７層配線Ｍ７と電気的に接続されている。第７層配線Ｍ７は、第８層配線Ｍ８と接触している。すなわち、第７層配線Ｍ７は、「上層配線層」の１層下層の第７配線層に設けられた配線であり、第７層配線Ｍ７と第８層配線Ｍ８とは、互いに接触するように設けられている。
【0074】
このように、「下層配線層」に設けられた第１層配線Ｍ１、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７および「上層配線層」に設けられた第８層配線Ｍ８は、互いに電気的に接続されている。そして、例えば、「上層配線層」には、第８層配線Ｍ８とは異なる配線が設けられており、この配線から上層インダクタ１００が構成されている。一方、下層インダクタ３００は、第１層配線Ｍ１と電気的に接続されている。これにより、上層インダクタ１００と下層インダクタ３００とは、電気的に接続されていない。下層インダクタ３００は、「下層配線層」に設けられた第１層配線Ｍ１、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７および「上層配線層」に設けられた第８層配線Ｍ８と電気的に接続されており、第８層配線Ｍ８は、例えば、第１電位が印加されるように構成された第１ボンディングワイヤと接続される。これに対し、上層インダクタ１００を構成する配線は、例えば、第１電位とは異なる第２電位が印加されるように構成された第２ボンディングワイヤと接続される。
【0075】
図８は、トランスフォーマ形成領域ＡＲ１に形成されている配線引き出し構造ＢＲを拡大して示す図である。図８において、ｐ型半導体基板ＳＵＢと第１層配線Ｍ１との間に第１層間絶縁膜ＩＬ１が設けられている。また、第１層配線Ｍ１と第２層配線Ｍ２との間に第２層間絶縁膜ＩＬ２が設けられており、この第２層間絶縁膜ＩＬ２には、第２層絶縁膜ＩＬ２を貫通して、第１層配線Ｍ１と第２層配線Ｍ２とを電気的に接続するビアＶ１が形成されている。そして、第２層配線Ｍ２と第３層配線Ｍ３との間に第３層間絶縁膜ＩＬ３が設けられており、この第３層間絶縁膜ＩＬ３には、第３層絶縁膜ＩＬ３を貫通して、第２層配線Ｍ２と第３層配線Ｍ３とを電気的に接続するビアＶ２が形成されている。同様に、第３層配線Ｍ３と第４層配線Ｍ４との間に第４層間絶縁膜ＩＬ４が設けられており、この第４層間絶縁膜ＩＬ４には、第４層絶縁膜ＩＬ４を貫通して、第３層配線Ｍ３と第４層配線Ｍ４とを電気的に接続するビアＶ３が形成されている。
【0076】
第４層配線Ｍ４と第５層配線Ｍ５との間に第５層間絶縁膜ＩＬ５が設けられており、この第５層間絶縁膜ＩＬ５には、第５層絶縁膜ＩＬ５を貫通して、第４層配線Ｍ４と第５層配線Ｍ５とを電気的に接続するビアＶ４が形成されている。そして、第５層配線Ｍ５と第６層配線Ｍ６との間に第６層間絶縁膜ＩＬ６が設けられており、この第６層間絶縁膜ＩＬ６には、第６層絶縁膜ＩＬ６を貫通して、第５層配線Ｍ５と第６層配線Ｍ６とを電気的に接続するビアＶ５が形成されている。同様に、第６層配線Ｍ６と第７層配線Ｍ７との間に第７層間絶縁膜ＩＬ７が設けられており、この第７層間絶縁膜ＩＬ７には、第７層絶縁膜ＩＬ７を貫通して、第６層配線Ｍ６と第７層配線Ｍ７とを電気的に接続するビアＶ６が形成されている。そして、第７層配線Ｍ７上には、第８層配線Ｍ８および絶縁膜ＩＦが形成されており、この第８層配線Ｍ８上および絶縁膜ＩＦ上に保護膜ＰＦが形成されている。この保護膜ＰＦには、開口部が設けられており、開口部から第８層配線Ｍ８の一部分が露出している。保護膜ＰＦは、例えば、表面保護膜とポリイミド樹脂膜との積層膜から構成されている。表面保護膜は、例えば、酸化シリコン膜と窒化シリコン膜から構成されている。
【0077】
ここで、図８において、「下層配線層」に設けられている第１層配線Ｍ１の厚さ（Ｚ方向の厚さ）は、「多層配線層」のそれぞれに設けられている配線（第２層配線Ｍ２～第７層配線Ｍ７）の厚さよりも厚い。同様に、「上層配線層」に設けられている第８層配線Ｍ８の厚さ（Ｚ方向の厚さ）は、「多層配線層」のそれぞれに設けられている配線の厚さよりも厚い。
【0078】
この結果、第１層配線Ｍ１の抵抗値は、第２層配線Ｍ２～第７層配線Ｍ７のそれぞれの抵抗値よりも低くなる。同様に、第８層配線Ｍ８の抵抗値は、第２層配線Ｍ２～第７層配線Ｍ７のそれぞれの抵抗値よりも低くなる。
【0079】
また、「多層配線層」のそれぞれに設けられている配線（第２層配線Ｍ２～第７層配線Ｍ７）の膜応力（圧縮応力や引張応力）は、第１層配線Ｍ１の膜応力や第８層配線Ｍ８の膜応力よりも大きい。そして、第２層配線Ｍ２～第７層配線Ｍ７の膜応力は、層間絶縁膜（第１層間絶縁膜ＩＬ１～第７層間絶縁膜ＩＬ７）の膜応力とは逆特性である。具体的に、例えば、第１層間絶縁膜ＩＬ１～第７層間絶縁膜ＩＬ７の膜応力が「圧縮応力」の場合、第２層配線Ｍ２～第７層配線Ｍ７の膜応力は「引張応力」である。逆に、第１層間絶縁膜ＩＬ１～第７層間絶縁膜ＩＬ７の膜応力が「引張応力」の場合、第２層配線Ｍ２～第７層配線Ｍ７の膜応力は「圧縮応力」である。
【0080】
なお、「多層配線層」は、例えば、第２配線層と、第２配線層の１層上層に形成された第３配線層と、第３配線層の１層上層に形成された第４配線層と、を含む。半導体チップＣＨＰ３は、第２配線層に設けられた第２層配線Ｍ２と、第３配線層に設けられた第３層配線Ｍ３と、第４配線層に設けられた第４層配線Ｍ４と、を有する。このとき、第２層配線Ｍ２は、ビアＶ２を介して第３層配線Ｍ３と接続され、第３層配線Ｍ３は、ビアＶ３を介して第４層配線Ｍ４配線と接続されている。そして、平面視において、ビアＶ２とビアＶ３は重なるように配置されている。
【0081】
続いて、図７において、シールリング形成領域ＡＲ２には、シールリングＳＲが形成されている。このとき、シールリングＳＲは、「下層配線層」に設けられた第１層配線Ｍ１と、第２配線層に設けられた第２層配線Ｍ２と、第３配線層に設けられた第３層配線Ｍ３と、第４配線層に設けられた第４層配線Ｍ４と、第５配線層に設けられた第５層配線Ｍ５と、第６配線層に設けられた第６層配線Ｍ６と、第７配線層に設けられた第７層配線Ｍ７と、「上層配線層」に設けられた第８層配線Ｍ８とを有している。
【0082】
ここで、第１層配線Ｍ１は、コンタクトビアＣＮＴを介して、ｐ型半導体領域ＰＲと接続されているとともに、ビアＶ１を介して、第２層配線Ｍ２と電気的に接続されている。また、第２層配線Ｍ２は、ビアＶ２を介して、第３層配線Ｍ３と電気的に接続されており、第３層配線Ｍ３は、ビアＶ３を介して、第４層配線Ｍ４と電気的に接続されている。そして、第４層配線Ｍ４は、ビアＶ４を介して、第５層配線Ｍ５と電気的に接続されており、第５層配線Ｍ５は、ビアＶ５を介して、第６層配線Ｍ６と電気的に接続されている。さらに、第６層配線Ｍ６は、ビアＶ６を介して、第７層配線Ｍ７と電気的に接続されており、第７層配線Ｍ７は、第８層配線Ｍ８と接触している。すなわち、第７層配線Ｍ７は、「上層配線層」の１層下層の第７配線層に設けられた配線であり、第７層配線Ｍ７と第８層配線Ｍ８とは、互いに接触するように設けられている。
【0083】
次に、図７において、中間領域ＡＲ３には、ダミー配線ＤＭＹが設けられている。このダミー配線ＤＭＹは、「下層配線層」と「多層配線層」のそれぞれの層に設けられている。
【0084】
ここで、図７において、コンタクトプラグＣＮＴは、アルミニウムから形成されている。また、「下層配線層」に設けられている第１層配線Ｍ１および下層インダクタ３００は、アルミニウムから構成されている。同様に、「上層配線層」に設けられている第８層配線Ｍ８および上層インダクタ１００も、アルミニウムから構成されている。
【0085】
一方、「多層配線層」に設けられている第２層配線Ｍ２～第７層配線Ｍ７のそれぞれおよびダミー配線ＤＭＹは、タングステンから形成されている。同様に、ビアＶ１～ビアＶ６のそれぞれも、タングステンから構成されている。
【0086】
また、図８において、第１層間絶縁膜ＩＬ１～第７層間絶縁膜ＩＬ７のそれぞれは、例えば、酸化シリコン膜から形成されている。
【0087】
以上のようにして、半導体チップＣＨＰ３が構成されている。
【0088】
＜実施の形態における構造上の特徴＞
続いて、本実施の形態における構造上の特徴点について説明する。
続いて、本実施の形態における構造上の特徴点について説明する。
【0089】
本実施の形態における構造上の第１特徴点は、「下層配線層」に設けられた配線の厚さおよび「上層配線層」に設けられた配線の厚さが、「多層配線層」に設けられたそれぞれの配線の厚さよりも厚い（大きい）点にある。
【0090】
具体的に、第１特徴点は、例えば、図７に示すように、「下層配線層」に設けられた第１層配線Ｍ１の厚さ（Ｚ方向の厚さ）および「上層配線層」に設けられた第８層配線Ｍ８の厚さ（Ｚ方向の厚さ）が、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７のそれぞれの厚さ（Ｚ方向の厚さ）よりも厚い点にある。
【0091】
これにより、図７に示すように、「下層配線層」に設けられた下層インダクタ３００の厚さ（Ｚ方向の厚さ）も第１層配線Ｍ１の厚さと同等に厚くなる。同様に、「上層配線層」に設けられた上層インダクタ１００の厚さ（Ｚ方向の厚さ）も第８層配線Ｍ８と同等に厚くなる。この結果、上層インダクタ１００および下層インダクタ３００の両方において、寄生抵抗を低減することができる。したがって、第１特徴点によれば、上層インダクタ１００を伝達する信号の信号振幅の劣化を抑制することができるとともに、下層インダクタ３００を伝達する信号の信号振幅の劣化を抑制することができる。
【0092】
このように本実施の形態では、「下層配線層」に低抵抗な下層インダクタ３００を配置する構成を実現するにあたって、「下層配線層」に寄生抵抗の大きなローカル配線を設けるという標準ＣＭＯＳ技術の設計思想とは異なり、「下層配線層」に寄生抵抗の小さい配線を配置するという斬新な設計思想を採用している。そして、本実施の形態では、「下層配線層」に設けられた配線の厚さを「下層配線層」よりも上層の「多層配線層」に設けられたそれぞれの配線の厚さよりも厚くするという標準ＣＭＯＳ技術では考えられない構成によって具現化している。これにより、本実施の形態によれば、「下層配線層」に下層インダクタ３００を設けると、下層インダクタ３００の厚さを厚くすることができる結果、下層インダクタ３００の寄生抵抗を低減することができる。
【0093】
一方、「上層配線層」に低抵抗な上層インダクタ１００を配置する構成を実現するにあたっては、「上層配線層」に寄生抵抗の小さなグローバル配線を設けるという標準ＣＭＯＳ技術の設計思想を踏襲して、「上層配線層」に設けられた配線の厚さを「上層配線層」よりも下層の「多層配線層」に設けられたそれぞれの配線の厚さよりも厚くしている。これにより、本実施の形態によれば、「上層配線層」に上層インダクタ１００を設けると、上層インダクタ１００の厚さを厚くすることができる結果、上層インダクタ１００の寄生抵抗を低減することができる。
【0094】
このことから、本実施の形態における設計思想は、「下層配線層」と「上層配線層」の両方に厚さの厚い配線を設ける一方、「下層配線層」と「上層配線層」の間に位置する「多層配線層」には厚さの薄い配線を設けるという斬新な設計思想であり、半導体チップにトランジスタを形成しない「３チップ構成」だからこそ実現できる設計思想である。そして、この設計思想を具現化した第１特徴点によれば、下層インダクタ３００の寄生抵抗に起因する信号振幅の減衰と、上層インダクタ１００の寄生抵抗に起因する信号振幅の減衰の両方を抑制できることから、トランスフォーマの性能を向上することができる。
【0095】
次に、本実施の形態における構造上の第２特徴点は、「下層配線層」に設けられた配線と「上層配線層」に設けられた配線との間に介在する複数の層間絶縁膜の厚さが概ね均一である点にある。具体的に、第２特徴点は、例えば、図８に示すように、「下層配線層」に設けられた第１層配線Ｍ１と「上層配線層」に設けられた第８層配線Ｍ８との間に介在する第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７のそれぞれの厚さが概ね等しい点にある。なお、多層配線層に設けられた配線の厚さが互いに等しいとは、厚さの設計値（設定値）が互いに同じであって、製造ばらつきによって互いの厚さが若干異なっている場合を含む。
【0096】
ここで、「下層配線層」に下層インダクタ３００を設け、かつ、「上層配線層」に上層インダクタ１００を設けると、下層インダクタ３００と上層インダクタ１００との間に第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７が介在する。そして、トランスフォーマの絶縁耐圧を向上させるために、下層インダクタ３００と上層インダクタ１００との間の距離を増大させる場合、本実施の形態における第２特徴点によれば、下層インダクタ３００と上層インダクタ１００との間の距離の増大が、第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７のそれぞれの厚さの均一な増大によって実現される。すなわち、第２特徴点によれば、下層インダクタ３００と上層インダクタ１００との間の距離の増大が、第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７のそれぞれの厚さの均一な増大に分散される。この結果、第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７のそれぞれの厚さが過度に厚くならないことから、過度に厚さの厚い層間絶縁膜の膜応力に起因する半導体ウェハの「反り」を抑制することができる。つまり、第２特徴点によれば、半導体ウェハの「反り」の抑制とトランスフォーマのさらなる絶縁耐圧の向上との両立を図ることができる。言い換えれば、第２特徴点によれば、半導体ウェハの「反り」を抑制しながら、トランスフォーマのさらなる絶縁耐圧の向上を図ることができる。
【0097】
例えば、標準ＣＭＯＳ技術では、「下層配線層」に設けられた配線と「上層配線層」に設けられた配線との間に介在する複数の層間絶縁膜の厚さが異なる。そして、トランスフォーマの絶縁耐圧を向上させるために、下層インダクタ３００と上層インダクタ１００との間の距離を増大させる場合、標準ＣＭＯＳ技術の設計思想を維持することを考慮すると、最も厚い層間絶縁膜の厚さをさらに厚くすることによって、下層インダクタ３００と上層インダクタ１００との間の距離を増大させることになる。この場合、最も厚い層間絶縁膜の膜応力が大きくなる結果、半導体ウェハに「反り」が発生する。
【0098】
これに対し、本実施の形態では、標準ＣＭＯＳ技術の設計思想を採用することなく、「下層配線層」に設けられた配線と「上層配線層」に設けられた配線との間に介在する複数の層間絶縁膜の厚さが概ね均一となるように層間絶縁膜を形成する設計思想が採用されている。これにより、本実施の形態によれば、トランスフォーマの絶縁耐圧を向上させるために、下層インダクタ３００と上層インダクタ１００との間の距離を増大させる場合であっても、特定の層間絶縁膜の厚さが過度に厚くなるということを抑制できる。このことは、過度に厚い層間絶縁膜の膜応力に起因する半導体ウェハの「反り」を抑制できることを意味する。したがって、第２特徴点によれば、トランスフォーマの絶縁耐圧を向上させるために、下層インダクタ３００と上層インダクタ１００との間の距離を増大させる場合であっても、半導体ウェハの「反り」が抑制される。つまり、第２特徴点によれば、半導体ウェハの「反り」を抑制しながら、トランスフォーマの絶縁耐圧の向上を図ることができる。
【0099】
さらに、本実施の形態では、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７のそれぞれは、タングステンから構成されている一方、「下層配線層」に設けられた第１層配線Ｍ１および「上層配線層」に設けられた第８層配線Ｍ８は、アルミニウムから構成されている。ここで、タングステンから構成される膜（配線）の膜応力が、アルミニウムから構成される膜（配線）の膜応力よりも大きいことを考慮すると、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７のそれぞれの膜応力は、「下層配線層」に設けられた第１層配線Ｍ１および「上層配線層」に設けられた第８層配線Ｍ８の膜応力よりも大きくなる。そして、一般的に、金属から構成される配線の膜応力は、酸化シリコンから構成される層間絶縁膜の膜応力とは逆特性であることを考慮すると、「多層配線層」に設けられた第２層配線Ｍ２～第７層配線Ｍ７のそれぞれの膜応力は、第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７のそれぞれの膜応力とは逆特性となる。
【0100】
これにより、本実施の形態によれば、例えば、図８において、第２層間絶縁膜ＩＬ２～第７層間絶縁膜ＩＬ７に起因する膜応力と、第２層配線Ｍ２～第７層配線Ｍ７に起因する膜応力とを合わせたトータルの膜応力が小さくなる。
【0101】
したがって、本実施の形態によれば、（１）複数の層間絶縁膜の厚さが概ね均一であるという第２特徴点と、（２）「多層配線層」に設けられた配線の膜応力が、「下層配線層」に設けられた配線および「上層配線層」に設けられた配線の膜応力よりも大きい点と、（３）「多層配線層」に設けられた配線の膜応力が、層間絶縁膜の膜応力とは逆特性である点との相乗要因によって、半導体ウェハの「反り」が抑制される。このことから、本実施の形態によれば、半導体ウェハの「反り」の抑制とトランスフォーマのさらなる絶縁耐圧の向上との両立を図ることができる。
【0102】
なお、図７に示す配線引き出し構造ＢＲは、配線引き出し構造の寄生抵抗に起因する信号振幅の減衰を抑制する観点から有効な構造である。なぜなら、図７に示す配線引き出し構造ＢＲでは、ビアＶ１～ビアＶ６が直接縦積みされておらず、第２層配線Ｍ２～第７層配線Ｍ７が介在していることから、ビアＶ１～ビアＶ６の縦積みでの位置ずれに起因する高抵抗化が抑制されるからである。つまり、図７に示す配線引き出し構造ＢＲは、Ｚ方向に電流を流す際の寄生抵抗を低減できる結果、寄生抵抗に起因する信号振幅の減衰を抑制することができる点で有効である。特に、ビアＶ１～ビアＶ６の個数を多数個（数千個）にすることにより、Ｚ方向に電流を流す際の寄生抵抗を大幅に低減することができる。
【0103】
以上のことから、本実施の形態における技術的思想は、（１）下層インダクタ３００の寄生抵抗に起因する信号振幅の減衰の抑制と、（２）上層インダクタ１００の寄生抵抗に起因する信号振幅の減衰の抑制と、（３）配線引き出し構造ＢＲの寄生抵抗に起因する信号振幅の減衰の抑制をすべて実現できる。したがって、トランスフォーマの性能を向上する観点から非常に優れた技術的思想であるということができる。
【0104】
＜半導体チップの製造方法＞
次に、本実施の形態における半導体チップの製造方法について説明する。
次に、本実施の形態における半導体チップの製造方法について説明する。
【0105】
まず、図９に示すように、ｐ型半導体基板ＳＵＢ（半導体ウェハ）の表面に第１層間絶縁膜ＩＬ１を形成する。第１層間絶縁膜ＩＬ１は、例えば、酸化シリコン膜から形成されており、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
【0106】
続いて、第１層間絶縁膜ＩＬ１上に、例えば、アルミニウムからなる第１層配線Ｍ１を形成するとともに、図９では示されない下層インダクタを第１層配線Ｍ１と同層に形成する。次に、第１層配線Ｍ１上に、例えば、酸化シリコン膜からなる第２層間絶縁膜ＩＬ２を形成する。そして、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を使用することにより、第２層間絶縁膜ＩＬ２の表面を平坦化する。
【0107】
次に、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、第２層間絶縁膜ＩＬ２にビアホールＶＨ１を形成する。ここで、ビアホールＶＨ１は、第２層間絶縁膜ＩＬ２を貫通して第１層配線Ｍ１に達するように形成される。
【0108】
その後、図１１に示すように、ビアホールＶＨ１を形成した第２層間絶縁膜ＩＬ２上に、タングステン膜ＷＦを形成する。このとき、ビアホールＶＨ１にタングステン膜ＷＦが埋め込まれてビアＶ１が形成されるとともに、第２層間絶縁膜ＩＬ２の表面を覆うようにタングステン膜ＷＦが形成される。タングステン膜ＷＦは、例えば、ＣＶＤ法を使用することにより形成される。
【0109】
続いて、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、タングステン膜ＷＦをパターニングする。これにより、パターニングされたタングステン膜ＷＦからなる第２層配線Ｍ２を形成することができる。
【0110】
その後、図９～図１２に示されるように、層間絶縁膜形成工程、ビアホール形成工程、タングステン膜形成工程およびパターニング工程を繰り返して実施することにより、図１３に示すような第３層配線Ｍ３～第７層配線Ｍ７、ビアＶ２～ビアＶ６および第３層間絶縁膜ＩＬ３～第７層間絶縁膜ＩＬ７を形成する。
【0111】
次に、図１４に示すように、第７層配線Ｍ７を覆うように、第７層間絶縁膜ＩＬ７上に絶縁膜ＩＦを形成する。この絶縁膜ＩＦは、例えばＣＶＤ法によって形成される。その後、この絶縁膜ＩＦに研磨処理を施すことによって、第７層配線Ｍ７が絶縁膜から露出する。これにより、第７層間絶縁膜ＩＬ７上の第７層配線Ｍ７が形成されていない領域に、絶縁膜ＩＦが残される。その後、第７層配線Ｍ７上に、アルミニウム膜ＡＦを形成する。アルミニウム膜ＡＦは、例えば、スパッタリング法を使用することにより形成することができる。その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、アルミニウム膜ＡＦをパターニングする。これにより、パターニングされたアルミニウム膜ＡＦからなる第８層配線Ｍ８を形成することができるとともに、図１５では示されない上層インダクタを第８層配線Ｍ８と同層に形成することができる。
【0112】
その後、図１６に示すように、第８層配線Ｍ８を覆うように第８層配線Ｍ８上および絶縁膜ＩＦ上に保護膜ＰＦを形成する。保護膜ＰＦは、例えば、表面保護膜とポリイミド樹脂膜との積層膜から構成されており、表面保護膜は、例えば、酸化シリコン膜と窒化シリコン膜から構成されている。そして、図８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、保護膜ＰＦに開口部を形成する。次に、このような構造体を形成した半導体基板ＳＵＢ（半導体ウェハ）を隣り合うチップ領域の間に設けられたスクライブ領域に沿ってダイシングすることにより、半導体チップを取得することができる。以上のようにして、本実施の形態における半導体チップを製造できる。
【0113】
＜実施の形態における製法上の特徴＞
続いて、本実施の形態における製法上の特徴点について説明する。
続いて、本実施の形態における製法上の特徴点について説明する。
【0114】
本実施の形態では、例えば、図８に示すように、第２層配線Ｍ２～第７層配線Ｍ７のそれぞれのＺ方向の厚さは、第１層配線Ｍ１のＺ方向の厚さおよび第８層配線Ｍ８のＺ方向の厚さよりも薄くなっている。このため、例えば、図１１に示す工程において、第２層間絶縁膜ＩＬ２上に形成されるタングステン膜ＷＦの膜厚（Ｚ方向）は薄くなる。このため、タングステン膜ＷＦの表面は、ＣＭＰ法で研磨しなくても平坦性を確保できる。すなわち、本実施の形態では、ＣＭＰ法を使用しなくても平坦性を確保できる程度に、タングステン膜ＷＦの膜厚が薄いことから、図１１に示す工程の後に、ＣＭＰ法による研磨工程が不要となる。同様に、第３層配線Ｍ３～第７層配線Ｍ７を形成する工程においても、ＣＭＰ法による研磨工程が不要となる。この結果、本実施の形態によれば、第２層配線Ｍ２～第７層配線Ｍ７を形成するそれぞれの工程において、ＣＭＰ法による研磨工程が不要となることから、大幅な工程数削減を図ることができる。したがって、本実施の形態によれば、ＴＡＴ（Turn Around Time）の短縮および製造コストの削減を図ることができる。
【0115】
さらに、この製法上の特徴点によれば、以下に示す利点を得ることができる。
【0116】
例えば、図１１に示す工程の後、ＣＭＰ法を使用してタングステン膜ＷＦを研磨することにより、ビアＶ１に埋め込まれたタングステン膜ＷＦだけを残存させることが考えられる。この場合、図７に示す配線引き出し構造ＢＲにおいて、第２層配線Ｍ２～第７層配線Ｍ７が削除されて、ビアＶ１～ビアＶ６が直接縦積みされた縦積構造から配線引き出し構造が構成されることになる。そして、この縦積構造では、ビアの位置ずれが少しでも生じると、Ｚ方向における寄生抵抗が大きくなってしまう。このことは、配線引き出し構造をビアの縦積構造から構成すると、縦積構造のＺ方向に電流を流す際の寄生抵抗の増大が生じやすくなる結果、寄生抵抗に起因する信号振幅の減衰が顕在化することを意味する。
【0117】
これに対し、例えば、図１１に示す工程の後に、ＣＭＰ法による研磨工程を実施しない場合、図７に示す配線引き出し構造ＢＲが実現される。この図７に示す配線引き出し構造ＢＲでは、ビアＶ１～ビアＶ６が直接縦積みされておらず、第２層配線Ｍ２～第７層配線Ｍ７が介在していることから、ビアＶ１～ビアＶ６の縦積みでの位置ずれに起因する高抵抗化が抑制される。すなわち、ビアの位置がずれたとしても、ビアと配線の接触面積は変わらないため寄生抵抗は大きくならない。第２層配線Ｍ２～第７層配線Ｍ７の介在によって吸収される。この結果、図７に示す配線引き出し構造ＢＲでは、Ｚ方向に電流を流す際の寄生抵抗を低減できる結果、寄生抵抗に起因する信号振幅の減衰を抑制することができる。このように、「多層配線層」に設けられた配線（例えば、第２層配線Ｍ２～第７層配線Ｍ７）を形成する工程において、ＣＭＰ法による研磨工程を不要とする程度に、「多層配線層」に設けられた配線の厚さを薄くすることによって、（１）大幅な工程数削減によるＴＡＴの短縮および製造コストの削減、（２）配線引き出し構造における高抵抗化の抑制を実現できる。すなわち、本実施の形態における製法上の特徴点は、トランスフォーマを形成した半導体装置の製造コストの削減およびトランスフォーマの性能向上に寄与する点で非常に有用な技術的意義を有している。
【0118】
＜変形例１＞
図１７は、本変形例１における半導体チップＣＨＰ３Ａの模式的な断面図である。
図１７は、本変形例１における半導体チップＣＨＰ３Ａの模式的な断面図である。
【0119】
図１７において、半導体チップＣＨＰ３Ａでは、「上層配線層」に設けられた第８層配線Ｍ８は、複数のビアＶ６と直接接触している。すなわち、図１７に示す本変形例２における半導体チップＣＨＰ３Ａでは、第６層配線Ｍ６は、「上層配線層」の１層下層に設けられた配線であり、第６層配線Ｍ６と第８層配線Ｍ８とは、タングステンで形成されたビアＶ６を介して電気的に接続されている。このように、「上層配線層」に設けられた第８層配線Ｍ８は、複数のビアＶ６と直接接触するように構成されていてもよい。
【0120】
＜変形例２＞
図１８は、本変形例２における配線引き出し構造を示す断面図である。
図１８は、本変形例２における配線引き出し構造を示す断面図である。
【0121】
図１８において、「下層配線層」には、第１層配線Ｍ１が設けられている。一方、「下層配線層」の上層にある「多層配線層」には、第２層配線Ｍ２～第６層配線Ｍ６が設けられている。そして、「多層配線層」の上層にある「上層配線層」には、第８層配線Ｍ８が設けられている。このとき、図１８に示すように、断面視において、第１層配線Ｍ１のＸ方向の幅は、第２層配線Ｍ２～第６層配線Ｍ６のそれぞれのＸ方向の幅よりも大きく、第８層配線Ｍ８のＸ方向の幅は、第２層配線Ｍ２～第６層配線Ｍ６のそれぞれのＸ方向の幅よりも小さくなっている。このように、第８層配線Ｍ８のＸ方向の幅は、第２層配線Ｍ２～第６層配線Ｍ６のそれぞれのＸ方向の幅よりも小さくなっていてもよい。
【0122】
＜変形例３＞
図１９は、本変形例３における半導体チップＣＨＰ３Ｂの模式的な断面図である。
図１９は、本変形例３における半導体チップＣＨＰ３Ｂの模式的な断面図である。
【0123】
図１９において、「多層配線層」は、例えば、「上層配線層」から３層以上下層に設けられた第４配線層と、第４配線層の１層上層に形成された第５配線層と、を含む。そして、第４配線層に設けられた第４層配線Ｍ４は、タングステンで形成されたビアＶ４を介して第５配線層に設けられた第５層配線Ｍ５と接続されている。一方、「多層配線層」のうちの第６配線層に設けられた第６層配線Ｍ６は、「上層配線層」の１層下層に設けられた配線である。このとき、「上層配線層」に設けられた第８層配線Ｍ８は、アルミニウムで形成されたビアＶ６Ａを介して第６層配線Ｍ６と接続され、断面視において、ビア６ＡのＸ方向の幅は、ビアＶ４のＸ方向の幅よりも大きい。このように、第８層配線Ｍ８は、アルミニウムで形成されたビアＶ６Ａを介して第６層配線Ｍ６と接続されていてもよく、ビアＶ６ＡのＸ方向の幅は、タングステンで形成されたビアＶ１～ビアＶ５のそれぞれのＸ方向の幅よりも大きく構成されていてもよい。
【0124】
＜変形例４＞
図２０は、本変形例４における半導体チップＣＨＰ３Ｃの模式的な断面図である。
図２０は、本変形例４における半導体チップＣＨＰ３Ｃの模式的な断面図である。
【0125】
図２０において、「多層配線層」は、例えば、第２配線層と、第２配線層の１層上層に形成された第３配線層と、第３配線層の１層上層に形成された第４配線層と、を含む。ここで、半導体チップＣＨＰ３Ｃには、第２配線層に設けられた第２層配線Ｍ２と、第３配線層に設けられた第３層配線Ｍ３と、第４配線層に設けられた第４層配線Ｍ４とが設けられている。このとき、第２層配線Ｍ２は、ビアＶ２を介して第３層配線Ｍ３と接続され、第３層配線Ｍ３は、ビアＶ３を介して第４層配線Ｍ４と接続されている。
【0126】
そして、断面視において、ビアＶ２とビアＶ３は、位置がずれている。このように、ビアＶ１とビアＶ２との位置関係、ビアＶ２とビアＶ３の位置関係、ビアＶ３とビアＶ４の位置関係およびビアＶ４とビアＶ５の位置関係のそれぞれにおいて、断面的に互いに重ならないように配置されていてもよい。すなわち、ビアＶ１～ビアＶ５は、位置がずれたスタック構造から構成されていてもよい。
【0127】
＜変形例５＞
図２１は、本変形例５における半導体チップＣＨＰ３Ｄの模式的な断面図である。
図２１は、本変形例５における半導体チップＣＨＰ３Ｄの模式的な断面図である。
【0128】
図２１において、「下層配線層」に設けられた第１層配線Ｍ１と、「上層配線層」に設けられた第８層配線Ｍ８だけでなく、「多層配線層」に設けられた第２層配線Ｍ２～第６層配線Ｍ６のそれぞれも、アルミニウムから構成されていてもよい。すなわち、ビアＶ１～ビアＶ５がタングステンから構成されている一方、第２層配線Ｍ２～第６層配線Ｍ６のそれぞれが、タングステンではなくアルミニウムから構成されていてもよい。
【0129】
なお、「下層配線層」に設けられた第１層配線Ｍ１、「多層配線層」に設けられた第２層配線Ｍ２～第６層配線Ｍ６および「上層配線層」に設けられた第８層配線Ｍ８のそれぞれを構成する材料は、層間絶縁膜の膜応力と逆特性になる材料であれば特に限定されるものではなく、例えば、アルミニウムやタングステンの他に銅を使用することもできる。
【0130】
＜変形例６＞
インダクタは、差動制御に対応する形状であってもよい。具体的に、インダクタの平面形状は、例えば、図２２（ａ）や図２２（ｂ）に示す平面形状であってもよい。具体的には、図２２（ａ）や図２２（ｂ）に示すように、インダクタは、一対の差動配線に対応して、センタータップパッド５ａと、渦巻配線５ｂと、トランスパッド５ｃと、渦巻配線５ｄと、トランスパッド５ｅを備えるように構成されていてもよい。
インダクタは、差動制御に対応する形状であってもよい。具体的に、インダクタの平面形状は、例えば、図２２（ａ）や図２２（ｂ）に示す平面形状であってもよい。具体的には、図２２（ａ）や図２２（ｂ）に示すように、インダクタは、一対の差動配線に対応して、センタータップパッド５ａと、渦巻配線５ｂと、トランスパッド５ｃと、渦巻配線５ｄと、トランスパッド５ｅを備えるように構成されていてもよい。
【0131】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【符号の説明】
【0132】
１ａ タップパッド
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
５ａ センタータップパッド
５ｂ 渦巻配線
５ｃ トランスパッド
５ｄ 渦巻配線
５ｅ トランスパッド
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＡＦ アルミニウム膜
ＡＲ１ トランスフォーマ形成領域
ＡＲ２ シールリング形成領域
ＡＲ３ 中間領域
ＢＲ 配線引き出し構造
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＨＰ３Ａ 半導体チップ
ＣＨＰ３Ｂ 半導体チップ
ＣＨＰ３Ｃ 半導体チップ
ＣＨＰ３Ｄ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＮＴ コンタクトビア
ＤＭＹ ダミー配線
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ 絶縁膜
ＩＬ１ 第１層間絶縁膜
ＩＬ２ 第２層間絶縁膜
ＩＬ３ 第３層間絶縁膜
ＩＬ４ 第４層間絶縁膜
ＩＬ５ 第５層間絶縁膜
ＩＬ６ 第６層間絶縁膜
ＩＬ７ 第７層間絶縁膜
ＩＮＶ インバータ
ＬＯＤ 負荷回路
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５ 第５層配線
Ｍ６ 第６層配線
Ｍ７ 第７層配線
Ｍ８ 第８層配線
ＰＡＳ 表面保護膜
ＰＦ 保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ ｐ型半導体領域
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ ｐ型半導体基板
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
ＶＨ１ ビアホール
Ｖ１ ビア
Ｖ２ ビア
Ｖ３ ビア
Ｖ４ ビア
Ｖ５ ビア
Ｖ６ ビア
Ｖ６Ａ ビア
ＷＦ タングステン膜
１ｂ 渦巻配線
１ｃ トランスパッド
２ａ タップパッド
２ｂ 渦巻配線
２ｃ トランスパッド
３ａ タップパッド
３ｂ 渦巻配線
３ｃ トランスパッド
４ａ タップパッド
４ｃ トランスパッド
５ａ センタータップパッド
５ｂ 渦巻配線
５ｃ トランスパッド
５ｄ 渦巻配線
５ｅ トランスパッド
１００ 上層インダクタ
２００ 上層インダクタ
３００ 下層インダクタ
ＡＦ アルミニウム膜
ＡＲ１ トランスフォーマ形成領域
ＡＲ２ シールリング形成領域
ＡＲ３ 中間領域
ＢＲ 配線引き出し構造
ＣＣ 制御回路
ＣＨＰ１ 半導体チップ
ＣＨＰ２ 半導体チップ
ＣＨＰ３ 半導体チップ
ＣＨＰ３Ａ 半導体チップ
ＣＨＰ３Ｂ 半導体チップ
ＣＨＰ３Ｃ 半導体チップ
ＣＨＰ３Ｄ 半導体チップ
ＣＬ１ａ コイル
ＣＬ１ｂ コイル
ＣＬ２ａ コイル
ＣＬ２ｂ コイル
ＣＮＴ コンタクトビア
ＤＭＹ ダミー配線
ＤＲ 駆動回路
ＧＮＤ１ 接地電位
ＧＮＤ２ 接地電位
ＩＦ 絶縁膜
ＩＬ１ 第１層間絶縁膜
ＩＬ２ 第２層間絶縁膜
ＩＬ３ 第３層間絶縁膜
ＩＬ４ 第４層間絶縁膜
ＩＬ５ 第５層間絶縁膜
ＩＬ６ 第６層間絶縁膜
ＩＬ７ 第７層間絶縁膜
ＩＮＶ インバータ
ＬＯＤ 負荷回路
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
Ｍ５ 第５層配線
Ｍ６ 第６層配線
Ｍ７ 第７層配線
Ｍ８ 第８層配線
ＰＡＳ 表面保護膜
ＰＦ 保護膜
ＰＩ ポリイミド樹脂膜
ＰＲ ｐ型半導体領域
ＲＸ１ 受信回路
ＲＸ２ 受信回路
ＳＧ１ 信号
ＳＧ２ 信号
ＳＧ３ 信号
ＳＧ４ 信号
ＳＲ シールリング
ＳＵＢ ｐ型半導体基板
ＴＲ１ トランスフォーマ
ＴＲ２ トランスフォーマ
ＴＸ１ 送信回路
ＴＸ２ 送信回路
ＶＣＣ１ 電源電位
ＶＣＣ２ 電源電位
ＶＨ１ ビアホール
Ｖ１ ビア
Ｖ２ ビア
Ｖ３ ビア
Ｖ４ ビア
Ｖ５ ビア
Ｖ６ ビア
Ｖ６Ａ ビア
ＷＦ タングステン膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】