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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044708
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置及びメモリシステム
(51)【国際特許分類】
G06F 21/31 20130101AFI20240326BHJP
G06F 11/22 20060101ALI20240326BHJP
【ＦＩ】
G06F21/31
G06F11/22 673R
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2022150413
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】山崎 厚志
【テーマコード（参考）】
5B048
【Ｆターム（参考）】
5B048AA19
5B048BB00
(57)【要約】
【課題】デバッグポートを自動的に塞ぐことができるようにする。
【解決手段】半導体記憶装置は、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、外部からの認証要求を受信する認証要求受信部と、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する認証部と、二回目以降の起動時に、時間を計測するタイマと、認証部にて認証コードが一致すると判定された場合に、タイマを停止させるタイマ制御部と、外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、認証部にて認証コードが一致すると判定されなかった場合に、通信遮断部に通信経路を遮断させる遮断制御部と、を備える。
【選択図】図１
【解決手段】半導体記憶装置は、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、外部からの認証要求を受信する認証要求受信部と、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する認証部と、二回目以降の起動時に、時間を計測するタイマと、認証部にて認証コードが一致すると判定された場合に、タイマを停止させるタイマ制御部と、外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、認証部にて認証コードが一致すると判定されなかった場合に、通信遮断部に通信経路を遮断させる遮断制御部と、を備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
【請求項2】
前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、請求項１に記載の半導体記憶装置。
【請求項3】
前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、請求項１に記載の半導体記憶装置。
【請求項4】
前記通信ポートは、少なくとも第１通信ポート及び第２通信ポートを有し、
前記第１通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第２通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、請求項３に記載の半導体記憶装置。
前記第１通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第２通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、請求項３に記載の半導体記憶装置。
【請求項5】
前記第２通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、請求項４に記載の半導体記憶装置。
【請求項6】
前記第１通信ポートは、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）用のポート又はＳＭ（System Management）バス用のポートであり、
前記第２通信ポートは、ＪＴＡＧ用のポートである、請求項４に記載の半導体記憶装置。
前記第２通信ポートは、ＪＴＡＧ用のポートである、請求項４に記載の半導体記憶装置。
【請求項7】
初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、請求項１に記載の半導体記憶装置。
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、請求項１に記載の半導体記憶装置。
【請求項8】
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、請求項１に記載の半導体記憶装置。
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、請求項１に記載の半導体記憶装置。
【請求項9】
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第１半導体チップとは別個に設けられる、請求項１に記載の半導体記憶装置。
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第１半導体チップとは別個に設けられる、請求項１に記載の半導体記憶装置。
【請求項10】
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第１半導体チップと同じ又は異なる基板に実装される、請求項９に記載の半導体記憶装置。
【請求項11】
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第２半導体チップを備え、
前記第２半導体チップは、前記第１半導体チップと同じ又は異なる基板に実装される、請求項１０に記載の半導体記憶装置。
前記第２半導体チップは、前記第１半導体チップと同じ又は異なる基板に実装される、請求項１０に記載の半導体記憶装置。
【請求項12】
前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、請求項１に記載の半導体記憶装置。
【請求項13】
半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
【請求項14】
前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、請求項１３に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、半導体記憶装置及びメモリシステムに関する。
【背景技術】
【0002】
半導体記憶装置を出荷する前の性能評価の段階で、半導体記憶装置の機能検証を行う場合がある。半導体記憶装置には、デバッグポートが設けられていることがある。デバッグポートを介して、評価装置にて半導体記憶装置の機能検証を行うことができる。
【0003】
半導体記憶装置の内部機能を第三者に解析されてしまうおそれがあるため、デバッグポートは、半導体記憶装置の出荷前に塞がれるべきである。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】米国特許公報第１０，８５２，３５２号明細書
【特許文献2】米国特許公報第１１，１１３，３９９号明細書
【特許文献3】米国特許公開公報第２０２２／００５８２９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一実施形態の課題は、デバッグポートを自動的に塞ぐことが可能な半導体記憶装置及びメモリシステムを提供することである。
【課題を解決するための手段】
【0006】
本発明の一実施形態によれば、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、外部からの認証要求を受信する認証要求受信部と、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する認証部と、二回目以降の起動時に、時間を計測するタイマと、認証部にて認証コードが一致すると判定された場合に、タイマを停止させるタイマ制御部と、外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、認証部にて認証コードが一致すると判定されなかった場合に、通信遮断部に通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置が提供される。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態に係るメモリシステムの構成を示すブロック図。
【図2】コントローラの内部をより具体化した第１の実施形態に係るメモリシステムのブロック図。
【図3】第１の実施形態に係るホスト装置の処理動作を示すフローチャート。
【図4】第１の実施形態に係る半導体記憶装置の処理動作を示すフローチャート。
【図5】第１の実施形態に係る半導体記憶装置の二回目以降の起動時の処理動作を示す図。
【図6】第２の実施形態に係るメモリシステムの構成を示すブロック図。
【図7】第３の実施形態に係るメモリシステムの構成を示すブロック図。
【発明を実施するための形態】
【0008】
以下、図面を参照して、半導体記憶装置及びメモリシステムの実施形態について説明する。以下では、半導体記憶装置及びメモリシステムの主要な構成を中心に説明するが、半導体記憶装置及びメモリシステムには、図示又は説明されていない構成や機能が存在しうる。以下の説明は、図示又は説明されていない構成や機能を除外するものではない。
【0009】
（第１の実施形態）
図１は、第１の実施形態に係るメモリシステム２の構成を示すブロック図である。第１の実施形態のメモリシステム２は、半導体記憶装置１とホスト装置３を備える。図１では、通信ポート１６として、２つの通信ポート１６を設ける例を示している。一方の通信ポート１６はＪＴＡＧモジュールであり、他方の通信ポート１６はＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）モジュールである。これらのモジュールは、通信ポート１６の一例である。ＪＴＡＧモジュールは、デバッグポートになりうる通信ポート１６である。また、ＵＡＲＴモジュールも、デバッグポートとして使用可能である。
図１は、第１の実施形態に係るメモリシステム２の構成を示すブロック図である。第１の実施形態のメモリシステム２は、半導体記憶装置１とホスト装置３を備える。図１では、通信ポート１６として、２つの通信ポート１６を設ける例を示している。一方の通信ポート１６はＪＴＡＧモジュールであり、他方の通信ポート１６はＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）モジュールである。これらのモジュールは、通信ポート１６の一例である。ＪＴＡＧモジュールは、デバッグポートになりうる通信ポート１６である。また、ＵＡＲＴモジュールも、デバッグポートとして使用可能である。
【0010】
半導体記憶装置１は、例えば、ＮＡＮＤフラッシュメモリを内蔵するＳＳＤ（Solid State Drive）である。半導体記憶装置１は、ＮＡＮＤフラッシュメモリ以外の不揮発メモリ又は揮発メモリを備えていてもよい。
【0011】
ホスト装置３は、例えば、ＰＣ（Personal Processor）、スマートフォン、タブレットなどの電子機器である。あるいは、ホスト装置３は、ＣＰＵ（Central Processing Unit）でもよい。ホスト装置３は、半導体記憶装置１にデータを書き込む処理と、半導体記憶装置１からデータを読み出す処理を行う。本明細書では、半導体記憶装置１に対するデータの書込と読出しを総称してアクセスと呼ぶ。ホスト装置３は、初回起動時に、半導体記憶装置１からの認証情報通知を受信して、認証情報通知に含まれる半導体記憶装置１の認証コードをホスト装置３の内部に記憶しておく。
【0012】
半導体記憶装置１は、認証情報通知部１１と、認証要求受信部１２と、認証部１３と、タイマ１４と、タイマ制御部１５と、通信ポート１６と、通信遮断部１７と、遮断制御部１８とを備えている。この他、半導体記憶装置１は、通信許可部１９を備えていてもよい。また、図１の半導体記憶装置１は、起動情報記憶部２０を備えていてもよい。認証情報通知部１１と、認証要求受信部１２と、認証部１３と、タイマ１４と、タイマ制御部１５と、通信遮断部１７と、遮断制御部１８と、通信許可部１９と、起動情報記憶部２０とは、半導体記憶装置１の主要部である。本明細書では、半導体記憶装置１の主要部の総称をデバッグポート制御装置１０と呼ぶことがある。また、半導体記憶装置１は、メモリチップ５と、メモリチップ５に対するアクセスを制御するコントローラ６とを備えている。
【0013】
認証情報通知部１１は、初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する。初回起動時とは、半導体記憶装置１が初めて起動するときを指す。
【0014】
認証要求受信部１２は、外部からの認証要求を受信する。認証要求には、先に半導体記憶装置１から送られた認証コードが含まれている。認証要求は、例えば、コマンドの形式である。この場合、コマンドのパラメータに認証コードが含まれる。また、認証要求は、パケットの形式でもよい。この場合、パケットの中に認証コードが含まれる。
【0015】
認証部１３は、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致するか否かを判定する。認証部１３は、認証要求に含まれる認証コードが、認証情報通知に含まれる認証コードに一致する場合に限り、認証に成功したと判断する。すなわち、認証部１３は、半導体記憶装置１が外部に送信した認証コードを、外部から受信した場合に限って、認証に成功したと判断する。
【0016】
タイマ１４は、半導体記憶装置１の二回目以降の起動時に、時間を計測する。タイマ１４は、半導体記憶装置１が二回目以降に起動するたびに、時間を計測する。タイマ１４は、計測した時間が予め定めた時間になるまで、時間を計測する。タイマ１４が計測した時間が予め定めた時間になることは、タイムアップする又はタイマ１４が満了すると呼ばれる。タイマ１４がタイムアップするまでの時間は、ホスト装置３からの認証要求が半導体記憶装置１に届くまでの時間と、認証部１３での認証処理に要する時間とを考慮に入れて決定される。ホスト装置３のなりすましを防止するために、タイムアップするまでの時間は、上述した二つの時間を考慮に入れて、必要最小限の長さに設定するのが望ましい。
【0017】
タイマ制御部１５は、認証部１３にて認証コードが一致すると判定された場合に、タイマ１４を停止させる。また、認証部１３で認証コードの不一致が判定された場合、タイマ制御部１５は、タイマ１４の時間計測を停止させてもよい。
【0018】
通信ポート１６は、外部機器と半導体記憶装置１との間で、デバッグ用のデータを含めた各種情報の送受を行うポートである。通信ポート１６は、複数存在する場合もある。複数の通信ポート１６は、それぞれ独立して各種情報の送受を行ってもよい。あるいは、２以上の通信ポート１６が同期しながら各種情報の送受を行ってもよい。外部機器は、ホスト装置３でもよいし、ホスト装置３以外の検査装置、又は評価装置などでもよい。デバッグ用に用いられる通信ポート１６を、本明細書ではデバッグポートと呼ぶ。
【0019】
通信遮断部１７は、例えば、電子ヒューズである。通信遮断部１７は、電気的に通信経路を遮断することができる。通信遮断部１７がいったん通信経路を遮断すると、その後に通信経路を再接続することはできない。
【0020】
遮断制御部１８は、認証部１３にて認証コードが一致すると判定されなかった場合に、通信遮断部１７に通信経路を遮断させる。遮断制御部１８は、通信遮断部１７に対して、通信経路の遮断を指示する信号である遮断指示信号を送信する。通信遮断部１７は、遮断指示信号を受信すると、電気的に通信経路を遮断する。
【0021】
通信許可部１９は、タイマ制御部１５がタイマ１４を停止させた後に、通信ポート１６に通信を許可する。別の言い方をすると、通信許可部１９は、認証部１３が認証コードに一致すると判定するまでは少なくとも一部の通信ポート１６を使用不可とする。これにより、タイマ１４がタイムアップするまでの期間に、通信ポート１６が不正使用されるおそれがなくなる。
【0022】
起動情報記憶部２０は、ホスト装置３に接続された半導体記憶装置１が初回起動時か否かを示す起動情報を記憶する。起動情報は、例えば、ソフトウェアで生成されるフラグである。起動情報は、半導体記憶装置１の不揮発記憶領域に記憶される。
【0023】
メモリチップ５は、例えばＮＡＮＤフラッシュメモリを内蔵するチップである。上述した認証情報通知部１１、認証要求受信部１２、認証部１３、タイマ１４、タイマ制御部１５、通信ポート１６、通信遮断部１７、及び遮断制御部１８等を含むデバッグポート制御装置１０は、コントローラ６とは別個に設けてもよいし、コントローラ６に内蔵してもよい。
【0024】
コントローラ６は、ホスト装置３からの指示に従ってメモリチップ５に対するアクセスを行うチップである。コントローラ６は、ＳｏＣ（System on Chip）で構成可能である。また、コントローラ６は、デバッグポート制御装置１０の動作を制御してもよい。
【0025】
第１の実施形態のホスト装置３は、認証コード記憶部２１と、認証要求送信部２２とを備えている。
【0026】
認証コード記憶部２１は、受信した認証情報通知に含まれる認証コードを記憶する。ホスト装置３が複数の半導体記憶装置１に接続される場合には、認証コード記憶部２１は、各半導体記憶装置１に対応づけて、認証コードを記憶する。
【0027】
認証要求送信部２２は、接続された半導体記憶装置１に対して、認証コード記憶部２１から読み出した認証コードを含む認証要求を送信する。
【0028】
図２は、コントローラ６の内部をより具体化した第１の実施形態に係るメモリシステム２のブロック図である。
【0029】
半導体記憶装置１は、ホストバス３８を介して、ホスト装置３と接続する。
【0030】
半導体記憶装置１のコントローラ６は、ホストインタフェース回路（ホスト Ｉ／Ｆ）３１、内蔵メモリ（ＲＡＭ）３２、プロセッサ（ＣＰＵ）３３、バッファメモリ３４、ＮＡＮＤインタフェース回路（ＮＡＮＤ Ｉ／Ｆ）３５、及びＥＣＣ（Error Checking and Correcting）回路３６を有する。
【0031】
コントローラ６の内部の各部３１～３６は、共通のバス３７に接続されている。バス３７には、デバッグポート制御装置１０と通信ポート１６も接続されている。また、コントローラ６は、ＮＡＮＤバス３９を介して、メモリチップ５と接続する。
【0032】
【0033】
半導体記憶装置１が起動されると（ＳＴＡＲＴ）、ホスト装置３は、半導体記憶装置１が初回起動か否かを判定する（Ｓ１）。
【0034】
Ｓ１で半導体記憶装置１が初回起動である場合（Ｓ１ ＹＥＳ）、ホスト装置３は、半導体記憶装置１から認証情報通知を受信する（Ｓ２）。
【0035】
認証情報通知を受信すると、ホスト装置３は、認証情報通知に含まれる半導体記憶装置１の認証コードを認証コード記憶部２１に記憶する（Ｓ３）。すでに認証コード記憶部２１に別の半導体記憶装置１の認証コードが記憶されている場合、ホスト装置３は、認証コードを上書きする。あるいは、ホスト装置３は、、個々の半導体記憶装置１に対応づけて、認証コード記憶部２１に認証コードを記憶させる。Ｓ３の処理が終了した場合、ホスト装置３は、図３のフローチャートの処理を終了する（ＥＮＤ）。
【0036】
Ｓ１で半導体記憶装置１が初回起動でない場合（Ｓ１ ＮＯ）、ホスト装置３は、認証コード記憶部２１に認証コードが記憶されているか否かを判定する（Ｓ４）。
【0037】
Ｓ４で認証コード記憶部２１に認証コードが記憶されている場合（Ｓ４ ＹＥＳ）、ホスト装置３は、認証コードを読み出して、接続されている半導体記憶装置１に対して認証要求を送信する（Ｓ５）。ホスト装置３に複数の半導体記憶装置１が接続されている場合には、ホスト装置３は、個々の半導体記憶装置１の認証コードを読み出して、その認証コードの半導体記憶装置１に対して認証要求を送信する。
【0038】
Ｓ５の処理が終了した場合、ホスト装置３は、図３のフローチャートの処理を終了する（ＥＮＤ）。
【0039】
Ｓ４で認証コード記憶部２１に認証コードが記憶されていない場合（Ｓ４ ＮＯ）、ホスト装置３は、図３のフローチャートの処理を終了する（ＥＮＤ）。
【0040】
【0041】
半導体記憶装置１の初回起動時（ＳＴＡＲＴ）には、半導体記憶装置１は、ホスト装置３に認証情報通知を送信する（Ｓ１１）。認証情報通知には、半導体記憶装置１の認証コードが含まれている。認証コードは、個々の半導体装置に固有の情報であり、認証処理に用いられる。Ｓ１１の処理が終了すると、図４の処理が終了するようにしているが（ＥＮＤ）、認証情報通知を受信したホスト装置３は、認証情報通知を受信したことを示す受領応答を半導体記憶装置１に送信してもよい。例えば、半導体記憶装置１は、起動情報記憶部２０に記憶されている起動情報に基づいて、初回起動時であることが確認されたときに、ホスト装置３に認証情報通知委を送信する。
【0042】
図５は、第１の実施形態に係る半導体記憶装置の二回目以降の起動時の処理動作を示す図である。
【0043】
半導体記憶装置１の二回目以降の起動時には（ＳＴＡＲＴ）、半導体記憶装置１は、タイマ１４を起動する（Ｓ２１）。これにより、タイマ１４は、時間を計測する。例えば、半導体記憶装置１は、起動情報記憶部２０に記憶されている起動情報に基づいて二回目以降の起動であることが確認されたときに、タイマ１４を起動して時間を計測する。
【0044】
次に、半導体記憶装置１は、接続されているホスト装置３から認証要求を受信したか否かを判定する（Ｓ２２）。
【0045】
Ｓ２２で認証要求を受信していない場合（Ｓ２２ ＮＯ）、半導体記憶装置１は、タイマ１４がタイムアップしたか否か、すなわちタイマ１４が満了したか否かを判定する（Ｓ２３）。
【0046】
タイマ１４がタイムアップしていない場合（Ｓ２３ ＮＯ）、半導体記憶装置１は、Ｓ２２の処理を再度行う。
【0047】
Ｓ２２で認証情報を受信した場合（Ｓ２２ ＹＥＳ）、半導体記憶装置１は、認証要求に含まれる認証コードが、図４のＳ１１でホスト装置３に送信した認証情報通知に含まれる認証コードに一致するか否かを判定する（Ｓ２４）。
【0048】
Ｓ２４で認証情報通知に含まれる認証コードに一致する場合（Ｓ２４ ＹＥＳ）、半導体記憶装置１は、タイマ１４を停止する（Ｓ２５）。この場合、デバッグポート制御装置１０は、通信ポート１６を塞ぐ処理を行わない。
【0049】
Ｓ２３でタイマ１４がタイムアップした場合（Ｓ２３ ＹＥＳ）、又はＳ２４で認証情報通知に含まれる認証コードに一致しない場合（Ｓ２４ ＮＯ）、デバッグポート制御装置１０の遮断制御部１８は、通信遮断部１７に対して指示信号を送る。通信遮断部１７は、電子ヒューズをカットして、通信ポート１６の通信経路を遮断する（Ｓ２６）。
【0050】
このように、第１の実施形態では、半導体記憶装置１が起動するたびに、ホスト装置３は、半導体記憶装置１に認証要求を送信する。半導体記憶装置１は、認証処理を実行し、認証コードに一致しなければ、その時点でデバッグ用の通信ポート１６を塞ぐ。これにより、仮に通信ポート１６を塞いでいない半導体記憶装置１が出荷されたとしても、半導体記憶装置１が起動したときに認証コードが一致しないことから、半導体記憶装置１は、デバッグ用の通信ポート１６を塞ぐことができる。よって、意図せずに塞がれなかった通信ポート１６を用いて、第三者が半導体記憶装置１の内部を解析するおそれがなくなる。
【0051】
本実施形態に係る半導体記憶装置１は、デバッグに用いることが可能な通信ポート１６が塞がれないまま出荷されても、出荷後に自動化処理により通信ポート１６を塞ぐことができる点で非常に有益である。
【0052】
（第２の実施形態）
第２の実施形態は、通信ポート１６をより具体化することを特徴とする。
第２の実施形態は、通信ポート１６をより具体化することを特徴とする。
【0053】
【0054】
第２の実施形態の半導体記憶装置１は、３つの通信ポート１６を有する。これら３つの通信ポート１６は、ＪＴＡＧモジュール１６ａと、ＵＡＲＴモジュール１６ｂと、ＳＭ（System Management）バス１６ｃである。
【0055】
第２の実施形態では、認証要求をＵＡＲＴモジュール１６ｂ又はＳＭバス１６ｃが受信する。
【0056】
また、本実施形態に係る半導体記憶装置１は、認証部１３が認証コードに一致すると判定するまでは、ＪＴＡＧモジュール１６ａを使用不可にする。ＪＴＡＧモジュール１６ａを使用不可にする理由は、ＪＴＡＧモジュール１６ａは、半導体記憶装置１の内部解析を目的とした通信ポート１６であり、認証コードに一致する前に使用可能な状態にしておくと、ＪＴＡＧモジュール１６ａが悪用されるおそれがあるためである。ＪＴＡＧモジュール１６ａを使用不可にするには、例えば、第２の実施形態の通信許可部１９は、認証部１３が認証コードに一致すると判定した後にＪＴＡＧモジュール１６ａに電源電圧を供給すればよい。このように、ＵＡＲＴモジュール１６ｂ又はＳＭバス１６ｃは、認証情報通知部１１からホスト装置３への認証情報通知の送信と、ホスト装置３からの認証情報の受信とに用いられる第１通信ポートとして機能する。また、ＪＴＡＧモジュール１６ａは、認証部１３にて認証コードが一致すると判定されるまでは使用不可に設定され、認証部１３にて認証コードが一致すると判定されると通信許可部１９にて通信が許可される第２通信ポートとして機能する。
【0057】
また、第２の実施形態のタイマ１４は、コントローラ６の動作とは独立して時間計測を行う。これにより、コントローラ６がタイマ１４を制御できなくなり、仮にコントローラ６が外部から操作されたとしても、タイマ１４を制御することはできない。よって、タイマ１４がタイムアップした時点で、半導体記憶装置１は、通信ポート１６を塞ぐことができる。
【0058】
このように、第２の実施形態に係る半導体記憶装置１は、ホスト装置３からの認証要求を、内部解析には用いられる可能性の低いＵＡＲＴモジュール１６ｂ又はＳＭバス１６ｃで受信する。第２の実施形態に係る半導体記憶装置１は、内部解析に用いられる可能性のあるＪＴＡＧモジュール１６ａを、認証部１３が認証コードに一致したと判定した場合に限り、使用可能とする。これにより、ＪＴＡＧモジュール１６ａは、認証部１３の認証処理が完了する前には使用されなくなり、認証部１３の認証処理が完了する前に半導体記憶装置１の内部を第三者に解析されるおそれが低くなる。
【0059】
また、コントローラ６の動作とは独立してタイマ１４が時間計測を行うため、コントローラ６がハッキングされたとしても、タイマ１４がタイムアップすると、半導体記憶装置１は、通信ポート１６を塞ぐことができる。
【0060】
（第３の実施形態）
第３の実施形態に係るデバッグポート制御装置１０は、既存の半導体記憶装置１のＳｏＣとは別個に、基板に実装されることを特徴とする。その際、第1の実施形態のデバッグポート制御装置１０を含む新たなＳｏＣが作製されて基板に実装されてもよい。あるいは、デバッグポート制御装置１０を構成する認証情報通知部１１、認証要求受信部１２、認証部１３、タイマ１４、タイマ制御部１５、通信遮断部１７、及び遮断制御部１８等がディスクリート部品として基板に実装されてもよい。
第３の実施形態に係るデバッグポート制御装置１０は、既存の半導体記憶装置１のＳｏＣとは別個に、基板に実装されることを特徴とする。その際、第1の実施形態のデバッグポート制御装置１０を含む新たなＳｏＣが作製されて基板に実装されてもよい。あるいは、デバッグポート制御装置１０を構成する認証情報通知部１１、認証要求受信部１２、認証部１３、タイマ１４、タイマ制御部１５、通信遮断部１７、及び遮断制御部１８等がディスクリート部品として基板に実装されてもよい。
【0061】
図７は、第３の実施形態に係るメモリシステム２ｃの構成を示すブロック図である。第３の実施形態のメモリシステム２ｃは、メモリチップ５と、コントローラ６用のＳｏＣ４１とは別個にデバッグポート制御装置１０を内蔵するＳｏＣ４２を備える。メモリチップ５、ＳｏＣ４１、及びＳｏＣ４２は、同一又は異なる基板４３に実装される。
【0062】
第３の実施形態に係る半導体記憶装置１は、既存のメモリチップ５及びコントローラ６用のＳｏＣ４１をそのまま流用できる。第３の実施形態では、新たにデバッグ制御装置１０を内蔵するＳｏＣ４２を新たに作製するか、あるいはデバッグ制御装置１０用のディスクリート部品を用意する必要があるが、ハードウェアの変更が少なくて済み、安価にメモリシステム２ａを構築できる。
【0063】
［付記］
［項目１］
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
［項目２］
前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、項目１に記載の半導体記憶装置。
［項目３］
前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、項目１又は２に記載の半導体記憶装置。
［項目４］
前記通信ポートは、少なくとも第１通信ポート及び第２通信ポートを有し、
前記第１通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第２通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、項目３に記載の半導体記憶装置。
［項目５］
前記第２通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、項目４に記載の半導体記憶装置。
［項目６］
前記第１通信ポートは、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）用のポート又はＳＭ（System Management）バス用のポートであり、
前記第２通信ポートは、ＪＴＡＧ用のポートである、項目４又は５に記載の半導体記憶装置。
［項目７］
初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、項目１乃至６のいずれか一項に記載の半導体記憶装置。
［項目８］
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、項目１乃至７のいずれか一項に記載の半導体記憶装置。
［項目９］
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第１半導体チップとは別個に設けられる、項目１乃至７のいずれか一項に記載の半導体記憶装置。
［項目１０］
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第１半導体チップと同じ又は異なる基板に実装される、項目９に記載の半導体記憶装置。
［項目１１］
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第２半導体チップを備え、
前記第２半導体チップは、前記第１半導体チップと同じ又は異なる基板に実装される、項目１０に記載の半導体記憶装置。
［項目１２］
前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、項目１乃至１１のいずれか一項に記載の半導体記憶装置。
［項目１３］
半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
［項目１４］
前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、項目１３に記載のメモリシステム。
［項目１］
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を備える、半導体記憶装置。
［項目２］
前記通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは、使用不可に設定される、項目１に記載の半導体記憶装置。
［項目３］
前記タイマ制御部が前記タイマを停止させた後に、デバッグに使用可能な前記通信ポートに通信を許可する通信許可部を備える、項目１又は２に記載の半導体記憶装置。
［項目４］
前記通信ポートは、少なくとも第１通信ポート及び第２通信ポートを有し、
前記第１通信ポートは、前記認証情報通知部から前記接続された装置への前記認証情報通知の送信と、前記接続された装置からの前記認証要求の受信とに用いられ、
前記第２通信ポートは、前記認証部にて前記認証コードが一致すると判定されるまでは使用不可に設定され、前記認証部にて前記認証コードが一致すると判定されると前記通信許可部にて通信が許可される、項目３に記載の半導体記憶装置。
［項目５］
前記第２通信ポートは、前記通信許可部にて通信が許可された後にデバッグに使用可能とされる、項目４に記載の半導体記憶装置。
［項目６］
前記第１通信ポートは、ＵＡＲＴ（Universal Asynchronous Receiver/Transmitter）用のポート又はＳＭ（System Management）バス用のポートであり、
前記第２通信ポートは、ＪＴＡＧ用のポートである、項目４又は５に記載の半導体記憶装置。
［項目７］
初回起動か否かを示す起動情報を記憶する起動情報記憶部を備え、
前記認証情報通知部は、前記起動情報に基づいて初回起動であることが確認されたときに、前記接続された装置に対して前記認証情報通知を送信し、
前記タイマ制御部は、前記起動情報に基づいて二回目以降の起動であることが確認されたときに、前記タイマで時間を計測する、項目１乃至６のいずれか一項に記載の半導体記憶装置。
［項目８］
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記タイマは、前記コントローラの動作とは独立して時間計測を行う、項目１乃至７のいずれか一項に記載の半導体記憶装置。
［項目９］
前記接続された装置により読み書きされるデータを記憶するメモリチップと、
前記メモリチップにデータを記憶する制御を行うコントローラと、を備え、
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記コントローラを内蔵する第１半導体チップとは別個に設けられる、項目１乃至７のいずれか一項に記載の半導体記憶装置。
［項目１０］
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部は、前記第１半導体チップと同じ又は異なる基板に実装される、項目９に記載の半導体記憶装置。
［項目１１］
前記認証情報通知部、前記タイマ、前記認証要求受信部、前記通信遮断部、前記認証部、前記タイマ制御部、及び前記遮断制御部を内蔵する第２半導体チップを備え、
前記第２半導体チップは、前記第１半導体チップと同じ又は異なる基板に実装される、項目１０に記載の半導体記憶装置。
［項目１２］
前記通信遮断部は、前記遮断制御部からの信号により前記通信経路を遮断させる電子ヒューズである、項目１乃至１１のいずれか一項に記載の半導体記憶装置。
［項目１３］
半導体記憶装置と、
前記半導体記憶装置に接続された装置と、を備えるメモリシステムにおいて、
前記半導体記憶装置は、
初回起動時に、接続された装置に対して認証コードを含む認証情報通知を送信する認証情報通知部と、
外部からの認証要求を受信する認証要求受信部と、
前記認証要求に含まれる前記認証コードが、前記認証情報通知に含まれる前記認証コードに一致するか否かを判定する認証部と、
二回目以降の起動時に、時間を計測するタイマと、
前記認証部にて前記認証コードが一致すると判定された場合に、前記タイマを停止させるタイマ制御部と、
外部との間でデバッグ用のデータを含む情報を送受する通信ポートと、
前記通信ポートに繋がる通信経路を遮断するか否かを切り替える通信遮断部と、
前記認証部にて前記認証コードが一致すると判定されなかった場合に、前記通信遮断部に前記通信経路を遮断させる遮断制御部と、を有し、
前記接続された装置は、
前記半導体記憶装置から送信された前記認証情報通知に含まれる前記認証コードを記憶する認証コード記憶部と、
接続された前記半導体記憶装置に対して、前記認証コード記憶部から読み出した前記認証コードを含む前記認証要求を送信する認証要求送信部を備える、メモリシステム。
［項目１４］
前記接続された装置は、前記半導体記憶装置が二回目以降に起動するたびに、前記半導体記憶装置に対して、前記認証コードを含む前記認証要求を送信する、項目１３に記載のメモリシステム。
【0064】
実施形態は例示であり、発明の範囲はそれらに限定されない。
【符号の説明】
【0065】
１ 半導体記憶装置、
２、２ａ、２ｂ、２ｃ メモリシステム、
３ ホスト装置、
５ メモリチップ、
６ コントローラ、
１０ デバッグポート制御装置、
１１ 認証情報通知部、
１２ 認証要求受信部、
１３ 認証部、
１４ タイマ、
１５ タイマ制御部、
１６ 通信ポート、
１６ａ ＪＴＡＧモジュール、
１６ｂ ＵＡＲＴモジュール、
１６ｃ ＳＭバス、
１７ 通信遮断部、
１８ 遮断制御部、
１９ 通信許可部、
２０ 起動情報記憶部、
２１ 認証コード記憶部、
２２ 認証要求送信部、
３１ ホストインタフェース回路、
３２ 内蔵メモリ（ＲＡＭ）、
３３ プロセッサ（ＣＰＵ）、
３４ バッファメモリ、
３５ ＮＡＮＤ Ｉ／Ｆ、
３６ ＥＣＣ回路、
３７ バス、
３８ ホストバス、
３９ ＮＡＮＤバス、
４３ 基板
２、２ａ、２ｂ、２ｃ メモリシステム、
３ ホスト装置、
５ メモリチップ、
６ コントローラ、
１０ デバッグポート制御装置、
１１ 認証情報通知部、
１２ 認証要求受信部、
１３ 認証部、
１４ タイマ、
１５ タイマ制御部、
１６ 通信ポート、
１６ａ ＪＴＡＧモジュール、
１６ｂ ＵＡＲＴモジュール、
１６ｃ ＳＭバス、
１７ 通信遮断部、
１８ 遮断制御部、
１９ 通信許可部、
２０ 起動情報記憶部、
２１ 認証コード記憶部、
２２ 認証要求送信部、
３１ ホストインタフェース回路、
３２ 内蔵メモリ（ＲＡＭ）、
３３ プロセッサ（ＣＰＵ）、
３４ バッファメモリ、
３５ ＮＡＮＤ Ｉ／Ｆ、
３６ ＥＣＣ回路、
３７ バス、
３８ ホストバス、
３９ ＮＡＮＤバス、
４３ 基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】