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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044730
(43)【公開日】2024-04-02
(54)【発明の名称】不揮発性半導体メモリ及びその製造方法
(51)【国際特許分類】
H10B 51/30 20230101AFI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
【ＦＩ】
H01L27/1159
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022150447
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】鈴木 都文
(72)【発明者】
【氏名】上牟田 雄一
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP01
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083FR06
5F083GA10
5F083GA21
5F083JA03
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083PR04
5F083PR05
5F083PR21
5F083PR22
5F083PR33
5F101BA00
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH15
5F101BH16
(57)【要約】
【課題】メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供する。
【解決手段】実施の形態に係る不揮発性半導体メモリは、第１方向に延伸するコア部と、第１方向に延伸し、コア部に接する半導体層と、第１方向に延伸し、半導体層に接する絶縁層と、第１方向に延伸し、絶縁層に接する強誘電体層と、第１方向に直交する第２方向Ｘに延伸し、強誘電体層に接する第１電位印加電極と、第１電位印加電極と第１方向に隣接し、第２方向に延伸し、強誘電体層に接する第２電位印加電極と、第１電位印加電極と第２電位印加電極との間に配置される絶縁体層と、第１電位印加電極と第２電位印加電極との間に配置され、絶縁体層と強誘電体層に接する反強誘電体層とを備えるメモリセルを備える。
【選択図】図８
【解決手段】実施の形態に係る不揮発性半導体メモリは、第１方向に延伸するコア部と、第１方向に延伸し、コア部に接する半導体層と、第１方向に延伸し、半導体層に接する絶縁層と、第１方向に延伸し、絶縁層に接する強誘電体層と、第１方向に直交する第２方向Ｘに延伸し、強誘電体層に接する第１電位印加電極と、第１電位印加電極と第１方向に隣接し、第２方向に延伸し、強誘電体層に接する第２電位印加電極と、第１電位印加電極と第２電位印加電極との間に配置される絶縁体層と、第１電位印加電極と第２電位印加電極との間に配置され、絶縁体層と強誘電体層に接する反強誘電体層とを備えるメモリセルを備える。
【選択図】図８
【特許請求の範囲】
【請求項1】
半導体基板に直交する第１方向に延伸するコア部と、
前記第１方向に延伸し、前記コア部に接する半導体層と、
前記第１方向に延伸し、前記半導体層に接する絶縁層と、
前記第１方向に延伸し、前記絶縁層に接する強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置される絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に配置され、前記絶縁体層と前記強誘電体層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
前記第１方向に延伸し、前記コア部に接する半導体層と、
前記第１方向に延伸し、前記半導体層に接する絶縁層と、
前記第１方向に延伸し、前記絶縁層に接する強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置される絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に配置され、前記絶縁体層と前記強誘電体層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
【請求項2】
半導体基板に直交する第１方向に延伸するコア部と、
前記第１方向に延伸し、前記コア部に接する半導体層と、
前記第１方向に延伸し、前記半導体層に接する絶縁層と、
前記第１方向に延伸し、前記絶縁層に接する強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置され、かつ前記強誘電体層に接する絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に前記強誘電体層に埋め込まれて配置され、かつ前記絶縁層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
前記第１方向に延伸し、前記コア部に接する半導体層と、
前記第１方向に延伸し、前記半導体層に接する絶縁層と、
前記第１方向に延伸し、前記絶縁層に接する強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置され、かつ前記強誘電体層に接する絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に前記強誘電体層に埋め込まれて配置され、かつ前記絶縁層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
【請求項3】
前記強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、前記強誘電体層よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、請求項１又は２に記載の不揮発性半導体メモリ。
前記反強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、前記強誘電体層よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、請求項１又は２に記載の不揮発性半導体メモリ。
【請求項4】
前記強誘電体層の結晶構造は直方晶を主成分の一つであり、
前記反強誘電体層の結晶構造は正方晶を主成分の一つである、請求項３に記載の不揮発性半導体メモリ。
前記反強誘電体層の結晶構造は正方晶を主成分の一つである、請求項３に記載の不揮発性半導体メモリ。
【請求項5】
半導体基板に直交する第１方向に延伸するコア部と、
前記第１方向に延伸し、前記コア部の外周を覆う円筒形状の半導体層と、
前記第１方向に延伸し、前記半導体層の外周を覆う絶縁層と、
前記第１方向に延伸し、前記絶縁層の外周を覆う強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置される絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に配置され、前記絶縁体層と前記強誘電体層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
前記第１方向に延伸し、前記コア部の外周を覆う円筒形状の半導体層と、
前記第１方向に延伸し、前記半導体層の外周を覆う絶縁層と、
前記第１方向に延伸し、前記絶縁層の外周を覆う強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置される絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に配置され、前記絶縁体層と前記強誘電体層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
【請求項6】
半導体基板に直交する第１方向に延伸するコア部と、
前記第１方向に延伸し、前記コア部の外周を覆う円筒形状の半導体層と、
前記第１方向に延伸し、前記半導体層の外周を覆う絶縁層と、
前記第１方向に延伸し、前記絶縁層の外周を覆う強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置され、かつ前記強誘電体層に接する絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に前記強誘電体層に埋め込まれて配置され、かつ前記絶縁層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
前記第１方向に延伸し、前記コア部の外周を覆う円筒形状の半導体層と、
前記第１方向に延伸し、前記半導体層の外周を覆う絶縁層と、
前記第１方向に延伸し、前記絶縁層の外周を覆う強誘電体層と、
前記第１方向に直交する第２方向に延伸し、前記強誘電体層に接する第１電位印加電極と、
前記第１電位印加電極と前記第１方向に隣接し、前記第２方向に延伸し、前記強誘電体層に接する第２電位印加電極と、
前記第１方向に積層され、前記第１電位印加電極と前記第２電位印加電極との間に配置され、かつ前記強誘電体層に接する絶縁体層と、
前記第１電位印加電極と前記第２電位印加電極との間に前記強誘電体層に埋め込まれて配置され、かつ前記絶縁層に接する反強誘電体層とを備えるメモリセルを備える、不揮発性半導体メモリ。
【請求項7】
前記強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、前記強誘電体層よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、請求項５又は６に記載の不揮発性半導体メモリ。
前記反強誘電体層は、ＨｆとＺｒを主成分とする酸化物であり、
前記反強誘電体層は、前記強誘電体層よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、請求項５又は６に記載の不揮発性半導体メモリ。
【請求項8】
前記強誘電体層の結晶構造は直方晶を主成分の一つであり、
前記反強誘電体層の結晶構造は正方晶を主成分の一つである、請求項７に記載の不揮発性半導体メモリ。
前記反強誘電体層の結晶構造は正方晶を主成分の一つである、請求項７に記載の不揮発性半導体メモリ。
【請求項9】
前記第１方向に延伸する前記半導体層と、
前記第１方向に延伸し、前記半導体層に接する前記絶縁層と、
前記第２方向に延伸し、前記絶縁層に接する第３電位印加電極とを備える第１選択トランジスタと、
前記第１選択トランジスタ、及び複数の前記メモリセルを備え、複数の前記メモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記第１選択トランジスタが接続され、第２端部に設けられる前記メモリセルの一端に第４電位印加電極が接続されるメモリセルストリングと
を更に備える、請求項５又は６に記載の不揮発性半導体メモリ。
前記第１方向に延伸し、前記半導体層に接する前記絶縁層と、
前記第２方向に延伸し、前記絶縁層に接する第３電位印加電極とを備える第１選択トランジスタと、
前記第１選択トランジスタ、及び複数の前記メモリセルを備え、複数の前記メモリセルは、前記第１方向に直列に接続され、第１端部に設けられる前記メモリセルの一端に前記第１選択トランジスタが接続され、第２端部に設けられる前記メモリセルの一端に第４電位印加電極が接続されるメモリセルストリングと
を更に備える、請求項５又は６に記載の不揮発性半導体メモリ。
【請求項10】
前記第１選択トランジスタの他端に接続され、前記第１方向と、前記第１方向に直交する第２方向と、に直交する第３方向に延伸する第５電位印加電極と、
複数の前記第５電位印加電極のうち、一部の前記第５電位印加電極に対して、前記第５電位印加電極と前記第４電位印加電極の間に電圧を印可して選択的に読み出し動作、または書き込み動作を行うシーケンサと、
を更に備える、請求項９に記載の不揮発性半導体メモリ。
複数の前記第５電位印加電極のうち、一部の前記第５電位印加電極に対して、前記第５電位印加電極と前記第４電位印加電極の間に電圧を印可して選択的に読み出し動作、または書き込み動作を行うシーケンサと、
を更に備える、請求項９に記載の不揮発性半導体メモリ。
【請求項11】
第１絶縁体層と第２絶縁体層の積層体に開口部を形成し、
前記開口部の前記第１絶縁体層をエッチングにより後退させ、前記開口部の内面にアモルファスの第１ＨＺＯ層を形成し、
前記開口部の前記第１ＨＺＯ層を平坦化し、
第１熱処理により第１ＨＺＯ層を結晶化し、
前記開口部の前記第１ＨＺＯ層の上にアモルファスの第２ＨＺＯ層を形成し、
第２熱処理により、前記第２ＨＺＯ層を結晶化し、
前記開口部の前記第２ＨＺＯ層の上に半導体層及びコア部を順次形成し、
前記積層体において、前記第２絶縁体層をエッチングより選択的に除去し、
前記第２絶縁体層を除去後に露出する前記第１絶縁体層の間に電極層を形成する、不揮発性半導体メモリの製造方法。
前記開口部の前記第１絶縁体層をエッチングにより後退させ、前記開口部の内面にアモルファスの第１ＨＺＯ層を形成し、
前記開口部の前記第１ＨＺＯ層を平坦化し、
第１熱処理により第１ＨＺＯ層を結晶化し、
前記開口部の前記第１ＨＺＯ層の上にアモルファスの第２ＨＺＯ層を形成し、
第２熱処理により、前記第２ＨＺＯ層を結晶化し、
前記開口部の前記第２ＨＺＯ層の上に半導体層及びコア部を順次形成し、
前記積層体において、前記第２絶縁体層をエッチングより選択的に除去し、
前記第２絶縁体層を除去後に露出する前記第１絶縁体層の間に電極層を形成する、不揮発性半導体メモリの製造方法。
【請求項12】
結晶化された前記第２ＨＺＯ層の上に絶縁層を形成し、
前記半導体層及びコア部は、前記絶縁層の上に順次形成し、
前記第１絶縁体層の間に金属層を形成し、
前記電極層は、前記金属層の上に形成する、請求項１１に記載の不揮発性半導体メモリの製造方法。
前記半導体層及びコア部は、前記絶縁層の上に順次形成し、
前記第１絶縁体層の間に金属層を形成し、
前記電極層は、前記金属層の上に形成する、請求項１１に記載の不揮発性半導体メモリの製造方法。
【請求項13】
前記半導体層及び前記コア部を形成した後、第３熱処理を実施する、請求項１２に記載の不揮発性半導体メモリの製造方法。
【請求項14】
第１絶縁体層と第２絶縁体層の積層体に開口部を形成し、
前記開口部の前記第１絶縁体層をエッチングにより後退させ、前記開口部の内面にアモルファスの第２ＨＺＯ層を形成し、
前記開口部の前記第２ＨＺＯ層の上に第１ＨＺＯ層を形成し、
前記開口部の前記第１ＨＺＯ層及び前記第２ＨＺＯ層を平坦化し、第２ＨＺＯ層及び前記第１ＨＺＯ層を露出し、
第４熱処理により前記第１ＨＺＯ層及び前記第２ＨＺＯ層を結晶化し、
前記開口部の前記第１ＨＺＯ層及び前記第２ＨＺＯ層の上に半導体層及びコア部を順次形成し、
前記積層体において、前記第２絶縁体層をエッチングより選択的に除去し、
前記第２絶縁体層を除去後に露出する前記第１絶縁体層の間に電極層を形成する、不揮発性半導体メモリの製造方法。
前記開口部の前記第１絶縁体層をエッチングにより後退させ、前記開口部の内面にアモルファスの第２ＨＺＯ層を形成し、
前記開口部の前記第２ＨＺＯ層の上に第１ＨＺＯ層を形成し、
前記開口部の前記第１ＨＺＯ層及び前記第２ＨＺＯ層を平坦化し、第２ＨＺＯ層及び前記第１ＨＺＯ層を露出し、
第４熱処理により前記第１ＨＺＯ層及び前記第２ＨＺＯ層を結晶化し、
前記開口部の前記第１ＨＺＯ層及び前記第２ＨＺＯ層の上に半導体層及びコア部を順次形成し、
前記積層体において、前記第２絶縁体層をエッチングより選択的に除去し、
前記第２絶縁体層を除去後に露出する前記第１絶縁体層の間に電極層を形成する、不揮発性半導体メモリの製造方法。
【請求項15】
結晶化された前記第１ＨＺＯ層及び前記第２ＨＺＯ層の上に絶縁層を形成し、
前記半導体層及びコア部は、前記絶縁層の上に順次形成し、
前記第１絶縁体層の間に金属層を形成し、
前記電極層は、前記金属層の上に形成する、請求項１４に記載の不揮発性半導体メモリの製造方法。
前記半導体層及びコア部は、前記絶縁層の上に順次形成し、
前記第１絶縁体層の間に金属層を形成し、
前記電極層は、前記金属層の上に形成する、請求項１４に記載の不揮発性半導体メモリの製造方法。
【請求項16】
前記半導体層及び前記コア部を形成した後、第５熱処理を実施する、請求項１５に記載の不揮発性半導体メモリの製造方法。
【請求項17】
前記第１ＨＺＯ層は、前記第２ＨＺＯ層よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、請求項１１又は１４に記載の不揮発性半導体メモリの製造方法。
【請求項18】
前記第１熱処理によって、前記第１ＨＺＯ層には正方晶を主成分の一つとする反強誘電体が形成され、前記第２熱処理によって、前記第２ＨＺＯ層には直方晶を主成分の一つとする強誘電体が形成される、請求項１１に記載の不揮発性半導体メモリの製造方法。
【請求項19】
前記第２ＨＺＯ層に電圧を印加して、ウェークアップを実施する、請求項１１又は１４に記載の不揮発性半導体メモリの製造方法。
【請求項20】
前記第２ＨＺＯ層に対する分極反転のサイクル回数を増大させて、ウェークアップを実施する、請求項１１又は１４に記載の不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施の形態は、不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【0002】
強誘電体メモリが不揮発性メモリとして注目されている。強誘電体メモリには、例えば、メモリセルトランジスタのゲート絶縁層を強誘電体層とする３端子型のメモリや、２つの電極間に強誘電体層を設ける２端子型のメモリがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－１６９５７３号公報
【特許文献2】米国特許第１０４６８４９５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
実施の形態が解決しようとする課題は、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0005】
実施の形態に係る不揮発性半導体メモリは、半導体基板に直交する第１方向に延伸するコア部と、第１方向に延伸し、コア部に接する半導体層と、第１方向に延伸し、半導体層に接する絶縁層と、第１方向に延伸し、絶縁層に接する強誘電体層と、第１方向に直交する第２方向に延伸し、強誘電体層に接する第１電位印加電極と、第１電位印加電極と第１方向に隣接し、第２方向に延伸し、強誘電体層に接する第２電位印加電極と、第１方向に積層され、第１電位印加電極と第２電位印加電極との間に配置される絶縁体層と、第１電位印加電極と前記第２電位印加電極との間に配置され、絶縁体層と強誘電体層に接する反強誘電体層とを備えるメモリセルを備える。
【図面の簡単な説明】
【0006】
【図1】強誘電体の電流電圧特性と分極特性。
【図2】反強誘電体の電流電圧特性と分極特性。
【図3A】強誘電体及び反強誘電体において、サイクル数＝１回とサイクル数＝１０Ｍ回の場合の分極特性例。
【図3B】強誘電体と反強誘電体のウェークアップ特性の効果の説明図。
【図4】反強誘電体の電流電圧特性例（実験結果）（破線：サイクル数＝１回の例、実線：サイクル数＝１０Ｍ回の例）。
【図5】強誘電体と強誘電体の混在状態のサイクル特性例（実験結果）（ＷＡ：サイクル数＝１回近傍の場合、ＷＰ：サイクル数＝１００Ｋ回近傍の場合のウェークアップ）。
【図6】第１の実施形態に係る不揮発性半導体メモリのブロック図。
【図7】第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイの等価回路図。
【図8】第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイの一部の模式図。
【図11】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図12】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図13】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図14】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図15】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図16】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図17】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図18】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図19】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図20】第１の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図21】第２の実施形態に係る不揮発性半導体メモリのメモリセルアレイの一部の模式図。
【図23】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図24】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図25】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図26】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図27】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図28】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【図29】第２の実施形態に係る不揮発性半導体メモリの製造方法の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【0008】
以下の説明においては、ＸＹ平面に広がる半導体基板に垂直な方向をＺ方向、Ｚ方向に直交し、ワード線ＷＬの延伸する方向をＸ方向、Ｚ方向及びＸ方向に垂直なビット線ＢＬの延伸する方向をＹ方向とする。
【0009】
本明細書中の不揮発性半導体メモリを構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ ＥＤＸ）により行うことが可能である。また、不揮発性半導体メモリを構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、不揮発性半導体メモリを構成する部材の結晶系の同定、結晶系の存在割合の大小比較には、例えば、電子線回折(Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ)を用いることが可能である。
【0010】
本明細書中「反強誘電体」とは、電場がなくても正負イオンの変位は起こっているが全体としての電気双極子モーメントが打ち消されている物質を意味する。「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。
【0011】
（強誘電体と反強誘電体の特性例）
強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。
強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。
【0012】
例えば、以下に示す３端子型の強誘電体メモリ（第１～第２の実施の形態に係る不揮発性半導体メモリ）では、メモリセルトランジスタのゲート絶縁層の分極反転状態を、ゲート電極と半導体層の間に印加する電圧によって制御する。ゲート絶縁層の分極反転状態により、メモリセルトランジスタの閾値電圧が変化する。
【0013】
メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタのドレイン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
【0014】
３端子型の強誘電体メモリでは、オン電流が低い状態である書き込み後の閾値電圧とオン電流が高い状態である読み出し時の閾値電圧との差、いわゆるメモリウィンドウ（ＭＷ）を大きくすることが望まれる。
【0015】
図１Ａは、強誘電体の電流電圧特性と分極特性である。電流電圧特性は破線で示され、分極特性は実線で示される。分極特性は分極電荷量ΔＱと電圧（Ｖ）の関係を示し、電流電圧特性の積分値として表される。強誘電体の電流電圧特性では、正電圧側と負電圧側でそれぞれ１つの電流ピークが表れ、この特性を反映して、図１Ａに示される分極特性が得られる。図１Ａにおいて、Ｐ１、Ｐ０は、電圧０Ｖでの分極電荷量ΔＱを表している。－Ｖｃ、＋Ｖｃは、電流Ｉがゼロとなる負の電圧値、正の電圧値をそれぞれ表している。
【0016】
図１Ｂは、反強誘電体の電流電圧特性と分極特性である。電流電圧特性は破線で示され、分極特性は実線で示される。反強誘電体の電流電圧特性では、正の電圧側と負の電圧側でそれぞれ２つの電流ピークが表れ、この特性を反映して、図１Ｂに示される分極特性が得られる。図１Ｂにおいて、電圧０Ｖでの分極電荷量ΔＱは、略ゼロを表している。
【0017】
強誘電体の場合は、電界を強めるとともに分極が大きくなり、電界をゼロにしても、最大値に近い分極が残る。この残留分極が、強誘電体の大きな特徴であり、不揮発性メモリの原理でもある。これに対して反強誘電体の場合は、電界を強めるとともに分極が大きくなるものの、電界をゼロにすると分極はほぼゼロになる。残留分極は持たない。ただし、電界を強めるときには分極がなかなか大きくならず、電界を最大にしてから弱めていくときには分極がなかなか小さくならない。ヒステリシス（履歴）効果がある。このため電圧と分極電荷量ΔＱが作る曲線は、２つのひし形をつなげたような形状（「バタフライ曲線」とも呼ばれる）になる。
【0018】
（強誘電体のサイクル特性）
ＨＺＯを主成分とする強誘電体の分極反転の電荷量ΔＱとサイクル数との関係を表すサイクル特性の実験結果では、分極反転電荷量はサイクル数の増加に伴い減少しており、１００Ｋ回程度で１０％程度の分極反転の電荷量が減少した。電気的なストレスで分極反転しなくなるドメイン（分極疲労したドメイン）は高い電圧を印加しても反転しない。このため、サイクル増加と共に分極反転するドメイン比率が減少した。
ＨＺＯを主成分とする強誘電体の分極反転の電荷量ΔＱとサイクル数との関係を表すサイクル特性の実験結果では、分極反転電荷量はサイクル数の増加に伴い減少しており、１００Ｋ回程度で１０％程度の分極反転の電荷量が減少した。電気的なストレスで分極反転しなくなるドメイン（分極疲労したドメイン）は高い電圧を印加しても反転しない。このため、サイクル増加と共に分極反転するドメイン比率が減少した。
【0019】
反転しなくなるドメイン比率の増加を改善する方法として、本発明者は、強誘電体膜中に反強誘電体のドメインを混在させた状態を形成することでサイクル耐性が向上することを確認した。
【0020】
強誘電体メモリにおいて、強誘電体膜の劣化により、メモリウィンドウ（ＭＷ）が消失するが、強誘電体膜中に強誘電体と反強誘電体のドメインを混在させることでサイクル耐性が向上すると共に、メモリウィンドウを大きくすることができる。メモリウィンドウを大きくすることで、例えば、強誘電体メモリの動作が安定化する。
【0021】
（サイクル耐性を改善する方法）
（強誘電体と強誘電体の混在状態のサイクル特性）
図３Ａは、強誘電体及び反強誘電体において、サイクル数＝１回とサイクル数＝１０Ｍ回の場合の分極特性例である。破線は、サイクル数＝１回の場合の反強誘電体の分極特性である。実線は、サイクル数＝１０Ｍ回の場合の強誘電体及び反強誘電体の分極特性である。尚、サイクル数＝１回の場合の強誘電体の分極特性は、図示を省略している。サイクル数＝１０Ｍ回の場合の強誘電体及び反強誘電体の分極特性は、ウェークアップ後の特性に対応している。
（強誘電体と強誘電体の混在状態のサイクル特性）
図３Ａは、強誘電体及び反強誘電体において、サイクル数＝１回とサイクル数＝１０Ｍ回の場合の分極特性例である。破線は、サイクル数＝１回の場合の反強誘電体の分極特性である。実線は、サイクル数＝１０Ｍ回の場合の強誘電体及び反強誘電体の分極特性である。尚、サイクル数＝１回の場合の強誘電体の分極特性は、図示を省略している。サイクル数＝１０Ｍ回の場合の強誘電体及び反強誘電体の分極特性は、ウェークアップ後の特性に対応している。
【0022】
印加電圧０Ｖにおいて、ＰＡＦ０とＰＡＦ１は、サイクル数＝１回の場合の強誘電体と反強誘電体が混在した状態の残留分極に対応している。ＰＦＥ０とＰＦＥ１は、サイクル数＝１０Ｍ回の場合の強誘電体と反強誘電体が混在した状態の残留分極に対応している。
【0023】
印加電圧０Ｖにおいて、ＰＦＥ０とＰＦＥ１の差ΔＦＥは、サイクル数＝１０Ｍ回の場合の強誘電体の分極電荷量の増大分も表している。図３Ａに示すように、サイクル数の増加と共にΔＦＥは増加している。
【0024】
印加電圧Ｖ１において、ＰＡＦ２とＰＡＦ３の差ΔＡＦ１は、サイクル数＝１回の場合の反強誘電体の分極電荷量の増大分を表している。印加電圧Ｖ１において、ＰＡＦ４とＰＡＦ５の差ΔＡＦ２は、サイクル数＝１０Ｍ回の場合の反強誘電体の分極電荷量の増大分を表している。図３Ａに示すように、ΔＡＦ２＜ΔＡＦ１であることから、サイクル数の増加と共に反強誘電体の分極電荷量の増大分は、減少している。このように、印加電圧及び／又はサイクル数を増大することによって、今まで残留分極がなかった、分極反転しなかったドメインを分極反転して、反強誘電体の分極電荷量を減少させ、強誘電体の分極電荷量を増大することがウェークアップ（ＷＡＫＥＵＰ）と呼ばれる。
【0025】
図３Ｂは、強誘電体と反強誘電体のウェークアップ特性の効果の説明図である。ＰとＱは、ウェークアップ前後におけるドメインの状態を模式的に示している。ＦＥは強誘電体のドメイン領域、ＡＦは反強誘電体のドメイン領域を表す。ＦＥ＋ＡＦは、強誘電体と反強誘電体の混在状態のドメイン領域を表す。強誘電体及び反強誘電体の混在状態において、ウェークアップによりサイクル数を増大することで、強誘電体及び反強誘電体の混在状態ＦＥ＋ＡＦは減少し、強誘電体のドメイン領域ＦＥが増加し、反強誘電体のドメイン領域ＡＦは減少している。ここで、ドメインとは強誘電体のドメイン領域ＦＥ、反強誘電体のドメイン領域ＡＦであり、いずれも多結晶の結晶粒であり、サイズは例えば約３０ｎｍ～４０ｎｍ程度である。強誘電体のドメイン領域ＦＥ、反強誘電体のドメイン領域ＡＦとは、この分極反転する結晶粒になる。強誘電体膜中に反強誘電体のドメインを隣接設置するとは、異なる結晶粒を隣接配置することになる。
【0026】
（反強誘電体の電流電圧特性）
図４は、反強誘電体の電流電圧特性例（実験結果）である。破線は、サイクル数＝１回の例、実線は、サイクル数＝１０Ｍ回の例である。
図４は、反強誘電体の電流電圧特性例（実験結果）である。破線は、サイクル数＝１回の例、実線は、サイクル数＝１０Ｍ回の例である。
【0027】
ＨＺＯ膜において、サイクル数をパラメータとして電流電圧特性を測定したところ、１０Ｍ回のサイクル数で絶縁破壊を確認した。一方、ＨＺＯ膜にＳｉを１％以上６％以下の範囲で添加した結果、図４に示すように、典型的な反強誘電体の電流電圧特性が得られた。しかも、サイクル数をパラメータとして電流電圧特性を測定したところ、図４に示すように、１０Ｍ回のサイクル数でも絶縁破壊には至らず、良好な反強誘電体の電流電圧特性が得られた。また、ＨＺＯ膜にＳｉを過剰に添加すると、反強誘電体特性が消失しすることも確認されている。
【0028】
本発明者の実験結果では、ＨＺＯ膜にＳｉを１％以上６％以下の範囲で添加することで反強誘電体の結晶を安定的に形成することができることが確認された。また、Ｓｉを添加したＨＺＯは、反強誘電性を示し、かつＳｉを添加していないＨＺＯと比較して耐圧も向上することが確認された。
【0029】
（反強誘電体層を作る方法）
強誘電体であるＨＺＯ膜に１％以上６％以下の範囲でＳｉ又はＡｌを添加することで反強誘電体の結晶を安定して形成することができる。反強誘電体の結晶状態は良好であり、リーク特性が向上し、耐圧特性も向上している。Ｓｉ又はＡｌは、ＨＺＯの形成時に原子層堆積法（ＡＬＤ：Atomic Layer Deposition）で層状に形成することができる。また、後述する第２の実施の形態の例では、ＳｉＯ又はＳｉＮを含む絶縁層１４からのＳｉの熱拡散により、ＨＺＯにＳｉを添加することもできる。
強誘電体であるＨＺＯ膜に１％以上６％以下の範囲でＳｉ又はＡｌを添加することで反強誘電体の結晶を安定して形成することができる。反強誘電体の結晶状態は良好であり、リーク特性が向上し、耐圧特性も向上している。Ｓｉ又はＡｌは、ＨＺＯの形成時に原子層堆積法（ＡＬＤ：Atomic Layer Deposition）で層状に形成することができる。また、後述する第２の実施の形態の例では、ＳｉＯ又はＳｉＮを含む絶縁層１４からのＳｉの熱拡散により、ＨＺＯにＳｉを添加することもできる。
【0030】
様々な実験結果により、本発明者は、実施の形態に係る不揮発性半導体メモリでは、強誘電体と強誘電体を隣接して作り分ける構造において、強誘電体膜はＨｆとＺｒを主成分とする酸化物で、かつ、反強誘電体膜はＨｆとＺｒを主成分とする酸化物で強誘電体膜よりも反強誘電体膜の方がＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い、ことが望ましいことを見出した。
【0031】
図５は、強誘電体と強誘電体の混在状態のサイクル特性例である。印加電圧は３Ｖ一定において、ＷＡは、サイクル数＝１回近傍の場合、ＷＰは、サイクル数＝１００Ｋ回近傍の場合のウェークアップ状態に対応する。ＷＡからＷＰまでサイクル数の増大と共に分極電荷量ΔＱが徐々に増大している。サイクル数の増大と共に反強誘電体のドメイン領域ＡＦは減少し、強誘電体のドメイン領域ＦＥが増加する傾向に対応している。図５に示す結果より、サイクル数＝１００Ｋ回以降は電圧３Ｖに保持した状態で分極電荷量ΔＱを略一定に保持していることから、高サイクル耐性が得られていることがわかる。図５に示すように強誘電体と反強誘電体の混在状態を形成することでサイクル数＝１Ｇ回で、ΔＱ３（ａ.ｕ.）を達成可能であることが確認された。また、ウェークアップで強誘電体化したドメイン領域は２週間後も保持されており、サイクル数＝１Ｇ回後も安定して反転することが確認されている。尚、サイクル数＝１００Ｋ回近傍の場合のウェークアップ状態ＷＰを加速するために、更に印加電圧を所定値以上に増加させても良い。ウェークアップは電圧で加速するため、分極反転電荷量を安定化させる初期化動作を高い電圧で行い、メモリ動作は低い電圧で行ってもよい。これによりウェークアップ（初期化動作）のサイクル回数を低減できる。
【0032】
強誘電体と強誘電体の混在状態を形成するために、強誘電体と強誘電体を隣接して作り分ける構造を用いることにより、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリを提供することができる。
【0033】
強誘電体と強誘電体の混在状態を形成するためには、例えばＨＺＯ層に局所的にＳｉを１％以上６％以下の範囲で添加した領域と局所的にＳｉを無添加の領域とを混在させるようにしても良い。また、後述するように、Ｓｉを層状に形成しても良い。
【0034】
（第１の実施形態）
図６は、第１の実施形態に係る不揮発性半導体メモリ１の構成例を説明するためのブロック図である。図６に示されるように、第１の実施形態に係る不揮発性半導体メモリ１は、メモリコントローラ２に電気的に結合される。
図６は、第１の実施形態に係る不揮発性半導体メモリ１の構成例を説明するためのブロック図である。図６に示されるように、第１の実施形態に係る不揮発性半導体メモリ１は、メモリコントローラ２に電気的に結合される。
【0035】
メモリコントローラ２は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを第１の実施形態に係る不揮発性半導体メモリ１に送る。
【0036】
不揮発性半導体メモリ１は、コマンドＣＭＤ、アドレス情報ＡＤＤ及び各種の制御信号ＣＮＴを受ける。データＤＡＴは、不揮発性半導体メモリ１とメモリコントローラ２との間で、転送される。以下において、書き込み動作時に、メモリコントローラ２から不揮発性半導体メモリ１に転送されるデータＤＡＴは、書き込みデータとよばれる。書き込みデータＤＡＴは、不揮発性半導体メモリ１内に書き込まれる。読み出し動作時に、不揮発性半導体メモリ１からメモリコントローラ２に転送されるデータＤＡＴは、読み出しデータとよばれる。読み出しデータＤＡＴは不揮発性半導体メモリ１から読み出される。
【0037】
第１の実施形態に係る不揮発性半導体メモリ１は、例えば、メモリセルアレイ１００、コマンドレジスタ１１０、アドレスレジスタ１２０、ロウ制御回路１４０、センスアンプ回路１５０、ドライバ回路１６０、及びシーケンサ１９０を含む。
【0038】
メモリセルアレイ１００は、データを記憶する。メモリセルアレイ１００内に、複数のビット線及び複数のワード線が設けられる。メモリセルアレイ１００は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、複数のメモリセルの集合である。各メモリセルは、１つのビット線と１つのワード線とに関連付けられている。メモリセルアレイ１００の構成は後述される。
【0039】
コマンドレジスタ１１０は、メモリコントローラ２からのコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１９０に読み出し動作、書き込み動作、及び消去動作等を実行させる命令を含んでいる。
【0040】
アドレスレジスタ１２０は、メモリコントローラ２からのアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレス、ページアドレス、及びカラムアドレスを含んでいる。例えば、ブロックアドレス、ページアドレス、及びカラムアドレスは、ブロックＢＬＫ、ワード線、及びビット線の選択にそれぞれ使用される。以下において、ブロックアドレスに基づいて選択されたブロックは、選択ブロックとよばれる。ページアドレスに基づいて選択されたワード線は、選択ワード線とよばれる。
【0041】
ロウ制御回路１４０は、メモリセルアレイ１００のロウに関する動作を制御する。ロウ制御回路１４０は、アドレスレジスタ１２０内のブロックアドレスに基づいて、メモリセルアレイ１００内の１つのブロックＢＬＫを選択する。ロウ制御回路１４０は、例えば選択ワード線に対応する配線に印加された電圧を、選択ブロックＢＬＫ内の選択ワード線に転送する。
【0042】
センスアンプ回路１５０は、メモリセルアレイ１００のカラムに関する動作を制御する。センスアンプ回路１５０は、書き込み動作において、メモリコントローラ２からの書き込みデータＤＡＴに応じて、メモリセルアレイ１００内に設けられたビット線ＢＬのそれぞれに電圧を印加する。センスアンプ回路１５０は、読み出し動作において、ビット線ＢＬの電位（又は、電流の発生の有無）に基づいてメモリセルＭＣに記憶されたデータを判定する。センスアンプ回路１５０は、この判定結果に基づいたデータを、読み出しデータとしてメモリコントローラ２に転送する。
【0043】
ドライバ回路１６０は、読み出し動作、書き込み動作、消去動作等で使用される電圧を、メモリセルアレイ１００に出力する。ドライバ回路１６０は、アドレスレジスタ１２０内のアドレスに基づいて、例えば、ワード線及びビット線などに対応する配線に所定の電圧を、印加する。
【0044】
シーケンサ１９０は、不揮発性半導体メモリ１全体の動作を制御する。例えば、シーケンサ１９０は、コマンドレジスタ１１０内のコマンドＣＭＤに基づいて各回路を制御する。
【0045】
例えば、不揮発性半導体メモリ１とメモリコントローラ２との間の通信は、ＮＡＮＤインターフェイス規格によってサポートされている。この場合において、不揮発性半導体メモリ１とメモリコントローラ２との間の通信において、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号ＩＯが使用される。
【0046】
コマンドラッチイネーブル信号ＣＬＥは、不揮発性半導体メモリ１が受けた入出力信号ＩＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、不揮発性半導体メモリ１が受けた信号ＩＯがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号ＩＯの入力を不揮発性半導体メモリ１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を不揮発性半導体メモリ１に命令する信号である。
【0047】
レディビジー信号ＲＢｎは、不揮発性半導体メモリ１がメモリコントローラ２からの命令を受け付けるレディ状態であるか、命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号ＩＯは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
【0048】
尚、不揮発性半導体メモリ１は、入出力回路（図示せず）及び電圧生成回路（図示せず）などをさらに含んでいてもよい。入出力回路は、不揮発性半導体メモリ１とメモリコントローラとの間における、不揮発性半導体メモリ１側のインターフェイス回路として機能する。電圧生成回路は、不揮発性半導体メモリ１の各種の動作のための複数の電圧を、生成する。
【0049】
（等価回路）
図７は、第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイ１００の等価回路図である。メモリセルアレイ１００は、メモリセルトランジスタＭＴが立体的に配置された三次元構造を備える。メモリセルアレイ１００は、図７に示すようにワード線ＷＬ１、ワード線ＷＬ２を含む複数のワード線ＷＬと、半導体ピラーＳＰ１、半導体ピラーＳＰ２を含む複数の半導体ピラーＳＰと、共通ソース線ＣＳＬと、ソース選択ゲート線ＳＧＳと、複数のドレイン選択ゲート線ＳＧＤと、複数のビット線ＢＬと、複数のメモリストリングＭＳとを備える。図７に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴと、複数のメモリセルトランジスタＭＴと、及びドレイン選択トランジスタＳＤＴとを備える。
図７は、第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイ１００の等価回路図である。メモリセルアレイ１００は、メモリセルトランジスタＭＴが立体的に配置された三次元構造を備える。メモリセルアレイ１００は、図７に示すようにワード線ＷＬ１、ワード線ＷＬ２を含む複数のワード線ＷＬと、半導体ピラーＳＰ１、半導体ピラーＳＰ２を含む複数の半導体ピラーＳＰと、共通ソース線ＣＳＬと、ソース選択ゲート線ＳＧＳと、複数のドレイン選択ゲート線ＳＧＤと、複数のビット線ＢＬと、複数のメモリストリングＭＳとを備える。図７に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴと、複数のメモリセルトランジスタＭＴと、及びドレイン選択トランジスタＳＤＴとを備える。
【0050】
【0051】
第１の実施形態に係る不揮発性半導体メモリ１は、図８～図１０に示すように、コア部１０と、半導体層１６と、絶縁層１４と、強誘電体層１３と、第１電位印加電極１２ＷＬ１と、第２電位印加電極１２ＷＬ２と、絶縁体層１８と、反強誘電体層１５とを備えるメモリセルＭＣを備える。コア部１０は、半導体基板（図示省略）に直交するＺ方向に延伸する。半導体層１６は、Ｚ方向に延伸し、コア部１０に接する。絶縁層１４は、Ｚ方向に延伸し、半導体層１６に接する。強誘電体層１３は、Ｚ方向に延伸し、絶縁層１４に接する。第１電位印加電極１２ＷＬ１は、Ｚ方向に直交するＸ方向に延伸し、強誘電体層１３に接する。第２電位印加電極１２ＷＬ２は、第１電位印加電極１２ＷＬ１とＺ方向に隣接し、Ｘ方向に延伸し、強誘電体層１３に接する。絶縁体層１８は、Ｚ方向に積層され、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置される。反強誘電体層１５は、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置され、絶縁体層１８と強誘電体層１３に接する。尚、反強誘電体層１５と接触した強誘電体層１３の領域は結晶化過程で反強誘電体層１５の結晶構造の影響を受け反強誘電体になってもよい。また、第１電位印加電極１２ＷＬ１若しくは第２電位印加電極１２ＷＬ２と、チャネル(半導体層１６)間の強誘電体層１３は強誘電体であり、反強誘電体層１５とチャネル間の強誘電体層１３は強誘電体であってもよいし、反強誘電体であってもよい。
【0052】
第１電位印加電極１２ＷＬ１は、強誘電体層１３にバリアメタル層１１を介して接していても良い。第２電位印加電極１２ＷＬ２は、強誘電体層１３にバリアメタル層１１を介して接していても良い。反強誘電体層１５は、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間にバリアメタル層１１を介して配置されていても良い。
【0053】
第１の実施形態に係る不揮発性半導体メモリにおいて、強誘電体層１３及び反強誘電体層１５は、共にＨｆとＺｒを主成分とする酸化物である。また、反強誘電体層１５は、強誘電体層１３よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い。
【0054】
第１の実施形態に係る不揮発性半導体メモリにおいて、強誘電体層１３の結晶構造は直方晶を主成分の一つであり、反強誘電体層１５の結晶構造は正方晶を主成分の一つである。
【0055】
また、第１の実施形態に係る不揮発性半導体メモリ１は、図８～図１０に示すように、Ｚ方向に延伸するコア部１０と、Ｚ方向に延伸し、コア部１０の外周を覆う円筒形状の半導体層１６と、Ｚ方向に延伸し、半導体層１６の外周を覆う絶縁層１４と、Ｚ方向に延伸し、絶縁層１４の外周を覆う強誘電体層１３と、Ｚ方向に直交するＸ方向に延伸し、強誘電体層１３に接する第１電位印加電極１２ＷＬ１と、第１電位印加電極１２ＷＬ１とＺ方向に隣接し、Ｘ方向に延伸し、強誘電体層１３に接する第２電位印加電極１２ＷＬ２と、Ｚ方向に積層され、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置される絶縁体層１８と、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置され、絶縁体層１８と強誘電体層１３に接する反強誘電体層１５とを備えるメモリセルＭＣを備えていても良い。
【0056】
また、第１の実施形態に係る不揮発性半導体メモリ１は、図７に示すように、Ｚ方向に延伸する半導体層１６と、Ｚ方向に延伸し、半導体層１６に接する絶縁層１４と、Ｘ方向に延伸し、絶縁層１４に接する第３電位印加電極ＳＧＤとを備える第１選択トランジスタＳＤＴと、第１選択トランジスタＳＤＴ、及び複数のメモリセルＭＣを備え、複数のメモリセルＭＣは、Ｚ方向に直列に接続され、第１端部に設けられるメモリセルＭＣの一端に第１選択トランジスタＳＤＴが接続され、第２端部に設けられるメモリセルＭＣの一端に第４電位印加電極ＣＳＬが接続されるメモリセルストリングＭＳとを更に備える。
【0057】
また、第１の実施形態に係る不揮発性半導体メモリ１は、図６及び図７に示すように、第１選択トランジスタＳＤＴの他端に接続され、Ｚ方向と、Ｚ方向に直交するＸ方向と、に直交するＹ方向に延伸する第５電位印加電極ＢＬと、複数の第５電位印加電極ＢＬのうち、一部の第５電位印加電極ＢＬに対して、第５電位印加電極ＢＬと第４電位印加電極ＣＳＬの間に電圧を印可して選択的に読み出し動作、または書き込み動作を行うシーケンサ１９０と、を更に備える。
【0058】
ワード線ＷＬは、金属窒化物であることが好ましい。例えば、ワード線ＷＬは、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、又は、窒化タンタル（ＴａＮ）であることが好ましい。ワード線ＷＬは、特に、窒化チタン（ＴｉＮ）であることが好ましい。ワード線ＷＬは、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒ ｕ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、又は、白金（Ｐｔ）であっても良い。
【0059】
ビット線ＢＬは低抵抗化の観点から金属であることが好ましい。低抵抗で、かつ、既存の半導体装置の製造プロセスとの整合性が良いことから、ビット線ＢＬは、タングステン（Ｗ）又は窒化チタン（ＴｉＮ）を含むことが好ましい。ビット線ＢＬは、例えば、窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、鉄（Ｆｅ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）、又は、白金（Ｐｔ）であっても良い。
【0060】
（製造方法）
第１の実施形態に係る不揮発性半導体メモリ１の製造方法は、絶縁体層１８と絶縁体層２０の積層体に開口部５４を形成し、開口部５４の絶縁体層１８をエッチングにより後退させ、開口部５４の内面にアモルファスの第１ＨＺＯ層１５を形成し、開口部５４の第１ＨＺＯ層１５を平坦化し、第１熱処理により第１ＨＺＯ層１５を結晶化し、開口部５４の第１ＨＺＯ層１５の上にアモルファスの第２ＨＺＯ層１３を形成し、第２熱処理により、第２ＨＺＯ層１３を結晶化し、開口部５４の第２ＨＺＯ層１３の上に半導体層１６及びコア部１０を順次形成する。更に、積層体５０において、絶縁体層２０をエッチングより選択的に除去し、絶縁体層２０を除去後に露出する絶縁体層１８の間に電極層１２を形成する。
第１の実施形態に係る不揮発性半導体メモリ１の製造方法は、絶縁体層１８と絶縁体層２０の積層体に開口部５４を形成し、開口部５４の絶縁体層１８をエッチングにより後退させ、開口部５４の内面にアモルファスの第１ＨＺＯ層１５を形成し、開口部５４の第１ＨＺＯ層１５を平坦化し、第１熱処理により第１ＨＺＯ層１５を結晶化し、開口部５４の第１ＨＺＯ層１５の上にアモルファスの第２ＨＺＯ層１３を形成し、第２熱処理により、第２ＨＺＯ層１３を結晶化し、開口部５４の第２ＨＺＯ層１３の上に半導体層１６及びコア部１０を順次形成する。更に、積層体５０において、絶縁体層２０をエッチングより選択的に除去し、絶縁体層２０を除去後に露出する絶縁体層１８の間に電極層１２を形成する。
【0061】
また、結晶化された第２ＨＺＯ層１３の上に絶縁層１４を形成し、半導体層１６及びコア部１０は、絶縁層１４の上に順次形成し、絶縁体層１８の間に金属層１１を形成し、電極層１２は、金属層１１の上に形成しても良い。また、半導体層１６及びコア部１０を形成した後、第３熱処理を実施しても良い。
【0062】
熱処理によって、第１ＨＺＯ層１５には正方晶を主成分の一つとする反強誘電体が形成され、第２ＨＺＯ層１３には直方晶を主成分の一つとする強誘電体が形成される。
【0063】
また、第２ＨＺＯ層１３に電圧を印加して、ウェークアップを実施することができる。また、第２ＨＺＯ層１３に対する分極反転のサイクル回数を増大させて、ウェークアップを実施しても良い。
【0064】
次に、第１の実施形態に係る不揮発性半導体メモリ１の製造方法を詳細に説明する。図１１～図２０は、第１の実施形態に係る不揮発性半導体メモリの製造方法を示す模式断面図である。図１１～図２０は、それぞれ、図８に対応する断面を示す。
【0065】
最初に、図示しない半導体基板の上に、酸化シリコン層１８と窒化シリコン層２０と交互に積層する（図１１）。酸化シリコン層１８と窒化シリコン層２０により積層体５０が形成される。酸化シリコン層１８と窒化シリコン層２０は、例えば、化学的気相堆積法（ＣＶＤ：Chemical Vapor Deposition）により形成する。酸化シリコン層１８は、最終的に層間絶縁層となる。尚、後述するように、Ｗをリプレイス形成する場合は、酸化シリコン層１８と窒化シリコン層２０を積層化する。Ｗをリプレイス形成しない場合は、酸化シリコン層１８とポリシリコン層０を積層化する。以下、Ｗをリプレイス形成する場合について製造工程を説明する。
【0066】
次に、酸化シリコン層１８と窒化シリコン層２０に開口部５４を形成する（図１２）。開口部５４は、例えば、リソグラフィ法と反応性イオンエッチング法（ＲＩＥ：Reactive Ion Etching）により形成する。
【0067】
次に、エッチングにより、酸化シリコン層１８の厚さを後退させる（図１３）。酸化シリコン層１８を後退させた部分の厚さは、ΔＥで示されている。
【0068】
次に、開口部５４の内面に、反強誘電体層１５を形成する（図１４）。反強誘電体層１５は、例えば、Ｓｉ添加のＨｆＺｒＯで形成する。具体的には、反強誘電体層１５は、例えば、Ｓｉ、Ａｌ、Ｇｅ、若しくはＧａの濃度が１％以上６％以下の範囲で添加されたＨｆＺｒＯにより形成する。反強誘電体層１５は、例えば、ＡＬＤにより形成する。例えば、Ｓｉの添加方法としては、ＨｆをＡＬＤで形成して酸化し、ＺｒをＡＬＤで形成して酸化し、これらを繰り返して積層化し、その中にＳｉをＡＬＤで形成した層を形成した後、熱処理する。この結果、ＨｆＺｒＯにＳｉを１％以上６％以下の範囲で添加した反強誘電体層１５を形成することができる。この場合、Ｓｉは層状に形成される。Ａｌ、Ｇｅ、若しくはＧａの添加方法も同様である。
【0069】
次に、摺り切り加工によって、開口部５４の内面の反強誘電体層１５を平坦化する（図１５）。結果として、図１５に示すように、開口部５４の内面において、反強誘電体層１５と窒化シリコン層２０は面一となり、開口部５４の内面に窒化シリコン層２０が露出する。また、開口部の内面に反強誘電体層１５を形成し、開口部の反強誘電体層１５を平坦化し、熱処理により反強誘電体層１５を結晶化しても良い。熱処理の温度は、例えば、約６００℃～９００℃程度である。以上の工程において、熱処理により反強誘電体層１５を結晶化した後に強誘電体層１３を形成する場合、その後の熱処理によって、強誘電体層１３は、反強誘電体層１５の結晶性を保持して形成される。このため、反強誘電体層１５をテンプレートとして用いることができる。Ｓｉ又はＡｌドープの反強誘電体層１５をテンプレートにすることで、ワード線ＷＬとなる電極層１２／半導体層１６間のみ強誘電体層１３を形成することができる。Ｓｉ又はＡｌドープの第１ＨＺＯ層を先に結晶化し、反強誘電体層１５を形成する。その後にアモルファスの第２ＨＺＯ層を形成すると、その後の熱処理により、反強誘電体層１５の結晶性を保持する形でアモルファスの第２ＨＺＯ層が結晶化し、強誘電体層１３が形成される。
【0070】
次に、開口部５４の内面に、強誘電体層１３を形成する（図１６）。強誘電体層１３は、例えば、Ｓｉ、Ａｌ等の添加はされていないＨＺＯで形成する。Ｓｉ、Ａｌ等の添加はされていないＨＺＯは強誘電体として形成される。強誘電体層１３も、例えば、ＡＬＤにより形成する。強誘電体層１３は、アモルファスである。強誘電体層１３は、最終的にゲート絶縁層となる。強誘電体層１３の成膜温度は、例えば、１５０℃以上３５０℃以下である。熱処理により、アモルファスの強誘電体層１３を結晶化しても良い。熱処理の温度は、例えば、約６００℃～９００℃程度である。
【0071】
次に、開口部５４の内面に、絶縁層１４を形成する（図１７）。絶縁層１４はシリコン酸化膜ＳｉＯ又はシリコン窒化膜ＳｉＮにより形成する。絶縁層１４は、例えば、ＣＶＤ法により形成する。Ｓｉ、Ａｌ等の添加はされていないＨＺＯである強誘電体層１３と半導体層１６を直接接触すると、酸素はＳｉと反応するためＳｉＯが形成され易い。このため、ＨＺＯである強誘電体層１３とＳｉチャネルである半導体層１６との間に介在層として、絶縁層１４を形成すると良い。尚、絶縁層１４を形成する工程は省略しても良い。
【0072】
次に、開口部５４の内面に、半導体層１６をポリシリコンにより形成する（図１８）。半導体層１６は、例えば、ＣＶＤ法により形成する。
【0073】
次に、開口部５４内にアモルファスシリコン層を形成し、開口部５４を埋め込む（図１８）。尚、アモルファスシリコン層の代わりにシリコン酸化膜を形成しても良い。アモルファスシリコン層やシリコン酸化膜は、最終的にコア部１０となる。この状態で、場合によっては、熱処理により、強誘電体層１３及び反強誘電体層１５を結晶化しても良い。熱処理の温度は、例えば、約６００℃～９００℃程度である。
【0074】
次に、積層体５０に形成されたエッチング用の溝（図示省略）を用いて、窒化シリコン層２０をウェットエッチングより選択的に除去する（図１９）。ウェットエッチングには、例えば、リン酸溶液を用いる。窒化シリコン層２０を酸化シリコン層１８に対して選択的にエッチングする。
【0075】
次に、バリアメタル層１１を形成する（図２０）。バリアメタル層１１は、例えば、ＣＶＤ法により形成する。バリアメタル層１１の一例は、窒化チタン膜である。
【0076】
以上の工程において、アモルファスの強誘電体層１３を結晶化するアニールにより、アモルファスの強誘電体層１３が強誘電体となる。結晶化アニールより、ＨＺＯ中に直方晶のＨＺＯが形成される。結晶化アニールは、例えば、非酸化性雰囲気中で行われる。結晶化アニールによって、アモルファスシリコン層も結晶化して多結晶シリコン層となる。
また、結晶化アニールにより、アモルファスの反強誘電体層１５も結晶化する。結晶化アニールより、アモルファスの反強誘電体層１５が結晶化された反強誘電体となる。結晶化アニールより、反強誘電体層１５中に正方晶のＳｉ添加ＨＺＯが形成される。
また、結晶化アニールにより、アモルファスの反強誘電体層１５も結晶化する。結晶化アニールより、アモルファスの反強誘電体層１５が結晶化された反強誘電体となる。結晶化アニールより、反強誘電体層１５中に正方晶のＳｉ添加ＨＺＯが形成される。
【0077】
次に、Ｗリプレイス工程として、バリアメタル層１１の上にタングステン層１２を形成する（図８）。タングステン層１２は、例えば、ＣＶＤ法により形成する。タングステン層１２は、ワード線ＷＬとなる第１電位印加電極１２ＷＬ１、第２電位印加電極１２ＷＬ２の一例である。
【0078】
最後に、ゲート絶縁膜となる強誘電体層１３に電圧を印加して、ウェークアップを実施することができる。また、強誘電体層１３に対する分極反転のサイクル回数を増大させて、ウェークアップを実施しても良い。
【0079】
以上の製造方法により、第１の実施形態に係る不揮発性半導体メモリのメモリセルアレイ１００が製造される。
【0080】
（第１の実施の形態の効果）
第１の実施の形態によれば、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供することができる。
第１の実施の形態によれば、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供することができる。
【0081】
（第２の実施形態）
図２１は、第２の実施形態に係る不揮発性半導体メモリ１のメモリセルアレイの一部の模式図である。また、図２２は、図２１のＩＩＩ―ＩＩＩ線に沿う断面図である。以下、図２１～図２２に示すＺ方向を第１の方向、Ｘ方向を第２の方向、Ｙ方向を第３の方向と定義する。尚、第２の実施形態に係る不揮発性半導体メモリのブロック図は、図６と同様であり、第２の実施形態に係る不揮発性半導体メモリのメモリセルアレイの等価回路図は、図７と同様である。
図２１は、第２の実施形態に係る不揮発性半導体メモリ１のメモリセルアレイの一部の模式図である。また、図２２は、図２１のＩＩＩ―ＩＩＩ線に沿う断面図である。以下、図２１～図２２に示すＺ方向を第１の方向、Ｘ方向を第２の方向、Ｙ方向を第３の方向と定義する。尚、第２の実施形態に係る不揮発性半導体メモリのブロック図は、図６と同様であり、第２の実施形態に係る不揮発性半導体メモリのメモリセルアレイの等価回路図は、図７と同様である。
【0082】
第２の実施形態に係る不揮発性半導体メモリ１は、図２１及び図２２に示すように、コア部１０と、半導体層１６と、絶縁層１４と、強誘電体層１３と、第１電位印加電極ＷＬ１と、第２電位印加電極ＷＬ２と、絶縁体層１８と、反強誘電体層１５とを備えるメモリセルＭＣを備える。コア部１０は、半導体基板に直交するＺ方向に延伸する。半導体層１６は、Ｚ方向に延伸し、コア部１０に接する。絶縁層１４は、Ｚ方向に延伸し、半導体層１６に接する。強誘電体層１３は、Ｚ方向に延伸し、絶縁層１４に接する。第１電位印加電極ＷＬ１は、Ｚ方向に直交するＸ方向に延伸し、強誘電体層１３に接する。第２電位印加電極ＷＬ２は、第１電位印加電極ＷＬ１とＺ方向に隣接し、Ｘ方向に延伸し、強誘電体層１３に接する。絶縁体層１８は、Ｚ方向に積層され、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置され、かつ強誘電体層１３に接する。反強誘電体層１５は、第１電位印加電極ＷＬ１と第２電位印加電極ＷＬ２との間に強誘電体層１３に埋め込まれて配置され、かつ絶縁層１４に接する。
【0083】
第１電位印加電極１２ＷＬ１は、強誘電体層１３にバリアメタル層１１を介して接していても良い。第２電位印加電極１２ＷＬ２は、強誘電体層１３にバリアメタル層１１を介して接していても良い。反強誘電体層１５は、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間にバリアメタル層１１を介して配置されていても良い。
【0084】
第２の実施形態に係る不揮発性半導体メモリにおいて、強誘電体層１３及び反強誘電体層１５は、共にＨｆとＺｒを主成分とする酸化物である。また、反強誘電体層１５は、強誘電体層１３よりもＳｉ、Ａｌ、Ｇｅ、Ｇａの濃度が１％以上６％以下の範囲で高い。
【0085】
第２の実施形態に係る不揮発性半導体メモリにおいて、強誘電体層１３の結晶構造は直方晶を主成分の一つであり、反強誘電体層１５の結晶構造は正方晶を主成分の一つである。
【0086】
また、第２の実施形態に係る不揮発性半導体メモリ１は、図２１及び図２２に示すように、Ｚ方向に延伸するコア部１０と、Ｚ方向に延伸し、コア部１０の外周を覆う円筒形状の半導体層１６と、Ｚ方向に延伸し、半導体層１６の外周を覆う絶縁層１４と、Ｚ方向に延伸し、絶縁層１４の外周を覆う強誘電体層１３と、Ｚ方向に直交するＸ方向に延伸し、強誘電体層１３に接する第１電位印加電極１２ＷＬ１と、第１電位印加電極１２ＷＬ１と第１方向Ｚに隣接し、Ｘ方向に延伸し、強誘電体層１３に接する第２電位印加電極１２ＷＬ２と、Ｚ方向に積層され、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に配置され、かつ強誘電体層１３に接する絶縁体層１８と、第１電位印加電極１２ＷＬ１と第２電位印加電極１２ＷＬ２との間に強誘電体層１３に埋め込まれて配置され、かつ絶縁層１４に接する反強誘電体層１５とを備えるメモリセルＭＣを備えていても良い。その他の構成は、第１の実施の形態と同様である。
【0087】
（製造方法）
第２の実施形態に係る不揮発性半導体メモリの製造方法は、第１絶縁体層１８と第２絶縁体層２０の積層体５０に開口部５４を形成し、開口部５４の第１絶縁体層１８をエッチングにより後退させ、開口部５４の内面にアモルファスの第２ＨＺＯ層１３を形成し、開口部の第２ＨＺＯ層１３の上に第１ＨＺＯ層１５を形成し、開口部５４の第１ＨＺＯ層１５及び第２ＨＺＯ層１３を平坦化し、第２ＨＺＯ層１３及び第１ＨＺＯ層１５を露出し、第４熱処理により第１ＨＺＯ層１５及び第２ＨＺＯ層１３を結晶化し、開口部５４の第１ＨＺＯ層１５及び第２ＨＺＯ層１３の上に半導体層１６及びコア部１０を順次形成する。更に、積層体５０において、第２絶縁体層２０をエッチングより選択的に除去し、第２絶縁体層２０を除去後に露出する第１絶縁体層１８の間に電極層１２を形成する。
第２の実施形態に係る不揮発性半導体メモリの製造方法は、第１絶縁体層１８と第２絶縁体層２０の積層体５０に開口部５４を形成し、開口部５４の第１絶縁体層１８をエッチングにより後退させ、開口部５４の内面にアモルファスの第２ＨＺＯ層１３を形成し、開口部の第２ＨＺＯ層１３の上に第１ＨＺＯ層１５を形成し、開口部５４の第１ＨＺＯ層１５及び第２ＨＺＯ層１３を平坦化し、第２ＨＺＯ層１３及び第１ＨＺＯ層１５を露出し、第４熱処理により第１ＨＺＯ層１５及び第２ＨＺＯ層１３を結晶化し、開口部５４の第１ＨＺＯ層１５及び第２ＨＺＯ層１３の上に半導体層１６及びコア部１０を順次形成する。更に、積層体５０において、第２絶縁体層２０をエッチングより選択的に除去し、第２絶縁体層２０を除去後に露出する第１絶縁体層１８の間に電極層１２を形成する。
【0088】
また、結晶化された前記第１ＨＺＯ層１５及び第２ＨＺＯ層１３の上に絶縁層１４を形成し、半導体層１６及びコア部１０は、絶縁層１４の上に順次形成し、絶縁体層１８の間に金属層１１を形成し、電極層１２は、金属層１１の上に形成しても良い。
【0089】
また、半導体層１６及びコア部１０を形成した後、第５熱処理を実施しても良い。
【0090】
熱処理によって、第１ＨＺＯ層１５には正方晶を主成分の一つとする反強誘電体が形成され、第２ＨＺＯ層１３には直方晶を主成分の一つとする強誘電体が形成される。
【0091】
また、第２ＨＺＯ層１３に電圧を印加して、ウェークアップを実施することができる。また、第２ＨＺＯ層１３に対する分極反転のサイクル回数を増大させて、ウェークアップを実施しても良い。
【0092】
次に、第２の実施形態に係る不揮発性半導体メモリの製造方法を詳細に説明する。図２３～図２９は、第２の実施形態に係る不揮発性半導体メモリの製造方法を示す模式断面図である。図２３～図２９は、それぞれ、図２１に対応する断面を示す。
【0093】
最初に、第１の実施形態に係る不揮発性半導体メモリの製造方法と同様に、図示しない半導体基板の上に、酸化シリコン層１８と窒化シリコン層２０と交互に積層する（図１１）。
【0094】
次に、酸化シリコン層１８と窒化シリコン層２０に開口部５４を形成する（図１２）。
【0095】
次に、エッチングにより、酸化シリコン層１８の厚さを後退させる（図１３）。
【0096】
次に、開口部５４の内面に、第２ＨＺＯ層１３を形成する（図２３）。第２ＨＺＯ層１３は、例えば、Ｓｉ、Ａｌ等の添加はされていないＨＺＯで形成する。Ｓｉ、Ａｌ等の添加はされていないＨＺＯは強誘電体として形成される。第２ＨＺＯ層１３は、例えば、ＡＬＤにより形成する。第２ＨＺＯ層１３は、アモルファスである。第２ＨＺＯ層１３は、最終的にゲート絶縁層となる。第２ＨＺＯ層１３の成膜温度は、例えば、１５０℃以上３５０℃以下である。
【0097】
次に、開口部５４の内面に、第１ＨＺＯ層１５を形成する（図２４）。具体的には、第１ＨＺＯ層１５は、例えば、Ｓｉ、Ａｌ、Ｇｅ、若しくはＧａの濃度が１％以上６％以下の範囲で添加されたＨＺＯにより形成する。第１ＨＺＯ層１５は、例えば、ＡＬＤにより形成する。
【0098】
次に、摺り切り加工によって、開口部５４の内面の第２ＨＺＯ層１３及び第１ＨＺＯ層１５を平坦化する（図２５）。結果として、図２５に示すように、開口部５４の内面において、第１ＨＺＯ層１５と第２ＨＺＯ層１３は面一となり、開口部５４の内面に強誘電体層１３が露出する。第４熱処理により第１ＨＺＯ層１５及び第２ＨＺＯ層１３を結晶化する。熱処理の温度は、例えば、約６００℃～９００℃程度である。熱処理により第１ＨＺＯ層１５は反強誘電体となり、第２ＨＺＯ層１３は強誘電体となる。
【0099】
次に、開口部５４の内面に、絶縁層１４を形成する（図２６）。絶縁層１４はシリコン酸化膜ＳｉＯ又はシリコン窒化膜ＳｉＮにより形成する。絶縁層１４は、例えば、ＣＶＤ法により形成する。Ｓｉ、Ａｌ等の添加はされていないＨＺＯである強誘電体層１３と半導体層１６を直接接触すると、酸素はＳｉと反応するためＳｉＯが形成され易い。このため、ＨＺＯである強誘電体層１３とＳｉチャネルである半導体層１６との間に、絶縁層１４を形成すると良い。また、絶縁層１４を形成すると、結晶化された第１ＨＺＯ層１５にもＳｉが熱拡散によりドーピングされて、反強誘電体層が形成される。この熱処理によって、絶縁層１４に含まれるＳｉが強誘電体層１３中に熱拡散して、反強誘電体層１５が形成される。尚、絶縁層１４を形成する工程は省略しても良い。
【0100】
次に、開口部５４の内面に、半導体層１６をポリシリコンにより形成する（図２７）。半導体層１６は、例えば、ＣＶＤ法により形成する。
【0101】
次に、開口部５４内にアモルファスシリコン層を形成し、開口部５４を埋め込む（図２７）。尚、アモルファスシリコン層の代わりにシリコン酸化膜を形成しても良い。アモルファスシリコン層やシリコン酸化膜は、最終的にコア部１０となる。この状態で、場合によっては、熱処理により、強誘電体層１３及び反強誘電体層１５を結晶化しても良い。熱処理の温度は、例えば、約６００℃～９００℃程度である。
【0102】
次に、積層体５０に形成されたエッチング用の溝（図示省略）を用いて、窒化シリコン層２０をウェットエッチングより選択的に除去する（図２８）。ウェットエッチングには、例えば、リン酸溶液を用いる。窒化シリコン層２０を酸化シリコン層１８に対して選択的にエッチングする。
【0103】
次に、バリアメタル層１１を形成する（図２９）。バリアメタル層１１は、例えば、ＣＶＤ法により形成する。バリアメタル層１１の一例は、窒化チタン膜である。
【0104】
以上の工程において、アモルファスの強誘電体層１３を結晶化するアニールにより、アモルファスの強誘電体層１３が強誘電体となる。結晶化アニールより、ＨＺＯ中に直方晶のＨＺＯが形成される。結晶化アニールは、例えば、非酸化性雰囲気中で行われる。結晶化アニールによって、アモルファスシリコン層も結晶化して多結晶シリコン層となる。また、結晶化アニールにより、アモルファスの反強誘電体層１５も結晶化する。結晶化アニールより、アモルファスの反強誘電体層１５が反強誘電体となる。結晶化アニールより、反強誘電体層１５中に正方晶のＳｉ添加ＨＺＯが形成される。
【0105】
次に、Ｗリプレイス工程として、バリアメタル層１１の上にタングステン層１２を形成する（図８）。タングステン層１２は、例えば、ＣＶＤ法により形成する。タングステン層１２は、ワード線ＷＬとなる第１電位印加電極１２ＷＬ１、第２電位印加電極１２ＷＬ２の一例である。
【0106】
最後に、ゲート絶縁膜となる強誘電体層１３に電圧を印加して、ウェークアップを実施することができる。また、強誘電体層１３に対する分極反転のサイクル回数を増大させて、ウェークアップを実施しても良い。
【0107】
以上の製造方法により、第２の実施形態に係る不揮発性半導体メモリのメモリセルアレイ１００が製造される。
（第２の実施の形態の効果）
第２の実施形態によれば、第１の実施形態同様、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供することができる。
（第２の実施の形態の効果）
第２の実施形態によれば、第１の実施形態同様、メモリウィンドウを大きくすることが可能で、高サイクル耐性の不揮発性半導体メモリ及びその製造方法を提供することができる。
【0108】
強誘電体であるＨＺＯ膜に１％以上６％以下の範囲でＳｉ又はＡｌを添加することで反強誘電体の結晶を安定して形成することができる。反強誘電体の結晶状態は良好であり、リーク特性が向上し、耐圧特性も向上している。
【0109】
第２の実施形態によれば、反強誘電体層１５とワード線電極ＷＬ間のフリンジ電界の電界集中を緩和することができる。Ｓｉを添加した反強誘電体層は、トラップアシステッドトンネリング（ＴＡＴ：Trap Assited Tunneling）に関係したトラップ準位が減少するため、トラップ密度が低く、リード電圧印加時に層間部に発生するトラップ電荷によるノイズ抑制が可能となる。リーク電流が１桁～２桁程度低減することが確認されている。
【0110】
以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0111】
１…不揮発性半導体メモリ
２…メモリコントローラ
１０…コア部
１１…金属層（バリアメタル層）
１２…電極層（タングステン層）
１２ＷL１…第１電位印加電極
１２ＷＬ２…第２電位印加電極
１３…強誘電体層（第２ＨＺＯ層）
１４…絶縁層
１５…反強誘電体層（第１ＨＺＯ層）
１６…半導体層
１８…第１絶縁体層（酸化シリコン層）
２０…第２絶縁体層（窒化シリコン層）
５０…積層体
５４…開口部
１００…メモリセルアレイ
１１０…コマンドレジスタ
１２０…アドレスレジスタ
１４０…ロウ制御回路
１５０…センスアンプ回路
１６０…ドライバ回路
１９０…シーケンサ
２…メモリコントローラ
１０…コア部
１１…金属層（バリアメタル層）
１２…電極層（タングステン層）
１２ＷL１…第１電位印加電極
１２ＷＬ２…第２電位印加電極
１３…強誘電体層（第２ＨＺＯ層）
１４…絶縁層
１５…反強誘電体層（第１ＨＺＯ層）
１６…半導体層
１８…第１絶縁体層（酸化シリコン層）
２０…第２絶縁体層（窒化シリコン層）
５０…積層体
５４…開口部
１００…メモリセルアレイ
１１０…コマンドレジスタ
１２０…アドレスレジスタ
１４０…ロウ制御回路
１５０…センスアンプ回路
１６０…ドライバ回路
１９０…シーケンサ
【図1】
【図2】
【図3A】
【図3B】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】