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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044778
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/34 20060101AFI20240326BHJP
H10B 43/27 20230101ALI20240326BHJP
H10B 41/27 20230101ALI20240326BHJP
H01L 21/336 20060101ALI20240326BHJP
H10B 43/40 20230101ALI20240326BHJP
H10B 41/40 20230101ALI20240326BHJP
G11C 16/04 20060101ALI20240326BHJP
G11C 16/26 20060101ALI20240326BHJP
G11C 16/10 20060101ALI20240326BHJP
【ＦＩ】
G11C16/34 116
H01L27/11582
H01L27/11556
H01L29/78 371
H01L27/11573
H01L27/11526
G11C16/04 170
G11C16/26 130
G11C16/10 143
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2022150519
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】前嶋 洋
(72)【発明者】
【氏名】磯部 克明
(72)【発明者】
【氏名】木村 啓太
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225CA01
5B225CA19
5B225DA09
5B225DB08
5B225DB21
5B225EA05
5B225EC08
5F083EP02
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA01
5F083GA10
5F083JA04
5F083JA19
5F083KA01
5F083LA03
5F083LA10
5F083ZA01
5F101BA01
5F101BA45
5F101BB05
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
5F101BH21
(57)【要約】
【課題】データの書き込みを高速化することが可能な半導体記憶装置を提供する。
【解決手段】一の実施形態によれば、半導体記憶装置は、一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備える。前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われる。前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる。
【選択図】図７
【解決手段】一の実施形態によれば、半導体記憶装置は、一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備える。前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われる。前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる。
【選択図】図７
【特許請求の範囲】
【請求項1】
一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備え、
前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われ、
前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる、
半導体記憶装置。
前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われ、
前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる、
半導体記憶装置。
【請求項2】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ストリング内で前記第１方向に正電荷が供給されるように行われる、請求項１に記載の半導体記憶装置。
【請求項3】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記ストリング内で前記第１方向に電流が流れるように行われる、請求項１に記載の半導体記憶装置。
【請求項4】
前記ストリングは、前記複数の第１メモリセルを含む第１部分と、隣り合う複数の第２メモリセルを含み、前記第１部分に対し前記ソース線側に位置する第２部分とを含む、請求項１に記載の半導体記憶装置。
【請求項5】
前記第１部分はさらに、ドレイン側選択トランジスタを含み、
前記第２部分はさらに、ソース側選択トランジスタを含み、
前記第１メモリセルおよび前記第２メモリセルは、前記ドレイン側選択トランジスタと前記ソース側選択トランジスタとの間に設けられている、
請求項４に記載の半導体記憶装置。
前記第２部分はさらに、ソース側選択トランジスタを含み、
前記第１メモリセルおよび前記第２メモリセルは、前記ドレイン側選択トランジスタと前記ソース側選択トランジスタとの間に設けられている、
請求項４に記載の半導体記憶装置。
【請求項6】
前記第１メモリセルおよび前記第２メモリセルはそれぞれ、同じブロックの第１サブブロックおよび第２サブブロック内に含まれる、請求項４に記載の半導体記憶装置。
【請求項7】
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、前記ビット線側の第２メモリセルから前記ソース線側の第２メモリセルへと順に行われ、
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ビット線から前記ソース線に向かう第２方向に電流が流れるように行われる、
請求項４に記載の半導体記憶装置。
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ビット線から前記ソース線に向かう第２方向に電流が流れるように行われる、
請求項４に記載の半導体記憶装置。
【請求項8】
前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記第１部分内で前記第１方向に電流が流れるように行われ、
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
前記複数の第２メモリセルのそれぞれからのデータの読み出し動作は、前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
【請求項9】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記第１部分内で前記第１方向に正電荷が供給されるように行われ、
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、前記第２部分内で前記第２方向に正電荷が供給されるように行われる、
請求項７に記載の半導体記憶装置。
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、前記第２部分内で前記第２方向に正電荷が供給されるように行われる、
請求項７に記載の半導体記憶装置。
【請求項10】
前記複数の第１メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第１部分内で前記第１方向に電流が流れるように行われ、
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
前記複数の第２メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第２部分内で前記第２方向に電流が流れるように行われる、
請求項７に記載の半導体記憶装置。
【請求項11】
前記第１メモリセルへの書き込みを行う方向と、前記第２メモリセルへの書き込みを行う方向は、前記半導体記憶装置を制御するコントローラからの指示に応じて、センスアンプにより制御される、請求項７に記載の半導体記憶装置。
【請求項12】
前記ストリングはさらに、前記第１部分と前記第２部分との間に設けられ、隣り合う複数の第３メモリセルを含む第３部分を含む、請求項７に記載の半導体記憶装置。
【請求項13】
前記複数の第３メモリセルのそれぞれへのデータの書き込み動作は、前記第１メモリセルが書込済みセルであり、前記第２メモリセルが消去済みセルである場合には、前記ビット線側の第３メモリセルから前記ソース線側の第３メモリセルへと順に行われる、請求項１２に記載の半導体記憶装置。
【請求項14】
前記複数の第３メモリセルのそれぞれへのデータの書き込み動作は、前記第１メモリセルが消去済みセルであり、前記第２メモリセルが書込済みセルである場合には、前記ソース線側の第３メモリセルから前記ビット線側の第３メモリセルへと順に行われる、請求項１２に記載の半導体記憶装置。
【請求項15】
前記複数の第３メモリセルのそれぞれへのデータの書き込み動作は、前記第１メモリセルおよび前記第２メモリセルが消去済みセルである場合には、前記ビット線側の第３メモリセルから前記ソース線側の第３メモリセルへと順に、または前記ソース線側の第３メモリセルから前記ビット線側の第３メモリセルへと順に行われる、請求項１２に記載の半導体記憶装置。
【請求項16】
前記複数の第３メモリセルのそれぞれへのデータの書き込み動作は、前記第１メモリセルおよび前記第２メモリセルが書込済みセルである場合には、禁止される、請求項１２に記載の半導体記憶装置。
【請求項17】
前記複数の第３メモリセルのそれぞれからのデータの読み出し動作は、前記第３部分内で電流が流れる方向が、前記第３メモリセルへの書き込みを行う方向と同じになるように行われる、請求項１２に記載の半導体記憶装置。
【請求項18】
前記複数の第３メモリセルのそれぞれへのデータの書き込み動作は、ベリファイ読み出し時に前記第３部分内で電流が流れる方向が、前記第３メモリセルへの書き込みを行う方向と同じになるように行われる、請求項１２に記載の半導体記憶装置。
【請求項19】
前記第１メモリセル、前記第２メモリセル、および前記第３メモリセルはそれぞれ、同じブロックの第１サブブロック、第２サブブロック、および第３サブブロック内に含まれる、請求項１２に記載の半導体記憶装置。
【請求項20】
前記第１メモリセルへの書き込みを行う方向と、前記第２メモリセルへの書き込みを行う方向と、前記第３メモリセルへの書き込みを行う方向は、前記半導体記憶装置を制御するコントローラからの指示に応じて、センスアンプにより制御される、請求項１２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
ＮＡＮＤメモリでは、ＮＡＮＤストリング内の複数のメモリセルにデータを書き込む際に、書き込みが、ベリファイ読み出しに起因して遅くなることが問題となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第５７５５５９６号公報
【特許文献2】特開２０１３－２３２２５８号公報
【特許文献3】特開２００５－１９１４１３号公報
【特許文献4】国際特許出願公開２０１５／０３７０８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
データの書き込みを高速化することが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体記憶装置は、一端がビット線に電気的に接続され、他端がソース線に電気的に接続され、複数のメモリセルを含むストリングを備える。前記複数のメモリセルのうちの隣り合う複数の第１メモリセルのそれぞれへのデータの書き込み動作は、前記ソース線側の第１メモリセルから前記ビット線側の第１メモリセルへと順に行われる。前記複数の第１メモリセルのそれぞれからのデータの読み出し動作は、前記ストリング内で前記ソース線から前記ビット線に向かう第１方向に電流が流れるように行われる。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの構成を示すブロック図である。
【図2】第１実施形態のメモリセルアレイ１の構成を示す回路図である。
【図3】第１実施形態のセンスアンプ部５等の構成を示す回路図である。
【図4】第１実施形態のＮＡＮＤメモリ１０１の構造を示す断面図である。
【図5】第１実施形態のメモリシステムの動作を説明するための図である。
【図6】第１実施形態のメモリシステムの動作を説明するための回路図である。
【図7】第１実施形態のメモリシステムの動作を説明するための図である。
【図8】第１実施形態のメモリシステムの動作を説明するための図である。
【図9】第２実施形態のＮＡＮＤメモリ１０１の構造を示す断面図である。
【図10】第２実施形態のメモリシステムの動作を説明するための図(1/3)である。
【図11】第２実施形態のメモリシステムの動作を説明するための図(2/3)である。
【図12】第２実施形態のメモリシステムの動作を説明するための図(3/3)である。
【発明を実施するための形態】
【0007】
【0008】
（第１実施形態）
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。
図１は、第１実施形態のメモリシステムの構成を示すブロック図である。
【0009】
本実施形態のメモリシステムは、ＮＡＮＤメモリ１０１と、メモリコントローラ１０２とを備えている。ＮＡＮＤメモリ１０１は、半導体記憶装置の例であり、メモリコントローラ１０２は、コントローラの例である。ＮＡＮＤメモリ１０１は、メモリセルアレイ１と、ロウデコーダ２と、ワード線ドライバ３と、カラムデコーダ４と、センスアンプ部５と、データラッチ部６と、制御回路１１と、高電圧発生器１２と、アドレスレジスタ１３と、コマンドレジスタ１４と、Ｉ／Ｏ（Input/Output）バッファ１５とを備えている。
【0010】
ＮＡＮＤメモリ１０１の動作は、メモリコントローラ１０２により制御される。メモリコントローラ１０２は、不図示のホスト装置からの要求に応じて動作する。例えば、メモリコントローラ１０２は、ホスト装置からの読出要求に応じて、ＮＡＮＤメモリ１０１からのデータの読み出しを制御する。また、メモリコントローラ１０２は、ホスト装置からの書込要求に応じて、ＮＡＮＤメモリ１０１へのデータの書き込みを制御する。また、メモリコントローラ１０２は、ホスト装置からの消去要求に応じて、ＮＡＮＤメモリ１０１からのデータの消去を制御する。
【0011】
メモリセルアレイ１は、複数のメモリセルを含んでいる。本実施形態のメモリセルアレイ１は、これらのメモリセルが３次元アレイ状に配置された３次元半導体メモリとなっている。本実施形態のメモリセルアレイ１は複数のブロックを含み、各ブロックが複数のページを含み、各ページが複数のメモリセルを含んでいる。ブロックは、データの消去単位として使用され、ページは、データの書込単位および読出単位として使用される。メモリセルアレイ１のさらなる詳細については、後述する。
【0012】
ロウデコーダ２は、アドレスレジスタ１３からロウアドレスを受信し、ロウアドレスをデコードする。ワード線ドライバ３は、デコードされたロウアドレスに基づいてワード線に電圧を供給し、ワード線を駆動する。
【0013】
カラムデコーダ４は、アドレスレジスタ１３からカラムアドレスを受信し、カラムアドレスをデコードする。カラムデコーダ４はさらに、デコードされたカラムアドレスに基づいて、データラッチ部６に保持されたデータをデータバスに転送するか否かを決定する。
【0014】
センスアンプ部５は、書込動作の際に、メモリコントローラ１０２から受信した書込データをメモリセルアレイ１に転送する。また、センスアンプ部５は、読出動作の際に、メモリセルアレイ１から検出した読出データをメモリコントローラ１０２に転送する。センスアンプ部５とメモリコントローラ１０２との間のデータの転送は、データラッチ部６を介して行われる。
【0015】
データラッチ部６は、書込動作の際に、メモリコントローラ１０２から取得した書込データを保持する。データラッチ部６に保持された書込データは、センスアンプ部５に転送される。また、データラッチ部６は、読出動作の際に、センスアンプ部５から取得した読出データを保持する。データラッチ部６に保持された読出データは、メモリコントローラ１０２に転送される。
【0016】
制御回路１１は、ＮＡＮＤメモリ１０１の種々の動作を制御する。例えば、制御回路１１は、コマンドレジスタ１４に保持されたコマンドに基づいて、ロウデコーダ２、ワード線ドライバ３、カラムデコーダ４、センスアンプ部５、データラッチ部６、高電圧発生器１２、Ｉ／Ｏバッファ１５などの動作を制御する。これにより、コマンドに基づいて読出動作、書込動作、消去動作などが実行される。
【0017】
高電圧発生器１２は、読出動作、書込動作、消去動作などで使用される高電圧を生成する。高電圧発生器１２により生成された高電圧は、ワード線ドライバ３やセンスアンプ部５に供給される。
【0018】
アドレスレジスタ１３は、ＮＡＮＤメモリ１０１がメモリコントローラ１０２から受信したアドレス情報を保持する。コマンドレジスタ１４は、ＮＡＮＤメモリ１０１がメモリコントローラ１０２から受信したコマンドを保持する。
【0019】
Ｉ／Ｏバッファ１５は、入力端子から入力されたコマンド、アドレス情報、およびデータや、出力端子から出力予定のデータをバッファリングする。Ｉ／Ｏバッファ１５はさらに、入力端子から入力されたコマンド、アドレス情報、およびデータをそれぞれ、コマンドレジスタ１４、アドレスレジスタ１３、およびデータバスに転送する。
【0020】
図２は、第１実施形態のメモリセルアレイ１の構成を示す回路図である。
【0021】
図２は、メモリセルアレイ１に含まれるｐ個のブロックＢＬＫ０～ＢＬＫｐ－１（ｐは２以上の整数）を示している。以下、各ブロックの構成を、ブロックＢＬＫｐ－１を題材として説明する。
【0022】
ブロックＢＬＫｐ－１は、ｍ本（ｍは２以上の整数）のＮＡＮＤストリングＳＴＲを含んでいる。各ＮＡＮＤストリングＳＴＲは、ｍ本のビット線ＢＬ０～ＢＬｍ－１のうちの１本とセルソース線ＣＥＬＳＲＣとの間に配置されている。また、各ＮＡＮＤストリングＳＴＲは、ｎ個（ｎは２以上の整数）のメモリセルトランジスタ（メモリセル）ＭＴと、ソース側選択トランジスタＳＴと、ドレイン側選択トランジスタＤＴとを含んでいる。各メモリセルトランジスタＭＴは、ｎ本のワード線ＷＬ０～ＷＬｎ－１のうちの１本と電気的に接続されている。ソース側選択トランジスタＳＴは、ソース側選択線ＳＧＳと電気的に接続されている。ドレイン側選択トランジスタＤＴは、ドレイン側選択線ＳＧＤと電気的に接続されている。
【0023】
図２はさらに、センスアンプ部５内のｍ個のセンスアンプ（Ｓ／Ａ）と、データラッチ部６内のｍ個のデータラッチ（ＤＬ）と、選択線ＢＬＳに電気的に接続されたｍ個の選択トランジスタＱ０とを示している。各センスアンプは、対応する選択トランジスタＱ０を介して、ビット線ＢＬ０～ＢＬｍ－１のうちの１本と電気的に接続可能である。各データラッチは、対応するセンスアンプと電気的に接続可能である。
【0024】
図３は、第１実施形態のセンスアンプ部５等の構成を示す回路図である。
【0025】
センスアンプ部５内の各センスアンプは、図３に示すように、トランジスタＱ１～Ｑ７と、キャパシタＣとを含んでいる。
【0026】
トランジスタＱ４、Ｑ５、Ｑ１、Ｑ３は、ＶＤＤＳＡノードとＳＡＳＲＣノードとの間に直列に配置されている。ＳＣＯＭノードは、トランジスタＱ５とトランジスタＱ１との間に位置し、ＳＧＮＤノードは、トランジスタＱ１とトランジスタＱ３との間に位置している。トランジスタＱ６は、ＢＬＩ配線とＳＣＯＭノードとの間に配置され、トランジスタＱ７は、ＢＬＩ配線とＳＧＮＤノードとの間に配置されている。トランジスタＱ１のゲートは、ＢＬＩ配線と電気的に接続されている。ＢＬＩ配線は、選択トランジスタＱ０を介して、ビット線ＢＬと電気的に接続可能である。ビット線ＢＬは、図２に示すビット線ＢＬ０～ＢＬｍ－１のいずれかである。
【0027】
トランジスタＱ２のソースは、ＳＣＯＭノードに電気的に接続されている。トランジスタＱ２のドレインは、ＳＥＮ配線と電気的に接続されている。キャパシタＣは、ＳＥＮ配線と電気的に接続された一方の電極と、ＣＬＫ信号が供給される他方の電極とを有している。
【0028】
なお、各センスアンプは、ビット線ＢＬからセルソース線ＣＥＬＳＲＣへと流れる電流を検出するＡＢＬ（All Bit Line）方式で動作してもよいし、セルソース線ＣＥＬＳＲＣからビット線ＢＬへと流れる電流を検出するＤＳＡ（Diode Sense ABL）方式で動作してもよい。また、各センスアンプは、図３に示す構成以外の構成を有していてもよいし、ＡＢＬ方式やＤＳＡ方式以外の方式で動作してもよい。
【0029】
【0030】
ＮＡＮＤメモリ１０１は、基板２１と、積層膜２２と、柱状部２３とを備えている。積層膜２２は、下部積層膜２２ａと、上部積層膜２２ｂとを含んでいる。柱状部２３は、下部柱状部２３ａと、上部柱状部２３ｂとを含んでいる。また、積層膜２２は、複数の電極層３１と、複数の絶縁膜３２とを含んでいる。また、柱状部２３は、ブロック絶縁膜３３と、電荷蓄積層３４と、トンネル絶縁膜３５と、チャネル半導体層３６と、コア絶縁膜３７とを含んでいる。
【0031】
基板２１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図４は、基板２１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板２１の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。＋Ｚ方向は第１方向の例であり、－Ｚ方向は第２方向の例である。
【0032】
下部積層膜２２ａは、基板２１上に形成されている。上部積層膜２２ｂは、下部積層膜２２ａ上に形成されている。下部積層膜２２ａは、基板２１上に交互に積層された複数の電極層３１および複数の絶縁膜３２を含んでいる。上部積層膜２２ｂは、下部積層膜２２ａ上に交互に積層された複数の電極層３１および複数の絶縁膜３２を含んでいる。積層膜２２内の各電極層３１は、例えばＷ（タングステン）層である。積層膜２２内の各絶縁膜３２は、例えばＳｉＯ２膜（シリコン酸化膜）である。なお、積層膜２２は、基板２１上に直接形成されていてもよいし、基板２１上に他の膜を介して形成されていてもよい。
【0033】
積層膜２２内の電極層３１は、上述したｎ本のワード線ＷＬ０～ＷＬｎ－１、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤを含んでいる。下部積層膜２２ａは、ワード線ＷＬ０～ＷＬｎ－１のうちの一部と、ソース側選択線ＳＧＳとを含んでいる。下部積層膜２２ａ内の最下位の電極層３１が、ソース側選択線ＳＧＳとして機能する。上部積層膜２２ｂは、ワード線ＷＬ０～ＷＬｎ－１のうちの残りと、ドレイン側選択線ＳＧＤとを含んでいる。上部積層膜２２ｂ内の最上位の電極層３１が、ドレイン側選択線ＳＧＤとして機能する。なお、ソース側選択線ＳＧＳは、２つ以上の電極層３１により形成されていてもよいし、ドレイン側選択線ＳＧＤも、２つ以上の電極層３１により形成されていてもよい。
【0034】
下部柱状部２３ａは、下部積層膜２２ａに設けられた下部メモリホールＬＭＨ内に形成されている。上部柱状部２３ｂは、上部積層膜２２ｂに設けられた上部メモリホールＵＭＨ内に形成されている。上部メモリホールＵＭＨは下部メモリホールＬＭＨ上に形成されており、従って、上部柱状部２３ｂは下部柱状部２３ａ上に形成されている。下部メモリホールＬＭＨと上部メモリホールＵＭＨは、下部メモリホールＬＭＨと上部メモリホールＵＭＨとの間に設けられたジョイント部（不図示）により互いに連結されている。
【0035】
下部柱状部２３ａと上部柱状部２３ｂは、同じブロック絶縁膜３３、電荷蓄積層３４、トンネル絶縁膜３５、チャネル半導体層３６、およびコア絶縁膜３７により形成されている。よって、上部柱状部２３ｂ内のチャネル半導体層３６は、下部柱状部２３ａ内のチャネル半導体層３６と電気的に接続されている。ブロック絶縁膜３３、電荷蓄積層３４、トンネル絶縁膜３５、チャネル半導体層３６、およびコア絶縁膜３７は、下部メモリホールＬＭＨおよび上部メモリホールＵＭＨ内に順に形成されている。ブロック絶縁膜３３は、例えばＳｉＯ２膜である。電荷蓄積層３４は例えば、ＳｉＮ膜（シリコン窒化膜）などの絶縁膜、または、ポリシリコン層などの半導体層である。トンネル絶縁膜３５は、例えばＳｉＯ２膜である。チャネル半導体層３６は、例えばポリシリコン層である。コア絶縁膜３７は、例えばＳｉＯ２膜である。
【0036】
ＮＡＮＤメモリ１０１は、積層膜２２内に複数の柱状部２３を備えている。図４は、これらの柱状部２３のうちの１つを示している。各柱状部２３は、１本のＮＡＮＤストリングＳＴＲを形成している。図４に示す柱状部２３は、ワード線ＷＬ０～ＷＬｎ－１と共に複数のメモリセル（メモリセルトランジスタ）ＭＴを形成しており、ソース側選択線ＳＧＳと共にソース側トランジスタＳＴを形成しており、ドレイン側選択線ＳＧＤと共にドレイン側トランジスタＤＴを形成している。
【0037】
なお、本実施形態のＮＡＮＤメモリ１０１が、複数枚の基板を互いに貼り合わせて製造される場合には、基板２１を備えていなくてもよい。例えば、複数枚の基板を互いに貼り合わせた後、積層膜２２の下面側の基板（＝基板２１）を除去し、積層膜２２の上面側の基板を残存させてもよい。
【0038】
図５は、第１実施形態のメモリシステムの動作を説明するための図である。
【0039】
図５(ａ)に示す４列の四角形は、メモリセルアレイ１内の４本のＮＡＮＤストリングＳＴＲ０～ＳＴＲ３に含まれる複数のメモリセルＭＴを表している。各行内の４つのメモリセルＭＴは、ｎ本のワード線ＷＬ０～ＷＬｎ－１のうちのいずれかに電気的に接続されている。例えば、最下位の行内の４つのメモリセルＭＴは、ワード線ＷＬ０に電気的に接続されている。また、最上位の行内の４つのメモリセルＭＴは、ワード線ＷＬｎ－１に電気的に接続されている。
【0040】
ドットハッチングで示す四角形は、下部メモリホールＬＭＨと上部メモリホールＵＭＨとの間のジョイント部の位置を示している。よって、ワード線ＷＬ０～ＷＬｋ－１に電気的に接続されたメモリセルＭＴは、下部メモリホールＬＭＨ（下部柱状部２３ａ）内に位置し、ワード線ＷＬｋ～ＷＬｎ－１に電気的に接続されたメモリセルＭＴは、上部メモリホールＵＭＨ（上部柱状部２３ｂ）内に位置している。ただし、ｋは１≦ｋ≦ｎ－１を満たす整数である。
【0041】
図５(ａ)は、ＮＡＮＤメモリ１０１が通常モードにある場合の動作を示している。この場合、センスアンプ部５は、各ＮＡＮＤストリングＳＴＲ上のメモリセルＭＴにデータを書き込む際、ワード線ＷＬ０上のメモリセルＭＴから、ワード線ＷＬｎ－１上のメモリセルＭＴへと順に書き込みを行う。すなわち、センスアンプ部５は、柱状部２３の下端から上端へと向かう方向（＋Ｚ方向）に順に書き込みを行う。図５(ａ)は、この方向を矢印で示している。図５(ａ)では、ＮＡＮＤストリングＳＴＲ０上のメモリセルＭＴへの書き込みが、この矢印の順に行われている。このような書き込みを、ＮＯＰ（Normal Order Program）と呼ぶ。
【0042】
図５(ｂ)は、ＮＡＮＤメモリ１０１が別の通常モードにある場合の動作を示している。この場合、センスアンプ部５は、各ＮＡＮＤストリングＳＴＲ上のメモリセルＭＴにデータを書き込む際、ワード線ＷＬｎ－１上のメモリセルＭＴから、ワード線ＷＬ０上のメモリセルＭＴへと順に書き込みを行う。すなわち、センスアンプ部５は、柱状部２３の上端から下端へと向かう方向（－Ｚ方向）に順に書き込みを行う。図５(ｂ)は、この方向を矢印で示している。図５(ｂ)では、ＮＡＮＤストリングＳＴＲ０上のメモリセルＭＴへの書き込みが、この矢印の順に行われている。このような書き込みを、ＲＯＰ（Reverse Order Program）と呼ぶ。
【0043】
図５(ｃ)は、ＮＡＮＤメモリ１０１がサブブロックモード（ＳＢＭ）にある場合の動作を示している。図５(ｃ)に示す４本のＮＡＮＤストリングＳＴＲ０～ＳＴＲ３は、１つのブロックに含まれている。ＳＢＭでは、このブロックを２つのサブブロックに分割し、このブロックへのアクセスを、サブブロックごとに異なる態様で行う。図５(ｃ)では、下部メモリホールＬＭＨ（下部柱状部２３ａ）内のメモリセルＭＴが、一方のサブブロックに属し、上部メモリホールＵＭＨ（上部柱状部２３ｂ）内のメモリセルＭＴが、他方のサブブロックに属している。この場合、ジョイント部が、これらのサブブロック間の境界となる。なお、サブブロック間の境界は、ジョイント部と異なる位置にあってもよく、例えばジョイント部の上方または下方にあってもよい。これらのサブブロックは、第１サブブロックおよび第２サブブロックの例である。
【0044】
図５(ｃ)では、センスアンプ部５は、各ＮＡＮＤストリングＳＴＲ上のメモリセルＭＴにデータを書き込む際、下部メモリホールＬＭＨ内のメモリセルＭＴと、上部メモリホールＵＭＨ内のメモリセルＭＴとを異なる態様で取り扱う。具体的には、センスアンプ部５は、下部メモリホールＬＭＨ内のメモリセルＭＴにデータを書き込む際、ワード線ＷＬｋ－１上のメモリセルＭＴから、ワード線ＷＬ０上のメモリセルＭＴへと順に書き込みを行う。すなわち、下部柱状部２３ａの上端から下端へと向かう方向（－Ｚ方向）に順に書き込みが行われる。一方、センスアンプ部５は、上部メモリホールＵＭＨ内のメモリセルＭＴにデータを書き込む際、ワード線ＷＬｋ上のメモリセルＭＴから、ワード線ＷＬｎ－１上のメモリセルＭＴへと順に書き込みを行う。すなわち、上部柱状部２３ａの下端から上端へと向かう方向（＋Ｚ方向）に順に書き込みが行われる。
【0045】
図５(ｃ)は、これらの方向を矢印で示している。図５(ｃ)では、ＮＡＮＤストリングＳＴＲ０上のメモリセルＭＴへの書き込みが、これらの矢印の順に行われている。下部メモリホールＬＭＨ内のメモリセルＭＴについては、ＲＯＰが行われている。上部メモリホールＵＭＨ内のメモリセルＭＴについては、ＮＯＰが行われている。
【0046】
センスアンプ部５は、メモリセルＭＴにデータを書き込む際、書き込み用のパルスをＮＡＮＤストリングＳＴＲに印加する。この際、書き込み用のパルスをＮＡＮＤストリングＳＴＲに印加する前に、ビット線またはソース線からＮＡＮＤストリングＳＴＲ内に正電荷を供給するプリチャージを行う。これにより、チャネル半導体層３６から残留電子を抜くことが可能となる。図５(ａ)では、各ＮＡＮＤストリングＳＴＲへのプリチャージが、ドレイン側選択線ＳＧＤを導通させることでビット線側から行われる。図５(ｂ)では、各ＮＡＮＤストリングＳＴＲへのプリチャージが、ソース側選択線ＳＧＳを導通させることでソース線側から行われる。図５(ｃ)では、各ＮＡＮＤストリングＳＴＲへのプリチャージが、下部メモリホールＬＭＨ内についてはソース線側から行われ、上部メモリホールＵＭＨ内についてはビット線側から行われる。
【0047】
本実施形態のＮＡＮＤメモリ１０１は、図５(ａ)の通常モードと、図５(ｂ)の通常モードと、図５(ｃ)のＳＢＭの３つの動作モードで動作可能でもよい。一方、本実施形態のＮＡＮＤメモリ１０１は、図５(ａ)の通常モードと、図５(ｃ)のＳＢＭの２つの動作モードのみで動作可能でもよいし、または、図５(ｂ)の通常モードと、図５(ｃ)のＳＢＭの２つの動作モードのみで動作可能でもよい。
【0048】
【0049】
メモリセルＭＴにデータを書き込む際、図５(ａ)のＮＯＰの代わりに、図５(ｂ)のＲＯＰを採用すると、書き込み方向と読み出しの電流方向が揃うことで、近接ＷＬ効果（ＮＷＩ：Neighbor WL Influence）による種々の分布の幅の増大を抑制することが可能となる。このような分布の例は、閾値電圧の分布である。しかしながら、図５(ｃ)のＳＢＭで、もし上部メモリホールＵＭＨ内のメモリセルＭＴの書き込みにＲＯＰを適用すると、ＬＭＨ側のサブブロックのセルがすでに書込済みであった場合には上述のプリチャージが困難となり、書込ディスターブの抑制が困難となることが問題となる。
【0050】
そこで、ＵＭＨ側のメモリセルＭＴにデータを書き込む際、本実施形態では図５(ｃ)にあるようにＵＭＨ側セルの書き込みにはＮＯＰを適用する。これにより、上述のプリチャージを容易に行うことが可能となる。
【0051】
一方、近接ＷＬ効果の為に、上部メモリホールＵＭＨ内のメモリセルＭＴにＮＯＰでデータを書き込む際の書込速度が、下部メモリホールＬＭＨ内のメモリセルＭＴにＲＯＰでデータを書き込む際の書込速度よりも遅くなる可能性がある。この問題を解決する手段については、後述する。
【0052】
図６は、第１実施形態のメモリシステムの動作を説明するための回路図である。
【0053】
図６(ａ)は、１本のＮＡＮＤストリングＳＴＲを示している。このＮＡＮＤストリングＳＴＲへの書き込みにＮＯＰを採用する場合には、ソース側選択トランジスタＳＴからドレイン側選択トランジスタＤＴに向かう方向に書き込みが行われる。一方、このＮＡＮＤストリングＳＴＲへの書き込みにＲＯＰを採用する場合には、ドレイン側選択トランジスタＤＴからソース側選択トランジスタＳＴに向かう方向に書き込みが行われる。
【0054】
図６(ａ)は、ＮＡＮＤストリングＳＴＲ内の複数のメモリセルＭＴを示している。センスアンプ部５は、これらのメモリセルＭＴにデータを書き込む際、これらのメモリＭＴセルに対しベリファイ読み出しを行う。ベリファイ読み出しでは、これらのメモリセルＭＴからデータを読み出すことで、これらのメモリセルＭＴにデータが正しく書き込まれたか否かを確認する。ベリファイ読み出しの際には、ＮＡＮＤストリングＳＴＲのチャネル半導体層３６内にセル電流が流れる。
【0055】
図６(ａ)は、このようなセル電流の一例を示している。図６(ａ)では、ドレイン側選択トランジスタＤＴからソース側選択トランジスタＳＴに向かう方向にセル電流が流れるように、ベリファイ読み出しが行われている。すなわち、ベリファイ読み出しの際にセル電流が流れる方向が、ＲＯＰの方向と同じになっている。
【0056】
図６(ａ)では、ＮＡＮＤストリングＳＴＲへの書き込みにＲＯＰを採用すると、ベリファイ読み出しの際のセル電流が、ＲＯＰと同じ方向に流れる。これにより、ＮＡＮＤストリングＳＴＲ内の寄生抵抗を低減し、ＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。
【0057】
一方、図６(ａ)でＮＡＮＤストリングＳＴＲへの書き込みにＮＯＰを採用すると、ベリファイ読み出しの際のセル電流が、ＮＯＰと逆の方向に流れる。その結果、ＮＡＮＤストリングＳＴＲ内の寄生抵抗が増加し、ＮＡＮＤストリングＳＴＲへの書込速度が遅くなってしまう。
【0058】
図６(ｂ)も、１本のＮＡＮＤストリングＳＴＲを示している。図６(ｂ)では、ソース側選択トランジスタＳＴからドレイン側選択トランジスタＤＴに向かう方向にセル電流が流れるように、ベリファイ読み出しが行われている。すなわち、ベリファイ読み出しの際にセル電流が流れる方向が、ＮＯＰの方向と同じになっている。これにより、ＮＯＰにおけるＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。
【0059】
本実施形態のセンスアンプ部５は、ＮＡＮＤストリングＳＴＲへの書き込みにＲＯＰを採用する場合には、図６(ａ)に示すベリファイ読み出しを採用し、ＮＡＮＤストリングＳＴＲへの読み出しにＮＯＰを採用する場合には、図６(ｂ)に示すベリファイ読み出しを採用する。これにより、ＮＯＰおよびＲＯＰにおけるＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。
【0060】
なお、図６(ａ)および図６(ｂ)に示すベリファイ読み出しの方法は、ベリファイ読み出し以外の読み出しにも適用してもよい。これにより、ベリファイ読み出しと、ベリファイ読み出し以外の読み出しとを、同じ方法で行うことが可能となり、読出動作の制御を簡易化することが可能となる。また、図６(ａ)および図６(ｂ)に示す書き込みの方法は、ＳＢＭにも適用してもよい。これらの詳細については、後述する。
【0061】
図７は、第１実施形態のメモリシステムの動作を説明するための図である。
【0062】
図７(ａ)は、図５(ａ)と同様に、ＮＡＮＤメモリ１０１が通常モードにある場合の動作を示している。この場合、センスアンプ部５は、ＮＡＮＤストリングＳＴＲへの書き込みにＮＯＰを採用する。さらには、ベリファイ読み出しの際にセル電流が流れる方向が、ＮＯＰの方向と同じに設定される。これにより、ＮＯＰにおけるＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。
【0063】
図７(ｂ)は、図５(ｂ)と同様に、ＮＡＮＤメモリ１０１が別の通常モードにある場合の動作を示している。この場合、センスアンプ部５は、ＮＡＮＤストリングＳＴＲへの書き込みにＲＯＰを採用する。さらには、ベリファイ読み出しの際にセル電流が流れる方向が、ＲＯＰの方向と同じに設定される。これにより、ＲＯＰにおけるＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。
【0064】
図７(ｃ)は、図５(ｃ)と同様に、ＮＡＮＤメモリ１０１がＳＢＭにある場合の動作を示している。この場合、センスアンプ部５は、下部メモリホールＬＭＨ内のメモリセルＭＴへの書き込みにＲＯＰを採用し、上部メモリホールＵＭＨ内のメモリセルＭＴへの書き込みにＮＯＰを採用する。さらには、ベリファイ読み出しの際にセル電流が流れる方向が、下部メモリホールＬＭＨについてはＲＯＰの方向と同じに設定され、上部メモリホールＵＭＨについてはＮＯＰの方向と同じに設定される。これにより、ＳＢＭにおけるＮＡＮＤストリングＳＴＲへの書込速度を速くすることが可能となる。下部メモリホールＬＭＨ内のＮＡＮＤストリングＳＴＲは、第２部分の例であり、上部メモリホールＵＭＨ内のＮＡＮＤストリングＳＴＲは、第１部分の例である。下部メモリホールＬＭＨ内のメモリセルＭＴは、第２メモリセルの例であり、上部メモリホールＵＭＨ内のメモリセルＭＴは、第１メモリセルの例である。
【0065】
図８は、第１実施形態のメモリシステムの動作を説明するための図である。
【0066】
図８(ａ)は、図５(ａ)および図７(ａ)と同様に、ＮＡＮＤメモリ１０１が通常モードにある場合の動作を示している。この場合、センスアンプ部５は、ＮＡＮＤストリングＳＴＲへの書き込みにＮＯＰを採用する。さらには、ベリファイ読み出し以外の読み出しの際にセル電流が流れる方向が、ＮＯＰの方向と同じに設定される。これにより、ＮＯＰにより書き込まれたデータを、ＮＯＰと同じ方向に流れるセル電流により読み出すことが可能となる。
【0067】
図８(ｂ)は、図５(ｂ)および図７(ｂ)と同様に、ＮＡＮＤメモリ１０１が別の通常モードにある場合の動作を示している。この場合、センスアンプ部５は、ＮＡＮＤストリングＳＴＲへの書き込みにＲＯＰを採用する。さらには、ベリファイ読み出し以外の読み出しの際にセル電流が流れる方向が、ＲＯＰの方向と同じに設定される。これにより、ＲＯＰにより書き込まれたデータを、ＲＯＰと同じ方向に流れるセル電流により読み出すことが可能となる。
【0068】
図８(ｃ)は、図５(ｃ)および図７(ｃ)と同様に、ＮＡＮＤメモリ１０１がＳＢＭにある場合の動作を示している。この場合、センスアンプ部５は、下部メモリホールＬＭＨ内のメモリセルＭＴへの書き込みにＲＯＰを採用し、上部メモリホールＵＭＨ内のメモリセルＭＴへの書き込みにＮＯＰを採用する。さらには、ベリファイ読み出し以外の読み出しの際にセル電流が流れる方向が、下部メモリホールＬＭＨについてはＲＯＰの方向と同じに設定され、上部メモリホールＵＭＨについてはＮＯＰの方向と同じに設定される。これにより、ＲＯＰにより書き込まれたデータは、ＲＯＰと同じ方向に流れるセル電流により読み出し、ＮＯＰにより書き込まれたデータは、ＮＯＰと同じ方向に流れるセル電流により読み出すことが可能となる。
【0069】
以上のように、本実施形態のセンスアンプ部５は、あるＮＡＮＤストリングＳＴＲからデータを読み出す際にセル電流が流れる方向を、そのＮＡＮＤストリングＳＴＲへの書き込みを行う方向と同じに設定する。例えば、下部メモリホールＬＭＨ内のメモリセルＭＴへの書き込みにＲＯＰを採用し、下部メモリホールＬＭＨ内のセル電流の方向をＲＯＰと同じ方向に設定する。さらには、上部メモリホールＵＭＨ内のメモリセルＭＴへの書き込みにＮＯＰを採用し、上部メモリホールＵＭＨ内のセル電流の方向をＮＯＰと同じ方向に設定する。よって、本実施形態によれば、各ＮＡＮＤストリングＳＴＲへのデータの書き込みを高速化することが可能となる。
【0070】
なお、書き込みの方向や、読み出し（ベリファイ読み出しも含む）時にセル電流が流れる方向は、例えばメモリコントローラ１０２により制御される。この場合、メモリコントローラ１０２は、これらの方向に関する指示をＮＡＮＤメモリ１０１に出力し、ＮＡＮＤメモリ１０１内のセンスアンプ部５は、この指示に応じて当該方向を制御する。これにより、図５～図８に示す制御が実現可能となる。これは、後述する図１０～図１２に示す制御についても同様である。
【0071】
【0072】
本実施形態のＮＡＮＤメモリ１０１は、第１実施形態のＮＡＮＤメモリ１０１の構成要素に加え、積層膜２２内の中間積層膜２２ｃと、柱状部２３内の中間柱状部２３ｃとを備えている。
【0073】
中間積層膜２２ｃは、下部積層膜２２ａと上部積層膜２２ｂとの間に形成されている。中間積層膜２２ｃは、下部積層膜２２ａ上に交互に積層された複数の電極層３１および複数の絶縁膜３２を含んでいる。中間積層膜２２ｃは、ワード線ＷＬ０～ＷＬｎ－１のうちの一部を含んでいる。
【0074】
中間柱状部２３ｃは、中間積層膜２２ｃ内に設けられた中間メモリホールＭＭＨ内に形成されている。中間メモリホールＭＭＨは、下部メモリホールＬＭＨと上部メモリホールＵＭＨとの間に形成されており、従って、中間柱状部２３ｃは、下部柱状部２３ａと上部柱状部２３ｂとの間に形成されている。下部メモリホールＬＭＨと中間メモリホールＭＭＨは、下部メモリホールＬＭＨと中間メモリホールＭＭＨとの間に設けられた下部ジョイント部（不図示）により互いに連結されている。中間メモリホールＭＭＨと上部メモリホールＵＭＨは、中間メモリホールＭＭＨと上部メモリホールＵＭＨとの間に設けられた上部ジョイント部（不図示）により互いに連結されている。
【0075】
下部柱状部２３ａ、中間柱状部２３ｃ、および上部柱状部２３ｂは、同じブロック絶縁膜３３、電荷蓄積層３４、トンネル絶縁膜３５、チャネル半導体層３６、およびコア絶縁膜３７により形成されている。よって、中間柱状部２３ｃ内のチャネル半導体層３６は、下部柱状部２３ａ内のチャネル半導体層３６や、上部柱状部２３ｂ内のチャネル半導体層３６と電気的に接続されている。ブロック絶縁膜３３、電荷蓄積層３４、トンネル絶縁膜３５、チャネル半導体層３６、およびコア絶縁膜３７は、下部メモリホールＬＭＨ、中間メモリホールＭＭＨ、および上部メモリホールＵＭＨ内に順に形成されている。
【0076】
ＮＡＮＤメモリ１０１は、積層膜２２内に複数の柱状部２３を備えている。図９は、これらの柱状部２３のうちの１つを示している。各柱状部２３は、１本のＮＡＮＤストリングＳＴＲを形成している。図９に示す柱状部２３は、ワード線ＷＬ０～ＷＬｎ－１と共に複数のメモリセルＭＴを形成しており、ソース側選択線ＳＧＳと共にソース側トランジスタＳＴを形成しており、ドレイン側選択線ＳＧＤと共にドレイン側トランジスタＤＴを形成している。
【0077】
図９に示すＮＡＮＤストリングＳＴＲは、メモリセルアレイ１内の１つのブロックに含まれている。本実施形態のＳＢＭでは、このブロックを３つのサブブロックに分割し、このブロックへのアクセスを、サブブロックごとに異なる態様で行う。本実施形態では、下部メモリホールＬＭＨ（下部柱状部２３ａ）内のメモリセルＭＴが、下部サブブロックに属し、上部メモリホールＵＭＨ（上部柱状部２３ｂ）内のメモリセルＭＴが、上部サブブロックに属し、中間メモリホールＭＭＨ（中間柱状部２３ｃ）内のメモリセルＭＴが、中間サブブロックに属している。この場合、下部ジョイント部と上部ジョイント部が、これらのサブブロック間の境界となる。なお、サブブロック間の境界は、これらのジョイント部と異なる位置にあってもよい。これらのサブブロックは、第１サブブロック、第２サブブロック、および第３サブブロックの例である。
【0078】
【0079】
図１０(ａ)は、１本のＮＡＮＤストリングＳＴＲ（柱状部２３）の形状を模式的に示している。図１０(ａ)はさらに、柱状部２３内の下部柱状部２３ａ、上部柱状部２３ｂ、および中間柱状部２３ｃや、柱状部２３を含む下部メモリホールＬＭＨ、中間メモリホールＭＭＨ、および上部メモリホールＵＭＨを示している。中間メモリホールＭＭＨ内のＮＡＮＤストリングＳＴＲは、第３部分の例である。中間メモリホールＭＭＨ内のメモリセルＭＴは、第３メモリセルの例である。
【0080】
図１０(ａ)は、ＮＡＮＤストリングＳＴＲ内のメモリセルＭＴの状態を、符号Ｐや符号Ｅで示している。符号Ｐは、メモリセルＭＴが書込済みセルであることを示している。符号Ｅは、メモリセルＭＴが消去済みセルであることを示している。書込済みセルは、データが書き込まれているメモリセルＭＴである。消去済みセルは、データが消去された後にデータが書き込まれていないメモリセルＭＴである。例えば、あるブロックからデータが消去され、その後にそのブロック内のあるページにデータが書き込まれた場合には、そのページ内の各メモリセルＭＴは、書込済みセルとなる。一方、あるブロックからデータが消去され、その後にそのブロック内のどのページにもデータが書き込まれなかった場合には、そのブロック内の各メモリセルＭＴは、消去済みセルとなる。
【0081】
図１０(ａ)では、下部メモリホールＬＭＨ内の各メモリセルＭＴは、書込済みセルでも消去済みセルでもよく、中間メモリホールＭＭＨ内の各メモリセルＭＴも、書込済みセルでも消去済みセルでもよい。この場合、センスアンプ部５は、上部メモリホールＵＭＨ内のメモリセルＭＴへの書き込みにＮＯＰを採用する。さらには、読み出し（ベリファイ読み出しを含む。以下同様）の際にセル電流が流れる方向が、上部メモリホールＵＭＨではＮＯＰの方向と同じに設定される。これにより、上部メモリホールＵＭＨでの書込速度を速くすることが可能となる。
【0082】
図１０(ｂ)では、上部メモリホールＵＭＨ内の各メモリセルＭＴは、書込済みセルでも消去済みセルでもよく、中間メモリホールＭＭＨ内の各メモリセルＭＴも、書込済みセルでも消去済みセルでもよい。この場合、センスアンプ部５は、下部メモリホールＬＭＨ内のメモリセルＭＴへの書き込みにＲＯＰを採用する。さらには、読み出しの際にセル電流が流れる方向が、下部メモリホールＬＭＨではＲＯＰの方向と同じに設定される。これにより、下部メモリホールＬＭＨでの書込速度を速くすることが可能となる。
【0083】
図１１(ａ)では、下部メモリホールＬＭＨ内の各メモリセルＭＴは、消去済みセルであり、上部メモリホールＵＭＨ内の各メモリセルＭＴは、書込済みセルである。この場合、センスアンプ部５は、中間メモリホールＭＭＨ内のメモリセルＭＴへの書き込みにＲＯＰを採用する。さらには、読み出しの際にセル電流が流れる方向が、中間メモリホールＭＭＨではＲＯＰの方向と同じに設定される。
【0084】
図１１(ｂ)では、下部メモリホールＬＭＨ内の各メモリセルＭＴは、書込済みセルであり、上部メモリホールＵＭＨ内の各メモリセルＭＴは、消去済みセルである。この場合、センスアンプ部５は、中間メモリホールＭＭＨ内のメモリセルＭＴへの書き込みにＮＯＰを採用する。さらには、読み出しの際にセル電流が流れる方向が、中間メモリホールＭＭＨではＮＯＰの方向と同じに設定される。
【0085】
図１２(ａ)では、下部メモリホールＬＭＨ内の各メモリセルＭＴは、消去済みセルであり、上部メモリホールＵＭＨ内の各メモリセルＭＴも、消去済みセルである。この場合、センスアンプ部５は、中間メモリホールＭＭＨ内のメモリセルＭＴへの書き込みに、ＲＯＰとＮＯＰのいずれを採用してもよい。さらには、読み出しの際にセル電流が流れる方向が、中間メモリホールＭＭＨでは書き込みの方向と同じに設定される。すなわち、ＲＯＰで当該書き込みが行われる場合には、当該読み出しの際にセル電流が流れる方向が、ＲＯＰの方向と同じに設定される。一方、ＮＯＰで当該書き込みが行われる場合には、当該読み出しの際にセル電流が流れる方向が、ＮＯＰの方向と同じに設定される。
【0086】
図１２(ｂ)では、下部メモリホールＬＭＨ内の各メモリセルＭＴは、書込済みセルであり、上部メモリホールＵＭＨ内の各メモリセルＭＴも、書込済みセルである。この場合、センスアンプ部５は、中間メモリホールＭＭＨ内のメモリセルＭＴへの書き込みを禁止する。
【0087】
本実施形態によれば、図１１(ａ)～図１２(ｂ)の手法を採用することで、中間メモリホールＭＭＨでの書込速度を速くすることが可能となる。また、本実施形態によれば、図１１(ａ)～図１２(ｂ)の手法を採用することで、下部メモリホールＬＭＨおよび上部メモリホールＵＭＨ内の書込済みセルの存在を考慮に入れて、中間メモリホールＭＭＨ内のメモリセルＭＴへの書き込みを行うことが可能となる。
【0088】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置は、その他の様々な形態で実施することができる。また、本明細書で説明した装置の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0089】
１：メモリセルアレイ、２：ロウデコーダ、３：ワード線ドライバ、
４：カラムデコーダ、５：センスアンプ部、６：データラッチ部、
１１：制御回路、１２：高電圧発生器、１３：アドレスレジスタ、
１４：コマンドレジスタ、１５：Ｉ／Ｏバッファ、２１：基板、
２２：積層膜、２２ａ：下部積層膜、２２ｂ：上部積層膜、２２ｃ：中間積層膜、
２３：柱状部、２３ａ：下部柱状部、２３ｂ：上部柱状部、２３ｃ：中間柱状部、
３１：電極層、３２：絶縁膜、３３：ブロック絶縁膜、３４：電荷蓄積層、
３５：トンネル絶縁膜、３６：チャネル半導体層、３７：コア絶縁膜、
１０１：ＮＡＮＤメモリ、１０２：メモリコントローラ
４：カラムデコーダ、５：センスアンプ部、６：データラッチ部、
１１：制御回路、１２：高電圧発生器、１３：アドレスレジスタ、
１４：コマンドレジスタ、１５：Ｉ／Ｏバッファ、２１：基板、
２２：積層膜、２２ａ：下部積層膜、２２ｂ：上部積層膜、２２ｃ：中間積層膜、
２３：柱状部、２３ａ：下部柱状部、２３ｂ：上部柱状部、２３ｃ：中間柱状部、
３１：電極層、３２：絶縁膜、３３：ブロック絶縁膜、３４：電荷蓄積層、
３５：トンネル絶縁膜、３６：チャネル半導体層、３７：コア絶縁膜、
１０１：ＮＡＮＤメモリ、１０２：メモリコントローラ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】