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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024044826
(43)【公開日】2024-04-02
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 11/22 20060101AFI20240326BHJP
H10B 51/40 20230101ALI20240326BHJP
H10B 51/20 20230101ALI20240326BHJP
【ＦＩ】
G11C11/22 240
H01L27/11592
H01L27/11597
G11C11/22 120
G11C11/22 250
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2022150591
(22)【出願日】2022-09-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100140486
【弁理士】
【氏名又は名称】鎌田 徹
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100121843
【弁理士】
【氏名又は名称】村井 賢郎
(72)【発明者】
【氏名】坂口 奈津希
(72)【発明者】
【氏名】前田 高志
(72)【発明者】
【氏名】船附 里英子
(72)【発明者】
【氏名】滋賀 秀裕
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083FR06
5F083GA01
5F083GA10
5F083JA60
5F083KA01
5F083KA05
5F083KA11
5F083LA03
5F083LA10
5F083LA16
5F083LA21
5F083MA06
5F083MA19
5F083NA03
5F083ZA01
(57)【要約】
【課題】より高速に書き込み動作を行うことが可能な半導体記憶装置が提供される。
【解決手段】制御回路は、メモリセルトランジスタに対して書き込み動作を実行する際に第１パルス印加動作を実行し、プリチャージ動作を実行し、第２パルス印加動作を実行する。第１パルス印加動作では、第１メモリセルトランジスタｓＭＴの閾値電圧を低下させる。プリチャージ動作では、選択トランジスタＳＴ１，Ｔ２，ＳＴ３をオンさせた状態で、第３電圧Ｖｓｓを第１ワード線ｓＷＬに印加し、第４電圧Ｖｄｄをソース線ＳＬに印加することにより、ビット線を充電する。第２パルス印加動作では、第１選択トランジスタＳＴ１をオンさせるとともに、第２選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、第１ワード線ｓＷＬに第１電圧Ｖｐｇｍを印加する。
【選択図】図１２
【解決手段】制御回路は、メモリセルトランジスタに対して書き込み動作を実行する際に第１パルス印加動作を実行し、プリチャージ動作を実行し、第２パルス印加動作を実行する。第１パルス印加動作では、第１メモリセルトランジスタｓＭＴの閾値電圧を低下させる。プリチャージ動作では、選択トランジスタＳＴ１，Ｔ２，ＳＴ３をオンさせた状態で、第３電圧Ｖｓｓを第１ワード線ｓＷＬに印加し、第４電圧Ｖｄｄをソース線ＳＬに印加することにより、ビット線を充電する。第２パルス印加動作では、第１選択トランジスタＳＴ１をオンさせるとともに、第２選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、第１ワード線ｓＷＬに第１電圧Ｖｐｇｍを印加する。
【選択図】図１２
【特許請求の範囲】
【請求項1】
ビット線に接続される第１選択トランジスタと、ソース線に接続される第２選択トランジスタと、前記第１選択トランジスタ及び前記第２選択トランジスタとの間に直列に接続される複数のメモリセルトランジスタとを有するメモリストリングと、
複数の前記メモリセルトランジスタのゲートにそれぞれ接続される複数のワード線と、
前記ビット線に接続されるセンスアンプユニットと、
複数の前記ワード線、前記ビット線、及び前記ソース線の電圧を制御する制御回路と、を備え、
前記センスアンプユニットは、
前記メモリセルトランジスタに書き込むデータを保持するラッチ回路と、
前記ラッチ回路に保持されたデータに基づいて前記ビット線に電圧を印加可能なセンスアンプ部と、を有し、
前記制御回路は、
前記メモリセルトランジスタのうちの１つである第１メモリセルトランジスタに対して書き込み動作を実行する際に、
前記第１選択トランジスタをオンさせるとともに、前記第２選択トランジスタをオフさせた状態で、前記複数のワード線のうちの前記第１メモリセルトランジスタに対応する第１ワード線に第１電圧を印加するとともに、前記第１電圧よりも低い第２電圧を前記ビット線に印加することで、前記第１メモリセルトランジスタの閾値電圧を低下させる第１パルス印加動作を実行し、
前記第１パルス印加動作の実行後に前記第１選択トランジスタ及び前記第２選択トランジスタをオンさせた状態で、前記第１電圧よりも低い第３電圧を前記第１ワード線に印加し、前記第３電圧よりも高い第４電圧を前記ソース線に印加することにより、前記ビット線を充電するプリチャージ動作を実行し、
前記プリチャージ動作の実行後に、前記センスアンプ部により前記ビット線をフローティング状態にして、前記第１選択トランジスタをオンさせるとともに、前記第２選択トランジスタをオフさせた状態で、前記第１ワード線に前記第１電圧を印加する第２パルス印加動作を実行する
半導体記憶装置。
複数の前記メモリセルトランジスタのゲートにそれぞれ接続される複数のワード線と、
前記ビット線に接続されるセンスアンプユニットと、
複数の前記ワード線、前記ビット線、及び前記ソース線の電圧を制御する制御回路と、を備え、
前記センスアンプユニットは、
前記メモリセルトランジスタに書き込むデータを保持するラッチ回路と、
前記ラッチ回路に保持されたデータに基づいて前記ビット線に電圧を印加可能なセンスアンプ部と、を有し、
前記制御回路は、
前記メモリセルトランジスタのうちの１つである第１メモリセルトランジスタに対して書き込み動作を実行する際に、
前記第１選択トランジスタをオンさせるとともに、前記第２選択トランジスタをオフさせた状態で、前記複数のワード線のうちの前記第１メモリセルトランジスタに対応する第１ワード線に第１電圧を印加するとともに、前記第１電圧よりも低い第２電圧を前記ビット線に印加することで、前記第１メモリセルトランジスタの閾値電圧を低下させる第１パルス印加動作を実行し、
前記第１パルス印加動作の実行後に前記第１選択トランジスタ及び前記第２選択トランジスタをオンさせた状態で、前記第１電圧よりも低い第３電圧を前記第１ワード線に印加し、前記第３電圧よりも高い第４電圧を前記ソース線に印加することにより、前記ビット線を充電するプリチャージ動作を実行し、
前記プリチャージ動作の実行後に、前記センスアンプ部により前記ビット線をフローティング状態にして、前記第１選択トランジスタをオンさせるとともに、前記第２選択トランジスタをオフさせた状態で、前記第１ワード線に前記第１電圧を印加する第２パルス印加動作を実行する
半導体記憶装置。
【請求項2】
前記第３電圧は、前記第２電圧と同一の電圧である
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２電圧及び前記第３電圧は、接地電圧である
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
前記制御回路は、前記プリチャージ動作において、前記第１メモリセルトランジスタの閾値電圧に対応した電圧を前記ビット線に充電する
請求項３に記載の半導体記憶装置。
請求項３に記載の半導体記憶装置。
【請求項5】
前記制御回路は、
前記第１メモリセルトランジスタの閾値電圧が、負の値に設定された書き込み判定電圧未満になることに基づいて、前記第１メモリセルトランジスタの書き込みが完了したと判定するものであり、
前記第２パルス印加動作において、前記ビット線の充電電圧が前記書き込み判定電圧の絶対値以下である場合に前記第１選択トランジスタをオンさせ、且つ前記ビット線の充電電圧が前記書き込み判定電圧の絶対値よりも大きい場合に前記第１選択トランジスタをオフさせることが可能な電圧を前記第１選択トランジスタのゲート線に印加する
請求項４に記載の半導体記憶装置。
前記第１メモリセルトランジスタの閾値電圧が、負の値に設定された書き込み判定電圧未満になることに基づいて、前記第１メモリセルトランジスタの書き込みが完了したと判定するものであり、
前記第２パルス印加動作において、前記ビット線の充電電圧が前記書き込み判定電圧の絶対値以下である場合に前記第１選択トランジスタをオンさせ、且つ前記ビット線の充電電圧が前記書き込み判定電圧の絶対値よりも大きい場合に前記第１選択トランジスタをオフさせることが可能な電圧を前記第１選択トランジスタのゲート線に印加する
請求項４に記載の半導体記憶装置。
【請求項6】
前記制御回路は、前記プリチャージ動作及び前記第２パルス印加動作を交互に複数回実行する
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項7】
前記制御回路は、前記第２パルス印加動作を行った後、前記プリチャージ動作を行う前に、前記センスアンプ部により前記ビット線の電圧をリセットするリセット動作を実行する
請求項６に記載の半導体記憶装置。
請求項６に記載の半導体記憶装置。
【請求項8】
前記プリチャージ動作により前記ビット線に充電された電圧を調整する電圧調整部を更に備える
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項9】
前記第１メモリセルトランジスタに接続される前記ビット線を第１ビット線とするとき、
前記第１ビット線に隣に配置される第２ビット線を更に備え、
前記制御回路は、前記第１メモリセルトランジスタに対して書き込み動作を実行する際に、前記第２ビット線に印加される電圧を第５電圧に維持する
請求項１に記載の半導体記憶装置。
前記第１ビット線に隣に配置される第２ビット線を更に備え、
前記制御回路は、前記第１メモリセルトランジスタに対して書き込み動作を実行する際に、前記第２ビット線に印加される電圧を第５電圧に維持する
請求項１に記載の半導体記憶装置。
【請求項10】
前記メモリセルトランジスタは、強誘電体トランジスタである
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置では、プログラム動作とベリファイ動作とを繰り返し実行することによりメモリセルトランジスタの書き込み動作を行う。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－９５２４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
開示された実施形態によれば、より高速に書き込み動作を行うことが可能な半導体記憶装置が提供される。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、メモリストリングと、複数のワード線と、センスアンプユニットと、制御回路と、を備える。メモリストリングは、ビット線に接続される第１選択トランジスタと、ソース線に接続される第２選択トランジスタと、第１選択トランジスタ及び第２選択トランジスタとの間に直列に接続される複数のメモリセルトランジスタとを有する。複数のワード線は、複数のメモリセルトランジスタのゲートにそれぞれ接続される。センスアンプユニットは、ビット線に接続される。制御回路は、複数のワード線、ビット線、及びソース線の電圧を制御する。センスアンプユニットは、メモリセルトランジスタに書き込むデータを保持するラッチ回路と、ラッチ回路に保持されたデータに基づいてビット線に電圧を印加可能なセンスアンプ部と、を有する。制御回路は、メモリセルトランジスタのうちの１つである第１メモリセルトランジスタに対して書き込み動作を実行する際に、第１パルス印加動作を実行し、プリチャージ動作を実行し、第２パルス印加動作を実行する。第１パルス印加動作では、第１選択トランジスタをオンさせるとともに、第２選択トランジスタをオフさせた状態で、複数のワード線のうちの第１メモリセルトランジスタに対応する第１ワード線に第１電圧を印加するとともに、第１電圧よりも低い第２電圧をビット線に印加することで、第１メモリセルトランジスタの閾値電圧を低下させる。プリチャージ動作では、第１パルス印加動作の実行後に第１選択トランジスタ及び第２選択トランジスタをオンさせた状態で、第１電圧よりも低い第３電圧を第１ワード線に印加し、第３電圧よりも高い第４電圧をソース線に印加することにより、ビット線を充電する。第２パルス印加動作では、プリチャージ動作の実行後に、センスアンプ部によりビット線をフローティング状態にして、第１選択トランジスタをオンさせるとともに、第２選択トランジスタをオフさせた状態で、第１ワード線に第１電圧を印加する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態のメモリシステムの概略構成を示すブロック図。
【図2】第１実施形態の半導体記憶装置の概略構成を示すブロック図。
【図3】第１実施形態のメモリセルアレイの等価回路を示す回路図。
【図4】第１実施形態のメモリセルアレイの断面構造を示す断面図。
【図6】第１実施形態のセンスアンプユニットの回路構成を示す回路図。
【図7】第１実施形態のメモリセルトランジスタの印加電圧と分極率との関係を示すグラフ。
【図8】（Ａ），（Ｂ）は、第１実施形態のメモリセルトランジスタの分極状態を模式的に示す図。
【図9】（Ａ），（Ｂ）は、第１実施形態のメモリセルトランジスタの閾値電圧と存在確率との関係をそれぞれ示すグラフ。
【図10】第１実施形態の第１プログラム動作におけるメモリセルアレイの動作例を模式的に示す図。
【図11】第１実施形態の第１プログラム動作におけるメモリセルアレイの動作例を模式的に示す図。
【図12】第１実施形態の第２プログラム動作のプリチャージ動作におけるメモリセルアレイの動作例を模式的に示す図。
【図13】第１実施形態の第２プログラム動作のプリチャージ動作におけるメモリセルアレイの動作例を模式的に示す図。
【図14】第１実施形態の第２プログラム動作のパルス印加動作におけるメモリセルアレイの動作例を模式的に示す図。
【図15】第１実施形態の第２プログラム動作のパルス印加動作におけるメモリセルアレイの動作例を模式的に示す図。
【図16】第１実施形態の第２プログラム動作のパルス印加動作におけるメモリセルアレイの動作例を模式的に示す図。
【図17】（Ａ）～（Ｊ）は、第１実施形態の書き込み動作におけるメモリセルアレイの各部の電圧の推移を示すタイミングチャート。
【図18】（Ａ）～（Ｅ）は、第１実施形態の書き込み動作におけるセンスアンプユニットの各信号の推移を示すタイミングチャート。
【図19】第１実施形態の半導体記憶装置におけるメモリセルトランジスタの閾値電圧とビット線の充電電圧との関係を示す図表。
【図20】第１実施形態のシーケンサにより実行される書き込み動作の手順を示すフローチャート。
【図21】第１実施形態のシーケンサにより実行される第２プログラム動作の手順を示すフローチャート。
【図22】第２実施形態のシーケンサにより実行される第２プログラム動作の手順を示すフローチャート。
【図23】（Ａ）～（Ｊ）は、第２実施形態の書き込み動作におけるメモリセルアレイの各部の電圧の推移を示すタイミングチャート。
【図24】（Ａ）～（Ｅ）は、第２実施形態の書き込み動作におけるセンスアンプユニットの各信号の推移を示すタイミングチャート。
【図25】第３実施形態のセンスアンプユニットの回路構成を示す回路図。
【図26】第３実施形態のシーケンサにより実行される第２プログラム動作の手順を示すフローチャート。
【図27】（Ａ）～（Ｊ）は、第３実施形態の書き込み動作におけるメモリセルアレイの各部の電圧の推移を示すタイミングチャート。
【発明を実施するための形態】
【0007】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
１ 第１実施形態
第１実施形態の半導体記憶装置について説明する。本実施形態に係る半導体記憶装置は、ＮＡＮＤ型フラッシュメモリとして構成された不揮発性の記憶装置である。
【0008】
１．１ メモリシステムの構成
図１には、半導体記憶装置２を含むメモリシステムの構成例が示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。図１のメモリシステムは不図示のホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。
図１には、半導体記憶装置２を含むメモリシステムの構成例が示されている。このメモリシステムは、メモリコントローラ１と、半導体記憶装置２とを備える。図１のメモリシステムは不図示のホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに基づいて半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに基づいて半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ，／ＤＱＳ、の各信号が送受信される。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ，／ＤＱＳ、の各信号が送受信される。
【0010】
チップイネーブル信号／ＣＥは、半導体記憶装置２をイネーブルにするための信号である。レディービジー信号／ＲＢは、半導体記憶装置２がレディ状態であるか、ビジー状態であるかを示すための信号である。「レディ状態」とは、外部からの命令を受け付ける状態である。「ビジー状態」とは、外部からの命令を受け付けない状態である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。ライトイネーブル信号／ＷＥは、受信した信号を半導体記憶装置２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。メモリコントローラ１は、信号／ＷＥが“Ｌ（Ｌｏｗ）”レベルである間に信号ＤＱ＜７：０＞を取り込むように半導体記憶装置２に指示する。
【0011】
リードイネーブル信号ＲＥ，／ＲＥは、メモリコントローラ１が半導体記憶装置２からデータを読み出すための信号である。リードイネーブル信号ＲＥ，／ＲＥは、例えば信号ＤＱ＜７：０＞を出力する際の半導体記憶装置２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を半導体記憶装置２に指示するための信号である。信号ＤＱ＜７：０＞は、半導体記憶装置２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ，／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0012】
メモリコントローラ１は、ＲＡＭ１１と、プロセッサ１２と、ホストインターフェイス１３と、ＥＣＣ回路１４と、メモリインターフェイス１５とを備えている。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４、及びメモリインターフェイス１５は互いに内部バス１６により接続されている。
【0013】
ホストインターフェイス１３は、ホストから受信したリクエスト、及びユーザデータ（書き込みデータ）等を内部バス１６に出力する。また、ホストインターフェイス１３は、半導体記憶装置２から読み出されたユーザデータ、及びプロセッサ１２からの応答等をホストへ送信する。
【0014】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を半導体記憶装置２へ書き込む処理、及び半導体記憶装置２から読み出す処理を制御する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受けた場合に、そのリクエストに基づいた制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに基づいて半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに基づいて、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
プロセッサ１２はメモリコントローラ１を統括的に制御する。プロセッサ１２は例えばＣＰＵやＭＰＵ等である。プロセッサ１２は、ホストからホストインターフェイス１３を介してリクエストを受けた場合に、そのリクエストに基づいた制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに基づいて半導体記憶装置２へのユーザデータ及びパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに基づいて、半導体記憶装置２からのユーザデータ及びパリティの読み出しをメモリインターフェイス１５へ指示する。
【0015】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、半導体記憶装置２上の格納領域（メモリ領域）を決定する。ユーザデータは内部バス１６を介してＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。半導体記憶装置２の１ページに格納されるユーザデータのことを以下では「ユニットデータ」とも称する。ユニットデータは、一般的には符号化されて、符号語として半導体記憶装置２に格納される。本実施形態では符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを半導体記憶装置２に格納してもよいが、図１では一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0016】
プロセッサ１２は、ユニットデータごとに書き込み先の半導体記憶装置２のメモリ領域を決定する。半導体記憶装置２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを半導体記憶装置２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合には、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0017】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して符号語を生成する。また、ＥＣＣ回路１４は、半導体記憶装置２から読み出された符号語を復号する。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２に記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストに送信するまでに一時格納したりする。ＲＡＭ１１は例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
ＲＡＭ１１は、ホストから受信したユーザデータを半導体記憶装置２に記憶するまでに一時格納したり、半導体記憶装置２から読み出したデータをホストに送信するまでに一時格納したりする。ＲＡＭ１１は例えばＳＲＡＭやＤＲＡＭ等の汎用メモリである。
【0018】
図１では、メモリコントローラ１がＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例が示されている。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が半導体記憶装置２に内蔵されていてもよい。図１に示される各要素の具体的な構成や配置は特に限定されない。
【0019】
ホストから書き込みリクエストを受信した場合、図１のメモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時的に記憶させる。プロセッサ１２は、ＲＡＭ１１にストアされたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化して、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を半導体記憶装置２に書き込む。
【0020】
ホストから読み出しリクエストを受信した場合、図１のメモリシステムは次のように動作する。メモリインターフェイス１５は、半導体記憶装置２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１にストアする。プロセッサ１２は、ＲＡＭ１１にストアされたデータを、ホストインターフェイス１３を介してホストに送信する。
【0021】
１．２ 半導体記憶装置の構成
図２に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１，ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３とを備えている。
図２に示されるように、半導体記憶装置２は、２つのプレーンＰＬ１，ＰＬ２と、入出力回路２１と、ロジック制御回路２２と、シーケンサ４１と、レジスタ４２と、電圧生成回路４３と、入出力用パッド群３１と、ロジック制御用パッド群３２と、電源入力用端子群３３とを備えている。
【0022】
プレーンＰＬ１は、メモリセルアレイ１１０と、センスアンプ１２０と、ロウデコーダ１３０とを備えている。また、プレーンＰＬ２は、プレーンＰＬ１と同一の構成を有しており、メモリセルアレイ２１０と、センスアンプ２２０と、ロウデコーダ２３０とを備えている。半導体記憶装置２に設けられているプレーンの数は本実施形態のように２つであってもよいが、１つであってもよいし、３つ以上であってもよい。
【0023】
プレーンＰＬ１のセンスアンプ１２０は、メモリセルアレイ１１０のビット線に印加される電圧を調整したり、ビット線の電流または電圧を読み出してデータに変換したりするための回路である。センスアンプ１２０は、データの読み出し時には、メモリセルアレイ１１０のメモリセルトランジスタからビット線に読み出された読み出しデータを取得し、取得した読み出しデータを入出力回路２１に転送する。センスアンプ１２０は、データの書き込み時には、書き込みデータをメモリセルアレイ１１０のメモリセルトランジスタにビット線を介して転送する。
【0024】
プレーンＰＬ１のロウデコーダ１３０は、メモリセルアレイ１１０のワード線のそれぞれに電圧を印加するための不図示のスイッチ群として構成された回路である。ロウデコーダ１３０は、レジスタ４２からブロックアドレス及びロウアドレスを受け取り、当該ブロックアドレスに基づいて、対応するブロックを選択するとともに、当該ロウアドレスに基づいて、対応するワード線を選択する。ロウデコーダ１３０は、選択されたワード線に対して電圧生成回路４３からの電圧が印加されるように上記のスイッチ群の開閉を切り換える。
【0025】
プレーンＰＬ２のメモリセルアレイ２１０はプレーンＰＬ１のメモリセルアレイ１１０と同一の構成を有しており、プレーンＰＬ２のセンスアンプ２２０はプレーンＰＬ１のセンスアンプ１２０と同一の構成を有しており、プレーンＰＬ２のロウデコーダ２３０はプレーンＰＬ１のロウデコーダ１３０と同一の構成を有している。
【0026】
メモリセルアレイ１１０，２１０は、データを記憶する部分である。メモリセルアレイ１１０，２１０のそれぞれは、ワード線及びビット線に関連付けられた複数のメモリセルトランジスタを含んでいる。
入出力回路２１はメモリコントローラ１との間で信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳを送受信する。入出力回路２１は信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータをセンスアンプ１２０，２２０との間で送受信する。
入出力回路２１はメモリコントローラ１との間で信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳを送受信する。入出力回路２１は信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ４２に転送する。また、入出力回路２１は、書き込みデータ及び読み出しデータをセンスアンプ１２０，２２０との間で送受信する。
【0027】
ロジック制御回路２２はメモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２２はレディービジー信号／ＲＢをメモリコントローラ１に転送して、半導体記憶装置２の状態を外部に通知する。
【0028】
入出力回路２１及びロジック制御回路２２は、いずれも、メモリコントローラ１との間で信号が入出力される部分として構成された回路である。入出力回路２１及びロジック制御回路２２を以下では「インターフェイス回路２０」とも称する。インターフェイス回路２０は、プレーンＰＬ１，ＰＬ２の動作に関する制御信号を含む信号が入出力される部分ということができる。制御信号とは、例えば、入出力回路２１に入力される信号ＤＱ＜７：０＞内のコマンド及びアドレスや、ロジック制御回路２２に入力されるコマンドラッチイネーブル信号ＣＬＥ等である。
【0029】
シーケンサ４１は、メモリコントローラ１からインターフェイス回路２０に入力された制御信号に基づいてメモリセルアレイ１１０、２１０等の各部の動作を制御する。本実施形態ではシーケンサ４１が制御回路に相当する。シーケンサ４１とロジック制御回路２２を本実施形態の制御回路とすることも可能である。
【0030】
レジスタ４２は、コマンドやアドレスを一時的に保持する部分である。プレーンＰＬ１，ＰＬ２の書き込み動作や消去動作等を指示するコマンドや、当該コマンドに対応するアドレスは、メモリコントローラ１から入出力回路２１に入力された後、入出力回路２１からレジスタ４２に転送され保持される。
【0031】
また、レジスタ４２は、半導体記憶装置２の状態を示すステータス情報が格納される部分でもある。シーケンサ４１は、レジスタ４２に格納されるステータス情報を都度更新する。ステータス情報は、メモリコントローラ１からの要求に応じて、状態信号として入出力回路２１からメモリコントローラ１に出力される。
【0032】
電圧生成回路４３はシーケンサ４１からの指示に基づいてメモリセルアレイ１１０，２１０におけるデータの書き込み動作、読み出し動作、及び消去動作のそれぞれに必要な電圧を生成する部分である。このような電圧には例えば後述のワード線やビット線に対して印加される電圧等が含まれる。
【0033】
入出力用パッド群３１は、メモリコントローラ１と入出力回路２１との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、信号ＤＱ＜７：０＞及びデータストローブ信号ＤＱＳ，／ＤＱＳのそれぞれに対応して個別に設けられている。
【0034】
ロジック制御用パッド群３２は、メモリコントローラ１とロジック制御回路２２との間で各信号の送受信を行うための複数の端子（パッド）が設けられた部分である。それぞれの端子は、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢのそれぞれに対応して個別に設けられている。
【0035】
電源入力用端子群３３は、半導体記憶装置２の動作に必要な各電圧の印加を受けるための複数の端子が設けられた部分である。それぞれの端子に印加される電圧には電源電圧Ｖｃｃ，ＶｃｃＱ，Ｖｐｐ及び接地電圧Ｖｓｓが含まれる。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
電源電圧Ｖｃｃは、動作電源として外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧である。電源電圧ＶｃｃＱは例えば１．２Ｖの電圧である。電源電圧ＶｃｃＱは、メモリコントローラ１と半導体記憶装置２との間で信号を送受信する際に用いられる電圧である。電源電圧Ｖｐｐは電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧である。
【0036】
１．３ メモリセルアレイの構成
図３には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。
図３には、プレーンＰＬ１に設けられたメモリセルアレイ１１０の構成が示されている。メモリセルアレイ１１０は複数のブロックＢＬＫにより構成されているが、図３においては、これらのうちの１つのブロックＢＬＫのみが図示されている。メモリセルアレイ１１０が有する他のブロックＢＬＫの構成も、図３に示されるものと同じである。
【0037】
図３に示されるように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ（ＳＵ０～ＳＵ３）を含んでいる。また各々のストリングユニットＳＵは、複数のメモリストリングＭＳを含んでいる。このように、メモリセルアレイ１１０は複数のメモリストリングＭＳを有しており、それぞれのメモリストリングＭＳは複数のストリングユニットＳＵのいずれかに属している。ストリングユニットＳＵの数は、図３の例とは異なっていてもよい。
【0038】
それぞれのメモリストリングＭＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、ドレイン側選択トランジスタＳＴ１と、ソース側選択トランジスタＳＴ２，ＳＴ３とを含んでおり、これらが直列に接続された構成を有している。本実施形態では、ドレイン側選択トランジスタＳＴ１が第１選択トランジスタに相当し、ソース側選択トランジスタＳＴ２，ＳＴ３が第２選択トランジスタに相当する。
【0039】
なお、各メモリストリングＭＳに含まれるメモリセルトランジスタＭＴの個数は８個に限らず、例えば３２個、４８個、６４個、９６個であってもよい。例えばカットオフ特性を高めるために、ドレイン側選択トランジスタＳＴ１、ソース側選択トランジスタＳＴ２，ＳＴ３のそれぞれ又はいずれかが、単一ではなく複数のトランジスタにより構成されていてもよい。また、ソース側選択トランジスタＳＴ３が省略されている構成であってもよい。更に、メモリセルトランジスタＭＴとドレイン側選択トランジスタＳＴ１との間や、メモリセルトランジスタＭＴとソース側選択トランジスタＳＴ２との間にはダミーセルトランジスタが設けられていてもよい。
【0040】
それぞれのメモリセルトランジスタＭＴはドレイン側選択トランジスタＳＴ１とソース側選択トランジスタＳＴ２との間において互いに直列に接続されている。一端側のメモリセルトランジスタＭＴ７がドレイン側選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０がソース側選択トランジスタＳＴ２のドレインに接続されている。
【0041】
メモリセルアレイ１１０には、ｍ本のビット線ＢＬ（ＢＬ０，ＢＬ１，・・・，ＢＬ（ｍ－１））が設けられている。「ｍ」は、１つのストリングユニットＳＵに含まれるメモリストリングＭＳの本数を表す整数である。
複数のメモリストリングＭＳのうち、同じストリングユニットＳＵに属するものは、ドレイン側選択トランジスタＳＴ１を介して互いに別のビット線ＢＬに接続されている。また、同じストリングユニットＳＵに属するそれぞれのドレイン側選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ毎に個別に設けられたゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。例えば、ストリングユニットＳＵ０に属するそれぞれのドレイン側選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応して設けられたゲート線ＳＧＤ０に共通接続されている。
複数のメモリストリングＭＳのうち、同じストリングユニットＳＵに属するものは、ドレイン側選択トランジスタＳＴ１を介して互いに別のビット線ＢＬに接続されている。また、同じストリングユニットＳＵに属するそれぞれのドレイン側選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ毎に個別に設けられたゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。例えば、ストリングユニットＳＵ０に属するそれぞれのドレイン側選択トランジスタＳＴ１のゲートは、ストリングユニットＳＵ０に対応して設けられたゲート線ＳＧＤ０に共通接続されている。
【0042】
その他のストリングユニットＳＵ１等に属するそれぞれのドレイン側選択トランジスタＳＴ１のゲートも同様であり、当該ストリングユニットＳＵに対応して設けられたゲート線に共通接続されている。なお、ゲート線ＳＧＤ０はストリングユニットＳＵ０に対応して設けられたゲート線であり、ゲート線ＳＧＤ１はストリングユニットＳＵ１に対応して設けられたゲート線であり、ゲート線ＳＧＤ２はストリングユニットＳＵ２に対応して設けられたゲート線であり、ゲート線ＳＧＤ３はストリングユニットＳＵ３に対応して設けられたゲート線である。
【0043】
それぞれのストリングユニットＳＵにおいて、ソース側選択トランジスタＳＴ２のソースはソース側選択トランジスタＳＴ３のドレインに接続されている。ソース側選択トランジスタＳＴ３のソースはソース線ＳＬに接続されている。ソース線ＳＬは、ブロックＢＬＫに含まれる複数のソース側選択トランジスタＳＴ２のソースのそれぞれに対して共通接続されている。このように、複数のメモリストリングＭＳは、それぞれのソース側選択トランジスタＳＴ２及びソース側選択トランジスタＳＴ３を介して互いに同じソース線ＳＬに共通接続されている。
【0044】
ブロックＢＬＫに含まれるそれぞれのソース側選択トランジスタＳＴ２のゲートは、互いに同じゲート線ＳＧＳに共通接続されている。同様に、ブロックＢＬＫに含まれるそれぞれのソース側選択トランジスタＳＴ３のゲートは、互いに同じゲート線ＳＧＳＢに共通接続されている。
【0045】
同一のブロックＢＬＫ内に設けられるメモリセルトランジスタＭＴ０のゲートは、ワード線ＷＬ０に共通接続されている。また、同一のブロックＢＬＫ内に設けられるメモリセルトランジスタＭＴ１のゲートは、ワード線ＷＬ１に共通接続されている。その他のメモリセルトランジスタＭＴも同様である。つまり、メモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれに対応して設けられたワード線ＷＬ（ＷＬ０～ＷＬ７のいずれか）に共通接続されている。
【0046】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は例えばセルユニットＣＵと称される。１つのセルユニットＣＵの各メモリセルトランジスタＭＴに記憶される１ビットのデータの集合は「ページ」と称される。本実施形態では、それぞれのメモリセルトランジスタＭＴに１ビットのデータが記憶される。このため、それぞれのセルユニットＣＵには１ページ分のデータが記憶される。このような態様に代えて、それぞれのセルユニットＣＵに複数ページ分のデータが記憶されていてもよい。
【0047】
１．４ メモリセルアレイの構造
図４は、メモリセルアレイ１１０の断面構造の一例であり、１つのブロックＢＬＫに対応する構造体を抽出して示している。
図４の断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の一部の構成要素が適宜省略されている。また、図４に示されるｘ方向は、ビット線ＢＬの延伸方向に対応している。ｙ方向は、ワード線ＷＬの延伸方向に対応している。ｚ方向は、半導体記憶装置２が形成される半導体基板３００の表面に対し垂直な方向に対応している。
図４は、メモリセルアレイ１１０の断面構造の一例であり、１つのブロックＢＬＫに対応する構造体を抽出して示している。
図４の断面図では、図を見易くするために、絶縁層（層間絶縁膜）、配線、コンタクト等の一部の構成要素が適宜省略されている。また、図４に示されるｘ方向は、ビット線ＢＬの延伸方向に対応している。ｙ方向は、ワード線ＷＬの延伸方向に対応している。ｚ方向は、半導体記憶装置２が形成される半導体基板３００の表面に対し垂直な方向に対応している。
【0048】
図４に示されるように、半導体基板３００のうちメモリセルアレイ１１０が形成される領域には、例えばＰ型ウェル領域３２０、絶縁体層３２１、４層の導電体層３２２、８層の導電体層３２３、４層の導電体層３２４、複数のメモリピラーＭＰ、導電体層３２５，３２６，３２８、並びにコンタクト３２７，３２９が含まれている。なお、それぞれの導電体層の間には不図示の絶縁層が形成されている。
【0049】
Ｐ型ウェル領域３２０は半導体基板３００の表面近傍に設けられている。Ｐ型ウェル領域３２０はソース線ＳＬとして用いられる。Ｐ型ウェル領域３２０は、互いに離れて配置されたｎ＋不純物拡散領域ＮＰ及びｐ＋不純物拡散領域ＰＰを含んでいる。ｎ＋不純物拡散領域ＮＰ及びｐ＋不純物拡散領域ＰＰの各々はＰ型ウェル領域３２０の表面近傍に設けられている。
【0050】
Ｐ型ウェル領域３２０上には絶縁体層３２１が設けられている。絶縁体層３２１上には、互いに離れて積層された４層の導電体層３２２が設けられている。最上層の導電体層３２２の上方には、互いに離れて積層された８層の導電体層３２３が設けられている。導電体層３２３の上方には、互いに離れて積層された４層の導電体層３２４が設けられている。最上層の導電体層３２４の上方には導電体層３２５が設けられている。
【0051】
それぞれの導電体層３２２は、ｘｙ平面に沿って広がった構造を有する。導電体層３２２のうち最も下方側に設けられたものはゲート線ＳＧＳＢとして使用される。その上方に設けられた３つの導電体層３２２はゲート線ＳＧＳとして使用される。図４では、ソース側選択トランジスタＳＴ２が３つと、ソース側選択トランジスタＳＴ３が１つ設けられた構成となっている。導電体層３２２は、ソース側選択トランジスタＳＴ２及びソース側選択トランジスタＳＴ３の総数と同じ数だけ設けられている。
【0052】
導電体層３２３は、ｘｙ平面に沿って広がった構造を有する。８層の導電体層３２３は、下層から順にワード線ＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬ７としてそれぞれ使用される。
導電体層３２４は、ｙ方向に沿って延伸した構造を有する。導電体層３２４は選択ゲート線ＳＧＤとして使用される。図４の例では、ドレイン側選択トランジスタＳＴ１が３つ設けられた構成となっている。導電体層３２４は、ドレイン側選択トランジスタＳＴ１の総数と同じ数だけ設けられている。
導電体層３２４は、ｙ方向に沿って延伸した構造を有する。導電体層３２４は選択ゲート線ＳＧＤとして使用される。図４の例では、ドレイン側選択トランジスタＳＴ１が３つ設けられた構成となっている。導電体層３２４は、ドレイン側選択トランジスタＳＴ１の総数と同じ数だけ設けられている。
【0053】
導電体層３２５は、ｘ方向に延伸した構造を有する。導電体層３２５はビット線ＢＬとして使用される。複数の導電体層３２５はｙ方向に沿って並ぶように配置されている。
メモリピラーＭＰは、それぞれが１つのメモリストリングＭＳに対応するものである。メモリピラーＭＰは、ｘ方向及びｙ方向のそれぞれに沿って並ぶように配置されている。図４に示されるように、ｘ方向に沿って並ぶそれぞれのメモリピラーＭＰは同一の導電体層３２５（つまりビット線ＢＬ）に接続されている。
メモリピラーＭＰは、それぞれが１つのメモリストリングＭＳに対応するものである。メモリピラーＭＰは、ｘ方向及びｙ方向のそれぞれに沿って並ぶように配置されている。図４に示されるように、ｘ方向に沿って並ぶそれぞれのメモリピラーＭＰは同一の導電体層３２５（つまりビット線ＢＬ）に接続されている。
【0054】
ｙ方向に沿って並ぶそれぞれのメモリピラーＭＰは、互いに別の導電体層３２５（つまりビット線ＢＬ）に接続されている。図４に示されるように、ｙ方向に沿って並ぶこれら一群のメモリピラーＭＰは同一のストリングユニットＳＵに属している。
それぞれのメモリピラーＭＰは、絶縁体層３２１、４層の導電体層３２２、８層の導電体層３２３、及び４層の導電体層３２４をそれぞれ貫通している。メモリピラーＭＰのうち、上記の各導電体層と交差する部分は、いずれもトランジスタを構成している。これら複数のトランジスタのうち、導電体層３２２と交差している部分にあるものは、ソース側選択トランジスタＳＴ２，ＳＴ３として機能する。複数のトランジスタのうち導電体層３２３と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、導電体層３２４と交差している部分にあるものはドレイン側選択トランジスタＳＴ１として機能する。
それぞれのメモリピラーＭＰは、絶縁体層３２１、４層の導電体層３２２、８層の導電体層３２３、及び４層の導電体層３２４をそれぞれ貫通している。メモリピラーＭＰのうち、上記の各導電体層と交差する部分は、いずれもトランジスタを構成している。これら複数のトランジスタのうち、導電体層３２２と交差している部分にあるものは、ソース側選択トランジスタＳＴ２，ＳＴ３として機能する。複数のトランジスタのうち導電体層３２３と交差している部分にあるものはメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）として機能する。複数のトランジスタのうち、導電体層３２４と交差している部分にあるものはドレイン側選択トランジスタＳＴ１として機能する。
【0055】
それぞれのメモリピラーＭＰは、半導体膜３３０及び強誘電体膜３３１を含んでいる。半導体膜３３０は、例えば、ｚ方向に沿って延伸した柱状に形成されている。強誘電体膜３３１は強誘電体材料からなる膜であって、半導体膜３３０の外周面を覆うように形成されている。
【0056】
図５は、図４のＶ－Ｖ線に沿った断面構造を示したものであり、導電体層３２３を含む層におけるメモリピラーＭＰの断面構造の一例を示している。
図５に示されるように、導電体層３２３を含む層において、半導体膜３３０は例えばメモリピラーＭＰの中央部に設けられている。強誘電体膜３３１は半導体膜３３０の外周面を全周に亘り覆っている。ワード線ＷＬとして機能する導電体層３２３は強誘電体膜３３１の外周面を全周に亘り覆っている。なお、半導体膜３３０の内部には絶縁体膜が埋め込まれても良い。
図５に示されるように、導電体層３２３を含む層において、半導体膜３３０は例えばメモリピラーＭＰの中央部に設けられている。強誘電体膜３３１は半導体膜３３０の外周面を全周に亘り覆っている。ワード線ＷＬとして機能する導電体層３２３は強誘電体膜３３１の外周面を全周に亘り覆っている。なお、半導体膜３３０の内部には絶縁体膜が埋め込まれても良い。
【0057】
図４に示されるように、メモリピラーＭＰが有する半導体膜３３０の下端は、Ｐ型ウェル領域３２０に接触している。半導体膜３３０の上部は、導電体層３２５に接触している。なお、半導体膜３３０の上部と導電体層３２５との間はコンタクトや配線等を介して電気的に接続されていても良い。
【0058】
半導体膜３３０は例えばノンドープのポリシリコンにより形成されている。半導体膜３３０は、メモリストリングＭＳのチャネルとして機能する部分である。強誘電体膜３３１は例えばハフニウム（ＨｆＯ２）のような強誘電体材料により形成されている。強誘電体膜３３１はトランジスタのブロック絶縁膜として機能する。強誘電体膜３３１は、導電体層３２３（つまりワード線ＷＬ）に印加される電圧の大きさに応じて、自発分極の向きや大きさを変化させる。このような分極反転を利用することでメモリセルトランジスタＭＴにおいてデータが記憶される。
【0059】
導電体層３２６は、例えば最上層の導電体層３２４と導電体層３２５との間の配線層に配置され、ＣＥＬＳＲＣとして使用される。ＣＥＬＳＲＣは、Ｐ型ウェル領域３２０の電位を変化させるための配線として用いられる。導電体層３２６はコンタクト３２７を介してｎ＋不純物拡散領域ＮＰに電気的に接続される。
【0060】
導電体層３２８は、例えば最上層の導電体層３２４と導電体層３２５との間の配線層に配置され、ＣＰＷＥＬＬとして使用される。ＣＰＷＥＬＬは、Ｐ型ウェル領域３２０の電位を変化させるための配線として用いられる。導電体層３２８はコンタクト３２９を介してｐ＋不純物拡散領域ＰＰに電気的に接続される。
【0061】
最下層の導電体層３２２及び絶縁体層３２１はｎ＋不純物拡散領域ＮＰの近傍まで伸びるように形成されている。これにより、ソース側選択トランジスタＳＴ３がオン状態とされた場合に、メモリセルトランジスタＭＴ０及びｎ＋不純物拡散領域ＮＰとの間が、Ｐ型ウェル領域３２０の表面近傍に形成されたチャネルによって電気的に接続される。
【0062】
１．５ センスアンプの構成
図６は、センスアンプ１２０の構成例を示したものである。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含んでいる。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が示されている。
図６は、センスアンプ１２０の構成例を示したものである。センスアンプ１２０は、複数のビット線ＢＬのそれぞれに関連付けられた複数のセンスアンプユニットＳＡＵを含んでいる。図６には、これらのうちの１つのセンスアンプユニットＳＡＵの詳細な回路構成が示されている。
【0063】
図６に示されるように、センスアンプユニットＳＡＵは、センスアンプ部ＳＡと、ラッチ回路ＳＤＬ，ＸＤＬとを含んでいる。センスアンプ部ＳＡ、ラッチ回路ＳＤＬ，ＸＤＬは、互いにデータを送受信可能なように、バスＬＢＵＳによって接続されている。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが「０」及び「１」のいずれであるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
センスアンプ部ＳＡは、例えば読み出し動作において、対応するビット線ＢＬに読み出されたデータをセンスして、読み出したデータが「０」及び「１」のいずれであるかを判定する。センスアンプ部ＳＡは、例えばｐチャネルＭＯＳトランジスタであるトランジスタＴＲ１と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ２～ＴＲ９と、キャパシタＣ１０とを含んでいる。
【0064】
トランジスタＴＲ１の一端は電源線に接続されており、トランジスタＴＲ１の他端はトランジスタＴＲ２に接続されている。トランジスタＴＲ１のゲートはラッチ回路ＳＤＬ内のノードＩＮＶに接続されている。トランジスタＴＲ２の一端はトランジスタＴＲ１に接続されており、トランジスタＴＲ２の他端はノードＣＯＭに接続されている。トランジスタＴＲ２のゲートには信号ＢＬＸが入力される。トランジスタＴＲ３の一端はノードＣＯＭに接続されており、トランジスタＴＲ３の他端はトランジスタＴＲ４に接続されている。トランジスタＴＲ３のゲートには信号ＢＬＣが入力される。トランジスタＴＲ４は高耐圧のＭＯＳトランジスタである。トランジスタＴＲ４の一端はトランジスタＴＲ３に接続されている。トランジスタＴＲ４の他端は、対応するビット線ＢＬに接続されている。トランジスタＴＲ４のゲートには信号ＢＬＳが入力される。
【0065】
トランジスタＴＲ５の一端はノードＣＯＭに接続されており、トランジスタＴＲ５の他端はノードＳＲＣに接続されている。トランジスタＴＲ５のゲートはノードＩＮＶに接続されている。トランジスタＴＲ６の一端は、トランジスタＴＲ１とトランジスタＴＲ２との間に接続されており、トランジスタＴＲ６の他端はノードＳＥＮに接続されている。トランジスタＴＲ６のゲートには信号ＨＬＬが入力される。トランジスタＴＲ７の一端はノードＳＥＮに接続されており、トランジスタＴＲ７の他端はノードＣＯＭに接続されている。トランジスタＴＲ７のゲートには信号ＸＸＬが入力される。
【0066】
トランジスタＴＲ８の一端は接地されており、トランジスタＴＲ８の他端はトランジスタＴＲ９に接続されている。トランジスタＴＲ８のゲートはノードＳＥＮに接続されている。トランジスタＴＲ９の一端はトランジスタＴＲ８に接続されており、トランジスタＴＲ９の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ９のゲートには信号ＳＴＢが入力される。キャパシタＣ１０の一端はノードＳＥＮに接続されている。キャパシタＣ１０の他端にはクロックＣＬＫが入力される。
【0067】
信号ＢＬＸ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＸＸＬ，ＳＴＢは例えばシーケンサ４１によって生成される。また、トランジスタＴＲ１の一端に接続された電源線には、例えば半導体記憶装置２の内部電源電圧であるＶｄｄが印加され、ノードＳＲＣには、例えば半導体記憶装置２の接地電圧であるＶｓｓが印加される。内部電源電圧Ｖｄｄは例えば１．５Ｖであり、接地電圧Ｖｓｓは例えば０Ｖである。
【0068】
ラッチ回路ＳＤＬ，ＸＤＬは、読み出しデータを一時的に保持する。ラッチ回路ＸＤＬは入出力回路２１に接続され、センスアンプユニットＳＡＵと入出力回路２１との間のデータの入出力に使用される。
ラッチ回路ＳＤＬは例えばインバータＩＶ１１，ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３，ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１４の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えばノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＸＤＬの回路構成は例えばラッチ回路ＳＤＬの回路構成と同様であるため、説明を省略する。
ラッチ回路ＳＤＬは例えばインバータＩＶ１１，ＩＶ１２と、ｎチャネルＭＯＳトランジスタであるトランジスタＴＲ１３，ＴＲ１４とを含んでいる。インバータＩＶ１１の入力ノードはノードＬＡＴに接続されている。インバータＩＶ１１の出力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の入力ノードはノードＩＮＶに接続されている。インバータＩＶ１２の出力ノードはノードＬＡＴに接続されている。トランジスタＴＲ１３の一端はノードＩＮＶに接続されており、トランジスタＴＲ１３の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１３のゲートには信号ＳＴＩが入力される。トランジスタＴＲ１４の一端はノードＬＡＴに接続されており、トランジスタＴＲ１４の他端はバスＬＢＵＳに接続されている。トランジスタＴＲ１４のゲートには信号ＳＴＬが入力される。例えばノードＬＡＴにおいて保持されるデータがラッチ回路ＳＤＬに保持されるデータに相当する。また、ノードＩＮＶにおいて保持されるデータは、ノードＬＡＴに保持されるデータの反転データに相当する。ラッチ回路ＸＤＬの回路構成は例えばラッチ回路ＳＤＬの回路構成と同様であるため、説明を省略する。
【0069】
１．６ メモリセルトランジスタの構成
本実施形態に係る半導体記憶装置２では、メモリセルトランジスタＭＴが、強誘電体膜３３１の自発分極によりデータを記憶する、いわゆる強誘電体トランジスタ（Ferroelectric FET : FeFET）である。
本実施形態に係る半導体記憶装置２では、メモリセルトランジスタＭＴが、強誘電体膜３３１の自発分極によりデータを記憶する、いわゆる強誘電体トランジスタ（Ferroelectric FET : FeFET）である。
【0070】
メモリセルトランジスタＭＴの特性について、図７及び図８を参照しながら説明する。図７は、メモリセルトランジスタＭＴにおける印加電圧と分極率との関係を示す図である。図７の横軸に示されるＶＧは、メモリセルトランジスタＭＴのチャネル（半導体膜３３０）とワード線ＷＬ（導電体層３２３）との間に印加される電圧である。図７の縦軸は、強誘電体膜３３１の分極率である。図８は、メモリセルトランジスタＭＴの状態、具体的には強誘電体膜３３１の自発分極の状態等を模式的に示す断面図である。
【0071】
図７のＰ１に示される状態においては、メモリセルトランジスタＭＴへの印加電圧が０Ｖとなっており、強誘電体膜３３１は正方向に自発分極している。図８（Ａ）には、このＰ１のときにおけるメモリセルトランジスタＭＴの状態が示されている。当該状態においては、強誘電体膜３３１のうち半導体膜３３０側の面に正電荷が誘起されている。半導体膜３３０のうち強誘電体膜３３１側の面では、強誘電体膜３３１からの電界によって、符号「３３０Ａ」で示されるようにチャネルが繋がった状態となっている。これにより、メモリセルトランジスタＭＴはオン状態となっている。
【0072】
Ｐ１に示される状態から、印加電圧を負側に増加させると（つまり、ワード線ＷＬの電位を低くすると）、強誘電体膜３３１の分極率は、図７のヒステリシスに沿って矢印ＡＲ１１の方向に変化する。印加電圧がＶ１になると、分極反転が生じて、強誘電体膜３３１の分極率は負方向に反転した状態となる。その後、分極率の絶対値が最大点となる電圧値を通過した後、印加電圧を正側に変化させると（つまり、ワード線ＷＬの電位を高くすると）、強誘電体膜３３１の分極率の絶対値は、図７のヒステリシスに沿って矢印ＡＲ１２の方向にやや減少する。印加電圧が０Ｖになると、Ｐ２に示される状態となり、外部からの電圧が０Ｖの状態でもＰ２の分極状態を保持する。
【0073】
Ｐ２に示される状態においては、メモリセルトランジスタＭＴへの印加電圧が０Ｖとなっており、強誘電体膜３３１は負方向に自発分極している。つまり、前述したようにＰ１に示される状態から分極反転が生じている。図８（Ｂ）には、このＰ２のときにおけるメモリセルトランジスタＭＴの状態が示されている。当該状態においては、強誘電体膜３３１のうち半導体膜３３０側の面に負電荷が誘起されている。半導体膜３３０のうち強誘電体膜３３１側の面では、強誘電体膜３３１からの電界によって、チャネルが切断された状態となっている。これにより、メモリセルトランジスタＭＴはオフ状態となっている。
【0074】
Ｐ２に示される状態から、印加電圧を正側に増加させると（つまり、ワード線ＷＬの電位を更に高くすると）、強誘電体膜３３１の分極率は、図７のヒステリシスに沿って矢印ＡＲ２１の方向に変化する。印加電圧がＶ２になると、再度分極反転が生じて、強誘電体膜３３１の分極率は正方向に反転した状態となる。その後、分極率の絶対値が最大点となる電圧値を通過した後、印加電圧を負側に変化させると（つまり、ワード線ＷＬの電位を低くすると）、強誘電体膜３３１の分極率の絶対値は、図７のヒステリシスに沿って矢印ＡＲ２２の方向にやや減少する。印加電圧が０Ｖになると、Ｐ１に示される状態に戻り、外部からの電圧が０Ｖの状態でもＰ１の分極状態を保持する。
【0075】
以上のように、メモリセルトランジスタＭＴは、ワード線ＷＬを介した印加電圧を変化させることで、強誘電体膜３３１が図８（Ａ）のように正方向に自発分極している状態と、図８（Ｂ）のように負方向に自発分極している状態とを交互に切り換えることが可能となっている。
【0076】
図８（Ａ）のように、強誘電体膜３３１が正方向に自発分極している状態においては、印加電圧を負方向に変化させると（つまり、ワード線ＷＬの電位を低くすると）、その途中においてチャネルが切断された状態となり、メモリセルトランジスタＭＴはオフ状態となる。つまり、強誘電体膜３３１が正方向に自発分極している状態においては、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは負値となっている。
【0077】
一方、図８（Ｂ）のように、強誘電体膜３３１が負方向に自発分極している状態においては、印加電圧を正方向に変化させると（つまり、ワード線ＷＬの電位を高くすると）、その途中においてチャネルが繋がった状態となり、メモリセルトランジスタＭＴはオン状態となる。つまり、強誘電体膜３３１が正方向に自発分極している状態においては、メモリセルトランジスタＭＴの閾値電圧は正値となっている。
【0078】
以上のように、本実施形態におけるメモリセルトランジスタＭＴは、ワード線ＷＬとチャネルとの間における印加電圧に応じて自発分極の方向が変化し、それに応じて閾値電圧も変化する構成となっている。具体的には、メモリセルトランジスタＭＴは、そのチャネルの電位よりもワード線ＷＬの電位の方が分極反転を生じさせる電圧を超えて高くなるような電圧が印加されると、閾値電圧が低下し、そのチャネルの電位よりもワード線ＷＬの電位の方が分極反転を生じさせる電圧を超えて低くなるような電圧が印加されると、閾値電圧が上昇するような構成となっている。
【0079】
図９（Ａ）は、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈ（横軸）と、メモリセルトランジスタＭＴの存在確率（縦軸）との対応関係を表したものである。メモリセルトランジスタＭＴの記憶方式としてＳＬＣ（Single Level Cell）方式が採用されている場合、複数のメモリセルトランジスタＭＴの閾値電圧は、図９（Ａ）に示されるような２つの分布を形成する。この２つの閾値電圧分布（書き込みレベル）のことを、閾値電圧の低い方から順にＰｒレベル、及びＥｒレベルと称する。
【0080】
Ｐｒレベルは、強誘電体膜３３１が図８（Ａ）のように正方向に自発分極している状態における閾値電圧Ｖｔｈの分布である。Ｐｒレベルはデータが書き込まれた状態であり、例えば「０」のデータが割り当てられる。
Ｅｒレベルは、強誘電体膜３３１が図８（Ｂ）のように負方向に自発分極している状態における閾値電圧Ｖｔｈの分布である。Ｅｒレベルはデータが消去された状態であり、例えば「１」のデータが割り当てられる。消去動作が行われると、メモリセルトランジスタＭＴの閾値電圧分布はＰｒレベルからＥｒレベルへと変化する。
Ｅｒレベルは、強誘電体膜３３１が図８（Ｂ）のように負方向に自発分極している状態における閾値電圧Ｖｔｈの分布である。Ｅｒレベルはデータが消去された状態であり、例えば「１」のデータが割り当てられる。消去動作が行われると、メモリセルトランジスタＭＴの閾値電圧分布はＰｒレベルからＥｒレベルへと変化する。
【0081】
１．７ 書き込み動作
本実施形態の半導体記憶装置２では、図３に示される複数のビット線ＢＬ０～ＢＬ（ｍ－１）のうち、ビット線ＢＬ０，ＢＬ２，ＢＬ４，・・・を偶数ビット線とし、ビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・を奇数ビット線とするとき、読み出し動作及び書き込み動作が偶数ビット線と奇数ビット線とで分けて実行される。以下では、ビット線ＢＬ２，ＢＬ４に対応したメモリセルトランジスタＭＴに対して書き込みを行う場合を例に挙げて説明する。
本実施形態の半導体記憶装置２では、図３に示される複数のビット線ＢＬ０～ＢＬ（ｍ－１）のうち、ビット線ＢＬ０，ＢＬ２，ＢＬ４，・・・を偶数ビット線とし、ビット線ＢＬ１，ＢＬ３，ＢＬ５，・・・を奇数ビット線とするとき、読み出し動作及び書き込み動作が偶数ビット線と奇数ビット線とで分けて実行される。以下では、ビット線ＢＬ２，ＢＬ４に対応したメモリセルトランジスタＭＴに対して書き込みを行う場合を例に挙げて説明する。
【0082】
図１０及び図１２～１６は、ビット線ＢＬ２に対応したメモリストリングＭＳ１１，ＭＳ１２を簡略化して示したものである。図１１は、ビット線ＢＬ４に対応したメモリストリングＭＳ２１，ＭＳ２２を簡略化して示したものである。図１０～図１６では、トランジスタＳＴ１，ＳＴ２，ＳＴ３のうち、オフ状態であるものに、ばつ印が付されている。また、図１０～図１６において矩形の枠で囲まれて示される「Ｖｓｓ」、「Ｖｓｇｄ」、「Ｖｐａｓｓ」、「Ｖｐｇｍ」等の文字は各部の電圧を表している。図１０～図１６には、書き込み動作が行われる際の各部の電圧が示されている。各部の電圧を図１０～図１６に示されるように調整する処理は、シーケンサ４１によりセンスアンプ１２０、ロウデコーダ１３０、及び電圧生成回路４３等が制御されることで実現される。
【0083】
本実施形態における書き込み動作は、特定のページを対象として選択的に行われる。図１０～図１６においては、書き込み対象のメモリセルトランジスタＭＴが一点鎖線で囲われて示されている。すなわち、図１０～図１６では、ストリングユニットＳＵ０が書き込み動作の対象として選択され、且つストリングユニットＳＵ１が書き込み動作の対象として選択されていない場合が例示されている。
【0084】
以下では、書き込み動作の対象として選択されているストリングユニットＳＵ０を「選択ストリングユニットＳＵ０」と称し、書き込み動作の対象として選択されていないストリングユニットＳＵ１を「非選択ストリングユニットＳＵ１」と称する。また、選択ストリングユニットＳＵ０において、書き込み対象となっているメモリセルトランジスタＭＴを「選択メモリセルトランジスタｓＭＴ」と称し、選択メモリセルトランジスタｓＭＴに接続されているワード線ＷＬを「選択ワード線ｓＷＬ」とも称する。本実施形態では、選択ワード線ｓＷＬが第１ワード線に相当する。また、選択ストリングユニットＳＵ０において、選択メモリセルトランジスタｓＭＴ以外のメモリセルトランジスタを「非選択メモリセルトランジスタｕＭＴ」と称し、非選択メモリセルトランジスタｕＭＴに接続されているワード線ＷＬを「非選択ワード線ｕＷＬ」とも称する。本実施形態では、選択メモリセルトランジスタｓＭＴが第１メモリセルトランジスタに相当する。
【0085】
なお、選択メモリセルトランジスタｓＭＴには、図１０～図１６に示されるものの他、ストリングユニットＳＵ０に属する他のメモリストリングＭＳのメモリセルトランジスタＭＴも含まれる。
図１７は、このような書き込み動作が行われる際のメモリセルアレイ１１０の各部の電圧の推移を示すタイミングチャートである。図１７において、「ＳＧＤ０」はゲート線ＳＧＤ０の電圧の推移を示し、「ＳＧＤ１」はゲート線ＳＧＤ１の電圧の推移を示す。「ｓＷＬ」は選択ワード線ｓＷＬの電圧の推移を示し、「ｕＷＬ」は非選択ワード線ｕＷＬの電圧の推移を示す。「ＳＧＳ，ＳＧＳＢ」はゲート線ＳＧＳ，ＳＧＳＢの電圧の推移を示し、「ＳＥＮ」はセンスアンプ部ＳＡのノードＳＥＮの電圧の推移を示す。「ＢＬ２」はビット線ＢＬ２の電圧の推移を示し、「ＢＬ４」はビット線ＢＬ４の電圧の推移を示す。「ＢＬ１，ＢＬ３，ＢＬ５」はビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧の推移を示し、「ＳＬ」はソース線ＳＬの電圧の推移を示す。
図１７は、このような書き込み動作が行われる際のメモリセルアレイ１１０の各部の電圧の推移を示すタイミングチャートである。図１７において、「ＳＧＤ０」はゲート線ＳＧＤ０の電圧の推移を示し、「ＳＧＤ１」はゲート線ＳＧＤ１の電圧の推移を示す。「ｓＷＬ」は選択ワード線ｓＷＬの電圧の推移を示し、「ｕＷＬ」は非選択ワード線ｕＷＬの電圧の推移を示す。「ＳＧＳ，ＳＧＳＢ」はゲート線ＳＧＳ，ＳＧＳＢの電圧の推移を示し、「ＳＥＮ」はセンスアンプ部ＳＡのノードＳＥＮの電圧の推移を示す。「ＢＬ２」はビット線ＢＬ２の電圧の推移を示し、「ＢＬ４」はビット線ＢＬ４の電圧の推移を示す。「ＢＬ１，ＢＬ３，ＢＬ５」はビット線ＢＬ１，ＢＬ３，ＢＬ５の電圧の推移を示し、「ＳＬ」はソース線ＳＬの電圧の推移を示す。
【0086】
図１８（Ａ）～（Ｅ）は、上記の書き込み動作が行われる際のセンスアンプ１２０の各信号ＢＬＣ，ＢＬＸ，ＨＬＬ，ＸＸＬ，ＳＴＢのそれぞれの推移を示すタイミングチャートである。
図１７及び図１８に示されるように、本実施形態の書き込み動作では、第１プログラム動作、及び第２プログラム動作が順に行われる。第１プログラム動作は、メモリセルアレイ１１０へのデータの書き込みを行うための動作である。本実施形態では、第１プログラム動作が第１パルス印加動作に相当する。第２プログラム動作は、第１プログラム動作でデータの書き込みを十分に行うことができていない場合に、データの書き込みを再度行うための動作である。第２プログラム動作は繰り返し行ってもよい。
図１７及び図１８に示されるように、本実施形態の書き込み動作では、第１プログラム動作、及び第２プログラム動作が順に行われる。第１プログラム動作は、メモリセルアレイ１１０へのデータの書き込みを行うための動作である。本実施形態では、第１プログラム動作が第１パルス印加動作に相当する。第２プログラム動作は、第１プログラム動作でデータの書き込みを十分に行うことができていない場合に、データの書き込みを再度行うための動作である。第２プログラム動作は繰り返し行ってもよい。
【0087】
１．７．１ 第１プログラム動作
図１７及び図１８では、書き込み動作が開始される時刻が、換言すれば第１プログラム動作が開始される時刻が「ｔ１０」で示されている。図１７に示されるように、時刻ｔ１０よりも前の時点では、メモリセルアレイ１１０の各部には接地電圧Ｖｓｓが印加されている。また、図１８に示されるように、センスアンプ１２０の各信号はローレベルに設定されている。
図１７及び図１８では、書き込み動作が開始される時刻が、換言すれば第１プログラム動作が開始される時刻が「ｔ１０」で示されている。図１７に示されるように、時刻ｔ１０よりも前の時点では、メモリセルアレイ１１０の各部には接地電圧Ｖｓｓが印加されている。また、図１８に示されるように、センスアンプ１２０の各信号はローレベルに設定されている。
【0088】
時刻ｔ１０で第１プログラム動作が開始されると、図２に示される入出力回路２１からセンスアンプ１２０に書き込みデータが転送される。これにより、図６に示されるセンスアンプ１２０のラッチ回路ＳＤＬに「１」のデータ又は「０」のデータが保持される。ラッチ回路ＳＤＬに「０」のデータが保持されている場合、ノードＬＡＴはローレベルに設定されるとともに、ノードＩＮＶはハイレベルに設定される。したがって、トランジスタＴＲ１がオフ状態となり、トランジスタＴＲ５がオン状態になる。一方、ラッチ回路ＳＤＬに「１」のデータが保持されている場合、ノードＬＡＴはハイレベルに設定されるとともに、ノードＩＮＶはローレベルに設定される。したがって、トランジスタＴＲ１がオン状態になり、トランジスタＴＲ５がオフ状態になる。
【0089】
図１８（Ａ），（Ｂ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されると、信号ＢＬＣ，ＢＬＸがハイレベルに設定される。そのため、図６に示されるトランジスタＴＲ２，ＴＲ３がオン状態になる。このとき、ラッチ回路ＳＤＬに「０」のデータが保持されている場合には、上記の通りトランジスタＴＲ１がオフ状態となり、且つトランジスタＴＲ５がオン状態となるため、トランジスタＴＲ４がオン状態になることにより、ノードＳＲＣに印加されている電圧、すなわち接地電圧Ｖｓｓがビット線ＢＬに印加される。したがって、例えばビット線ＢＬ２に対応した選択メモリセルトランジスタｓＭＴに「０」のデータを書き込む際には、図１０及び図１７（Ｇ）に示されるようにビット線ＢＬ２に接地電圧Ｖｓｓが印加される。本実施形態では、第１プログラム動作においてビット線ＢＬ２に印加される接地電圧Ｖｓｓが第２電圧に相当する。
【0090】
一方、図６に示されるラッチ回路ＳＤＬに「１」のデータが保持されている場合には、上記の通りトランジスタＴＲ１がオン状態となり、且つトランジスタＴＲ５がオフ状態となるため、トランジスタＴＲ４がオン状態になることにより、内部電源電圧Ｖｄｄがビット線ＢＬに印加される。したがって、例えばビット線ＢＬ４に対応した選択メモリセルトランジスタｓＭＴに「１」のデータを書き込む際には、図１１及び図１７（Ｈ）に示されるようにビット線ＢＬ４に内部電源電圧Ｖｄｄが印加される。
【0091】
図１７（Ｅ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されたとき、ゲート線ＳＧＳ，ＳＧＳＢは、接地電圧Ｖｓｓが印加された状態に維持される。これにより、図１０及び図１１に示されるように、選択ストリングユニットＳＵ０及び非選択ストリングユニットＳＵ１のそれぞれのソース側選択トランジスタＳＴ２，ＳＴ３はオフ状態のまま維持される。
【0092】
一方、図１７（Ａ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されると、選択ストリングユニットＳＵ０のゲート線ＳＧＤ０の電圧は電圧Ｖｓｇｄに引き上げられる。電圧Ｖｓｇｄは、ビット線ＢＬに接地電圧Ｖｓｓが印加されている場合にドレイン側選択トランジスタＳＴ１をオンさせることができ、ビット線ＢＬに内部電源電圧Ｖｄｄが印加されている場合にドレイン側選択トランジスタＳＴ１をオフさせることが可能な電圧であり、例えば１．５Ｖである。これにより、図１０に示されるように、ビット線ＢＬ２に対応した選択ストリングユニットＳＵ０のドレイン側選択トランジスタＳＴ１はオン状態になる。これに対して、図１１に示されるように、ビット線ＢＬ４に対応した選択ストリングユニットＳＵ０のドレイン側選択トランジスタＳＴ１はオフ状態になる。結果的に、選択ストリングユニットＳＵ０のメモリストリングＭＳ２１のチャネルはフローティング状態になる。
【0093】
また、図１７（Ｂ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されたとき、非選択ストリングユニットＳＵ１のゲート線ＳＧＤ１は、接地電圧Ｖｓｓが印加されたままの状態に維持される。これにより、図１０及び図１１に示されるように、非選択ストリングユニットＳＵ１のドレイン側選択トランジスタＳＴ１はオフ状態のまま維持されるため、非選択ストリングユニットＳＵ１のメモリストリングＭＳ１２，ＭＳ２２のそれぞれのチャネルはフローティング状態になる。
【0094】
図１７（Ｃ），（Ｄ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されると、選択ワード線ｓＷＬ及び非選択ワード線ｕＷＬのそれぞれの電圧がパス電圧Ｖｐａｓｓに引き上げられる。パス電圧Ｖｐａｓｓは、図９（Ａ）に示されるような値に設定、具体的にはメモリセルトランジスタＭＴをオンさせる程度に高く、且つ書き込みがなされない程度に低い電圧であり、例えば３Ｖに設定される。パス電圧Ｖｐａｓｓは、図９（Ａ）に示されるように、メモリセルトランジスタＭＴのＥｒレベルにおける最大の閾値電圧よりも高い電圧に設定されている。したがって、パス電圧ＶｐａｓｓがメモリセルトランジスタＭＴのゲートに印加された場合、そのメモリセルトランジスタＭＴは、記憶されているデータに依らずにオン状態になる。
【0095】
選択ワード線ｓＷＬ及び非選択ワード線ｕＷＬにパス電圧Ｖｐａｓｓが印加されると、選択ストリングユニットＳＵ０のメモリストリングＭＳ１１では、書き込みがなされない程度に選択メモリセルトランジスタｓＭＴ及び非選択メモリセルトランジスタｕＭＴがオン状態になる。そのため、図１０に示されるように、選択ストリングユニットＳＵ０のメモリストリングＭＳ１１のチャネルには、オン状態になっているドレイン側選択トランジスタＳＴ１を通じてビット線ＢＬ２から接地電圧Ｖｓｓが印加される。
【0096】
続いて、図１７（Ｃ）に示されるように、時刻ｔ１１で選択ワード線ｓＷＬの電圧がプログラム電圧Ｖｐｇｍに更に引き上げられる。プログラム電圧Ｖｐｇｍは、メモリセルトランジスタＭＴをオンさせ、且つメモリセルトランジスタＭＴへの書き込みがなされる程度の高電圧であり、例えば６Ｖに設定される。本実施形態では、第１プログラム動作において選択ワード線ｓＷＬに印加されるプログラム電圧Ｖｐｇｍが第１電圧に相当する。選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加されると、選択ストリングユニットＳＵ０のメモリストリングＭＳ１１に設けられる選択メモリセルトランジスタｓＭＴの強誘電体膜３３１は、メモリストリングＭＳ１１のチャネルに印加された接地電圧Ｖｓｓと、選択ワード線ｓＷＬに印加されたプログラム電圧Ｖｐｇｍとの電位差に基づいて自発分極する。すなわち、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが、図９（Ａ）に示されるＰｒレベルに低下して、選択メモリセルトランジスタｓＭＴに「０」のデータが書き込まれた状態となる。これに対して、図１１に示されるように、選択ストリングユニットＳＵ０のメモリストリングＭＳ２１のチャネルはフローティング状態であるため、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、メモリストリングＭＳ２１の選択メモリセルトランジスタｓＭＴの強誘電体膜３３１は自発分極しない。すなわち、メモリストリングＭＳ２１の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈは、図９（Ａ）に示されるＥｒレベルに維持されたままとなり、結果として「１」のデータが書き込まれた状態となる。なお、図１０及び図１１に示されるように、非選択ストリングユニットＳＵ１のメモリストリングＭＳ１２，ＭＳ２２のそれぞれのチャネルはフローティング状態であるため、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、選択ワード線ｓＷＬに対応したメモリセルトランジスタＭＴの書き込みは行われない。
【0097】
図１７（Ｃ）に示されるように、時刻ｔ１２で選択ワード線ｓＷＬの電圧がプログラム電圧Ｖｐｇｍから接地電圧Ｖｓｓに引き下げられる。また、図１８（Ａ），（Ｂ）に示されるように、時刻ｔ１２でセンスアンプ１２０の各信号ＢＬＣ，ＢＬＸがローレベルに設定される。以降、センスアンプ１２０の各信号ＢＬＣ，ＢＬＸ，ＨＬＬ，ＸＸＬ，ＳＴＢはローレベルに維持される。したがって、図６に示されるセンスアンプ１２０では、トランジスタＴＲ２，ＴＲ３が共にオフされている状態が維持される。すなわち、ビット線ＢＬ２は、ノードＳＲＣに接続されておらず、且つ内部電源電圧Ｖｄｄが印加されていない状態に維持される。また、図１７（Ｆ）に示されるように、ノードＳＥＮの電圧は接地電圧Ｖｓｓのまま維持される。
【0098】
なお、図１７（Ｉ）に示されるように、時刻ｔ１０で第１プログラム動作が開始されると、ビット線ＢＬ２の両隣に配置されるビット線ＢＬ１，ＢＬ３を含め、奇数ビット線の電圧は内部電源電圧Ｖｄｄに引き上げられたまま、その状態が維持される。これにより、奇数ビット線の電圧の変動が偶数ビット線の電圧に影響を及ぼすことを回避している。本実施形態では、奇数ビット線に印加される内部電源電圧Ｖｄｄが所定電圧に相当する。
【0099】
ところで、このようにして選択ストリングユニットＳＵ０のメモリストリングＭＳ１１に設けられる選択メモリセルトランジスタｓＭＴに「０」のデータを書き込む際には、個体差等により、書き込み動作を行った後の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈには、図９（Ｂ）に示されるようなばらつきが生じる。本実施形態では、書き込み動作を行った後の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが、図９（Ｂ）に示されるベリファイ電圧Ｖｐｖｆｙ未満である場合には選択メモリセルトランジスタｓＭＴの書き込みが完了したと判定する一方、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈがベリファイ電圧Ｖｐｖｆｙ以上である場合には選択メモリセルトランジスタｓＭＴの書き込みが未完了であると判定することとしている。本実施形態では、ベリファイ電圧Ｖｐｖｆｙが、書き込み判定電圧に相当する。
【0100】
また、本実施形態では、上述の通り、第１プログラム動作に続いて、書き込みが未完了である選択メモリセルトランジスタｓＭＴに対してデータの書き込みを再度行う第２プログラム動作が実行される。具体的には、第２プログラム動作は、書き込み後の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが、図９（Ｂ）に示されるベリファイ電圧Ｖｐｖｆｙ以上である場合に、その選択メモリセルトランジスタｓＭＴに対してデータの書き込みを再度行うものである。第２プログラム動作が一回又は複数回行われることにより、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈの分布を、図９（Ａ）に示されるような分布に、すなわちベリファイ電圧Ｖｐｖｆｙ未満となるような分布に遷移させることができる。
【0101】
１．７．２ 第２プログラム動作
図１７に示されるように、第２プログラム動作では、プリチャージ動作、及びパルス印加動作が順に行われる。プリチャージ動作は、データの書き込みを再度行うために必要な電圧をビット線ＢＬに印加するための動作である。パルス印加動作は、ビット線ＢＬに印加された電圧を利用して選択メモリセルトランジスタｓＭＴへのデータの書き込みを再度行うための動作である。本実施形態では、第２プログラム動作のパルス印加動作が第２パルス印加動作に相当する。
図１７に示されるように、第２プログラム動作では、プリチャージ動作、及びパルス印加動作が順に行われる。プリチャージ動作は、データの書き込みを再度行うために必要な電圧をビット線ＢＬに印加するための動作である。パルス印加動作は、ビット線ＢＬに印加された電圧を利用して選択メモリセルトランジスタｓＭＴへのデータの書き込みを再度行うための動作である。本実施形態では、第２プログラム動作のパルス印加動作が第２パルス印加動作に相当する。
【0102】
【0103】
時刻ｔ１３でプリチャージ動作が開始される時点では、図１７（Ｃ）に示されるように、選択ワード線ｓＷＬに接地電圧Ｖｓｓが印加されている。本実施形態では、このプリチャージ動作において選択ワード線ｓＷＬに印加される接地電圧Ｖｓｓが第３電圧に相当する。また、図１７（Ｄ）に示されるように、非選択ワード線ｕＷＬに読み出しパス電圧Ｖｒｅａｄが印加されている。本実施形態では、読み出しパス電圧Ｖｒｅａｄは、例えば３Ｖに設定されており、図９（Ｂ）に示されるようにパス電圧Ｖｐａｓｓと同一の値に設定されている。
【0104】
図１７（Ｊ）に示されるように、時刻ｔ１３でソース線ＳＬの電圧が内部電源電圧Ｖｄｄに引き上げられる。本実施形態では、プリチャージ動作においてソース線ＳＬに印加される内部電源電圧Ｖｄｄが第４電圧に相当する。また、図１７（Ａ）に示されるように時刻ｔ１４で選択ストリングユニットＳＵ０のゲート線ＳＧＤ０の電圧が読み出しパス電圧Ｖｒｅａｄに引き上げられるとともに、図１７（Ｅ）に示されるように時刻ｔ１５でゲート線ＳＧＳ，ＳＧＳＢのそれぞれの電圧も読み出しパス電圧Ｖｒｅａｄに引き上げられる。
【0105】
以上により、図１２に示されるように選択ストリングユニットＳＵ０のメモリストリングＭＳ１１では、ドレイン側選択トランジスタＳＴ１、ソース側選択トランジスタＳＴ２，ＳＴ３、及び複数の非選択メモリセルトランジスタｕＭＴがオン状態になる。このとき、選択メモリセルトランジスタｓＭＴの書き込み状態に応じた電圧がビット線ＢＬ２に印加されて充電される。
【0106】
具体的には、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが図９（Ｂ）に示される領域Ａ１１に属している場合、すなわち選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが接地電圧Ｖｓｓ未満である場合には、メモリストリングＭＳ１１の各部の電圧は図１２に示されるようになる。図１２に示されるように、メモリストリングＭＳ１１のチャネルのうち、選択メモリセルトランジスタｓＭＴよりもソース線ＳＬ側に配置される部分には、ソース線ＳＬからソース側選択トランジスタＳＴ２，ＳＴ３を介して内部電源電圧Ｖｄｄが印加される。したがって、選択メモリセルトランジスタｓＭＴのソースには内部電源電圧Ｖｄｄが印加される。この状態で選択ワード線ｓＷＬに接地電圧Ｖｓｓが印加されているため、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが接地電圧Ｖｓｓ未満であれば、選択メモリセルトランジスタｓＭＴがオン状態になる。このとき、メモリストリングＭＳ１１のチャネルのうち、選択メモリセルトランジスタｓＭＴよりもビット線ＢＬ２側に配置される部分には、図７に示される分極率Ｐ１に応じた電圧、具体的には選択メモリセルトランジスタｓＭＴの閾値電圧の絶対値｜Ｖｔｈ｜に相当する電圧が発生する。この電圧｜Ｖｔｈ｜がドレイン側選択トランジスタＳＴ１を介してビット線ＢＬ２に印加される。このとき、ビット線ＢＬ２は、ノードＳＲＣ及び内部電源電圧Ｖｄｄのいずれにも接続されていない。そのため、ビット線ＢＬ２には電圧｜Ｖｔｈ｜が充電される。
【0107】
なお、選択メモリセルトランジスタｓＭＴの書き込みが完了している場合には、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈは、図９（Ｂ）に示されるベリファイ電圧Ｖｐｖｆｙ未満であるため、図１７（Ｇ）に実線で示されるように、ビット線ＢＬ２には、ベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜よりも大きい電圧が印加されることになる。これに対して、選択メモリセルトランジスタｓＭＴの書き込みが未完了である場合には、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈは「Ｖｐｖｆｙ≦Ｖｔｈ＜０」を満たしているため、図１７（Ｇ）に一点鎖線で示されるように、ビット線ＢＬ２には、ベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜以下であって、且つ接地電圧Ｖｓｓよりも大きい電圧が印加されることになる。
【0108】
一方、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが図９（Ｂ）に示される領域Ａ１２に属している場合、すなわち選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが接地電圧Ｖｓｓ以上である場合には、メモリストリングＭＳ１１の各部の電圧は図１３に示されるようになる。この場合、選択メモリセルトランジスタｓＭＴのソースに内部電源電圧Ｖｄｄが印加され、且つ選択ワード線ｓＷＬに接地電圧Ｖｓｓが印加されたとき、選択メモリセルトランジスタｓＭＴはオフ状態となる。そのため、メモリストリングＭＳ１１のチャネルのうち、選択メモリセルトランジスタｓＭＴよりもビット線ＢＬ２側に配置される部分、及びビット線ＢＬ２のそれぞれの電圧が維持される。具体的には、図１７（Ｇ）に破線で示されるように、ビット線ＢＬ２の電圧は接地電圧Ｖｓｓに維持される。
【0109】
以上のように、プリチャージ動作が行われることにより、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈに応じてビット線ＢＬ２の充電電圧が図１９に示されるように設定される。
（ａ１）選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｔｈ＜Ｖｐｖｆｙ」を満たしている場合、すなわち選択メモリセルトランジスタｓＭＴの書き込みが完了している場合には、ビット線ＢＬ２の充電電圧Ｖｂは電圧｜Ｖｔｈ｜となる。このとき、ビット線ＢＬ２の充電電圧Ｖｂは「Ｖｂ＞｜Ｖｐｖｆｙ｜」を満たす。
（ａ１）選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｔｈ＜Ｖｐｖｆｙ」を満たしている場合、すなわち選択メモリセルトランジスタｓＭＴの書き込みが完了している場合には、ビット線ＢＬ２の充電電圧Ｖｂは電圧｜Ｖｔｈ｜となる。このとき、ビット線ＢＬ２の充電電圧Ｖｂは「Ｖｂ＞｜Ｖｐｖｆｙ｜」を満たす。
【0110】
（ａ２）選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｐｖｆｙ≦Ｖｔｈ＜Ｖｓｓ」を満たしている場合、すなわち選択メモリセルトランジスタｓＭＴの書き込みが未完了である場合には、ビット線ＢＬ２の充電電圧Ｖｂは電圧｜Ｖｔｈ｜となる。このとき、ビット線ＢＬ２の充電電圧Ｖｂは「Ｖｓｓ＜Ｖｂ≦｜Ｖｐｖｆｙ｜」を満たす。
【0111】
（ａ３）選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｓｓ≦Ｖｔｈ」を満たしている場合、すなわち選択メモリセルトランジスタｓＭＴの書き込みが未完了である場合には、ビット線ＢＬ２の充電電圧Ｖｂが接地電圧Ｖｓｓとなる。
図１７（Ｅ）に示されるように、時刻ｔ１６でゲート線ＳＧＳ，ＳＧＳＢの電圧が読み出しパス電圧Ｖｒｅａｄから接地電圧Ｖｓｓに引き下げられる。また、図１７（Ａ），（Ｄ），（Ｊ）に示されるように、時刻ｔ１７でゲート線ＳＧＤ０、非選択ワード線ｕＷＬ、及びソース線ＳＬが接地電圧Ｖｓｓに引き下げられる。
図１７（Ｅ）に示されるように、時刻ｔ１６でゲート線ＳＧＳ，ＳＧＳＢの電圧が読み出しパス電圧Ｖｒｅａｄから接地電圧Ｖｓｓに引き下げられる。また、図１７（Ａ），（Ｄ），（Ｊ）に示されるように、時刻ｔ１７でゲート線ＳＧＤ０、非選択ワード線ｕＷＬ、及びソース線ＳＬが接地電圧Ｖｓｓに引き下げられる。
【0112】
１．７．２．２ 第２プログラム動作のパルス印加動作
図１７及び図１８では、第２プログラム動作のパルス印加動作が開始される時刻が「ｔ１８」で示されている。
図１７（Ｅ）に示されるように、時刻ｔ１８でパルス印加動作が開始された時点では、ゲート線ＳＧＳ，ＳＧＳＢに接地電圧Ｖｓｓが印加されているため、ソース側選択トランジスタＳＴ２，ＳＴ３は共にオフ状態である。したがって、図１４に示されるように、ビット線ＢＬ２は、充電電圧Ｖｂを有したままフローティング状態になっている。このビット線ＢＬ２の充電電圧ＶｂがメモリストリングＭＳ１１のチャネルに印加されることにより、選択メモリセルトランジスタｓＭＴへの再度の書き込みが行われる。
図１７及び図１８では、第２プログラム動作のパルス印加動作が開始される時刻が「ｔ１８」で示されている。
図１７（Ｅ）に示されるように、時刻ｔ１８でパルス印加動作が開始された時点では、ゲート線ＳＧＳ，ＳＧＳＢに接地電圧Ｖｓｓが印加されているため、ソース側選択トランジスタＳＴ２，ＳＴ３は共にオフ状態である。したがって、図１４に示されるように、ビット線ＢＬ２は、充電電圧Ｖｂを有したままフローティング状態になっている。このビット線ＢＬ２の充電電圧ＶｂがメモリストリングＭＳ１１のチャネルに印加されることにより、選択メモリセルトランジスタｓＭＴへの再度の書き込みが行われる。
【0113】
具体的には、図１７（Ｃ），（Ｄ）に示されるように、時刻ｔ１８でパルス印加動作が開始されると、選択ワード線ｓＷＬ及び非選択ワード線ｕＷＬのそれぞれの電圧がパス電圧Ｖｐａｓｓに引き上げられる。これにより、図１４に示されるように、選択メモリセルトランジスタｓＭＴ及び非選択メモリセルトランジスタｕＭＴがオン状態になる。また、図１７（Ｃ）に示されるように、時刻ｔ１９で選択ワード線ｓＷＬの電圧がプログラム電圧Ｖｐｇｍに更に引き上げられる。
【0114】
一方、図１７（Ａ）に示されるように、時刻ｔ１８でパルス印加動作が開始されると、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に引き上げられる。「Ｖｔｈ＿ｓｇｄ」は、ドレイン側選択トランジスタＳＴ１の閾値電圧である。このような「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」がゲート線ＳＧＤ０に印加されることにより、上記の（ａ１）～（ａ３）の状態に応じてドレイン側選択トランジスタＳＴ１がオン状態及びオフ状態のいずれかの状態になる。
【0115】
なお、図１７（Ｃ）に示されるように、時刻ｔ２０で選択ワード線ｓＷＬの電圧はプログラム電圧Ｖｐｇｍから接地電圧Ｖｓｓに引き下げられる。
１．７．２．２．１ 書き込みが未完了である上記の（ａ２）の場合
この場合、ビット線ＢＬ２の充電電圧Ｖｂは上述の通り「Ｖｓｓ＜Ｖｂ≦｜Ｖｐｖｆｙ｜」を満たす。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１においてドレインとゲートとの間に発生する電位差が閾値電圧Ｖｔｈ＿ｓｇｄ以上になるため、図１４に示されるようにドレイン側選択トランジスタＳＴ１はオン状態になる。結果的に、ビット線ＢＬ２の充電電圧Ｖｂである電圧｜Ｖｔｈ｜がドレイン側選択トランジスタＳＴ１を通じてメモリストリングＭＳ１１のチャネルに印加される。このとき、選択メモリセルトランジスタｓＭＴは、メモリストリングＭＳ１１のチャネルに印加される電圧｜Ｖｔｈ｜と、選択ワード線ｓＷＬに印加されるプログラム電圧Ｖｐｇｍとの電位差に応じて自発分極する。このようにして選択メモリセルトランジスタｓＭＴを自発分極させることにより、書き込みが未完了の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈがベリファイ電圧Ｖｐｖｆｙ未満に遷移するため、選択メモリセルトランジスタｓＭＴの書き込みを完了させることができる。
１．７．２．２．１ 書き込みが未完了である上記の（ａ２）の場合
この場合、ビット線ＢＬ２の充電電圧Ｖｂは上述の通り「Ｖｓｓ＜Ｖｂ≦｜Ｖｐｖｆｙ｜」を満たす。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１においてドレインとゲートとの間に発生する電位差が閾値電圧Ｖｔｈ＿ｓｇｄ以上になるため、図１４に示されるようにドレイン側選択トランジスタＳＴ１はオン状態になる。結果的に、ビット線ＢＬ２の充電電圧Ｖｂである電圧｜Ｖｔｈ｜がドレイン側選択トランジスタＳＴ１を通じてメモリストリングＭＳ１１のチャネルに印加される。このとき、選択メモリセルトランジスタｓＭＴは、メモリストリングＭＳ１１のチャネルに印加される電圧｜Ｖｔｈ｜と、選択ワード線ｓＷＬに印加されるプログラム電圧Ｖｐｇｍとの電位差に応じて自発分極する。このようにして選択メモリセルトランジスタｓＭＴを自発分極させることにより、書き込みが未完了の選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈがベリファイ電圧Ｖｐｖｆｙ未満に遷移するため、選択メモリセルトランジスタｓＭＴの書き込みを完了させることができる。
【0116】
また、メモリストリングＭＳ１１のチャネルには、接地電圧Ｖｓｓよりも大きい電圧が印加されるため、図１０に示されるようにメモリストリングＭＳ１１のチャネルに接地電圧Ｖｓｓが印加される第１プログラム動作の実行時と比較すると、選択メモリセルトランジスタｓＭＴに発生する電位差を小さくすることができる。したがって、第１プログラム動作と比較すると、より弱めた形で選択メモリセルトランジスタｓＭＴを自発分極させることができる。ビット線ＢＬ２の充電電圧Ｖｂが「Ｖｓｓ＜Ｖｂ≦｜Ｖｐｖｆｙ｜」を満たしている場合、選択メモリセルトランジスタｓＭＴは、書き込みが未完了の状態ではあるが、多少の書き込みが行われている状態である。そのため、より弱めた形で選択メモリセルトランジスタｓＭＴを自発分極させることにより、選択メモリセルトランジスタｓＭＴが第２プログラム動作で過剰に自発分極することを回避しつつ、選択メモリセルトランジスタｓＭＴの書き込みを完了させることができる。
【0117】
１．７．２．２．２ 書き込みが未完了である上記の（ａ３）の場合
この場合、ビット線ＢＬ２の充電電圧Ｖｂは接地電圧Ｖｓｓに設定されている。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１においてドレインとゲートとの間に発生する電位差が閾値電圧Ｖｔｈ＿ｓｇｄ以上になるため、図１５に示されるようにドレイン側選択トランジスタＳＴ１はオン状態になる。結果的に、ビット線ＢＬ２の充電電圧Ｖｂである接地電圧Ｖｓｓがドレイン側選択トランジスタＳＴ１を介してメモリストリングＭＳ１１のチャネルに印加される。このとき、選択メモリセルトランジスタｓＭＴは、メモリストリングＭＳ１１のチャネルに印加される接地電圧Ｖｓｓと、選択ワード線ｓＷＬに印加されるプログラム電圧Ｖｐｇｍとの電位差に応じて自発分極する。すなわち、選択メモリセルトランジスタｓＭＴに対して第１プログラム動作と同様の書き込み動作が行われる。
この場合、ビット線ＢＬ２の充電電圧Ｖｂは接地電圧Ｖｓｓに設定されている。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１においてドレインとゲートとの間に発生する電位差が閾値電圧Ｖｔｈ＿ｓｇｄ以上になるため、図１５に示されるようにドレイン側選択トランジスタＳＴ１はオン状態になる。結果的に、ビット線ＢＬ２の充電電圧Ｖｂである接地電圧Ｖｓｓがドレイン側選択トランジスタＳＴ１を介してメモリストリングＭＳ１１のチャネルに印加される。このとき、選択メモリセルトランジスタｓＭＴは、メモリストリングＭＳ１１のチャネルに印加される接地電圧Ｖｓｓと、選択ワード線ｓＷＬに印加されるプログラム電圧Ｖｐｇｍとの電位差に応じて自発分極する。すなわち、選択メモリセルトランジスタｓＭＴに対して第１プログラム動作と同様の書き込み動作が行われる。
【0118】
ビット線ＢＬ２の充電電圧Ｖｂが「Ｖｂ＝Ｖｓｓ」を満たしている場合、選択メモリセルトランジスタｓＭＴの書き込みがほとんど行われていない状態である。このような選択メモリセルトランジスタｓＭＴに対して第１プログラム動作と同様の書き込み動作が行われることにより、選択メモリセルトランジスタｓＭＴの書き込みを完了させることができる。
【0119】
１．７．２．２．３ 書き込みが完了している上記の（ａ１）の場合
この場合、ビット線ＢＬ２の充電電圧Ｖｂは「Ｖｂ＞｜Ｖｐｖｆｙ｜」を満たす。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１におけるドレインとゲートとの電位差が閾値電圧Ｖｔｈ＿ｓｇｄ未満となるため、図１６に示されるようにドレイン側選択トランジスタＳＴ１はオフ状態になる。そのため、メモリストリングＭＳ１１のチャネルはフローティング状態になる。結果的に、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、選択メモリセルトランジスタｓＭＴが更に自発分極することはない。
この場合、ビット線ＢＬ２の充電電圧Ｖｂは「Ｖｂ＞｜Ｖｐｖｆｙ｜」を満たす。そのため、ゲート線ＳＧＤ０の電圧が「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」に設定されると、ドレイン側選択トランジスタＳＴ１におけるドレインとゲートとの電位差が閾値電圧Ｖｔｈ＿ｓｇｄ未満となるため、図１６に示されるようにドレイン側選択トランジスタＳＴ１はオフ状態になる。そのため、メモリストリングＭＳ１１のチャネルはフローティング状態になる。結果的に、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加されたとしても、選択メモリセルトランジスタｓＭＴが更に自発分極することはない。
【0120】
ビット線ＢＬ２の充電電圧Ｖｂが「Ｖｂ＞｜Ｖｐｖｆｙ｜」を満たしている場合、選択メモリセルトランジスタｓＭＴは、書き込みが完了している状態である。このような選択メモリセルトランジスタｓＭＴが更に自発分極することがないため、書き込みが完了した選択メモリセルトランジスタｓＭＴが第２プログラム動作で過剰に自発分極することを回避できる。
【0121】
１．７．３ シーケンサの動作
次に、図２０及び図２１を参照して、シーケンサ４１により実行される書き込み動作の処理手順について具体的に説明する。なお、図２０に示される処理は、所定のストリングユニットＳＵに対して、選択ワード線ｓＷＬに対応した選択メモリセルトランジスタｓＭＴへのデータの書き込みを行う度に実行される。なお、図２０に示されるカウンタＣの初期値は「０」に設定されている。
次に、図２０及び図２１を参照して、シーケンサ４１により実行される書き込み動作の処理手順について具体的に説明する。なお、図２０に示される処理は、所定のストリングユニットＳＵに対して、選択ワード線ｓＷＬに対応した選択メモリセルトランジスタｓＭＴへのデータの書き込みを行う度に実行される。なお、図２０に示されるカウンタＣの初期値は「０」に設定されている。
【0122】
図２０に示されるように、シーケンサ４１は、まず、上記の第１プログラム動作を実行する（ステップＳ１０）。具体的には、シーケンサ４１は、選択ストリングユニットＳＵの選択ワード線ｓＷＬに対応した選択メモリセルトランジスタｓＭＴへの書き込み動作を実行する。
【0123】
続いて、シーケンサ４１は、上記の第２プログラム動作を実行する（ステップＳ１１）。シーケンサ４１は、第２プログラム動作として、図２１に示される処理を実行する。
図２１に示されるように、シーケンサ４１は、まず、上記のプリチャージ動作を実行する（ステップＳ１１０）。具体的には、シーケンサ４１は、選択ストリングユニットＳＵに対応したドレイン側選択トランジスタＳＴ１及びソース側選択トランジスタＳＴ２，ＳＴ３をオンさせるとともに、ソース線ＳＬに内部電源電圧Ｖｄｄを印加する。また、シーケンサ４１は、選択ワード線ｓＷＬに接地電圧Ｖｓｓを印加するとともに、非選択ワード線ｕＷＬに読み出しパス電圧Ｖｒｅａｄを印加する。これにより、「０」のデータが書き込まれた選択メモリセルトランジスタｓＭＴに対応するビット線ＢＬに電圧｜Ｖｔｈ｜又は接地電圧Ｖｓｓを充電させることができる。
図２１に示されるように、シーケンサ４１は、まず、上記のプリチャージ動作を実行する（ステップＳ１１０）。具体的には、シーケンサ４１は、選択ストリングユニットＳＵに対応したドレイン側選択トランジスタＳＴ１及びソース側選択トランジスタＳＴ２，ＳＴ３をオンさせるとともに、ソース線ＳＬに内部電源電圧Ｖｄｄを印加する。また、シーケンサ４１は、選択ワード線ｓＷＬに接地電圧Ｖｓｓを印加するとともに、非選択ワード線ｕＷＬに読み出しパス電圧Ｖｒｅａｄを印加する。これにより、「０」のデータが書き込まれた選択メモリセルトランジスタｓＭＴに対応するビット線ＢＬに電圧｜Ｖｔｈ｜又は接地電圧Ｖｓｓを充電させることができる。
【0124】
続いて、シーケンサ４１は、上記の第２プログラム動作におけるパルス印加動作を実行する（ステップＳ１１１）。具体的には、シーケンサ４１は、ソース側選択トランジスタＳＴ２，ＳＴ３をオフさせるとともに、ゲート線ＳＧＤ０に「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」を印加する。また、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍを印加する。これにより、選択メモリセルトランジスタｓＭＴへの「０」のデータの書き込みが完了している場合には、ドレイン側選択トランジスタＳＴ１がオフ状態になるため、選択メモリセルトランジスタｓＭＴへの追加の書き込み動作は行われない。これに対して、選択メモリセルトランジスタｓＭＴへの「０」のデータの書き込みが未完了である場合には、ドレイン側選択トランジスタＳＴ１がオン状態になるとともに、メモリストリングＭＳのチャネルにビット線ＢＬの充電電圧Ｖｂが印加されるため、選択メモリセルトランジスタｓＭＴでは、ビット線ＢＬの充電電圧Ｖｂとプログラム電圧Ｖｐｇｍとの電位差に応じた書き込みが行われる。
【0125】
このようにして図２１に示される第２プログラム動作が完了すると、シーケンサ４１は、図２０に示されるように、カウンタＣの値をインクリメントした後（ステップＳ１２）、カウンタＣの値が判定値Ｃｔｈ以上であるか否かを判断する（ステップＳ１３）。判定値Ｃｔｈは１以上の整数に設定されている。シーケンサ４１は、カウンタＣの値が判定値Ｃｔｈ以上でない場合には（ステップＳ１３：ＮＯ）、ステップＳ１１の処理に戻って、第２プログラム動作を再度実行する。第２プログラム動作が実行される都度、カウンタＣの値がインクリメントされる。したがって、カウンタＣの値は第２プログラム動作の実行回数に等しい。シーケンサ４１は、カウンタＣの値が判定値Ｃｔｈ以上になると（ステップＳ１３：ＹＥＳ）、カウンタＣの値を初期化した後（ステップＳ１４）、図２０に示される処理を終了する。
【0126】
１．８ 作用及び効果
本実施形態の半導体記憶装置２では、シーケンサ４１が、メモリセルトランジスタＭＴのうちの一つである選択メモリセルトランジスタｓＭＴに対して書き込み動作を実行する際に第１プログラム動作と第２プログラム動作とを実行する。シーケンサ４１は、第１プログラム動作において、ドレイン側選択トランジスタＳＴ１をオンさせるとともに、ソース側選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、選択メモリセルトランジスタｓＭＴに対応する選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍを印加するとともに、プログラム電圧Ｖｐｇｍよりも低い接地電圧Ｖｓｓをビット線ＢＬに印加することで、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈを低下させる。第２プログラム動作には、プリチャージ動作と、パルス印加動作とが含まれている。シーケンサ４１は、プリチャージ動作において、第１プログラム動作の実行後にドレイン側選択トランジスタＳＴ１及びソース側選択トランジスタＳＴ２，ＳＴ３をオンさせた状態で、接地電圧Ｖｓｓを選択ワード線ｓＷＬに印加し、内部電源電圧Ｖｄｄをソース線ＳＬに印加することにより、ビット線ＢＬを充電する。シーケンサ４１は、パルス印加動作において、プリチャージ動作の実行後に、センスアンプ部ＳＡによりビット線ＢＬをフローティング状態に維持させたまま、ドレイン側選択トランジスタＳＴ１をオンさせるとともに、ソース側選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍを印加する。
本実施形態の半導体記憶装置２では、シーケンサ４１が、メモリセルトランジスタＭＴのうちの一つである選択メモリセルトランジスタｓＭＴに対して書き込み動作を実行する際に第１プログラム動作と第２プログラム動作とを実行する。シーケンサ４１は、第１プログラム動作において、ドレイン側選択トランジスタＳＴ１をオンさせるとともに、ソース側選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、選択メモリセルトランジスタｓＭＴに対応する選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍを印加するとともに、プログラム電圧Ｖｐｇｍよりも低い接地電圧Ｖｓｓをビット線ＢＬに印加することで、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈを低下させる。第２プログラム動作には、プリチャージ動作と、パルス印加動作とが含まれている。シーケンサ４１は、プリチャージ動作において、第１プログラム動作の実行後にドレイン側選択トランジスタＳＴ１及びソース側選択トランジスタＳＴ２，ＳＴ３をオンさせた状態で、接地電圧Ｖｓｓを選択ワード線ｓＷＬに印加し、内部電源電圧Ｖｄｄをソース線ＳＬに印加することにより、ビット線ＢＬを充電する。シーケンサ４１は、パルス印加動作において、プリチャージ動作の実行後に、センスアンプ部ＳＡによりビット線ＢＬをフローティング状態に維持させたまま、ドレイン側選択トランジスタＳＴ１をオンさせるとともに、ソース側選択トランジスタＳＴ２，ＳＴ３をオフさせた状態で、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍを印加する。
【0127】
この構成によれば、ビット線ＢＬに充電される電圧を利用して選択メモリセルトランジスタｓＭＴへの再度の書き込みが行われるため、選択メモリセルトランジスタｓＭＴに書き込まれたデータをセンスアンプ１２０により読み込む処理、及びそのデータに基づいてビット線ＢＬに印加する電圧を設定する処理が不要となる。よって、より高速に書き込み動作を行うことが可能となる。
【0128】
本実施形態の半導体記憶装置２では、シーケンサ４１が、第２プログラム動作のパルス印加動作において、ドレイン側選択トランジスタＳＴ１のゲート線ＳＧＤ０に「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」を印加する。「Ｖｔｈ＿ｓｇｄ＋｜Ｖｐｖｆｙ｜」は、ビット線ＢＬの充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜以下である場合にはドレイン側選択トランジスタＳＴ１をオンさせ、且つビット線ＢＬの充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜よりも大きい場合にはドレイン側選択トランジスタＳＴ１をオフさせることが可能な電圧である。
【0129】
この構成によれば、ビット線ＢＬの充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜よりも大きい場合には、すなわち選択メモリセルトランジスタｓＭＴの書き込みが完了している場合には、ドレイン側選択トランジスタＳＴ１がオフされる。そのため、図１６に示されるように、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加された際に、書き込みが完了している選択メモリセルトランジスタｓＭＴに対して更に書き込みが行われることを回避できる。
【0130】
また、ビット線ＢＬの充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜以下である場合には、すなわち選択メモリセルトランジスタｓＭＴの書き込みが未完了である場合には、ドレイン側選択トランジスタＳＴ１がオンされる。そのため、図１４及び図１５に示されるように、選択ワード線ｓＷＬにプログラム電圧Ｖｐｇｍが印加された際に、書き込みが未完了の選択メモリセルトランジスタｓＭＴに対して再度の書き込みが行われるため、より確実に選択メモリセルトランジスタｓＭＴの書き込みを行うことが可能となる。
【0131】
さらに、第２プログラム動作に含まれるプリチャージ動作において、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｐｖｆｙ≦Ｖｔｈ＜Ｖｓｓ」である場合、ビット線ＢＬの充電電圧Ｖｂは「Ｖｓｓ＜Ｖｂ」を満たし、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが「Ｖｓｓ≦Ｖｔｈ」である場合、ビット線ＢＬの充電電圧Ｖｂは接地電圧Ｖｓｓとなる。すなわち、プリチャージ動作において、ビット線ＢＬの充電電圧Ｖｂが、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈとベリファイ電圧Ｖｐｖｆｙとの差に応じて、自己整合的に設定される。これにより、第２プログラム動作に含まれるパルス印可動作において、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈとベリファイ電圧Ｖｐｖｆｙとの差が大きい場合には、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが大きく変動し、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈとベリファイ電圧Ｖｐｖｆｙとの差が小さい場合には、選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈが小さく変動する。これにより、「０」のデータが書き込まれたメモリセルトランジスタＭＴの閾値電圧Ｖｔｈを、図９（Ｂ）に示されるＰｒレベルの下限値よりも大きく、且つベリファイ電圧Ｖｐｖｆｙ未満の範囲に分布させることができる。すなわち、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈの分布を、より狭くすることが可能である。
【0132】
図２０に示されるカウンタＣの値が２以上の整数に設定されている場合、シーケンサ４１は、第２プログラム動作に含まれるプリチャージ動作及びパルス印加動作を交互に複数回実行する。
この構成によれば、書き込みが未完了の選択メモリセルトランジスタｓＭＴが存在する場合には、その選択メモリセルトランジスタｓＭＴの書き込みが完了するまで、換言すれば選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈがベリファイ電圧Ｖｐｖｆｙ未満になるまで、プリチャージ動作及びパルス印加動作が繰り返し実行される。そのため、より確実に選択メモリセルトランジスタｓＭＴの書き込みを行うことが可能となる。
この構成によれば、書き込みが未完了の選択メモリセルトランジスタｓＭＴが存在する場合には、その選択メモリセルトランジスタｓＭＴの書き込みが完了するまで、換言すれば選択メモリセルトランジスタｓＭＴの閾値電圧Ｖｔｈがベリファイ電圧Ｖｐｖｆｙ未満になるまで、プリチャージ動作及びパルス印加動作が繰り返し実行される。そのため、より確実に選択メモリセルトランジスタｓＭＴの書き込みを行うことが可能となる。
【0133】
シーケンサ４１は、選択メモリセルトランジスタｓＭＴに対して書き込み動作を実行する際に、選択メモリセルトランジスタｓＭＴに接続されるビット線ＢＬ２の隣に配置されるビット線ＢＬ１，ＢＬ３に印加される電圧を内部電源電圧Ｖｄｄに維持する。本実施形態では、ビット線ＢＬ２が第１ビット線に相当し、ビット線ＢＬ１，ＢＬ３が第２ビット線に相当し、内部電源電圧Ｖｄｄが第５電圧に相当する。
【0134】
この構成によれば、ビット線ＢＬ１，ＢＬ３の電圧の変動がビット線ＢＬ２の充電電圧Ｖｂに影響を及ぼすことを回避できる。
２ 第２実施形態
次に、半導体記憶装置２の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
２ 第２実施形態
次に、半導体記憶装置２の第２実施形態について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
【0135】
２．１ シーケンサの動作
図２２は、本実施形態のシーケンサ４１により実行される第２プログラム動作の処理手順を示したものである。なお、以下でも、ビット線ＢＬ２に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「０」のデータが保持されるとともに、ビット線ＢＬ４に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「１」のデータが保持されている場合を例に挙げて説明する。
図２２は、本実施形態のシーケンサ４１により実行される第２プログラム動作の処理手順を示したものである。なお、以下でも、ビット線ＢＬ２に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「０」のデータが保持されるとともに、ビット線ＢＬ４に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「１」のデータが保持されている場合を例に挙げて説明する。
【0136】
シーケンサ４１は、パルス印加動作を実行した後（ステップＳ１１１）、選択ストリングユニットＳＵ０のビット線ＢＬの電圧をリセットする（ステップＳ１１２）。具体的には、図２３（Ｃ）に示されるように、時刻ｔ２０でビット線ＢＬ２の電圧が接地電圧Ｖｓｓに引き下げられる際に、図２４（Ａ），（Ｂ）に示されるようにセンスアンプ１２０の信号ＢＬＣ，ＢＬＸがハイレベルに設定される。これにより、センスアンプユニットＳＡＵのラッチ回路ＳＤＬに「１」のデータが保持されている場合には、ビット線ＢＬには内部電源電圧Ｖｄｄの電圧が印加される。これに対して、センスアンプユニットＳＡＵのラッチ回路ＳＤＬに「０」のデータが保持されている場合には、ビット線ＢＬにはノードＳＲＣの電圧、すなわち接地電圧Ｖｓｓが印加される。これにより、図２３（Ｇ）に示されるように、時刻ｔ２０でビット線ＢＬ２の電圧は接地電圧Ｖｓｓに引き下げられてリセットされる。その後、時刻ｔ２１で第２プログラム動作が再び開始される。
【0137】
２．２ 作用及び効果
本実施形態の半導体記憶装置２では、シーケンサ４１が、第２プログラム動作のパルス印加動作を行った後、次の第２プログラム動作のプリチャージ動作を行う前に、ラッチ回路ＳＤＬに保持されているデータに基づいて、センスアンプ１２０によりビット線ＢＬの電圧をリセットするリセット動作を実行する。
本実施形態の半導体記憶装置２では、シーケンサ４１が、第２プログラム動作のパルス印加動作を行った後、次の第２プログラム動作のプリチャージ動作を行う前に、ラッチ回路ＳＤＬに保持されているデータに基づいて、センスアンプ１２０によりビット線ＢＬの電圧をリセットするリセット動作を実行する。
【0138】
この構成によれば、例えばビット線ＢＬ２に電圧｜Ｖｔｈ｜が充電された状態を維持したまま、すなわちビット線ＢＬ２がフローティング状態を維持したまま、次の第２プログラム動作が開始されることを回避できる。ビット線ＢＬ２がフローティング状態である場合、ビット線ＢＬ２の電圧が不安定になり易いため、ビット線ＢＬ２の電圧を接地電圧Ｖｓｓに一旦引き下げることにより、ビット線ＢＬ２が不安定な状態を解消して、次の第２プログラム動作を開始することができる。結果的に、より高い精度で第２プログラム動作を実行することが可能となる。
【0139】
３ 第３実施形態
次に、半導体記憶装置２の第３実施形態について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
３．１ センスアンプの構成
図２５は、本実施形態のセンスアンプ１２０の構成例を示したものである。図２５に示されるように、ビット線ＢＬにはセンスアンプユニットＳＡＵと増幅回路ＡＣとが電気的に並列に接続されている。センスアンプユニットＳＡＵは、図６に示されるセンスアンプユニットＳＡＵと同一の構成を有している。増幅回路ＡＣは、ビット線ＢＬの充電電圧Ｖｂを増幅するための回路である。本実施形態では、増幅回路ＡＣが電圧調整部に相当する。
次に、半導体記憶装置２の第３実施形態について説明する。以下、第１実施形態の半導体記憶装置２との相違点を中心に説明する。
３．１ センスアンプの構成
図２５は、本実施形態のセンスアンプ１２０の構成例を示したものである。図２５に示されるように、ビット線ＢＬにはセンスアンプユニットＳＡＵと増幅回路ＡＣとが電気的に並列に接続されている。センスアンプユニットＳＡＵは、図６に示されるセンスアンプユニットＳＡＵと同一の構成を有している。増幅回路ＡＣは、ビット線ＢＬの充電電圧Ｖｂを増幅するための回路である。本実施形態では、増幅回路ＡＣが電圧調整部に相当する。
【0140】
３．２ シーケンサの動作
図２６は、本実施形態のシーケンサ４１により実行される第２プログラム動作の処理手順を示したものである。なお、以下でも、ビット線ＢＬ２に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「０」のデータが保持されるとともに、ビット線ＢＬ４に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「１」のデータが保持されている場合を例に挙げて説明する。
図２６は、本実施形態のシーケンサ４１により実行される第２プログラム動作の処理手順を示したものである。なお、以下でも、ビット線ＢＬ２に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「０」のデータが保持されるとともに、ビット線ＢＬ４に対応するセンスアンプユニットＳＡＵのラッチ回路ＳＤＬに「１」のデータが保持されている場合を例に挙げて説明する。
【0141】
シーケンサ４１は、プリチャージ動作を実行した後（ステップＳ１１０）、ビット線ＢＬの充電電圧Ｖｂを増幅させる増幅動作を実行する（ステップＳ１１３）。具体的には、図２７（Ｅ）に示されるように、時刻ｔ１６でゲート線ＳＧＳ，ＳＧＳＢの電圧が読み出しパス電圧Ｖｒｅａｄから接地電圧Ｖｓｓに引き下げられた後、すなわちソース側選択トランジスタＳＴ２，ＳＴ３をオフさせた後、時刻ｔ１６ａでビット線ＢＬ２の充電電圧Ｖｂが、図２５に示される増幅回路ＡＣにより増幅される。増幅回路ＡＣは、ビット線ＢＬ２の充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜よりも大きい場合には、ビット線ＢＬ２の充電電圧Ｖｂを図２７（Ｅ）に実線で示されるように内部電源電圧Ｖｄｄに引き上げる。したがって、選択メモリセルトランジスタｓＭＴの書き込みが完了している場合には、ビット線ＢＬ２の充電電圧Ｖｂが内部電源電圧Ｖｄｄに設定される。一方、増幅回路ＡＣは、ビット線ＢＬ２の充電電圧Ｖｂがベリファイ電圧の絶対値｜Ｖｐｖｆｙ｜以下である場合には、ビット線ＢＬ２の充電電圧Ｖｂを図２７（Ｅ）に一点鎖線で示されるように接地電圧Ｖｓｓに引き下げる。したがって、選択メモリセルトランジスタｓＭＴの書き込みが未完了である場合には、ビット線ＢＬ２の充電電圧Ｖｂが接地電圧Ｖｓｓに設定される。
【0142】
図２６に示されるように、シーケンサ４１は、ステップＳ１１３の処理に続いて、パルス印加動作を実行する（ステップＳ１１１）。この際、図２７（Ａ）に示されるように、時刻ｔ１８でパルス印加動作が開始されると、選択ストリングユニットＳＵ０のゲート線ＳＧＤ０には電圧Ｖｓｇｄが印加される。これにより、選択メモリセルトランジスタｓＭＴの書き込みが完了しており、ビット線ＢＬ４の充電電圧Ｖｂが内部電源電圧Ｖｄｄに設定されている場合には、ドレイン側選択トランジスタＳＴ１がオフ状態になる。そのため、メモリストリングＭＳ１１のチャネルはフローティング状態となるため、選択メモリセルトランジスタｓＭＴへの書き込みが行われない。一方、選択メモリセルトランジスタｓＭＴの書き込みが未完了であり、ビット線ＢＬ４の充電電圧Ｖｂが接地電圧Ｖｓｓに設定されている場合には、ドレイン側選択トランジスタＳＴ１がオン状態になる。そのため、メモリストリングＭＳ１１のチャネルには接地電圧Ｖｓｓが印加されるため、選択メモリセルトランジスタｓＭＴは、メモリストリングＭＳ１１のチャネルに印加された接地電圧Ｖｓｓと、選択ワード線ｓＷＬに印加されたプログラム電圧Ｖｐｇｍとの電位差に基づいて自発分極する。よって、選択メモリセルトランジスタｓＭＴの書き込みが行われる。
【0143】
３．３ 作用及び効果
半導体記憶装置２は、第２プログラム動作のプリチャージ動作によりビット線ＢＬに充電された電圧を調整する増幅回路ＡＣを更に備える。
この構成によれば、第２プログラム動作のパルス印加動作において選択ストリングユニットＳＵ０のゲート線ＳＧＤ０に印加する電圧として、第１プログラム動作に用いられる電圧Ｖｓｇｄをそのまま用いることが可能となる。
半導体記憶装置２は、第２プログラム動作のプリチャージ動作によりビット線ＢＬに充電された電圧を調整する増幅回路ＡＣを更に備える。
この構成によれば、第２プログラム動作のパルス印加動作において選択ストリングユニットＳＵ０のゲート線ＳＧＤ０に印加する電圧として、第１プログラム動作に用いられる電圧Ｖｓｇｄをそのまま用いることが可能となる。
【0144】
４ 他の実施形態
本開示は上記の具体例に限定されるものではない。
例えば、プログラム電圧Ｖｐｇｍや内部電源電圧Ｖｄｄ等の各種電圧の大きさは任意に変更可能である。また、第２プログラム動作のパルス印加動作においてドレイン側選択トランジスタＳＴ１のゲート線ＳＧＤ０に印加する電圧に関しても変更可能である。
本開示は上記の具体例に限定されるものではない。
例えば、プログラム電圧Ｖｐｇｍや内部電源電圧Ｖｄｄ等の各種電圧の大きさは任意に変更可能である。また、第２プログラム動作のパルス印加動作においてドレイン側選択トランジスタＳＴ１のゲート線ＳＧＤ０に印加する電圧に関しても変更可能である。
【0145】
第３実施形態の半導体記憶装置２では、センスアンプユニットＳＡＵが増幅回路ＡＣの機能を内蔵するものであってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれ、かつ特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0146】
ＡＣ：増幅回路（電圧調整部）、ＢＬ：ビット線、ＢＬ１，ＢＬ３：第２ビット線、ＢＬ２：第１ビット線、ＭＳ：メモリストリング、ＭＴ：メモリセルトランジスタ、ＳＡ：センスアンプ部、ＳＡＵ：センスアンプユニット、ＳＤＬ：ラッチ回路、ＳＬ：ソース線、ＳＴ１：ドレイン側選択トランジスタ（第１選択トランジスタ）、ＳＴ２，ＳＴ３：ソース側選択トランジスタ（第２選択トランジスタ）、ｓＷＬ：選択ワード線（第１ワード線）、ＷＬ：ワード線、２：半導体記憶装置、４１：シーケンサ（制御回路）。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】